【課題】ＬＯＣＯＳ酸化膜端部の直下の電界集中が容易に緩和され、ＬＯＣＯＳ酸化膜直下の半導体導電層の良好な耐圧および抵抗を実現することのできる半導体装置を提供する。
【解決手段】半導体装置（１）は、ＬＯＣＯＳ酸化膜（２２）の半導体基板の表面に対してラテラル方向に終端しているエッジ（２２ａ、２２ｂ）の少なくとも一部（２２ａ、２２ｂ）が、上面と下面とに１５度以上３０度以下の角度（θ）で挟まれて終端するプロファイルを有している。 （もっと読む）

【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】隣接するＳＯＩ領域とバルクシリコン領域とが短絡することを防止する。
【解決手段】一つの活性領域内にＳＯＩ領域およびバルクシリコン領域が隣接する半導体装置において、それぞれの領域の境界にダミーゲート電極８を形成することにより、ＢＯＸ膜４上のＳＯＩ膜５の端部のひさし状の部分の下部の窪みにポリシリコン膜などの残渣が残ることを防ぐ。また、前記ダミーゲート電極８を形成することにより、それぞれの領域に形成されたシリサイド層１４同士が接触することを防ぐ。 （もっと読む）

【課題】トレンチ構造の表面に不要な溝が形成されず、また、素子の面積効率を良好なものとすることができる半導体装置の製造方法の提供。
【解決手段】トレンチ内にポリシリコンが充填され、当該ポリシリコンの上部がシリコン酸化膜により覆われたトレンチ構造を有する半導体装置の製造方法であって、シリコン活性層の上面に第１のシリコン酸化膜が積層されてなる基板に異方性エッチングを行うことにより、上記第１のシリコン酸化膜の上面から上記シリコン活性層内に伸びるトレンチを形成するトレンチ形成工程と、上記トレンチの側壁全体を一体的に覆う第２のシリコン酸化膜を形成する側壁酸化膜形成工程と、上記第２のシリコン酸化膜の形成後に、上記トレンチ内にポリシリコンを充填する充填工程と、上記トレンチ内に充填したポリシリコンの上部露出面を酸化させてキャップを形成するキャップ形成工程と、を備える。 （もっと読む）

【課題】露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細な拡散抵抗を製造することはできないから、高抵抗の拡散抵抗は実現できなかった。
【解決手段】一組の薄膜構造体の対向する間隔に、サイドウォール形成用の絶縁膜を形成する際に生じる空隙を利用して露光光源として真空紫外光を用いるホトリソ技術のパターン解像限界より微細な拡散抵抗を形成する。薄膜構造体を配線抵抗として利用すれば、これらを接続して設けることにより温度特性に優れる抵抗素子を構成することもできる。 （もっと読む）

【課題】ＳＯＩウェハに高耐圧素子の領域と低耐圧素子の領域とが形成された半導体装置であって、製造工程の中で、作業ステージに静電吸着したり、異常放電を引き起こしたりすることを抑えることができる半導体装置を提供する。
【解決手段】半導体層２と、半導体層２の上に形成された絶縁層３と、絶縁層３の上に形成された半導体の第１領域１０ａと、絶縁層３の上に形成され、第１領域１０ａに隣接する半導体の第２領域２０と、絶縁層３の上に形成され、第１領域１０ａの側面を覆うように取り囲み、第１領域１０ａと第２領域２０とが直接接続するように開口された開口部３１ａを有する絶縁体の第１絶縁壁３０ａとを具備する。 （もっと読む）

【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。 （もっと読む）

【課題】 半導体装置に発生するノイズを低減する
【解決手段】 シリコン基板１００の第１部分１１０を覆い、シリコン基板１００の第１部分１１０に隣接する第２部分１２０を覆わない窒化シリコン膜２００をマスクとしてシリコン基板１００を熱酸化することにより、酸化シリコン膜３００を形成する。窒化シリコン膜２００をマスクとして酸化シリコン膜３００のバーズビーク部３１０の下へ斜めイオン注入を行うことにより、不純物領域１２１を形成する。 （もっと読む）

【課題】特性の良好な半導体装置を形成する。
【解決手段】薄膜領域ＴＡ１中に第１の素子領域、第２の素子領域および第１の分離領域を有し、厚膜領域ＴＡ２中に第３の素子領域、第４の素子領域および第２の分離領域を有する半導体装置を次のように製造する。（ａ）絶縁層１ｂを介してシリコン層１ｃが形成された基板を準備する工程と、（ｂ）基板の第１の分離領域および第２の分離領域のシリコン層中に素子分離絶縁膜３を形成する工程と、を有するよう製造する。さらに、（ｃ）薄膜領域ＴＡ１にハードマスクを形成する工程と、（ｄ）ハードマスクから露出した、第３の素子領域および第４の素子領域のシリコン層上に、それぞれシリコン膜７を形成する工程と、（ｅ）第３の素子領域および第４の素子領域のシリコン膜７間に、素子分離絶縁膜１１を形成する工程と、を有するよう製造する。 （もっと読む）

【課題】半導体基板上へのＶＦＥＴと他の種類の素子との混載が可能でありながら、半導体基板上に積層される半導体層の表面に大きな段差を有しない半導体装置を提供する。
【解決手段】Ｐ型シリコン基板２上には、酸化シリコンからなるボックス層３、Ｎ^＋型横方向導電層４およびＮ⁻型表面層５が積層されている。ボックス層３上には、Ｎ⁻型表面層５の表面からボックス層３に至る深さを有する、平面視環状のディープトレンチ６が形成されている。ディープトレンチ６およびボックス層３に取り囲まれるトランジスタ形成領域８は、その周囲から分離されている。このトランジスタ形成領域８において、Ｎ⁻型表面層５の表層部には、ソース領域１４およびドレイン領域１６が形成されている。またディープトレンチ６の側面に沿って、ドレイン領域１６とＮ^＋型横方向導電層４とに接続されたＮ^＋型縦方向導電層１７が形成されている。 （もっと読む）

【課題】より確実に画素間クロストークを抑制することが可能な、固体撮像素子を備える半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に配置された第１導電型の不純物層ＤＰＷと、不純物層ＤＰＷ上に、第１導電型の不純物領域と第２導電型の不純物領域とが互いに接合する構成を含む光電変換素子と、光電変換素子を含む単位画素を構成し、光電変換素子と電気的に接続されるトランジスタＭ１〜Ｍ４とを備えている。平面視において光電変換素子の外周部の少なくとも一部には、内部に空隙ＡＧが含まれ、光電変換素子と、光電変換素子に隣接する光電変換素子とを、互いに電気的に絶縁する分離絶縁層ＳＩが配置されている。上記分離絶縁層ＳＩは、第１導電型の不純物層ＤＰＷの最上面に接する。 （もっと読む）

【課題】ソフトエラー率を有意に低下させる半導体素子およびその作製方法に関する。
【解決手段】半導体基板（１００）には、第１の型の不純物でドープされた第１ウェル領域（１０４）の下に第１の型の第１ドープ領域（１０２）がある。第１ウェル領域は、第１ドープ領域と電気的に接続されている。第１ウェル領域と第１ドープ領域（１０２）との間に分離領域（２０６）を形成する。分離領域は第２ウェル領域と電気接続されている。分離領域および第２ウェル領域は、第１の不純物型と反対の型の第２の不純物型でドープされている。前記方法はさらに、第１ウェル領域内および分離領域下に第２ドープ領域を形成する工程をさらに有し得る。第１の型の不純物を有する第３ドープ領域を、分離領域の上に形成することができる。 （もっと読む）

【課題】 本発明は、より寄生容量の少ない素子の実現が可能な素子分離構造を有する半導体装置およびその製造方法を提供することにある。
【解決手段】 ＳＯＩ基板上に形成される半導体装置は、素子分離領域に形成される素子分離溝（空洞）１７と、半導体層１１と支持基板１３の間に介在する埋め込み絶縁層の一部に素子分離溝（空洞）１７に接する空洞領域２０を有する。
【効果】寄生容量を低減でき、また、素子の耐圧を高めることができる。 （もっと読む）

【課題】ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域に挟まれた領域を含んで半導体基板上に配置されたゲート絶縁膜と、半導体基板上にゲート絶縁膜と連続して配置された、ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に配置された多結晶シリコン膜からなるゲート電極とを備え、ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧がゲート電極の中央領域におけるゲート閾値電圧よりも高い。 （もっと読む）

【課題】ＳＯＮ構造の半導体装置において、フォトリソグラフィー工程で高精度の位置合わせができ、プロセスラインの汚染を防止することができて、素子特性の劣化が防止され、信頼性の高い半導体装置の製造方法を提供する。
【解決手段】ＳＯＮ構造９上部のシリコン層３２の段差１８をアライメントマーク２０として用いることによって、アライメントマーク２０の形状崩れが防止されて、フォトリソグラフィー工程で高精度の位置合わせができるようになる。また、段差１８が小さいためにフォトリソグラフィー工程で凹部へのレジストの残留やプロセス途中で発生するゴミの残留が防止され、プロセスラインの汚染が防止できる。その結果、素子特性の劣化が防止され、信頼性の高い半導体装置の製造方法を提供することができる。 （もっと読む）

【課題】半導体基板上の所定の領域内の窒化膜を、当該領域へのダメージを抑制しつつ選択的に除去することにより、信頼性の高い半導体装置を実現する。
【解決手段】半導体装置の製造方法は、半導体基板上の第１領域の全域を覆い、第２領域内の所定領域を覆う窒化膜を形成する工程と、窒化膜の全表面に酸化皮膜を形成する酸化皮膜形成工程と、この後、第１領域上を被覆し、第２領域上の所定の酸化膜形成対象領域を被覆しないパターンのレジスト膜を前記窒化膜上に形成する工程と、ふっ酸液によるウェットエッチングによって、酸化膜形成対象領域の窒化膜の表面に形成された酸化皮膜を選択的に除去して前記窒化膜を露出させるふっ酸エッチング工程と、レジスト膜を剥離する工程と、高温のリン酸液によって露出した窒化膜を除去する工程と、窒化膜が除去された酸化膜形成対象領域の基板表面に熱酸化による酸化膜を形成する工程とを含む。 （もっと読む）

【目的】ＳＯＮ構造上に素子を形成する場合や繰り返しのエピタキシャル成長で素子を形成する場合に正確な位置あわせをすることができる半導体装置の製造方法を提供すること。
【解決手段】シリコンウェハ１のダイシングライン４などの無効領域の内部にＳＯＮ構造１１のアライメントマーク９を形成し、このアライメントマーク９を赤色レーザ（透過型レーザ）の反射光１６の変化で認識することで、図示しないＳＯＮ構造２３上に素子を形成する場合や繰り返しのエピタキシャル成長で素子を形成する場合に正確な位置合わせをすることができる。 （もっと読む）

【課題】本発明は、ＳＯＩにおいて適したゲッタリング方法を適用して得られる半導体装置を提供する。
【解決手段】埋め込み酸化膜と、埋め込み酸化膜上に表面シリコン層を有するＳＯＩ構造を有する半導体装置において、埋め込み酸化膜上に、表面シリコン層を活性層として有するトランジスタと、素子分離絶縁膜を有し、素子分離絶縁膜上に容量が形成されており、素子分離絶縁膜に希ガス元素又は金属元素が含まれていることを特徴とする半導体装置とする。 （もっと読む）

【課題】５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入を行っても、目的とする領域に精度良く、不純物拡散領域を形成することができる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１０の表面に、イオン注入を行うための開口部４２Ａを持つレジストパターン４２を形成する工程であって、開口部４２Ａの縁部４２Ｂがイオン注入予定領域５０の外縁部５０Ａよりも内側に位置するようにして、レジストパターン４２を形成する工程と、レジストパターン４２から露出した半導体基板１０の表面の少なくとも一部に対して、ウエットエッチングを施す工程と、レジストパターン４２をマスクとし、５００ｋｅＶ〜３０００ｋｅＶのエネルギーイオン注入により、半導体基板１０の深部に不純物拡散領域（例えばＮ⁻型不純物拡散領域１２）を形成する工程と、を有する半導体装置の製造方法。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたメサ分離構造のＭＯＳトランジスタのトランジスタ特性のバラツキを低減する。
【解決手段】ＭＯＳトランジスタは、埋込み酸化膜３上に形成されたメサ型ＳＯＩ層５と、メサ型ＳＯＩ層５の上面中央部の上に形成されたゲート酸化膜７と、メサ型ＳＯＩ層５の上面端部の上にゲート酸化膜７よりも厚い膜厚で形成された第１シリコン酸化膜９と、メサ型ＳＯＩ層５の側面に第２シリコン酸化膜１１を介して形成されたシリコン窒化膜からなる側壁膜１３と、ゲート酸化膜７上に形成されたゲート電極１５を備えている。 （もっと読む）