半導体装置および半導体装置の製造方法
【課題】ＳＯＩウェハに高耐圧素子の領域と低耐圧素子の領域とが形成された半導体装置であって、製造工程の中で、作業ステージに静電吸着したり、異常放電を引き起こしたりすることを抑えることができる半導体装置を提供する。
【解決手段】半導体層２と、半導体層２の上に形成された絶縁層３と、絶縁層３の上に形成された半導体の第１領域１０ａと、絶縁層３の上に形成され、第１領域１０ａに隣接する半導体の第２領域２０と、絶縁層３の上に形成され、第１領域１０ａの側面を覆うように取り囲み、第１領域１０ａと第２領域２０とが直接接続するように開口された開口部３１ａを有する絶縁体の第１絶縁壁３０ａとを具備する。
【解決手段】半導体層２と、半導体層２の上に形成された絶縁層３と、絶縁層３の上に形成された半導体の第１領域１０ａと、絶縁層３の上に形成され、第１領域１０ａに隣接する半導体の第２領域２０と、絶縁層３の上に形成され、第１領域１０ａの側面を覆うように取り囲み、第１領域１０ａと第２領域２０とが直接接続するように開口された開口部３１ａを有する絶縁体の第１絶縁壁３０ａとを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高耐圧素子と低耐圧素子とを混載した半導体装置であって、特にＳＯＩウェハを用いて製造される半導体装置に関する。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハに、高耐圧素子と低耐圧素子とを混載させた半導体装置がある。このような半導体装置では、高耐圧素子から発生するノイズが低耐圧素子の動作に影響を与えないように、高耐圧素子と低耐圧素子との間に絶縁物を設けて、異なる耐圧性能の素子同士を電気的に完全に分離することが行われている。
【０００３】
高耐圧素子と低耐圧素子とを分離した半導体装置に関する技術が特許文献１、２に開示されている。特許文献１（特開２００９−１７０６７１号公報）には、高耐圧の横型ＭＯＳトランジスタと、制御回路とを同じ半導体基板に含む半導体装置の製造方法が開示されている。この半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、横型ＭＯＳトランジスタが形成され、横型トランジスタが埋め込み酸化膜に達する分離絶縁トレンチに取り囲まれて絶縁分離されている。また、ＳＯＩ層の表層部に形成されたソース領域と、ドレイン領域との間にあるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜の直下に、先端が埋め込み酸化膜に達していない障壁絶縁トレンチが配置されている。特許文献１ではこのような半導体装置の製造方法として、分離絶縁トレンチと障壁絶縁トレンチとを同じ絶縁トレンチ形成工程で形成することを特徴としている。
【０００４】
特許文献２（特開２００５−１２３５１２号公報）には、低電位基準回路と高電位基準回路とを混載した半導体装置が開示されている。この半導体装置は、高耐圧分離領域と、中継半導体素子と、絶縁隔壁とを備える。高耐圧分離領域は、低電位基準回路の領域と高電位基準回路の領域との間に位置する。中継半導体素子は、低電位基準回路と高電位基準回路との間の信号の伝達を媒介する。絶縁隔壁は、低電位基準回路の領域と高電位基準回路の領域との少なくとも一方の領域と、中継半導体素子との間に位置し、トレンチ状の溝に絶縁物が充填されたものである。特許文献２の半導体装置は、中継半導体素子の出力配線が絶縁隔壁を跨いで出力側の回路領域に配されていることを特徴としており、高電位である出力配線による影響を回避することができるとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７０６７１号公報
【特許文献２】特開２００５−１２３５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高耐圧素子と低耐圧素子とを混載させる場合、各素子が形成される領域を絶縁体で囲んで電気的に分離するレイアウトが一般的である。これは高耐圧素子の領域と低耐圧素子の領域とを電気的に完全に分離することで、リーク電流に基づく影響を減少できるのと同時に、拡散層の空乏化を利用した分離と比較してチップ面積を小さくできるためである。
【０００７】
ＳＯＩウェハに、高耐圧素子の領域と低耐圧素子の領域とを絶縁体で電気的に完全に分離するように形成した場合、分離されている領域はＳＯＩウェハの支持基板から電気的にフローティングの状態となる。従って、ＳＯＩウェハに高耐圧素子の領域と低耐圧素子の領域とを絶縁体で電気的に完全に分離するように形成した後に、イオン注入など電荷がチャージされるようなプロセスを実行すると、電気的にフローティングの領域がチャージされてしまう。その結果、製造工程の中で、チャージされた半導体装置が作業ステージに静電吸着したり、異常放電を引き起こしたりするおそれがある。
【課題を解決するための手段】
【０００８】
以下に、発明を実施するための形態で使用される符号を括弧（ ）付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の半導体装置（１）は、半導体層（２）と、半導体層（２）の上に形成された絶縁層（３）と、絶縁層（３）の上に形成された半導体の第１領域（１０ａ）と、絶縁層（３）の上に形成され第１領域（１０ａ）に隣接する半導体の第２領域（２０）と、絶縁層（３）の上に形成され、第１領域（１０ａ）の側面を覆うように取り囲み、第１領域（１０ａ）と第２領域（２０）とが直接接続するように開口された開口部（３１ａ）を有する絶縁体の第１絶縁壁（３０ａ）とを具備する。
【００１０】
本発明の半導体装置の製造方法は、第１半導体層（２）と、第１半導体層（２）の上に形成された絶縁層（３）と、絶縁層（３）の上に形成された第２半導体層（４）とを含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハの第２半導体層（４）に、第２半導体層（４）の第１領域（１０ａ）の側面を覆うように取り囲み、第１領域（１０ａ）と第１領域（１０ａ）に隣接する第２半導体層（４）の第２領域（２０）とが直接接続するように開口された第１開口部（３１ａ）を有する絶縁体の絶縁壁（３０ａ）を形成する工程と、第１領域（１０ａ）と第２領域（２０）とのそれぞれにイオン注入を行う工程とを具備する。
【発明の効果】
【００１１】
本発明の半導体装置は、ＳＯＩウェハに高耐圧素子の領域と低耐圧素子の領域とが形成された半導体装置であって、製造工程の中で、作業ステージに静電吸着したり、異常放電を引き起こしたりすることを抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の半導体装置１の内部の平面図である。
【図２】図２は、図１のＡ−Ａ’に相当する断面図である。
【図３Ａ】図３Ａは、ＳＯＩウェハに、酸化膜４０と、シリコン窒化膜５０と、フォトレジスト６０とが形成されたことを示す断面図である。
【図３Ｂ】図３Ｂは、分離領域７０の上方に開口部を有するシリコン窒化膜５０が形成されたことを示す断面図である。
【図３Ｃ】図３Ｃは、ＬＯＣＯＳ法に基づいて酸化膜４０が膨張したことを示す断面図である。
【図３Ｄ】図３Ｄは、酸化膜４０の上に、トレンチ用マスクとなる層が成膜されたことを示す断面図である。
【図３Ｅ】図３Ｅは、分離領域７０の上方にトレンチ開口部８１を有するトレンチ用マスクとしてのシリコン窒化膜８０が形成されたことを示す断面図である。
【図３Ｆ】図３Ｆは、トレンチ９０が形成されたことを示す断面図である。
【図３Ｇ】図３Ｇは、トレンチ９０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。
【図３Ｈ】図３Ｈは、不要なシリコン酸化膜１００と、一部のシリコン窒化膜８０とが除去され、平坦化されたことを示す断面図である。
【図３Ｉ】図３Ｉは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。
【図３Ｊ】図３Ｊは、回路形成層４とそれに接続する配線１１０が形成されたことを示す断面図である。
【図４Ａ】図４Ａは、ＳＯＩウェハに、酸化膜１４０と、シリコン窒化膜１５０と、フォトレジスト１６０とが形成されたことを示す断面図である。
【図４Ｂ】図４Ｂは、分離領域７０の上方にトレンチ開口部１５１を有するトレンチ用マスクとしてのシリコン窒化膜１５０が形成されたことを示す断面図である。
【図４Ｃ】図４Ｃは、トレンチ１９０が形成されたことを示す断面図である。
【図４Ｄ】図４Ｄは、分離領域７０ａの上方にトレンチ開口部２０１を有するトレンチ用マスクとしてのフォトレジスト２００が形成されたことを示す断面図である。
【図４Ｅ】図４Ｅは、トレンチ２１０が形成されたことを示す断面図である。
【図４Ｆ】図４Ｆは、トレンチ１９０及びトレンチ２１０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。
【図４Ｇ】図４Ｇは、不要なシリコン酸化膜２２０が除去され、平坦化されたことを示す断面図である。
【図４Ｈ】図４Ｈは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。
【図４Ｉ】図４Ｉは、半導体装置１の他の製造方法を示した図である。
【図５】図５は、本発明の第２の実施の形態による半導体装置１ａの内部の平面図である。
【図６】図６は、本発明の第３の実施の形態による半導体装置１ｂの内部の平面図である。
【図７】図７は、図６のＤ−Ｄ’に相当する断面図である。
【図８Ａ】図８Ａは、絶縁壁３５ａがない場合の、高耐圧領域１０ａと低耐圧素子２０ａとを示した図である。
【図８Ｂ】図８Ｂは、絶縁壁３５ａがある場合の、高耐圧領域１０ａと低耐圧領域２０ａとを示した図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照して本発明の実施の形態による半導体装置を説明する。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態を説明する。本発明の半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハに、高耐圧素子や低耐圧素子を含む所望の回路が形成されたものである。図１は、本発明の半導体装置１の内部の平面図である。図１の平面図では、半導体装置１の一部分が示されている。図２は、図１のＡ−Ａ’に相当する断面図である。尚、図１の平面図は、図２のＢ−Ｂ’の位置に相当する半導体装置１の内部の平面図である。図１及び図２では、本発明の半導体装置１を説明するための主要な構成を示しており、高耐圧素子、低耐圧素子及び配線などは省略されている。図１及び図２を参照すると、半導体装置１は、支持基板２と、埋め込み酸化膜３と、回路形成層４とを具備する。
【００１５】
支持基板２は、ＳＯＩウェハとして供給される支持基板である。支持基板２は、シリコンウェハの半導体層である。埋め込み酸化膜３は、ＳＯＩウェハとして供給される埋め込み酸化膜である。埋め込み酸化膜３は、支持基板２の一方の面の全面に形成されたシリコン酸化膜の絶縁層である。回路形成層４は、ＳＯＩウェハの活性基板として供給された半導体層に、高耐圧素子（図示略）、低耐圧素子（図示略）及び配線（図示略）などを含む所望の回路が形成された層である。
【００１６】
回路形成層４は、複数の高耐圧領域１０（１０ａ〜１０ｅ）と、低耐圧領域２０と、複数の絶縁壁３０（３０ａ〜３０ｅ）と、酸化膜４０とを具備する。尚、図１では低耐圧領域２０は１つが図示されているが、低耐圧領域２０は複数であってもよい。
【００１７】
複数の高耐圧領域１０（１０ａ〜１０ｅ）の各々は、埋め込み酸化膜３の上に形成された半導体の領域であって、高耐圧素子（図示略）が形成されている領域である。複数の高耐圧領域１０（１０ａ〜１０ｅ）の各々には、例えば２５Ｖ以上の電圧が供給される。低耐圧領域２０は、埋め込み酸化膜３の上に形成された半導体の領域であって、低耐圧素子（図示略）が形成されている領域である。低耐圧領域２０には、例えば５Ｖ以下の電圧が供給される。
【００１８】
複数の絶縁壁３０（３０ａ〜３０ｅ）の各々は、埋め込み酸化膜３の上に形成されたシリコン酸化膜などの絶縁体である。複数の絶縁壁３０（３０ａ〜３０ｅ）は、同様であるため絶縁壁３０ａを例にその詳細を説明する。
絶縁壁３０ａは、高耐圧領域１０ａに供給される電圧が、隣接する低耐圧領域２０に影響を与えないように、高耐圧領域１０ａの側面を覆うように取り囲む。絶縁壁３０ａは、取り囲んだ内側の高耐圧領域１０ａと、外側の低耐圧領域２０とが電気的に直接接続するように開口された開口部３１ａを有する。つまり、絶縁壁３０ａは、図２の絶縁壁３０ｂと同様に酸化膜４０の下から埋め込み酸化膜３に渡って形成された部分と、酸化膜４０の下から埋め込み酸化膜３に渡って開口された開口部３１ａとを有している。このように形成された絶縁壁３０ａは、高耐圧領域１０ａに供給される電圧が隣接する低耐圧領域２０に影響を与えないように高耐圧領域１０ａの側面を覆うように取り囲みつつ、開口部３１ａによって高耐圧領域１０ａと低耐圧領域２０とが電気的に完全に絶縁されないように作用する。
【００１９】
酸化膜４０は回路形成層４の上層に形成されたフィールド酸化膜である。
【００２０】
本発明の半導体装置１は、高耐圧領域１０ａが、底面を埋め込み酸化膜３に覆われ、側面を絶縁壁３０ａに囲まれているが、開口部３１ａによって低耐圧領域２０と電気的に接続される。高耐圧領域１０ａと接続された低耐圧領域２０は、絶縁壁３０ｅの開口部３１ｅに基づいて外側の高耐圧領域１０ｅとも接続されている。図示は省略されているが、高耐圧領域１０ｅも更に外側の領域と接続され、最終的にウェハのエッジなどを介して支持基板２と接続される。このように、本発明の半導体装置１は、各絶縁壁３０（３０ａ〜３０ｅ）の開口部に基づいて、高耐圧領域１０ａ、高耐圧領域１０ｂ、高耐圧領域１０ｃ、高耐圧領域１０ｄ、高耐圧領域１０ｅ、低耐圧領域２０、及び支持基板２が電気的に接続されている。このように形成された本発明の半導体装置１は、複数の絶縁壁３０（３０ａ〜３０ｅ）に基づいて、異なる耐圧領域に供給される電圧の違いによる影響を抑えつつ、異なる耐圧領域同士を電気的に繋がった状態にすることができる。これによって、本発明の半導体装置１は、イオン注入工程にて受ける電荷のチャージを回路形成層４の全体及び支持基板２に分散させることが可能となり、チャージによる影響を回避することが出来る。即ち、製造工程のイオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。尚、複数の絶縁壁３０（３０ａ〜３０ｅ）の各々は、複数の高耐圧領域１０（１０ａ〜１０ｅ）の各々と低耐圧領域２０とが電気的に繋がった状態となるような開口部を備えていればよいため、埋め込み酸化膜３と酸化膜４０との間の一部が開口したような開口部であってもよい。また、複数の絶縁壁３０（３０ａ〜３０ｅ）の各々は、複数の開口部を有していても良い。
【００２１】
本発明の第１の実施の形態による半導体装置１の製造方法を説明する。図３Ａ〜図３Ｊは、半導体装置１の製造方法を示した図である。図３Ａ〜図３Ｊを参照しながら本発明の半導体装置１の製造方法を説明する。尚、図３Ａ〜図３Ｊは、図２の断面構造を製造する方法を示したものである。
【００２２】
絶縁壁の形成工程：
まず、支持基板２と、埋め込み酸化膜３と、回路が形成される前の活性基板である回路形成層４とを含むＳＯＩウェハの回路形成層４に、絶縁壁３０ａ及び絶縁壁３０ｂが形成される。尚、半導体装置１のその他の絶縁壁３０ｃ〜３０ｅも同様の製造方法である。
【００２３】
図３Ａは、ＳＯＩウェハに、酸化膜４０と、シリコン窒化膜５０と、フォトレジスト６０とが形成されたことを示す断面図である。図３Ａを参照すると、ＳＯＩウェハの回路形成層４上に、熱酸化に基づいてシリコン酸化膜である酸化膜４０が形成される。酸化膜４０の上には、ＣＶＤ（化学気相成長）に基づいてシリコン窒化膜５０が形成される。シリコン窒化膜５０の上には、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧素子１０ｂと低耐圧素子２０との間に位置する素子の分離領域７０の上方を開口するようにフォトレジスト６０が形成される。フォトレジスト６０をマスクとして、シリコン窒化膜５０はドライエッチングされる。ドライエッチング後、フォトレジスト６０は除去される。
【００２４】
図３Ｂは、分離領域７０の上方に開口部を有するシリコン窒化膜５０が形成されたことを示す断面図である。酸化膜４０は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法に基づいて膨張する。図３Ｃは、ＬＯＣＯＳ法に基づいて酸化膜４０が膨張したことを示す断面図である。シリコン窒化膜５０はウェットエッチングで除去される。
【００２５】
次に、酸化膜４０の上に、トレンチ用マスクが形成される。図３Ｄは、酸化膜４０の上に、トレンチ用マスクとなるシリコン窒化膜８０が成膜されたことを示す断面図である。シリコン窒化膜８０はＣＶＤ法によって形成される。シリコン窒化膜８０の上に、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧領域１０ｂと低耐圧領域２０との間に位置する素子の分離領域７０の上方を開口するようにフォトレジスト（図示略）が形成される。このとき、フォトレジストは、絶縁壁３０ａの開口部３１ａと、絶縁壁３０ｂの開口部とを形成するために、分離領域７０の中でそれらの位置の上方は開口せずに覆う。図３Ｄでは、フォトレジストは絶縁壁３０ａの開口部３１ａを形成するために、分離領域７０の中の一部である分離領域７０ａの上方を開口せずに覆う。即ち、分離領域７０ａの位置が、開口部３１ａとなる領域である。フォトレジストをマスクとして、シリコン窒化膜８０及び酸化膜４０はドライエッチングされる。ドライエッチング後、フォトレジストは除去される。
【００２６】
図３Ｅは、分離領域７０の上方にトレンチ開口部８１を有するトレンチ用マスクとしてのシリコン窒化膜８０が形成されたことを示す断面図である。このようにして、回路形成層４の上に、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧領域１０ｂと低耐圧領域２０との間に位置する分離領域７０の上方にトレンチ用開口部８１を有するシリコン窒化膜８０が形成される。但し、シリコン窒化膜８０は、分離領域７０の中の一部である分離領域７０ａの上方にはトレンチ用開口部８１を有していない。
【００２７】
図３Ｆは、トレンチ９０が形成されたことを示す断面図である。シリコン窒化膜８０をマスクとして、トレンチ用開口部８１の下方に位置する回路形成層４の表面から、厚み方向に埋め込み酸化膜３までドライエッチングされ、トレンチ９０が形成される。
【００２８】
図３Ｇは、トレンチ９０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。ここでは、減圧ＣＶＤなどの方法に基づいて、シリコン酸化膜１００を埋め込む方法が例示される。
【００２９】
図３Ｈは、不要なシリコン酸化膜１００と、一部のシリコン窒化膜８０とが除去され、平坦化されたことを示す断面図である。不要なシリコン酸化膜１００と、シリコン窒化膜８０とは、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨及び除去される。更に、表面の不要なシリコン窒化膜８０は、ウェットエッチングによって除去される。
【００３０】
図３Ｉは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。このようにして、ＳＯＩウェハの回路形成層４に、開口部３１ａを有する絶縁壁３０ａと、同様の開口部を有する絶縁壁３０ｂとを形成することができる。このとき、高耐圧領域１０ａは、底面を埋め込み酸化膜３に覆われ、側面を絶縁壁３０ａに囲まれているが、開口部３１ａによって低耐圧領域２０と電気的に接続されている。そして、高耐圧領域１０ａと接続された低耐圧領域２０は、更に外側の高耐圧領域と接続され、最終的に支持基板２と電気的に接続されている。
【００３１】
素子形成工程（イオン注入工程）：
高耐圧領域１０ａ、高耐圧領域１０ｂ、及び、低耐圧領域２０のそれぞれは、所定のイオン注入がなされ、高耐圧素子及び低耐圧素子などの各種素子が形成される。このとき、半導体装置１は、絶縁壁３０ａの開口部３１ａ及び絶縁壁３０ｂの開口部に基づいて、高耐圧領域１０ａ、高耐圧領域１０ｂ、低耐圧領域２０、及び支持基板２が電気的に接続されているため、イオン注入工程にて受ける電荷のチャージを回路形成層４の全体及び支持基板２に分散させることができる。その結果、イオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。
【００３２】
配線形成工程：
更に、高耐圧素子及び低耐圧素子と接続するための配線などが形成される。図３Ｊは、回路形成層４とそれに接続する配線１１０が形成されたことを示す断面図である。
【００３３】
本発明の第１の実施の形態による半導体装置１の他の製造方法を説明する。図４Ａ〜図４Ｉは、半導体装置１の他の製造方法を示した図である。図４Ａ〜図４Ｉを参照しながら本発明の半導体装置１の製造方法を説明する。尚、前述と同じ構成には、同じ符号を用いて説明する。
【００３４】
絶縁壁の形成工程：
先程の製造方法と同様に、支持基板２と、埋め込み酸化膜３と、回路が形成される前の活性基板である回路形成層４とを含むＳＯＩウェハの回路形成層４に、絶縁壁３０ａ及び絶縁壁３０ｂを形成する。尚、半導体装置１のその他の絶縁壁３０ｃ〜３０ｅも同様の製造方法である。
【００３５】
まず、ディープトレンチ用のマスクが形成される。図４Ａは、ＳＯＩウェハに、酸化膜１４０と、シリコン窒化膜１５０と、フォトレジスト１６０とが形成されたことを示す断面図である。図４Ａを参照すると、ＳＯＩウェハの回路形成層４上に、熱酸化に基づいてシリコン酸化膜である酸化膜１４０が形成される。酸化膜１４０の上には、ＣＶＤに基づいてシリコン窒化膜１５０が形成される。シリコン窒化膜１５０の上には、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧素子１０ｂと低耐圧素子２０との間に位置する素子の分離領域７０の上方を開口するようにフォトレジスト１６０が形成される。このとき、フォトレジスト１６０は、絶縁壁３０ａの開口部３１ａと、絶縁壁３０ｂの開口部とを形成するために、分離領域７０の中でそれらの位置の上方は開口せずに覆っている。図４Ａでは、フォトレジスト１６０は絶縁壁３０ａの開口部３１ａを形成するために、分離領域７０の中の一部である分離領域７０ａの上方を開口せずに覆う。即ち、分離領域７０ａの位置が、開口部３１ａとなる領域である。フォトレジスト１６０をマスクとして、シリコン窒化膜１５０はドライエッチングされる。ドライエッチング後、フォトレジスト１６０は除去される。
【００３６】
図４Ｂは、分離領域７０の上方にトレンチ開口部１５１を有するトレンチ用マスクとしてのシリコン窒化膜１５０が形成されたことを示す断面図である。このようにして、回路形成層４の上に、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧領域１０ｂと低耐圧領域２０との間に位置する分離領域７０の上方にトレンチ用開口部１５１を有するシリコン窒化膜１５０が形成される。但し、シリコン窒化膜１５０は、分離領域７０の中の一部である分離領域７０ａの上方にはトレンチ用開口部１５１を有していない。
【００３７】
図４Ｃは、トレンチ１９０が形成されたことを示す断面図である。シリコン窒化膜１５０をマスクとして、トレンチ用開口部１５１の下方に位置する回路形成層４の表面から、厚み方向に埋め込み酸化膜３までドライエッチングされ、トレンチ１９０が形成される。
【００３８】
次に、シャロートレンチ用のマスクが形成される。図４Ｄは、分離領域７０ａの上方にトレンチ開口部２０１を有するトレンチ用マスクとしてのフォトレジスト２００が形成されたことを示す断面図である。まず、図４Ｃのシリコン窒化膜１５０の上及びトレンチ１９０の内部を埋めるように、フォトレジスト２００が形成される。フォトレジスト２００には、絶縁壁３０ａの開口部３１ａと、絶縁壁３０ｂの開口部とを形成するために、分離領域７０の中の一部である分離領域７０ａの上方にトレンチ用開口部２０１が形成される。
【００３９】
フォトレジスト２００をマスクとして、トレンチ用開口部２０１の下方に位置する回路形成層４の表面から、厚み方向に埋め込み酸化膜３に達しないようにドライエッチングされて、トレンチ２１０が形成される。ドライエッチング後、フォトレジスト２００は除去される。図４Ｅは、トレンチ２１０が形成されたことを示す断面図である。図４Ｅに示すように、トレンチ２１０はトレンチ１９０よりも浅いトレンチである。
【００４０】
図４Ｆは、トレンチ１９０及びトレンチ２１０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。ここでは、高密度プラズマ酸化膜ＣＶＤなどの方法に基づいて、シリコン酸化膜２２０を埋め込む方法が例示される。
【００４１】
図４Ｇは、不要なシリコン酸化膜２２０が除去され、平坦化されたことを示す断面図である。不要なシリコン酸化膜２２０は、ＣＭＰで研磨及び除去される。更に、不要なシリコン酸化膜２２０及びシリコン窒化膜１５０は、ウェットエッチングによって除去される。
【００４２】
図４Ｈは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。このようにして、ＳＯＩウェハの回路形成層４に、開口部３１ａを有する絶縁壁３０ａと、同様の開口部を有する絶縁壁３０ｂとを形成することができる。ここでも、高耐圧領域１０ａは、底面を埋め込み酸化膜３に覆われ、側面を絶縁壁３０ａに囲まれているが、開口部３１ａによって低耐圧領域２０と電気的に接続されている。そして、高耐圧領域１０ａと接続された低耐圧領域２０は、更に外側の高耐圧領域と接続され、最終的に支持基板２と電気的に接続されている。
【００４３】
素子形成工程（イオン注入工程）：
高耐圧領域１０ａ、高耐圧領域１０ｂ、及び、低耐圧領域２０のそれぞれは、所定のイオン注入がなされ、高耐圧素子及び低耐圧素子などの各種素子が形成される。このとき、半導体装置１は、絶縁壁３０ａの開口部３１ａ及び絶縁壁３０ｂの開口部に基づいて、高耐圧領域１０ａ、高耐圧領域１０ｂ、低耐圧領域２０、及び支持基板２が電気的に接続されているため、イオン注入工程にて受ける電荷のチャージを回路形成層４の全体及び支持基板２に分散させることができる。その結果、イオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。
【００４４】
配線形成工程：
更に、高耐圧素子及び低耐圧素子と接続するための配線などが形成される。図４Ｉは、回路形成層４とそれに接続する配線２３０などが形成されたことを示す断面図である。
【００４５】
尚、本発明の半導体装置１は、ＳＯＩウェハに高耐圧領域と低耐圧領域とが形成された状態と、ウェハから切り出されて個別の半導体装置となった状態とを含むものとする。
【００４６】
（第２の実施の形態）
本発明の第２の実施の形態を説明する。本発明の第２の実施の形態の説明では、第１の実施の形態と同じ構成には同じ符号を用いて重複する説明を省略する。図５は、本発明の第２の実施の形態による半導体装置１ａの内部の平面図である。図５の平面図では、半導体装置１ａの一部分が示されている。尚、図５の平面図のＣ−Ｃ’に相当する断面図は、図２と同様である。従って、半導体装置１ａは、支持基板２と、埋め込み酸化膜３と、回路形成層４とを具備している。
【００４７】
複数の高耐圧領域１０（１０ａ〜１０ｄ）の各々は、電源供給部３００（３００ａ〜３００ｄ）を備えている。各電源供給部３００（３００ａ〜３００ｄ）には、例えば２５Ｖ以上の電圧が供給される。同様に、低耐圧領域２０は、電源供給部３１０を備えている。電源供給部３１０には、例えば５Ｖ以下の電圧が供給される。
【００４８】
電源供給部３００（３００ａ〜３００ｄ）、及び、電源供給部３１０は、同様であるため電源供給部３００ａを例に詳細に説明する。電源供給部３００ａは、ノイズ源であると同時にリーク電流の供給源である。従って、電源供給部３００ａは、絶縁壁３０ａの開口部３１ａから最も遠い位置の近傍に配置される。このように配置されることによって、本発明の第２の実施の形態の半導体装置１ａは、ある耐圧領域に基づくリーク電流が他の耐圧領域に及ぼす影響を最小限に抑える効果を奏している。
【００４９】
本発明の第２の実施の形態の半導体装置１ａは、第１の実施の形態の半導体装置１と同様に、複数の絶縁壁３０（３０ａ〜３０ｅ）に基づいて、異なる耐圧領域に供給される電圧の違いによる影響を抑えつつ、異なる耐圧領域同士を電気的に繋がった状態にすることができる。これによって、本発明の半導体装置１ａも、製造工程のイオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。
【００５０】
本発明の第２の実施の形態の半導体装置１ａの製造方法は、第１の実施の形態と同様に製造される。詳細には、回路形成層４に複数の絶縁壁３０（３０ａ〜３０ｂ）を形成する方法は、図３Ａ〜図３Ｉ及び図４Ａ〜図４Ｈと同様である。その後、例えば、電源供給部３００ａが形成される段階において、電源供給部３００ａは絶縁壁３０ａの開口部３１ａから最も遠い位置に形成される。これらの工程を経ることによって、本発明の第２の実施の形態の半導体装置１ａは製造される。
【００５１】
（第３の実施の形態）
本発明の第３の実施の形態を説明する。本発明の第３の実施の形態の説明では、第１の実施の形態と同じ構成には同じ符号を用いて重複する説明を省略する。図６は、本発明の半導体装置１ｂの内部の平面図である。図６の平面図では、半導体装置１ｂの一部分が示されている。図７は、図６のＤ−Ｄ’に相当する断面図である。尚、図６の平面図は、図７のＥ−Ｅ’の位置に相当する半導体装置１ｂの内部の平面図である。図６では、本発明の半導体装置１ｂを説明するための主要な構成を示しており、高耐圧素子及び配線などは省略されている。また、図７でも、高耐圧素子、低耐圧素子、及び配線などは省略されている。図６及び図７を参照すると、半導体装置１ｂは、支持基板２と、埋め込み酸化膜３と、回路形成層４とを具備する。
【００５２】
回路形成層４は、複数の高耐圧領域１０（１０ａ、１０ｅ、１０ｆ）と、低耐圧領域２０と、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）と、複数の絶縁壁３５（３５ａ、３５ｆ）と、酸化膜４０とを具備する。尚、図６では低耐圧領域２０は１つが図示されているが、低耐圧領域２０は複数であってもよい。
【００５３】
複数の高耐圧領域１０（１０ａ、１０ｅ、１０ｆ）の各々は、埋め込み酸化膜３の上に形成された半導体の領域であって、高耐圧素子（図示略）が形成されている領域である。複数の高耐圧領域１０（１０ａ、１０ｅ、１０ｆ）の各々には、例えば２５Ｖ以上の電圧が供給される。低耐圧領域２０は、埋め込み酸化膜３の上に形成された半導体の領域であって、低耐圧素子２１（２１ａ、２１ｆ）が形成されている領域である。低耐圧領域２０には、例えば５Ｖ以下の電圧が供給される。
【００５４】
複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）の各々は、埋め込み酸化膜３の上に形成されたシリコン酸化膜などの絶縁体である。
【００５５】
複数の絶縁壁３５（３５ａ、３５ｆ）の各々は、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）と同様に、埋め込み酸化膜３の上に形成されたシリコン酸化膜などの絶縁体である。複数の絶縁壁３５（３５ａ、３５ｆ）は、同様であるため絶縁壁３５ａを例にその詳細を説明する。
絶縁壁３５ａは、高耐圧領域１０ａに供給される電圧が、低耐圧領域２０の低耐圧素子２１ａに影響を与えないように形成される。詳細には、絶縁壁３５ａは、開口部３１ａと低耐圧素子２１ａとを結ぶ直線上に、その直線と直交する向きに配置される。このように形成された絶縁壁３５ａは、開口部３１ａを介して伝わる高耐圧領域１０ａのリーク電流が、低耐圧素子２１ａに影響を与えることを防ぐように作用する。
【００５６】
図８Ａは、絶縁壁３５ａが無い場合の、高耐圧領域１０ａと低耐圧素子２０ａとを示した図である。図８Ａに示すように、開口部３１ａと低耐圧素子２０ａとの距離Ｌ１が短い場合、低耐圧素子２１ａは高耐圧領域１０ａからのリーク電流などの影響を受けやすい。図８Ｂは、絶縁壁３５ａが有る場合の、高耐圧領域１０ａと低耐圧領域２０ａとを示した図である。図８Ｂに示すように、開口部３１ａと低耐圧素子２０ａとを平面視したときの最短距離は距離Ｌ１であり図８Ａと同じである。しかし、絶縁壁３５ａによって、開口部３１ａと低耐圧素子２１ａとは、半導体領域としては距離Ｌ１より長い距離Ｌ２離れて配置されることになる。その結果、本発明の半導体装置１ｂは、開口部３１ａから低耐圧素子２１ａまでの距離が十分にとれない場合でも、高耐圧領域１０ａと低耐圧領域２０とに基づいて形成される半導体の空乏層によって分離幅（長さ）を広げることが可能となる。即ち、本発明の半導体装置１ｂは、高耐圧領域１０ａと低耐圧素子２１ａとの距離が近い場合でも、耐圧性能を高く出来ると共に、チップ面積の増大も抑制することが可能である。
【００５７】
本発明の第３の実施の形態の半導体装置１ｂは、第１の実施の形態と同様に、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）と、複数の絶縁壁３５（３５ａ、３５ｆ）に基づいて、異なる耐圧領域に供給される電圧の違いによる影響を抑えつつ、異なる耐圧領域同士を電気的に繋がった状態にすることができる。これによって、本発明の半導体装置１ｂも、製造工程のイオン注入後に、半導体装置１ｂが作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。
【００５８】
本発明の第３の実施の形態の半導体装置１ｂの製造方法は、第１の実施の形態と同様に製造される。詳細には、回路形成層４に、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）を形成する方法は、図３Ａ〜図３Ｉ及び図４Ａ〜図４Ｈと同様である。複数の絶縁壁３５（３５ａ、３５ｆ）は、図３Ｆのトレンチ９０や、図４Ｃのトレンチ１９０と同じタイミングで同様のトレンチが形成され、その後トレンチが絶縁体で埋められることで形成される。トレンチを形成するとき、例えば絶縁壁３５ａは、開口部３１ａが形成される箇所と、低耐圧素子２１ａが形成される箇所とを結ぶ直線上で、その直線と直交する向きにトレンチが形成される。その後の工程は、第１の実施の形態と同様である。
尚、本発明の第１〜第３の実施の形態は、矛盾の無い範囲で組み合わせることができる。
【符号の説明】
【００５９】
１、１ａ、１ｂ 半導体装置
２ 支持基板
３ 埋め込み酸化膜
４ 回路形成層
１０（１０ａ〜１０ｆ） 高耐圧領域
２０ 低耐圧領域
２１（２１ａ、２１ｆ） 低耐圧素子
３０（３０ａ〜３０ｅ） 絶縁壁
３１ａ、３１ｅ 開口部
３５（３５ａ、３５ｆ） 絶縁壁
４０ 酸化膜
５０ シリコン酸化膜
６０ シリコン窒化膜
７０、７０ａ 分離領域
８０ シリコン窒化膜
８１ トレンチ開口部
９０ トレンチ
１００ シリコン酸化膜
１１０ 配線
１４０ シリコン酸化膜
１５０ シリコン窒化膜
１６０ フォトレジスト
２００ フォトレジスト
２０１ トレンチ開口部
２１０ トレンチ
２２０ シリコン酸化膜
２３０ 配線
３００（３００ａ〜３００ｄ） 電源供給部
【技術分野】
【０００１】
本発明は高耐圧素子と低耐圧素子とを混載した半導体装置であって、特にＳＯＩウェハを用いて製造される半導体装置に関する。
【背景技術】
【０００２】
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハに、高耐圧素子と低耐圧素子とを混載させた半導体装置がある。このような半導体装置では、高耐圧素子から発生するノイズが低耐圧素子の動作に影響を与えないように、高耐圧素子と低耐圧素子との間に絶縁物を設けて、異なる耐圧性能の素子同士を電気的に完全に分離することが行われている。
【０００３】
高耐圧素子と低耐圧素子とを分離した半導体装置に関する技術が特許文献１、２に開示されている。特許文献１（特開２００９−１７０６７１号公報）には、高耐圧の横型ＭＯＳトランジスタと、制御回路とを同じ半導体基板に含む半導体装置の製造方法が開示されている。この半導体装置は、埋め込み酸化膜を有するＳＯＩ基板のＳＯＩ層に、横型ＭＯＳトランジスタが形成され、横型トランジスタが埋め込み酸化膜に達する分離絶縁トレンチに取り囲まれて絶縁分離されている。また、ＳＯＩ層の表層部に形成されたソース領域と、ドレイン領域との間にあるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜の直下に、先端が埋め込み酸化膜に達していない障壁絶縁トレンチが配置されている。特許文献１ではこのような半導体装置の製造方法として、分離絶縁トレンチと障壁絶縁トレンチとを同じ絶縁トレンチ形成工程で形成することを特徴としている。
【０００４】
特許文献２（特開２００５−１２３５１２号公報）には、低電位基準回路と高電位基準回路とを混載した半導体装置が開示されている。この半導体装置は、高耐圧分離領域と、中継半導体素子と、絶縁隔壁とを備える。高耐圧分離領域は、低電位基準回路の領域と高電位基準回路の領域との間に位置する。中継半導体素子は、低電位基準回路と高電位基準回路との間の信号の伝達を媒介する。絶縁隔壁は、低電位基準回路の領域と高電位基準回路の領域との少なくとも一方の領域と、中継半導体素子との間に位置し、トレンチ状の溝に絶縁物が充填されたものである。特許文献２の半導体装置は、中継半導体素子の出力配線が絶縁隔壁を跨いで出力側の回路領域に配されていることを特徴としており、高電位である出力配線による影響を回避することができるとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７０６７１号公報
【特許文献２】特開２００５−１２３５１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高耐圧素子と低耐圧素子とを混載させる場合、各素子が形成される領域を絶縁体で囲んで電気的に分離するレイアウトが一般的である。これは高耐圧素子の領域と低耐圧素子の領域とを電気的に完全に分離することで、リーク電流に基づく影響を減少できるのと同時に、拡散層の空乏化を利用した分離と比較してチップ面積を小さくできるためである。
【０００７】
ＳＯＩウェハに、高耐圧素子の領域と低耐圧素子の領域とを絶縁体で電気的に完全に分離するように形成した場合、分離されている領域はＳＯＩウェハの支持基板から電気的にフローティングの状態となる。従って、ＳＯＩウェハに高耐圧素子の領域と低耐圧素子の領域とを絶縁体で電気的に完全に分離するように形成した後に、イオン注入など電荷がチャージされるようなプロセスを実行すると、電気的にフローティングの領域がチャージされてしまう。その結果、製造工程の中で、チャージされた半導体装置が作業ステージに静電吸着したり、異常放電を引き起こしたりするおそれがある。
【課題を解決するための手段】
【０００８】
以下に、発明を実施するための形態で使用される符号を括弧（ ）付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
本発明の半導体装置（１）は、半導体層（２）と、半導体層（２）の上に形成された絶縁層（３）と、絶縁層（３）の上に形成された半導体の第１領域（１０ａ）と、絶縁層（３）の上に形成され第１領域（１０ａ）に隣接する半導体の第２領域（２０）と、絶縁層（３）の上に形成され、第１領域（１０ａ）の側面を覆うように取り囲み、第１領域（１０ａ）と第２領域（２０）とが直接接続するように開口された開口部（３１ａ）を有する絶縁体の第１絶縁壁（３０ａ）とを具備する。
【００１０】
本発明の半導体装置の製造方法は、第１半導体層（２）と、第１半導体層（２）の上に形成された絶縁層（３）と、絶縁層（３）の上に形成された第２半導体層（４）とを含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハの第２半導体層（４）に、第２半導体層（４）の第１領域（１０ａ）の側面を覆うように取り囲み、第１領域（１０ａ）と第１領域（１０ａ）に隣接する第２半導体層（４）の第２領域（２０）とが直接接続するように開口された第１開口部（３１ａ）を有する絶縁体の絶縁壁（３０ａ）を形成する工程と、第１領域（１０ａ）と第２領域（２０）とのそれぞれにイオン注入を行う工程とを具備する。
【発明の効果】
【００１１】
本発明の半導体装置は、ＳＯＩウェハに高耐圧素子の領域と低耐圧素子の領域とが形成された半導体装置であって、製造工程の中で、作業ステージに静電吸着したり、異常放電を引き起こしたりすることを抑えることができる。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の半導体装置１の内部の平面図である。
【図２】図２は、図１のＡ−Ａ’に相当する断面図である。
【図３Ａ】図３Ａは、ＳＯＩウェハに、酸化膜４０と、シリコン窒化膜５０と、フォトレジスト６０とが形成されたことを示す断面図である。
【図３Ｂ】図３Ｂは、分離領域７０の上方に開口部を有するシリコン窒化膜５０が形成されたことを示す断面図である。
【図３Ｃ】図３Ｃは、ＬＯＣＯＳ法に基づいて酸化膜４０が膨張したことを示す断面図である。
【図３Ｄ】図３Ｄは、酸化膜４０の上に、トレンチ用マスクとなる層が成膜されたことを示す断面図である。
【図３Ｅ】図３Ｅは、分離領域７０の上方にトレンチ開口部８１を有するトレンチ用マスクとしてのシリコン窒化膜８０が形成されたことを示す断面図である。
【図３Ｆ】図３Ｆは、トレンチ９０が形成されたことを示す断面図である。
【図３Ｇ】図３Ｇは、トレンチ９０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。
【図３Ｈ】図３Ｈは、不要なシリコン酸化膜１００と、一部のシリコン窒化膜８０とが除去され、平坦化されたことを示す断面図である。
【図３Ｉ】図３Ｉは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。
【図３Ｊ】図３Ｊは、回路形成層４とそれに接続する配線１１０が形成されたことを示す断面図である。
【図４Ａ】図４Ａは、ＳＯＩウェハに、酸化膜１４０と、シリコン窒化膜１５０と、フォトレジスト１６０とが形成されたことを示す断面図である。
【図４Ｂ】図４Ｂは、分離領域７０の上方にトレンチ開口部１５１を有するトレンチ用マスクとしてのシリコン窒化膜１５０が形成されたことを示す断面図である。
【図４Ｃ】図４Ｃは、トレンチ１９０が形成されたことを示す断面図である。
【図４Ｄ】図４Ｄは、分離領域７０ａの上方にトレンチ開口部２０１を有するトレンチ用マスクとしてのフォトレジスト２００が形成されたことを示す断面図である。
【図４Ｅ】図４Ｅは、トレンチ２１０が形成されたことを示す断面図である。
【図４Ｆ】図４Ｆは、トレンチ１９０及びトレンチ２１０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。
【図４Ｇ】図４Ｇは、不要なシリコン酸化膜２２０が除去され、平坦化されたことを示す断面図である。
【図４Ｈ】図４Ｈは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。
【図４Ｉ】図４Ｉは、半導体装置１の他の製造方法を示した図である。
【図５】図５は、本発明の第２の実施の形態による半導体装置１ａの内部の平面図である。
【図６】図６は、本発明の第３の実施の形態による半導体装置１ｂの内部の平面図である。
【図７】図７は、図６のＤ−Ｄ’に相当する断面図である。
【図８Ａ】図８Ａは、絶縁壁３５ａがない場合の、高耐圧領域１０ａと低耐圧素子２０ａとを示した図である。
【図８Ｂ】図８Ｂは、絶縁壁３５ａがある場合の、高耐圧領域１０ａと低耐圧領域２０ａとを示した図である。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照して本発明の実施の形態による半導体装置を説明する。
【００１４】
（第１の実施の形態）
本発明の第１の実施の形態を説明する。本発明の半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハに、高耐圧素子や低耐圧素子を含む所望の回路が形成されたものである。図１は、本発明の半導体装置１の内部の平面図である。図１の平面図では、半導体装置１の一部分が示されている。図２は、図１のＡ−Ａ’に相当する断面図である。尚、図１の平面図は、図２のＢ−Ｂ’の位置に相当する半導体装置１の内部の平面図である。図１及び図２では、本発明の半導体装置１を説明するための主要な構成を示しており、高耐圧素子、低耐圧素子及び配線などは省略されている。図１及び図２を参照すると、半導体装置１は、支持基板２と、埋め込み酸化膜３と、回路形成層４とを具備する。
【００１５】
支持基板２は、ＳＯＩウェハとして供給される支持基板である。支持基板２は、シリコンウェハの半導体層である。埋め込み酸化膜３は、ＳＯＩウェハとして供給される埋め込み酸化膜である。埋め込み酸化膜３は、支持基板２の一方の面の全面に形成されたシリコン酸化膜の絶縁層である。回路形成層４は、ＳＯＩウェハの活性基板として供給された半導体層に、高耐圧素子（図示略）、低耐圧素子（図示略）及び配線（図示略）などを含む所望の回路が形成された層である。
【００１６】
回路形成層４は、複数の高耐圧領域１０（１０ａ〜１０ｅ）と、低耐圧領域２０と、複数の絶縁壁３０（３０ａ〜３０ｅ）と、酸化膜４０とを具備する。尚、図１では低耐圧領域２０は１つが図示されているが、低耐圧領域２０は複数であってもよい。
【００１７】
複数の高耐圧領域１０（１０ａ〜１０ｅ）の各々は、埋め込み酸化膜３の上に形成された半導体の領域であって、高耐圧素子（図示略）が形成されている領域である。複数の高耐圧領域１０（１０ａ〜１０ｅ）の各々には、例えば２５Ｖ以上の電圧が供給される。低耐圧領域２０は、埋め込み酸化膜３の上に形成された半導体の領域であって、低耐圧素子（図示略）が形成されている領域である。低耐圧領域２０には、例えば５Ｖ以下の電圧が供給される。
【００１８】
複数の絶縁壁３０（３０ａ〜３０ｅ）の各々は、埋め込み酸化膜３の上に形成されたシリコン酸化膜などの絶縁体である。複数の絶縁壁３０（３０ａ〜３０ｅ）は、同様であるため絶縁壁３０ａを例にその詳細を説明する。
絶縁壁３０ａは、高耐圧領域１０ａに供給される電圧が、隣接する低耐圧領域２０に影響を与えないように、高耐圧領域１０ａの側面を覆うように取り囲む。絶縁壁３０ａは、取り囲んだ内側の高耐圧領域１０ａと、外側の低耐圧領域２０とが電気的に直接接続するように開口された開口部３１ａを有する。つまり、絶縁壁３０ａは、図２の絶縁壁３０ｂと同様に酸化膜４０の下から埋め込み酸化膜３に渡って形成された部分と、酸化膜４０の下から埋め込み酸化膜３に渡って開口された開口部３１ａとを有している。このように形成された絶縁壁３０ａは、高耐圧領域１０ａに供給される電圧が隣接する低耐圧領域２０に影響を与えないように高耐圧領域１０ａの側面を覆うように取り囲みつつ、開口部３１ａによって高耐圧領域１０ａと低耐圧領域２０とが電気的に完全に絶縁されないように作用する。
【００１９】
酸化膜４０は回路形成層４の上層に形成されたフィールド酸化膜である。
【００２０】
本発明の半導体装置１は、高耐圧領域１０ａが、底面を埋め込み酸化膜３に覆われ、側面を絶縁壁３０ａに囲まれているが、開口部３１ａによって低耐圧領域２０と電気的に接続される。高耐圧領域１０ａと接続された低耐圧領域２０は、絶縁壁３０ｅの開口部３１ｅに基づいて外側の高耐圧領域１０ｅとも接続されている。図示は省略されているが、高耐圧領域１０ｅも更に外側の領域と接続され、最終的にウェハのエッジなどを介して支持基板２と接続される。このように、本発明の半導体装置１は、各絶縁壁３０（３０ａ〜３０ｅ）の開口部に基づいて、高耐圧領域１０ａ、高耐圧領域１０ｂ、高耐圧領域１０ｃ、高耐圧領域１０ｄ、高耐圧領域１０ｅ、低耐圧領域２０、及び支持基板２が電気的に接続されている。このように形成された本発明の半導体装置１は、複数の絶縁壁３０（３０ａ〜３０ｅ）に基づいて、異なる耐圧領域に供給される電圧の違いによる影響を抑えつつ、異なる耐圧領域同士を電気的に繋がった状態にすることができる。これによって、本発明の半導体装置１は、イオン注入工程にて受ける電荷のチャージを回路形成層４の全体及び支持基板２に分散させることが可能となり、チャージによる影響を回避することが出来る。即ち、製造工程のイオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。尚、複数の絶縁壁３０（３０ａ〜３０ｅ）の各々は、複数の高耐圧領域１０（１０ａ〜１０ｅ）の各々と低耐圧領域２０とが電気的に繋がった状態となるような開口部を備えていればよいため、埋め込み酸化膜３と酸化膜４０との間の一部が開口したような開口部であってもよい。また、複数の絶縁壁３０（３０ａ〜３０ｅ）の各々は、複数の開口部を有していても良い。
【００２１】
本発明の第１の実施の形態による半導体装置１の製造方法を説明する。図３Ａ〜図３Ｊは、半導体装置１の製造方法を示した図である。図３Ａ〜図３Ｊを参照しながら本発明の半導体装置１の製造方法を説明する。尚、図３Ａ〜図３Ｊは、図２の断面構造を製造する方法を示したものである。
【００２２】
絶縁壁の形成工程：
まず、支持基板２と、埋め込み酸化膜３と、回路が形成される前の活性基板である回路形成層４とを含むＳＯＩウェハの回路形成層４に、絶縁壁３０ａ及び絶縁壁３０ｂが形成される。尚、半導体装置１のその他の絶縁壁３０ｃ〜３０ｅも同様の製造方法である。
【００２３】
図３Ａは、ＳＯＩウェハに、酸化膜４０と、シリコン窒化膜５０と、フォトレジスト６０とが形成されたことを示す断面図である。図３Ａを参照すると、ＳＯＩウェハの回路形成層４上に、熱酸化に基づいてシリコン酸化膜である酸化膜４０が形成される。酸化膜４０の上には、ＣＶＤ（化学気相成長）に基づいてシリコン窒化膜５０が形成される。シリコン窒化膜５０の上には、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧素子１０ｂと低耐圧素子２０との間に位置する素子の分離領域７０の上方を開口するようにフォトレジスト６０が形成される。フォトレジスト６０をマスクとして、シリコン窒化膜５０はドライエッチングされる。ドライエッチング後、フォトレジスト６０は除去される。
【００２４】
図３Ｂは、分離領域７０の上方に開口部を有するシリコン窒化膜５０が形成されたことを示す断面図である。酸化膜４０は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法に基づいて膨張する。図３Ｃは、ＬＯＣＯＳ法に基づいて酸化膜４０が膨張したことを示す断面図である。シリコン窒化膜５０はウェットエッチングで除去される。
【００２５】
次に、酸化膜４０の上に、トレンチ用マスクが形成される。図３Ｄは、酸化膜４０の上に、トレンチ用マスクとなるシリコン窒化膜８０が成膜されたことを示す断面図である。シリコン窒化膜８０はＣＶＤ法によって形成される。シリコン窒化膜８０の上に、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧領域１０ｂと低耐圧領域２０との間に位置する素子の分離領域７０の上方を開口するようにフォトレジスト（図示略）が形成される。このとき、フォトレジストは、絶縁壁３０ａの開口部３１ａと、絶縁壁３０ｂの開口部とを形成するために、分離領域７０の中でそれらの位置の上方は開口せずに覆う。図３Ｄでは、フォトレジストは絶縁壁３０ａの開口部３１ａを形成するために、分離領域７０の中の一部である分離領域７０ａの上方を開口せずに覆う。即ち、分離領域７０ａの位置が、開口部３１ａとなる領域である。フォトレジストをマスクとして、シリコン窒化膜８０及び酸化膜４０はドライエッチングされる。ドライエッチング後、フォトレジストは除去される。
【００２６】
図３Ｅは、分離領域７０の上方にトレンチ開口部８１を有するトレンチ用マスクとしてのシリコン窒化膜８０が形成されたことを示す断面図である。このようにして、回路形成層４の上に、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧領域１０ｂと低耐圧領域２０との間に位置する分離領域７０の上方にトレンチ用開口部８１を有するシリコン窒化膜８０が形成される。但し、シリコン窒化膜８０は、分離領域７０の中の一部である分離領域７０ａの上方にはトレンチ用開口部８１を有していない。
【００２７】
図３Ｆは、トレンチ９０が形成されたことを示す断面図である。シリコン窒化膜８０をマスクとして、トレンチ用開口部８１の下方に位置する回路形成層４の表面から、厚み方向に埋め込み酸化膜３までドライエッチングされ、トレンチ９０が形成される。
【００２８】
図３Ｇは、トレンチ９０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。ここでは、減圧ＣＶＤなどの方法に基づいて、シリコン酸化膜１００を埋め込む方法が例示される。
【００２９】
図３Ｈは、不要なシリコン酸化膜１００と、一部のシリコン窒化膜８０とが除去され、平坦化されたことを示す断面図である。不要なシリコン酸化膜１００と、シリコン窒化膜８０とは、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）で研磨及び除去される。更に、表面の不要なシリコン窒化膜８０は、ウェットエッチングによって除去される。
【００３０】
図３Ｉは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。このようにして、ＳＯＩウェハの回路形成層４に、開口部３１ａを有する絶縁壁３０ａと、同様の開口部を有する絶縁壁３０ｂとを形成することができる。このとき、高耐圧領域１０ａは、底面を埋め込み酸化膜３に覆われ、側面を絶縁壁３０ａに囲まれているが、開口部３１ａによって低耐圧領域２０と電気的に接続されている。そして、高耐圧領域１０ａと接続された低耐圧領域２０は、更に外側の高耐圧領域と接続され、最終的に支持基板２と電気的に接続されている。
【００３１】
素子形成工程（イオン注入工程）：
高耐圧領域１０ａ、高耐圧領域１０ｂ、及び、低耐圧領域２０のそれぞれは、所定のイオン注入がなされ、高耐圧素子及び低耐圧素子などの各種素子が形成される。このとき、半導体装置１は、絶縁壁３０ａの開口部３１ａ及び絶縁壁３０ｂの開口部に基づいて、高耐圧領域１０ａ、高耐圧領域１０ｂ、低耐圧領域２０、及び支持基板２が電気的に接続されているため、イオン注入工程にて受ける電荷のチャージを回路形成層４の全体及び支持基板２に分散させることができる。その結果、イオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。
【００３２】
配線形成工程：
更に、高耐圧素子及び低耐圧素子と接続するための配線などが形成される。図３Ｊは、回路形成層４とそれに接続する配線１１０が形成されたことを示す断面図である。
【００３３】
本発明の第１の実施の形態による半導体装置１の他の製造方法を説明する。図４Ａ〜図４Ｉは、半導体装置１の他の製造方法を示した図である。図４Ａ〜図４Ｉを参照しながら本発明の半導体装置１の製造方法を説明する。尚、前述と同じ構成には、同じ符号を用いて説明する。
【００３４】
絶縁壁の形成工程：
先程の製造方法と同様に、支持基板２と、埋め込み酸化膜３と、回路が形成される前の活性基板である回路形成層４とを含むＳＯＩウェハの回路形成層４に、絶縁壁３０ａ及び絶縁壁３０ｂを形成する。尚、半導体装置１のその他の絶縁壁３０ｃ〜３０ｅも同様の製造方法である。
【００３５】
まず、ディープトレンチ用のマスクが形成される。図４Ａは、ＳＯＩウェハに、酸化膜１４０と、シリコン窒化膜１５０と、フォトレジスト１６０とが形成されたことを示す断面図である。図４Ａを参照すると、ＳＯＩウェハの回路形成層４上に、熱酸化に基づいてシリコン酸化膜である酸化膜１４０が形成される。酸化膜１４０の上には、ＣＶＤに基づいてシリコン窒化膜１５０が形成される。シリコン窒化膜１５０の上には、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧素子１０ｂと低耐圧素子２０との間に位置する素子の分離領域７０の上方を開口するようにフォトレジスト１６０が形成される。このとき、フォトレジスト１６０は、絶縁壁３０ａの開口部３１ａと、絶縁壁３０ｂの開口部とを形成するために、分離領域７０の中でそれらの位置の上方は開口せずに覆っている。図４Ａでは、フォトレジスト１６０は絶縁壁３０ａの開口部３１ａを形成するために、分離領域７０の中の一部である分離領域７０ａの上方を開口せずに覆う。即ち、分離領域７０ａの位置が、開口部３１ａとなる領域である。フォトレジスト１６０をマスクとして、シリコン窒化膜１５０はドライエッチングされる。ドライエッチング後、フォトレジスト１６０は除去される。
【００３６】
図４Ｂは、分離領域７０の上方にトレンチ開口部１５１を有するトレンチ用マスクとしてのシリコン窒化膜１５０が形成されたことを示す断面図である。このようにして、回路形成層４の上に、高耐圧領域１０ａと低耐圧領域２０との間、及び高耐圧領域１０ｂと低耐圧領域２０との間に位置する分離領域７０の上方にトレンチ用開口部１５１を有するシリコン窒化膜１５０が形成される。但し、シリコン窒化膜１５０は、分離領域７０の中の一部である分離領域７０ａの上方にはトレンチ用開口部１５１を有していない。
【００３７】
図４Ｃは、トレンチ１９０が形成されたことを示す断面図である。シリコン窒化膜１５０をマスクとして、トレンチ用開口部１５１の下方に位置する回路形成層４の表面から、厚み方向に埋め込み酸化膜３までドライエッチングされ、トレンチ１９０が形成される。
【００３８】
次に、シャロートレンチ用のマスクが形成される。図４Ｄは、分離領域７０ａの上方にトレンチ開口部２０１を有するトレンチ用マスクとしてのフォトレジスト２００が形成されたことを示す断面図である。まず、図４Ｃのシリコン窒化膜１５０の上及びトレンチ１９０の内部を埋めるように、フォトレジスト２００が形成される。フォトレジスト２００には、絶縁壁３０ａの開口部３１ａと、絶縁壁３０ｂの開口部とを形成するために、分離領域７０の中の一部である分離領域７０ａの上方にトレンチ用開口部２０１が形成される。
【００３９】
フォトレジスト２００をマスクとして、トレンチ用開口部２０１の下方に位置する回路形成層４の表面から、厚み方向に埋め込み酸化膜３に達しないようにドライエッチングされて、トレンチ２１０が形成される。ドライエッチング後、フォトレジスト２００は除去される。図４Ｅは、トレンチ２１０が形成されたことを示す断面図である。図４Ｅに示すように、トレンチ２１０はトレンチ１９０よりも浅いトレンチである。
【００４０】
図４Ｆは、トレンチ１９０及びトレンチ２１０がトレンチ埋め込み用の絶縁体で埋められたことを示す断面図である。ここでは、高密度プラズマ酸化膜ＣＶＤなどの方法に基づいて、シリコン酸化膜２２０を埋め込む方法が例示される。
【００４１】
図４Ｇは、不要なシリコン酸化膜２２０が除去され、平坦化されたことを示す断面図である。不要なシリコン酸化膜２２０は、ＣＭＰで研磨及び除去される。更に、不要なシリコン酸化膜２２０及びシリコン窒化膜１５０は、ウェットエッチングによって除去される。
【００４２】
図４Ｈは、回路形成層４に、絶縁壁３０ａの開口部３１ａと絶縁壁３０ｂとが形成されたことを示す断面図である。このようにして、ＳＯＩウェハの回路形成層４に、開口部３１ａを有する絶縁壁３０ａと、同様の開口部を有する絶縁壁３０ｂとを形成することができる。ここでも、高耐圧領域１０ａは、底面を埋め込み酸化膜３に覆われ、側面を絶縁壁３０ａに囲まれているが、開口部３１ａによって低耐圧領域２０と電気的に接続されている。そして、高耐圧領域１０ａと接続された低耐圧領域２０は、更に外側の高耐圧領域と接続され、最終的に支持基板２と電気的に接続されている。
【００４３】
素子形成工程（イオン注入工程）：
高耐圧領域１０ａ、高耐圧領域１０ｂ、及び、低耐圧領域２０のそれぞれは、所定のイオン注入がなされ、高耐圧素子及び低耐圧素子などの各種素子が形成される。このとき、半導体装置１は、絶縁壁３０ａの開口部３１ａ及び絶縁壁３０ｂの開口部に基づいて、高耐圧領域１０ａ、高耐圧領域１０ｂ、低耐圧領域２０、及び支持基板２が電気的に接続されているため、イオン注入工程にて受ける電荷のチャージを回路形成層４の全体及び支持基板２に分散させることができる。その結果、イオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。
【００４４】
配線形成工程：
更に、高耐圧素子及び低耐圧素子と接続するための配線などが形成される。図４Ｉは、回路形成層４とそれに接続する配線２３０などが形成されたことを示す断面図である。
【００４５】
尚、本発明の半導体装置１は、ＳＯＩウェハに高耐圧領域と低耐圧領域とが形成された状態と、ウェハから切り出されて個別の半導体装置となった状態とを含むものとする。
【００４６】
（第２の実施の形態）
本発明の第２の実施の形態を説明する。本発明の第２の実施の形態の説明では、第１の実施の形態と同じ構成には同じ符号を用いて重複する説明を省略する。図５は、本発明の第２の実施の形態による半導体装置１ａの内部の平面図である。図５の平面図では、半導体装置１ａの一部分が示されている。尚、図５の平面図のＣ−Ｃ’に相当する断面図は、図２と同様である。従って、半導体装置１ａは、支持基板２と、埋め込み酸化膜３と、回路形成層４とを具備している。
【００４７】
複数の高耐圧領域１０（１０ａ〜１０ｄ）の各々は、電源供給部３００（３００ａ〜３００ｄ）を備えている。各電源供給部３００（３００ａ〜３００ｄ）には、例えば２５Ｖ以上の電圧が供給される。同様に、低耐圧領域２０は、電源供給部３１０を備えている。電源供給部３１０には、例えば５Ｖ以下の電圧が供給される。
【００４８】
電源供給部３００（３００ａ〜３００ｄ）、及び、電源供給部３１０は、同様であるため電源供給部３００ａを例に詳細に説明する。電源供給部３００ａは、ノイズ源であると同時にリーク電流の供給源である。従って、電源供給部３００ａは、絶縁壁３０ａの開口部３１ａから最も遠い位置の近傍に配置される。このように配置されることによって、本発明の第２の実施の形態の半導体装置１ａは、ある耐圧領域に基づくリーク電流が他の耐圧領域に及ぼす影響を最小限に抑える効果を奏している。
【００４９】
本発明の第２の実施の形態の半導体装置１ａは、第１の実施の形態の半導体装置１と同様に、複数の絶縁壁３０（３０ａ〜３０ｅ）に基づいて、異なる耐圧領域に供給される電圧の違いによる影響を抑えつつ、異なる耐圧領域同士を電気的に繋がった状態にすることができる。これによって、本発明の半導体装置１ａも、製造工程のイオン注入後に、半導体装置１が作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。
【００５０】
本発明の第２の実施の形態の半導体装置１ａの製造方法は、第１の実施の形態と同様に製造される。詳細には、回路形成層４に複数の絶縁壁３０（３０ａ〜３０ｂ）を形成する方法は、図３Ａ〜図３Ｉ及び図４Ａ〜図４Ｈと同様である。その後、例えば、電源供給部３００ａが形成される段階において、電源供給部３００ａは絶縁壁３０ａの開口部３１ａから最も遠い位置に形成される。これらの工程を経ることによって、本発明の第２の実施の形態の半導体装置１ａは製造される。
【００５１】
（第３の実施の形態）
本発明の第３の実施の形態を説明する。本発明の第３の実施の形態の説明では、第１の実施の形態と同じ構成には同じ符号を用いて重複する説明を省略する。図６は、本発明の半導体装置１ｂの内部の平面図である。図６の平面図では、半導体装置１ｂの一部分が示されている。図７は、図６のＤ−Ｄ’に相当する断面図である。尚、図６の平面図は、図７のＥ−Ｅ’の位置に相当する半導体装置１ｂの内部の平面図である。図６では、本発明の半導体装置１ｂを説明するための主要な構成を示しており、高耐圧素子及び配線などは省略されている。また、図７でも、高耐圧素子、低耐圧素子、及び配線などは省略されている。図６及び図７を参照すると、半導体装置１ｂは、支持基板２と、埋め込み酸化膜３と、回路形成層４とを具備する。
【００５２】
回路形成層４は、複数の高耐圧領域１０（１０ａ、１０ｅ、１０ｆ）と、低耐圧領域２０と、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）と、複数の絶縁壁３５（３５ａ、３５ｆ）と、酸化膜４０とを具備する。尚、図６では低耐圧領域２０は１つが図示されているが、低耐圧領域２０は複数であってもよい。
【００５３】
複数の高耐圧領域１０（１０ａ、１０ｅ、１０ｆ）の各々は、埋め込み酸化膜３の上に形成された半導体の領域であって、高耐圧素子（図示略）が形成されている領域である。複数の高耐圧領域１０（１０ａ、１０ｅ、１０ｆ）の各々には、例えば２５Ｖ以上の電圧が供給される。低耐圧領域２０は、埋め込み酸化膜３の上に形成された半導体の領域であって、低耐圧素子２１（２１ａ、２１ｆ）が形成されている領域である。低耐圧領域２０には、例えば５Ｖ以下の電圧が供給される。
【００５４】
複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）の各々は、埋め込み酸化膜３の上に形成されたシリコン酸化膜などの絶縁体である。
【００５５】
複数の絶縁壁３５（３５ａ、３５ｆ）の各々は、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）と同様に、埋め込み酸化膜３の上に形成されたシリコン酸化膜などの絶縁体である。複数の絶縁壁３５（３５ａ、３５ｆ）は、同様であるため絶縁壁３５ａを例にその詳細を説明する。
絶縁壁３５ａは、高耐圧領域１０ａに供給される電圧が、低耐圧領域２０の低耐圧素子２１ａに影響を与えないように形成される。詳細には、絶縁壁３５ａは、開口部３１ａと低耐圧素子２１ａとを結ぶ直線上に、その直線と直交する向きに配置される。このように形成された絶縁壁３５ａは、開口部３１ａを介して伝わる高耐圧領域１０ａのリーク電流が、低耐圧素子２１ａに影響を与えることを防ぐように作用する。
【００５６】
図８Ａは、絶縁壁３５ａが無い場合の、高耐圧領域１０ａと低耐圧素子２０ａとを示した図である。図８Ａに示すように、開口部３１ａと低耐圧素子２０ａとの距離Ｌ１が短い場合、低耐圧素子２１ａは高耐圧領域１０ａからのリーク電流などの影響を受けやすい。図８Ｂは、絶縁壁３５ａが有る場合の、高耐圧領域１０ａと低耐圧領域２０ａとを示した図である。図８Ｂに示すように、開口部３１ａと低耐圧素子２０ａとを平面視したときの最短距離は距離Ｌ１であり図８Ａと同じである。しかし、絶縁壁３５ａによって、開口部３１ａと低耐圧素子２１ａとは、半導体領域としては距離Ｌ１より長い距離Ｌ２離れて配置されることになる。その結果、本発明の半導体装置１ｂは、開口部３１ａから低耐圧素子２１ａまでの距離が十分にとれない場合でも、高耐圧領域１０ａと低耐圧領域２０とに基づいて形成される半導体の空乏層によって分離幅（長さ）を広げることが可能となる。即ち、本発明の半導体装置１ｂは、高耐圧領域１０ａと低耐圧素子２１ａとの距離が近い場合でも、耐圧性能を高く出来ると共に、チップ面積の増大も抑制することが可能である。
【００５７】
本発明の第３の実施の形態の半導体装置１ｂは、第１の実施の形態と同様に、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）と、複数の絶縁壁３５（３５ａ、３５ｆ）に基づいて、異なる耐圧領域に供給される電圧の違いによる影響を抑えつつ、異なる耐圧領域同士を電気的に繋がった状態にすることができる。これによって、本発明の半導体装置１ｂも、製造工程のイオン注入後に、半導体装置１ｂが作業ステージに静電吸着したり、異常放電を引き起こしたりすることを防げる効果を奏している。
【００５８】
本発明の第３の実施の形態の半導体装置１ｂの製造方法は、第１の実施の形態と同様に製造される。詳細には、回路形成層４に、複数の絶縁壁３０（３０ａ、３０ｅ、３０ｆ）を形成する方法は、図３Ａ〜図３Ｉ及び図４Ａ〜図４Ｈと同様である。複数の絶縁壁３５（３５ａ、３５ｆ）は、図３Ｆのトレンチ９０や、図４Ｃのトレンチ１９０と同じタイミングで同様のトレンチが形成され、その後トレンチが絶縁体で埋められることで形成される。トレンチを形成するとき、例えば絶縁壁３５ａは、開口部３１ａが形成される箇所と、低耐圧素子２１ａが形成される箇所とを結ぶ直線上で、その直線と直交する向きにトレンチが形成される。その後の工程は、第１の実施の形態と同様である。
尚、本発明の第１〜第３の実施の形態は、矛盾の無い範囲で組み合わせることができる。
【符号の説明】
【００５９】
１、１ａ、１ｂ 半導体装置
２ 支持基板
３ 埋め込み酸化膜
４ 回路形成層
１０（１０ａ〜１０ｆ） 高耐圧領域
２０ 低耐圧領域
２１（２１ａ、２１ｆ） 低耐圧素子
３０（３０ａ〜３０ｅ） 絶縁壁
３１ａ、３１ｅ 開口部
３５（３５ａ、３５ｆ） 絶縁壁
４０ 酸化膜
５０ シリコン酸化膜
６０ シリコン窒化膜
７０、７０ａ 分離領域
８０ シリコン窒化膜
８１ トレンチ開口部
９０ トレンチ
１００ シリコン酸化膜
１１０ 配線
１４０ シリコン酸化膜
１５０ シリコン窒化膜
１６０ フォトレジスト
２００ フォトレジスト
２０１ トレンチ開口部
２１０ トレンチ
２２０ シリコン酸化膜
２３０ 配線
３００（３００ａ〜３００ｄ） 電源供給部
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上に形成された絶縁層と、
前記絶縁層の上に形成された半導体の第１領域と、
前記絶縁層の上に形成され、前記第１領域に隣接する半導体の第２領域と、
前記絶縁層の上に形成され、前記第１領域の側面を覆うように取り囲み、前記第１領域と前記第２領域とが直接接続するように開口された開口部を有する絶縁体の第１絶縁壁と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１領域は、
前記第１領域内に形成される素子に電力を供給する電源供給部
を含み、
前記電源供給部は、前記開口部から最も遠い位置の近傍に配置される
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記絶縁層の上に形成された絶縁体の第２絶縁壁
を更に具備し、
前記第２領域は、
前記開口部の近傍において、前記第１領域に形成される素子よりも低い耐圧性能の低耐圧素子
を含み、
前記第２絶縁壁は、前記開口部と前記低耐圧素子とを結ぶ直線上に配置される
半導体装置。
【請求項４】
請求項１乃至３の何れか一項に記載の半導体装置であって、
前記半導体層と、前記第２領域とは電気的に接続される
半導体装置。
【請求項５】
請求項１乃至４の何れか一項に記載の半導体装置であって、
前記第１絶縁壁は、前記開口部が前記絶縁層の近傍に位置し、前記開口部の上方の前記第１領域と前記第２領域とが直接接続しないように絶縁する
半導体装置。
【請求項６】
第１半導体層と、前記第１半導体層の上に形成された絶縁層と、前記絶縁層の上に形成された第２半導体層とを含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハの前記第２半導体層に、前記第２半導体層の第１領域の側面を覆うように取り囲み、前記第１領域と前記第１領域に隣接する前記第２半導体層の第２領域とが直接接続するように開口された第１開口部を有する絶縁体の絶縁壁を形成する工程と、
前記第１領域と前記第２領域とのそれぞれにイオン注入を行う工程と
を具備する
半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記絶縁壁を形成する工程は、
前記第２半導体層の上に、前記第１領域と前記第２領域との間に位置する分離領域の上方に第２開口部を有するマスクを形成する工程と、前記マスクは前記分離領域の中の一部である第１分離領域の上方は覆っており、
前記第２開口部の下方に位置する前記第２半導体層の表面から、厚み方向に前記絶縁層までトレンチを形成する工程と、
前記トレンチを絶縁体で埋める工程と
を含む
半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記絶縁壁を形成する工程は、
前記第２半導体層の上に、前記第１領域と前記第２領域との間に位置する分離領域の上方に第２開口部を有する第１マスクを形成する工程と、前記第１マスクは前記分離領域の中の一部である第１分離領域の上方は覆っており、
前記第２開口部の下方に位置する前記第２半導体層の表面から、厚み方向に前記絶縁層まで第１トレンチを形成する工程と、
前記第１マスクの上に、前記第１分離領域の上方に第３開口部を有する第２マスクを形成する工程と、
前記第３開口部の下方に位置する前記第２半導体層の表面から、厚み方向に前記第１トレンチよりも浅い第２トレンチを形成する工程と、
前記第２マスクを除去する工程と、
前記第１トレンチ及び前記第２トレンチを絶縁体で埋める工程と
を含む
半導体装置の製造方法。
【請求項１】
半導体層と、
前記半導体層の上に形成された絶縁層と、
前記絶縁層の上に形成された半導体の第１領域と、
前記絶縁層の上に形成され、前記第１領域に隣接する半導体の第２領域と、
前記絶縁層の上に形成され、前記第１領域の側面を覆うように取り囲み、前記第１領域と前記第２領域とが直接接続するように開口された開口部を有する絶縁体の第１絶縁壁と
を具備する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第１領域は、
前記第１領域内に形成される素子に電力を供給する電源供給部
を含み、
前記電源供給部は、前記開口部から最も遠い位置の近傍に配置される
半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置であって、
前記絶縁層の上に形成された絶縁体の第２絶縁壁
を更に具備し、
前記第２領域は、
前記開口部の近傍において、前記第１領域に形成される素子よりも低い耐圧性能の低耐圧素子
を含み、
前記第２絶縁壁は、前記開口部と前記低耐圧素子とを結ぶ直線上に配置される
半導体装置。
【請求項４】
請求項１乃至３の何れか一項に記載の半導体装置であって、
前記半導体層と、前記第２領域とは電気的に接続される
半導体装置。
【請求項５】
請求項１乃至４の何れか一項に記載の半導体装置であって、
前記第１絶縁壁は、前記開口部が前記絶縁層の近傍に位置し、前記開口部の上方の前記第１領域と前記第２領域とが直接接続しないように絶縁する
半導体装置。
【請求項６】
第１半導体層と、前記第１半導体層の上に形成された絶縁層と、前記絶縁層の上に形成された第２半導体層とを含むＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）ウェハの前記第２半導体層に、前記第２半導体層の第１領域の側面を覆うように取り囲み、前記第１領域と前記第１領域に隣接する前記第２半導体層の第２領域とが直接接続するように開口された第１開口部を有する絶縁体の絶縁壁を形成する工程と、
前記第１領域と前記第２領域とのそれぞれにイオン注入を行う工程と
を具備する
半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法であって、
前記絶縁壁を形成する工程は、
前記第２半導体層の上に、前記第１領域と前記第２領域との間に位置する分離領域の上方に第２開口部を有するマスクを形成する工程と、前記マスクは前記分離領域の中の一部である第１分離領域の上方は覆っており、
前記第２開口部の下方に位置する前記第２半導体層の表面から、厚み方向に前記絶縁層までトレンチを形成する工程と、
前記トレンチを絶縁体で埋める工程と
を含む
半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法であって、
前記絶縁壁を形成する工程は、
前記第２半導体層の上に、前記第１領域と前記第２領域との間に位置する分離領域の上方に第２開口部を有する第１マスクを形成する工程と、前記第１マスクは前記分離領域の中の一部である第１分離領域の上方は覆っており、
前記第２開口部の下方に位置する前記第２半導体層の表面から、厚み方向に前記絶縁層まで第１トレンチを形成する工程と、
前記第１マスクの上に、前記第１分離領域の上方に第３開口部を有する第２マスクを形成する工程と、
前記第３開口部の下方に位置する前記第２半導体層の表面から、厚み方向に前記第１トレンチよりも浅い第２トレンチを形成する工程と、
前記第２マスクを除去する工程と、
前記第１トレンチ及び前記第２トレンチを絶縁体で埋める工程と
を含む
半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【図３Ｈ】
【図３Ｉ】
【図３Ｊ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図４Ｆ】
【図４Ｇ】
【図４Ｈ】
【図４Ｉ】
【図５】
【図６】
【図７】
【図８Ａ】
【図８Ｂ】
【公開番号】特開２０１３−４５９１１（Ｐ２０１３−４５９１１Ａ）
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願番号】特願２０１１−１８３２２８（Ｐ２０１１−１８３２２８）
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年３月４日（２０１３．３．４）
【国際特許分類】
【出願日】平成２３年８月２５日（２０１１．８．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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