【課題】ＳｉＣが用いられる半導体層中において、簡易な工程で再現性よく埋め込み絶縁層を形成する。
【解決手段】単結晶のＳｉＣ１２の表面の温度を局所的に急激に上昇させ、その後で急激に冷却することによって、単結晶を局所的に非晶質化層３０を形成することができる。この非晶質層３０は、元の単結晶ＳｉＣの導電型や抵抗率に関わらず、高抵抗層（絶縁層）となる。このため、こうした非晶質層を埋め込み絶縁層と同様に使用することができる。このためには、（１）レーザー光を効率的に吸収する層１００を局所的に半導体層の上に形成してからレーザー光を照射する、（２）レーザー光を局所的に半導体層に照射する、という２つの手段のいずれかを用いることができる。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】III 族窒化物半導体からなる半導体素子の製造方法において、素子分離工程を容易とすること。
【解決手段】ＨＦＥＴ１は、ＳＩ−ＳｉＣからなる基板１０上に、ノンドープのＧａＮ層１１、ノンドープのＡｌＧａＮ層１２が積層され、ＡｌＧａＮ層１２上にソース電極１３、ゲート電極１４、ドレイン電極１５が形成され、素子分離領域１６によって他の素子と分離されている構造である。素子分離領域１６は、ＣＦ₄ ガスプラズマに晒して絶縁化させることで形成した。このようにプラズマ曝露によって素子分離領域を形成したとしても素子の動作に影響を与えることはなく、良好な絶縁特性が得られる。 （もっと読む）

【課題】 半絶縁性半導体基板をドライエッチングで加工後、選択エピタキシャル技術を用いることにより、素子を形成すると共に、メサエッチングを行わずに素子分離を実現する。
【解決手段】 共通の基板上に複数の半導体素子を形成すると共に、所定の間隔で分割することにより、独立した複数の半導体素子を形成する半導体装置製造方法において、前記基板として絶縁基板を使用し、この基板表面に絶縁膜を形成し、前記複数の半導体素子を形成する領域に対応した前記絶縁膜を取り除くステップと、前記基板を異方性エッチングにより、任意の深さまで取り除き、素子部を成長させる基板部と複数の素子間に介在する境界部とを形成するステップと、前記基板を選択エピタキシャルにより、前記基板に素子部を成長させるステップと、前記境界部において、前記基板を切断するステップとを有することを特徴とする。 （もっと読む）

【課題】簡便なプロセスで素子分離が可能な薄膜トランジスタの製造方法、薄膜トランジスタおよび画像表示装置を提供すること。
【解決手段】絶縁基板上にゲート電極、ゲート絶縁膜、一対の主電極領域を形成する工程と、一対の主電極領域上を含む絶縁基板上の全面に有機半導体層を形成する工程と、有機半導体層と一対の主電極領域との間のチャネル領域を覆う封止層を形成する工程と、有機半導体層の前記封止層の形成されていない領域を非活性化させる工程と、を備えたことを特徴とする薄膜トランジスタの製造方法。 （もっと読む）

【課題】素子分離領域を有する光半導体集積装置の製造において、マスクを使った半導体層の選択成長時における突起構造の形成を抑制する。
【解決手段】誘電体パターンを素子領域の境界部に局所的に形成し、前記誘電体パターンをマスクにエッチングを行うことで素子分離領域を前記素子領域の境界部に形成し、その後、前記素子分離領域に隣接する素子領域に半導体膜の成膜を、前記誘電体パターンをマスクとした選択成長によりに実行する。 （もっと読む）

【課題】オン抵抗が低く集積化が可能な縦型パワーＭＯＳトランジスタを提供すること。
【解決手段】本発明の縦型パワーＭＯＳトランジスタは、半導体基板から酸化膜によって絶縁分離した単結晶領域を有する誘電体分離基板の単結晶領域表面に、ソース電極と、ドレイン電極と、ゲート電極とを配置し、単結晶領域が前記酸化膜に接する領域に低抵抗半導体領域を配置し、ソース領域を半導体表面に向けて突出した分離領域で挟み、この分離領域の上に配置した前記低抵抗半導体領域にドレイン領域を配置した。 （もっと読む）

【課題】フリップチップ工法等による実装に於いてもＳＯＩ構造の支持基板の電位を安定的に固定可能にすると共に、低抵抗な基板コンタクトを形成する。
【解決手段】ＳＯＩ構造の支持基板１と最上層配線１３とを接続する複数の導電層と複数の配線層は、最上層配線１３と共にチップ周縁部に沿って形成され、以ってトランジスタＴｒが形成されるトランジスタ形成領域ＴＲの周囲に形成される。 （もっと読む）

【課題】基板浮遊効果の低減を図ったＳＯＩ構造の半導体装置を得る。
【解決手段】ＳＯＩ層３の各トランジスタ形成領域は下層部にウェル領域が形成される部分酸化膜３１によって分離される。ＮＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｐ型のウェル領域１１が形成され、ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｎ型のウェル領域１２が形成され、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を分離する部分酸化膜３１の下層にｐ型のウェル領域１１及びｎ型のウェル領域１２が隣接して形成される。ボディー領域は隣接するウェル領域１１に接している。層間絶縁膜４上に形成された配線層は、層間絶縁膜４中に設けられたボディーコンタクトを介してボディー領域と電気的に接続される。 （もっと読む）

【課題】高温プロセスに弱い、シリコン・ゲルマニウムのような格子歪みを有する半導体層を持つ素子の分離方法を提供し、素子分離端でのリーク電流を低減し、信頼性の確保を可能にすることを目的としている。
【解決手段】素子分離端にゲート絶縁膜を介して直接ゲートがかからないような構造を形成することを特徴とする。具体的には、ゲート絶縁膜およびゲートの一部を形成した後にトレンチ構造を形成して絶縁膜を埋め込み、素子分離端とゲートの間にはゲート絶縁膜と埋め込んだ絶縁膜が存在するように形成する。さらに、ゲート電極の一部およびトレンチの側壁を同時に酸化することで酸化レートの差異からゲート電極の一部がトレンチ側壁よりも厚く酸化され、ゲート電極の一部が素子分離端にかからないようにすることでゲート電圧の影響を小さくし、素子分離端でチャネルが形成されないようにすることを特徴としている。 （もっと読む）

【課題】薄膜トランジスタ、それを備えた平板表示装置、前記薄膜トランジスタの製造方法、及び前記平板表示装置の製造方法を提供する。
【解決手段】ゲート電極と、ゲート電極と絶縁されたソース及びドレイン電極と、ゲート電極と絶縁され、ソース及びドレイン電極にそれぞれ接する有機半導体層を含み、有機半導体層は、少なくともチャンネル領域の周囲に、他部と少なくともその結晶構造が異なって変質した変性領域を有することを特徴とする薄膜トランジスタ。 （もっと読む）

【課題】第２半導体層の側壁に絶縁膜を形成して、第１半導体層の結晶方位を引き継いだエピタキシャル成長層を形成することで、結晶方位（１００）の半導体層と結晶方位（１１０）の半導体層を同一基板上に結晶欠陥を抑制して形成することを可能とする。
【解決手段】第１半導体層１１と絶縁層１２と第２半導体層１３とを順に積層した基板を用い、第２半導体層１３上に酸化膜エッチング時の耐性と耐酸化性とを有するマスク層１５を形成する工程と、第１領域のマスク層１５から絶縁層１２までを第１半導体層１１上に残して第２領域の第１半導体層１１を露出させる工程と、第１半導体層１１表層と第２半導体層１３の露出した側壁を酸化する工程と、マスク層１５をエッチングマスクに用いて酸化層２１を除去し、第１半導体層１１を露出させる工程と、露出された第１半導体層１１上にエピタキシャル成長層１７を形成する工程とを備えた製造方法である。 （もっと読む）