半導体装置およびその製造方法
【課題】 本発明は、より寄生容量の少ない素子の実現が可能な素子分離構造を有する半導体装置およびその製造方法を提供することにある。
【解決手段】 ＳＯＩ基板上に形成される半導体装置は、素子分離領域に形成される素子分離溝（空洞）１７と、半導体層１１と支持基板１３の間に介在する埋め込み絶縁層の一部に素子分離溝（空洞）１７に接する空洞領域２０を有する。
【効果】寄生容量を低減でき、また、素子の耐圧を高めることができる。
【解決手段】 ＳＯＩ基板上に形成される半導体装置は、素子分離領域に形成される素子分離溝（空洞）１７と、半導体層１１と支持基板１３の間に介在する埋め込み絶縁層の一部に素子分離溝（空洞）１７に接する空洞領域２０を有する。
【効果】寄生容量を低減でき、また、素子の耐圧を高めることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば半導体装置の素子分離構造に関する。
【背景技術】
【０００２】
近年、半導体装置は、高集積化、高速化、低消費電力化の要求が高まる中、高耐圧化も必然性を増してきている。その中で、ＳＯＩ（Silicon on Insulator）基板や素子分離溝（ＤＴＩ（Deep Trench Isolation）、ＳＴＩ（Shallow Trench Isolation）等）により性能が向上する一方で、素子を酸化膜で囲うことにより寄生容量の増大が懸念されている。本発明は、この寄生容量を大幅に低減した半導体装置及びその製造方法を提供するものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−４９８２８号公報
【特許文献２】特開２００６−２３７４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＯＩ（silicon on insulator）基板を用いた半導体装置は、半導体素子は半導体基板上に設けられた絶縁膜（酸化膜）上の半導体層に形成される。この構造では、半導体基板と半導体層とが完全に分離されるとともに素子領域下部にｐｎ接合が形成されない。さらに、素子分離膜（ＤＴＩ，ＳＴＩ）を形成することにより、他の素子とのほぼ完全な電気的な分離およびｐｎ接合に起因した容量の低減を実現できる。しかしながら、半導体層、絶縁膜、半導体基板とにより形成される容量、ＤＴＩ絶縁膜を介した半導体層間の容量は、酸化膜の比誘電率（約３．９）に従って依然として存在する。
【課題を解決するための手段】
【０００５】
本発明の代表的なものの一例を示せば以下の通りである。
【０００６】
本発明の半導体装置は、半導体基板と、半導体基板上に形成される埋め込み絶縁層と、埋め込み絶縁層上に形成され、素子が形成される半導体層と、半導体層の素子分離領域に形成され、埋め込み絶縁層に達する溝とを有し、溝と溝に接する埋め込み絶縁層の一部領域が空洞となっている。
【０００７】
または、半導体基板、半導体基板上に形成される埋め込み絶縁層及び埋め込み絶縁層上に形成される半導体層を有する半導体装置の製造方法として、半導体層の素子分離領域において埋め込み絶縁層に達する溝を形成し、溝を埋め込むように酸化膜を形成し、半導体基板に埋め込み絶縁層に達する貫通ホールを形成し、貫通ホールから、埋め込み絶縁層の一部と溝に埋め込まれた酸化膜とを除去するようにする。
【発明の効果】
【０００８】
本発明によれば、ソースドレイン間容量の低減、及び基板容量の低減が同時に実現でき、応答速度の向上、消費電力の低減に効果がある。また、素子分離溝内を埋め込まないため工程簡略化が可能である。
【図面の簡単な説明】
【０００９】
【図１】実施例１の半導体装置の素子分離溝部分の断面図である。
【図２】図２（ａ）〜（ｉ）は、実施例１の素子分離溝部分の製造工程を説明するための図である。
【図３】実施例１の半導体装置の素子分離溝部分の断面図である。
【図４】実施例１の半導体装置の断面図である。
【図５】本発明において、空洞の素子分離溝によって分離する単位を説明するための図である。
【図６】実施例２の半導体装置の素子分離溝部分の断面図である。
【図７】図７（ａ）〜（ｆ）は、実施例２の素子分離溝部分の製造工程を説明するための図である。
【図８】図８（ａ）〜（ｄ）は、本発明の半導体装置の製造工程を説明するための図である。
【図９】実施例２の半導体装置の素子分離溝部分の断面図の1例である。
【図１０】実施例２の半導体装置の素子分離溝部分の断面図である。
【図１１】実施例２の半導体装置の素子分離溝部分の断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合のみ行う。
【実施例１】
【００１１】
図１は本発明（実施例１）の半導体装置の素子分離溝部分の断面図である。１３は半導体支持基板（厚さｔ３はおよそ６００〜７００μｍ）、１２は埋め込み絶縁層（厚さｔ２はおよそ２．５μｍ）、２０は埋め込み絶縁層空洞領域、１１はシリコンからなる半導体層（厚さｔ１はおよそ５μｍ）、１７は分離溝（空洞）、１８は絶縁膜、１４は酸化膜（ＳｉＯ２膜）からなるフィールド絶縁膜、２１は表面保護膜である。半導体支持基板１３上に形成された埋め込み絶縁層１２と半導体層１１とによってＳＯＩ基板を構成され、素子はＳＯＩ基板上に形成される。素子分離は、図１に示すように、フィールド絶縁膜１４から半導体層１１を貫通し、埋め込み絶縁層１２まで到達するように形成された分離溝空洞１７によってなされ、さらに分離溝空洞１７は埋め込み絶縁層空洞領域２０に結合している。このように素子分離溝、埋め込み絶縁層の比誘電率を下げることにより、半導体層間の容量を下げることが可能になる。分離溝空洞１７は、空洞１７を覆うように形成された絶縁膜１８と、絶縁膜１８上面に形成された表面保護膜１９とによって塞がれている。
【００１２】
図１の素子分離溝部分の製造工程を図２（ａ）から図２（ｉ）を用いて説明する。まず、図２（ａ）に示すように、ＳＯＩ基板の半導体層１１上に、素子分離形成領域を含む領域上にフィールド絶縁膜１４を形成する。このフィールド絶縁膜１４は、例えば、熱酸化法を用いて選択的に形成する、いわゆるＬＯＣＯＳ酸化膜等によって形成する。フィールド絶縁膜１４の開口部（半導体層１１が露出した部分）が素子形成領域となる。なお、ＬＯＣＯＳ酸化膜によるフィールド絶縁膜に限られず、素子分離形成領域に埋め込み絶縁膜（ＳＴＩ）を形成するようにしてもよい。その後、フィールド絶縁膜１４及びその開口部に露出する半導体層１１上を覆うように、ＳｉＮ絶縁膜１５を形成する。
【００１３】
次に、図２（ｂ）に示すように、ＳｉＮ絶縁膜１５上に、フォトリソグラィを用いてレジストパターン（図示せず）を形成した後、レジストパターンをエッチングマスクにしてＳｉＮ絶縁膜１５を選択的にエッチングして、分離溝形成領域の内側領域に開口部を形成する。その後、レジストパターンを除去する。さらに、図２（ｃ）に示すように、ＳｉＮ絶縁膜１５をハードマスクにしてフィールド酸化膜１４を異方性エッチングして、開口する。次に、図２（ｄ）に示すように、開口部を有するＳｉＮ絶縁膜１５上にＳｉＮ絶縁膜１５と同質のＳｉＮ絶縁膜１６を形成する。
【００１４】
次に、図２（ｅ）に示すように、ＳｉＮ絶縁膜１６の異方性エッチングを行い、フィールド酸化膜１４の開口部側面にＳＷ（サイドウォール）を形成する。これにより、この後の半導体層１１、埋め込み絶縁層１２をエッチングする工程において、フィールド酸化膜１４がＳｉＮ層１５，１６によって保護される。
【００１５】
次に、図２（ｆ）に示すように、開口部を有する絶縁膜１５をエッチングマスクにして、半導体層１１の異方性エッチングを行い、半導体層１１に埋め込み絶縁層１２に到達する分離溝１７を形成する。
【００１６】
次に、図２（ｇ）に示すように、埋め込み絶縁層１２を等方性エッチングにより除去する。除去には、フッ酸等のウエットエッチが望ましい。
【００１７】
次に、図２（ｈ）に示すように、ＳｉＮ絶縁膜１５を等方性エッチングにより除去する。その際、半導体層１１の側面も同様にエッチングされる。
【００１８】
次に、図２（ｉ）に示すように、カバレッジ性が低く流動性の少ない絶縁膜１８によって、素子分離溝の開口部を塞ぎ、素子分離溝１７内に空洞を形成する。また、絶縁膜１８は、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、不純物がドープされておらずかつ流動性の少ないＴＥＯＳ（Tetra Ethyl Ortho Silicate）などのＣＶＤ酸化膜を用いることが望ましい。
【００１９】
なお、図２の例でＳｉＮ絶縁膜を除去している（図２（ｈ））のは、ＳｉＮ層が素子のしきい値特性の変動要因となる場合があるためである。このような素子への影響が無視できる場合には、図３に示すように、フィールド酸化膜１４の周囲に形成されたＳｉＮ絶縁膜１５，１６を除去することなく、絶縁膜１８を積層することが可能である。これにより工程の削減を図ることができる。
【００２０】
図４は、本発明の分離溝を適用した半導体装置の一例の断面図である。なお、図示しているのは下地層であり、この上に層間絶縁膜を介して配線層が形成される。領域Ａには高耐圧トランジスタが、領域Ｂには低耐圧トランジスタが形成されている。
【００２１】
高耐圧トランジスタのゲートであるゲートポリシリコン４１は平面形状としては細長いリング状をしており、ゲート酸化膜４４を介してソースドレイン層４３ａを取り囲むように形成されている。ゲートポリシリコン４１上にはゲートキャップ酸化膜４２が形成されている。また、ゲートポリシリコン４１の両側（もしくは片側）にストライプ状のソースドレイン層４３ｂが形成されている。ソースドレイン層は互いにフィールド絶縁膜４５によって分離されている。また、ソースドレイン層４３ｂを覆うように高耐圧バッファ層４７、ソースドレイン層４３ａを覆うように高耐圧チャネル層４６が形成されている。また、低耐圧トランジスタのゲートであるゲートポリシリコン４１の両側にソースドレイン層４３が設けられている。このように、素子間は素子分離溝（空洞）４８により分離され、埋め込み絶縁層空洞領域５２により、素子間容量が低減される。また、素子の機械的強度は残された埋め込み絶縁層５１により維持される。
【００２２】
特に、高耐圧トランジスタにおいては、素子間が従来の比誘電率が約３．９のシリコン酸化膜から比誘電率１の空気によって分離されることになることで、より素子分離溝（空洞）４８で耐圧を分担できるようになるため、その耐圧も向上することになる。
【００２３】
なお、空洞の素子分離溝及び空洞の素子分離溝に接する埋め込み絶縁層空洞領域によって分離する単位は、図４に示すような素子単位の分離でなくてもよい。図５は分離方法を模式的に説明するための透視図である。素子分離溝（空洞）４８は実線で表記している。図５（ａ）は図４のような素子毎に素子分離溝（空洞）４８を設けるものである。一方、図５（ｂ）では複数の素子群に対して分離溝（空洞）４８を設け、素子毎の分離は、ＬＯＣＯＳ酸化膜やＳＴＩによって行う。図５（ｂ）では、このような素子分離を点線５５によって表記している。素子分離溝に分離する単位は以下に説明する実施例２においても同様である。
【実施例２】
【００２４】
図６は本発明（実施例２）の半導体装置の素子分離溝部分の断面図である。１３は半導体支持基板（厚さｔ３はおよそ４００μｍ）、１２は埋め込み絶縁層（厚さｔ２はおよそ２．５μｍ）、２０は埋め込み絶縁層空洞領域、１１はシリコンからなる半導体層（厚さｔ１はおよそ５μｍ）、１７は分離溝（空洞）、１４は酸化膜（ＳｉＯ２膜）からなるフィールド絶縁膜、１９、２３は絶縁膜、２１は表面保護膜である。半導体支持基板１３上に形成された埋め込み絶縁層１２と半導体層１１とによってＳＯＩ基板を構成され、素子はＳＯＩ基板上に形成される。素子分離は、図６に示すように、フィールド絶縁膜１４から半導体層１１を貫通し、埋め込み絶縁層１２まで到達するように形成された分離溝空洞１７によってなされ、さらに分離溝空洞１７は埋め込み絶縁層空洞領域２０に結合している。このように素子分離溝、埋め込み絶縁層の比誘電率を下げることにより、半導体層間の容量を下げることが可能になる。
【００２５】
図６の素子分離溝部分の製造方法を図７（ａ）から図７（ｆ）を用いて説明する。まず、図７（ａ）に示すように、ＳＯＩ基板の半導体層１１上に、素子分離形成領域を含む領域上に開口部を有するフィールド酸化膜１４を形成する。このフィールド絶縁膜１４は、例えば、熱酸化法を用いて選択的に形成する、いわゆるＬＯＣＯＳ酸化膜等によって形成する。その後、フィールド絶縁膜１４及びその開口部に露出する半導体層１１上を覆うように、ＣＶＤ酸化膜からなる絶縁膜１９を形成する。この絶縁膜１９としては、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、不純物がドープされておらずかつ流動性の少ないＴＥＯＳ（Tetra Ethyl Ortho Silicate）などのＣＶＤ酸化膜を用いることが望ましい。
【００２６】
次に、図７（ｂ）に示すように、絶縁膜１９上に、フォトリソグラィを用いてレジストパターン（図示せず）を形成した後、レジストパターンをエッチングマスクにして絶縁膜１９を選択的にエッチングして、分離溝形成領域の内側領域に開口部を形成する。その後、レジストパターンを除去する。その後、図７（ｃ）に示すように、絶縁膜１９をハードマスクにして素子分離溝を埋め込み絶縁層層１２まで貫通させる。
【００２７】
次に、図７（ｄ）に示すように、素子分離溝１７に絶縁膜（酸化膜）２３を埋め込み、さらに保護膜２１を形成する。次に、図７（ｅ）に示すように、半導体支持基板１３の裏面から埋め込み絶縁層１２まで到達するように貫通ホール２２を形成する。なお、貫通ホールは、埋め込み絶縁層空洞領域２０を形成する領域に適宜設けるようにする。
【００２８】
次に、図７（ｆ）に示すように、貫通ホール２２から等方性エッチングによって埋め込み絶縁層１２および素子分離溝内酸化膜２３を除去する。このとき、素子分離溝内酸化膜２３はフィールド絶縁膜底部付近まで除去するのが望ましい。この場合、後述するように配線形成工程後に埋め込み酸化膜を除去するようにすれば、図９に示すように配線構造（図では、金属配線層２５・２６とそれらをつなぐビアを示している）に支持されており、図５（ｂ）に示すような比較的大面積の埋め込み酸化膜を除去することが可能である。
【００２９】
また、図１０に示すように、素子分離溝を埋め込む際に一度エッチバックを行い、その後ＳｉＮ絶縁膜２９を形成し、図１１に示すようにＳｉＯウエットエッチのストッパとすることも可能である。
【００３０】
なお、図８に実施例１または実施例２の半導体装置に係る製造方法を示す。図８（ａ）、（ｂ）は素子分離溝形成工程９３を素子形成工程９５の前に行っている。実施例１の場合は、図８（ａ）のように埋め込み酸化膜除去工程９４を素子形成工程９５の前に行うのが望ましい。素子形成前に行うことで、素子分離溝形成による熱負荷及び埋め込み酸化膜除去による素子への影響を排除できる。一方、実施例２の場合では、裏面から埋め込み酸化膜除去を行うことから、図８（ｂ）のように、配線形成工程９７の完了後に埋め込み酸化膜除去工程９４を行うことが望ましい。また、図８（ｃ）、（ｄ）は素子形成工程９５及びコンタクト形成工程９６の後に、素子分離溝形成工程９３を行っている。この場合、実施例１の場合は、埋め込み酸化膜除去工程９４の後に配線工程９７を行う。実施例２の場合は、裏面から埋め込み酸化膜除去を行うことから、図８（ｄ）のように、配線形成工程９７の完了後に埋め込み酸化膜除去工程９４を行うことが望ましい。
【００３１】
以上、本発明の実施例を説明したが、実施例で示した寸法、形状、配置、材料などは一例であり、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種種の変更が可能である。
【符号の説明】
【００３２】
１１：半導体層、１２：埋め込み絶縁層、１３：半導体支持基板、１４：フィールド絶縁膜、１５：ＳｉＮ絶縁膜、１７：素子分離溝（空洞）、１８：絶縁膜、２０：埋め込み絶縁層空洞領域、２１：保護膜、２２：貫通ホール、２５・２６：金属配線層、２７：層間絶縁膜、２８：ビア、２９：ＳｉＮ絶縁膜。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、例えば半導体装置の素子分離構造に関する。
【背景技術】
【０００２】
近年、半導体装置は、高集積化、高速化、低消費電力化の要求が高まる中、高耐圧化も必然性を増してきている。その中で、ＳＯＩ（Silicon on Insulator）基板や素子分離溝（ＤＴＩ（Deep Trench Isolation）、ＳＴＩ（Shallow Trench Isolation）等）により性能が向上する一方で、素子を酸化膜で囲うことにより寄生容量の増大が懸念されている。本発明は、この寄生容量を大幅に低減した半導体装置及びその製造方法を提供するものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−４９８２８号公報
【特許文献２】特開２００６−２３７４５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＯＩ（silicon on insulator）基板を用いた半導体装置は、半導体素子は半導体基板上に設けられた絶縁膜（酸化膜）上の半導体層に形成される。この構造では、半導体基板と半導体層とが完全に分離されるとともに素子領域下部にｐｎ接合が形成されない。さらに、素子分離膜（ＤＴＩ，ＳＴＩ）を形成することにより、他の素子とのほぼ完全な電気的な分離およびｐｎ接合に起因した容量の低減を実現できる。しかしながら、半導体層、絶縁膜、半導体基板とにより形成される容量、ＤＴＩ絶縁膜を介した半導体層間の容量は、酸化膜の比誘電率（約３．９）に従って依然として存在する。
【課題を解決するための手段】
【０００５】
本発明の代表的なものの一例を示せば以下の通りである。
【０００６】
本発明の半導体装置は、半導体基板と、半導体基板上に形成される埋め込み絶縁層と、埋め込み絶縁層上に形成され、素子が形成される半導体層と、半導体層の素子分離領域に形成され、埋め込み絶縁層に達する溝とを有し、溝と溝に接する埋め込み絶縁層の一部領域が空洞となっている。
【０００７】
または、半導体基板、半導体基板上に形成される埋め込み絶縁層及び埋め込み絶縁層上に形成される半導体層を有する半導体装置の製造方法として、半導体層の素子分離領域において埋め込み絶縁層に達する溝を形成し、溝を埋め込むように酸化膜を形成し、半導体基板に埋め込み絶縁層に達する貫通ホールを形成し、貫通ホールから、埋め込み絶縁層の一部と溝に埋め込まれた酸化膜とを除去するようにする。
【発明の効果】
【０００８】
本発明によれば、ソースドレイン間容量の低減、及び基板容量の低減が同時に実現でき、応答速度の向上、消費電力の低減に効果がある。また、素子分離溝内を埋め込まないため工程簡略化が可能である。
【図面の簡単な説明】
【０００９】
【図１】実施例１の半導体装置の素子分離溝部分の断面図である。
【図２】図２（ａ）〜（ｉ）は、実施例１の素子分離溝部分の製造工程を説明するための図である。
【図３】実施例１の半導体装置の素子分離溝部分の断面図である。
【図４】実施例１の半導体装置の断面図である。
【図５】本発明において、空洞の素子分離溝によって分離する単位を説明するための図である。
【図６】実施例２の半導体装置の素子分離溝部分の断面図である。
【図７】図７（ａ）〜（ｆ）は、実施例２の素子分離溝部分の製造工程を説明するための図である。
【図８】図８（ａ）〜（ｄ）は、本発明の半導体装置の製造工程を説明するための図である。
【図９】実施例２の半導体装置の素子分離溝部分の断面図の1例である。
【図１０】実施例２の半導体装置の素子分離溝部分の断面図である。
【図１１】実施例２の半導体装置の素子分離溝部分の断面図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合のみ行う。
【実施例１】
【００１１】
図１は本発明（実施例１）の半導体装置の素子分離溝部分の断面図である。１３は半導体支持基板（厚さｔ３はおよそ６００〜７００μｍ）、１２は埋め込み絶縁層（厚さｔ２はおよそ２．５μｍ）、２０は埋め込み絶縁層空洞領域、１１はシリコンからなる半導体層（厚さｔ１はおよそ５μｍ）、１７は分離溝（空洞）、１８は絶縁膜、１４は酸化膜（ＳｉＯ２膜）からなるフィールド絶縁膜、２１は表面保護膜である。半導体支持基板１３上に形成された埋め込み絶縁層１２と半導体層１１とによってＳＯＩ基板を構成され、素子はＳＯＩ基板上に形成される。素子分離は、図１に示すように、フィールド絶縁膜１４から半導体層１１を貫通し、埋め込み絶縁層１２まで到達するように形成された分離溝空洞１７によってなされ、さらに分離溝空洞１７は埋め込み絶縁層空洞領域２０に結合している。このように素子分離溝、埋め込み絶縁層の比誘電率を下げることにより、半導体層間の容量を下げることが可能になる。分離溝空洞１７は、空洞１７を覆うように形成された絶縁膜１８と、絶縁膜１８上面に形成された表面保護膜１９とによって塞がれている。
【００１２】
図１の素子分離溝部分の製造工程を図２（ａ）から図２（ｉ）を用いて説明する。まず、図２（ａ）に示すように、ＳＯＩ基板の半導体層１１上に、素子分離形成領域を含む領域上にフィールド絶縁膜１４を形成する。このフィールド絶縁膜１４は、例えば、熱酸化法を用いて選択的に形成する、いわゆるＬＯＣＯＳ酸化膜等によって形成する。フィールド絶縁膜１４の開口部（半導体層１１が露出した部分）が素子形成領域となる。なお、ＬＯＣＯＳ酸化膜によるフィールド絶縁膜に限られず、素子分離形成領域に埋め込み絶縁膜（ＳＴＩ）を形成するようにしてもよい。その後、フィールド絶縁膜１４及びその開口部に露出する半導体層１１上を覆うように、ＳｉＮ絶縁膜１５を形成する。
【００１３】
次に、図２（ｂ）に示すように、ＳｉＮ絶縁膜１５上に、フォトリソグラィを用いてレジストパターン（図示せず）を形成した後、レジストパターンをエッチングマスクにしてＳｉＮ絶縁膜１５を選択的にエッチングして、分離溝形成領域の内側領域に開口部を形成する。その後、レジストパターンを除去する。さらに、図２（ｃ）に示すように、ＳｉＮ絶縁膜１５をハードマスクにしてフィールド酸化膜１４を異方性エッチングして、開口する。次に、図２（ｄ）に示すように、開口部を有するＳｉＮ絶縁膜１５上にＳｉＮ絶縁膜１５と同質のＳｉＮ絶縁膜１６を形成する。
【００１４】
次に、図２（ｅ）に示すように、ＳｉＮ絶縁膜１６の異方性エッチングを行い、フィールド酸化膜１４の開口部側面にＳＷ（サイドウォール）を形成する。これにより、この後の半導体層１１、埋め込み絶縁層１２をエッチングする工程において、フィールド酸化膜１４がＳｉＮ層１５，１６によって保護される。
【００１５】
次に、図２（ｆ）に示すように、開口部を有する絶縁膜１５をエッチングマスクにして、半導体層１１の異方性エッチングを行い、半導体層１１に埋め込み絶縁層１２に到達する分離溝１７を形成する。
【００１６】
次に、図２（ｇ）に示すように、埋め込み絶縁層１２を等方性エッチングにより除去する。除去には、フッ酸等のウエットエッチが望ましい。
【００１７】
次に、図２（ｈ）に示すように、ＳｉＮ絶縁膜１５を等方性エッチングにより除去する。その際、半導体層１１の側面も同様にエッチングされる。
【００１８】
次に、図２（ｉ）に示すように、カバレッジ性が低く流動性の少ない絶縁膜１８によって、素子分離溝の開口部を塞ぎ、素子分離溝１７内に空洞を形成する。また、絶縁膜１８は、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、不純物がドープされておらずかつ流動性の少ないＴＥＯＳ（Tetra Ethyl Ortho Silicate）などのＣＶＤ酸化膜を用いることが望ましい。
【００１９】
なお、図２の例でＳｉＮ絶縁膜を除去している（図２（ｈ））のは、ＳｉＮ層が素子のしきい値特性の変動要因となる場合があるためである。このような素子への影響が無視できる場合には、図３に示すように、フィールド酸化膜１４の周囲に形成されたＳｉＮ絶縁膜１５，１６を除去することなく、絶縁膜１８を積層することが可能である。これにより工程の削減を図ることができる。
【００２０】
図４は、本発明の分離溝を適用した半導体装置の一例の断面図である。なお、図示しているのは下地層であり、この上に層間絶縁膜を介して配線層が形成される。領域Ａには高耐圧トランジスタが、領域Ｂには低耐圧トランジスタが形成されている。
【００２１】
高耐圧トランジスタのゲートであるゲートポリシリコン４１は平面形状としては細長いリング状をしており、ゲート酸化膜４４を介してソースドレイン層４３ａを取り囲むように形成されている。ゲートポリシリコン４１上にはゲートキャップ酸化膜４２が形成されている。また、ゲートポリシリコン４１の両側（もしくは片側）にストライプ状のソースドレイン層４３ｂが形成されている。ソースドレイン層は互いにフィールド絶縁膜４５によって分離されている。また、ソースドレイン層４３ｂを覆うように高耐圧バッファ層４７、ソースドレイン層４３ａを覆うように高耐圧チャネル層４６が形成されている。また、低耐圧トランジスタのゲートであるゲートポリシリコン４１の両側にソースドレイン層４３が設けられている。このように、素子間は素子分離溝（空洞）４８により分離され、埋め込み絶縁層空洞領域５２により、素子間容量が低減される。また、素子の機械的強度は残された埋め込み絶縁層５１により維持される。
【００２２】
特に、高耐圧トランジスタにおいては、素子間が従来の比誘電率が約３．９のシリコン酸化膜から比誘電率１の空気によって分離されることになることで、より素子分離溝（空洞）４８で耐圧を分担できるようになるため、その耐圧も向上することになる。
【００２３】
なお、空洞の素子分離溝及び空洞の素子分離溝に接する埋め込み絶縁層空洞領域によって分離する単位は、図４に示すような素子単位の分離でなくてもよい。図５は分離方法を模式的に説明するための透視図である。素子分離溝（空洞）４８は実線で表記している。図５（ａ）は図４のような素子毎に素子分離溝（空洞）４８を設けるものである。一方、図５（ｂ）では複数の素子群に対して分離溝（空洞）４８を設け、素子毎の分離は、ＬＯＣＯＳ酸化膜やＳＴＩによって行う。図５（ｂ）では、このような素子分離を点線５５によって表記している。素子分離溝に分離する単位は以下に説明する実施例２においても同様である。
【実施例２】
【００２４】
図６は本発明（実施例２）の半導体装置の素子分離溝部分の断面図である。１３は半導体支持基板（厚さｔ３はおよそ４００μｍ）、１２は埋め込み絶縁層（厚さｔ２はおよそ２．５μｍ）、２０は埋め込み絶縁層空洞領域、１１はシリコンからなる半導体層（厚さｔ１はおよそ５μｍ）、１７は分離溝（空洞）、１４は酸化膜（ＳｉＯ２膜）からなるフィールド絶縁膜、１９、２３は絶縁膜、２１は表面保護膜である。半導体支持基板１３上に形成された埋め込み絶縁層１２と半導体層１１とによってＳＯＩ基板を構成され、素子はＳＯＩ基板上に形成される。素子分離は、図６に示すように、フィールド絶縁膜１４から半導体層１１を貫通し、埋め込み絶縁層１２まで到達するように形成された分離溝空洞１７によってなされ、さらに分離溝空洞１７は埋め込み絶縁層空洞領域２０に結合している。このように素子分離溝、埋め込み絶縁層の比誘電率を下げることにより、半導体層間の容量を下げることが可能になる。
【００２５】
図６の素子分離溝部分の製造方法を図７（ａ）から図７（ｆ）を用いて説明する。まず、図７（ａ）に示すように、ＳＯＩ基板の半導体層１１上に、素子分離形成領域を含む領域上に開口部を有するフィールド酸化膜１４を形成する。このフィールド絶縁膜１４は、例えば、熱酸化法を用いて選択的に形成する、いわゆるＬＯＣＯＳ酸化膜等によって形成する。その後、フィールド絶縁膜１４及びその開口部に露出する半導体層１１上を覆うように、ＣＶＤ酸化膜からなる絶縁膜１９を形成する。この絶縁膜１９としては、素子表面における電気的絶縁の信頼性および後工程で形成する表面保護膜のリフロー時における熱処理を考慮し、不純物がドープされておらずかつ流動性の少ないＴＥＯＳ（Tetra Ethyl Ortho Silicate）などのＣＶＤ酸化膜を用いることが望ましい。
【００２６】
次に、図７（ｂ）に示すように、絶縁膜１９上に、フォトリソグラィを用いてレジストパターン（図示せず）を形成した後、レジストパターンをエッチングマスクにして絶縁膜１９を選択的にエッチングして、分離溝形成領域の内側領域に開口部を形成する。その後、レジストパターンを除去する。その後、図７（ｃ）に示すように、絶縁膜１９をハードマスクにして素子分離溝を埋め込み絶縁層層１２まで貫通させる。
【００２７】
次に、図７（ｄ）に示すように、素子分離溝１７に絶縁膜（酸化膜）２３を埋め込み、さらに保護膜２１を形成する。次に、図７（ｅ）に示すように、半導体支持基板１３の裏面から埋め込み絶縁層１２まで到達するように貫通ホール２２を形成する。なお、貫通ホールは、埋め込み絶縁層空洞領域２０を形成する領域に適宜設けるようにする。
【００２８】
次に、図７（ｆ）に示すように、貫通ホール２２から等方性エッチングによって埋め込み絶縁層１２および素子分離溝内酸化膜２３を除去する。このとき、素子分離溝内酸化膜２３はフィールド絶縁膜底部付近まで除去するのが望ましい。この場合、後述するように配線形成工程後に埋め込み酸化膜を除去するようにすれば、図９に示すように配線構造（図では、金属配線層２５・２６とそれらをつなぐビアを示している）に支持されており、図５（ｂ）に示すような比較的大面積の埋め込み酸化膜を除去することが可能である。
【００２９】
また、図１０に示すように、素子分離溝を埋め込む際に一度エッチバックを行い、その後ＳｉＮ絶縁膜２９を形成し、図１１に示すようにＳｉＯウエットエッチのストッパとすることも可能である。
【００３０】
なお、図８に実施例１または実施例２の半導体装置に係る製造方法を示す。図８（ａ）、（ｂ）は素子分離溝形成工程９３を素子形成工程９５の前に行っている。実施例１の場合は、図８（ａ）のように埋め込み酸化膜除去工程９４を素子形成工程９５の前に行うのが望ましい。素子形成前に行うことで、素子分離溝形成による熱負荷及び埋め込み酸化膜除去による素子への影響を排除できる。一方、実施例２の場合では、裏面から埋め込み酸化膜除去を行うことから、図８（ｂ）のように、配線形成工程９７の完了後に埋め込み酸化膜除去工程９４を行うことが望ましい。また、図８（ｃ）、（ｄ）は素子形成工程９５及びコンタクト形成工程９６の後に、素子分離溝形成工程９３を行っている。この場合、実施例１の場合は、埋め込み酸化膜除去工程９４の後に配線工程９７を行う。実施例２の場合は、裏面から埋め込み酸化膜除去を行うことから、図８（ｄ）のように、配線形成工程９７の完了後に埋め込み酸化膜除去工程９４を行うことが望ましい。
【００３１】
以上、本発明の実施例を説明したが、実施例で示した寸法、形状、配置、材料などは一例であり、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種種の変更が可能である。
【符号の説明】
【００３２】
１１：半導体層、１２：埋め込み絶縁層、１３：半導体支持基板、１４：フィールド絶縁膜、１５：ＳｉＮ絶縁膜、１７：素子分離溝（空洞）、１８：絶縁膜、２０：埋め込み絶縁層空洞領域、２１：保護膜、２２：貫通ホール、２５・２６：金属配線層、２７：層間絶縁膜、２８：ビア、２９：ＳｉＮ絶縁膜。
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板上に形成される埋め込み絶縁層と、
上記埋め込み絶縁層上に形成され、素子が形成される半導体層と、
上記半導体層の素子分離領域に形成され、上記埋め込み絶縁層に達する溝とを有し、
上記溝と上記溝に接する上記埋め込み絶縁層の一部領域が空洞となっている半導体装置。
【請求項２】
請求項１において、
上記空洞化された溝と上記埋め込み絶縁層の一部領域に囲まれた上記半導体層に１つの素子が形成される半導体装置。
【請求項３】
請求項１において、
上記空洞化された溝と上記埋め込み絶縁層の一部領域に囲まれた上記半導体層に複数の素子が形成される半導体装置。
【請求項４】
請求項１において、
上記溝は、上記半導体層上に形成される絶縁膜によって塞がれる半導体装置。
【請求項５】
半導体基板、上記半導体基板上に形成される埋め込み絶縁層及び上記埋め込み絶縁層上に形成される半導体層を有する半導体装置の製造方法であって、
上記半導体層の素子分離領域において、上記埋め込み絶縁層に達する溝を形成し、
上記溝を埋め込むように酸化膜を形成し、
上記半導体基板に上記埋め込み絶縁層に達する貫通ホールを形成し、
上記貫通ホールから、上記埋め込み絶縁層の一部と上記溝に埋め込まれた酸化膜とを除去する半導体装置の製造方法。
【請求項６】
請求項５において、
上記溝にＳｉＮ層を設け、
上記ＳｉＮ層をストッパとする半導体装置の製造方法。
【請求項７】
請求項５において、
上記半導体層上に配線層を形成した後に、上記埋め込み絶縁層の一部と上記溝に埋め込まれた酸化膜とを除去する半導体装置の製造方法。
【請求項８】
請求項５において、
上記酸化膜が除去された溝と上記埋め込み絶縁層の一部の領域に囲まれた上記半導体層に１つの素子が形成される半導体装置の製造方法。
【請求項９】
請求項５において、
上記酸化膜が除去された溝と上記埋め込み絶縁層の一部の領域に囲まれた上記半導体層に複数の素子が形成される半導体装置の製造方法。
【請求項１】
半導体基板と、
上記半導体基板上に形成される埋め込み絶縁層と、
上記埋め込み絶縁層上に形成され、素子が形成される半導体層と、
上記半導体層の素子分離領域に形成され、上記埋め込み絶縁層に達する溝とを有し、
上記溝と上記溝に接する上記埋め込み絶縁層の一部領域が空洞となっている半導体装置。
【請求項２】
請求項１において、
上記空洞化された溝と上記埋め込み絶縁層の一部領域に囲まれた上記半導体層に１つの素子が形成される半導体装置。
【請求項３】
請求項１において、
上記空洞化された溝と上記埋め込み絶縁層の一部領域に囲まれた上記半導体層に複数の素子が形成される半導体装置。
【請求項４】
請求項１において、
上記溝は、上記半導体層上に形成される絶縁膜によって塞がれる半導体装置。
【請求項５】
半導体基板、上記半導体基板上に形成される埋め込み絶縁層及び上記埋め込み絶縁層上に形成される半導体層を有する半導体装置の製造方法であって、
上記半導体層の素子分離領域において、上記埋め込み絶縁層に達する溝を形成し、
上記溝を埋め込むように酸化膜を形成し、
上記半導体基板に上記埋め込み絶縁層に達する貫通ホールを形成し、
上記貫通ホールから、上記埋め込み絶縁層の一部と上記溝に埋め込まれた酸化膜とを除去する半導体装置の製造方法。
【請求項６】
請求項５において、
上記溝にＳｉＮ層を設け、
上記ＳｉＮ層をストッパとする半導体装置の製造方法。
【請求項７】
請求項５において、
上記半導体層上に配線層を形成した後に、上記埋め込み絶縁層の一部と上記溝に埋め込まれた酸化膜とを除去する半導体装置の製造方法。
【請求項８】
請求項５において、
上記酸化膜が除去された溝と上記埋め込み絶縁層の一部の領域に囲まれた上記半導体層に１つの素子が形成される半導体装置の製造方法。
【請求項９】
請求項５において、
上記酸化膜が除去された溝と上記埋め込み絶縁層の一部の領域に囲まれた上記半導体層に複数の素子が形成される半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１４２５０５（Ｐ２０１２−１４２５０５Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１１−９００（Ｐ２０１１−９００）
【出願日】平成２３年１月６日（２０１１．１．６）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２３年１月６日（２０１１．１．６）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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