【課題】素子分離用の大きなエアギャップを容易に形成することが可能な半導体装置の製造方法を提供する。
【解決手段】一の実施形態による半導体装置の製造方法では、基板内に素子分離溝を形成し、前記素子分離溝の側壁面にアモルファス層を形成する。さらに、前記方法では、前記素子分離溝内に前記アモルファス層を介して犠牲膜を形成し、前記犠牲膜上にエアギャップ膜を形成する。さらに、前記方法では、前記エアギャップ膜の形成後に前記犠牲膜を除去することで、前記エアギャップ膜の下部の前記素子分離溝内にエアギャップを形成する。 （もっと読む）

【課題】高電子移動度トランジスタ及びその製造方法を提供する。
【解決手段】高電子移動度トランジスタ（ＨＥＭＴ）及びその製造方法に係り、該高電子移動度トランジスタは、基板と、基板から離隔された位置に備わった高電子移動度トランジスタ積層物と、基板と高電子移動度トランジスタ積層物との間に位置した疑似絶縁層と、を含み、該疑似絶縁層は、異なる相の少なくとも２つの物質を含む。前記異なる相の少なくとも２つの物質は、固体物質と非固体物質とを含む。前記固体物質は、半導体物質であり、前記非固体物質は、空気である。 （もっと読む）

【課題】 対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和する。
【解決手段】 半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する半導体装置。 （もっと読む）

【課題】ブートストラップ方式のドライブ回路を有する半導体装置において、ブートストラップダイオードの順バイアス時にｐ^-基板側に流れるホールによるリーク電流を抑制することができる半導体装置を提供することにある。
【解決手段】ブートストラップダイオードＤｂ下にＳＯＮ構造の空洞３を形成し、ブートストラップダイオードＤｂとグランド電位（ＧＮＤ）となるＧＮＤｐ領域４との間のｎ^-エピ層２にその空洞３に達するフローティングｐ領域５を形成することで、外部のブートストラップコンデンサＣ１充電時のｐ^-基板１へのホールによるリーク電流を抑えることができる。 （もっと読む）

【課題】平板状空洞を形成する際におけるホール半径Ｒと、ホールとホールの最短距離Ｓのプロセスマージンを広げ、信頼性の高い半導体装置の製造方法を提供すること。
【解決手段】半導体基板１の表面にホール４を複数形成し、非酸化性雰囲気のアニール処理により、該半導体基板１の表面を半導体の表面マイグレーションを利用して平坦化し、基板内部に平板状空洞６を形成する際に、前記ホール４の開口部が閉じる前に半導体のソースガスを供給する。 （もっと読む）

【課題】 本発明は、より寄生容量の少ない素子の実現が可能な素子分離構造を有する半導体装置およびその製造方法を提供することにある。
【解決手段】 ＳＯＩ基板上に形成される半導体装置は、素子分離領域に形成される素子分離溝（空洞）１７と、半導体層１１と支持基板１３の間に介在する埋め込み絶縁層の一部に素子分離溝（空洞）１７に接する空洞領域２０を有する。
【効果】寄生容量を低減でき、また、素子の耐圧を高めることができる。 （もっと読む）

【課題】ＳＯＮ構造の半導体装置において、フォトリソグラフィー工程で高精度の位置合わせができ、プロセスラインの汚染を防止することができて、素子特性の劣化が防止され、信頼性の高い半導体装置の製造方法を提供する。
【解決手段】ＳＯＮ構造９上部のシリコン層３２の段差１８をアライメントマーク２０として用いることによって、アライメントマーク２０の形状崩れが防止されて、フォトリソグラフィー工程で高精度の位置合わせができるようになる。また、段差１８が小さいためにフォトリソグラフィー工程で凹部へのレジストの残留やプロセス途中で発生するゴミの残留が防止され、プロセスラインの汚染が防止できる。その結果、素子特性の劣化が防止され、信頼性の高い半導体装置の製造方法を提供することができる。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】空隙ＡＧ１の埋め込み絶縁膜４が除去される前に側壁保護膜３´にてトンネル絶縁膜５の側壁を覆うことにより、埋め込み絶縁膜４とトンネル絶縁膜５との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５を保護できるようにする。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】電極間絶縁膜７下において、埋め込み絶縁膜９が上下に分離されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、空隙ＡＧ１にて分離された上側の埋め込み絶縁膜９は電極間絶縁膜７下に積層し、下側の埋め込み絶縁膜９はトレンチ２内に配置する。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】トレンチ２内に埋め込まれた第２の埋め込み絶縁膜４の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間にカバー絶縁膜１０が掛け渡されることで、ビット線方向にＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。 （もっと読む）