半導体装置
【課題】ブートストラップ方式のドライブ回路を有する半導体装置において、ブートストラップダイオードの順バイアス時にｐ-基板側に流れるホールによるリーク電流を抑制することができる半導体装置を提供することにある。
【解決手段】ブートストラップダイオードＤｂ下にＳＯＮ構造の空洞３を形成し、ブートストラップダイオードＤｂとグランド電位（ＧＮＤ）となるＧＮＤｐ領域４との間のｎ-エピ層２にその空洞３に達するフローティングｐ領域５を形成することで、外部のブートストラップコンデンサＣ１充電時のｐ-基板１へのホールによるリーク電流を抑えることができる。
【解決手段】ブートストラップダイオードＤｂ下にＳＯＮ構造の空洞３を形成し、ブートストラップダイオードＤｂとグランド電位（ＧＮＤ）となるＧＮＤｐ領域４との間のｎ-エピ層２にその空洞３に達するフローティングｐ領域５を形成することで、外部のブートストラップコンデンサＣ１充電時のｐ-基板１へのホールによるリーク電流を抑えることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パワーデバイスの制御駆動用などに用いられる半導体装置に係り、特に高電圧電源に接続された高耐圧の上アーム出力素子と、接地電位（ＧＮＤ）に接続された高耐圧の下アーム出力素子との直列回路からなる主回路を駆動する主回路駆動回路および外部のブートストラップコンデンサＣ１を充電するためのブートストラップダイオードＤｂを同一基板上に集積化した半導体装置に関する。
【背景技術】
【０００２】
パワーデバイスは、モータ制御用のインバータのほか、大容量のＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。
【０００３】
従来、このパワーデバイスの駆動および制御は、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路によって行っていた。しかし、近年ＬＳＩ（大規模集積回路）技術の進歩により、１２００Ｖまでの高耐圧集積回路装置が実用化されている。
【０００４】
この高耐圧集積回路装置は、パワーデバイスのハイサイドゲートドライバＩＣ、更には制御回路やパワーデバイスを同一半導体基板上に集積化した構成をしており、系列化され、インバータ装置の高効率化や部品点数削減に貢献している。
【０００５】
図１１は、モータ制御用インバータを構成するパワーモジュールと主回路駆動回路の要部構成図である（例えば、特許文献１参照）。三相モータ７０を駆動するために用いるパワーデバイスはブリッジ回路を構成し、同一パッケージに収納されたパワーモジュール７１の構造をしている。
【０００６】
この図ではパワーモジュール７１はパワーデバイスである絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと称す）とダイオードによって構成されている。また、ＩＧＢＴの代わりにＭＯＳＦＥＴであっても良い。同図ではＩＧＢＴはＱ１〜Ｑ６、ダイオードはＤ１〜Ｄ６で示されている。
【０００７】
主電源ＶＣＣ２の高電位側ＶＣＣ２Ｈは、Ｑ１、Ｑ２、Ｑ３のコレクタに接続し、低電位側ＶＣＣ２Ｌは、Ｑ４、Ｑ５、Ｑ６のエミッタに接続する。
各ＩＧＢＴのゲートは主回路駆動回路７２の出力に接続し、主回路駆動回路７２の入力端子Ｉ／Ｏは通常のマイクロコンピュータに接続し、パワーモジュール７１で構成されるインバータの出力Ｕ、Ｖ、Ｗは三相モータ７０に接続している。
【０００８】
主電源ＶＣＣ２は、通常ＡＣ１００〜４００Ｖと高電圧である。特にＱ４，Ｑ５，Ｑ６がそれぞれオフ状態で、Ｑ１，Ｑ２，Ｑ３がオン状態の時はＱ１，Ｑ２，Ｑ３のエミッタ電位がそれぞれ高電圧になる。
【０００９】
そのため、これらのゲートを駆動する場合にエミッタ電位より更に高い電圧で駆動しなければならないので、主回路駆動回路７２にはフォトカプラ（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）や高耐圧集積回路装置が用いられる。
【００１０】
また、主回路駆動回路７２の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続され、そのマイクロコンピュータによりパワーモジュール７１で構成されるインバータ回路全体の制御がなされる。つぎにこの中の高耐圧集積回路装置について一例を示す。
【００１１】
図１２は、主回路駆動回路を構成する各要素の要部配置図である。高耐圧集積回路装置を構成する主回路駆動回路７２は、入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやり取りを行う。主回路駆動回路７２は、どのＩＧＢＴをオンさせ、オフさせるかの制御信号を発生させる制御回路（以下、ＣＵと称す ＣＵ：Ｃｏｎｔｒｏｌ Ｕｎｉｔ）と、このＣＵからの信号を、受けてＩＧＢＴのゲートを駆動し、またＩＧＢＴの過電流、を検出し、異常信号をＣＵに伝えるゲート駆動回路（以下、ＧＤＵと称す。ＧＤＵ：Ｇａｔｅ Ｄｒｉｖｅｒ Ｕｎｉｔ）とからなる。また、図１１のブリッジを構成するＩＧＢＴの内、高電位側に接続するＱ１，Ｑ２，Ｑ３のゲート信号およびアラーム信号について、ＶＣＣ２ＬレベルとＶＣＣ２Ｈレベルとを媒介する働きを担うレベルシフト回路（以下、ＬＳＵと称す。ＬＳＵ：Ｌｅｖｅｌ Ｓｈｉｆｔ Ｕｎｉｔ）からなる。
【００１２】
このＧＤＵはＱ１、Ｑ２、Ｑ３と接続するＧＤＵ−Ｕ、ＧＤＵ−Ｖ、ＧＤＵ−ＷとＱ４、Ｑ５、Ｑ６と接続するＧＤＵ−Ｘ、ＧＤＵ−Ｙ、ＧＤＵ−Ｚで構成される。つぎにこの中のＬＳＵについて一例を示す。
【００１３】
図１３はＬＳＵの基本構成図である。基本構成としては高耐圧ｎチャネルＭＯＳＦＥＴ６１と抵抗ＲＬ１および高耐圧ｐチャネルＭＯＳＦＥＴ６２と抵抗ＲＬ２が用いられる。高耐圧ｎチャネルＭＯＳＦＥＴ６１はＣＵからの信号を高電位側ＶＣＣ２ＨにあるＧＤＵ−Ｕ，Ｖ，Ｗへレベルシフトするためのものである、また高耐圧ｐチャネルＭＯＳＦＥＴ６２は過電流や状態の異常信号を低電位側ＶＣＣ２ＬにあるＣＵへレベルシフトするためのものである。特にＱ１，Ｑ２，Ｑ３の過電流検知や過熱検知等の異常信号を出さない場合は、この高耐圧ｐチャネルＭＯＳＦＥＴ６２は不要となる。
【００１４】
このＬＳＵに用いられる高耐圧ｎチャネルＭＯＳＦＥＴ６１および高耐圧ｐチャネルＭＯＳＦＥＴ６２は三相モータ７０を駆動するＩＧＢＴ（Ｑ１〜Ｑ６）と同等の６００Ｖから１４００Ｖ程度の耐圧値が要求される。
【００１５】
つぎに、ブートストラップシステムを同一半導体基板上に形成した、従来の高耐圧ゲートドライバーについて説明する（特許文献２を参照）。
図１４は、図１１の上アームにあるＩＧＢＴであるＱ１を駆動する図１２に示したＧＤＵ−ＵとＧＤＵ−Ｘ、及びＬＳＵ及びブートストラップダイオードＤｂを１チップ化した場合の回路構成図である。
【００１６】
図１５は、エピタキシャル基板上にゲート駆動用回路、及びブートストラップダイオードを集積化した場合のＨＶゲートドライバＩＣの要部断面図である。勿論、ＧＤＵ−Ｖ，ＧＤＵ−Ｗも同様の構成をしている。
【００１７】
図１４は、Ｑ１の過電流検知や過熱検知のための高耐圧ｐチャネルＭＯＳＦＥＴ６２用のノードは記載しておらず、高耐圧ｎチャネルＭＯＳＦＥＴ６１のレベルアップ側のレベルシフト回路のノードのみ示している。
【００１８】
ここで、ブートストラップ回路の動作について説明する。Ｖｂ電圧（ＨＶゲートドライバーのＵ−ＯＵＴピンとＵ−ＶＣＣピン間の電位差）は、ハイサイドドライブ回路に電源を供給している。一般にこのＶｂ電圧は、ＨＶゲートドライバーＩＣがドライブする外部ＩＧＢＴ（ここではＱ１，Ｑ２，Ｑ３）、または外部ＭＯＳＦＥＴを確実にエンハンス（フルオン）するため、１５Ｖ程度に設定される。
【００１９】
このＶｂ電圧はフローティング電源の電圧であり、ほとんどの場合、高周波での方形波となるＵ−ＯＵＴ電圧（Ｖ−ＯＵＴ，Ｗ−ＯＵＴも同様）を基準電位とする。図１３に示すように、フローティング電源はブートストラップダイオードＤｂとブートストラップコンデンサＣ１の組み合わせによって構成される。
【００２０】
ブートストラップ回路が動作するのは、ローサイドＩＧＢＴ（Ｑ４）のゲートがオン状態のとき、Ｕ−ＯＵＴ電圧がグランド電位まで低下する際（回路の構成により、ローサイドＩＧＢＴまたは負荷を通じて）である。このとき、ブートストラップコンデンサＣ１は、１５Ｖの低電圧電源であるＶＤＤ電源からブートストラップダイオードＤｂを通じて充電される。このようにして、フローティング電源（ハイサイド側の電源）であるＣ１の電圧は、Ｖｂ電圧が保たれるようにＶＤＤ電源からコンデンサＣ１へ電流が供給される。
【００２１】
また、逆にハイサイド側のハイサイドＩＧＢＴ（Ｑ１）のゲートがオンしている期間では、Ｕ−ＯＵＴ電圧は、Ｕ−ＶＣＣ電源電圧または、過渡的にはサージでそれ以上の高電圧になる。そのため、ブートストラップダイオードＤｂの逆耐圧は、高耐圧ｎチャネルＭＯＳＦＥＴ６１と同等の６００Ｖから１７００Ｖ程度の耐圧値が要求される。
【００２２】
ここで充電に使用されるブートストラップコンデンサＣ１は、１００ｎＦ以上の大容量が必要であるため、集積化は難しく、外付けのタンタルコンデンサ、セラミックコンデンサなどを使用するのが一般的である。
【００２３】
特許文献３には、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてｐｎダイオードを形成すれば、ダイオードの高耐圧化と基板への正孔リークを減少させることが示唆されている。
【００２４】
また、特許文献４では、シリコン基板の表面に複数の溝を２次元的に配列形成した後、シリコン基板に熱処理を施すことによって、複数の溝を１つの平板状の空洞に変えることで、コストの上昇や、信頼性の低下を招かずにＳＯＮ構造を形成することが開示されている。
【００２５】
また、特許文献５では、基板の所望の領域に微小空洞を形成するためのイオンを注入する第１ステップと、前記第１ステップにより微小空洞が形成された基板に熱処理をする第２ステップと、を有し、前記第２ステップには、少なくとも基板を１０００℃以上の温度に曝すための高温熱処理ステップがあることで、低コストで高品質なＳＯＮ半導体基板の製造方法を提供し、また、この半導体基板の製造方法を工程中にすることで高性能な半導体装置を製造することができる方法が開示されている。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特許第３９４１２０６号公報
【特許文献２】ＵＳ６８２５７００号公報
【特許文献３】特開２００４−２００４７２号公報
【特許文献４】特開２００１−１４４２７６号公報
【特許文献５】特開２００３−３３２５４０号公報
【特許文献６】特許第４６１０７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
図１４および図１５に示されている構成では、ハイサイドＩＧＢＴ（Ｑ１）がオフすると、Ｕ−ＯＵＴ電圧はグランド電位まで引き下げられて、ブートストラップコンデンサＣ１を充電する。ブートストラップダイオードＤｂは、ｐ-基板上にＮｅｐｉ層であるｎ-層とｎ+埋め込み層を設け、アノード拡散領域としてｐ+拡散を形成した構造をしている。
【００２８】
そのため、ブートストラップコンデンサＣ１を充電する過程で、ブートストラップダイオードＤｂのアノード電極からＶＤＤ電源へ電子を供給する一方、電位の低いカソード電極へホールが供給される。
【００２９】
しかし、ブートストラップダイオードＤｂの順電圧降下（ＶＦ電圧）が２Ｖ以下の低電圧領域では、多くのホールがｎ+埋め込み層を貫通し、グランド電位であるｐ-基板へ流れ込む。その結果、Ｕ−ＯＵＴ電圧がグランド電位まで引き下げられブートストラップコンデンサを充電する期間には、ＶＤＤ電源の高電位側端子からＨＶゲートドライバーＩＣのｐ-基板のＧＮＤ端子に大きなリーク電流（漏れ電流）が発生し消費電流を増加させる。
【００３０】
ホール電流（Ｉｈ）経路の様子をデバイスシミュレーションしたホール濃度分布図を図１６に示す。このときの条件は、ＶＤＤ電源電圧が＋１５Ｖ、コンデンサＣ１に電流供給するＵ−ＶＣＣ電圧が＋１４Ｖ、ｐ-基板がグランド電位の印加条件で、ブートストラップダイオードＤｂのＶＦ電圧（順電圧降下）を１Ｖである。
【００３１】
図１６に示したブートストラップダイオードＤｂのｐ+領域であるアノード領域側（ＶＤＤ）からｎ+埋め込み層を経由して、ｐ-基板にホールが抜け出しリーク電流Ｉｌｅａｋとなることが分かる。
【００３２】
これは、ｐ+領域であるアノード領域側から注入されたホールがｎ+領域であるカソード領域側で取り込まれて少数キャリアとして電子と再結合する割合より、電位障壁の低いグランド電位に固定されたｐ-基板方向へ流れるホール成分の方が多いために起こるもので、結果的にｐ-基板へのリーク電流となってしまう。
【００３３】
図１６に示したブートストラップダイオードＤｂの活性幅Ｗ（帯状となるｐ+領域の長さ）をＷ＝１０００μｍ、活性長Ｌ（ｎ+領域とｐ+領域の間隔）をＬ＝１００μｍとした構成において、カソード領域であるｎ+領域の電位を＋１４Ｖに固定し、ｐ-基板をグランド電位に固定したとき、アノード領域であるｐ+領域の電位（ＶＤＤ電位）を＋１４Ｖから＋１５Ｖまで電位を上昇させていったときのカソード領域であるｎ+領域へ流れる電流と、ｐ-基板へ流れる電流をプロットしたグラフを図に示す。ブートストラップダイオードＤｂのＶＦ電圧が１Ｖのときには（Ａｎｏｄｅ Ｖｏｌｔａｇｅが１５Ｖのとき：図の円内）、カソード領域であるｎ+領域へ１００ｍＡ電流が流れ込み、ｐ-基板には４０ｍＡのリーク電流が流れ込むことが分かる。尚、図中のＥはべき数を示し、例えば、１Ｅ−１は１×１０-1を示す。また、Ｓｕｂｓｔｒａｔｅ Ｃｕｒｒｅｎｔがｐ-基板へ流れるホール電流を示す。
【００３４】
特許文献１〜４では、ＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）半導体基板またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）半導体基板にブートストラップダイオードを形成し、このブートストラップダイオードと基板電位をとるためのＧＮＤｐ領域の間にフローティングｐ領域を設けてホールによるｐ-基板へのリーク電流を抑制することについては記載されていない。
【００３５】
この発明の目的は、前記の課題を解決して、ブートストラップダイオードを集積化した半導体装置において、ブートストラップダイオードの順バイアス時にｐ-基板側に流れるホールによるリーク電流を抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００３６】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、ｐ型の半導体基板と、前記半導体基板上に形成されるｎ型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、島領域を区分するｐ型の分離領域と、前記島領域内の表面層に形成されたｎ型のカソード領域と、前記分離領域と前記カソード領域との間で両者と離れて前記島領域内の表面層に形成されたｐ型のアノード領域と、少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、前記分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第１フローティング領域と、前記島領域内の前記カソード領域より内側で前記半導体層の表面に形成された半導体素子と、前記半導体基板および前記分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置とする。
【００３７】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記絶縁分離領域が前記分離領域まで延在しているとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記絶縁分離領域が空洞であるとよい。
【００３８】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１ないし３のいずれか一項に記載の発明において、前記カソード領域と前記半導体素子との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第２フローティング領域を備えるとよい。
【００３９】
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１ないし５のいずれか一項に記載の発明において、前記第１フローティング領域と前記分離領域との間の前記半導体層の表面層にｎ型のコンタクト領域を備えるとよい。
【００４０】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項５に記載の発明において、前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えるとよい。
また、特許請求の範囲の請求項７に記載の発明によれば、ｐ型の半導体基板と、前記半導体基板上に形成されるｎ型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第１島領域を区分するｐ型の第１分離領域と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、前記第１島領域と離れて第２島領域を区分するｐ型の第２分離領域と、前記第１島領域内の表面層に形成されたｎ型のカソード領域と、前記第１分離領域と前記カソード領域との間で両者と離れて前記第１島領域内の表面層に形成されたｐ型のアノード領域と、少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、前記第１分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第１フローティング領域と、前記第２島領域内で前記半導体層の表面に形成された半導体素子と、前記半導体基板および前記第１分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置とする。
【００４１】
また、特許請求の範囲の請求項８に記載の発明によれば、請求項７に記載の発明において、前記絶縁分離領域が前記第１分離領域まで延在しているとよい。
また、特許請求の範囲の請求項９に記載の発明によれば、請求項７または８に記載の発明において、前記絶縁分離領域が空洞であるとよい。
【００４２】
また、特許請求の範囲の請求項１０に記載の発明によれば、請求項７ないし９のいずれか一項に記載の発明において、前記カソード領域と前記半導体素子とを電気的に接続するボンディングワイヤを備えるとよい。
【００４３】
また、特許請求の範囲の請求項１１に記載の発明によれば、請求項７ないし１０のいずれか一項に記載の発明において、前記第１フローティング領域と前記分離領域との間の前記半導体層の表面層にｎ型のコンタクト領域を備えるとよい。
【００４４】
また、特許請求の範囲の請求項１２に記載の発明によれば、請求項１１に記載の発明において、前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えるとよい。
【発明の効果】
【００４５】
この発明では、ブートストラップダイオード下にＳＯＮ構造の空洞やＳＯＩ基板の酸化膜などで絶縁分離領域を形成し、ブートストラップダイオードとグランド電位となるＧＮＤｐ領域との間のｎ-エピ層にその絶縁分離領域に達するフローティングｐ領域を形成することで、外部のブートストラップコンデンサ充電時のｐ-基板へのホールによるリーク電流を抑えることができる。
【図面の簡単な説明】
【００４６】
【図１】この発明の第１実施例の高耐圧集積回路装置１００の要部断面図である。
【図２】図１のブートストラップダイオードＤｂ付近の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図３】高耐圧集積回路装置１００を構成する主回路駆動回路およびブートストラップ回路の要部ブロック図である。
【図４】空洞３をＧＮＤｐ領域４に接するように形成した高耐圧集積回路装置の要部断面図を示す。
【図５】ハイサイド側にあるロジック部がＧＮＤｐ領域４の外側に配置された高耐圧集積回路装置の要部平面図である。
【図６】この発明の第２実施例の高耐圧集積回路装置２００の要部断面図である。
【図７】この発明の第３実施例の高耐圧集積回路装置３００の要部断面図である。
【図８】この発明の第４実施例の高耐圧集積回路装置４００の要部断面図である。
【図９】この発明の第５実施例の高耐圧集積回路装置５００の要部断面図である。
【図１０】この発明の第６実施例の高耐圧集積回路装置６００の要部断面図である。
【図１１】モータ制御用インバータを構成するパワーモジュールと主回路駆動回路の要部構成図である
【図１２】主回路駆動回路を構成する各要素の要部配置図である。
【図１３】ＬＳＵの基本構成図である。
【図１４】図１１の上アームにあるＩＧＢＴであるＱ１を駆動する図１２に示したＧＤＵ−ＵとＧＤＵ−Ｘ、及びＬＳＵ及びブートストラップダイオードＤｂを１チップ化した場合の回路構成図である。
【図１５】エピタキシャル基板上にゲート駆動用回路、及びブートストラップダイオードを集積化した場合のＨＶゲートドライバＩＣの要部断面図である。
【図１６】従来の高耐圧集積回路装置を構成する主回路駆動回路部の要部断面図である。
【図１７】ブートストラップダイオードＤｂのアノード電圧とホール電流の関係を示す図である。
【発明を実施するための形態】
【００４７】
実施の形態を以下の実施例で説明する。
【実施例１】
【００４８】
図１から図３は、この発明の実施例１に関係する図であり、図１はロジック部を含めた要部断面図、図２は図１の点線５１で囲まれた箇所のブートストラップダイオードの構成図、図３は主回路を含めた全体の回路ブロック図である。図３の点線５２で囲まれた箇所の一部の断面図が図１の断面図である。つぎにこれらの図を詳細に説明をする。
【００４９】
図１は、この発明の第１実施例の高耐圧集積回路装置１００の要部断面図である。この図はＵ相部分のＧＤＵの一部とブートストラップダイオードに関係する箇所の断面図である。
【００５０】
図１において、高耐圧集積回路装置１００は、ｐ-基板１上に形成されるｎ-エピ層２（エピタキシャル成長層）の表面層に形成されるｐチャネルＭＯＳＦＥＴ３１とｐオフセット領域と、ｐオフセット領域２１内に形成されるｎチャネルＭＯＳＦＥＴ３２とを備えている。この半導体素子であるｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２でＧＤＵ内のＣＭＯＳ回路３３が形成される。このＣＭＯＳ回路３３はロジック回路である。
【００５１】
また、ｎ-エピ層２の表面層にＣＭＯＳ回路３３と離して形成されるｎ+領域７と、ｎ+領域７と離して形成されるｐ+領域６と、このｐ+領域６と離して形成されるフローティングｐ領域５からなる。このｎ+領域７とｐ+領域６でブートストラップダイオードＤｂが形成され、ｎ+領域７がカソード領域、ｐ+領域６がアノード領域となる。
【００５２】
また、フローティングｐ領域５と離して形成されるＧＮＤｐ領域４と、ｐ-基板１の表面層に形成されフローティングｐ領域５と接し、さらにカソード領域であるｎ+領域７下まで延在するＳＯＮ構造３５を構成する空洞３からなる。このＧＮＤｐ領域４とは、ｐ-基板１をＧＮＤ電位に固定するためのｐ+領域のことである。
【００５３】
この高耐圧集積回路装置１００の製造方法を説明する。ｐ-基板１の表面に微細なホールトレンチを複数形成し、水素雰囲気で１０００℃以上の温度で熱処理することでｐ-基板１の表面層にＳＯＮ構造３５が形成される。このＳＯＮ構造３５が形成されたｐ-基板１の上面全域にｎ-エピ層２を形成する。その後で、フローティングｐ領域５、ＧＮＤｐ領域４、ブートストラップダイオードＤｂおよびＣＭＯＳ回路３３などをｎ-エピ層２に形成する。
【００５４】
このｎ-エピ層２を形成するときに、ｐ-基板１の表面層がｎ型に反転してｎ-半導体層２ｄになる。ＳＯＮ構造３５を構成する空洞３上の半導体層（ＣＡＰ層と呼ばれる層）もｎ-半導体層２ａとなり、このｎ-半導体層２ａはｎ-半導体層２ｄに含まれる。尚、ｎ-エピ層２は本来はｎ-半導体層２ｂであるが、ここでは説明の都合上ｎ-半導体層２ｄを含めｎ-半導体層２ｂとｎ-半導体層２ｄを合わせた層とする。
【００５５】
空洞３上の全体のｎ-半導体層２ｃはｎ-半導体層２ａとｎ-半導体層２ｂを合せた層となる。もし、ＣＡＰ層が厚くｎ-半導体層２ａが空洞３に達しない場合やｎ-半導体層２ｄの不純物濃度をｎ-半導体層２ｂより高くしたい場合には、ｎ-半導体層２ｄに高濃度のｎ型不純物を拡散すればよい。
【００５６】
前記のＧＮＤｐ領域４はＧＮＤ端子１１に接続し、ｐ+領域６はＶＤＤ端子１２に接続する。ｎ+領域７はＵ−ＶＣＣ端子１３に接続し、Ｕ−ＶＣＣ端子１３は外付けのブートストラップコンデンサＣ１の高電位側に接続し、さらにＣＭＯＳ回路３３を構成するｐチャネルＭＯＳＦＥＴ３１のｐソース領域１８に接続する。Ｃ１の低電位側はＣＭＯＳ回路３３を構成するｎチャネルＭＯＳＦＥＴ３２のｎソース領域２２に接続し、さらに、Ｕ−ＯＵＴ端子１４に接続する。ｐチャネルＭＯＳＦＥＴ３１のｐドレイン領域１９とｎチャネルＭＯＳＦＥＴ３２のｎドレイン領域２３が接続し、Ｕ−ＧＡＴＥ端子１５に接続する。前記のＣＭＯＳ回路３３はハイサイド回路であり、高電位の浮遊電位領域内に形成される。ＶＤＤ端子１２はローサイド回路を駆動する制御電源の高電位側端子であり、制御電源は低電圧電源である。Ｕ−ＶＣＣ端子１３は、ハイサイド回路を駆動する制御電源の高電位側端子であり、Ｕ−ＯＵＴ端子１４の中間電位を基準にしたＶＤＤ電源１６の高電位側電位とほぼ等しくなる。Ｕ−ＯＵＴ端子１４の中間電位は主回路電源である高圧電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈ〜低電位側電位ＶＣＣ２Ｌの間で変動する。前記したことは、Ｕ相について説明したがＶ相およびＷ相についても同様である。
【００５７】
尚、図中の符号で、８，９，１０，２６，２７，２９，３０は各領域に接続する電極であり２５，２８はゲート電極である。また、２０，２４はｎコンタクト領域およびｐコンタクト領域である。また、ＧＮＤｐ領域４の表面層はコンタクト領域としてのｐ+領域が形成されている。また、アノード領域のｐ+領域６は、ｐ領域の表面層にコンタクト領域のｐ+領域が形成された構造をしており、カソード領域のｎ+領域７は、ｎ領域の表面層にコンタクト領域のｎ+領域が形成された構造をしている。
【００５８】
図２は、ＧＤＵとそれを囲む耐圧構造部にブートストラップダイオードＤｂが形成された図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
【００５９】
ｐ-基板１とｎ-エピ層２の間に部分的に空洞３が形成され、この空洞３に接するようにフローティングｐ領域５が形成され、このフローティングｐ領域５に囲まれてアノード領域となるｐ+領域６およびこのｐ+領域６に囲まれてカソード領域となるｎ+領域７が形成される。また、ｐ-基板１に達するＧＮＤｐ領域４が形成され、フローティングｐ領域５がこのＧＮＤｐ領域４で取り囲こまれる。また、ハイサイド側のロジック部（図ではＬｏｇｉｃと書かれている）はカソード領域であるｎ+領域７で取り囲まれる。このロジック部は図１のＣＭＯＳ回路３３などで構成され、図３のＧＤＵ−Ｕの回路が含まれる。
【００６０】
ｎ-エピ層２の表面にＬＯＣＯＳ４１が形成され、このＬＯＣＯＳ４１の開口部にＧＮＤｐ領域４と接続するＧＮＤ電極８、ｐ+領域６と接続するアノード電極９、ｎ+領域７と接続するカソード電極１０が形成される。ＧＮＤ電極８にＧＮＤ端子１１が接続し、アノード電極９にＶＤＤ端子１２が接続し、カソード電極１０にＵ−ＶＣＣ端子１３が接続する。
【００６１】
図３は、高耐圧集積回路装置１００を構成する主回路駆動回路およびブートストラップ回路の要部ブロック図である。図３では主回路を構成する上アーム出力素子Ｑ１（Ｕ相）と下アーム出力素子Ｑ４（Ｘ相）およびそれらと逆並列接続するダイオードＤ１，Ｄ４も示した。
【００６２】
図３において、主回路駆動回路は、ＨＶゲートドライバＩＣと称せられる高耐圧集積回路装置１００に形成され、主回路（ここでは３相インバータ回路のＵ相とＸ相を示す）を構成する上アーム出力素子Ｑ１と下アーム出力素子Ｑ４のゲートを駆動する回路である。上アーム出力素子Ｑ１と下アーム出力素子Ｑ４の接続点は主回路の中間点端子ＯＵＴであり、高耐圧集積回路装置１００のＵ−ＯＵＴ端子１４に接続し、また図示しない負荷（モータなど）に接続する。Ｕ−ＯＵＴ端子１４（ＯＵＴ端子）は中間電位にあり、主回路電源である高圧電源ＶＣＣの高電位側電位ＶＣＣ２Ｈ〜低電位側電位ＶＣＣ２Ｌの間で変動する。
【００６３】
外付けの上アーム出力素子Ｑ１、下アーム出力素子Ｑ４として、それぞれ、ＩＧＢＴを用いた場合の例で説明する。このＩＧＢＴの代わりにＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、ＧＴＯ（ゲートターンオフサイリスタ）、サイリスタ、ＳＩＴ（静電誘導型トランジスタ）、ＳＩ（静電誘導）サイリスタ等の他の出力素子を用いても構わない。
【００６４】
上アーム出力素子Ｑ１のコレクタ電極は高圧電源ＶＣＣ２のＶＣＣ２Ｈ端子に、下アーム出力素子Ｑ４のエミッタ電極は接地電位にあるＧＮＤ端子（ＶＣＣ２Ｌ端子）に接続されている。そして上アーム出力素子Ｑ１のエミッタ電極と、下アーム出力素子Ｑ４のコレクタ電極とが、中間電位となる中間点端子ＯＵＴに接続され、この中間点端子ＯＵＴは図示していない負荷と接続される。各相の中間点端子ＯＵＴには図１１に示すようにＵ−ＯＵＴ端子，Ｖ−ＯＵＴ端子，Ｗ−ＯＵＴ端子に接続する。
【００６５】
上アーム出力素子Ｑ１には上アームダイオードＤ１（還流ダイオード）が、下アーム出力素子Ｑ４には下アームダイオードＤ４（還流ダイオード）が逆並列接続されている。
図３に示すように、上アーム出力素子Ｑ１は、フローティング状態（浮遊電位状態）の上アームドライバＧＤＵ−Ｕにより駆動される。つまり外付けの上アーム出力素子Ｑ１の制御電極にはＨＶゲートドライバＩＣの上アームドライバＧＤＵ−Ｕの出力端子Ｕ−ＧＡＴＥが接続される。
【００６６】
一方、外付けの下アーム出力素子Ｑ４の制御電極にはＨＶゲートドライバＩＣの下アームドライバＧＤＵ−Ｘの出力端子Ｘ−ＧＡＴＥが接続される。上アームドライバＧＤＵ−Ｕは内部電源であるＵ−ＶＣＣ電源の高電位側端子（Ｕ−ＶＣＣ端子１３）と中間点端子ＯＵＴ（Ｕ−ＯＵＴ端子１４）間に接続され、所定の電源電圧（Ｃ１電圧＝ＶＤＤ電圧）が供給される。前記の上アームドライバＧＤＵ−Ｕは高電位で浮遊電位にあるハイサイド回路であり、下アームドライバＧＤＵ−Ｘは低電位で固定電位にあるローサイド回路である。
【００６７】
また、下アームドライバＧＤＵ−Ｘは低電圧電源であるＶＤＤ電源１６の高電位側端子であるＶＤＤ端子１２と接地電位にあるＧＮＤ端子１１間に接続され、所定の電源電圧（ＶＤＤ電圧）が供給される。図１２、図１３に示すように、上アームドライバＧＤＵ−ＵにはＬＳＵにある高耐圧ｎチャネルＭＯＳＦＥＴ６１を介して、制御回路部ＣＵから上アーム用制御信号が、下アームドライバＧＤＵ−Ｘには制御回路部ＣＵから直接下アーム用制御信号が入力される。
【００６８】
図示していないが、上アームドライバＧＤＵ−Ｕは上アームＣＭＯＳインバータと上アーム・バッファアンプおよび上アーム・コントロールロジックから構成されている。一方、下アームドライバＧＤＵ−Ｘは下アームＣＭＯＳインバータと、下アーム・バッファアンプおよび下アーム・コントロールロジックとから構成されている。
【００６９】
図３に示す構成において、上アーム出力素子Ｑ１および下アーム出力素子Ｑ４は、上アームドライバＧＤＵ−Ｕおよび下アームドライバＧＤＵ−Ｘにより駆動され、それぞれ交互にオン／オフを行う。
【００７０】
したがって中間点端子ＯＵＴの電位（中間電位）は上アーム出力素子Ｑ１および下アーム出力素子Ｑ４の交互のオン／オフに伴って、接地電位（ＧＮＤ＝ＶＣＣ２Ｌ）と高圧電源ＶＣＣ２の高電位側電位（ＶＣＣ２Ｈ）の間で上昇・下降を繰り返す。上アーム出力素子Ｑ１と下アーム出力素子Ｑ４との交互のオン／オフの際のブートストラップ回路（ブートストラップダイオードＤｂとブートストラップコンデンサＣ１）の動作については、前記したように、ブートストラップコンデンサＣ１は、上アーム出力素子Ｑ１がオフの場合でかつ、中間点端子ＯＵＴの電位がグランド電位まで下げられた時のみ充電するため、ローサイドスイッチ（下アーム出力素子Ｑ４）のオンタイム（あるいはハイサイドスイッチ（上アーム出力素子Ｑ１）のオフタイム）は、ハイサイドドライバＧＤＵ−ＵによってブートストラップコンデンサＣ１から引き出される電荷が完全に補充されるのに十分な長さにしなければならない。
【００７１】
また、高耐圧ブートストラップダイオードＤｂの逆耐圧は、前記主回路の電源電圧ＶＣＣ２Ｈに前記下アーム出力素子のゲートに制御信号を伝送する低電圧電源の電源電圧ＶＤＤを加算した電圧以上に高い電圧にする。
【００７２】
図２において、ブートストラップダイオードＤｂは、ｐｎダイオードであり、Ｄｂのｎ+領域７とｐ+領域６およびフローティングｐ領域５は空洞３上のｎ-半導体層２ｃに形成される。ＳＯＮ構造３５を構成する空洞３上のｎ-半導体層２ａの厚さが２〜６μｍ程度で、例えば４μｍであり、その上のｎ-半導体層２ｂの厚さは５〜５０μｍ程度で、例えば１０μｍである。つまり、空洞３上の全体のｎ-半導体層２ｃの厚さは、空洞３上のｎ-半導体層２ａとその上のｎ-半導体層２ｂを加えた厚さであり、例えば１４μｍ程度である。空洞３の厚さＱが大きく、幅Ｐが広くなるほど空洞３は潰れやすくなるので、空洞３の厚さＱは６μｍ程度以下に、幅Ｐは１００μｍ〜２００μｍ程度以下とするとよい。
【００７３】
また、１２００Ｖクラスの高耐圧レベルシフタを想定した場合、ｐ-基板１としては比抵抗率２５０〜４００Ω・ｃｍ程度のものを用いる。
つぎに、ＳＯＮ構造３５の空洞３の形成方法を説明する。支持基板であるｐ-基板１にマスク酸化膜（熱酸化）を形成し、トレンチホールのパターニング後にドライエッチングでトレンチのエッチングを行う。
【００７４】
つぎに、エッチング後はウェットエッチングでマスク酸化膜を除去し、１０００〜１２００℃高温下の不活性ガス雰囲気（例えば水素ガス）でアニール処理を行う。
このアニール後はトレンチホールパターンの上部が塞がり空洞３が形成される。
【００７５】
ここで、電解エッチングなどでポーラスシリコンを形成し、高温下の不活性ガス雰囲気でアニール処理を行い、空洞３を形成してもよい。空洞３形成後、ｎ-エピ層２の成長をさせる。ｎ-エピ層２の不純物濃度は１×１０14〜１×１０16／ｃｍ3程度である。
【００７６】
図２に示されているように、空洞３に接するフローティングｐ領域５、ＧＮＤ端子１１に接続するＧＮＤｐ領域４および空洞３上にＤｂのｐ+領域６とｎ+領域７をそれぞれ形成するために、パターニング後にリン・ボロンのイオン注入を行う。ドーズ量は次の通りである。Ｄｂのｐ+領域６は１×１０12〜１×１０14／ｃｍ2、Ｄｂのｎ+領域７は１×１０15／ｃｍ2、フローティングｐ領域５は１×１０12〜５×１０14／ｃｍ2、ＧＮＤｐ領域４は１×１０12〜１×１０14／ｃｍ2程度である。
【００７７】
フローティングｐ領域５を空洞３にまで拡散させ、かつＧＮＤｐ領域４をｐ-基板１に達するように拡散させるため、イオン注入後に１１００〜１２００℃程度で１０時間ほどアニール処理をする。このフローティングｐ領域５によって、ＶＤＤ端子１２に接続されたＤｂのｐ+領域６からＧＮＤ端子１１に接続するｐ-基板１への正孔によるリーク電流を抑えることができる。
【００７８】
ここでＤｂのｐ+領域６とｎ+領域７が空洞３にまで拡散してもかまわない。但し、Ｄｂのｐ+領域６、フローティングｐ領域５およびＧＮＤｐ領域４同士が接続しないように、互いに隙間を設ける。Ｄｂのｐ+領域６とｎ+領域７の間隔は１００μｍ程度に設定し、ｐ+領域６とフローティングｐ領域５の間はＶＤＤ電源電圧（例えば、１５Ｖ程度）でパンチスルーしない広さに空ける。
【００７９】
図１に示すように、半導体層の表面構造は、ｐ+領域６であるアノード領域とアノード電極９（ＶＤＤ端子１２に接続）、ｎ+領域７であるカソード領域とカソード電極１０（Ｕ−ＶＣＣ端子１３に接続）、ｐ+領域であるＧＮＤｐ領域４とＧＮＤ電極８、図２（ｂ）に示すように、フィールド酸化膜であるＬＯＣＯＳ４１、ＴＥＯＳ（テトラエトキシシラン）やＢＰＳＧ（ボロン・リンガラス）などのシリコン酸化膜である層間絶縁膜４２およびシリコン窒化膜であるパッシベーション膜４３により構成されている。
【００８０】
ここで、空洞３形成後にｎ-エピ層２ではなくｐ-エピ層を成長させ、リン不純物を注入し拡散することで、図２（ｂ）のＧＮＤｐ領域４とフローティングｐ領域５の間のｎ領域と、フローティングｐ領域５からＤｂのカソード領域であるｎ+領域７までの間のｎ領域を形成してもよい。不純物注入後、１１００〜１２００℃で１０時間ほどアニール処理を行い、これらのｎ領域を空洞の深さまで拡散させる。このとき、これらのｎ領域の濃度は１×１０14〜１×１０17／ｃｍ3程度である。この場合、図２（ｂ）のフローティングｐ領域５はｐ-エピ層２に置き換わる。または、ｎ-エピ層２ではなくｐ-エピ層を成長させ、ＧＮＤｐ領域４からｎ+領域７までの間のｎ領域を一体として形成し、その後にＧＮＤｐ領域４を形成してもよい。
【００８１】
また、図４に示すように、前記の空洞３をＧＮＤｐ領域４に接するように形成しても良い。
第１実施例で示したようにフローティングｐ領域５を設けることで、外付けのブートストラップコンデンサＣ１を充電する時に、ｐ-基板１へのホールによるリーク電流を抑えることができる。また、ホールによるリーク電流を抑えることで、消費電力が小さく高機能なゲートドライブ回路を有する高耐圧集積回路装置１００を実現できる。
【００８２】
また、ブートストラップダイオードＤｂをｐ-基板１に形成すること（内蔵化）によって、このブートストラップダイオードＤｂを外付けした場合に比べてプリント基板など導電パターン付絶縁基板の省面積化ができる。
【００８３】
また、空洞３はブートストラップダイオードＤｂの島領域（帯状のリング領域）に部分的に形成すればよいので、ウェハ（ｐ-基板１）の反りに与える影響は少ない。
また、部分ＳＯＮ形成には、トレンチホール形成工程（マスク酸化，パターニング，トレンチエッチング）・水素アニール工程・エピ成長工程を加えるだけでよいので、第５実施例に示すＳＯＩ基板を用いる場合より製造コストを抑えることができる。
【００８４】
図５は、ハイサイド側にあるロジック部がＧＮＤｐ領域４の外側に配置された要部平面図である。
ブートストラップダイオードＤｂのカソード領域であるｎ+領域７はボンディングワイヤ４５でハイサイド側にあるロジック部と接続される。このハイサイド側にあるロジック部もまたブートストラップダイオードＤｂを取り囲むＧＮＤｐ領域４とは別のＧＮＤｐ領域４で取り囲まれている。このロジック部は図１のＣＭＯＳ回路３３などで構成され、図３のＧＤＵ−Ｕが含まれる。
【００８５】
また、空洞３を形成する範囲は、最小でフローティングｐ領域５からｎ+領域７である。また、これより広くしてハイサイド側のロジック部下まで形成しても構わない。空洞３が広いほどｐ-基板１へのホールによるリーク電流が小さくなる。
【００８６】
つぎに、前記の空洞３の厚さについて説明する。一般にリサーフ（ＲＥＳＵＲＦ）効果を損なわないときの誘電体分離半導体装置の耐圧Ｖｂｒはポアソン式を変換して式（１）で表される。
【００８７】
Ｖｂｒ＝Ｅｃｒ×（ｄ／２＋Ｔｏｘ×εｓｉ／εｏｘ）・・・（１）
ここでＥｃｒは臨界電界、ｄはｎ-型半導体層の厚さ、Ｔｏｘは誘電体層の厚さ、εｓｉはシリコンの比誘電率、εｏｘは誘電体の比誘電率である。
【００８８】
誘電体層が空洞３の場合、εｏｘに対応する空洞３の誘電率εcabityは１となり、Ｅｃｒ＝３×１０5（Ｖ／ｃｍ），ｄ＝１０μｍ，εｓｉ＝１１．７で、Ｔｏｘに対応する空洞３の厚さＴcabity＝４μｍを代入するとＶｂｒ＝１５５０Ｖとなる。この空洞３の厚さはＳＯＩ基板を用いるときの酸化膜の厚さの１／４程度になる。
【００８９】
一般に高耐圧集積回路装置１００に搭載されるレベルシフタＬＳＵや高耐圧ブートストラップダイオードＤｂの耐圧は１２００Ｖ製品仕様の場合にはｎ-半導体層（ｎ-エピ層２）の比抵抗バラツキ、空洞３の厚さバラツキ、さらに外付け部品のパワートランジスタＱ１，Ｑ４の実耐圧などを加味すると最低でも１５００Ｖ程度の耐圧が要求される。（１）式から、誘電体分離半導体装置の高耐圧化にはｎ-半導体層（ｎ-エピ層２）、または誘電体層の厚膜化を行えばよいことがわかるが、誘電体層を空洞３とした場合、空洞３を厚くしてしまうと、空洞３が潰れてしまう。よって空洞３の厚さは４〜６μｍ程度が好適である。
【００９０】
また、空洞３にアノード領域となるｐ+領域６およびカソード領域となるｎ+領域７を接するように形成しても構わない。
【実施例２】
【００９１】
図６は、この発明の第２実施例の高耐圧集積回路装置２００の要部断面図である。これは、フローティングｐ領域５とＧＮＤｐ領域４の間にあるｎ-エピ層２をコンタクト領域であるｎ+領域３７を介してＶＤＤ端子１２に接続した場合の断面構造図である。
【００９２】
フローティングｐ領域５とＧＮＤ端子１１に接続されたＧＮＤｐ領域４の間に挟まれたｎ-エピ層２をコンタクト領域であるｎ+領域３７を介してＶＤＤ端子１２に接続する。
こうすることで、実施例１の効果に加えて、ＶＤＤ端子１２に正電圧サージが入力したときに、ＧＮＤｐ領域４とｎ-エピ層２のｐｎ接合のアバランシェで発生する電子がフローティングｐ領域５に入りことを防止する。これによってフローティングｐ領域５の電位低下が防止され通常動作でフローティングｐ領域５とこのフローティングｐ領域５とｐ+領域６の間にあるｎ-エピ層２とで構成されるｐｎ接合３８がアバランシェを起こすことが防止される。その結果、通常動作時の消費電流を減少させることができる。
【実施例３】
【００９３】
図７は、この発明の第３実施例の高耐圧集積回路装置３００の要部断面図である。これは、Ｄｂのｎ+領域７であるカソード領域側にもフローティングｐ領域３９を形成した場合である。
【００９４】
この構成とすることで、ホールがＤｂのｐ+領域６（アノード領域）からｐ-基板１へ流れる正孔によるリーク電流を防ぐことができる。
【実施例４】
【００９５】
図８は、この発明の第４実施例の高耐圧集積回路装置４００の要部断面図である。これは、Ｄｂのｎ+領域７であるカソード領域側にもフローティングｐ領域５を形成した場合である。
【００９６】
実施例３との違いは、フローティングｐ領域５とＧＮＤ端子１１に接続されたＧＮＤｐ領域４の間に挟まれたｎ-エピ層２をコンタクト領域であるｎ+領域３７を介してＶＤＤ端子１２に接続した点である。こうすることで、実施例３の効果に加えて、ＶＤＤ端子１２に正電圧サージが入力したときに、ＧＮＤｐ領域４とｎ-エピ層２のｐｎ接合のアバランシェで発生する電子がフローティングｐ領域５に入ることを防止する。これによってフローティングｐ領域５の電位低下が防止され、通常動作でフローティングｐ領域５とｎ-エピ層２のｐｎ接合３８がアバランシェを起こすことが防止される。その結果、通常動作時の消費電流を減少させることができる。
【実施例５】
【００９７】
図９は、この発明の第５実施例の高耐圧集積回路装置５００の要部断面図である。図１との違いは、部分ＳＯＮ構造３５の代わりに部分ＳＯＩ基板４０を用いた点である。この場合の絶縁膜である酸化膜４０ａの厚さは、１５００Ｖ程度の耐圧では１５μｍ(εox＝３．９で計算)程度必要となりＳＯＮ構造の空洞３の場合に比べて４倍程度厚く製造コストが増大する。また、全面が酸化膜であるＳＯＩ基板を用いても構わない。
【実施例６】
【００９８】
図１０は、この発明の第６実施例の高耐圧集積回路装置５００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＺ−Ｚ線で切断した要部断面図である。
これはロジック部とレベルシフト回路を形成した領域の平面図である。ブートストラップダイオードＤｂはロジック部を挟んでレベルシフト回路と反対側に形成されている。
【００９９】
ＧＮＤｐ領域４は全体を取り囲んでいる。フローティングｐ領域５は、ブートストラップダイオードＤｂとロジック部をレベルシフト回路側を除いて取り囲んでいる。カソード領域であるｎ+領域７はフローティングｐ領域５に対向して形成される。アノード領域であるｐ+領域６はｎ+領域７に対向してＸ−Ｘ線上に形成しその長さはｎ+領域７より大幅に短くする。
【０１００】
また、レベルシフト回路形成領域下にもＳＯＮ構造の空洞３をＧＮＤｐ領域４に接するように形成する。また、空洞３は、ｎ+領域７からフローティングｐ領域５との間のｐ-基板１とｎ-エピ層２の界面に形成される。空洞３は、ロジック回路を囲むように環状に形成することが望ましい。また、空洞３をＧＮＤｐ領域４内全面に形成してもよい。
【０１０１】
ｐ+領域６からｎ-エピ層２に注入された正孔はｎ+領域７に大部分は吸い取られが多少はｎ+領域７とフローティングｐ領域５に挟まれ、下側は空洞３があるｎ-エピ層２を長い距離（高い抵抗Ｒ）流れて行く。この箇所は抵抗が高いため、その少ない正孔もｎ+領域７に吸い取られる。また、フローティングｐ領域５が無いレベルシフト回路形成領域下には空洞３が形成されているため、ｐ-基板１への正孔による漏れ電流は極めて小さくなる。
【０１０２】
尚、図中の符号で５３，５４，５５はレベルシフト回路を構成するＭＯＳＦＥＴのドレイン、ソース、ゲートである。
【符号の説明】
【０１０３】
１ ｐ-基板
２ ｎ-エピ層
３ 空洞
４ ＧＮＤｐ領域
５，３９ フローティングｐ領域
６ ｐ+領域（アノード領域）
７ ｎ+領域（カソード領域）
８ ＧＮＤ電極
９ アノード電極
１０ カソード電極
１１ ＧＮＤ端子
１２ ＶＤＤ端子
１３ Ｕ−ＶＣＣ端子
１４ Ｕ−ＯＵＴ端子
１５ Ｕ−ＧＡＴＥ端子
１６ ＶＤＤ電源
１８ ｐソース領域
１９ ｐドレイン領域
２０ ｎコンタクト領域
２１ ｐオフセット領域
２２ ｎソース領域
２３ ｎドレイン領域
２４ ｐコンタクト領域
２５，２８ ゲート電極
２６，２９ ソース電極
２７，３０ ドレイン電極
３１ ｐチャネルＭＯＳＦＥＴ
３２ ｎチャネルＭＯＳＦＥＴ
３３ ＣＭＯＳ回路
３５ ＳＯＮ構造
４０ 部分ＳＯＩ基板
４１ ＬＯＣＯＳ
４２ 層間絶縁膜
４３ パッシベーション膜
４５ ボンディングワイヤ
５１，５２ 点線
５３ ドレイン
５４ ソース
５５ ゲート
１００，２００，３００，４００，５００ 高耐圧集積回路装置
Ｄｂ ブートストラップダイオード
Ｃ１ ブートストラップコンデンサ
【技術分野】
【０００１】
この発明は、パワーデバイスの制御駆動用などに用いられる半導体装置に係り、特に高電圧電源に接続された高耐圧の上アーム出力素子と、接地電位（ＧＮＤ）に接続された高耐圧の下アーム出力素子との直列回路からなる主回路を駆動する主回路駆動回路および外部のブートストラップコンデンサＣ１を充電するためのブートストラップダイオードＤｂを同一基板上に集積化した半導体装置に関する。
【背景技術】
【０００２】
パワーデバイスは、モータ制御用のインバータのほか、大容量のＰＤＰ（プラズマディスプレイパネル）、液晶パネルなどの電源用途、エアコンや照明といった家電用インバータなど多くの分野で広く利用されている。
【０００３】
従来、このパワーデバイスの駆動および制御は、フォトカプラなどの半導体素子やトランスなどの電子部品を組み合わせて構成した電子回路によって行っていた。しかし、近年ＬＳＩ（大規模集積回路）技術の進歩により、１２００Ｖまでの高耐圧集積回路装置が実用化されている。
【０００４】
この高耐圧集積回路装置は、パワーデバイスのハイサイドゲートドライバＩＣ、更には制御回路やパワーデバイスを同一半導体基板上に集積化した構成をしており、系列化され、インバータ装置の高効率化や部品点数削減に貢献している。
【０００５】
図１１は、モータ制御用インバータを構成するパワーモジュールと主回路駆動回路の要部構成図である（例えば、特許文献１参照）。三相モータ７０を駆動するために用いるパワーデバイスはブリッジ回路を構成し、同一パッケージに収納されたパワーモジュール７１の構造をしている。
【０００６】
この図ではパワーモジュール７１はパワーデバイスである絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと称す）とダイオードによって構成されている。また、ＩＧＢＴの代わりにＭＯＳＦＥＴであっても良い。同図ではＩＧＢＴはＱ１〜Ｑ６、ダイオードはＤ１〜Ｄ６で示されている。
【０００７】
主電源ＶＣＣ２の高電位側ＶＣＣ２Ｈは、Ｑ１、Ｑ２、Ｑ３のコレクタに接続し、低電位側ＶＣＣ２Ｌは、Ｑ４、Ｑ５、Ｑ６のエミッタに接続する。
各ＩＧＢＴのゲートは主回路駆動回路７２の出力に接続し、主回路駆動回路７２の入力端子Ｉ／Ｏは通常のマイクロコンピュータに接続し、パワーモジュール７１で構成されるインバータの出力Ｕ、Ｖ、Ｗは三相モータ７０に接続している。
【０００８】
主電源ＶＣＣ２は、通常ＡＣ１００〜４００Ｖと高電圧である。特にＱ４，Ｑ５，Ｑ６がそれぞれオフ状態で、Ｑ１，Ｑ２，Ｑ３がオン状態の時はＱ１，Ｑ２，Ｑ３のエミッタ電位がそれぞれ高電圧になる。
【０００９】
そのため、これらのゲートを駆動する場合にエミッタ電位より更に高い電圧で駆動しなければならないので、主回路駆動回路７２にはフォトカプラ（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）や高耐圧集積回路装置が用いられる。
【００１０】
また、主回路駆動回路７２の入出力端子Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）は通常マイクロコンピュータへ接続され、そのマイクロコンピュータによりパワーモジュール７１で構成されるインバータ回路全体の制御がなされる。つぎにこの中の高耐圧集積回路装置について一例を示す。
【００１１】
図１２は、主回路駆動回路を構成する各要素の要部配置図である。高耐圧集積回路装置を構成する主回路駆動回路７２は、入出力端子Ｉ／Ｏを通してマイクロコンピュータと信号のやり取りを行う。主回路駆動回路７２は、どのＩＧＢＴをオンさせ、オフさせるかの制御信号を発生させる制御回路（以下、ＣＵと称す ＣＵ：Ｃｏｎｔｒｏｌ Ｕｎｉｔ）と、このＣＵからの信号を、受けてＩＧＢＴのゲートを駆動し、またＩＧＢＴの過電流、を検出し、異常信号をＣＵに伝えるゲート駆動回路（以下、ＧＤＵと称す。ＧＤＵ：Ｇａｔｅ Ｄｒｉｖｅｒ Ｕｎｉｔ）とからなる。また、図１１のブリッジを構成するＩＧＢＴの内、高電位側に接続するＱ１，Ｑ２，Ｑ３のゲート信号およびアラーム信号について、ＶＣＣ２ＬレベルとＶＣＣ２Ｈレベルとを媒介する働きを担うレベルシフト回路（以下、ＬＳＵと称す。ＬＳＵ：Ｌｅｖｅｌ Ｓｈｉｆｔ Ｕｎｉｔ）からなる。
【００１２】
このＧＤＵはＱ１、Ｑ２、Ｑ３と接続するＧＤＵ−Ｕ、ＧＤＵ−Ｖ、ＧＤＵ−ＷとＱ４、Ｑ５、Ｑ６と接続するＧＤＵ−Ｘ、ＧＤＵ−Ｙ、ＧＤＵ−Ｚで構成される。つぎにこの中のＬＳＵについて一例を示す。
【００１３】
図１３はＬＳＵの基本構成図である。基本構成としては高耐圧ｎチャネルＭＯＳＦＥＴ６１と抵抗ＲＬ１および高耐圧ｐチャネルＭＯＳＦＥＴ６２と抵抗ＲＬ２が用いられる。高耐圧ｎチャネルＭＯＳＦＥＴ６１はＣＵからの信号を高電位側ＶＣＣ２ＨにあるＧＤＵ−Ｕ，Ｖ，Ｗへレベルシフトするためのものである、また高耐圧ｐチャネルＭＯＳＦＥＴ６２は過電流や状態の異常信号を低電位側ＶＣＣ２ＬにあるＣＵへレベルシフトするためのものである。特にＱ１，Ｑ２，Ｑ３の過電流検知や過熱検知等の異常信号を出さない場合は、この高耐圧ｐチャネルＭＯＳＦＥＴ６２は不要となる。
【００１４】
このＬＳＵに用いられる高耐圧ｎチャネルＭＯＳＦＥＴ６１および高耐圧ｐチャネルＭＯＳＦＥＴ６２は三相モータ７０を駆動するＩＧＢＴ（Ｑ１〜Ｑ６）と同等の６００Ｖから１４００Ｖ程度の耐圧値が要求される。
【００１５】
つぎに、ブートストラップシステムを同一半導体基板上に形成した、従来の高耐圧ゲートドライバーについて説明する（特許文献２を参照）。
図１４は、図１１の上アームにあるＩＧＢＴであるＱ１を駆動する図１２に示したＧＤＵ−ＵとＧＤＵ−Ｘ、及びＬＳＵ及びブートストラップダイオードＤｂを１チップ化した場合の回路構成図である。
【００１６】
図１５は、エピタキシャル基板上にゲート駆動用回路、及びブートストラップダイオードを集積化した場合のＨＶゲートドライバＩＣの要部断面図である。勿論、ＧＤＵ−Ｖ，ＧＤＵ−Ｗも同様の構成をしている。
【００１７】
図１４は、Ｑ１の過電流検知や過熱検知のための高耐圧ｐチャネルＭＯＳＦＥＴ６２用のノードは記載しておらず、高耐圧ｎチャネルＭＯＳＦＥＴ６１のレベルアップ側のレベルシフト回路のノードのみ示している。
【００１８】
ここで、ブートストラップ回路の動作について説明する。Ｖｂ電圧（ＨＶゲートドライバーのＵ−ＯＵＴピンとＵ−ＶＣＣピン間の電位差）は、ハイサイドドライブ回路に電源を供給している。一般にこのＶｂ電圧は、ＨＶゲートドライバーＩＣがドライブする外部ＩＧＢＴ（ここではＱ１，Ｑ２，Ｑ３）、または外部ＭＯＳＦＥＴを確実にエンハンス（フルオン）するため、１５Ｖ程度に設定される。
【００１９】
このＶｂ電圧はフローティング電源の電圧であり、ほとんどの場合、高周波での方形波となるＵ−ＯＵＴ電圧（Ｖ−ＯＵＴ，Ｗ−ＯＵＴも同様）を基準電位とする。図１３に示すように、フローティング電源はブートストラップダイオードＤｂとブートストラップコンデンサＣ１の組み合わせによって構成される。
【００２０】
ブートストラップ回路が動作するのは、ローサイドＩＧＢＴ（Ｑ４）のゲートがオン状態のとき、Ｕ−ＯＵＴ電圧がグランド電位まで低下する際（回路の構成により、ローサイドＩＧＢＴまたは負荷を通じて）である。このとき、ブートストラップコンデンサＣ１は、１５Ｖの低電圧電源であるＶＤＤ電源からブートストラップダイオードＤｂを通じて充電される。このようにして、フローティング電源（ハイサイド側の電源）であるＣ１の電圧は、Ｖｂ電圧が保たれるようにＶＤＤ電源からコンデンサＣ１へ電流が供給される。
【００２１】
また、逆にハイサイド側のハイサイドＩＧＢＴ（Ｑ１）のゲートがオンしている期間では、Ｕ−ＯＵＴ電圧は、Ｕ−ＶＣＣ電源電圧または、過渡的にはサージでそれ以上の高電圧になる。そのため、ブートストラップダイオードＤｂの逆耐圧は、高耐圧ｎチャネルＭＯＳＦＥＴ６１と同等の６００Ｖから１７００Ｖ程度の耐圧値が要求される。
【００２２】
ここで充電に使用されるブートストラップコンデンサＣ１は、１００ｎＦ以上の大容量が必要であるため、集積化は難しく、外付けのタンタルコンデンサ、セラミックコンデンサなどを使用するのが一般的である。
【００２３】
特許文献３には、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いてｐｎダイオードを形成すれば、ダイオードの高耐圧化と基板への正孔リークを減少させることが示唆されている。
【００２４】
また、特許文献４では、シリコン基板の表面に複数の溝を２次元的に配列形成した後、シリコン基板に熱処理を施すことによって、複数の溝を１つの平板状の空洞に変えることで、コストの上昇や、信頼性の低下を招かずにＳＯＮ構造を形成することが開示されている。
【００２５】
また、特許文献５では、基板の所望の領域に微小空洞を形成するためのイオンを注入する第１ステップと、前記第１ステップにより微小空洞が形成された基板に熱処理をする第２ステップと、を有し、前記第２ステップには、少なくとも基板を１０００℃以上の温度に曝すための高温熱処理ステップがあることで、低コストで高品質なＳＯＮ半導体基板の製造方法を提供し、また、この半導体基板の製造方法を工程中にすることで高性能な半導体装置を製造することができる方法が開示されている。
【先行技術文献】
【特許文献】
【００２６】
【特許文献１】特許第３９４１２０６号公報
【特許文献２】ＵＳ６８２５７００号公報
【特許文献３】特開２００４−２００４７２号公報
【特許文献４】特開２００１−１４４２７６号公報
【特許文献５】特開２００３−３３２５４０号公報
【特許文献６】特許第４６１０７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２７】
図１４および図１５に示されている構成では、ハイサイドＩＧＢＴ（Ｑ１）がオフすると、Ｕ−ＯＵＴ電圧はグランド電位まで引き下げられて、ブートストラップコンデンサＣ１を充電する。ブートストラップダイオードＤｂは、ｐ-基板上にＮｅｐｉ層であるｎ-層とｎ+埋め込み層を設け、アノード拡散領域としてｐ+拡散を形成した構造をしている。
【００２８】
そのため、ブートストラップコンデンサＣ１を充電する過程で、ブートストラップダイオードＤｂのアノード電極からＶＤＤ電源へ電子を供給する一方、電位の低いカソード電極へホールが供給される。
【００２９】
しかし、ブートストラップダイオードＤｂの順電圧降下（ＶＦ電圧）が２Ｖ以下の低電圧領域では、多くのホールがｎ+埋め込み層を貫通し、グランド電位であるｐ-基板へ流れ込む。その結果、Ｕ−ＯＵＴ電圧がグランド電位まで引き下げられブートストラップコンデンサを充電する期間には、ＶＤＤ電源の高電位側端子からＨＶゲートドライバーＩＣのｐ-基板のＧＮＤ端子に大きなリーク電流（漏れ電流）が発生し消費電流を増加させる。
【００３０】
ホール電流（Ｉｈ）経路の様子をデバイスシミュレーションしたホール濃度分布図を図１６に示す。このときの条件は、ＶＤＤ電源電圧が＋１５Ｖ、コンデンサＣ１に電流供給するＵ−ＶＣＣ電圧が＋１４Ｖ、ｐ-基板がグランド電位の印加条件で、ブートストラップダイオードＤｂのＶＦ電圧（順電圧降下）を１Ｖである。
【００３１】
図１６に示したブートストラップダイオードＤｂのｐ+領域であるアノード領域側（ＶＤＤ）からｎ+埋め込み層を経由して、ｐ-基板にホールが抜け出しリーク電流Ｉｌｅａｋとなることが分かる。
【００３２】
これは、ｐ+領域であるアノード領域側から注入されたホールがｎ+領域であるカソード領域側で取り込まれて少数キャリアとして電子と再結合する割合より、電位障壁の低いグランド電位に固定されたｐ-基板方向へ流れるホール成分の方が多いために起こるもので、結果的にｐ-基板へのリーク電流となってしまう。
【００３３】
図１６に示したブートストラップダイオードＤｂの活性幅Ｗ（帯状となるｐ+領域の長さ）をＷ＝１０００μｍ、活性長Ｌ（ｎ+領域とｐ+領域の間隔）をＬ＝１００μｍとした構成において、カソード領域であるｎ+領域の電位を＋１４Ｖに固定し、ｐ-基板をグランド電位に固定したとき、アノード領域であるｐ+領域の電位（ＶＤＤ電位）を＋１４Ｖから＋１５Ｖまで電位を上昇させていったときのカソード領域であるｎ+領域へ流れる電流と、ｐ-基板へ流れる電流をプロットしたグラフを図に示す。ブートストラップダイオードＤｂのＶＦ電圧が１Ｖのときには（Ａｎｏｄｅ Ｖｏｌｔａｇｅが１５Ｖのとき：図の円内）、カソード領域であるｎ+領域へ１００ｍＡ電流が流れ込み、ｐ-基板には４０ｍＡのリーク電流が流れ込むことが分かる。尚、図中のＥはべき数を示し、例えば、１Ｅ−１は１×１０-1を示す。また、Ｓｕｂｓｔｒａｔｅ Ｃｕｒｒｅｎｔがｐ-基板へ流れるホール電流を示す。
【００３４】
特許文献１〜４では、ＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）半導体基板またはＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）半導体基板にブートストラップダイオードを形成し、このブートストラップダイオードと基板電位をとるためのＧＮＤｐ領域の間にフローティングｐ領域を設けてホールによるｐ-基板へのリーク電流を抑制することについては記載されていない。
【００３５】
この発明の目的は、前記の課題を解決して、ブートストラップダイオードを集積化した半導体装置において、ブートストラップダイオードの順バイアス時にｐ-基板側に流れるホールによるリーク電流を抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００３６】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、ｐ型の半導体基板と、前記半導体基板上に形成されるｎ型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、島領域を区分するｐ型の分離領域と、前記島領域内の表面層に形成されたｎ型のカソード領域と、前記分離領域と前記カソード領域との間で両者と離れて前記島領域内の表面層に形成されたｐ型のアノード領域と、少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、前記分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第１フローティング領域と、前記島領域内の前記カソード領域より内側で前記半導体層の表面に形成された半導体素子と、前記半導体基板および前記分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置とする。
【００３７】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記絶縁分離領域が前記分離領域まで延在しているとよい。
また、特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記絶縁分離領域が空洞であるとよい。
【００３８】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項１ないし３のいずれか一項に記載の発明において、前記カソード領域と前記半導体素子との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第２フローティング領域を備えるとよい。
【００３９】
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１ないし５のいずれか一項に記載の発明において、前記第１フローティング領域と前記分離領域との間の前記半導体層の表面層にｎ型のコンタクト領域を備えるとよい。
【００４０】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項５に記載の発明において、前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えるとよい。
また、特許請求の範囲の請求項７に記載の発明によれば、ｐ型の半導体基板と、前記半導体基板上に形成されるｎ型の半導体層と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第１島領域を区分するｐ型の第１分離領域と、前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、前記第１島領域と離れて第２島領域を区分するｐ型の第２分離領域と、前記第１島領域内の表面層に形成されたｎ型のカソード領域と、前記第１分離領域と前記カソード領域との間で両者と離れて前記第１島領域内の表面層に形成されたｐ型のアノード領域と、少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、前記第１分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第１フローティング領域と、前記第２島領域内で前記半導体層の表面に形成された半導体素子と、前記半導体基板および前記第１分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置とする。
【００４１】
また、特許請求の範囲の請求項８に記載の発明によれば、請求項７に記載の発明において、前記絶縁分離領域が前記第１分離領域まで延在しているとよい。
また、特許請求の範囲の請求項９に記載の発明によれば、請求項７または８に記載の発明において、前記絶縁分離領域が空洞であるとよい。
【００４２】
また、特許請求の範囲の請求項１０に記載の発明によれば、請求項７ないし９のいずれか一項に記載の発明において、前記カソード領域と前記半導体素子とを電気的に接続するボンディングワイヤを備えるとよい。
【００４３】
また、特許請求の範囲の請求項１１に記載の発明によれば、請求項７ないし１０のいずれか一項に記載の発明において、前記第１フローティング領域と前記分離領域との間の前記半導体層の表面層にｎ型のコンタクト領域を備えるとよい。
【００４４】
また、特許請求の範囲の請求項１２に記載の発明によれば、請求項１１に記載の発明において、前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えるとよい。
【発明の効果】
【００４５】
この発明では、ブートストラップダイオード下にＳＯＮ構造の空洞やＳＯＩ基板の酸化膜などで絶縁分離領域を形成し、ブートストラップダイオードとグランド電位となるＧＮＤｐ領域との間のｎ-エピ層にその絶縁分離領域に達するフローティングｐ領域を形成することで、外部のブートストラップコンデンサ充電時のｐ-基板へのホールによるリーク電流を抑えることができる。
【図面の簡単な説明】
【００４６】
【図１】この発明の第１実施例の高耐圧集積回路装置１００の要部断面図である。
【図２】図１のブートストラップダイオードＤｂ付近の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した要部断面図である。
【図３】高耐圧集積回路装置１００を構成する主回路駆動回路およびブートストラップ回路の要部ブロック図である。
【図４】空洞３をＧＮＤｐ領域４に接するように形成した高耐圧集積回路装置の要部断面図を示す。
【図５】ハイサイド側にあるロジック部がＧＮＤｐ領域４の外側に配置された高耐圧集積回路装置の要部平面図である。
【図６】この発明の第２実施例の高耐圧集積回路装置２００の要部断面図である。
【図７】この発明の第３実施例の高耐圧集積回路装置３００の要部断面図である。
【図８】この発明の第４実施例の高耐圧集積回路装置４００の要部断面図である。
【図９】この発明の第５実施例の高耐圧集積回路装置５００の要部断面図である。
【図１０】この発明の第６実施例の高耐圧集積回路装置６００の要部断面図である。
【図１１】モータ制御用インバータを構成するパワーモジュールと主回路駆動回路の要部構成図である
【図１２】主回路駆動回路を構成する各要素の要部配置図である。
【図１３】ＬＳＵの基本構成図である。
【図１４】図１１の上アームにあるＩＧＢＴであるＱ１を駆動する図１２に示したＧＤＵ−ＵとＧＤＵ−Ｘ、及びＬＳＵ及びブートストラップダイオードＤｂを１チップ化した場合の回路構成図である。
【図１５】エピタキシャル基板上にゲート駆動用回路、及びブートストラップダイオードを集積化した場合のＨＶゲートドライバＩＣの要部断面図である。
【図１６】従来の高耐圧集積回路装置を構成する主回路駆動回路部の要部断面図である。
【図１７】ブートストラップダイオードＤｂのアノード電圧とホール電流の関係を示す図である。
【発明を実施するための形態】
【００４７】
実施の形態を以下の実施例で説明する。
【実施例１】
【００４８】
図１から図３は、この発明の実施例１に関係する図であり、図１はロジック部を含めた要部断面図、図２は図１の点線５１で囲まれた箇所のブートストラップダイオードの構成図、図３は主回路を含めた全体の回路ブロック図である。図３の点線５２で囲まれた箇所の一部の断面図が図１の断面図である。つぎにこれらの図を詳細に説明をする。
【００４９】
図１は、この発明の第１実施例の高耐圧集積回路装置１００の要部断面図である。この図はＵ相部分のＧＤＵの一部とブートストラップダイオードに関係する箇所の断面図である。
【００５０】
図１において、高耐圧集積回路装置１００は、ｐ-基板１上に形成されるｎ-エピ層２（エピタキシャル成長層）の表面層に形成されるｐチャネルＭＯＳＦＥＴ３１とｐオフセット領域と、ｐオフセット領域２１内に形成されるｎチャネルＭＯＳＦＥＴ３２とを備えている。この半導体素子であるｐチャネルＭＯＳＦＥＴ３１とｎチャネルＭＯＳＦＥＴ３２でＧＤＵ内のＣＭＯＳ回路３３が形成される。このＣＭＯＳ回路３３はロジック回路である。
【００５１】
また、ｎ-エピ層２の表面層にＣＭＯＳ回路３３と離して形成されるｎ+領域７と、ｎ+領域７と離して形成されるｐ+領域６と、このｐ+領域６と離して形成されるフローティングｐ領域５からなる。このｎ+領域７とｐ+領域６でブートストラップダイオードＤｂが形成され、ｎ+領域７がカソード領域、ｐ+領域６がアノード領域となる。
【００５２】
また、フローティングｐ領域５と離して形成されるＧＮＤｐ領域４と、ｐ-基板１の表面層に形成されフローティングｐ領域５と接し、さらにカソード領域であるｎ+領域７下まで延在するＳＯＮ構造３５を構成する空洞３からなる。このＧＮＤｐ領域４とは、ｐ-基板１をＧＮＤ電位に固定するためのｐ+領域のことである。
【００５３】
この高耐圧集積回路装置１００の製造方法を説明する。ｐ-基板１の表面に微細なホールトレンチを複数形成し、水素雰囲気で１０００℃以上の温度で熱処理することでｐ-基板１の表面層にＳＯＮ構造３５が形成される。このＳＯＮ構造３５が形成されたｐ-基板１の上面全域にｎ-エピ層２を形成する。その後で、フローティングｐ領域５、ＧＮＤｐ領域４、ブートストラップダイオードＤｂおよびＣＭＯＳ回路３３などをｎ-エピ層２に形成する。
【００５４】
このｎ-エピ層２を形成するときに、ｐ-基板１の表面層がｎ型に反転してｎ-半導体層２ｄになる。ＳＯＮ構造３５を構成する空洞３上の半導体層（ＣＡＰ層と呼ばれる層）もｎ-半導体層２ａとなり、このｎ-半導体層２ａはｎ-半導体層２ｄに含まれる。尚、ｎ-エピ層２は本来はｎ-半導体層２ｂであるが、ここでは説明の都合上ｎ-半導体層２ｄを含めｎ-半導体層２ｂとｎ-半導体層２ｄを合わせた層とする。
【００５５】
空洞３上の全体のｎ-半導体層２ｃはｎ-半導体層２ａとｎ-半導体層２ｂを合せた層となる。もし、ＣＡＰ層が厚くｎ-半導体層２ａが空洞３に達しない場合やｎ-半導体層２ｄの不純物濃度をｎ-半導体層２ｂより高くしたい場合には、ｎ-半導体層２ｄに高濃度のｎ型不純物を拡散すればよい。
【００５６】
前記のＧＮＤｐ領域４はＧＮＤ端子１１に接続し、ｐ+領域６はＶＤＤ端子１２に接続する。ｎ+領域７はＵ−ＶＣＣ端子１３に接続し、Ｕ−ＶＣＣ端子１３は外付けのブートストラップコンデンサＣ１の高電位側に接続し、さらにＣＭＯＳ回路３３を構成するｐチャネルＭＯＳＦＥＴ３１のｐソース領域１８に接続する。Ｃ１の低電位側はＣＭＯＳ回路３３を構成するｎチャネルＭＯＳＦＥＴ３２のｎソース領域２２に接続し、さらに、Ｕ−ＯＵＴ端子１４に接続する。ｐチャネルＭＯＳＦＥＴ３１のｐドレイン領域１９とｎチャネルＭＯＳＦＥＴ３２のｎドレイン領域２３が接続し、Ｕ−ＧＡＴＥ端子１５に接続する。前記のＣＭＯＳ回路３３はハイサイド回路であり、高電位の浮遊電位領域内に形成される。ＶＤＤ端子１２はローサイド回路を駆動する制御電源の高電位側端子であり、制御電源は低電圧電源である。Ｕ−ＶＣＣ端子１３は、ハイサイド回路を駆動する制御電源の高電位側端子であり、Ｕ−ＯＵＴ端子１４の中間電位を基準にしたＶＤＤ電源１６の高電位側電位とほぼ等しくなる。Ｕ−ＯＵＴ端子１４の中間電位は主回路電源である高圧電源ＶＣＣ２の高電位側電位ＶＣＣ２Ｈ〜低電位側電位ＶＣＣ２Ｌの間で変動する。前記したことは、Ｕ相について説明したがＶ相およびＷ相についても同様である。
【００５７】
尚、図中の符号で、８，９，１０，２６，２７，２９，３０は各領域に接続する電極であり２５，２８はゲート電極である。また、２０，２４はｎコンタクト領域およびｐコンタクト領域である。また、ＧＮＤｐ領域４の表面層はコンタクト領域としてのｐ+領域が形成されている。また、アノード領域のｐ+領域６は、ｐ領域の表面層にコンタクト領域のｐ+領域が形成された構造をしており、カソード領域のｎ+領域７は、ｎ領域の表面層にコンタクト領域のｎ+領域が形成された構造をしている。
【００５８】
図２は、ＧＤＵとそれを囲む耐圧構造部にブートストラップダイオードＤｂが形成された図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
【００５９】
ｐ-基板１とｎ-エピ層２の間に部分的に空洞３が形成され、この空洞３に接するようにフローティングｐ領域５が形成され、このフローティングｐ領域５に囲まれてアノード領域となるｐ+領域６およびこのｐ+領域６に囲まれてカソード領域となるｎ+領域７が形成される。また、ｐ-基板１に達するＧＮＤｐ領域４が形成され、フローティングｐ領域５がこのＧＮＤｐ領域４で取り囲こまれる。また、ハイサイド側のロジック部（図ではＬｏｇｉｃと書かれている）はカソード領域であるｎ+領域７で取り囲まれる。このロジック部は図１のＣＭＯＳ回路３３などで構成され、図３のＧＤＵ−Ｕの回路が含まれる。
【００６０】
ｎ-エピ層２の表面にＬＯＣＯＳ４１が形成され、このＬＯＣＯＳ４１の開口部にＧＮＤｐ領域４と接続するＧＮＤ電極８、ｐ+領域６と接続するアノード電極９、ｎ+領域７と接続するカソード電極１０が形成される。ＧＮＤ電極８にＧＮＤ端子１１が接続し、アノード電極９にＶＤＤ端子１２が接続し、カソード電極１０にＵ−ＶＣＣ端子１３が接続する。
【００６１】
図３は、高耐圧集積回路装置１００を構成する主回路駆動回路およびブートストラップ回路の要部ブロック図である。図３では主回路を構成する上アーム出力素子Ｑ１（Ｕ相）と下アーム出力素子Ｑ４（Ｘ相）およびそれらと逆並列接続するダイオードＤ１，Ｄ４も示した。
【００６２】
図３において、主回路駆動回路は、ＨＶゲートドライバＩＣと称せられる高耐圧集積回路装置１００に形成され、主回路（ここでは３相インバータ回路のＵ相とＸ相を示す）を構成する上アーム出力素子Ｑ１と下アーム出力素子Ｑ４のゲートを駆動する回路である。上アーム出力素子Ｑ１と下アーム出力素子Ｑ４の接続点は主回路の中間点端子ＯＵＴであり、高耐圧集積回路装置１００のＵ−ＯＵＴ端子１４に接続し、また図示しない負荷（モータなど）に接続する。Ｕ−ＯＵＴ端子１４（ＯＵＴ端子）は中間電位にあり、主回路電源である高圧電源ＶＣＣの高電位側電位ＶＣＣ２Ｈ〜低電位側電位ＶＣＣ２Ｌの間で変動する。
【００６３】
外付けの上アーム出力素子Ｑ１、下アーム出力素子Ｑ４として、それぞれ、ＩＧＢＴを用いた場合の例で説明する。このＩＧＢＴの代わりにＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）、ＧＴＯ（ゲートターンオフサイリスタ）、サイリスタ、ＳＩＴ（静電誘導型トランジスタ）、ＳＩ（静電誘導）サイリスタ等の他の出力素子を用いても構わない。
【００６４】
上アーム出力素子Ｑ１のコレクタ電極は高圧電源ＶＣＣ２のＶＣＣ２Ｈ端子に、下アーム出力素子Ｑ４のエミッタ電極は接地電位にあるＧＮＤ端子（ＶＣＣ２Ｌ端子）に接続されている。そして上アーム出力素子Ｑ１のエミッタ電極と、下アーム出力素子Ｑ４のコレクタ電極とが、中間電位となる中間点端子ＯＵＴに接続され、この中間点端子ＯＵＴは図示していない負荷と接続される。各相の中間点端子ＯＵＴには図１１に示すようにＵ−ＯＵＴ端子，Ｖ−ＯＵＴ端子，Ｗ−ＯＵＴ端子に接続する。
【００６５】
上アーム出力素子Ｑ１には上アームダイオードＤ１（還流ダイオード）が、下アーム出力素子Ｑ４には下アームダイオードＤ４（還流ダイオード）が逆並列接続されている。
図３に示すように、上アーム出力素子Ｑ１は、フローティング状態（浮遊電位状態）の上アームドライバＧＤＵ−Ｕにより駆動される。つまり外付けの上アーム出力素子Ｑ１の制御電極にはＨＶゲートドライバＩＣの上アームドライバＧＤＵ−Ｕの出力端子Ｕ−ＧＡＴＥが接続される。
【００６６】
一方、外付けの下アーム出力素子Ｑ４の制御電極にはＨＶゲートドライバＩＣの下アームドライバＧＤＵ−Ｘの出力端子Ｘ−ＧＡＴＥが接続される。上アームドライバＧＤＵ−Ｕは内部電源であるＵ−ＶＣＣ電源の高電位側端子（Ｕ−ＶＣＣ端子１３）と中間点端子ＯＵＴ（Ｕ−ＯＵＴ端子１４）間に接続され、所定の電源電圧（Ｃ１電圧＝ＶＤＤ電圧）が供給される。前記の上アームドライバＧＤＵ−Ｕは高電位で浮遊電位にあるハイサイド回路であり、下アームドライバＧＤＵ−Ｘは低電位で固定電位にあるローサイド回路である。
【００６７】
また、下アームドライバＧＤＵ−Ｘは低電圧電源であるＶＤＤ電源１６の高電位側端子であるＶＤＤ端子１２と接地電位にあるＧＮＤ端子１１間に接続され、所定の電源電圧（ＶＤＤ電圧）が供給される。図１２、図１３に示すように、上アームドライバＧＤＵ−ＵにはＬＳＵにある高耐圧ｎチャネルＭＯＳＦＥＴ６１を介して、制御回路部ＣＵから上アーム用制御信号が、下アームドライバＧＤＵ−Ｘには制御回路部ＣＵから直接下アーム用制御信号が入力される。
【００６８】
図示していないが、上アームドライバＧＤＵ−Ｕは上アームＣＭＯＳインバータと上アーム・バッファアンプおよび上アーム・コントロールロジックから構成されている。一方、下アームドライバＧＤＵ−Ｘは下アームＣＭＯＳインバータと、下アーム・バッファアンプおよび下アーム・コントロールロジックとから構成されている。
【００６９】
図３に示す構成において、上アーム出力素子Ｑ１および下アーム出力素子Ｑ４は、上アームドライバＧＤＵ−Ｕおよび下アームドライバＧＤＵ−Ｘにより駆動され、それぞれ交互にオン／オフを行う。
【００７０】
したがって中間点端子ＯＵＴの電位（中間電位）は上アーム出力素子Ｑ１および下アーム出力素子Ｑ４の交互のオン／オフに伴って、接地電位（ＧＮＤ＝ＶＣＣ２Ｌ）と高圧電源ＶＣＣ２の高電位側電位（ＶＣＣ２Ｈ）の間で上昇・下降を繰り返す。上アーム出力素子Ｑ１と下アーム出力素子Ｑ４との交互のオン／オフの際のブートストラップ回路（ブートストラップダイオードＤｂとブートストラップコンデンサＣ１）の動作については、前記したように、ブートストラップコンデンサＣ１は、上アーム出力素子Ｑ１がオフの場合でかつ、中間点端子ＯＵＴの電位がグランド電位まで下げられた時のみ充電するため、ローサイドスイッチ（下アーム出力素子Ｑ４）のオンタイム（あるいはハイサイドスイッチ（上アーム出力素子Ｑ１）のオフタイム）は、ハイサイドドライバＧＤＵ−ＵによってブートストラップコンデンサＣ１から引き出される電荷が完全に補充されるのに十分な長さにしなければならない。
【００７１】
また、高耐圧ブートストラップダイオードＤｂの逆耐圧は、前記主回路の電源電圧ＶＣＣ２Ｈに前記下アーム出力素子のゲートに制御信号を伝送する低電圧電源の電源電圧ＶＤＤを加算した電圧以上に高い電圧にする。
【００７２】
図２において、ブートストラップダイオードＤｂは、ｐｎダイオードであり、Ｄｂのｎ+領域７とｐ+領域６およびフローティングｐ領域５は空洞３上のｎ-半導体層２ｃに形成される。ＳＯＮ構造３５を構成する空洞３上のｎ-半導体層２ａの厚さが２〜６μｍ程度で、例えば４μｍであり、その上のｎ-半導体層２ｂの厚さは５〜５０μｍ程度で、例えば１０μｍである。つまり、空洞３上の全体のｎ-半導体層２ｃの厚さは、空洞３上のｎ-半導体層２ａとその上のｎ-半導体層２ｂを加えた厚さであり、例えば１４μｍ程度である。空洞３の厚さＱが大きく、幅Ｐが広くなるほど空洞３は潰れやすくなるので、空洞３の厚さＱは６μｍ程度以下に、幅Ｐは１００μｍ〜２００μｍ程度以下とするとよい。
【００７３】
また、１２００Ｖクラスの高耐圧レベルシフタを想定した場合、ｐ-基板１としては比抵抗率２５０〜４００Ω・ｃｍ程度のものを用いる。
つぎに、ＳＯＮ構造３５の空洞３の形成方法を説明する。支持基板であるｐ-基板１にマスク酸化膜（熱酸化）を形成し、トレンチホールのパターニング後にドライエッチングでトレンチのエッチングを行う。
【００７４】
つぎに、エッチング後はウェットエッチングでマスク酸化膜を除去し、１０００〜１２００℃高温下の不活性ガス雰囲気（例えば水素ガス）でアニール処理を行う。
このアニール後はトレンチホールパターンの上部が塞がり空洞３が形成される。
【００７５】
ここで、電解エッチングなどでポーラスシリコンを形成し、高温下の不活性ガス雰囲気でアニール処理を行い、空洞３を形成してもよい。空洞３形成後、ｎ-エピ層２の成長をさせる。ｎ-エピ層２の不純物濃度は１×１０14〜１×１０16／ｃｍ3程度である。
【００７６】
図２に示されているように、空洞３に接するフローティングｐ領域５、ＧＮＤ端子１１に接続するＧＮＤｐ領域４および空洞３上にＤｂのｐ+領域６とｎ+領域７をそれぞれ形成するために、パターニング後にリン・ボロンのイオン注入を行う。ドーズ量は次の通りである。Ｄｂのｐ+領域６は１×１０12〜１×１０14／ｃｍ2、Ｄｂのｎ+領域７は１×１０15／ｃｍ2、フローティングｐ領域５は１×１０12〜５×１０14／ｃｍ2、ＧＮＤｐ領域４は１×１０12〜１×１０14／ｃｍ2程度である。
【００７７】
フローティングｐ領域５を空洞３にまで拡散させ、かつＧＮＤｐ領域４をｐ-基板１に達するように拡散させるため、イオン注入後に１１００〜１２００℃程度で１０時間ほどアニール処理をする。このフローティングｐ領域５によって、ＶＤＤ端子１２に接続されたＤｂのｐ+領域６からＧＮＤ端子１１に接続するｐ-基板１への正孔によるリーク電流を抑えることができる。
【００７８】
ここでＤｂのｐ+領域６とｎ+領域７が空洞３にまで拡散してもかまわない。但し、Ｄｂのｐ+領域６、フローティングｐ領域５およびＧＮＤｐ領域４同士が接続しないように、互いに隙間を設ける。Ｄｂのｐ+領域６とｎ+領域７の間隔は１００μｍ程度に設定し、ｐ+領域６とフローティングｐ領域５の間はＶＤＤ電源電圧（例えば、１５Ｖ程度）でパンチスルーしない広さに空ける。
【００７９】
図１に示すように、半導体層の表面構造は、ｐ+領域６であるアノード領域とアノード電極９（ＶＤＤ端子１２に接続）、ｎ+領域７であるカソード領域とカソード電極１０（Ｕ−ＶＣＣ端子１３に接続）、ｐ+領域であるＧＮＤｐ領域４とＧＮＤ電極８、図２（ｂ）に示すように、フィールド酸化膜であるＬＯＣＯＳ４１、ＴＥＯＳ（テトラエトキシシラン）やＢＰＳＧ（ボロン・リンガラス）などのシリコン酸化膜である層間絶縁膜４２およびシリコン窒化膜であるパッシベーション膜４３により構成されている。
【００８０】
ここで、空洞３形成後にｎ-エピ層２ではなくｐ-エピ層を成長させ、リン不純物を注入し拡散することで、図２（ｂ）のＧＮＤｐ領域４とフローティングｐ領域５の間のｎ領域と、フローティングｐ領域５からＤｂのカソード領域であるｎ+領域７までの間のｎ領域を形成してもよい。不純物注入後、１１００〜１２００℃で１０時間ほどアニール処理を行い、これらのｎ領域を空洞の深さまで拡散させる。このとき、これらのｎ領域の濃度は１×１０14〜１×１０17／ｃｍ3程度である。この場合、図２（ｂ）のフローティングｐ領域５はｐ-エピ層２に置き換わる。または、ｎ-エピ層２ではなくｐ-エピ層を成長させ、ＧＮＤｐ領域４からｎ+領域７までの間のｎ領域を一体として形成し、その後にＧＮＤｐ領域４を形成してもよい。
【００８１】
また、図４に示すように、前記の空洞３をＧＮＤｐ領域４に接するように形成しても良い。
第１実施例で示したようにフローティングｐ領域５を設けることで、外付けのブートストラップコンデンサＣ１を充電する時に、ｐ-基板１へのホールによるリーク電流を抑えることができる。また、ホールによるリーク電流を抑えることで、消費電力が小さく高機能なゲートドライブ回路を有する高耐圧集積回路装置１００を実現できる。
【００８２】
また、ブートストラップダイオードＤｂをｐ-基板１に形成すること（内蔵化）によって、このブートストラップダイオードＤｂを外付けした場合に比べてプリント基板など導電パターン付絶縁基板の省面積化ができる。
【００８３】
また、空洞３はブートストラップダイオードＤｂの島領域（帯状のリング領域）に部分的に形成すればよいので、ウェハ（ｐ-基板１）の反りに与える影響は少ない。
また、部分ＳＯＮ形成には、トレンチホール形成工程（マスク酸化，パターニング，トレンチエッチング）・水素アニール工程・エピ成長工程を加えるだけでよいので、第５実施例に示すＳＯＩ基板を用いる場合より製造コストを抑えることができる。
【００８４】
図５は、ハイサイド側にあるロジック部がＧＮＤｐ領域４の外側に配置された要部平面図である。
ブートストラップダイオードＤｂのカソード領域であるｎ+領域７はボンディングワイヤ４５でハイサイド側にあるロジック部と接続される。このハイサイド側にあるロジック部もまたブートストラップダイオードＤｂを取り囲むＧＮＤｐ領域４とは別のＧＮＤｐ領域４で取り囲まれている。このロジック部は図１のＣＭＯＳ回路３３などで構成され、図３のＧＤＵ−Ｕが含まれる。
【００８５】
また、空洞３を形成する範囲は、最小でフローティングｐ領域５からｎ+領域７である。また、これより広くしてハイサイド側のロジック部下まで形成しても構わない。空洞３が広いほどｐ-基板１へのホールによるリーク電流が小さくなる。
【００８６】
つぎに、前記の空洞３の厚さについて説明する。一般にリサーフ（ＲＥＳＵＲＦ）効果を損なわないときの誘電体分離半導体装置の耐圧Ｖｂｒはポアソン式を変換して式（１）で表される。
【００８７】
Ｖｂｒ＝Ｅｃｒ×（ｄ／２＋Ｔｏｘ×εｓｉ／εｏｘ）・・・（１）
ここでＥｃｒは臨界電界、ｄはｎ-型半導体層の厚さ、Ｔｏｘは誘電体層の厚さ、εｓｉはシリコンの比誘電率、εｏｘは誘電体の比誘電率である。
【００８８】
誘電体層が空洞３の場合、εｏｘに対応する空洞３の誘電率εcabityは１となり、Ｅｃｒ＝３×１０5（Ｖ／ｃｍ），ｄ＝１０μｍ，εｓｉ＝１１．７で、Ｔｏｘに対応する空洞３の厚さＴcabity＝４μｍを代入するとＶｂｒ＝１５５０Ｖとなる。この空洞３の厚さはＳＯＩ基板を用いるときの酸化膜の厚さの１／４程度になる。
【００８９】
一般に高耐圧集積回路装置１００に搭載されるレベルシフタＬＳＵや高耐圧ブートストラップダイオードＤｂの耐圧は１２００Ｖ製品仕様の場合にはｎ-半導体層（ｎ-エピ層２）の比抵抗バラツキ、空洞３の厚さバラツキ、さらに外付け部品のパワートランジスタＱ１，Ｑ４の実耐圧などを加味すると最低でも１５００Ｖ程度の耐圧が要求される。（１）式から、誘電体分離半導体装置の高耐圧化にはｎ-半導体層（ｎ-エピ層２）、または誘電体層の厚膜化を行えばよいことがわかるが、誘電体層を空洞３とした場合、空洞３を厚くしてしまうと、空洞３が潰れてしまう。よって空洞３の厚さは４〜６μｍ程度が好適である。
【００９０】
また、空洞３にアノード領域となるｐ+領域６およびカソード領域となるｎ+領域７を接するように形成しても構わない。
【実施例２】
【００９１】
図６は、この発明の第２実施例の高耐圧集積回路装置２００の要部断面図である。これは、フローティングｐ領域５とＧＮＤｐ領域４の間にあるｎ-エピ層２をコンタクト領域であるｎ+領域３７を介してＶＤＤ端子１２に接続した場合の断面構造図である。
【００９２】
フローティングｐ領域５とＧＮＤ端子１１に接続されたＧＮＤｐ領域４の間に挟まれたｎ-エピ層２をコンタクト領域であるｎ+領域３７を介してＶＤＤ端子１２に接続する。
こうすることで、実施例１の効果に加えて、ＶＤＤ端子１２に正電圧サージが入力したときに、ＧＮＤｐ領域４とｎ-エピ層２のｐｎ接合のアバランシェで発生する電子がフローティングｐ領域５に入りことを防止する。これによってフローティングｐ領域５の電位低下が防止され通常動作でフローティングｐ領域５とこのフローティングｐ領域５とｐ+領域６の間にあるｎ-エピ層２とで構成されるｐｎ接合３８がアバランシェを起こすことが防止される。その結果、通常動作時の消費電流を減少させることができる。
【実施例３】
【００９３】
図７は、この発明の第３実施例の高耐圧集積回路装置３００の要部断面図である。これは、Ｄｂのｎ+領域７であるカソード領域側にもフローティングｐ領域３９を形成した場合である。
【００９４】
この構成とすることで、ホールがＤｂのｐ+領域６（アノード領域）からｐ-基板１へ流れる正孔によるリーク電流を防ぐことができる。
【実施例４】
【００９５】
図８は、この発明の第４実施例の高耐圧集積回路装置４００の要部断面図である。これは、Ｄｂのｎ+領域７であるカソード領域側にもフローティングｐ領域５を形成した場合である。
【００９６】
実施例３との違いは、フローティングｐ領域５とＧＮＤ端子１１に接続されたＧＮＤｐ領域４の間に挟まれたｎ-エピ層２をコンタクト領域であるｎ+領域３７を介してＶＤＤ端子１２に接続した点である。こうすることで、実施例３の効果に加えて、ＶＤＤ端子１２に正電圧サージが入力したときに、ＧＮＤｐ領域４とｎ-エピ層２のｐｎ接合のアバランシェで発生する電子がフローティングｐ領域５に入ることを防止する。これによってフローティングｐ領域５の電位低下が防止され、通常動作でフローティングｐ領域５とｎ-エピ層２のｐｎ接合３８がアバランシェを起こすことが防止される。その結果、通常動作時の消費電流を減少させることができる。
【実施例５】
【００９７】
図９は、この発明の第５実施例の高耐圧集積回路装置５００の要部断面図である。図１との違いは、部分ＳＯＮ構造３５の代わりに部分ＳＯＩ基板４０を用いた点である。この場合の絶縁膜である酸化膜４０ａの厚さは、１５００Ｖ程度の耐圧では１５μｍ(εox＝３．９で計算)程度必要となりＳＯＮ構造の空洞３の場合に比べて４倍程度厚く製造コストが増大する。また、全面が酸化膜であるＳＯＩ基板を用いても構わない。
【実施例６】
【００９８】
図１０は、この発明の第６実施例の高耐圧集積回路装置５００の構成図であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＺ−Ｚ線で切断した要部断面図である。
これはロジック部とレベルシフト回路を形成した領域の平面図である。ブートストラップダイオードＤｂはロジック部を挟んでレベルシフト回路と反対側に形成されている。
【００９９】
ＧＮＤｐ領域４は全体を取り囲んでいる。フローティングｐ領域５は、ブートストラップダイオードＤｂとロジック部をレベルシフト回路側を除いて取り囲んでいる。カソード領域であるｎ+領域７はフローティングｐ領域５に対向して形成される。アノード領域であるｐ+領域６はｎ+領域７に対向してＸ−Ｘ線上に形成しその長さはｎ+領域７より大幅に短くする。
【０１００】
また、レベルシフト回路形成領域下にもＳＯＮ構造の空洞３をＧＮＤｐ領域４に接するように形成する。また、空洞３は、ｎ+領域７からフローティングｐ領域５との間のｐ-基板１とｎ-エピ層２の界面に形成される。空洞３は、ロジック回路を囲むように環状に形成することが望ましい。また、空洞３をＧＮＤｐ領域４内全面に形成してもよい。
【０１０１】
ｐ+領域６からｎ-エピ層２に注入された正孔はｎ+領域７に大部分は吸い取られが多少はｎ+領域７とフローティングｐ領域５に挟まれ、下側は空洞３があるｎ-エピ層２を長い距離（高い抵抗Ｒ）流れて行く。この箇所は抵抗が高いため、その少ない正孔もｎ+領域７に吸い取られる。また、フローティングｐ領域５が無いレベルシフト回路形成領域下には空洞３が形成されているため、ｐ-基板１への正孔による漏れ電流は極めて小さくなる。
【０１０２】
尚、図中の符号で５３，５４，５５はレベルシフト回路を構成するＭＯＳＦＥＴのドレイン、ソース、ゲートである。
【符号の説明】
【０１０３】
１ ｐ-基板
２ ｎ-エピ層
３ 空洞
４ ＧＮＤｐ領域
５，３９ フローティングｐ領域
６ ｐ+領域（アノード領域）
７ ｎ+領域（カソード領域）
８ ＧＮＤ電極
９ アノード電極
１０ カソード電極
１１ ＧＮＤ端子
１２ ＶＤＤ端子
１３ Ｕ−ＶＣＣ端子
１４ Ｕ−ＯＵＴ端子
１５ Ｕ−ＧＡＴＥ端子
１６ ＶＤＤ電源
１８ ｐソース領域
１９ ｐドレイン領域
２０ ｎコンタクト領域
２１ ｐオフセット領域
２２ ｎソース領域
２３ ｎドレイン領域
２４ ｐコンタクト領域
２５，２８ ゲート電極
２６，２９ ソース電極
２７，３０ ドレイン電極
３１ ｐチャネルＭＯＳＦＥＴ
３２ ｎチャネルＭＯＳＦＥＴ
３３ ＣＭＯＳ回路
３５ ＳＯＮ構造
４０ 部分ＳＯＩ基板
４１ ＬＯＣＯＳ
４２ 層間絶縁膜
４３ パッシベーション膜
４５ ボンディングワイヤ
５１，５２ 点線
５３ ドレイン
５４ ソース
５５ ゲート
１００，２００，３００，４００，５００ 高耐圧集積回路装置
Ｄｂ ブートストラップダイオード
Ｃ１ ブートストラップコンデンサ
【特許請求の範囲】
【請求項１】
ｐ型の半導体基板と、
前記半導体基板上に形成されるｎ型の半導体層と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、島領域を区分するｐ型の分離領域と、
前記島領域内の表面層に形成されたｎ型のカソード領域と、
前記分離領域と前記カソード領域との間で両者と離れて前記島領域内の表面層に形成されたｐ型のアノード領域と、
少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、
前記分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第１フローティング領域と、
前記島領域内の前記カソード領域より内側で前記半導体層の表面に形成された半導体素子と、
前記半導体基板および前記分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置。
【請求項２】
前記絶縁分離領域が前記分離領域まで延在していることを特徴とする請求項２に記載の半導体装置。
【請求項３】
前記絶縁分離領域が空洞であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記カソード領域と前記半導体素子との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第２フローティング領域を備えることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１フローティング領域と前記分離領域との間の前記半導体層の表面層にｎ型のコンタクト領域を備えることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
【請求項６】
前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
ｐ型の半導体基板と、
前記半導体基板上に形成されるｎ型の半導体層と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第１島領域を区分するｐ型の第１分離領域と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、前記第１島領域と離れて第２島領域を区分するｐ型の第２分離領域と、
前記第１島領域内の表面層に形成されたｎ型のカソード領域と、
前記第１分離領域と前記カソード領域との間で両者と離れて前記第１島領域内の表面層に形成されたｐ型のアノード領域と、
少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、
前記第１分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第１フローティング領域と、
前記第２島領域内で前記半導体層の表面に形成された半導体素子と、
前記半導体基板および前記第１分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置。
【請求項８】
前記絶縁分離領域が前記第１分離領域まで延在していることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記絶縁分離領域が空洞であることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記カソード領域と前記半導体素子とを電気的に接続するボンディングワイヤを備えることを特徴とする請求項７ないし９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１フローティング領域と前記分離領域との間の前記半導体層の表面層にｎ型のコンタクト領域を備えることを特徴とする請求項７ないし１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えることを特徴とする請求項１１に記載の半導体装置。
【請求項１】
ｐ型の半導体基板と、
前記半導体基板上に形成されるｎ型の半導体層と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、島領域を区分するｐ型の分離領域と、
前記島領域内の表面層に形成されたｎ型のカソード領域と、
前記分離領域と前記カソード領域との間で両者と離れて前記島領域内の表面層に形成されたｐ型のアノード領域と、
少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、
前記分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第１フローティング領域と、
前記島領域内の前記カソード領域より内側で前記半導体層の表面に形成された半導体素子と、
前記半導体基板および前記分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置。
【請求項２】
前記絶縁分離領域が前記分離領域まで延在していることを特徴とする請求項２に記載の半導体装置。
【請求項３】
前記絶縁分離領域が空洞であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記カソード領域と前記半導体素子との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第２フローティング領域を備えることを特徴とする請求項１ないし３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１フローティング領域と前記分離領域との間の前記半導体層の表面層にｎ型のコンタクト領域を備えることを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置。
【請求項６】
前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
ｐ型の半導体基板と、
前記半導体基板上に形成されるｎ型の半導体層と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、第１島領域を区分するｐ型の第１分離領域と、
前記半導体層の表面から前記半導体基板との界面にかけて前記半導体層内部に形成され、前記第１島領域と離れて第２島領域を区分するｐ型の第２分離領域と、
前記第１島領域内の表面層に形成されたｎ型のカソード領域と、
前記第１分離領域と前記カソード領域との間で両者と離れて前記第１島領域内の表面層に形成されたｐ型のアノード領域と、
少なくとも前記カソード領域、前記アノード領域および前記カソード領域と前記アノード領域の間の下方に位置し、前記半導体層と前記半導体基板との界面に形成された絶縁分離領域と、
前記第１分離領域と前記アノード領域との間で両者と離れて前記半導体層の表面から前記絶縁分離領域にかけて前記半導体層内部に形成されたｐ型の第１フローティング領域と、
前記第２島領域内で前記半導体層の表面に形成された半導体素子と、
前記半導体基板および前記第１分離領域は前記アノード領域および前記カソード領域よりも低い電位が与えられる半導体装置。
【請求項８】
前記絶縁分離領域が前記第１分離領域まで延在していることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記絶縁分離領域が空洞であることを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記カソード領域と前記半導体素子とを電気的に接続するボンディングワイヤを備えることを特徴とする請求項７ないし９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第１フローティング領域と前記分離領域との間の前記半導体層の表面層にｎ型のコンタクト領域を備えることを特徴とする請求項７ないし１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記アノード領域に与える電位と同じ電位を前記コンタクト領域に与えることを特徴とする請求項１１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２２７３００（Ｐ２０１２−２２７３００Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９２５６８（Ｐ２０１１−９２５６８）
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１９日（２０１１．４．１９）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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