不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】空隙AG1の埋め込み絶縁膜4が除去される前に側壁保護膜3´にてトンネル絶縁膜5の側壁を覆うことにより、埋め込み絶縁膜4とトンネル絶縁膜5との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜5を保護できるようにする。
【解決手段】空隙AG1の埋め込み絶縁膜4が除去される前に側壁保護膜3´にてトンネル絶縁膜5の側壁を覆うことにより、埋め込み絶縁膜4とトンネル絶縁膜5との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜5を保護できるようにする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
NAND型フラッシュメモリなどの不揮発性半導体記憶装置において、高集積化を図るために、メモリセルが微細化されると、隣接ワード線間距離および隣接ビット線間距離が小さくなる。このため、ワード線方向またはビット線方向に隣接する浮遊ゲート電極間の寄生容量が増大し、メモリセルトランジスタのゲート長が1Xnm以下の世代では、書き込み速度の低下が顕著になるおそれがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】US2006/0001073
【特許文献2】US2006/0231884
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一つの実施形態の目的は、隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の不揮発性半導体記憶装置によれば、複数のメモリセルと、トレンチと、空隙とが設けられている。複数のメモリセルは、トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層されている。トレンチは、前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離する。空隙は、ワード線方向に隣接する前記電荷蓄積層間に設けられ、前記トレンチの底まで入り込んでいる。
【図面の簡単な説明】
【0006】
【図1】図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
【図2】図2は、第2実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
【図3】図3は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図4】図4は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図5】図5は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図6】図6は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図7】図7は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図8】図8は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図9】図9は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図10】図10は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図11】図11は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図12】図12は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図13】図13は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図14】図14は、第4実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
【図15】図15は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図16】図16は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図17】図17は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図18】図18は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図19】図19は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図20】図20は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図21】図21は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図22】図22は、第6実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す平面図である。
【図23】図23は、第6実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す断面図である。
【発明を実施するための形態】
【0007】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
(第1実施形態)
図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図1において、半導体基板1には、ビット線方向DBにトレンチ2が形成され、半導体基板1に形成されるメモリセルのアクティブエリアが分離されている。なお、メモリセルのアクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域およびソース/ドレイン領域を言う。また、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、GaInAsPまたはZnSeなどから選択することができる。
【0009】
そして、トレンチ2には、側壁絶縁膜3を介して埋め込み絶縁膜4が埋め込まれている。なお、側壁絶縁膜3は、ウェット処理に対してエッチングレートが低く(少なくとも埋め込み絶縁膜4のエッチングレートよりも低く)、埋め込み絶縁膜4は、ウェット処理に対してエッチングレートが高く(少なくとも側壁絶縁膜3のエッチングレートよりも高く)なるようにすることができる。例えば、側壁絶縁膜3としてはCVD(Chemical Vapor Deposition)酸化膜やALD(Atomic Layer Deposition)酸化膜など、埋め込み絶縁膜4としてはSOG(Spin On Glass)酸化膜や凝縮CVD酸化膜などを用いることができる。なお、トレンチ2に埋め込まれる埋め込み絶縁膜の構成は必ずしも2層構造でなくてもよく、例えば、1層構造または3層構造であってもよい。
【0010】
また、半導体基板1上のアクティブエリアには、トンネル絶縁膜5を介して浮遊ゲート電極6がメモリセルごとに形成されている。この浮遊ゲート電極6は電荷蓄積層として用いることができる。なお、トンネル絶縁膜5としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、CVD酸化膜であってもよいし、CVD酸窒化膜であってもよい。あるいは、Siを挟んだ絶縁膜であってもよいし、Siがドット状に埋め込まれた絶縁膜であってもよい。浮遊ゲート電極6は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよいし、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよいし、窒化膜であってもよい。
【0011】
浮遊ゲート電極6上には、電極間絶縁膜7を介して制御ゲート電極8がワード線方向DWに形成されている。なお、制御ゲート電極8はワード線を構成することができる。ここで、浮遊ゲート電極6と制御ゲート電極8との間のカップリング比を向上させるため、浮遊ゲート電極6の側壁に回り込むように制御ゲート電極8を形成することができる。
【0012】
制御ゲート電極8上にはカバー絶縁膜10が形成されている。なお、電極間絶縁膜7としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ONO膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極8は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極8は、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよい。また、カバー絶縁膜10としては、例えば、シリコン酸化膜を用いることができる。
【0013】
ここで、トレンチ2内に埋め込まれた埋め込み絶縁膜4の一部が除去されることで、ワード線方向DWに隣接する浮遊ゲート電極6間に空隙AG1が形成されている。空隙AG1は、トレンチ2に入り込むように形成されることで、浮遊ゲート電極6の下面よりも深い位置まで至るようにしてもよい。また、空隙AG1は、制御ゲート電極8下に潜るようにして隣接するメモリセルに渡ってトレンチ2内に連続して形成することができる。
【0014】
また、カバー絶縁膜10は、浮遊ゲート電極6間が完全に埋め込まれないようにして制御ゲート電極8間に掛け渡されることで、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2が形成されている。なお、空隙AG2は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。
【0015】
また、側壁絶縁膜3と埋め込み絶縁膜4との間には側壁保護膜3´が設けられている。なお、この側壁保護膜3´は、トンネル絶縁膜5および埋め込み絶縁膜4に対してウェット処理のエッチングレートが異なる材料で構成することができる。すなわち、埋め込み絶縁膜4よりも側壁保護膜3´のエッチングレートの方が低い第1の薬液にて埋め込み絶縁膜4をエッチングでき、埋め込み絶縁膜4よりも側壁保護膜3´のエッチングレートの方が高い第2の薬液にて側壁保護膜3´をエッチングできるように、側壁保護膜3´を選択することができる。また、この側壁保護膜3´は、空隙AG1の埋め込み絶縁膜4が除去される前はトレンチ2上に延伸され、トンネル絶縁膜5の側壁を覆うことができる。
【0016】
例えば、トンネル絶縁膜5および埋め込み絶縁膜4がシリコン酸化膜にて構成されている場合、側壁保護膜3´としてはシリコン窒化膜を用いることができる。また、第1の薬液としては弗酸、第2の薬液としては熱燐酸を用いることができる。
【0017】
ここで、浮遊ゲート電極6間に空隙AG1、AG2(例えば、空気の比誘電率は1)を設けることにより、浮遊ゲート電極6間に絶縁体(例えば、シリコン酸化膜の比誘電率は3.9)が埋め込まれた場合に比べて浮遊ゲート電極間の寄生容量を低減することができる。このため、浮遊ゲート電極間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。
【0018】
また、浮遊ゲート電極6の下面よりも深い位置まで空隙AG1を配置することにより、すなわち、空隙AG1が浮遊ゲート電極6の下面よりも低い位置に存在することにより、制御ゲート電極8と半導体基板1との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極6と制御ゲート電極8とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【0019】
また、空隙AG1の埋め込み絶縁膜4が除去される前に側壁保護膜3´にてトンネル絶縁膜5の側壁を覆うことにより、埋め込み絶縁膜4とトンネル絶縁膜5との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜5を保護することができる。
【0020】
(第2実施形態)
図2は、第2実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
図2において、ビット線方向DBにはトレンチ2が形成され、アクティブエリアAAはトレンチTCにて分離されている。また、ワード線方向DWには、ワード線WL0、WL1、・・がそれぞれ形成されるとともに、セレクトゲート電極SG1、SG2が形成されている。そして、セレクトゲート電極SG1、SG2間のアクティブエリアAA上にはビット線コンタクトCBがそれぞれ形成されている。
【0021】
そして、ビット線方向DBにはトレンチ2に沿って空隙AG1が形成されている。また、ワード線方向DWにおいて、ワード線WL0、WL1、・・間には空隙AG2が形成されている。
【0022】
ここで、空隙AG1は、ワード線WL0、WL1、・・下に潜るようにして隣接するメモリセルに渡ってトレンチTC内に連続して形成することができる。また、空隙AG1は、トレンチTCに沿ってセレクトゲート電極SG1、SG2下に存在するように形成することができ、トレンチTCに沿ってセレクトゲート電極SG1、SG2下を貫通するようにしてもよい。
【0023】
ここで、セレクトゲート電極SG1、SG2下にも空隙AG1を設けることにより、セレクトゲート電極SG1、SG2からチャネル領域に回り込むフリンジ容量を低減することができる。このため、ゲート電界によるチャネルの制御性および駆動性を向上させることができ、セレクトトランジスタのSファクタを改善することができる。
【0024】
(第3実施形態)
図3〜図13は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図9(a)〜図13(a)は図2のA−A線で切断した断面図、図9(b)〜図13(b)は図2のB−B線で切断した断面図、図3(a)〜図8(a)および図9(c)〜図13(c)は図2のC−C線で切断した断面図、図3(b)〜図8(b)および図9(d)〜図13(d)は周辺回路部で切断した断面図である。
【0025】
図3において、熱酸化などの方法を用いることにより、半導体基板1上にトンネル絶縁膜5を形成する。そして、CVDなどの方法を用いることにより、トンネル絶縁膜5上に浮遊ゲート電極材6´を成膜し、浮遊ゲート電極材6´上にハードマスクM1を形成する。なお、ハードマスクM1としては、例えば、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜、カーボンを含む有機膜などを用いることができる。
【0026】
次に、図4に示すように、フォトリソグラフィ技術を用いることにより、開口部K1、K1´が設けられたレジストパターンR1をハードマスクM1上に形成する。
【0027】
次に、図5に示すように、レジストパターンR1をマスクとしてハードマスクM1をパターニングした後、そのハードマスクM1をマスクとして浮遊ゲート電極材6´、トンネル絶縁膜5および半導体基板1をエッチングすることにより、半導体基板1にトレンチ2、2´を形成する。なお、トレンチ2´は、周辺回路の素子分離に用いることができる。
【0028】
次に、図6に示すように、ハードマスクM1を除去した後、CVDなどの方法を用いることにより、トレンチ2、2´の側壁が覆われるようにして側壁絶縁膜3および側壁保護膜3´を浮遊ゲート電極材6´上に順次形成する。そして、塗布やCVDなどの方法を用いることにより、トレンチ2、2´全体が埋め込まれるようにして側壁保護膜3´上に埋め込み絶縁膜4を形成する。
【0029】
次に、図7に示すように、CMPなどの方法を用いることにより、側壁絶縁膜3、側壁保護膜3´および埋め込み絶縁膜4を平坦化し、浮遊ゲート電極材6´の表面を露出させる。
【0030】
次に、図8に示すように、RIEなどの異方性エッチングを用いることにより、側壁絶縁膜3、側壁保護膜3´および埋め込み絶縁膜4の一部を除去し、浮遊ゲート電極材6´の側壁の一部を露出させる凹部11を形成する。なお、凹部11を形成する場合、側壁絶縁膜3、側壁保護膜3´および埋め込み絶縁膜4は、トンネル絶縁膜5より上に残存させることが好ましい。
【0031】
次に、図9に示すように、CVDなどの方法を用いることにより、浮遊ゲート電極材6´の側壁が覆われるようにして浮遊ゲート電極材6´上に電極間絶縁膜7を形成する。そして、CVDなどの方法を用いることにより、凹部11が埋め込まれるようにして制御ゲート電極材8´を電極間絶縁膜7上に成膜する。
【0032】
そして、CVDなどの方法を用いることにより、キャップ絶縁膜12およびハードマスクM2を制御ゲート電極材8´上に順次形成する。なお、キャップ絶縁膜12およびハードマスクM2としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィ技術を用いることにより、開口部K3が設けられたレジストパターンR3をハードマスクM2上に形成する。
【0033】
次に、図10に示すように、レジストパターンR3をマスクとしてハードマスクM2をパターニングした後、そのハードマスクM2をマスクとしてキャップ絶縁膜12、制御ゲート電極材8´、電極間絶縁膜7および浮遊ゲート電極材6´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極6を形成するとともに、電極間絶縁膜7を介して浮遊ゲート電極6上に配置された制御ゲート電極8およびセレクトゲート電極13をワード線方向DWに形成する。ここで、セレクトゲート電極13は、開口部K2´を介してその下の浮遊ゲート電極6と接続される。
【0034】
次に、図11に示すように、CVDなどの方法を用いることにより、電極間絶縁膜7の側壁が覆われるように側壁バッファ膜21および側壁保護膜22をキャップ絶縁膜12上に形成する。そして、RIEなどの異方性エッチングを用いることにより、側壁バッファ膜21および側壁保護膜22を薄膜化し、埋め込み絶縁膜4の表面を露出させる。なお、側壁保護膜22は、電極間絶縁膜7および埋め込み絶縁膜4に対してウェット処理のエッチングレートが異なる材料で構成することができる。すなわち、埋め込み絶縁膜4よりも側壁保護膜22のエッチングレートの方が低い第1の薬液にて埋め込み絶縁膜4をエッチングでき、埋め込み絶縁膜4よりも側壁保護膜22のエッチングレートの方が高い第2の薬液にて側壁保護膜22をエッチングできるように、側壁保護膜22を選択することができる。
【0035】
例えば、電極間絶縁膜7および埋め込み絶縁膜4がシリコン酸化膜にて構成されている場合、側壁保護膜22としてはシリコン窒化膜を用いることができる。また、第1の薬液としては弗酸、第2の薬液としては熱燐酸を用いることができる。
【0036】
また、側壁バッファ膜21は、側壁保護膜22よりも電極間絶縁膜7に対する応力差が小さくなるように選択することができる。例えば、側壁保護膜22がシリコン窒化膜にて構成されている場合、側壁バッファ膜21としてはシリコン酸化膜を用いることができる。
【0037】
次に、図12に示すように、ウェットエッチングなどの方法を用いることにより、埋め込み絶縁膜4の一部を除去し、ワード線方向DWに隣接する浮遊ゲート電極6間に空隙AG1を形成する。なお、埋め込み絶縁膜4の一部を除去する場合、空隙AG1の上端が電極間絶縁膜7の下面まで、空隙AG1の下端がトンネル絶縁膜5より下までくるようにすることが好ましい。
【0038】
そして、ウェットエッチングなどの方法を用いることにより、埋め込み絶縁膜4から露出した側壁保護膜3´および電極間絶縁膜7の側壁の側壁保護膜22を除去する。この時、例えば、側壁保護膜3´、22およびキャップ絶縁膜12がシリコン窒化膜にて構成されている場合、キャップ絶縁膜12も除去される。
【0039】
次に、図13に示すように、プラズマCVDなどの方法を用いることにより、制御ゲート電極8間に架け渡されるように制御ゲート電極8上にカバー絶縁膜10を形成し、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2を形成する。なお、カバー絶縁膜10としては、例えば、プラズマTEOS膜やプラズマSiH4膜などのCVD酸化膜(シリコン酸化膜)を用いることができる。また、制御ゲート電極8上にカバー絶縁膜10を形成する場合、空隙AG1、AG2がカバー絶縁膜10にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。
【0040】
ここで、空隙AG1の埋め込み絶縁膜4が除去される前に、側壁保護膜3´、22にてトンネル絶縁膜5および電極間絶縁膜7の側壁を覆うことにより、埋め込み絶縁膜4と、トンネル絶縁膜5および電極間絶縁膜7との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜5および電極間絶縁膜7を保護することができる。
【0041】
(第4実施形態)
図14は、第4実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図14において、半導体基板1には、ビット線方向DBにトレンチ2が形成され、半導体基板1に形成されるメモリセルのアクティブエリアが分離されている。そして、トレンチ2の側壁には側壁絶縁膜3が形成されている。
【0042】
また、半導体基板1上のアクティブエリアには、トンネル絶縁膜5を介して浮遊ゲート電極6がメモリセルごとに形成されている。浮遊ゲート電極6上には、電極間絶縁膜7を介して制御ゲート電極8がワード線方向DWに形成されている。制御ゲート電極8上にはカバー絶縁膜10が形成されている。
【0043】
ここで、ワード線方向DWに隣接する浮遊ゲート電極6間には、トレンチ2の底の側壁絶縁膜3に達するように空隙AG1が形成されている。この空隙AG1は、制御ゲート電極8下に潜るようにして隣接するメモリセルに渡ってトレンチ2内に連続して形成することができる。なお、図14の例では、トレンチ2の側壁に側壁絶縁膜3を設ける方法について説明したが、側壁絶縁膜3はなくてもよい。この場合、空隙AG1はトレンチ2の底に達していてもよい。
【0044】
また、カバー絶縁膜10は、浮遊ゲート電極6間が完全に埋め込まれないようにして制御ゲート電極8間に掛け渡されることで、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2が形成されている。
【0045】
ここで、トレンチ2の底までに入り込むように空隙AG1を形成することにより、制御ゲート電極8と半導体基板1との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極6と制御ゲート電極8とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【0046】
(第5実施形態)
図15〜図21は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図18(a)〜図21(a)は図2のA−A線で切断した断面図、図18(b)〜図21(b)は図2のB−B線で切断した断面図、図15(a)〜図17(a)および図18(c)〜図21(c)は図2のC−C線で切断した断面図、図15(b)〜図17(b)および図18(d)〜図21(d)は周辺回路部で切断した断面図である。
【0047】
図15において、図3〜図5と同様の工程を経ることで半導体基板1にトレンチ2、2´を形成する。そして、CVDなどの方法を用いることにより、トレンチ2、2´の側壁が覆われるように浮遊ゲート電極材6´上に側壁絶縁膜3を形成する。そして、CVDなどの方法を用いることにより、トレンチ2全体が埋め込まれるようにして側壁絶縁膜3上に埋め込み絶縁膜31を形成する。さらに、CVDなどの方法を用いることにより、トレンチ2´全体が埋め込まれるようにして埋め込み絶縁膜31上に埋め込み絶縁膜32を形成する。
【0048】
なお、埋め込み絶縁膜31は、トンネル絶縁膜5、電極間絶縁膜7および埋め込み絶縁膜32よりもウェット処理に対してエッチングレートが高い材料で構成することができる。例えば、トンネル絶縁膜5、電極間絶縁膜7および埋め込み絶縁膜32がシリコン酸化膜にて構成されている場合、埋め込み絶縁膜31としてはシリコン窒化膜を用いることができる。また、埋め込み絶縁膜31をウェットエッチングする薬液としては熱燐酸を用いることができる。
【0049】
次に、図16に示すように、CMPなどの方法を用いることにより、埋め込み絶縁膜32を平坦化し、埋め込み絶縁膜31の表面を露出させる。
【0050】
次に、図17に示すように、RIEなどの異方性エッチングを用いることにより、埋め込み絶縁膜31の一部を除去し、浮遊ゲート電極材6´の側壁の一部を露出させる凹部11を形成する。
【0051】
次に、図18に示すように、CVDなどの方法を用いることにより、浮遊ゲート電極材6´の側壁が覆われるようにして浮遊ゲート電極材6´上に電極間絶縁膜7を形成する。そして、CVDなどの方法を用いることにより、凹部11が埋め込まれるようにして制御ゲート電極材8´を電極間絶縁膜7上に成膜する。
【0052】
そして、CVDなどの方法を用いることにより、キャップ絶縁膜12およびハードマスクM2を制御ゲート電極材8´上に順次形成する。そして、フォトリソグラフィ技術を用いることにより、開口部K3が設けられたレジストパターンR3をハードマスクM2上に形成する。
【0053】
次に、図19に示すように、レジストパターンR3をマスクとしてハードマスクM2をパターニングした後、そのハードマスクM2をマスクとしてキャップ絶縁膜12、制御ゲート電極材8´、電極間絶縁膜7および浮遊ゲート電極材6´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極6を形成するとともに、電極間絶縁膜7を介して浮遊ゲート電極6上に配置された制御ゲート電極8およびセレクトゲート電極13をワード線方向DWに形成する。
【0054】
次に、図20に示すように、ウェットエッチングなどの方法を用いることにより、トレンチ2内の埋め込み絶縁膜31を全て除去し、トレンチ2の底まで入り込んだ空隙AG1をワード線方向DWに隣接する浮遊ゲート電極6間に形成する。
【0055】
次に、図21に示すように、プラズマCVDなどの方法を用いることにより、制御ゲート電極8間に架け渡されるように制御ゲート電極8上にカバー絶縁膜10を形成し、ビット線方向にDBに隣接する浮遊ゲート電極6間に空隙AG2を形成する。
【0056】
ここで、トレンチ2の底までに入り込むように空隙AG1を形成することにより、制御ゲート電極8と半導体基板1との間のフリンジ容量を低減することができ、浮遊ゲート電極6と制御ゲート電極8とのカップリング比を向上させることができる。
【0057】
また、埋め込み絶縁膜31は、トンネル絶縁膜5および電極間絶縁膜7よりもウェット処理に対してエッチングレートが高い材料で構成することにより、トレンチ2内の埋め込み絶縁膜31を全て除去した場合においても、トンネル絶縁膜5および電極間絶縁膜7のエッチングダメージを抑制することができる。
【0058】
(第6実施形態)
図22は、第6実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す平面図、図23は、第6実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す断面図である。なお、図23(a)は図22のE−E線で切断した断面図、図23(b)は図22のF−F線で切断した断面図、図23(c)は図22のG−G線で切断した断面図、図23(d)は図22のH−H線で切断した断面図である。
【0059】
図22および図23において、周辺回路部のアクティブエリアAAはトレンチTCにて分離されている。そして、周辺回路部のアクティブエリアAA上にゲート電極41が形成されることで周辺トランジスタが形成されている。なお、ゲート電極41はトレンチTC上にはみ出すように配置することができ、ゲート電極41のはみ出し部上にはゲートコンタクトGCが設けられている。なお、周辺回路部は図2のメモリセルアレイの周辺に設けることができる。
【0060】
ここで、ゲート電極41下には、電極間絶縁膜7を介して下部ゲート電極43が配置され、下部ゲート電極43下にはトンネル絶縁膜5が配置されている。そして、ゲート電極41は、下部ゲート電極43と図示しない開口部を介して電気的に接続されている。また、ゲート電極41の側壁にはサイドウォール42が形成されている。
【0061】
ここで、トレンチTCには、浮遊ゲート電極6の上面と同じ高さまで埋め込み絶縁膜31が埋め込まれている。そして、ゲート電極41下の埋め込み絶縁膜31の一部が除去されることで、ゲート電極41下に空隙AG3が形成されている。なお、ゲート電極41のゲート長はL、ゲート電極41のゲート幅はWとすることができる。そして、ゲート電極41の機械的強度を確保するために、トレンチTC上においてゲート電極41の幅方向にW/2以上の埋め込み絶縁膜31がゲート電極41下に残るように空隙AG3を形成することが好ましい。
【0062】
また、空隙AG3は、図20の工程で空隙AG1を形成する時に同時に形成することができる。また、サイドウォール42にて空隙AG3が埋め込まれないようにするために、埋め込み性の悪い条件にてサイドウォール42を成膜することができる。
【0063】
ここで、トレンチTC上においてゲート電極41下に空隙AG3を形成することにより、ゲート電極41と半導体基板1との間のフリンジ容量を低減することができ、隣接アクティブエリア間のトレンチTC下部を介して流れる電流を抑制することができる。この結果、フィールド反転耐圧を向上させることができる。
【0064】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0065】
1 半導体基板、2、2´、TC トレンチ、3 側壁絶縁膜、3´、22 側壁保護膜、4、31、32 埋め込み絶縁膜、5 トンネル絶縁膜、6 浮遊ゲート電極、7 電極間絶縁膜、8 制御ゲート電極、10 カバー絶縁膜、AG1〜AG3 空隙、AA アクティブエリア、CB ビット線コンタクト、GC ゲートコンタクト、WL0、WL1 ワード線、SG1、SG2、13 セレクトゲート電極、6´ 浮遊ゲート電極材、8´ 制御ゲート電極材、M1、M2 ハードマスク、R1、R3 レジストパターン、K1、K3、K1´、K2´ 開口部、12 キャップ絶縁膜、21 側壁バッファ膜、41 ゲート電極、42 サイドウォール、43 下部ゲート電極
【技術分野】
【0001】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
NAND型フラッシュメモリなどの不揮発性半導体記憶装置において、高集積化を図るために、メモリセルが微細化されると、隣接ワード線間距離および隣接ビット線間距離が小さくなる。このため、ワード線方向またはビット線方向に隣接する浮遊ゲート電極間の寄生容量が増大し、メモリセルトランジスタのゲート長が1Xnm以下の世代では、書き込み速度の低下が顕著になるおそれがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】US2006/0001073
【特許文献2】US2006/0231884
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一つの実施形態の目的は、隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の不揮発性半導体記憶装置によれば、複数のメモリセルと、トレンチと、空隙とが設けられている。複数のメモリセルは、トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層されている。トレンチは、前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離する。空隙は、ワード線方向に隣接する前記電荷蓄積層間に設けられ、前記トレンチの底まで入り込んでいる。
【図面の簡単な説明】
【0006】
【図1】図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
【図2】図2は、第2実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
【図3】図3は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図4】図4は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図5】図5は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図6】図6は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図7】図7は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図8】図8は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図9】図9は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図10】図10は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図11】図11は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図12】図12は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図13】図13は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図14】図14は、第4実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
【図15】図15は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図16】図16は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図17】図17は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図18】図18は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図19】図19は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図20】図20は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図21】図21は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図22】図22は、第6実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す平面図である。
【図23】図23は、第6実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す断面図である。
【発明を実施するための形態】
【0007】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【0008】
(第1実施形態)
図1は、第1実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図1において、半導体基板1には、ビット線方向DBにトレンチ2が形成され、半導体基板1に形成されるメモリセルのアクティブエリアが分離されている。なお、メモリセルのアクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域およびソース/ドレイン領域を言う。また、半導体基板1の材質としては、例えば、Si、Ge、SiGe、SiC、SiSn、PbS、GaAs、InP、GaP、GaN、GaInAsPまたはZnSeなどから選択することができる。
【0009】
そして、トレンチ2には、側壁絶縁膜3を介して埋め込み絶縁膜4が埋め込まれている。なお、側壁絶縁膜3は、ウェット処理に対してエッチングレートが低く(少なくとも埋め込み絶縁膜4のエッチングレートよりも低く)、埋め込み絶縁膜4は、ウェット処理に対してエッチングレートが高く(少なくとも側壁絶縁膜3のエッチングレートよりも高く)なるようにすることができる。例えば、側壁絶縁膜3としてはCVD(Chemical Vapor Deposition)酸化膜やALD(Atomic Layer Deposition)酸化膜など、埋め込み絶縁膜4としてはSOG(Spin On Glass)酸化膜や凝縮CVD酸化膜などを用いることができる。なお、トレンチ2に埋め込まれる埋め込み絶縁膜の構成は必ずしも2層構造でなくてもよく、例えば、1層構造または3層構造であってもよい。
【0010】
また、半導体基板1上のアクティブエリアには、トンネル絶縁膜5を介して浮遊ゲート電極6がメモリセルごとに形成されている。この浮遊ゲート電極6は電荷蓄積層として用いることができる。なお、トンネル絶縁膜5としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、CVD酸化膜であってもよいし、CVD酸窒化膜であってもよい。あるいは、Siを挟んだ絶縁膜であってもよいし、Siがドット状に埋め込まれた絶縁膜であってもよい。浮遊ゲート電極6は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよいし、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよいし、窒化膜であってもよい。
【0011】
浮遊ゲート電極6上には、電極間絶縁膜7を介して制御ゲート電極8がワード線方向DWに形成されている。なお、制御ゲート電極8はワード線を構成することができる。ここで、浮遊ゲート電極6と制御ゲート電極8との間のカップリング比を向上させるため、浮遊ゲート電極6の側壁に回り込むように制御ゲート電極8を形成することができる。
【0012】
制御ゲート電極8上にはカバー絶縁膜10が形成されている。なお、電極間絶縁膜7としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ONO膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極8は、N型不純物またはP型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極8は、Mo、Ti、W、AlまたはTaなどを用いたメタル膜あるいはポリメタル膜であってもよい。また、カバー絶縁膜10としては、例えば、シリコン酸化膜を用いることができる。
【0013】
ここで、トレンチ2内に埋め込まれた埋め込み絶縁膜4の一部が除去されることで、ワード線方向DWに隣接する浮遊ゲート電極6間に空隙AG1が形成されている。空隙AG1は、トレンチ2に入り込むように形成されることで、浮遊ゲート電極6の下面よりも深い位置まで至るようにしてもよい。また、空隙AG1は、制御ゲート電極8下に潜るようにして隣接するメモリセルに渡ってトレンチ2内に連続して形成することができる。
【0014】
また、カバー絶縁膜10は、浮遊ゲート電極6間が完全に埋め込まれないようにして制御ゲート電極8間に掛け渡されることで、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2が形成されている。なお、空隙AG2は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。
【0015】
また、側壁絶縁膜3と埋め込み絶縁膜4との間には側壁保護膜3´が設けられている。なお、この側壁保護膜3´は、トンネル絶縁膜5および埋め込み絶縁膜4に対してウェット処理のエッチングレートが異なる材料で構成することができる。すなわち、埋め込み絶縁膜4よりも側壁保護膜3´のエッチングレートの方が低い第1の薬液にて埋め込み絶縁膜4をエッチングでき、埋め込み絶縁膜4よりも側壁保護膜3´のエッチングレートの方が高い第2の薬液にて側壁保護膜3´をエッチングできるように、側壁保護膜3´を選択することができる。また、この側壁保護膜3´は、空隙AG1の埋め込み絶縁膜4が除去される前はトレンチ2上に延伸され、トンネル絶縁膜5の側壁を覆うことができる。
【0016】
例えば、トンネル絶縁膜5および埋め込み絶縁膜4がシリコン酸化膜にて構成されている場合、側壁保護膜3´としてはシリコン窒化膜を用いることができる。また、第1の薬液としては弗酸、第2の薬液としては熱燐酸を用いることができる。
【0017】
ここで、浮遊ゲート電極6間に空隙AG1、AG2(例えば、空気の比誘電率は1)を設けることにより、浮遊ゲート電極6間に絶縁体(例えば、シリコン酸化膜の比誘電率は3.9)が埋め込まれた場合に比べて浮遊ゲート電極間の寄生容量を低減することができる。このため、浮遊ゲート電極間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。
【0018】
また、浮遊ゲート電極6の下面よりも深い位置まで空隙AG1を配置することにより、すなわち、空隙AG1が浮遊ゲート電極6の下面よりも低い位置に存在することにより、制御ゲート電極8と半導体基板1との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極6と制御ゲート電極8とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【0019】
また、空隙AG1の埋め込み絶縁膜4が除去される前に側壁保護膜3´にてトンネル絶縁膜5の側壁を覆うことにより、埋め込み絶縁膜4とトンネル絶縁膜5との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜5を保護することができる。
【0020】
(第2実施形態)
図2は、第2実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
図2において、ビット線方向DBにはトレンチ2が形成され、アクティブエリアAAはトレンチTCにて分離されている。また、ワード線方向DWには、ワード線WL0、WL1、・・がそれぞれ形成されるとともに、セレクトゲート電極SG1、SG2が形成されている。そして、セレクトゲート電極SG1、SG2間のアクティブエリアAA上にはビット線コンタクトCBがそれぞれ形成されている。
【0021】
そして、ビット線方向DBにはトレンチ2に沿って空隙AG1が形成されている。また、ワード線方向DWにおいて、ワード線WL0、WL1、・・間には空隙AG2が形成されている。
【0022】
ここで、空隙AG1は、ワード線WL0、WL1、・・下に潜るようにして隣接するメモリセルに渡ってトレンチTC内に連続して形成することができる。また、空隙AG1は、トレンチTCに沿ってセレクトゲート電極SG1、SG2下に存在するように形成することができ、トレンチTCに沿ってセレクトゲート電極SG1、SG2下を貫通するようにしてもよい。
【0023】
ここで、セレクトゲート電極SG1、SG2下にも空隙AG1を設けることにより、セレクトゲート電極SG1、SG2からチャネル領域に回り込むフリンジ容量を低減することができる。このため、ゲート電界によるチャネルの制御性および駆動性を向上させることができ、セレクトトランジスタのSファクタを改善することができる。
【0024】
(第3実施形態)
図3〜図13は、第3実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図9(a)〜図13(a)は図2のA−A線で切断した断面図、図9(b)〜図13(b)は図2のB−B線で切断した断面図、図3(a)〜図8(a)および図9(c)〜図13(c)は図2のC−C線で切断した断面図、図3(b)〜図8(b)および図9(d)〜図13(d)は周辺回路部で切断した断面図である。
【0025】
図3において、熱酸化などの方法を用いることにより、半導体基板1上にトンネル絶縁膜5を形成する。そして、CVDなどの方法を用いることにより、トンネル絶縁膜5上に浮遊ゲート電極材6´を成膜し、浮遊ゲート電極材6´上にハードマスクM1を形成する。なお、ハードマスクM1としては、例えば、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜、カーボンを含む有機膜などを用いることができる。
【0026】
次に、図4に示すように、フォトリソグラフィ技術を用いることにより、開口部K1、K1´が設けられたレジストパターンR1をハードマスクM1上に形成する。
【0027】
次に、図5に示すように、レジストパターンR1をマスクとしてハードマスクM1をパターニングした後、そのハードマスクM1をマスクとして浮遊ゲート電極材6´、トンネル絶縁膜5および半導体基板1をエッチングすることにより、半導体基板1にトレンチ2、2´を形成する。なお、トレンチ2´は、周辺回路の素子分離に用いることができる。
【0028】
次に、図6に示すように、ハードマスクM1を除去した後、CVDなどの方法を用いることにより、トレンチ2、2´の側壁が覆われるようにして側壁絶縁膜3および側壁保護膜3´を浮遊ゲート電極材6´上に順次形成する。そして、塗布やCVDなどの方法を用いることにより、トレンチ2、2´全体が埋め込まれるようにして側壁保護膜3´上に埋め込み絶縁膜4を形成する。
【0029】
次に、図7に示すように、CMPなどの方法を用いることにより、側壁絶縁膜3、側壁保護膜3´および埋め込み絶縁膜4を平坦化し、浮遊ゲート電極材6´の表面を露出させる。
【0030】
次に、図8に示すように、RIEなどの異方性エッチングを用いることにより、側壁絶縁膜3、側壁保護膜3´および埋め込み絶縁膜4の一部を除去し、浮遊ゲート電極材6´の側壁の一部を露出させる凹部11を形成する。なお、凹部11を形成する場合、側壁絶縁膜3、側壁保護膜3´および埋め込み絶縁膜4は、トンネル絶縁膜5より上に残存させることが好ましい。
【0031】
次に、図9に示すように、CVDなどの方法を用いることにより、浮遊ゲート電極材6´の側壁が覆われるようにして浮遊ゲート電極材6´上に電極間絶縁膜7を形成する。そして、CVDなどの方法を用いることにより、凹部11が埋め込まれるようにして制御ゲート電極材8´を電極間絶縁膜7上に成膜する。
【0032】
そして、CVDなどの方法を用いることにより、キャップ絶縁膜12およびハードマスクM2を制御ゲート電極材8´上に順次形成する。なお、キャップ絶縁膜12およびハードマスクM2としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィ技術を用いることにより、開口部K3が設けられたレジストパターンR3をハードマスクM2上に形成する。
【0033】
次に、図10に示すように、レジストパターンR3をマスクとしてハードマスクM2をパターニングした後、そのハードマスクM2をマスクとしてキャップ絶縁膜12、制御ゲート電極材8´、電極間絶縁膜7および浮遊ゲート電極材6´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極6を形成するとともに、電極間絶縁膜7を介して浮遊ゲート電極6上に配置された制御ゲート電極8およびセレクトゲート電極13をワード線方向DWに形成する。ここで、セレクトゲート電極13は、開口部K2´を介してその下の浮遊ゲート電極6と接続される。
【0034】
次に、図11に示すように、CVDなどの方法を用いることにより、電極間絶縁膜7の側壁が覆われるように側壁バッファ膜21および側壁保護膜22をキャップ絶縁膜12上に形成する。そして、RIEなどの異方性エッチングを用いることにより、側壁バッファ膜21および側壁保護膜22を薄膜化し、埋め込み絶縁膜4の表面を露出させる。なお、側壁保護膜22は、電極間絶縁膜7および埋め込み絶縁膜4に対してウェット処理のエッチングレートが異なる材料で構成することができる。すなわち、埋め込み絶縁膜4よりも側壁保護膜22のエッチングレートの方が低い第1の薬液にて埋め込み絶縁膜4をエッチングでき、埋め込み絶縁膜4よりも側壁保護膜22のエッチングレートの方が高い第2の薬液にて側壁保護膜22をエッチングできるように、側壁保護膜22を選択することができる。
【0035】
例えば、電極間絶縁膜7および埋め込み絶縁膜4がシリコン酸化膜にて構成されている場合、側壁保護膜22としてはシリコン窒化膜を用いることができる。また、第1の薬液としては弗酸、第2の薬液としては熱燐酸を用いることができる。
【0036】
また、側壁バッファ膜21は、側壁保護膜22よりも電極間絶縁膜7に対する応力差が小さくなるように選択することができる。例えば、側壁保護膜22がシリコン窒化膜にて構成されている場合、側壁バッファ膜21としてはシリコン酸化膜を用いることができる。
【0037】
次に、図12に示すように、ウェットエッチングなどの方法を用いることにより、埋め込み絶縁膜4の一部を除去し、ワード線方向DWに隣接する浮遊ゲート電極6間に空隙AG1を形成する。なお、埋め込み絶縁膜4の一部を除去する場合、空隙AG1の上端が電極間絶縁膜7の下面まで、空隙AG1の下端がトンネル絶縁膜5より下までくるようにすることが好ましい。
【0038】
そして、ウェットエッチングなどの方法を用いることにより、埋め込み絶縁膜4から露出した側壁保護膜3´および電極間絶縁膜7の側壁の側壁保護膜22を除去する。この時、例えば、側壁保護膜3´、22およびキャップ絶縁膜12がシリコン窒化膜にて構成されている場合、キャップ絶縁膜12も除去される。
【0039】
次に、図13に示すように、プラズマCVDなどの方法を用いることにより、制御ゲート電極8間に架け渡されるように制御ゲート電極8上にカバー絶縁膜10を形成し、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2を形成する。なお、カバー絶縁膜10としては、例えば、プラズマTEOS膜やプラズマSiH4膜などのCVD酸化膜(シリコン酸化膜)を用いることができる。また、制御ゲート電極8上にカバー絶縁膜10を形成する場合、空隙AG1、AG2がカバー絶縁膜10にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。
【0040】
ここで、空隙AG1の埋め込み絶縁膜4が除去される前に、側壁保護膜3´、22にてトンネル絶縁膜5および電極間絶縁膜7の側壁を覆うことにより、埋め込み絶縁膜4と、トンネル絶縁膜5および電極間絶縁膜7との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜5および電極間絶縁膜7を保護することができる。
【0041】
(第4実施形態)
図14は、第4実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図14において、半導体基板1には、ビット線方向DBにトレンチ2が形成され、半導体基板1に形成されるメモリセルのアクティブエリアが分離されている。そして、トレンチ2の側壁には側壁絶縁膜3が形成されている。
【0042】
また、半導体基板1上のアクティブエリアには、トンネル絶縁膜5を介して浮遊ゲート電極6がメモリセルごとに形成されている。浮遊ゲート電極6上には、電極間絶縁膜7を介して制御ゲート電極8がワード線方向DWに形成されている。制御ゲート電極8上にはカバー絶縁膜10が形成されている。
【0043】
ここで、ワード線方向DWに隣接する浮遊ゲート電極6間には、トレンチ2の底の側壁絶縁膜3に達するように空隙AG1が形成されている。この空隙AG1は、制御ゲート電極8下に潜るようにして隣接するメモリセルに渡ってトレンチ2内に連続して形成することができる。なお、図14の例では、トレンチ2の側壁に側壁絶縁膜3を設ける方法について説明したが、側壁絶縁膜3はなくてもよい。この場合、空隙AG1はトレンチ2の底に達していてもよい。
【0044】
また、カバー絶縁膜10は、浮遊ゲート電極6間が完全に埋め込まれないようにして制御ゲート電極8間に掛け渡されることで、ビット線方向DBに隣接する浮遊ゲート電極6間に空隙AG2が形成されている。
【0045】
ここで、トレンチ2の底までに入り込むように空隙AG1を形成することにより、制御ゲート電極8と半導体基板1との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極6と制御ゲート電極8とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【0046】
(第5実施形態)
図15〜図21は、第5実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図18(a)〜図21(a)は図2のA−A線で切断した断面図、図18(b)〜図21(b)は図2のB−B線で切断した断面図、図15(a)〜図17(a)および図18(c)〜図21(c)は図2のC−C線で切断した断面図、図15(b)〜図17(b)および図18(d)〜図21(d)は周辺回路部で切断した断面図である。
【0047】
図15において、図3〜図5と同様の工程を経ることで半導体基板1にトレンチ2、2´を形成する。そして、CVDなどの方法を用いることにより、トレンチ2、2´の側壁が覆われるように浮遊ゲート電極材6´上に側壁絶縁膜3を形成する。そして、CVDなどの方法を用いることにより、トレンチ2全体が埋め込まれるようにして側壁絶縁膜3上に埋め込み絶縁膜31を形成する。さらに、CVDなどの方法を用いることにより、トレンチ2´全体が埋め込まれるようにして埋め込み絶縁膜31上に埋め込み絶縁膜32を形成する。
【0048】
なお、埋め込み絶縁膜31は、トンネル絶縁膜5、電極間絶縁膜7および埋め込み絶縁膜32よりもウェット処理に対してエッチングレートが高い材料で構成することができる。例えば、トンネル絶縁膜5、電極間絶縁膜7および埋め込み絶縁膜32がシリコン酸化膜にて構成されている場合、埋め込み絶縁膜31としてはシリコン窒化膜を用いることができる。また、埋め込み絶縁膜31をウェットエッチングする薬液としては熱燐酸を用いることができる。
【0049】
次に、図16に示すように、CMPなどの方法を用いることにより、埋め込み絶縁膜32を平坦化し、埋め込み絶縁膜31の表面を露出させる。
【0050】
次に、図17に示すように、RIEなどの異方性エッチングを用いることにより、埋め込み絶縁膜31の一部を除去し、浮遊ゲート電極材6´の側壁の一部を露出させる凹部11を形成する。
【0051】
次に、図18に示すように、CVDなどの方法を用いることにより、浮遊ゲート電極材6´の側壁が覆われるようにして浮遊ゲート電極材6´上に電極間絶縁膜7を形成する。そして、CVDなどの方法を用いることにより、凹部11が埋め込まれるようにして制御ゲート電極材8´を電極間絶縁膜7上に成膜する。
【0052】
そして、CVDなどの方法を用いることにより、キャップ絶縁膜12およびハードマスクM2を制御ゲート電極材8´上に順次形成する。そして、フォトリソグラフィ技術を用いることにより、開口部K3が設けられたレジストパターンR3をハードマスクM2上に形成する。
【0053】
次に、図19に示すように、レジストパターンR3をマスクとしてハードマスクM2をパターニングした後、そのハードマスクM2をマスクとしてキャップ絶縁膜12、制御ゲート電極材8´、電極間絶縁膜7および浮遊ゲート電極材6´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極6を形成するとともに、電極間絶縁膜7を介して浮遊ゲート電極6上に配置された制御ゲート電極8およびセレクトゲート電極13をワード線方向DWに形成する。
【0054】
次に、図20に示すように、ウェットエッチングなどの方法を用いることにより、トレンチ2内の埋め込み絶縁膜31を全て除去し、トレンチ2の底まで入り込んだ空隙AG1をワード線方向DWに隣接する浮遊ゲート電極6間に形成する。
【0055】
次に、図21に示すように、プラズマCVDなどの方法を用いることにより、制御ゲート電極8間に架け渡されるように制御ゲート電極8上にカバー絶縁膜10を形成し、ビット線方向にDBに隣接する浮遊ゲート電極6間に空隙AG2を形成する。
【0056】
ここで、トレンチ2の底までに入り込むように空隙AG1を形成することにより、制御ゲート電極8と半導体基板1との間のフリンジ容量を低減することができ、浮遊ゲート電極6と制御ゲート電極8とのカップリング比を向上させることができる。
【0057】
また、埋め込み絶縁膜31は、トンネル絶縁膜5および電極間絶縁膜7よりもウェット処理に対してエッチングレートが高い材料で構成することにより、トレンチ2内の埋め込み絶縁膜31を全て除去した場合においても、トンネル絶縁膜5および電極間絶縁膜7のエッチングダメージを抑制することができる。
【0058】
(第6実施形態)
図22は、第6実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す平面図、図23は、第6実施形態に係る不揮発性半導体記憶装置の周辺トランジスタの概略構成を示す断面図である。なお、図23(a)は図22のE−E線で切断した断面図、図23(b)は図22のF−F線で切断した断面図、図23(c)は図22のG−G線で切断した断面図、図23(d)は図22のH−H線で切断した断面図である。
【0059】
図22および図23において、周辺回路部のアクティブエリアAAはトレンチTCにて分離されている。そして、周辺回路部のアクティブエリアAA上にゲート電極41が形成されることで周辺トランジスタが形成されている。なお、ゲート電極41はトレンチTC上にはみ出すように配置することができ、ゲート電極41のはみ出し部上にはゲートコンタクトGCが設けられている。なお、周辺回路部は図2のメモリセルアレイの周辺に設けることができる。
【0060】
ここで、ゲート電極41下には、電極間絶縁膜7を介して下部ゲート電極43が配置され、下部ゲート電極43下にはトンネル絶縁膜5が配置されている。そして、ゲート電極41は、下部ゲート電極43と図示しない開口部を介して電気的に接続されている。また、ゲート電極41の側壁にはサイドウォール42が形成されている。
【0061】
ここで、トレンチTCには、浮遊ゲート電極6の上面と同じ高さまで埋め込み絶縁膜31が埋め込まれている。そして、ゲート電極41下の埋め込み絶縁膜31の一部が除去されることで、ゲート電極41下に空隙AG3が形成されている。なお、ゲート電極41のゲート長はL、ゲート電極41のゲート幅はWとすることができる。そして、ゲート電極41の機械的強度を確保するために、トレンチTC上においてゲート電極41の幅方向にW/2以上の埋め込み絶縁膜31がゲート電極41下に残るように空隙AG3を形成することが好ましい。
【0062】
また、空隙AG3は、図20の工程で空隙AG1を形成する時に同時に形成することができる。また、サイドウォール42にて空隙AG3が埋め込まれないようにするために、埋め込み性の悪い条件にてサイドウォール42を成膜することができる。
【0063】
ここで、トレンチTC上においてゲート電極41下に空隙AG3を形成することにより、ゲート電極41と半導体基板1との間のフリンジ容量を低減することができ、隣接アクティブエリア間のトレンチTC下部を介して流れる電流を抑制することができる。この結果、フィールド反転耐圧を向上させることができる。
【0064】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0065】
1 半導体基板、2、2´、TC トレンチ、3 側壁絶縁膜、3´、22 側壁保護膜、4、31、32 埋め込み絶縁膜、5 トンネル絶縁膜、6 浮遊ゲート電極、7 電極間絶縁膜、8 制御ゲート電極、10 カバー絶縁膜、AG1〜AG3 空隙、AA アクティブエリア、CB ビット線コンタクト、GC ゲートコンタクト、WL0、WL1 ワード線、SG1、SG2、13 セレクトゲート電極、6´ 浮遊ゲート電極材、8´ 制御ゲート電極材、M1、M2 ハードマスク、R1、R3 レジストパターン、K1、K3、K1´、K2´ 開口部、12 キャップ絶縁膜、21 側壁バッファ膜、41 ゲート電極、42 サイドウォール、43 下部ゲート電極
【特許請求の範囲】
【請求項1】
トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、
前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、
ワード線方向に隣接する前記電荷蓄積層間に設けられ、前記トレンチの底まで入り込んでいる空隙とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項2】
トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、
前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、
前記トレンチの側壁に形成された側壁絶縁膜と、
ワード線方向に隣接する前記電荷蓄積層間に設けられ、前記トレンチの底の側壁絶縁膜まで達している空隙とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項3】
トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、
前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、
ワード線方向に隣接する前記電荷蓄積層間に設けられ、前記トレンチに入り込んでいる空隙と、
前記トレンチの途中まで埋め込まれている埋め込み絶縁膜と、
前記トレンチ内に残存し、前記トンネル絶縁膜および前記埋め込み絶縁膜に対してウェット処理のエッチングレートの異なる側壁保護膜とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項4】
前記空隙は、隣接するメモリセルに渡って前記トレンチ内に連続して形成されていることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項5】
セレクトゲート電極を含み、前記メモリセルのアクティブエリアに接続されて形成されたセレクトゲートトランジスタをさらに備え
前記空隙は、前記トレンチに沿って前記セレクトゲート電極下に存在することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
【請求項6】
前記空隙は、前記トレンチに沿って前記セレクトゲート電極下を貫通していることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
【請求項7】
前記複数のメモリセルが設けられたメモリセルアレイの周辺の周辺回路部に形成された周辺トランジスタをさらに備え、
前記周辺トランジスタのゲート電極下のトレンチに形成された空隙をさらに備えることを特徴とする請求項1から6のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項8】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記浮遊ゲート電極材上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程と、
前記トレンチ内の埋め込み絶縁膜を除去することにより、前記ワード線方向に隣接する前記電荷蓄積層間に空隙を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項9】
前記埋め込み絶縁膜は、前記トンネル絶縁膜および前記電極間絶縁膜よりもウェット処理に対してエッチングレートが高いことを特徴とする請求項8に記載の不揮発性半導体記憶装置の製造方法。
【請求項10】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記トンネル絶縁膜の側壁および前記トレンチの側壁に第1の側壁保護膜を形成する工程と、
前記第1の側壁保護膜を介して前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記浮遊ゲート電極材上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程と、
前記トレンチ内の埋め込み絶縁膜の一部を除去することにより、前記ワード線方向に隣接する前記電荷蓄積層間に空隙を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項11】
前記トレンチ内の埋め込み絶縁膜の一部を除去する前に、前記電極間絶縁膜の側壁に第2の側壁保護膜を形成する工程を備えることを特徴とする請求項10に記載の不揮発性半導体記憶装置の製造方法。
【請求項12】
前記第1および第2の側壁保護膜は、前記トンネル絶縁膜および前記電極間絶縁膜に対してウェット処理のエッチングレートが異なることを特徴とする請求項11に記載の不揮発性半導体記憶装置の製造方法。
【請求項1】
トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、
前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、
ワード線方向に隣接する前記電荷蓄積層間に設けられ、前記トレンチの底まで入り込んでいる空隙とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項2】
トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、
前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、
前記トレンチの側壁に形成された側壁絶縁膜と、
ワード線方向に隣接する前記電荷蓄積層間に設けられ、前記トレンチの底の側壁絶縁膜まで達している空隙とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項3】
トンネル絶縁膜、電荷蓄積層、電極間絶縁膜および制御ゲート電極が半導体基板上に順次積層された複数のメモリセルと、
前記半導体基板に設けられ、前記メモリセルのアクティブエリアを分離するトレンチと、
ワード線方向に隣接する前記電荷蓄積層間に設けられ、前記トレンチに入り込んでいる空隙と、
前記トレンチの途中まで埋め込まれている埋め込み絶縁膜と、
前記トレンチ内に残存し、前記トンネル絶縁膜および前記埋め込み絶縁膜に対してウェット処理のエッチングレートの異なる側壁保護膜とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項4】
前記空隙は、隣接するメモリセルに渡って前記トレンチ内に連続して形成されていることを特徴とする請求項1から3のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項5】
セレクトゲート電極を含み、前記メモリセルのアクティブエリアに接続されて形成されたセレクトゲートトランジスタをさらに備え
前記空隙は、前記トレンチに沿って前記セレクトゲート電極下に存在することを特徴とする請求項4に記載の不揮発性半導体記憶装置。
【請求項6】
前記空隙は、前記トレンチに沿って前記セレクトゲート電極下を貫通していることを特徴とする請求項5に記載の不揮発性半導体記憶装置。
【請求項7】
前記複数のメモリセルが設けられたメモリセルアレイの周辺の周辺回路部に形成された周辺トランジスタをさらに備え、
前記周辺トランジスタのゲート電極下のトレンチに形成された空隙をさらに備えることを特徴とする請求項1から6のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項8】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記浮遊ゲート電極材上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程と、
前記トレンチ内の埋め込み絶縁膜を除去することにより、前記ワード線方向に隣接する前記電荷蓄積層間に空隙を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項9】
前記埋め込み絶縁膜は、前記トンネル絶縁膜および前記電極間絶縁膜よりもウェット処理に対してエッチングレートが高いことを特徴とする請求項8に記載の不揮発性半導体記憶装置の製造方法。
【請求項10】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記トンネル絶縁膜の側壁および前記トレンチの側壁に第1の側壁保護膜を形成する工程と、
前記第1の側壁保護膜を介して前記トレンチ内に埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記浮遊ゲート電極材上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程と、
前記トレンチ内の埋め込み絶縁膜の一部を除去することにより、前記ワード線方向に隣接する前記電荷蓄積層間に空隙を形成する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項11】
前記トレンチ内の埋め込み絶縁膜の一部を除去する前に、前記電極間絶縁膜の側壁に第2の側壁保護膜を形成する工程を備えることを特徴とする請求項10に記載の不揮発性半導体記憶装置の製造方法。
【請求項12】
前記第1および第2の側壁保護膜は、前記トンネル絶縁膜および前記電極間絶縁膜に対してウェット処理のエッチングレートが異なることを特徴とする請求項11に記載の不揮発性半導体記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【公開番号】特開2012−119442(P2012−119442A)
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願番号】特願2010−266981(P2010−266981)
【出願日】平成22年11月30日(2010.11.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成24年6月21日(2012.6.21)
【国際特許分類】
【出願日】平成22年11月30日(2010.11.30)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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