半導体装置
【課題】耐圧の向上が図られる半導体装置を提供する。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。
【解決手段】ｎ-型半導体領域には、ドレイン領域となるｎ-型の拡散領域が形成されている。ｎ-型の拡散領域の周囲を取囲むようにｐ型の拡散領域が形成されている。ｐ型の拡散領域には、ソース領域となるｎ+型の拡散領域が形成されている。ｎ-型の拡散領域の直下には、ｐ-型の埋め込み層１３が形成されている。ｎ-型の半導体領域の領域には、高電位が印加されるｎ+型の拡散領域が形成され、そのｎ+型の拡散領域の表面上には電極が形成されている。電極とドレイン電極とは、配線２０によって電気的に接続されている。配線２０の直下に位置する部分に、ｐ-埋め込み層１３に達するトレンチ３ａが形成されて、ポリシリコン膜８１が形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、誘導電動機等を動作させるための駆動制御回路に使用される高耐圧素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
誘導電動機等の負荷を動作させるために駆動制御回路（ドライバ回路）が設けられる。そのドライバ回路では、負荷に電流を送り込む動作（動作Ａ）を担う第１ドライバ回路と、負荷から電流を引き出す動作（動作Ｂ）を担う第２ドライバ回路とを備えて、動作Ａと動作Ｂとが交互に行なわれる。動作Ａと動作Ｂとを交互に行なうために、第１ドライバ回路の第１ＩＧＢＴと第２ドライバ回路の第２ＩＧＢＴとが交互にオン、オフされる。第１ＩＧＢＴと第２ＩＧＢＴとは直列に接続されて、両者の接続点に負荷が接続されている。
【０００３】
第１ドライバ回路では、その接続点の電位を基準にして第１ＩＧＢＴのゲートをオン、オフさせることによって、高電圧電位と接続点の基準電位との間でスイッチング動作が行なわれる。一方、第２ドライバ回路では、接地電位を基準にして第２ＩＧＢＴのゲートをオン、オフさせることによって、接続点の基準電位と設置電位との間でスイッチング動作が行なわれる。
【０００４】
接地電位は一定であることから、接地電位を基準にして第２ＩＧＢＴのゲートをオン、オフさせるためのパルス電位を発生させるのに特に支障はない。ところが、接続点の電位を基準にする場合、接続点の電位は高電圧電位と接地電位との間を変動することになる。そのため、このままでは、電位の変動の幅が大きすぎて、第１ＩＧＢＴのゲートをオン、オフさせるためのパルス電位を発生させることができない。
【０００５】
そこで、電界効果型トランジスタと所定の抵抗を備えた半導体装置（回路）が設けられる。この半導体装置では、電界効果型トランジスタのドレイン電圧が大幅に変動してもドレイン電流はほとんど変化しない領域（飽和領域）を利用して抵抗の両端に一定の電位差を発生させることによって、第１ＩＧＢＴのゲートをオン、オフさせるためのパルス電位を発生させている。なお、このような駆動制御回路を開示した文献の一つとして、たとえば特許文献１がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１４５３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置では次のような問題点があった。駆動制御回路の小型化のために専有面積の削減を図ろうとすると、空乏層の延びとの関係で耐圧を確保することが困難になることがあった。また、半導体装置を構成する半導体領域のうち、所定の半導体領域の不純物濃度によっては十分な耐圧を確保することができないという問題があった。
【０００８】
本発明は、このような問題点を解決するためになされたものであり、その目的は、耐圧の向上が図られる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第２導電型の第３半導体領域と、所定の深さの溝部と、第１導電型の第４半導体領域と、第２導電型の第５半導体領域と、第１導電型の第６半導体領域と、電極部と、配線とを備えている。第１導電型の第１半導体領域は、主表面を有している。第２導電型の第２半導体領域は、電界効果型トランジスタのドレイン領域として、一方から他方へ延在するとともに第１半導体領域の主表面から所定の深さにわたり形成されている。第２導電型の第３半導体領域は、第２半導体領域の一方の側に、第２半導体領域の一方の側と第１半導体領域とを隔てるように、第１半導体領域の表面から所定の深さにわたり形成されている。所定の深さの溝部は、第２半導体領域の他方の側に、第２半導体領域の他方の側と第１半導体領域とを隔てるように、第１半導体領域の表面に形成されている。第１導電型の第４半導体領域は、電界効果型トランジスタのソース領域として、第３半導体領域によって第１半導体領域と隔てられるように第３半導体領域の表面から第３半導体領域の底よりも浅い領域にわたり形成されている。第２導電型の第５半導体領域は、第３半導体領域の底部と溝部の底部とに接し、第２半導体領域の底部と第１半導体領域とを隔てるように、第３半導体領域の底部から溝部の底部にわたり形成されている。第１導電型の第６半導体領域は、溝部に対して第３半導体領域が位置する側とは反対の側に距離を隔てられ、第１半導体領域の表面から所定の深さにわたり形成されて、所定の高電位が接続される。電極部は、電界効果型トランジスタのゲート電極として、第２半導体領域と第４半導体領域とによって挟まれた第３半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されている。配線は、所定の抵抗を有し、第２半導体領域と第６半導体領域とを電気的に接続している。
【００１０】
本発明に係る他の半導体装置は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第２導電型の第３半導体領域と、第１導電型の第４半導体領域と、第２導電型の第５半導体領域と、第１導電型の第６半導体領域と、電極部と、配線とを備えている。第１導電型の第１半導体領域は、主表面を有している。第２導電型の第２半導体領域は、電界効果型トランジスタのドレイン領域として、一方から他方へ延在するとともに第１半導体領域の主表面から第１の深さにわたり形成されている。第２導電型の第３半導体領域は、第２半導体領域の一方の側と他方の側とから第２半導体領域を挟み込み、第２半導体領域の一方の側と第１半導体領域とを隔てるとともに、第２半導体領域の他方の側と第１半導体領域とを隔てるように、第１半導体領域の表面から所定の深さにわたり形成されている。第１導電型の第４半導体領域は、電界効果型トランジスタのソース領域として、第３半導体領域によって第１半導体領域と隔てられるように第３半導体領域の表面から第３半導体領域の底よりも浅い領域にわたり形成されている。第２導電型の第５半導体領域は、第２半導体領域の一方の側に位置する第３半導体領域の底部と第２半導体領域の他方の側に位置する第３半導体領域の底部とに接し、一方の側に位置する第３半導体領域の底部から他方の側に位置する第３半導体領域の底部にわたり形成され、電界効果型トランジスタがオフ状態において第２半導体領域との界面から延びる空乏層と第１半導体領域との界面から延在する空乏層とによって完全に空乏化される所定の不純物濃度を有している。第１導電型の第６半導体領域は、他方の側に位置する第３半導体領域に対して一方の側に位置する第３半導体領域が位置する側とは反対の側に距離を隔てられ、第１半導体領域の表面から所定の深さにわたり形成され、所定の高電位が接続される。電極部は、電界効果型トランジスタのゲート電極として、第２半導体領域と第４半導体領域とによって挟まれた第３半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されている。配線は、所定の抵抗を有し、第２半導体領域と第６半導体領域とを電気的に接続している。
【発明の効果】
【００１１】
本発明に係る半導体装置によれば、溝部が、第２半導体領域における、第３半導体領域が形成された一方側とは反対側の他方の側に、第２半導体領域の他方の側と第１半導体領域とを隔てるように、第１半導体領域の表面に形成されている。これにより、第２半導体領域の他方の側にはｐｎ接合が存在せず、溝部を第２半導体領域の一方の側に接近させて占有面積の削減を図ることができる。その結果、耐圧を確保しながら半導体装置の小型化を図ることができる。
【００１２】
本発明に係る他の半導体装置によれば、電界効果型トランジスタがオフ状態において、第２導電型の第５半導体領域は完全に空乏化される。これにより、第５半導体領域が完全に空乏化されず、深さ方向にｐｎ接合が存在する場合と比べて、深さ方向の耐圧が確保されて半導体装置としての耐圧を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体装置およびその半導体装置が適用される駆動制御回路を示す図である。
【図２】同実施の形態において、電界効果型トランジスタにおけるドレイン電流とドレイン電圧との関係を示すグラフである。
【図３】同実施の形態において、半導体装置の平面図である。
【図４】同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】同実施の形態において、半導体装置の動作を説明するためのオン状態における断面図である。
【図６】同実施の形態において、半導体装置の動作を説明するためのオフ状態における平面図である。
【図７】同実施の形態において、半導体装置の動作を説明するための図６に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。
【図８】同実施の形態において、図７に示すオフ状態における半導体装置の部分拡大断面図である。
【図９】比較例に係る半導体装置のオフ状態における平面図である。
【図１０】図９に示す断面線Ｘ−Ｘにおける断面図である。
【図１１】同実施の形態において、図３および図４に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、エピタキシャル成長法により形成された半導体装置を示す断面図である。
【図２２】同実施の形態において、変形例１に係る半導体装置を含む駆動制御回路を示す図である。
【図２３】同実施の形態において、図２２に示す半導体装置の平面図である。
【図２４】同実施の形態において、変形例２に係る半導体装置の平面図である。
【図２５】同実施の形態において、図２４に示す断面線ＸＸＶ−ＸＸＶにおける断面図である。
【図２６】同実施の形態において、変形例２に係る半導体装置を含む駆動制御回路を示す図である。
【図２７】同実施の形態において、変形例２に係る半導体装置およびその周辺を示す平面図である。
【図２８】同実施の形態において、変形例２に係る半導体装置の動作を説明するためのオフ状態における断面図である。
【図２９】同実施の形態において、変形例２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行なわれる工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行なわれる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【図４１】同実施の形態において、エピタキシャル成長法により形成された変形例２に係る半導体装置を示す断面図である。
【図４２】本発明の実施の形態２に係る半導体装置の平面図である。
【図４３】同実施の形態において、図４２に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける断面図である。
【図４４】同実施の形態において、半導体装置の動作を説明するためのオン状態における断面図である。
【図４５】同実施の形態において、半導体装置の動作を説明するためのオフ状態における平面図である。
【図４６】同実施の形態において、半導体装置の動作を説明するための図４５に示す断面線ＸＬＶＩ−ＸＬＶＩにおける断面図である。
【図４７】比較例に係る半導体装置のオフ状態における断面図である。
【図４８】比較例に係る半導体装置のオフ状態における空乏層の電界と深さ方向のとの関係を示す図である。
【図４９】同実施の形態において、図４２および図４３に示す半導体装置の製造方法の一工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行なわれる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行なわれる工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行なわれる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行なわれる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行なわれる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行なわれる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行なわれる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行なわれる工程を示す断面図である。
【図５８】同実施の形態において、変形例１に係る半導体装置の平面図である。
【図５９】同実施の形態において、変形例２に係る半導体装置の平面図である。
【図６０】同実施の形態において、変形例２に係る半導体装置の他の構造を示す部分断面図である。
【図６１】同実施の形態において、変形例２に係る半導体装置のさらに他の構造を示す部分断面図である。
【発明を実施するための形態】
【００１４】
実施の形態１
まず、はじめに、本半導体装置が適用される駆動制御回路の一例について簡単に説明する。図１に示すように、駆動制御回路５０の第１ドライバ回路５２および第２ドライバ回路５４には、誘導電動機等の負荷５５に電流（矢印６０）を送り込む動作（動作Ａ）を行なうためのスイッチング素子として第１ＩＧＢＴ５１が設けられ、そして、負荷５５から電流（矢印６１）を引き出す動作（動作Ｂ）を行なうためのスイッチング素子として第２ＩＧＢＴ５３が設けられている。
【００１５】
第１ＩＧＢＴ５１と第２ＩＧＢＴ５３とは直列に接続されて、その接続点５６に負荷５５が接続されている。第１ＩＧＢＴ５１のゲートは第１ドライバ回路５２に接続され、第２ＩＧＢＴ５３のゲートは第２ドライバ回路５４に接続されている。第１ドライバ回路５２と第２Ｉドライバ回路５４とによって、第１ＩＧＢＴ５１と第２ＩＧＢＴ５３とを交互にオン、オフさせることで、動作Ａと動作Ｂとが交互に行なわれることになる。
【００１６】
特に、接続点５６の電位が電源電位と接地電位との間で変動する第１ドライバ回路５２に対して、第１ＩＧＢＴ５１のゲートをオン、オフさせるための所定のパルス電位を発生させるために、電界効果型トランジスタＴと抵抗Ｒを含む回路として本半導体装置（点線枠内）１が接続されている。電界効果型トランジスタＴのドレイン電極は所定の抵抗Ｒの一端に接続されている。電界効果型トランジスタＴのソース電極は接地電位、あるいは、所定の電位に設定されている。また、ドレイン電極は第１ドライバ回路５２にも接続されている。抵抗Ｒの他端側は、第１ドライバ回路５２の電源としてのコンデンサ５７の一端側に接続されている。そのコンデンサ５７の他端側は接続点（負荷）５６に接続されている。
【００１７】
これにより、ドレイン電極側の電位は、誘導電動機の駆動電圧（たとえば約３００Ｖ程度）に対応する高電圧Ｖｈと接地電位に対応する低電圧Ｖｌとの間を交互に変動することになる。この状態のもとで、電界効果型トランジスタＴのゲートをオンすると、ドレイン側からソース側へ電流（ドレイン電流Ｉｄ）が流れる。
【００１８】
ここで、電界効果型トランジスタのドレイン電圧とドレイン電流との一般的な関係を図２にグラフとして示す。図２に示すように、ドレイン電圧とドレイン電流との関係には、線形領域Ｌと飽和領域Ｈとがある。線形領域Ｌでは、ドレイン電流がドレイン電圧の増加に伴いほぼ比例して増加する。一方、飽和領域Ｈでは、ドレイン電圧が増加してもドレイン電流は増加せず、ほぼ一定の値になる。なお、このドレイン電流の値はゲート電圧によって決まる。
【００１９】
本半導体装置１では、ドレイン電圧がこの飽和領域Ｈ内に入るように設定される。そうすると、ドレイン電圧Ｖｄが大きく変動してもドレイン電流Ｉｄはほぼ一定となって、抵抗Ｒを電流が流れることによって生じる電圧降下（電流値×抵抗値）はほぼ一定の値となる。こうして、電界効果型トランジスタＴのオン動作に応じて抵抗Ｒの両端には一定の電圧降下が生じ、この電圧降下をパルス電位として第１ＩＧＢＴ５１のゲートがオン、オフされることになる。つまり、ソースの電位（Ｖｓ）を基準としたロジック信号が、高電位Ｖｈを基準とするロジック信号に変換されることになる。
【００２０】
次に、その半導体装置１の構造の一例について説明する。図３および図４に示すように、ｎ-型半導体領域３の主表面にはＬＯＣＯＳ膜（Local Oxidation of Silicon）４が形成されている。ｎ-型半導体領域３における所定の領域の表面から所定の深さにわたり、電界効果型トランジスタＴのドレイン領域となるｎ-型の拡散領域（ｎ-拡散領域）５が形成されている。ｎ-拡散領域５は、一方から他方へ延在するように形成されている。ｎ-拡散領域５の表面とその近傍には、ｎ+型の拡散領域（ｎ+拡散領域）６が形成されている。そのｎ+拡散領域６の表面上にはドレイン電極１６が形成されている。
【００２１】
ｎ-拡散領域５の一方の側には、ｎ-拡散領域５に接するようにｐ型の拡散領域（ｐ拡散領域）７が形成されている。ｐ拡散領域７は、ｎ-拡散領域５の側部とｎ-型半導体領域３とを隔てるようにｎ-型半導体領域３の表面から所定の深さにわたり形成されている。そのｐ拡散領域７には、電界効果型トランジスタＴのソース領域となるｎ+型の拡散領域（ｎ+拡散領域）８が形成されている。ｎ+拡散領域８は、ｐ拡散領域７によってｎ-型半導体領域３と隔てられるように、ｐ拡散領域７の表面からｐ拡散領域７の底よりも浅い領域にわたり形成されている。また、ｐ拡散領域７にはｐ+型の拡散領域（ｐ+拡散領域）９が形成されている。そのｎ+拡散領域８とｐ+拡散領域９に接触するようにソース電極１８が形成されている。
【００２２】
ｎ-拡散領域５の他方の側には溝部（トレンチ）１０が形成されている。溝部１０は、ｎ-拡散領域５の側部とｎ-型半導体領域３とを隔てるように、ｎ-型半導体領域３の表面から所定の深さにわたり形成されている。また、特に、図３に示すように、溝部１０は、ｎ-拡散領域５の他方の側からｐ拡散領域７が位置する領域に向って延在して、平面的にｎ-拡散領域５を取囲むように形成されている（図３参照）。その溝部１０の側面には熱酸化膜１１が形成され、溝部１０内には絶縁体１２が充填されている。
【００２３】
ドレイン領域となるｎ-拡散領域５の直下には、ｎ-拡散領域５の底部に接触するようにｐ-型の埋め込み層（ｐ-埋め込み層）１３が形成されている。ｐ-埋め込み層１３は、ｎ-拡散領域５の底部とｎ-型半導体領域３とを隔てるように、ｐ拡散領域７の底部の直下の領域から溝部１０の底部の直下の領域にわたり形成されている。また、ｐ-埋め込み層１３の不純物濃度は、電界効果型トランジスタがオフ状態において完全に空乏化される比較的低い不純物濃度に設定されている。
【００２４】
また、溝部１０に対して、ｐ拡散領域７が位置する側とは反対の側のｎ-型半導体領域３の領域には、所定の高電位が印加されるｎ+型の拡散領域（ｎ+拡散領域）１４が形成されている。そのｎ+拡散領域１４の表面上には電極１５が形成されている。電極１５とドレイン電極１６とは、配線２０によって電気的に接続されている。その配線２０には抵抗Ｒが設けられている。そして、ｎ+拡散領域８とｎ-拡散領域５とによって挟まれたｐ拡散領域７の部分の表面上には、ゲート絶縁膜１９を介在させてゲート電極１７が形成されている。そのゲート電極１７を覆うように絶縁膜２２が形成されている。本半導体装置１は上記のように構成される。
【００２５】
なお、課題を解決するための手段の項に記載された半導体装置における第１導電型の第１半導体領域はｎ-半導体領域３に対応し、第１導電型の第２半導体領域はｎ-拡散領域５に対応する。また、第２導電型の第３半導体領域はｐ拡散領域７に対応し、第１導電型の第４半導体領域はｎ+拡散領域８に対応する。そして、第２導電型の第５半導体領域はｐ-埋め込み層１３に対応し、第１導電型の第６半導体領域はｎ+拡散領域１４に対応する。
【００２６】
次に、上述した半導体装置１の動作について説明する。まず、オン状態では、図５に示すように、電界効果型トランジスタＴのゲート電極１７にしきい値電圧以上の所定の電圧（Ｖｇ≧Ｖｔｈ）が印加される。所定の電圧がゲート電極１７に印加されると、ゲート電極１７の直下に位置するｐ拡散領域７にチャネル領域（図示せず）が形成されて、ｎ+拡散領域１４から配線２０を経てドレイン領域（ｎ-拡散領域５）からソース領域（ｎ+拡散領域８）へ向って一定の電流Ｉｄが流れる。その一定の電流Ｉｄが流れることで、抵抗Ｒの両端間には電位Ｖｈを基準として一定の電圧降下が生じる。こうして、Ｖｓ電位を基準とするロジック信号が電位Ｖｈを基準とするロジック信号として伝達される。伝達されたロジック信号は、第１ＩＧＢＴ５１をオンオフさせるための信号として第１ドライバ回路５２へ送られることになる。
【００２７】
次に、オフ状態では、図６、図７および図８に示すように、電界効果型トランジスタＴのゲート電極１７には、電圧は印加されない（Ｖｇ＝０Ｖ）。このとき、電極１５に高電位Ｖｈ（正バイアス）が印加されると、ドレイン電極１６の電位Ｖｄも同じ高電位となってオフ状態が保持される。これにより、ｎ+拡散領域６，１４を介してｎ-型半導体領域３とドレイン領域としてのｎ-拡散領域５とに正バイアスが印加されて、ｐ-埋め込み層１３の上部とｎ-拡散領域５との界面（界面Ａ）からｐ-埋め込み層１３の側へ向って空乏層（空乏層端Ａ）が延びるとともに、ｐ-埋め込み層１３の下部とｎ-型半導体領域３との界面（界面Ｂ）からｐ-埋め込み層１３の側へ向って空乏層（空乏層端Ｂ）が延びる。この半導体装置では、ｐ-埋め込み層１３の不純物濃度が所定の比較的低い不純物濃度に設定されている。そのため、空乏層端Ａと空乏層端Ｂとが繋がり、ｐ-埋め込み層１３が完全に空乏化される。
【００２８】
また、界面Ａからｎ-拡散領域５の側へ向って延びる空乏層は、ｐ拡散領域７とｎ-拡散領域５との界面（界面Ｃ）からｎ-拡散領域５の側へ向って延びる空乏層とともに、ｎ+拡散領域６の内部にまで延在する（空乏層端３０）。さらに、界面Ｃからｐ拡散領域７の側に向かって延びる空乏層は、ｐ拡散領域７とｎ-型半導体領域３との界面（界面Ｄ）からｐ拡散領域７の側へ向って延びる空乏層と繋がってｐ拡散領域７の内部にまで延在する（空乏層端３１）。そして、界面Ｂからｎ-型半導体領域３の側へ向って延びる空乏層は、界面Ｄからｎ-型半導体領域３の側へ向って延びる空乏層と繋がって、ｎ-型半導体領域３の表面から所定の深さにまで延在する（空乏層端３２）。
【００２９】
上述した半導体装置１では、ドレイン領域としてのｎ-拡散領域５とｎ-型半導体領域３との間に絶縁体１２を充填した溝部１０が設けられ、その溝部１０はｐ拡散領域７が位置する領域に向って延在してｎ-拡散領域５の側部を取り囲むように形成されている。これにより、ｎ-拡散領域５の側部を取囲むようにｐ型の拡散領域を設けるとともに、埋め込み層の不純物濃度をオフ状態において完全に空乏化しない不純物濃度とした比較例に係る半導体装置の場合と比較すると、次のような効果が得られる。
【００３０】
図９および図１０に示すように、比較例に係る半導体装置では、ｎ-型半導体領域３とドレイン領域としてのｎ-拡散領域５とを接続する配線２０の直下にｐ拡散領域１０７が位置することになる。また、ｐ+埋め込み層１１３の不純物濃度をオフ状態において完全に空乏化しない比較的高い不純物濃度に設定されている。なお、比較例に係る半導体装置において、図４等に示される半導体装置と同一部材には同じ符合が付されている。
【００３１】
そのｎ-型半導体領域３には高電位（Ｖｈ）が印加され、ｐ拡散領域１０７には接地電位（Ｖｓ）が印加される。そのため、高電位の配線２０が接地電位のｐ拡散領域１０７を横切ることになり、オフ状態においてｐ拡散領域１０７とｎ-拡散領域５との界面から延びようとする空乏層が、配線２０の直下の部分においてその延びが阻害されてしまう。その結果、オフ状態における半導体装置の耐圧が低下するおそれがある。
【００３２】
これに対して本半導体装置１では、図６〜図８に示すように、絶縁体１２を充填した溝部１０が、ｐ拡散領域７が位置する領域を除いてｎ-拡散領域５の側部を取り囲むように形成されている。これにより、高電位の配線２０は絶縁体１２を充填した溝部１０を横切ることになる。その結果、配線２０の直下の領域には空乏層を形成するｐｎ接合は存在せず、半導体装置１の耐圧の低下を防ぐことができる。
【００３３】
また、図１０に示すように、比較例に係る半導体装置では、ドレイン領域としてのｎ-拡散領域５の側部（深さ方向）とｎ-型半導体領域３とは、ｎ-拡散領域５とｐ拡散領域１０７との界面（ｐｎ接合）から延びる空乏層によって耐圧が確保される。ｐ拡散領域１０７は接地電位とされ、ｎ-拡散領域５に形成されたｎ+拡散領域６には、配線２０を介して高電位（Ｖｈ）が印加される。そのため、ｎ+拡散領域６とｐ拡散領域１０７との所望の耐圧を得るには、空乏層が延びる領域を確保する必要があり、ｐ拡散領域１０７をｎ+拡散領域からある程度距離を隔ててを形成する必要がある。このことが、半導体装置の小型化を阻害する要因の一つとなっていた。
【００３４】
これに対して本半導体装置１では、図６および図７に示すように、絶縁体１２を充填した溝部１０が、ｐ拡散領域７が位置する領域を除いてｎ-拡散領域５の側部を取り囲むように形成されている。これにより、ｎ-拡散領域５の側部にはｐｎ接合が存在せず、ｎ+拡散領域６と溝部１０との距離Ｓを縮めることができる。その結果、半導体装置１の耐圧を確保しながら、半導体装置１の小型化を図ることができる。
【００３５】
次に、上述した半導体装置の製造方法の一例について説明する。図１１に示すように、まず、ｎ-型半導体領域３の表面にＬＯＣＯＳ膜を形成するためのシリコン窒化膜２３が形成される。そのシリコン窒化膜２３の表面上にレジストパターン２４が形成される。そのレジストパターン２４をマスクとして、たとえばドーズ量約１×１０13〜５×１０13ａｔｍｓ/ｃｍ2にてボロン（Ｂ）が注入される。その後、レジストパターン２４が除去される。
【００３６】
次に、図１２に示すように、シリコン窒化膜２３の表面上にレジストパターン２５が形成される。そのレジストパターン２５をマスクとして、たとえばドーズ量約１×１０12〜３×１０12ａｔｍｓ/ｃｍ2のもとで高エネルギー注入により、ボロン（Ｂ）がｎ-型半導体領域３の表面から深さ２μｍ〜５μｍ程度の領域に注入される。その後、レジストパターン２５が除去される。
【００３７】
次に、図１３に示すように、所定の温度のもとでアニール処理を施して注入されたボロンを拡散させることにより、ｐ拡散領域７とｐ-埋め込み層１３が形成される。次に、シリコン窒化膜２３の所定の領域を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の酸化処理を施すことによって、露出したｎ-型半導体領域３の表面にＬＯＣＯＳ膜４が形成される（図１４参照）。その後、残されたシリコン窒化膜２３を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の熱酸化処理を施すことにより、図１４に示すように、露出したｎ-型半導体領域３の表面にゲート酸化膜１９が形成される。
【００３８】
次に、ｎ-型半導体領域３の表面上にポリシリコン膜（図示せず）が形成される。そのポリシリコン膜の表面にレジストパターン２６が形成される。そのレジストパターン２６をマスクとしてポリシリコン膜に異方性エッチングを施すことにより、図１５に示すように、ゲート電極１７が形成される。その後、レジストパターン２６が除去される。次に、図１６に示すように、レジストパターン２７が形成される。そのレジストパターン２７をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｐ拡散領域７にボロン（Ｂ）が注入される。その後、レジストパターン２７が除去される。
【００３９】
次に、図１７に示すように、レジストパターン２８が形成される。そのレジストパターン２８をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｎ-半導体領域３にリン（Ｐ）が注入される。その後、レジストパターン２８が除去される。次に、ゲート電極１７を覆うように、絶縁膜２２が形成される。その後、所定のアニール処理を施して注入されたボロンおよびリンを拡散させることにより、ｐ+拡散領域９とｎ+拡散領域８，６，１４が形成される（図１８参照）。
【００４０】
次に、溝部を形成する領域に位置する絶縁膜２２の部分を除去することによって、溝部を形成するための絶縁膜マスクが形成される。次に、図１８に示すように、その絶縁膜マスクをマスクとしてＬＯＣＯＳ膜４およびｎ-型半導体領域３に異方性エッチングを施すことにより、ｐ-埋め込み層１３に達する溝部（トレンチ）１０が形成される。
【００４１】
次に、図１９に示すように、所定の酸化処理を施すことにより、溝部１０の側壁に露出したｎ-型半導体領域の表面に熱酸化膜１１が形成される。次に、溝部１０内を埋め込むように絶縁膜２２上にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（図示せず）が形成される。そのＴＥＯＳ膜に異方性エッチングを施すことにより、溝部１０内に位置するＴＥＯＳ膜の部分を残して絶縁膜２２の上面に位置するＴＥＯＳ膜が除去される。こうして、溝部１０内にＴＥＯＳ膜の絶縁体１２が形成される。
【００４２】
次に、図２０に示すように、絶縁膜２２に所定の写真製版および加工を施すことにより、電極を形成するための開口部２２ａ，２２ｂ，２２ｃが形成される。次に、スパッタ法により開口部２２ａ，２２ｂ，２２ｃ内を埋め込むように、絶縁膜２２上にアルミシリコン（Ａｌ−Ｓｉ）膜（図示せず）が形成される。そのアルミシリコン膜に所定の写真製版および加工を施すことにより、ドレイン電極１６、ソース電極１８および電極１５が形成される。こうして、図３および図４に示す半導体装置が完成する。
【００４３】
なお、上述した製造方法では、不純物を注入し熱拡散させることによって各拡散領域を形成する場合を例に挙げて説明したが、エピタキシャル成長法により形成してもよい。エピタキシャル成長法によって形成される半導体装置の構造を図２１に示す。図２１において、図４に示される各拡散領域と対応する拡散領域については同一符合を付し、その説明を省略する。特に、エピタキシャル成長法によって形成される半導体装置においては、ＬＯＣＯＳ膜は形成されない。
【００４４】
変形例１
ところで、電界効果型トランジスタＴのドレインとソースとの間には、寄生容量が存在する。この寄生容量は誤動作の要因の一つとなる。そこで、このような不具合を排除するために、図２２に示すように、２つの電界効果型トランジスタＴ１，Ｔ２を並列に接続させてそれぞれの寄生容量Ｃ１，Ｃ２を相殺させる回路がある。
【００４５】
この場合には、図２３に示すように、２つの電界効果型トランジスタＴ１，Ｔ２が並んで配設される。電界効果型トランジスタＴ１，Ｔ２のそれぞれのソース領域（ｎ+拡散領域８）は、ｐ拡散領域７の領域に内において、間隔を隔てて形成されている。また、各ドレイン領域（ｎ-拡散領域５）は、溝部１０によって、電気的に隔てられている。なお、これ以外の部材については、図３、図４に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４６】
この半導体装置１においても、上述したように、絶縁体１２を充填した溝部１０が、ｐ拡散領域７が位置する領域に向かって延在して、ｎ-拡散領域５の側部を取り囲むように形成されている。これにより、ｎ-拡散領域５の側部にはｐｎ接合が存在せず、ｎ+拡散領域６と溝部１０との距離Ｓを縮めることができて、半導体装置１の耐圧を確保しながら、半導体装置１の小型化を図ることができる。
【００４７】
変形例２
また、上述した半導体装置１では、ｎ-型半導体領域３の表面に電界効果型トランジスタ等が形成された構造を例に挙げて説明したが、図２４および図２５に示すように、そのようなｎ-型半導体領域３が、ｐ型半導体基板２の表面とその近傍に形成された態様の半導体装置であってもよい。この半導体装置では、ｐ型半導体基板の表面にｐ+拡散領域２７が形成され、そのｐ+型拡散領域２７の表面に電極２８が形成されている。なお、これ以外の構成については、図３または図４に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。なお、請求項１１に記載の第２導電型の半導体基板は、ｐ型半導体基板２に対応する。
【００４８】
この半導体装置によれば、ｐ型半導体基板２とｐ拡散領域７とによって挟まれたｎ-半導体領域３におけるパンチスルー電圧の分だけ、ｐ型半導体基板２の電位（Ｖｓｕｂ）とソースの電位（Ｖｓ）とを電気的に分離することができる。これにより、図２６に示すように、ｐ型半導体基板２の電位（Ｖｓｕｂ）と異なるソースの電位（Ｖｓ）を基準としたロジック信号が、高電位Ｖｈを基準とするロジック信号に変換されることになる。
【００４９】
また、図２７に示すように、電界効果型トランジスタ等の形成領域ＴＳをｎ-拡散領域３の周辺部に設け、そして、図２８に示すように、電界効果型トランジスタＴがオフの状態において、ｎ-拡散領域３が完全に空乏化されるとともに、ｐ-埋め込み層１３およびその直上に位置するｎ-拡散領域５が完全に空乏化される構造としてもよい。空乏層端３０，３１，３２はその状態を示すものであり、ｐ-埋め込み層１３の直下に位置するｎ-拡散領域３の部分は完全に空乏化する。
【００５０】
このような構造とすることで、耐圧が保持される状態では、たとえばＵＳ６４６８８４７Ｂ１にて提案されているような高耐圧の多重ＪＦＥＴ（Junction Field Effect Transistor）として動作する。これにより、ｐ-基板２とｎ-拡散領域３との間の耐圧が損なわれるのを抑制することができ、耐圧の範囲内でロジック信号を、高電位Ｖｈを基準とするロジック信号に変換することができる。
【００５１】
特に、この構造では、ｐ拡散領域７とｎ-拡散領域３との接合部分がｎ-拡散領域５のコーナ部分に位置していない。そのため、このような接合部がｎ-拡散領域５の周囲を取囲むように位置する構造と比べると、コーナ部分において電界が集中するのが緩和されて、約５００Ｖ以上の耐圧を容易に確保することができ、その結果、ロジック信号を５００Ｖ以上の電位差をもって高電位のロジック信号に変換することができる。
【００５２】
次に、変形例２に係る半導体装置の製造方法の一例について説明する。図２９に示すように、まず、ｐ型半導体基板２の表面にＬＯＣＯＳ膜を形成するためのシリコン窒化膜２３が形成される。そのシリコン窒化膜２３の表面上にレジストパターン４０が形成される。そのレジストパターン４０をマスクとして、たとえばドーズ量約１×１０12〜３×１０12ａｔｍｓ/ｃｍ2にてリン（Ｐ）が注入される。その後、レジストパターン４０が除去される。
【００５３】
次に、図３０に示すように、所定の温度のもとでアニール処理を施して注入されたリンを拡散させることにより、ｎ-拡散領域３が形成される。次に、図３１に示すように、シリコン窒化膜２３の表面上にレジストパターン４１が形成される。そのレジストパターン４１をマスクとして、たとえばドーズ量約１×１０13〜５×１０13ａｔｍｓ/ｃｍ2にてボロン（Ｂ）が注入される。その後、レジストパターン４１が除去される。
【００５４】
次に、図３２に示すように、シリコン窒化膜２３の表面上にレジストパターン４２が形成される。そのレジストパターン４２をマスクとして、たとえばドーズ量約１×１０12〜３×１０12ａｔｍｓ/ｃｍ2のもとで高エネルギー注入により、ボロン（Ｂ）がｎ-型半導体領域３の表面から深さ２μｍ〜５μｍ程度の領域に注入される。その後、レジストパターン４２が除去される。
【００５５】
次に、図３３に示すように、所定の温度のもとでアニール処理を施して注入されたボロンを拡散させることにより、ｐ拡散領域７とｐ-埋め込み層１３が形成される。次に、シリコン窒化膜２３の所定の領域を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の酸化処理を施すことによって、露出したｎ-型半導体領域３の表面にＬＯＣＯＳ膜４が形成される（図３４参照）。その後、残されたシリコン窒化膜２３を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の熱酸化処理を施すことにより、図３４に示すように、露出したｎ-型半導体領域３の表面にゲート酸化膜１９が形成される。
【００５６】
次に、ｐ-型半導体基板２の表面上にポリシリコン膜（図示せず）が形成される。そのポリシリコン膜の表面にレジストパターン４３が形成される（図３５参照）。そのレジストパターン４３をマスクとしてポリシリコン膜に異方性エッチングを施すことにより、図３５に示すように、ゲート電極１７が形成される。その後、レジストパターン４３が除去される。次に、図３６に示すように、レジストパターン４４が形成される。そのレジストパターン４４をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｐ拡散領域７とｐ-半導体基板２の所定の領域にボロン（Ｂ）が注入される。その後、レジストパターン４４が除去される。
【００５７】
次に、図３７に示すように、レジストパターン４５が形成される。そのレジストパターン４５をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｎ-半導体領域３にリン（Ｐ）が注入される。その後、レジストパターン４５が除去される。次に、ゲート電極１７を覆うように、絶縁膜２２が形成される。その後、所定のアニール処理を施して注入されたボロンおよびリンを拡散させることにより、ｐ+拡散領域９，２７およびｎ+拡散領域８，６，１４が形成される（図３８参照）。
【００５８】
次に、溝部を形成する領域に位置する絶縁膜２２の部分を除去することによって、溝部を形成するための絶縁膜マスクが形成される。次に、図３８に示すように、その絶縁膜マスクをマスクとしてＬＯＣＯＳ膜４およびｎ-型半導体領域３に異方性エッチングを施すことにより、ｐ-埋め込み層１３に達する溝部（トレンチ）１０が形成される。
【００５９】
次に、図３９に示すように、所定の酸化処理を施すことにより、溝部１０の側壁に露出したｎ-型半導体領域の表面に熱酸化膜１１が形成される。次に、溝部１０内を埋め込むように絶縁膜２２上にＴＥＯＳ膜（図示せず）が形成される。そのＴＥＯＳ膜に異方性エッチングを施すことにより、溝部１０内に位置するＴＥＯＳ膜の部分を残して絶縁膜２２の上面に位置するＴＥＯＳ膜が除去される。こうして、溝部１０内にＴＥＯＳ膜の絶縁体１２が形成される。
【００６０】
次に、図４０に示すように、絶縁膜２２に所定の写真製版および加工を施すことにより、電極を形成するための開口部２２ａ，２２ｂ，２２ｃ，２２ｄが形成される。次に、スパッタ法により開口部２２ａ，２２ｂ，２２ｃ，２２ｄ内を埋め込むように、絶縁膜２２上にアルミシリコン（Ａｌ−Ｓｉ）膜（図示せず）が形成される。そのアルミシリコン膜に所定の写真製版および加工を施すことにより、ドレイン電極１６、ソース電極１８および電極１５，２８が形成される。こうして、図２４および図２５に示す半導体装置が完成する。
【００６１】
なお、上述した製造方法では、不純物を注入し熱拡散させることによって各拡散領域を形成する場合を例に挙げて説明したが、エピタキシャル成長法により形成してもよい。エピタキシャル成長法によって形成される半導体装置の構造を図４１に示す。図４１において、図２５に示される各拡散領域と対応する拡散領域については同一符合を付し、その説明を省略する。エピタキシャル成長法によって形成される半導体装置においては、ＬＯＣＯＳ膜は形成されない。また、ｐ+拡散領域２７はｐ拡散領域２９の表面とその近傍に形成されている。
【００６２】
実施の形態２
次に、駆動制御回路に適用される半導体装置の他の例について説明する。前述した半導体装置（図３、図４を参照）では、ｐ拡散領域７が位置する領域を除いて、平面的にｎ-拡散領域５を取囲むように溝部１０が形成されているのに対して、本半導体装置では、ｐ拡散領域が平面的にｎ-拡散領域を取囲むように形成されている。そして、ｐ-埋め込み層の不純物濃度が、電界効果型トランジスタがオフ状態において、ｐ-埋め込み層が完全に空乏化される所定の不純物濃度に設定されている。
【００６３】
図４２および図４３に示すように、ｎ-型半導体領域３の主表面にはＬＯＣＯＳ膜４が形成され、ｎ-型半導体領域３における所定の領域の表面から所定の深さにわたり、電界効果型トランジスタＴのドレイン領域となるｎ-型の拡散領域（ｎ-拡散領域）５が形成されている。ｎ-拡散領域５は、一方から他方へ延在するように形成されている。ｎ-拡散領域５の表面とその近傍には、ｎ+型の拡散領域（ｎ+拡散領域）６が形成されている。そのｎ+拡散領域６の表面上にはドレイン電極１６が形成されている。
【００６４】
ｎ-拡散領域５の周囲を取囲んで、ｎ-拡散領域５に接するようにｐ型の拡散領域（ｐ拡散領域）７が形成されている。ｐ拡散領域７は、ｎ-拡散領域５の側部とｎ-型半導体領域３とを隔てるようにｎ-型半導体領域３の表面から所定の深さにわたり形成されている。そのｐ拡散領域７には、電界効果型トランジスタＴのソース領域となるｎ+型の拡散領域（ｎ+拡散領域）８が形成されている。ｎ+拡散領域８は、ｐ拡散領域７によってｎ-型半導体領域３と隔てられるように、ｐ拡散領域７の表面からｐ拡散領域７の底よりも浅い領域にわたり形成されている。また、ｐ拡散領域７にはｐ+型の拡散領域（ｐ+拡散領域）９が形成されている。そのｎ+拡散領域８とｐ+拡散領域９に接触するようにソース電極１８が形成されている。
【００６５】
ドレイン領域となるｎ-拡散領域５の直下には、ｎ-拡散領域５の底部に接触するようにｐ-型の埋め込み層（ｐ-埋め込み層）１３が形成されている。ｐ-埋め込み層１３は、ｎ-拡散領域５の底部とｎ-型半導体領域３とを隔てるように、ｐ拡散領域７の一方の底部の直下の領域から他方の底部の直下の領域にわたり形成されている。
【００６６】
また、ｐ拡散領域７と距離を隔てられたｎ-型半導体領域３の領域には、所定の高電位が印加されるｎ+型の拡散領域（ｎ+拡散領域）１４が形成されている。そのｎ+拡散領域１４の表面上には電極１５が形成されている。電極１５とドレイン電極１６とは、配線２０によって電気的に接続されている。その配線２０には抵抗Ｒが設けられている。そして、ｎ+拡散領域８とｎ-拡散領域５とによって挟まれたｐ拡散領域７の部分の表面上には、ゲート絶縁膜１９を介在させてゲート電極１７が形成されている。そのゲート電極１７を覆うように絶縁膜２２が形成されている。本半導体装置１は上記のように構成される。
【００６７】
なお、課題を解決するための手段の項に記載された他の半導体装置における第１導電型の第１半導体領域はｎ-半導体領域３に対応し、第１導電型の第２半導体領域はｎ-拡散領域５に対応する。また、第２導電型の第３半導体領域はｐ拡散領域７に対応し、第１導電型の第４半導体領域はｎ+拡散領域８に対応する。そして、第２導電型の第５半導体領域はｐ-埋め込み層１３に対応し、第１導電型の第６半導体領域はｎ+拡散領域１４に対応する。
【００６８】
次に、上述した半導体装置１の動作について説明する。まず、オン状態では、図４４に示すように、電界効果型トランジスタＴのゲート電極１７にしきい値電圧以上の所定の電圧（Ｖｇ≧Ｖｔｈ）が印加される。所定の電圧がゲート電極１７に印加されると、ゲート電極１７の直下に位置するｐ拡散領域７にチャネル領域（図示せず）が形成されて、ｎ+拡散領域１４から配線２０を経てドレイン領域（ｎ-拡散領域５）からソース領域（ｎ+拡散領域８）へ向って一定の電流Ｉｄが流れる。その一定の電流Ｉｄが流れることで、抵抗Ｒの両端間には電位Ｖｈを基準として一定の電圧降下が生じる。こうして、Ｖｓ電位を基準とするロジック信号が電位Ｖｈを基準とするロジック信号として伝達される。伝達されたロジック信号は、第１ＩＧＢＴ５１をオンオフさせるための信号として第１ドライバ回路５２へ送られることになる。
【００６９】
次に、オフ状態では、図４５および図４６に示すように、電界効果型トランジスタＴのゲート電極１７には、電圧（Ｖｇ＝０Ｖ）は印加されない。このとき、電極１５に高電位Ｖｈ（正バイアス）が印加されると、ドレイン電極１６の電位Ｖｄも同じ高電位となってオフ状態が保持される。これにより、ｎ+拡散領域６，１４を介してｎ-型半導体領域３とドレイン領域としてのｎ-拡散領域５とに正バイアスが印加されて、ｐ-埋め込み層１３の上部とｎ-拡散領域５との界面（界面Ａ）からｐ-埋め込み層１３の側へ向って空乏層（空乏層Ａ）が延びるとともに、ｐ-埋め込み層１３の下部とｎ-型半導体領域３との界面（界面Ｂ）からｐ-埋め込み層１３の側へ向って空乏層（空乏層Ｂ）が延びることになる。
【００７０】
このとき、本半導体装置では、ｐ−埋め込み層１３の不純物濃度として、空乏層Ａと空乏層Ｂとが繋がって、ｐ-埋め込み層１３が完全に空乏化されるように、ｎ-拡散領域５の不純物濃度の３〜１０倍程度の、たとえばおよそ〜１×１０17ａｔｍｓ／ｃｍ3程度の比較的低い不純物濃度に設定されている。
【００７１】
こうして、オフ状態ではｐ-埋め込み層１３は最終的に完全に空乏化され、その空乏化された状態では、ｎ+拡散領域６の直下に位置するｐ-埋め込み層１３の電位は、ソース領域の電位Ｖｓよりも高い状態となる。そのため、ｎ+拡散領域６とその直下のｐ-埋め込み層１３との相対的な電位差が減少して、約５００Ｖ程度の高耐圧を得ることができる。また、電位Ｖｄと電位Ｖｈとの間の分離耐圧は、ｐ-埋め込み層１３の内部の電位障壁から得られる。
【００７２】
この耐圧について比較例に係る半導体装置の構造との関係で説明する。図４７に示すように、比較例に係る半導体装置では、ｐ+埋め込み層１１３の不純物濃度がｐ-埋め込み層１３の不純物濃度よりも高く、たとえばおよそ１×１０18ａｔｍｓ／ｃｍ3〜１×１０19ａｔｍｓ／ｃｍ3程度に設定されている。なお、比較例に係る半導体装置において、図４３に示される半導体装置と同一部材には同じ符合が付されている。
【００７３】
オフ状態では、ｐ+埋め込み層１１３の上部とｎ-拡散領域５との界面から空乏層Ｄ１（空乏層端３５と空乏層端３６との間）が延びるとともに、ｐ+埋め込み層１１３の下部とｎ-型半導体領域３との界面から空乏層Ｄ２（空乏層端３７と空乏層端３８との間）が延びることになる。このとき、ｐ+埋め込み層１１３の不純物濃度が比較的高いために、空乏層端３６と空乏層端３７とは繋がらない。そのオフ状態におけるｎ+拡散領域６から深さ方向の電界の強度を図４８に示す。グラフＤ１１は空乏層Ｄ１における電界を示し、グラフＤ２２は空乏層Ｄ２における電界を示す。
【００７４】
比較例に係る半導体装置では、その耐圧は空乏層Ｄ１による耐圧となる。すなわち、グラフＤ１１によって囲まれた領域（領域ＥＤ１）の面積に相当する。空乏層Ｄ１の空乏層端３６はｐ+埋め込み層１１３内に位置している。この空乏層Ｄ１のうち、ｐ+埋め込み層１１３の領域に入り込んでいる部分に対応する電圧は、空乏層Ｄ１の全体に対応する電圧の多くても５０％程度とされ、また、ｎ-拡散領域５における電界は最大Ｅｍａｘとされる。このことから、ｎ-拡散領域５の深さ方向の距離をＬとすると、領域ＥＤ１における全耐圧は、最大でも、Ｅｍａｘ×Ｌ×１．５程度と見積もられる。
【００７５】
ここで、Ｅｍａｘは、およそ２．５×１０5Ｖ／ｃｍとされ、ｎ-拡散領域５の長さＬは約３μｍとされる。そうすると、領域ＥＤ１における耐圧は約〜１１３Ｖ程度と見積もられ、比較例に係る半導体装置の耐圧は１００Ｖを少し上回る程度の耐圧が上限となる。また、Ｅｍａｘの値がおよそ２．５×１０5Ｖ／ｃｍの場合には、ｎ-拡散領域５の不純物濃度を７×１０15ａｔｍｓ／ｃｍ3程度とすると、ｎ-拡散領域５の深さ方向の距離Ｌは最大２．３μｍと見積もられ、ｎ-拡散領域５の不純物濃度を５×１０15ａｔｍｓ／ｃｍ3程度とすると、ｎ-拡散領域５の深さ方向の距離Ｌは最大３．２μｍと見積もられる。したがって、本半導体装置では、比較例に係る半導体装置の耐圧（約１１３Ｖ程度）に比べて約４．５倍〜５倍程度の高耐圧を得ることができると見積もられる。
【００７６】
次に、上述した半導体装置の製造方法の一例について説明する。図４９に示すように、まず、ｎ-型半導体領域３の表面にＬＯＣＯＳ膜を形成するためのシリコン窒化膜２３が形成される。そのシリコン窒化膜２３の表面上にレジストパターン７０が形成される。そのレジストパターン７０をマスクとして、たとえばドーズ量約１×１０13〜５×１０13ａｔｍｓ/ｃｍ2にてボロン（Ｂ）が注入される。その後、レジストパターン７０が除去される。
【００７７】
次に、図５０に示すように、シリコン窒化膜２３の表面上にレジストパターン７１が形成される。そのレジストパターン７１をマスクとして、たとえばドーズ量約１×１０12〜３×１０12ａｔｍｓ/ｃｍ2のもとで高エネルギー注入により、ボロン（Ｂ）がｎ-型半導体領域３の表面から深さ２μｍ〜５μｍ程度の領域に注入される。その後、レジストパターン７１が除去される。
【００７８】
次に、図５１に示すように、所定の温度のもとでアニール処理を施して注入されたボロンを拡散させることにより、ｐ拡散領域７とｐ-埋め込み層１３が形成される。そのｐ拡散領域７は、ｎ-型半導体領域３のうち所定の領域を周方向から取囲むように形成され、この領域がドレイン領域としてのｎ-拡散領域５となる。
【００７９】
次に、シリコン窒化膜２３の所定の領域を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の酸化処理を施すことによって、露出したｎ-型半導体領域３の表面にＬＯＣＯＳ膜４が形成される（図５２参照）。その後、残されたシリコン窒化膜２３を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の熱酸化処理を施すことにより、図５２に示すように、露出したｎ-型半導体領域３の表面にゲート酸化膜１９が形成される。
【００８０】
次に、ｎ-型半導体領域３の表面上にポリシリコン膜（図示せず）が形成される。そのポリシリコン膜の表面にレジストパターン７２が形成される（図５３参照）。そのレジストパターン７２をマスクとしてポリシリコン膜に異方性エッチングを施すことにより、図５３に示すように、ゲート電極１７が形成される。その後、レジストパターン７２が除去される。次に、図５４に示すように、レジストパターン７３が形成される。そのレジストパターン７３をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｐ拡散領域７にボロン（Ｂ）が注入される。その後、レジストパターン７３が除去される。
【００８１】
次に、図５５に示すように、レジストパターン７４が形成される。そのレジストパターン７４をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｎ-半導体領域３にリン（Ｐ）が注入される。その後、レジストパターン７４が除去される。次に、図５６に示すように、ゲート電極１７を覆うように、絶縁膜２２が形成される。その後、所定のアニール処理を施して注入されたボロンおよびリンを拡散させることにより、ｐ+拡散領域９およびｎ+拡散領域８，６，１４が形成される。
【００８２】
次に、図５７に示すように、絶縁膜２２に所定の写真製版および加工を施すことにより、電極を形成するための開口部２２ａ，２２ｂ，２２ｃが形成される。次に、スパッタ法により開口部２２ａ，２２ｂ，２２ｃ内を埋め込むように、絶縁膜２２上にアルミシリコン（Ａｌ−Ｓｉ）膜（図示せず）が形成される。そのアルミシリコン膜に所定の写真製版および加工を施すことにより、ドレイン電極１６、ソース電極１８および電極１５が形成される。こうして、図４２および図４３に示す半導体装置が完成する。
【００８３】
変形例１
実施の形態１において説明したように、電界効果型トランジスタのドレインとソースとの間に存在する寄生容量を相殺する回路として、２つの電界効果型トランジスタＴ１，Ｔ２を並列に接続させた回路がある（図２２参照）。
【００８４】
そのような回路に対応した半導体装置の平面構造を図５８に示す。図５８に示すように、２つの電界効果型トランジスタＴ１，Ｔ２が並んで配設されている。電界効果型トランジスタＴ１，Ｔ２のそれぞれのソース領域（ｎ+拡散領域８）は、ｐ拡散領域７の領域に内において、間隔を隔てて形成されている。また、２つのドレイン領域（ｎ-拡散領域５）は、ｐ拡散領域７によって周方向からそれぞれ取囲まれて互いに電気的に隔てられている。なお、これ以外の部材については、図４２および図４３に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【００８５】
この半導体装置１においても、上述したように、ｐ−埋め込み層１３の不純物濃度は、オフ状態においてｐ-埋め込み層１３が完全に空乏化されるように比較的低い不純物濃度に設定されていることで、十分な高耐圧を得ることができる。
【００８６】
変形例２
上述した半導体装置では、ｐ拡散領域７がｎ-拡散領域５の周囲を取囲んで、ｎ-拡散領域５に接するように形成されている。そのｐ拡散領域７のうち、図５９に示すように、配線２０の直下に位置する部分を、ｐ-埋め込み層１３と同様にオフ状態において完全に空乏化する不純物濃度を有するｐ-拡散領域８０に置き換えてもよい。このようなｐ-拡散領域８０に置き換えることで、電位障壁に対応する分の分離耐圧を得ることができる。そして、配線２０の電界による耐圧の低下を抑制することができる。
【００８７】
また、このようなｐ拡散領域７における配線２０の直下に位置する部分にｐ-拡散領域８０を形成する他に、たとえば、図６０に示すように、この領域にｐ-埋め込み層１３に達するトレンチ３ａを設けて、そのトレンチ３ａにポリシリコン膜８１を埋め込み、そのポリシリコン膜８１を酸化膜等によって覆うようにしてもよい。あるいは、図６１に示すように、トレンチ３ａ内に絶縁体８２を充填するようにしてもよい。このような構造とすることでも、配線２０の直下の部分ではｐｎ接合がなくなって、電界による耐圧の低下をさらに抑制することができる。
【００８８】
なお、実施の形態２において説明した半導体装置においても、実施の形態１の変形例２において説明したように、ｎ-型半導体領域３が、ｐ型半導体基板２の表面とその近傍に形成された半導体装置であってもよい。これにより、ｐ型半導体基板２の電位（Ｖｓｕｂ）と異なるソースの電位（Ｖｓ）を基準としたロジック信号が、高電位Ｖｈを基準とするロジック信号に変換されることになる（図２６参照）。
【００８９】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９０】
この半導体装置は、誘導電動機等を動作させるための駆動制御回路等に有効に適用される。
【符号の説明】
【００９１】
１ 半導体装置、２ ｐ型半導体基板、３ ｎ-型半導体領域、３ａ トレンチ、４ ＬＯＣＯＳ膜、５ ｎ-拡散領域、６ ｎ+拡散領域、７ ｐ拡散領域、８ ｎ+拡散領域、９ ｐ+拡散領域、１０ 溝部、１１ 熱酸化膜、１２ 絶縁体、１３ ｐ-埋め込み層、１４ ｎ+拡散領域、１５ 電極、１６ ドレイン電極、１７ ゲート電極、１８ ソース電極、１９ ゲート絶縁膜、２０ 配線、２１ 抵抗、２２ 絶縁膜、２２ａ〜２２ｄ コンタクトホール、２３ シリコン窒化膜、２４〜２６，４０〜４５，７０〜７４ レジストパターン、２７ ｐ+拡散領域、２８ 電極、３０〜３２，３５〜３８ 空乏層端、５０ 駆動制御回路、５１ 第１ＩＧＢＴ、５２ ドライバ回路、５３ 第２ＩＧＢＴ、５４ ドライバ回路、５５ 負荷、５６ 接続点、５７ コンデンサ、８０ ｐ-拡散領域、８１ ポリシリコン膜、８２ 絶縁体。
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、誘導電動機等を動作させるための駆動制御回路に使用される高耐圧素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
誘導電動機等の負荷を動作させるために駆動制御回路（ドライバ回路）が設けられる。そのドライバ回路では、負荷に電流を送り込む動作（動作Ａ）を担う第１ドライバ回路と、負荷から電流を引き出す動作（動作Ｂ）を担う第２ドライバ回路とを備えて、動作Ａと動作Ｂとが交互に行なわれる。動作Ａと動作Ｂとを交互に行なうために、第１ドライバ回路の第１ＩＧＢＴと第２ドライバ回路の第２ＩＧＢＴとが交互にオン、オフされる。第１ＩＧＢＴと第２ＩＧＢＴとは直列に接続されて、両者の接続点に負荷が接続されている。
【０００３】
第１ドライバ回路では、その接続点の電位を基準にして第１ＩＧＢＴのゲートをオン、オフさせることによって、高電圧電位と接続点の基準電位との間でスイッチング動作が行なわれる。一方、第２ドライバ回路では、接地電位を基準にして第２ＩＧＢＴのゲートをオン、オフさせることによって、接続点の基準電位と設置電位との間でスイッチング動作が行なわれる。
【０００４】
接地電位は一定であることから、接地電位を基準にして第２ＩＧＢＴのゲートをオン、オフさせるためのパルス電位を発生させるのに特に支障はない。ところが、接続点の電位を基準にする場合、接続点の電位は高電圧電位と接地電位との間を変動することになる。そのため、このままでは、電位の変動の幅が大きすぎて、第１ＩＧＢＴのゲートをオン、オフさせるためのパルス電位を発生させることができない。
【０００５】
そこで、電界効果型トランジスタと所定の抵抗を備えた半導体装置（回路）が設けられる。この半導体装置では、電界効果型トランジスタのドレイン電圧が大幅に変動してもドレイン電流はほとんど変化しない領域（飽和領域）を利用して抵抗の両端に一定の電位差を発生させることによって、第１ＩＧＢＴのゲートをオン、オフさせるためのパルス電位を発生させている。なお、このような駆動制御回路を開示した文献の一つとして、たとえば特許文献１がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−１４５３７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置では次のような問題点があった。駆動制御回路の小型化のために専有面積の削減を図ろうとすると、空乏層の延びとの関係で耐圧を確保することが困難になることがあった。また、半導体装置を構成する半導体領域のうち、所定の半導体領域の不純物濃度によっては十分な耐圧を確保することができないという問題があった。
【０００８】
本発明は、このような問題点を解決するためになされたものであり、その目的は、耐圧の向上が図られる半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明に係る半導体装置は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第２導電型の第３半導体領域と、所定の深さの溝部と、第１導電型の第４半導体領域と、第２導電型の第５半導体領域と、第１導電型の第６半導体領域と、電極部と、配線とを備えている。第１導電型の第１半導体領域は、主表面を有している。第２導電型の第２半導体領域は、電界効果型トランジスタのドレイン領域として、一方から他方へ延在するとともに第１半導体領域の主表面から所定の深さにわたり形成されている。第２導電型の第３半導体領域は、第２半導体領域の一方の側に、第２半導体領域の一方の側と第１半導体領域とを隔てるように、第１半導体領域の表面から所定の深さにわたり形成されている。所定の深さの溝部は、第２半導体領域の他方の側に、第２半導体領域の他方の側と第１半導体領域とを隔てるように、第１半導体領域の表面に形成されている。第１導電型の第４半導体領域は、電界効果型トランジスタのソース領域として、第３半導体領域によって第１半導体領域と隔てられるように第３半導体領域の表面から第３半導体領域の底よりも浅い領域にわたり形成されている。第２導電型の第５半導体領域は、第３半導体領域の底部と溝部の底部とに接し、第２半導体領域の底部と第１半導体領域とを隔てるように、第３半導体領域の底部から溝部の底部にわたり形成されている。第１導電型の第６半導体領域は、溝部に対して第３半導体領域が位置する側とは反対の側に距離を隔てられ、第１半導体領域の表面から所定の深さにわたり形成されて、所定の高電位が接続される。電極部は、電界効果型トランジスタのゲート電極として、第２半導体領域と第４半導体領域とによって挟まれた第３半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されている。配線は、所定の抵抗を有し、第２半導体領域と第６半導体領域とを電気的に接続している。
【００１０】
本発明に係る他の半導体装置は、第１導電型の第１半導体領域と、第２導電型の第２半導体領域と、第２導電型の第３半導体領域と、第１導電型の第４半導体領域と、第２導電型の第５半導体領域と、第１導電型の第６半導体領域と、電極部と、配線とを備えている。第１導電型の第１半導体領域は、主表面を有している。第２導電型の第２半導体領域は、電界効果型トランジスタのドレイン領域として、一方から他方へ延在するとともに第１半導体領域の主表面から第１の深さにわたり形成されている。第２導電型の第３半導体領域は、第２半導体領域の一方の側と他方の側とから第２半導体領域を挟み込み、第２半導体領域の一方の側と第１半導体領域とを隔てるとともに、第２半導体領域の他方の側と第１半導体領域とを隔てるように、第１半導体領域の表面から所定の深さにわたり形成されている。第１導電型の第４半導体領域は、電界効果型トランジスタのソース領域として、第３半導体領域によって第１半導体領域と隔てられるように第３半導体領域の表面から第３半導体領域の底よりも浅い領域にわたり形成されている。第２導電型の第５半導体領域は、第２半導体領域の一方の側に位置する第３半導体領域の底部と第２半導体領域の他方の側に位置する第３半導体領域の底部とに接し、一方の側に位置する第３半導体領域の底部から他方の側に位置する第３半導体領域の底部にわたり形成され、電界効果型トランジスタがオフ状態において第２半導体領域との界面から延びる空乏層と第１半導体領域との界面から延在する空乏層とによって完全に空乏化される所定の不純物濃度を有している。第１導電型の第６半導体領域は、他方の側に位置する第３半導体領域に対して一方の側に位置する第３半導体領域が位置する側とは反対の側に距離を隔てられ、第１半導体領域の表面から所定の深さにわたり形成され、所定の高電位が接続される。電極部は、電界効果型トランジスタのゲート電極として、第２半導体領域と第４半導体領域とによって挟まれた第３半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されている。配線は、所定の抵抗を有し、第２半導体領域と第６半導体領域とを電気的に接続している。
【発明の効果】
【００１１】
本発明に係る半導体装置によれば、溝部が、第２半導体領域における、第３半導体領域が形成された一方側とは反対側の他方の側に、第２半導体領域の他方の側と第１半導体領域とを隔てるように、第１半導体領域の表面に形成されている。これにより、第２半導体領域の他方の側にはｐｎ接合が存在せず、溝部を第２半導体領域の一方の側に接近させて占有面積の削減を図ることができる。その結果、耐圧を確保しながら半導体装置の小型化を図ることができる。
【００１２】
本発明に係る他の半導体装置によれば、電界効果型トランジスタがオフ状態において、第２導電型の第５半導体領域は完全に空乏化される。これにより、第５半導体領域が完全に空乏化されず、深さ方向にｐｎ接合が存在する場合と比べて、深さ方向の耐圧が確保されて半導体装置としての耐圧を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係る半導体装置およびその半導体装置が適用される駆動制御回路を示す図である。
【図２】同実施の形態において、電界効果型トランジスタにおけるドレイン電流とドレイン電圧との関係を示すグラフである。
【図３】同実施の形態において、半導体装置の平面図である。
【図４】同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】同実施の形態において、半導体装置の動作を説明するためのオン状態における断面図である。
【図６】同実施の形態において、半導体装置の動作を説明するためのオフ状態における平面図である。
【図７】同実施の形態において、半導体装置の動作を説明するための図６に示す断面線ＶＩＩ−ＶＩＩにおける断面図である。
【図８】同実施の形態において、図７に示すオフ状態における半導体装置の部分拡大断面図である。
【図９】比較例に係る半導体装置のオフ状態における平面図である。
【図１０】図９に示す断面線Ｘ−Ｘにおける断面図である。
【図１１】同実施の形態において、図３および図４に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、エピタキシャル成長法により形成された半導体装置を示す断面図である。
【図２２】同実施の形態において、変形例１に係る半導体装置を含む駆動制御回路を示す図である。
【図２３】同実施の形態において、図２２に示す半導体装置の平面図である。
【図２４】同実施の形態において、変形例２に係る半導体装置の平面図である。
【図２５】同実施の形態において、図２４に示す断面線ＸＸＶ−ＸＸＶにおける断面図である。
【図２６】同実施の形態において、変形例２に係る半導体装置を含む駆動制御回路を示す図である。
【図２７】同実施の形態において、変形例２に係る半導体装置およびその周辺を示す平面図である。
【図２８】同実施の形態において、変形例２に係る半導体装置の動作を説明するためのオフ状態における断面図である。
【図２９】同実施の形態において、変形例２に係る半導体装置の製造方法の一工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【図３３】同実施の形態において、図３２に示す工程の後に行なわれる工程を示す断面図である。
【図３４】同実施の形態において、図３３に示す工程の後に行なわれる工程を示す断面図である。
【図３５】同実施の形態において、図３４に示す工程の後に行なわれる工程を示す断面図である。
【図３６】同実施の形態において、図３５に示す工程の後に行なわれる工程を示す断面図である。
【図３７】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す断面図である。
【図３８】同実施の形態において、図３７に示す工程の後に行なわれる工程を示す断面図である。
【図３９】同実施の形態において、図３８に示す工程の後に行なわれる工程を示す断面図である。
【図４０】同実施の形態において、図３９に示す工程の後に行なわれる工程を示す断面図である。
【図４１】同実施の形態において、エピタキシャル成長法により形成された変形例２に係る半導体装置を示す断面図である。
【図４２】本発明の実施の形態２に係る半導体装置の平面図である。
【図４３】同実施の形態において、図４２に示す断面線ＸＬＩＩＩ−ＸＬＩＩＩにおける断面図である。
【図４４】同実施の形態において、半導体装置の動作を説明するためのオン状態における断面図である。
【図４５】同実施の形態において、半導体装置の動作を説明するためのオフ状態における平面図である。
【図４６】同実施の形態において、半導体装置の動作を説明するための図４５に示す断面線ＸＬＶＩ−ＸＬＶＩにおける断面図である。
【図４７】比較例に係る半導体装置のオフ状態における断面図である。
【図４８】比較例に係る半導体装置のオフ状態における空乏層の電界と深さ方向のとの関係を示す図である。
【図４９】同実施の形態において、図４２および図４３に示す半導体装置の製造方法の一工程を示す断面図である。
【図５０】同実施の形態において、図４９に示す工程の後に行なわれる工程を示す断面図である。
【図５１】同実施の形態において、図５０に示す工程の後に行なわれる工程を示す断面図である。
【図５２】同実施の形態において、図５１に示す工程の後に行なわれる工程を示す断面図である。
【図５３】同実施の形態において、図５２に示す工程の後に行なわれる工程を示す断面図である。
【図５４】同実施の形態において、図５３に示す工程の後に行なわれる工程を示す断面図である。
【図５５】同実施の形態において、図５４に示す工程の後に行なわれる工程を示す断面図である。
【図５６】同実施の形態において、図５５に示す工程の後に行なわれる工程を示す断面図である。
【図５７】同実施の形態において、図５６に示す工程の後に行なわれる工程を示す断面図である。
【図５８】同実施の形態において、変形例１に係る半導体装置の平面図である。
【図５９】同実施の形態において、変形例２に係る半導体装置の平面図である。
【図６０】同実施の形態において、変形例２に係る半導体装置の他の構造を示す部分断面図である。
【図６１】同実施の形態において、変形例２に係る半導体装置のさらに他の構造を示す部分断面図である。
【発明を実施するための形態】
【００１４】
実施の形態１
まず、はじめに、本半導体装置が適用される駆動制御回路の一例について簡単に説明する。図１に示すように、駆動制御回路５０の第１ドライバ回路５２および第２ドライバ回路５４には、誘導電動機等の負荷５５に電流（矢印６０）を送り込む動作（動作Ａ）を行なうためのスイッチング素子として第１ＩＧＢＴ５１が設けられ、そして、負荷５５から電流（矢印６１）を引き出す動作（動作Ｂ）を行なうためのスイッチング素子として第２ＩＧＢＴ５３が設けられている。
【００１５】
第１ＩＧＢＴ５１と第２ＩＧＢＴ５３とは直列に接続されて、その接続点５６に負荷５５が接続されている。第１ＩＧＢＴ５１のゲートは第１ドライバ回路５２に接続され、第２ＩＧＢＴ５３のゲートは第２ドライバ回路５４に接続されている。第１ドライバ回路５２と第２Ｉドライバ回路５４とによって、第１ＩＧＢＴ５１と第２ＩＧＢＴ５３とを交互にオン、オフさせることで、動作Ａと動作Ｂとが交互に行なわれることになる。
【００１６】
特に、接続点５６の電位が電源電位と接地電位との間で変動する第１ドライバ回路５２に対して、第１ＩＧＢＴ５１のゲートをオン、オフさせるための所定のパルス電位を発生させるために、電界効果型トランジスタＴと抵抗Ｒを含む回路として本半導体装置（点線枠内）１が接続されている。電界効果型トランジスタＴのドレイン電極は所定の抵抗Ｒの一端に接続されている。電界効果型トランジスタＴのソース電極は接地電位、あるいは、所定の電位に設定されている。また、ドレイン電極は第１ドライバ回路５２にも接続されている。抵抗Ｒの他端側は、第１ドライバ回路５２の電源としてのコンデンサ５７の一端側に接続されている。そのコンデンサ５７の他端側は接続点（負荷）５６に接続されている。
【００１７】
これにより、ドレイン電極側の電位は、誘導電動機の駆動電圧（たとえば約３００Ｖ程度）に対応する高電圧Ｖｈと接地電位に対応する低電圧Ｖｌとの間を交互に変動することになる。この状態のもとで、電界効果型トランジスタＴのゲートをオンすると、ドレイン側からソース側へ電流（ドレイン電流Ｉｄ）が流れる。
【００１８】
ここで、電界効果型トランジスタのドレイン電圧とドレイン電流との一般的な関係を図２にグラフとして示す。図２に示すように、ドレイン電圧とドレイン電流との関係には、線形領域Ｌと飽和領域Ｈとがある。線形領域Ｌでは、ドレイン電流がドレイン電圧の増加に伴いほぼ比例して増加する。一方、飽和領域Ｈでは、ドレイン電圧が増加してもドレイン電流は増加せず、ほぼ一定の値になる。なお、このドレイン電流の値はゲート電圧によって決まる。
【００１９】
本半導体装置１では、ドレイン電圧がこの飽和領域Ｈ内に入るように設定される。そうすると、ドレイン電圧Ｖｄが大きく変動してもドレイン電流Ｉｄはほぼ一定となって、抵抗Ｒを電流が流れることによって生じる電圧降下（電流値×抵抗値）はほぼ一定の値となる。こうして、電界効果型トランジスタＴのオン動作に応じて抵抗Ｒの両端には一定の電圧降下が生じ、この電圧降下をパルス電位として第１ＩＧＢＴ５１のゲートがオン、オフされることになる。つまり、ソースの電位（Ｖｓ）を基準としたロジック信号が、高電位Ｖｈを基準とするロジック信号に変換されることになる。
【００２０】
次に、その半導体装置１の構造の一例について説明する。図３および図４に示すように、ｎ-型半導体領域３の主表面にはＬＯＣＯＳ膜（Local Oxidation of Silicon）４が形成されている。ｎ-型半導体領域３における所定の領域の表面から所定の深さにわたり、電界効果型トランジスタＴのドレイン領域となるｎ-型の拡散領域（ｎ-拡散領域）５が形成されている。ｎ-拡散領域５は、一方から他方へ延在するように形成されている。ｎ-拡散領域５の表面とその近傍には、ｎ+型の拡散領域（ｎ+拡散領域）６が形成されている。そのｎ+拡散領域６の表面上にはドレイン電極１６が形成されている。
【００２１】
ｎ-拡散領域５の一方の側には、ｎ-拡散領域５に接するようにｐ型の拡散領域（ｐ拡散領域）７が形成されている。ｐ拡散領域７は、ｎ-拡散領域５の側部とｎ-型半導体領域３とを隔てるようにｎ-型半導体領域３の表面から所定の深さにわたり形成されている。そのｐ拡散領域７には、電界効果型トランジスタＴのソース領域となるｎ+型の拡散領域（ｎ+拡散領域）８が形成されている。ｎ+拡散領域８は、ｐ拡散領域７によってｎ-型半導体領域３と隔てられるように、ｐ拡散領域７の表面からｐ拡散領域７の底よりも浅い領域にわたり形成されている。また、ｐ拡散領域７にはｐ+型の拡散領域（ｐ+拡散領域）９が形成されている。そのｎ+拡散領域８とｐ+拡散領域９に接触するようにソース電極１８が形成されている。
【００２２】
ｎ-拡散領域５の他方の側には溝部（トレンチ）１０が形成されている。溝部１０は、ｎ-拡散領域５の側部とｎ-型半導体領域３とを隔てるように、ｎ-型半導体領域３の表面から所定の深さにわたり形成されている。また、特に、図３に示すように、溝部１０は、ｎ-拡散領域５の他方の側からｐ拡散領域７が位置する領域に向って延在して、平面的にｎ-拡散領域５を取囲むように形成されている（図３参照）。その溝部１０の側面には熱酸化膜１１が形成され、溝部１０内には絶縁体１２が充填されている。
【００２３】
ドレイン領域となるｎ-拡散領域５の直下には、ｎ-拡散領域５の底部に接触するようにｐ-型の埋め込み層（ｐ-埋め込み層）１３が形成されている。ｐ-埋め込み層１３は、ｎ-拡散領域５の底部とｎ-型半導体領域３とを隔てるように、ｐ拡散領域７の底部の直下の領域から溝部１０の底部の直下の領域にわたり形成されている。また、ｐ-埋め込み層１３の不純物濃度は、電界効果型トランジスタがオフ状態において完全に空乏化される比較的低い不純物濃度に設定されている。
【００２４】
また、溝部１０に対して、ｐ拡散領域７が位置する側とは反対の側のｎ-型半導体領域３の領域には、所定の高電位が印加されるｎ+型の拡散領域（ｎ+拡散領域）１４が形成されている。そのｎ+拡散領域１４の表面上には電極１５が形成されている。電極１５とドレイン電極１６とは、配線２０によって電気的に接続されている。その配線２０には抵抗Ｒが設けられている。そして、ｎ+拡散領域８とｎ-拡散領域５とによって挟まれたｐ拡散領域７の部分の表面上には、ゲート絶縁膜１９を介在させてゲート電極１７が形成されている。そのゲート電極１７を覆うように絶縁膜２２が形成されている。本半導体装置１は上記のように構成される。
【００２５】
なお、課題を解決するための手段の項に記載された半導体装置における第１導電型の第１半導体領域はｎ-半導体領域３に対応し、第１導電型の第２半導体領域はｎ-拡散領域５に対応する。また、第２導電型の第３半導体領域はｐ拡散領域７に対応し、第１導電型の第４半導体領域はｎ+拡散領域８に対応する。そして、第２導電型の第５半導体領域はｐ-埋め込み層１３に対応し、第１導電型の第６半導体領域はｎ+拡散領域１４に対応する。
【００２６】
次に、上述した半導体装置１の動作について説明する。まず、オン状態では、図５に示すように、電界効果型トランジスタＴのゲート電極１７にしきい値電圧以上の所定の電圧（Ｖｇ≧Ｖｔｈ）が印加される。所定の電圧がゲート電極１７に印加されると、ゲート電極１７の直下に位置するｐ拡散領域７にチャネル領域（図示せず）が形成されて、ｎ+拡散領域１４から配線２０を経てドレイン領域（ｎ-拡散領域５）からソース領域（ｎ+拡散領域８）へ向って一定の電流Ｉｄが流れる。その一定の電流Ｉｄが流れることで、抵抗Ｒの両端間には電位Ｖｈを基準として一定の電圧降下が生じる。こうして、Ｖｓ電位を基準とするロジック信号が電位Ｖｈを基準とするロジック信号として伝達される。伝達されたロジック信号は、第１ＩＧＢＴ５１をオンオフさせるための信号として第１ドライバ回路５２へ送られることになる。
【００２７】
次に、オフ状態では、図６、図７および図８に示すように、電界効果型トランジスタＴのゲート電極１７には、電圧は印加されない（Ｖｇ＝０Ｖ）。このとき、電極１５に高電位Ｖｈ（正バイアス）が印加されると、ドレイン電極１６の電位Ｖｄも同じ高電位となってオフ状態が保持される。これにより、ｎ+拡散領域６，１４を介してｎ-型半導体領域３とドレイン領域としてのｎ-拡散領域５とに正バイアスが印加されて、ｐ-埋め込み層１３の上部とｎ-拡散領域５との界面（界面Ａ）からｐ-埋め込み層１３の側へ向って空乏層（空乏層端Ａ）が延びるとともに、ｐ-埋め込み層１３の下部とｎ-型半導体領域３との界面（界面Ｂ）からｐ-埋め込み層１３の側へ向って空乏層（空乏層端Ｂ）が延びる。この半導体装置では、ｐ-埋め込み層１３の不純物濃度が所定の比較的低い不純物濃度に設定されている。そのため、空乏層端Ａと空乏層端Ｂとが繋がり、ｐ-埋め込み層１３が完全に空乏化される。
【００２８】
また、界面Ａからｎ-拡散領域５の側へ向って延びる空乏層は、ｐ拡散領域７とｎ-拡散領域５との界面（界面Ｃ）からｎ-拡散領域５の側へ向って延びる空乏層とともに、ｎ+拡散領域６の内部にまで延在する（空乏層端３０）。さらに、界面Ｃからｐ拡散領域７の側に向かって延びる空乏層は、ｐ拡散領域７とｎ-型半導体領域３との界面（界面Ｄ）からｐ拡散領域７の側へ向って延びる空乏層と繋がってｐ拡散領域７の内部にまで延在する（空乏層端３１）。そして、界面Ｂからｎ-型半導体領域３の側へ向って延びる空乏層は、界面Ｄからｎ-型半導体領域３の側へ向って延びる空乏層と繋がって、ｎ-型半導体領域３の表面から所定の深さにまで延在する（空乏層端３２）。
【００２９】
上述した半導体装置１では、ドレイン領域としてのｎ-拡散領域５とｎ-型半導体領域３との間に絶縁体１２を充填した溝部１０が設けられ、その溝部１０はｐ拡散領域７が位置する領域に向って延在してｎ-拡散領域５の側部を取り囲むように形成されている。これにより、ｎ-拡散領域５の側部を取囲むようにｐ型の拡散領域を設けるとともに、埋め込み層の不純物濃度をオフ状態において完全に空乏化しない不純物濃度とした比較例に係る半導体装置の場合と比較すると、次のような効果が得られる。
【００３０】
図９および図１０に示すように、比較例に係る半導体装置では、ｎ-型半導体領域３とドレイン領域としてのｎ-拡散領域５とを接続する配線２０の直下にｐ拡散領域１０７が位置することになる。また、ｐ+埋め込み層１１３の不純物濃度をオフ状態において完全に空乏化しない比較的高い不純物濃度に設定されている。なお、比較例に係る半導体装置において、図４等に示される半導体装置と同一部材には同じ符合が付されている。
【００３１】
そのｎ-型半導体領域３には高電位（Ｖｈ）が印加され、ｐ拡散領域１０７には接地電位（Ｖｓ）が印加される。そのため、高電位の配線２０が接地電位のｐ拡散領域１０７を横切ることになり、オフ状態においてｐ拡散領域１０７とｎ-拡散領域５との界面から延びようとする空乏層が、配線２０の直下の部分においてその延びが阻害されてしまう。その結果、オフ状態における半導体装置の耐圧が低下するおそれがある。
【００３２】
これに対して本半導体装置１では、図６〜図８に示すように、絶縁体１２を充填した溝部１０が、ｐ拡散領域７が位置する領域を除いてｎ-拡散領域５の側部を取り囲むように形成されている。これにより、高電位の配線２０は絶縁体１２を充填した溝部１０を横切ることになる。その結果、配線２０の直下の領域には空乏層を形成するｐｎ接合は存在せず、半導体装置１の耐圧の低下を防ぐことができる。
【００３３】
また、図１０に示すように、比較例に係る半導体装置では、ドレイン領域としてのｎ-拡散領域５の側部（深さ方向）とｎ-型半導体領域３とは、ｎ-拡散領域５とｐ拡散領域１０７との界面（ｐｎ接合）から延びる空乏層によって耐圧が確保される。ｐ拡散領域１０７は接地電位とされ、ｎ-拡散領域５に形成されたｎ+拡散領域６には、配線２０を介して高電位（Ｖｈ）が印加される。そのため、ｎ+拡散領域６とｐ拡散領域１０７との所望の耐圧を得るには、空乏層が延びる領域を確保する必要があり、ｐ拡散領域１０７をｎ+拡散領域からある程度距離を隔ててを形成する必要がある。このことが、半導体装置の小型化を阻害する要因の一つとなっていた。
【００３４】
これに対して本半導体装置１では、図６および図７に示すように、絶縁体１２を充填した溝部１０が、ｐ拡散領域７が位置する領域を除いてｎ-拡散領域５の側部を取り囲むように形成されている。これにより、ｎ-拡散領域５の側部にはｐｎ接合が存在せず、ｎ+拡散領域６と溝部１０との距離Ｓを縮めることができる。その結果、半導体装置１の耐圧を確保しながら、半導体装置１の小型化を図ることができる。
【００３５】
次に、上述した半導体装置の製造方法の一例について説明する。図１１に示すように、まず、ｎ-型半導体領域３の表面にＬＯＣＯＳ膜を形成するためのシリコン窒化膜２３が形成される。そのシリコン窒化膜２３の表面上にレジストパターン２４が形成される。そのレジストパターン２４をマスクとして、たとえばドーズ量約１×１０13〜５×１０13ａｔｍｓ/ｃｍ2にてボロン（Ｂ）が注入される。その後、レジストパターン２４が除去される。
【００３６】
次に、図１２に示すように、シリコン窒化膜２３の表面上にレジストパターン２５が形成される。そのレジストパターン２５をマスクとして、たとえばドーズ量約１×１０12〜３×１０12ａｔｍｓ/ｃｍ2のもとで高エネルギー注入により、ボロン（Ｂ）がｎ-型半導体領域３の表面から深さ２μｍ〜５μｍ程度の領域に注入される。その後、レジストパターン２５が除去される。
【００３７】
次に、図１３に示すように、所定の温度のもとでアニール処理を施して注入されたボロンを拡散させることにより、ｐ拡散領域７とｐ-埋め込み層１３が形成される。次に、シリコン窒化膜２３の所定の領域を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の酸化処理を施すことによって、露出したｎ-型半導体領域３の表面にＬＯＣＯＳ膜４が形成される（図１４参照）。その後、残されたシリコン窒化膜２３を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の熱酸化処理を施すことにより、図１４に示すように、露出したｎ-型半導体領域３の表面にゲート酸化膜１９が形成される。
【００３８】
次に、ｎ-型半導体領域３の表面上にポリシリコン膜（図示せず）が形成される。そのポリシリコン膜の表面にレジストパターン２６が形成される。そのレジストパターン２６をマスクとしてポリシリコン膜に異方性エッチングを施すことにより、図１５に示すように、ゲート電極１７が形成される。その後、レジストパターン２６が除去される。次に、図１６に示すように、レジストパターン２７が形成される。そのレジストパターン２７をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｐ拡散領域７にボロン（Ｂ）が注入される。その後、レジストパターン２７が除去される。
【００３９】
次に、図１７に示すように、レジストパターン２８が形成される。そのレジストパターン２８をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｎ-半導体領域３にリン（Ｐ）が注入される。その後、レジストパターン２８が除去される。次に、ゲート電極１７を覆うように、絶縁膜２２が形成される。その後、所定のアニール処理を施して注入されたボロンおよびリンを拡散させることにより、ｐ+拡散領域９とｎ+拡散領域８，６，１４が形成される（図１８参照）。
【００４０】
次に、溝部を形成する領域に位置する絶縁膜２２の部分を除去することによって、溝部を形成するための絶縁膜マスクが形成される。次に、図１８に示すように、その絶縁膜マスクをマスクとしてＬＯＣＯＳ膜４およびｎ-型半導体領域３に異方性エッチングを施すことにより、ｐ-埋め込み層１３に達する溝部（トレンチ）１０が形成される。
【００４１】
次に、図１９に示すように、所定の酸化処理を施すことにより、溝部１０の側壁に露出したｎ-型半導体領域の表面に熱酸化膜１１が形成される。次に、溝部１０内を埋め込むように絶縁膜２２上にＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜（図示せず）が形成される。そのＴＥＯＳ膜に異方性エッチングを施すことにより、溝部１０内に位置するＴＥＯＳ膜の部分を残して絶縁膜２２の上面に位置するＴＥＯＳ膜が除去される。こうして、溝部１０内にＴＥＯＳ膜の絶縁体１２が形成される。
【００４２】
次に、図２０に示すように、絶縁膜２２に所定の写真製版および加工を施すことにより、電極を形成するための開口部２２ａ，２２ｂ，２２ｃが形成される。次に、スパッタ法により開口部２２ａ，２２ｂ，２２ｃ内を埋め込むように、絶縁膜２２上にアルミシリコン（Ａｌ−Ｓｉ）膜（図示せず）が形成される。そのアルミシリコン膜に所定の写真製版および加工を施すことにより、ドレイン電極１６、ソース電極１８および電極１５が形成される。こうして、図３および図４に示す半導体装置が完成する。
【００４３】
なお、上述した製造方法では、不純物を注入し熱拡散させることによって各拡散領域を形成する場合を例に挙げて説明したが、エピタキシャル成長法により形成してもよい。エピタキシャル成長法によって形成される半導体装置の構造を図２１に示す。図２１において、図４に示される各拡散領域と対応する拡散領域については同一符合を付し、その説明を省略する。特に、エピタキシャル成長法によって形成される半導体装置においては、ＬＯＣＯＳ膜は形成されない。
【００４４】
変形例１
ところで、電界効果型トランジスタＴのドレインとソースとの間には、寄生容量が存在する。この寄生容量は誤動作の要因の一つとなる。そこで、このような不具合を排除するために、図２２に示すように、２つの電界効果型トランジスタＴ１，Ｔ２を並列に接続させてそれぞれの寄生容量Ｃ１，Ｃ２を相殺させる回路がある。
【００４５】
この場合には、図２３に示すように、２つの電界効果型トランジスタＴ１，Ｔ２が並んで配設される。電界効果型トランジスタＴ１，Ｔ２のそれぞれのソース領域（ｎ+拡散領域８）は、ｐ拡散領域７の領域に内において、間隔を隔てて形成されている。また、各ドレイン領域（ｎ-拡散領域５）は、溝部１０によって、電気的に隔てられている。なお、これ以外の部材については、図３、図４に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【００４６】
この半導体装置１においても、上述したように、絶縁体１２を充填した溝部１０が、ｐ拡散領域７が位置する領域に向かって延在して、ｎ-拡散領域５の側部を取り囲むように形成されている。これにより、ｎ-拡散領域５の側部にはｐｎ接合が存在せず、ｎ+拡散領域６と溝部１０との距離Ｓを縮めることができて、半導体装置１の耐圧を確保しながら、半導体装置１の小型化を図ることができる。
【００４７】
変形例２
また、上述した半導体装置１では、ｎ-型半導体領域３の表面に電界効果型トランジスタ等が形成された構造を例に挙げて説明したが、図２４および図２５に示すように、そのようなｎ-型半導体領域３が、ｐ型半導体基板２の表面とその近傍に形成された態様の半導体装置であってもよい。この半導体装置では、ｐ型半導体基板の表面にｐ+拡散領域２７が形成され、そのｐ+型拡散領域２７の表面に電極２８が形成されている。なお、これ以外の構成については、図３または図４に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。なお、請求項１１に記載の第２導電型の半導体基板は、ｐ型半導体基板２に対応する。
【００４８】
この半導体装置によれば、ｐ型半導体基板２とｐ拡散領域７とによって挟まれたｎ-半導体領域３におけるパンチスルー電圧の分だけ、ｐ型半導体基板２の電位（Ｖｓｕｂ）とソースの電位（Ｖｓ）とを電気的に分離することができる。これにより、図２６に示すように、ｐ型半導体基板２の電位（Ｖｓｕｂ）と異なるソースの電位（Ｖｓ）を基準としたロジック信号が、高電位Ｖｈを基準とするロジック信号に変換されることになる。
【００４９】
また、図２７に示すように、電界効果型トランジスタ等の形成領域ＴＳをｎ-拡散領域３の周辺部に設け、そして、図２８に示すように、電界効果型トランジスタＴがオフの状態において、ｎ-拡散領域３が完全に空乏化されるとともに、ｐ-埋め込み層１３およびその直上に位置するｎ-拡散領域５が完全に空乏化される構造としてもよい。空乏層端３０，３１，３２はその状態を示すものであり、ｐ-埋め込み層１３の直下に位置するｎ-拡散領域３の部分は完全に空乏化する。
【００５０】
このような構造とすることで、耐圧が保持される状態では、たとえばＵＳ６４６８８４７Ｂ１にて提案されているような高耐圧の多重ＪＦＥＴ（Junction Field Effect Transistor）として動作する。これにより、ｐ-基板２とｎ-拡散領域３との間の耐圧が損なわれるのを抑制することができ、耐圧の範囲内でロジック信号を、高電位Ｖｈを基準とするロジック信号に変換することができる。
【００５１】
特に、この構造では、ｐ拡散領域７とｎ-拡散領域３との接合部分がｎ-拡散領域５のコーナ部分に位置していない。そのため、このような接合部がｎ-拡散領域５の周囲を取囲むように位置する構造と比べると、コーナ部分において電界が集中するのが緩和されて、約５００Ｖ以上の耐圧を容易に確保することができ、その結果、ロジック信号を５００Ｖ以上の電位差をもって高電位のロジック信号に変換することができる。
【００５２】
次に、変形例２に係る半導体装置の製造方法の一例について説明する。図２９に示すように、まず、ｐ型半導体基板２の表面にＬＯＣＯＳ膜を形成するためのシリコン窒化膜２３が形成される。そのシリコン窒化膜２３の表面上にレジストパターン４０が形成される。そのレジストパターン４０をマスクとして、たとえばドーズ量約１×１０12〜３×１０12ａｔｍｓ/ｃｍ2にてリン（Ｐ）が注入される。その後、レジストパターン４０が除去される。
【００５３】
次に、図３０に示すように、所定の温度のもとでアニール処理を施して注入されたリンを拡散させることにより、ｎ-拡散領域３が形成される。次に、図３１に示すように、シリコン窒化膜２３の表面上にレジストパターン４１が形成される。そのレジストパターン４１をマスクとして、たとえばドーズ量約１×１０13〜５×１０13ａｔｍｓ/ｃｍ2にてボロン（Ｂ）が注入される。その後、レジストパターン４１が除去される。
【００５４】
次に、図３２に示すように、シリコン窒化膜２３の表面上にレジストパターン４２が形成される。そのレジストパターン４２をマスクとして、たとえばドーズ量約１×１０12〜３×１０12ａｔｍｓ/ｃｍ2のもとで高エネルギー注入により、ボロン（Ｂ）がｎ-型半導体領域３の表面から深さ２μｍ〜５μｍ程度の領域に注入される。その後、レジストパターン４２が除去される。
【００５５】
次に、図３３に示すように、所定の温度のもとでアニール処理を施して注入されたボロンを拡散させることにより、ｐ拡散領域７とｐ-埋め込み層１３が形成される。次に、シリコン窒化膜２３の所定の領域を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の酸化処理を施すことによって、露出したｎ-型半導体領域３の表面にＬＯＣＯＳ膜４が形成される（図３４参照）。その後、残されたシリコン窒化膜２３を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の熱酸化処理を施すことにより、図３４に示すように、露出したｎ-型半導体領域３の表面にゲート酸化膜１９が形成される。
【００５６】
次に、ｐ-型半導体基板２の表面上にポリシリコン膜（図示せず）が形成される。そのポリシリコン膜の表面にレジストパターン４３が形成される（図３５参照）。そのレジストパターン４３をマスクとしてポリシリコン膜に異方性エッチングを施すことにより、図３５に示すように、ゲート電極１７が形成される。その後、レジストパターン４３が除去される。次に、図３６に示すように、レジストパターン４４が形成される。そのレジストパターン４４をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｐ拡散領域７とｐ-半導体基板２の所定の領域にボロン（Ｂ）が注入される。その後、レジストパターン４４が除去される。
【００５７】
次に、図３７に示すように、レジストパターン４５が形成される。そのレジストパターン４５をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｎ-半導体領域３にリン（Ｐ）が注入される。その後、レジストパターン４５が除去される。次に、ゲート電極１７を覆うように、絶縁膜２２が形成される。その後、所定のアニール処理を施して注入されたボロンおよびリンを拡散させることにより、ｐ+拡散領域９，２７およびｎ+拡散領域８，６，１４が形成される（図３８参照）。
【００５８】
次に、溝部を形成する領域に位置する絶縁膜２２の部分を除去することによって、溝部を形成するための絶縁膜マスクが形成される。次に、図３８に示すように、その絶縁膜マスクをマスクとしてＬＯＣＯＳ膜４およびｎ-型半導体領域３に異方性エッチングを施すことにより、ｐ-埋め込み層１３に達する溝部（トレンチ）１０が形成される。
【００５９】
次に、図３９に示すように、所定の酸化処理を施すことにより、溝部１０の側壁に露出したｎ-型半導体領域の表面に熱酸化膜１１が形成される。次に、溝部１０内を埋め込むように絶縁膜２２上にＴＥＯＳ膜（図示せず）が形成される。そのＴＥＯＳ膜に異方性エッチングを施すことにより、溝部１０内に位置するＴＥＯＳ膜の部分を残して絶縁膜２２の上面に位置するＴＥＯＳ膜が除去される。こうして、溝部１０内にＴＥＯＳ膜の絶縁体１２が形成される。
【００６０】
次に、図４０に示すように、絶縁膜２２に所定の写真製版および加工を施すことにより、電極を形成するための開口部２２ａ，２２ｂ，２２ｃ，２２ｄが形成される。次に、スパッタ法により開口部２２ａ，２２ｂ，２２ｃ，２２ｄ内を埋め込むように、絶縁膜２２上にアルミシリコン（Ａｌ−Ｓｉ）膜（図示せず）が形成される。そのアルミシリコン膜に所定の写真製版および加工を施すことにより、ドレイン電極１６、ソース電極１８および電極１５，２８が形成される。こうして、図２４および図２５に示す半導体装置が完成する。
【００６１】
なお、上述した製造方法では、不純物を注入し熱拡散させることによって各拡散領域を形成する場合を例に挙げて説明したが、エピタキシャル成長法により形成してもよい。エピタキシャル成長法によって形成される半導体装置の構造を図４１に示す。図４１において、図２５に示される各拡散領域と対応する拡散領域については同一符合を付し、その説明を省略する。エピタキシャル成長法によって形成される半導体装置においては、ＬＯＣＯＳ膜は形成されない。また、ｐ+拡散領域２７はｐ拡散領域２９の表面とその近傍に形成されている。
【００６２】
実施の形態２
次に、駆動制御回路に適用される半導体装置の他の例について説明する。前述した半導体装置（図３、図４を参照）では、ｐ拡散領域７が位置する領域を除いて、平面的にｎ-拡散領域５を取囲むように溝部１０が形成されているのに対して、本半導体装置では、ｐ拡散領域が平面的にｎ-拡散領域を取囲むように形成されている。そして、ｐ-埋め込み層の不純物濃度が、電界効果型トランジスタがオフ状態において、ｐ-埋め込み層が完全に空乏化される所定の不純物濃度に設定されている。
【００６３】
図４２および図４３に示すように、ｎ-型半導体領域３の主表面にはＬＯＣＯＳ膜４が形成され、ｎ-型半導体領域３における所定の領域の表面から所定の深さにわたり、電界効果型トランジスタＴのドレイン領域となるｎ-型の拡散領域（ｎ-拡散領域）５が形成されている。ｎ-拡散領域５は、一方から他方へ延在するように形成されている。ｎ-拡散領域５の表面とその近傍には、ｎ+型の拡散領域（ｎ+拡散領域）６が形成されている。そのｎ+拡散領域６の表面上にはドレイン電極１６が形成されている。
【００６４】
ｎ-拡散領域５の周囲を取囲んで、ｎ-拡散領域５に接するようにｐ型の拡散領域（ｐ拡散領域）７が形成されている。ｐ拡散領域７は、ｎ-拡散領域５の側部とｎ-型半導体領域３とを隔てるようにｎ-型半導体領域３の表面から所定の深さにわたり形成されている。そのｐ拡散領域７には、電界効果型トランジスタＴのソース領域となるｎ+型の拡散領域（ｎ+拡散領域）８が形成されている。ｎ+拡散領域８は、ｐ拡散領域７によってｎ-型半導体領域３と隔てられるように、ｐ拡散領域７の表面からｐ拡散領域７の底よりも浅い領域にわたり形成されている。また、ｐ拡散領域７にはｐ+型の拡散領域（ｐ+拡散領域）９が形成されている。そのｎ+拡散領域８とｐ+拡散領域９に接触するようにソース電極１８が形成されている。
【００６５】
ドレイン領域となるｎ-拡散領域５の直下には、ｎ-拡散領域５の底部に接触するようにｐ-型の埋め込み層（ｐ-埋め込み層）１３が形成されている。ｐ-埋め込み層１３は、ｎ-拡散領域５の底部とｎ-型半導体領域３とを隔てるように、ｐ拡散領域７の一方の底部の直下の領域から他方の底部の直下の領域にわたり形成されている。
【００６６】
また、ｐ拡散領域７と距離を隔てられたｎ-型半導体領域３の領域には、所定の高電位が印加されるｎ+型の拡散領域（ｎ+拡散領域）１４が形成されている。そのｎ+拡散領域１４の表面上には電極１５が形成されている。電極１５とドレイン電極１６とは、配線２０によって電気的に接続されている。その配線２０には抵抗Ｒが設けられている。そして、ｎ+拡散領域８とｎ-拡散領域５とによって挟まれたｐ拡散領域７の部分の表面上には、ゲート絶縁膜１９を介在させてゲート電極１７が形成されている。そのゲート電極１７を覆うように絶縁膜２２が形成されている。本半導体装置１は上記のように構成される。
【００６７】
なお、課題を解決するための手段の項に記載された他の半導体装置における第１導電型の第１半導体領域はｎ-半導体領域３に対応し、第１導電型の第２半導体領域はｎ-拡散領域５に対応する。また、第２導電型の第３半導体領域はｐ拡散領域７に対応し、第１導電型の第４半導体領域はｎ+拡散領域８に対応する。そして、第２導電型の第５半導体領域はｐ-埋め込み層１３に対応し、第１導電型の第６半導体領域はｎ+拡散領域１４に対応する。
【００６８】
次に、上述した半導体装置１の動作について説明する。まず、オン状態では、図４４に示すように、電界効果型トランジスタＴのゲート電極１７にしきい値電圧以上の所定の電圧（Ｖｇ≧Ｖｔｈ）が印加される。所定の電圧がゲート電極１７に印加されると、ゲート電極１７の直下に位置するｐ拡散領域７にチャネル領域（図示せず）が形成されて、ｎ+拡散領域１４から配線２０を経てドレイン領域（ｎ-拡散領域５）からソース領域（ｎ+拡散領域８）へ向って一定の電流Ｉｄが流れる。その一定の電流Ｉｄが流れることで、抵抗Ｒの両端間には電位Ｖｈを基準として一定の電圧降下が生じる。こうして、Ｖｓ電位を基準とするロジック信号が電位Ｖｈを基準とするロジック信号として伝達される。伝達されたロジック信号は、第１ＩＧＢＴ５１をオンオフさせるための信号として第１ドライバ回路５２へ送られることになる。
【００６９】
次に、オフ状態では、図４５および図４６に示すように、電界効果型トランジスタＴのゲート電極１７には、電圧（Ｖｇ＝０Ｖ）は印加されない。このとき、電極１５に高電位Ｖｈ（正バイアス）が印加されると、ドレイン電極１６の電位Ｖｄも同じ高電位となってオフ状態が保持される。これにより、ｎ+拡散領域６，１４を介してｎ-型半導体領域３とドレイン領域としてのｎ-拡散領域５とに正バイアスが印加されて、ｐ-埋め込み層１３の上部とｎ-拡散領域５との界面（界面Ａ）からｐ-埋め込み層１３の側へ向って空乏層（空乏層Ａ）が延びるとともに、ｐ-埋め込み層１３の下部とｎ-型半導体領域３との界面（界面Ｂ）からｐ-埋め込み層１３の側へ向って空乏層（空乏層Ｂ）が延びることになる。
【００７０】
このとき、本半導体装置では、ｐ−埋め込み層１３の不純物濃度として、空乏層Ａと空乏層Ｂとが繋がって、ｐ-埋め込み層１３が完全に空乏化されるように、ｎ-拡散領域５の不純物濃度の３〜１０倍程度の、たとえばおよそ〜１×１０17ａｔｍｓ／ｃｍ3程度の比較的低い不純物濃度に設定されている。
【００７１】
こうして、オフ状態ではｐ-埋め込み層１３は最終的に完全に空乏化され、その空乏化された状態では、ｎ+拡散領域６の直下に位置するｐ-埋め込み層１３の電位は、ソース領域の電位Ｖｓよりも高い状態となる。そのため、ｎ+拡散領域６とその直下のｐ-埋め込み層１３との相対的な電位差が減少して、約５００Ｖ程度の高耐圧を得ることができる。また、電位Ｖｄと電位Ｖｈとの間の分離耐圧は、ｐ-埋め込み層１３の内部の電位障壁から得られる。
【００７２】
この耐圧について比較例に係る半導体装置の構造との関係で説明する。図４７に示すように、比較例に係る半導体装置では、ｐ+埋め込み層１１３の不純物濃度がｐ-埋め込み層１３の不純物濃度よりも高く、たとえばおよそ１×１０18ａｔｍｓ／ｃｍ3〜１×１０19ａｔｍｓ／ｃｍ3程度に設定されている。なお、比較例に係る半導体装置において、図４３に示される半導体装置と同一部材には同じ符合が付されている。
【００７３】
オフ状態では、ｐ+埋め込み層１１３の上部とｎ-拡散領域５との界面から空乏層Ｄ１（空乏層端３５と空乏層端３６との間）が延びるとともに、ｐ+埋め込み層１１３の下部とｎ-型半導体領域３との界面から空乏層Ｄ２（空乏層端３７と空乏層端３８との間）が延びることになる。このとき、ｐ+埋め込み層１１３の不純物濃度が比較的高いために、空乏層端３６と空乏層端３７とは繋がらない。そのオフ状態におけるｎ+拡散領域６から深さ方向の電界の強度を図４８に示す。グラフＤ１１は空乏層Ｄ１における電界を示し、グラフＤ２２は空乏層Ｄ２における電界を示す。
【００７４】
比較例に係る半導体装置では、その耐圧は空乏層Ｄ１による耐圧となる。すなわち、グラフＤ１１によって囲まれた領域（領域ＥＤ１）の面積に相当する。空乏層Ｄ１の空乏層端３６はｐ+埋め込み層１１３内に位置している。この空乏層Ｄ１のうち、ｐ+埋め込み層１１３の領域に入り込んでいる部分に対応する電圧は、空乏層Ｄ１の全体に対応する電圧の多くても５０％程度とされ、また、ｎ-拡散領域５における電界は最大Ｅｍａｘとされる。このことから、ｎ-拡散領域５の深さ方向の距離をＬとすると、領域ＥＤ１における全耐圧は、最大でも、Ｅｍａｘ×Ｌ×１．５程度と見積もられる。
【００７５】
ここで、Ｅｍａｘは、およそ２．５×１０5Ｖ／ｃｍとされ、ｎ-拡散領域５の長さＬは約３μｍとされる。そうすると、領域ＥＤ１における耐圧は約〜１１３Ｖ程度と見積もられ、比較例に係る半導体装置の耐圧は１００Ｖを少し上回る程度の耐圧が上限となる。また、Ｅｍａｘの値がおよそ２．５×１０5Ｖ／ｃｍの場合には、ｎ-拡散領域５の不純物濃度を７×１０15ａｔｍｓ／ｃｍ3程度とすると、ｎ-拡散領域５の深さ方向の距離Ｌは最大２．３μｍと見積もられ、ｎ-拡散領域５の不純物濃度を５×１０15ａｔｍｓ／ｃｍ3程度とすると、ｎ-拡散領域５の深さ方向の距離Ｌは最大３．２μｍと見積もられる。したがって、本半導体装置では、比較例に係る半導体装置の耐圧（約１１３Ｖ程度）に比べて約４．５倍〜５倍程度の高耐圧を得ることができると見積もられる。
【００７６】
次に、上述した半導体装置の製造方法の一例について説明する。図４９に示すように、まず、ｎ-型半導体領域３の表面にＬＯＣＯＳ膜を形成するためのシリコン窒化膜２３が形成される。そのシリコン窒化膜２３の表面上にレジストパターン７０が形成される。そのレジストパターン７０をマスクとして、たとえばドーズ量約１×１０13〜５×１０13ａｔｍｓ/ｃｍ2にてボロン（Ｂ）が注入される。その後、レジストパターン７０が除去される。
【００７７】
次に、図５０に示すように、シリコン窒化膜２３の表面上にレジストパターン７１が形成される。そのレジストパターン７１をマスクとして、たとえばドーズ量約１×１０12〜３×１０12ａｔｍｓ/ｃｍ2のもとで高エネルギー注入により、ボロン（Ｂ）がｎ-型半導体領域３の表面から深さ２μｍ〜５μｍ程度の領域に注入される。その後、レジストパターン７１が除去される。
【００７８】
次に、図５１に示すように、所定の温度のもとでアニール処理を施して注入されたボロンを拡散させることにより、ｐ拡散領域７とｐ-埋め込み層１３が形成される。そのｐ拡散領域７は、ｎ-型半導体領域３のうち所定の領域を周方向から取囲むように形成され、この領域がドレイン領域としてのｎ-拡散領域５となる。
【００７９】
次に、シリコン窒化膜２３の所定の領域を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の酸化処理を施すことによって、露出したｎ-型半導体領域３の表面にＬＯＣＯＳ膜４が形成される（図５２参照）。その後、残されたシリコン窒化膜２３を除去することにより、ｎ-型半導体領域３の表面を露出させる。次に、所定の熱酸化処理を施すことにより、図５２に示すように、露出したｎ-型半導体領域３の表面にゲート酸化膜１９が形成される。
【００８０】
次に、ｎ-型半導体領域３の表面上にポリシリコン膜（図示せず）が形成される。そのポリシリコン膜の表面にレジストパターン７２が形成される（図５３参照）。そのレジストパターン７２をマスクとしてポリシリコン膜に異方性エッチングを施すことにより、図５３に示すように、ゲート電極１７が形成される。その後、レジストパターン７２が除去される。次に、図５４に示すように、レジストパターン７３が形成される。そのレジストパターン７３をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｐ拡散領域７にボロン（Ｂ）が注入される。その後、レジストパターン７３が除去される。
【００８１】
次に、図５５に示すように、レジストパターン７４が形成される。そのレジストパターン７４をマスクとして、たとえばドーズ量約３×１０15〜６×１０15ａｔｍｓ/ｃｍ2にてｎ-半導体領域３にリン（Ｐ）が注入される。その後、レジストパターン７４が除去される。次に、図５６に示すように、ゲート電極１７を覆うように、絶縁膜２２が形成される。その後、所定のアニール処理を施して注入されたボロンおよびリンを拡散させることにより、ｐ+拡散領域９およびｎ+拡散領域８，６，１４が形成される。
【００８２】
次に、図５７に示すように、絶縁膜２２に所定の写真製版および加工を施すことにより、電極を形成するための開口部２２ａ，２２ｂ，２２ｃが形成される。次に、スパッタ法により開口部２２ａ，２２ｂ，２２ｃ内を埋め込むように、絶縁膜２２上にアルミシリコン（Ａｌ−Ｓｉ）膜（図示せず）が形成される。そのアルミシリコン膜に所定の写真製版および加工を施すことにより、ドレイン電極１６、ソース電極１８および電極１５が形成される。こうして、図４２および図４３に示す半導体装置が完成する。
【００８３】
変形例１
実施の形態１において説明したように、電界効果型トランジスタのドレインとソースとの間に存在する寄生容量を相殺する回路として、２つの電界効果型トランジスタＴ１，Ｔ２を並列に接続させた回路がある（図２２参照）。
【００８４】
そのような回路に対応した半導体装置の平面構造を図５８に示す。図５８に示すように、２つの電界効果型トランジスタＴ１，Ｔ２が並んで配設されている。電界効果型トランジスタＴ１，Ｔ２のそれぞれのソース領域（ｎ+拡散領域８）は、ｐ拡散領域７の領域に内において、間隔を隔てて形成されている。また、２つのドレイン領域（ｎ-拡散領域５）は、ｐ拡散領域７によって周方向からそれぞれ取囲まれて互いに電気的に隔てられている。なお、これ以外の部材については、図４２および図４３に示す構造と同様なので、同一部材には同一符号を付しその説明を省略する。
【００８５】
この半導体装置１においても、上述したように、ｐ−埋め込み層１３の不純物濃度は、オフ状態においてｐ-埋め込み層１３が完全に空乏化されるように比較的低い不純物濃度に設定されていることで、十分な高耐圧を得ることができる。
【００８６】
変形例２
上述した半導体装置では、ｐ拡散領域７がｎ-拡散領域５の周囲を取囲んで、ｎ-拡散領域５に接するように形成されている。そのｐ拡散領域７のうち、図５９に示すように、配線２０の直下に位置する部分を、ｐ-埋め込み層１３と同様にオフ状態において完全に空乏化する不純物濃度を有するｐ-拡散領域８０に置き換えてもよい。このようなｐ-拡散領域８０に置き換えることで、電位障壁に対応する分の分離耐圧を得ることができる。そして、配線２０の電界による耐圧の低下を抑制することができる。
【００８７】
また、このようなｐ拡散領域７における配線２０の直下に位置する部分にｐ-拡散領域８０を形成する他に、たとえば、図６０に示すように、この領域にｐ-埋め込み層１３に達するトレンチ３ａを設けて、そのトレンチ３ａにポリシリコン膜８１を埋め込み、そのポリシリコン膜８１を酸化膜等によって覆うようにしてもよい。あるいは、図６１に示すように、トレンチ３ａ内に絶縁体８２を充填するようにしてもよい。このような構造とすることでも、配線２０の直下の部分ではｐｎ接合がなくなって、電界による耐圧の低下をさらに抑制することができる。
【００８８】
なお、実施の形態２において説明した半導体装置においても、実施の形態１の変形例２において説明したように、ｎ-型半導体領域３が、ｐ型半導体基板２の表面とその近傍に形成された半導体装置であってもよい。これにより、ｐ型半導体基板２の電位（Ｖｓｕｂ）と異なるソースの電位（Ｖｓ）を基準としたロジック信号が、高電位Ｖｈを基準とするロジック信号に変換されることになる（図２６参照）。
【００８９】
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９０】
この半導体装置は、誘導電動機等を動作させるための駆動制御回路等に有効に適用される。
【符号の説明】
【００９１】
１ 半導体装置、２ ｐ型半導体基板、３ ｎ-型半導体領域、３ａ トレンチ、４ ＬＯＣＯＳ膜、５ ｎ-拡散領域、６ ｎ+拡散領域、７ ｐ拡散領域、８ ｎ+拡散領域、９ ｐ+拡散領域、１０ 溝部、１１ 熱酸化膜、１２ 絶縁体、１３ ｐ-埋め込み層、１４ ｎ+拡散領域、１５ 電極、１６ ドレイン電極、１７ ゲート電極、１８ ソース電極、１９ ゲート絶縁膜、２０ 配線、２１ 抵抗、２２ 絶縁膜、２２ａ〜２２ｄ コンタクトホール、２３ シリコン窒化膜、２４〜２６，４０〜４５，７０〜７４ レジストパターン、２７ ｐ+拡散領域、２８ 電極、３０〜３２，３５〜３８ 空乏層端、５０ 駆動制御回路、５１ 第１ＩＧＢＴ、５２ ドライバ回路、５３ 第２ＩＧＢＴ、５４ ドライバ回路、５５ 負荷、５６ 接続点、５７ コンデンサ、８０ ｐ-拡散領域、８１ ポリシリコン膜、８２ 絶縁体。
【特許請求の範囲】
【請求項１】
主表面を有する第１導電型の第１半導体領域と、
一方から他方へ延在するとともに前記第１半導体領域の主表面から第１の深さにわたり形成された、電界効果型トランジスタのドレイン領域としての第２導電型の第２半導体領域と、
前記第２半導体領域の前記一方の側と他方の側とから前記第２半導体領域を挟み込み、前記第２半導体領域の前記一方の側と前記第１半導体領域とを隔てるとともに、前記第２半導体領域の前記他方の側と前記第１半導体領域とを隔てるように、前記第１半導体領域の表面から所定の深さにわたり形成された第２導電型の第３半導体領域と、
前記第３半導体領域によって前記第１半導体領域と隔てられるように前記第３半導体領域の表面から前記第３半導体領域の底よりも浅い領域にわたり形成された、前記電界効果型トランジスタのソース領域としての第１導電型の第４半導体領域と、
前記第２半導体領域の前記一方の側に位置する前記第３半導体領域の底部と前記第２半導体領域の前記他方の側に位置する前記第３半導体領域の底部とに接し、前記一方の側に位置する前記第３半導体領域の底部から前記他方の側に位置する前記第３半導体領域の底部にわたり形成され、前記電界効果型トランジスタがオフ状態において前記第２半導体領域との界面から延びる空乏層と前記第１半導体領域との界面から延在する空乏層とによって完全に空乏化される所定の不純物濃度を有する第２導電型の第５半導体領域と、
前記他方の側に位置する前記第３半導体領域に対して前記一方の側に位置する前記第３半導体領域が位置する側とは反対の側に距離を隔てられ、前記第１半導体領域の表面から所定の深さにわたり形成された、所定の高電位が接続される第１導電型の第６半導体領域と、
前記第２半導体領域と前記第４半導体領域とによって挟まれた前記第３半導体領域の部分の表面上にゲート絶縁膜を介在させて形成された、前記電界効果型トランジスタのゲート電極としての電極部と、
所定の抵抗を有し、前記第２半導体領域と前記第６半導体領域とを電気的に接続する配線と
を備え、
前記第３半導体領域は、前記配線の直下に位置する部分の領域を除いて平面的に前記第２半導体領域を取囲むように形成され、
前記配線の直下に位置する部分の領域には、前記第５半導体領域に達する開口部が形成され、
前記開口部には、絶縁体およびポリシリコンの少なくともいずれかが充填された、半導体装置。
【請求項２】
前記電界効果型トランジスタとして、第１電界効果型トランジスタと第２電界効果型トランジスタを含み、
前記第１電界効果型トランジスタと前記第２電界効果型トランジスタとが並列に接続された、請求項１記載の半導体装置。
【請求項３】
前記第４半導体領域は、
前記第３半導体領域内に形成された、前記第１電界効果型トランジスタのソース領域としての第４半導体領域第１部と、
第４半導体領域第１部と距離を隔てて前記第３半導体領域内に形成された、前記第２電界効果型トランジスタのソース領域としての第４半導体領域第２部と
を含み、
前記第２半導体領域は、
前記第１電界効果型トランジスタのドレイン領域としての第２半導体領域第１部と、
前記第２電界効果型トランジスタのドレイン領域としての第２半導体領域第２部と
を含み、
前記第３半導体領域は、前記第２半導体領域における前記他方の側に位置する部分から前記一方の側に位置する部分に向かって延在して、前記第２半導体領域第１部を平面的に周方向から取囲むとともに、前記第２半導体領域第２部を平面的に周方向から取囲み、前記第２半導体領域第１部と前記第２半導体領域第２部とを隔てるように形成された、請求項２記載の半導体装置。
【請求項４】
主表面を有する第２導電型の半導体基板を備え、
前記第１半導体領域は前記半導体基板の主表面から所定の深さにわたって形成された、請求項１〜３のいずれかに記載の半導体装置。
【請求項１】
主表面を有する第１導電型の第１半導体領域と、
一方から他方へ延在するとともに前記第１半導体領域の主表面から第１の深さにわたり形成された、電界効果型トランジスタのドレイン領域としての第２導電型の第２半導体領域と、
前記第２半導体領域の前記一方の側と他方の側とから前記第２半導体領域を挟み込み、前記第２半導体領域の前記一方の側と前記第１半導体領域とを隔てるとともに、前記第２半導体領域の前記他方の側と前記第１半導体領域とを隔てるように、前記第１半導体領域の表面から所定の深さにわたり形成された第２導電型の第３半導体領域と、
前記第３半導体領域によって前記第１半導体領域と隔てられるように前記第３半導体領域の表面から前記第３半導体領域の底よりも浅い領域にわたり形成された、前記電界効果型トランジスタのソース領域としての第１導電型の第４半導体領域と、
前記第２半導体領域の前記一方の側に位置する前記第３半導体領域の底部と前記第２半導体領域の前記他方の側に位置する前記第３半導体領域の底部とに接し、前記一方の側に位置する前記第３半導体領域の底部から前記他方の側に位置する前記第３半導体領域の底部にわたり形成され、前記電界効果型トランジスタがオフ状態において前記第２半導体領域との界面から延びる空乏層と前記第１半導体領域との界面から延在する空乏層とによって完全に空乏化される所定の不純物濃度を有する第２導電型の第５半導体領域と、
前記他方の側に位置する前記第３半導体領域に対して前記一方の側に位置する前記第３半導体領域が位置する側とは反対の側に距離を隔てられ、前記第１半導体領域の表面から所定の深さにわたり形成された、所定の高電位が接続される第１導電型の第６半導体領域と、
前記第２半導体領域と前記第４半導体領域とによって挟まれた前記第３半導体領域の部分の表面上にゲート絶縁膜を介在させて形成された、前記電界効果型トランジスタのゲート電極としての電極部と、
所定の抵抗を有し、前記第２半導体領域と前記第６半導体領域とを電気的に接続する配線と
を備え、
前記第３半導体領域は、前記配線の直下に位置する部分の領域を除いて平面的に前記第２半導体領域を取囲むように形成され、
前記配線の直下に位置する部分の領域には、前記第５半導体領域に達する開口部が形成され、
前記開口部には、絶縁体およびポリシリコンの少なくともいずれかが充填された、半導体装置。
【請求項２】
前記電界効果型トランジスタとして、第１電界効果型トランジスタと第２電界効果型トランジスタを含み、
前記第１電界効果型トランジスタと前記第２電界効果型トランジスタとが並列に接続された、請求項１記載の半導体装置。
【請求項３】
前記第４半導体領域は、
前記第３半導体領域内に形成された、前記第１電界効果型トランジスタのソース領域としての第４半導体領域第１部と、
第４半導体領域第１部と距離を隔てて前記第３半導体領域内に形成された、前記第２電界効果型トランジスタのソース領域としての第４半導体領域第２部と
を含み、
前記第２半導体領域は、
前記第１電界効果型トランジスタのドレイン領域としての第２半導体領域第１部と、
前記第２電界効果型トランジスタのドレイン領域としての第２半導体領域第２部と
を含み、
前記第３半導体領域は、前記第２半導体領域における前記他方の側に位置する部分から前記一方の側に位置する部分に向かって延在して、前記第２半導体領域第１部を平面的に周方向から取囲むとともに、前記第２半導体領域第２部を平面的に周方向から取囲み、前記第２半導体領域第１部と前記第２半導体領域第２部とを隔てるように形成された、請求項２記載の半導体装置。
【請求項４】
主表面を有する第２導電型の半導体基板を備え、
前記第１半導体領域は前記半導体基板の主表面から所定の深さにわたって形成された、請求項１〜３のいずれかに記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図５８】
【図５９】
【図６０】
【図６１】
【公開番号】特開２０１２−２５３３５９（Ｐ２０１２−２５３３５９Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１２−１５１５２３（Ｐ２０１２−１５１５２３）
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００７−１０４９９９（Ｐ２００７−１０４９９９）の分割
【原出願日】平成１９年４月１２日（２００７．４．１２）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２４年７月５日（２０１２．７．５）
【分割の表示】特願２００７−１０４９９９（Ｐ２００７−１０４９９９）の分割
【原出願日】平成１９年４月１２日（２００７．４．１２）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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