半導体装置及び半導体装置の製造方法
【課題】ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域に挟まれた領域を含んで半導体基板上に配置されたゲート絶縁膜と、半導体基板上にゲート絶縁膜と連続して配置された、ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に配置された多結晶シリコン膜からなるゲート電極とを備え、ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧がゲート電極の中央領域におけるゲート閾値電圧よりも高い。
【解決手段】半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、ソース領域とドレイン領域に挟まれた領域を含んで半導体基板上に配置されたゲート絶縁膜と、半導体基板上にゲート絶縁膜と連続して配置された、ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に配置された多結晶シリコン膜からなるゲート電極とを備え、ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧がゲート電極の中央領域におけるゲート閾値電圧よりも高い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＯＣＯＳ分離構造のＭＯＳトランジスタを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧のＭＯＳトランジスタを実現するために、ドレイン電極と接する高不純物濃度のドレイン領域に隣接して、このドレイン領域よりも不純物濃度の低い領域（ＬＤＤ領域）を形成した構造が採用されている。ＬＤＤ領域を形成することによって、ドレイン領域近傍での電界を緩和できる。また、ＬＯＣＯＳ法を用いてゲート絶縁膜よりも厚いフィールド絶縁膜（以下において「ＬＯＣＯＳ絶縁膜」という。）を形成し、ゲート電極とドレイン領域間の電界を緩和する方法が検討されている（例えば、特許文献１参照。）。ゲート絶縁膜よりも厚く形成されたＬＯＣＯＳ絶縁膜を有する構造を、以下において「ＬＯＣＯＳ分離構造」という。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２０６１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＬＯＣＯＳ分離構造のＭＯＳトランジスタにおいて、設計時のゲート閾値電圧よりも低いゲート・ソース間電圧の領域においてソース領域とドレイン領域間にリーク電流が流れる現象が生じることがある。
【０００５】
本発明は、ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）半導体基板と、（ロ）半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、（ハ）ソース領域とドレイン領域に挟まれた領域を含んで半導体基板上に配置されたゲート絶縁膜と、（ニ）ソース領域とドレイン領域間に形成されるチャネル領域の周囲を囲んで半導体基板上にゲート絶縁膜と連続して配置された、ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、（ホ）ソース領域とドレイン領域とに挟まれた領域において、ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に配置された結晶シリコン膜からなるゲート電極とを備え、ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧がゲート電極の中央領域におけるゲート閾値電圧よりも高い半導体装置が提供される。
【０００７】
本発明の他の態様によれば、（イ）半導体基板の表面の一部にＬＯＣＯＳ法によってＬＯＣＯＳ絶縁膜を形成するステップと、（ロ）ＬＯＣＯＳ絶縁膜が形成された領域の残余の領域において、ＬＯＣＯＳ絶縁膜よりも膜厚の薄いゲート絶縁膜を、ＬＯＣＯＳ絶縁膜と連続するように半導体基板の表面に形成するステップと、（ハ）ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に、多結晶シリコン膜からなるゲート電極を形成するステップと、（ニ）ゲート電極が形成された領域を挟んで、半導体基板の上部に第１導電型のソース領域とドレイン領域を形成するステップと、（ホ）ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧をゲート電極の中央領域におけるゲート閾値電圧よりも高くするステップであって、ゲート絶縁膜とＬＯＣＯＳ絶縁膜との境界からゲート電極の中央領域に向かって一定の距離に渡りゲート絶縁膜上のゲート電極に導電型不純物を注入するステップとを含む半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の構造を示す模式的な平面図である。
【図３】図２のIII−III方向に沿った断面図である。
【図４】本発明の第１の実施形態に係る半導体装置と比較例の電流電圧特性を示すグラフである。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その６）。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その７）。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その８）。
【図１３】本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の構造を示す模式的な平面図である。
【図１５】図１４のＸＶ−ＸＶ方向に沿った断面図である。
【図１６】本発明の第２の実施形態の変形例に係る半導体装置の構造を示す模式的な平面図である。
【図１７】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１８】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１９】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す第１及び第２の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１を、図１〜図３に示す。図１は、図２のＩ−Ｉ方向の沿った断面図であり、半導体装置１のゲート幅方向に沿ったチャネル領域での切断面を示す。図３は、図２のIII−III方向に沿った断面図であり、半導体装置１のゲート長方向に沿ったゲート電極５０の中央領域の切断面を示す。図２の平面図では、ゲート絶縁膜４０を省略している。
【００１３】
図１〜図３に示すように、半導体装置１は、半導体基板１０と、半導体基板１０の上部の一部に互いに離間して形成された第１導電型のソース領域２０及びドレイン領域３０と、ソース領域２０とドレイン領域３０に挟まれた領域を含んで半導体基板１０上に配置されたゲート絶縁膜４０と、ゲート絶縁膜４０よりも膜厚の厚いＬＯＣＯＳ絶縁膜６０と、ソース領域２０とドレイン領域３０とに挟まれた領域において、ゲート絶縁膜４０上及びゲート絶縁膜４０周囲のＬＯＣＯＳ絶縁膜６０上に渡り連続的に配置された第１導電型の多結晶シリコン膜からなるゲート電極５０とを備える。ＬＯＣＯＳ絶縁膜６０は、ソース領域２０とドレイン領域３０間に形成されるチャネル領域の周囲を囲んで、半導体基板１０上にゲート絶縁膜４０と連続して配置されている。なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、半導体装置１はｎ型チャネルＭＯＳトランジスタである。また、第１導電型がｐ型であれば、第２導電型はｎ型であり、半導体装置１はｐ型チャネルＭＯＳトランジスタである。
【００１４】
半導体装置１は、ゲート電極５０のチャネル幅方向の端部である周辺領域Ｓにおけるゲート閾値電圧が、ゲート電極５０の中央領域におけるゲート閾値電圧よりも高いＭＯＳトランジスタである。なお、周辺領域Ｓを除いた領域をゲート電極５０の中央領域とする。ここでゲート閾値電圧とは、半導体装置１を導通させるために必要なゲート電極５０とソース領域２０間に印加する電圧である。図１及び図２において、ゲート電極５０の周辺領域Ｓを太線で囲んで示した（以下において同様。）。周辺領域Ｓは、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって距離ｗまでの、ゲート絶縁膜４０上に配置されたゲート電極５０の領域を含む。また、図２において、ゲート電極５０下方のＬＯＣＯＳ絶縁膜６０の端部を破線で示している。
【００１５】
半導体装置１においては、詳細は後述するが、ゲート電極５０の周辺領域Ｓの第１導電体の不純物の濃度が、ゲート電極５０の中央領域よりも低く形成されている。
【００１６】
図１〜図３に示すように、半導体装置１は、ＬＯＣＯＳ絶縁膜６０を有するＬＯＣＯＳ分離構造である。ＬＯＣＯＳ絶縁膜６０をＬＯＣＯＳ法によって形成するため、半導体基板１０の上面の一部にＬＯＣＯＳ絶縁膜６０の下部が埋め込まれている。
【００１７】
また、図１に示すように、ゲート電極５０のゲート幅方向の両端部は、ＬＯＣＯＳ絶縁膜６０上に配置されている。また、ゲート電極５０の側面に接してサイドウォール５１が形成されている。
【００１８】
半導体装置１のソース領域２０は、ゲート電極５０に近い領域に形成された第１導電型の低濃度ソース領域２１と、低濃度ソース領域２１よりも第１導電型の不純物の濃度が高い高濃度ソース領域２２とが連結したＬＤＳ（lightly Doped Source）構造を有する。ドレイン領域３０は、ゲート電極５０に近い領域に形成された第１導電型の低濃度ドレイン領域３１と、低濃度ドレイン領域３１よりも第１導電型の不純物の濃度が高い高濃度ドレイン領域３２とが連結したＬＤＤ（lightly Doped Drain）構造を有する。
【００１９】
図１〜図３に示したように、半導体基板１０は、第２導電型のシリコン基板１１上に第１導電型のエピタキシャル層１２を成長させ、エピタキシャル層１２に第２導電型のウェル領域１３を形成した構造である。ウェル領域１３のＬＯＣＯＳ絶縁膜６０で囲まれた領域に、半導体装置１のいわゆる「活性領域」が形成されている。
【００２０】
ＬＯＣＯＳ絶縁膜６０の形成時に、ＬＯＣＯＳ絶縁膜６０下方のウェル領域１３に拡散されていた不純物がＬＯＣＯＳ絶縁膜６０の端部に吸収される。これにより、ＬＯＣＯＳ絶縁膜６０の端部近傍におけるウェル領域１３の不純物濃度が低下する。その結果、ＬＯＣＯＳ絶縁膜６０の端部において、設計時のゲート閾値電圧よりも低いゲート・ソース間電圧（以下において「リーク電圧Ｖ(leak)」という。）においてソース領域２０とドレイン領域３０間にリーク電流が流れる。「設計時のゲート閾値電圧」とは、ＬＯＣＯＳ絶縁膜６０の端部近傍におけるウェル領域１３の不純物濃度の低下がないとした場合の、予め設定された不純物濃度により定まる所定のゲート閾値電圧である。
【００２１】
上記のリーク電流の発生は、特にｎ型チャネルＭＯＳトランジスタにおいて多く観測される。このため、以下では、第１導電型がｎ型、第２導電型がｐ型である場合について、例示的に説明する。
【００２２】
半導体装置１では、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔ付近、即ちゲート電極５０の周辺領域Ｓのｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低い。このため、ゲート電極５０の周辺領域Ｓ下方に位置するＬＯＣＯＳ絶縁膜６０の端部では、ゲート電極５０の中央領域に比べてチャネル反転を起こしづらくなる。つまり、ゲート電極５０の周辺領域Ｓにおいて部分的にゲート閾値電圧が上昇する。
【００２３】
上記のように、半導体装置１において、ゲート電極５０の周辺領域Ｓにおけるゲート閾値電圧（以下において、「周辺ゲート閾値電圧Ｖ(th)２」という。）は、ゲート電極５０の中央領域におけるゲート閾値電圧（以下において、「中央ゲート閾値電圧Ｖ(th)１」という。）よりも高い。ゲート電極５０の周辺領域Ｓ以外の領域において、ゲート閾値電圧は中央ゲート閾値電圧Ｖ(th)１である。また、中央ゲート閾値電圧Ｖ(th)１は設計時のゲート閾値電圧である。
【００２４】
なお、中央ゲート閾値電圧Ｖ(th)１と周辺ゲート閾値電圧Ｖ(th)２との差が、設計時のゲート閾値電圧とリーク電圧Ｖ(leak)との差以上になるように、ゲート電極５０の周辺領域Ｓのｎ型不純物濃度とゲート電極５０の中央領域のｎ型不純物濃度との差が設定されることが好ましい。
【００２５】
したがって、半導体装置１では、設計時のゲート閾値電圧よりも低いゲート・ソース間電圧において、ＬＯＣＯＳ絶縁膜６０の端部でソース領域２０とドレイン領域３０間でのリーク電流が発生しない。
【００２６】
なお、ゲート電極５０の周辺領域Ｓの導電型をｐ型にし、周辺領域Ｓ以外の領域における導電型をｎ型にしてもよい。この構造の半導体装置１においても、半導体装置１の周辺ゲート閾値電圧Ｖ(th)２を、中央ゲート閾値電圧Ｖ(th)１よりも高くできる。
【００２７】
図４に示した特性Ａは、第１の実施形態に係る半導体装置１のゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を示す電流電圧特性であり、特性Ｂ〜特性Ｃは、比較例の電流電圧特性である。
【００２８】
すなわち、特性Ａは、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって一定の距離ｗに渡ってゲート絶縁膜４０上のゲート電極５０のｎ型不純物の濃度が、ゲート電極５０の中央領域におけるｎ型不純物の濃度よりも低い半導体装置１の電流電圧特性である。
【００２９】
特性Ｂは、ＬＯＣＯＳ絶縁膜６０上のゲート電極５０について、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔまでの領域にｐ型不純物をイオン注入した比較例Ｂの電流電圧特性である。つまり、比較例Ｂは、境界ＴまでのＬＯＣＯＳ絶縁膜６０上のゲート電極５０のｎ型不純物の濃度が、ゲート電極５０の中央領域におけるｎ型不純物の濃度よりも低い半導体装置である。
【００３０】
特性Ｃは、ゲート電極５０にｐ型不純物をイオン注入せずに、ゲート電極５０のｎ型不純物の濃度が全領域で一様な比較例Ｃの電流電圧特性である。
【００３１】
図４に示すように、特性Ｂ、Ｃに比べて、特性Ａはゲート・ソース間電圧Ｖｇｓが低い領域でドレイン電流Ｉｄｓが小さい。つまり、周辺領域Ｓにおけるゲート絶縁膜４０上のゲート電極５０のｎ型不純物の濃度を、ゲート電極５０の中央領域におけるｎ型不純物の濃度よりも低くすることによって、リーク電流の発生を抑制できることが分かる。
【００３２】
特性Ｂのように、ゲート電極５０の周辺領域ＳにおいてＬＯＣＯＳ絶縁膜６０上のゲート電極５０にのみｐ型不純物を注入し、ゲート絶縁膜４０上のゲート電極５０にｐ型不純物を注入しない比較例Ｂの場合は、比較例Ｃよりも特性が若干改善されるものの、リーク電流を抑制することはできない。したがって、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって一定の距離ｗにおいてゲート電極５０の不純物濃度を低くしなければ、周辺ゲート閾値電圧Ｖ(th)２が中央ゲート閾値電圧Ｖ(th)１よりも高い半導体装置１を実現できないことが分かる。距離ｗは、例えば０．５μｍ程度である。
【００３３】
以上に説明したように、本発明の第１の実施形態に係る半導体装置１では、ＬＯＣＯＳ絶縁膜６０の端部近傍であるゲート電極５０の周辺領域Ｓにおけるｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低い。このため、ゲート電極５０の周辺領域Ｓにおける周辺ゲート閾値電圧Ｖ(th)２が、ゲート電極５０の中央領域における中央ゲート閾値電圧Ｖ(th)１よりも高い。その結果、図１に示した半導体装置１によれば、ＬＯＣＯＳ分離構造のＭＯＳトランジスタにおいても、ソース領域２０とドレイン領域３０間でのリーク電流の発生を抑制できる。
【００３４】
なお、上記では第１導電型がｎ型、第２導電型がｐ型である場合について説明したが、第１導電型がｐ型、第２導電型がｎ型である場合についても同様の効果が得られる。即ち、ｎ型のウェル領域１３にｐ型のソース領域２０及びドレイン領域３０が形成され、ｐ型の多結晶シリコン膜からなるゲート電極５０がゲート絶縁膜４０及びＬＯＣＯＳ絶縁膜６０上に配置された半導体装置１について、ゲート電極５０の周辺領域Ｓにおけるｐ型の不純物濃度を、ゲート電極５０の中央領域におけるｐ型の不純物濃度よりも低くする。これにより、ゲート電極５０の周辺領域Ｓにおけるゲート閾値電圧をゲート電極５０の中央領域におけるゲート閾値電圧よりも高くできる。また、上記の実施形態において、所望の特性を得るためにゲート電極の導電型及び不純物濃度は適宜変更してよい。
【００３５】
以下に、ゲート電極５０の周辺領域Ｓにおけるｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低い半導体装置１の製造方法の例を、図５〜図１２を参照して説明する。以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。なお、図５〜図１２の各図において、図（ａ）は図２のＩ−Ｉ方向に沿った断面図、図（ｂ）はIII−III方向に沿った断面図である。
【００３６】
（イ）図５に示すように、ｐ型のシリコン基板１１上にエピタキシャル成長されたｎ型のエピタキシャル層１２内に、ｐ型のウェル領域１３を形成する。これにより、半導体基板１０が用意される。ウェル領域１３は、例えばイオン注入法によってｐ型不純物をエピタキシャル層１２の所定の位置にイオン注入した後、ｐ型不純物を熱拡散させることによって形成される。
【００３７】
（ロ）図６に示すように、エピタキシャル層１２及びウェル領域１３の表面の一部にＬＯＣＯＳ絶縁膜６０を形成する。例えば、エピタキシャル層１２及びウェル領域１３の表面全体に窒化シリコン（ＳｉＮ）膜を形成した後、フォトリソグラフィ技術などを用いてＬＯＣＯＳ絶縁膜６０を形成する領域の窒化シリコン膜を除去する。そして、パターニングされた窒化シリコン膜をマスクにして、ＬＯＣＯＳ法によってＬＯＣＯＳ絶縁膜６０を選択的に形成させる。ＬＯＣＯＳ絶縁膜６０の膜厚は、例えば３００ｎｍ〜６００ｎｍ程度である。
【００３８】
（ハ）半導体基板１０上の窒化シリコン膜を除去した後、露出したウェル領域１３の表面を熱酸化法などによって酸化して、ＬＯＣＯＳ絶縁膜６０よりも膜厚の薄いゲート絶縁膜４０を形成する。ゲート絶縁膜４０の膜厚は、例えば４０ｎｍ〜６０ｎｍ程度である。これにより、図７に示すように、ＬＯＣＯＳ絶縁膜６０が形成された領域の残余の領域において、ＬＯＣＯＳ絶縁膜６０と連続するゲート絶縁膜４０が形成される。
【００３９】
（ニ）化学気相成長（ＣＶＤ）法などによって、ｎ型多結晶シリコン膜を全面に形成する。次いで、フォトリソグラフィ技術などを用いてｎ型多結晶シリコン膜をパターニングし、図８に示すようにゲート電極５０を形成する。つまり、ゲート絶縁膜４０上及びゲート絶縁膜４０周囲のＬＯＣＯＳ絶縁膜６０上に渡り連続的に、ｎ型多結晶シリコン膜からなるゲート電極５０が形成される。なお、ノンドープ多結晶シリコン膜を形成した後に、ｎ型不純物をイオン注入することでゲート電極５０を形成してもよい。
【００４０】
（ホ）ゲート電極５０をマスクにしてリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をウェル領域１３にイオン注入し、図９に示すように低濃度ソース領域２１と低濃度ドレイン領域３１を形成する。低濃度ソース領域２１及び低濃度ドレイン領域３１の表面不純物濃度は、例えば１×１０17ｃｍ-3程度である。
【００４１】
（ヘ）全面に窒化シリコン膜を形成した後、この窒化シリコン膜を反応性イオンエッチング（ＲＩＥ）法などによって異方性エッチングする。その結果、図１０に示すように、ゲート電極５０の側面に接してサイドウォール５１が形成される。サイドウォール５１に酸化シリコン膜などを使用してもよい。
【００４２】
（ト）フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜やゲート電極５０及びサイドウォール５１をマスクにして、ウェル領域１３の所定の領域にリンやヒ素などのｎ型不純物をイオン注入し、図１１に示すように高濃度ソース領域２２及び高濃度ドレイン領域３２を形成する。高濃度ソース領域２２及び高濃度ドレイン領域３２の表面不純物濃度は、例えば２×１０19ｃｍ-3程度である。図１１に示すように、低濃度ソース領域２１と高濃度ソース領域２２は連結し、低濃度ドレイン領域３１と高濃度ドレイン領域３２は連結する。
【００４３】
（チ）フォトレジスト膜９０を全面に塗布した後、図１２に示すように、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔ領域の上方においてゲート電極５０が露出するように、フォトレジスト膜９０をパターニングする。このとき、ゲート電極５０のチャネル幅方向の端部において、少なくともゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって距離ｗに渡ってゲート電極５０が露出するように、フォトレジスト膜９０をパターニングする。次いで、フォトレジスト膜９０をマスクにして、ボロン（Ｂ）などのｐ型不純物をゲート電極５０にイオン注入する。これにより、ゲート電極５０の周辺領域Ｓにｐ型不純物が注入される。ｐ型不純物の注入量は、例えば１×１０15ｃｍ-2程度である。その結果、ゲート電極５０の周辺領域Ｓのｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低くなる。フォトレジスト膜９０を除去して、図１に示した半導体装置１が完成する。
【００４４】
上記では、ＬＤＳ領域及びＬＤＤ領域を形成する場合について例示的に説明した。しかし、半導体装置１が、ＬＤＳ領域及びＬＤＤ領域を有しない構造であってもよい。
【００４５】
また、ゲート電極５０の周辺領域Ｓにｐ型不純物を注入する工程は、単独の工程として行ってもよいし、他の半導体素子の製造工程と同時に行ってもよい。例えば、図示を省略するｐ型チャネルＭＯＳトランジスタを半導体装置１と同時に半導体基板１０上に形成する場合に、ｐ型チャネルＭＯＳトランジスタのソース領域やドレイン領域を形成するイオン注入工程においてゲート電極５０の周辺領域Ｓにｐ型不純物を注入してもよい。
【００４６】
なお、ゲート電極５０の周辺領域Ｓに注入するｐ型不純物の濃度を高くすることによって、ゲート電極５０の中央領域の導電型がｎ型のままで、ゲート電極５０の周辺領域Ｓの導電型をｐ型にしてもよい。
【００４７】
以上に説明したように、本発明の第１の実施形態に係る半導体装置１の製造方法によれば、ゲート電極５０の周辺領域Ｓのｎ型不純物濃度を、ゲート電極５０の中央領域のｎ型不純物濃度よりも低くできる。その結果、半導体装置１のゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界領域近傍における周辺ゲート閾値電圧Ｖ(th)２を、ゲート電極５０の中央領域における中央ゲート閾値電圧Ｖ(th)１よりも高く設定することができる。このため、ソース領域２０とドレイン領域３０間でのリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置１を提供できる。
【００４８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置１は、図１３に示すように、ウェル領域１３の周辺だけでなく、低濃度ソース領域２１上及び低濃度ドレイン領域３１上にＬＯＣＯＳ絶縁膜６０が形成されていることが、図１に示した半導体装置１と異なる。図１３に示したゲート電極５０は、ゲート絶縁膜４０上から低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０上に渡り、連続的に配置されている。
【００４９】
図１４に、図１３に示した半導体装置１の平面図を示す。図１３は、図１４のＸIII−ＸIII方向、即ち、半導体装置１のゲート長方向に沿ったゲート電極５０の中央領域の切断面を示す。図１４において、ゲート電極５０下方のＬＯＣＯＳ絶縁膜６０の端部を破線で示し、ゲート絶縁膜４０を省略している。
【００５０】
図１４に示すように、高濃度ソース領域２２上及び高濃度ドレイン領域３２は、ＬＯＣＯＳ絶縁膜６０により周囲を囲まれている。低濃度ドレイン領域３１上にＬＯＣＯＳ絶縁膜６０を形成することによって、ゲート電極５０とドレイン領域３０間の耐圧が向上するという効果を奏する。
【００５１】
図１５に、図１４のＸＶ−ＸＶ方向、即ち、半導体装置１のゲート幅方向に沿ったチャネル領域での切断面を示す。図１５に示した断面図は、図１に示した断面図と同様の構造を示す。
【００５２】
図１３〜図１５に示す半導体装置１において、ゲート絶縁膜４０と低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０との境界近傍のゲート電極５０の周辺領域Ｓにおけるｎ型不純物の濃度が、ゲート電極５０の中央領域におけるｎ型不純物の濃度よりも低く形成されている。このため、ゲート電極５０の周辺領域Ｓ下方のＬＯＣＯＳ絶縁膜６０の端部では、ゲート電極５０の中央領域に比べてチャネル反転を起こしづらくなる。つまり、ゲート電極５０の周辺領域Ｓにおいて部分的に閾値電圧が上昇する。
【００５３】
したがって、本発明の第２の実施形態に係る半導体装置１によれば、ゲート電極５０の周辺領域Ｓにおける周辺ゲート閾値電圧Ｖ(th)２が、ゲート電極５０の中央領域における中央ゲート閾値電圧Ｖ(th)１よりも高く設定される。その結果、第２の実施形態に係る半導体装置１によれば、ＬＯＣＯＳオフセット構造のＭＯＳトランジスタにおいても、ソース領域２０とドレイン領域３０間でのリーク電流の発生を抑制できる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００５４】
図１６に、第２の実施形態に係る半導体装置１の他の例を示す。図１３〜図１５に示した半導体装置１では、低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０とゲート絶縁膜４０とのすべての境界領域上において、ゲート電極５０のｎ型不純物の濃度が中央領域におけるｎ型不純物の濃度よりも低い。しかし、図１６に示すように、ゲート電極５０のチャネル幅方向の端部においてのみ、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって距離ｗに渡って、ゲート電極５０のｎ型不純物の濃度を中央領域におけるｎ型不純物の濃度よりも低くしてもよい。
【００５５】
図１３〜図１５に示した半導体装置１を製造するには、例えば以下のような製造方法を採用可能である。即ち、図１７に示すように、ウェル領域１３に低濃度ソース領域２１及び低濃度ドレイン領域３１を形成する。低濃度ソース領域２１及び低濃度ドレイン領域３１は、例えばフォトリソグラフィ技術を用いて形成したフォトレジスト膜をマスクにして、イオン注入により形成される。
【００５６】
次いで、図１８に示すように、ＬＯＣＯＳ絶縁膜６０を形成する場合に、低濃度ソース領域２１上及び低濃度ドレイン領域３１上にＬＯＣＯＳ絶縁膜６０を形成する。
【００５７】
その後、図７〜図８を参照して説明したように、ゲート絶縁膜４０、ゲート電極５０を形成する。次いで、図１０〜図１１を参照して説明したように、サイドウォール５１、高濃度ソース領域２２及び高濃度ドレイン領域３２を形成する。
【００５８】
更に、フォトレジスト膜９１を全面に塗布した後、図１９に示すように、低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０とゲート絶縁膜４０との境界領域の上方においてゲート電極５０が露出するように、フォトレジスト膜９１をパターニングする。このとき、ゲート電極５０のチャネル幅方向の端部において、少なくともゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって距離ｗに渡ってゲート電極５０が露出するように、フォトレジスト膜９１をパターニングする。
【００５９】
次いで、フォトレジスト膜９１をマスクにして、ボロン（Ｂ）などのｐ型不純物をゲート電極５０にイオン注入する。これにより、ゲート電極５０の周辺領域Ｓにｐ型不純物が注入される。その結果、ゲート電極５０の周辺領域Ｓのｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低くなる。フォトレジスト膜９１を除去して、図１３〜図１５に示した半導体装置１が完成する。
【００６０】
以上に説明した第２の実施形態に係る半導体装置１の製造方法によれば、半導体装置１のゲート絶縁膜４０と低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０との境界領域近傍における周辺ゲート閾値電圧Ｖ(th)２を、ゲート電極５０の中央領域における中央ゲート閾値電圧Ｖ(th)１よりも高く設定することができる。このため、ソース領域２０とドレイン領域３０間でのリーク電流の発生が抑制された、ＬＯＣＯＳオフセット構造の半導体装置１を提供できる。
【００６１】
（その他の実施形態）
上記のように、本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００６２】
例えば、半導体基板１０としてエピタキシャル層１２及びウェル領域１３が形成されていないシリコン基板を採用し、このシリコン基板にソース領域２０やドレイン領域３０を形成してもよい。
【００６３】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００６４】
１…半導体装置
１０…半導体基板
１１…シリコン基板
１２…エピタキシャル層
１３…ウェル領域
２０…ソース領域
２１…低濃度ソース領域
２２…高濃度ソース領域
３０…ドレイン領域
３１…低濃度ドレイン領域
３２…高濃度ドレイン領域
４０…ゲート絶縁膜
５０…ゲート電極
５１…サイドウォール
６０…ＬＯＣＯＳ絶縁膜
【技術分野】
【０００１】
本発明は、ＬＯＣＯＳ分離構造のＭＯＳトランジスタを有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧のＭＯＳトランジスタを実現するために、ドレイン電極と接する高不純物濃度のドレイン領域に隣接して、このドレイン領域よりも不純物濃度の低い領域（ＬＤＤ領域）を形成した構造が採用されている。ＬＤＤ領域を形成することによって、ドレイン領域近傍での電界を緩和できる。また、ＬＯＣＯＳ法を用いてゲート絶縁膜よりも厚いフィールド絶縁膜（以下において「ＬＯＣＯＳ絶縁膜」という。）を形成し、ゲート電極とドレイン領域間の電界を緩和する方法が検討されている（例えば、特許文献１参照。）。ゲート絶縁膜よりも厚く形成されたＬＯＣＯＳ絶縁膜を有する構造を、以下において「ＬＯＣＯＳ分離構造」という。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２０６１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＬＯＣＯＳ分離構造のＭＯＳトランジスタにおいて、設計時のゲート閾値電圧よりも低いゲート・ソース間電圧の領域においてソース領域とドレイン領域間にリーク電流が流れる現象が生じることがある。
【０００５】
本発明は、ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）半導体基板と、（ロ）半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、（ハ）ソース領域とドレイン領域に挟まれた領域を含んで半導体基板上に配置されたゲート絶縁膜と、（ニ）ソース領域とドレイン領域間に形成されるチャネル領域の周囲を囲んで半導体基板上にゲート絶縁膜と連続して配置された、ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、（ホ）ソース領域とドレイン領域とに挟まれた領域において、ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に配置された結晶シリコン膜からなるゲート電極とを備え、ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧がゲート電極の中央領域におけるゲート閾値電圧よりも高い半導体装置が提供される。
【０００７】
本発明の他の態様によれば、（イ）半導体基板の表面の一部にＬＯＣＯＳ法によってＬＯＣＯＳ絶縁膜を形成するステップと、（ロ）ＬＯＣＯＳ絶縁膜が形成された領域の残余の領域において、ＬＯＣＯＳ絶縁膜よりも膜厚の薄いゲート絶縁膜を、ＬＯＣＯＳ絶縁膜と連続するように半導体基板の表面に形成するステップと、（ハ）ゲート絶縁膜上及びゲート絶縁膜周囲のＬＯＣＯＳ絶縁膜上に渡り連続的に、多結晶シリコン膜からなるゲート電極を形成するステップと、（ニ）ゲート電極が形成された領域を挟んで、半導体基板の上部に第１導電型のソース領域とドレイン領域を形成するステップと、（ホ）ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧をゲート電極の中央領域におけるゲート閾値電圧よりも高くするステップであって、ゲート絶縁膜とＬＯＣＯＳ絶縁膜との境界からゲート電極の中央領域に向かって一定の距離に渡りゲート絶縁膜上のゲート電極に導電型不純物を注入するステップとを含む半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ソース領域とドレイン領域間のリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置及び半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の構造を示す模式的な平面図である。
【図３】図２のIII−III方向に沿った断面図である。
【図４】本発明の第１の実施形態に係る半導体装置と比較例の電流電圧特性を示すグラフである。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その４）。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その５）。
【図１０】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その６）。
【図１１】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その７）。
【図１２】本発明の第１の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その８）。
【図１３】本発明の第２の実施形態に係る半導体装置の構造を示す模式的な断面図である。
【図１４】本発明の第２の実施形態に係る半導体装置の構造を示す模式的な平面図である。
【図１５】図１４のＸＶ−ＸＶ方向に沿った断面図である。
【図１６】本発明の第２の実施形態の変形例に係る半導体装置の構造を示す模式的な平面図である。
【図１７】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その１）。
【図１８】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その２）。
【図１９】本発明の第２の実施形態に係る半導体装置の製造方法を説明するための工程断面図である（その３）。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の第１及び第２の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
又、以下に示す第１及び第２の実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置１を、図１〜図３に示す。図１は、図２のＩ−Ｉ方向の沿った断面図であり、半導体装置１のゲート幅方向に沿ったチャネル領域での切断面を示す。図３は、図２のIII−III方向に沿った断面図であり、半導体装置１のゲート長方向に沿ったゲート電極５０の中央領域の切断面を示す。図２の平面図では、ゲート絶縁膜４０を省略している。
【００１３】
図１〜図３に示すように、半導体装置１は、半導体基板１０と、半導体基板１０の上部の一部に互いに離間して形成された第１導電型のソース領域２０及びドレイン領域３０と、ソース領域２０とドレイン領域３０に挟まれた領域を含んで半導体基板１０上に配置されたゲート絶縁膜４０と、ゲート絶縁膜４０よりも膜厚の厚いＬＯＣＯＳ絶縁膜６０と、ソース領域２０とドレイン領域３０とに挟まれた領域において、ゲート絶縁膜４０上及びゲート絶縁膜４０周囲のＬＯＣＯＳ絶縁膜６０上に渡り連続的に配置された第１導電型の多結晶シリコン膜からなるゲート電極５０とを備える。ＬＯＣＯＳ絶縁膜６０は、ソース領域２０とドレイン領域３０間に形成されるチャネル領域の周囲を囲んで、半導体基板１０上にゲート絶縁膜４０と連続して配置されている。なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、半導体装置１はｎ型チャネルＭＯＳトランジスタである。また、第１導電型がｐ型であれば、第２導電型はｎ型であり、半導体装置１はｐ型チャネルＭＯＳトランジスタである。
【００１４】
半導体装置１は、ゲート電極５０のチャネル幅方向の端部である周辺領域Ｓにおけるゲート閾値電圧が、ゲート電極５０の中央領域におけるゲート閾値電圧よりも高いＭＯＳトランジスタである。なお、周辺領域Ｓを除いた領域をゲート電極５０の中央領域とする。ここでゲート閾値電圧とは、半導体装置１を導通させるために必要なゲート電極５０とソース領域２０間に印加する電圧である。図１及び図２において、ゲート電極５０の周辺領域Ｓを太線で囲んで示した（以下において同様。）。周辺領域Ｓは、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって距離ｗまでの、ゲート絶縁膜４０上に配置されたゲート電極５０の領域を含む。また、図２において、ゲート電極５０下方のＬＯＣＯＳ絶縁膜６０の端部を破線で示している。
【００１５】
半導体装置１においては、詳細は後述するが、ゲート電極５０の周辺領域Ｓの第１導電体の不純物の濃度が、ゲート電極５０の中央領域よりも低く形成されている。
【００１６】
図１〜図３に示すように、半導体装置１は、ＬＯＣＯＳ絶縁膜６０を有するＬＯＣＯＳ分離構造である。ＬＯＣＯＳ絶縁膜６０をＬＯＣＯＳ法によって形成するため、半導体基板１０の上面の一部にＬＯＣＯＳ絶縁膜６０の下部が埋め込まれている。
【００１７】
また、図１に示すように、ゲート電極５０のゲート幅方向の両端部は、ＬＯＣＯＳ絶縁膜６０上に配置されている。また、ゲート電極５０の側面に接してサイドウォール５１が形成されている。
【００１８】
半導体装置１のソース領域２０は、ゲート電極５０に近い領域に形成された第１導電型の低濃度ソース領域２１と、低濃度ソース領域２１よりも第１導電型の不純物の濃度が高い高濃度ソース領域２２とが連結したＬＤＳ（lightly Doped Source）構造を有する。ドレイン領域３０は、ゲート電極５０に近い領域に形成された第１導電型の低濃度ドレイン領域３１と、低濃度ドレイン領域３１よりも第１導電型の不純物の濃度が高い高濃度ドレイン領域３２とが連結したＬＤＤ（lightly Doped Drain）構造を有する。
【００１９】
図１〜図３に示したように、半導体基板１０は、第２導電型のシリコン基板１１上に第１導電型のエピタキシャル層１２を成長させ、エピタキシャル層１２に第２導電型のウェル領域１３を形成した構造である。ウェル領域１３のＬＯＣＯＳ絶縁膜６０で囲まれた領域に、半導体装置１のいわゆる「活性領域」が形成されている。
【００２０】
ＬＯＣＯＳ絶縁膜６０の形成時に、ＬＯＣＯＳ絶縁膜６０下方のウェル領域１３に拡散されていた不純物がＬＯＣＯＳ絶縁膜６０の端部に吸収される。これにより、ＬＯＣＯＳ絶縁膜６０の端部近傍におけるウェル領域１３の不純物濃度が低下する。その結果、ＬＯＣＯＳ絶縁膜６０の端部において、設計時のゲート閾値電圧よりも低いゲート・ソース間電圧（以下において「リーク電圧Ｖ(leak)」という。）においてソース領域２０とドレイン領域３０間にリーク電流が流れる。「設計時のゲート閾値電圧」とは、ＬＯＣＯＳ絶縁膜６０の端部近傍におけるウェル領域１３の不純物濃度の低下がないとした場合の、予め設定された不純物濃度により定まる所定のゲート閾値電圧である。
【００２１】
上記のリーク電流の発生は、特にｎ型チャネルＭＯＳトランジスタにおいて多く観測される。このため、以下では、第１導電型がｎ型、第２導電型がｐ型である場合について、例示的に説明する。
【００２２】
半導体装置１では、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔ付近、即ちゲート電極５０の周辺領域Ｓのｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低い。このため、ゲート電極５０の周辺領域Ｓ下方に位置するＬＯＣＯＳ絶縁膜６０の端部では、ゲート電極５０の中央領域に比べてチャネル反転を起こしづらくなる。つまり、ゲート電極５０の周辺領域Ｓにおいて部分的にゲート閾値電圧が上昇する。
【００２３】
上記のように、半導体装置１において、ゲート電極５０の周辺領域Ｓにおけるゲート閾値電圧（以下において、「周辺ゲート閾値電圧Ｖ(th)２」という。）は、ゲート電極５０の中央領域におけるゲート閾値電圧（以下において、「中央ゲート閾値電圧Ｖ(th)１」という。）よりも高い。ゲート電極５０の周辺領域Ｓ以外の領域において、ゲート閾値電圧は中央ゲート閾値電圧Ｖ(th)１である。また、中央ゲート閾値電圧Ｖ(th)１は設計時のゲート閾値電圧である。
【００２４】
なお、中央ゲート閾値電圧Ｖ(th)１と周辺ゲート閾値電圧Ｖ(th)２との差が、設計時のゲート閾値電圧とリーク電圧Ｖ(leak)との差以上になるように、ゲート電極５０の周辺領域Ｓのｎ型不純物濃度とゲート電極５０の中央領域のｎ型不純物濃度との差が設定されることが好ましい。
【００２５】
したがって、半導体装置１では、設計時のゲート閾値電圧よりも低いゲート・ソース間電圧において、ＬＯＣＯＳ絶縁膜６０の端部でソース領域２０とドレイン領域３０間でのリーク電流が発生しない。
【００２６】
なお、ゲート電極５０の周辺領域Ｓの導電型をｐ型にし、周辺領域Ｓ以外の領域における導電型をｎ型にしてもよい。この構造の半導体装置１においても、半導体装置１の周辺ゲート閾値電圧Ｖ(th)２を、中央ゲート閾値電圧Ｖ(th)１よりも高くできる。
【００２７】
図４に示した特性Ａは、第１の実施形態に係る半導体装置１のゲート・ソース間電圧Ｖｇｓとドレイン電流Ｉｄｓとの関係を示す電流電圧特性であり、特性Ｂ〜特性Ｃは、比較例の電流電圧特性である。
【００２８】
すなわち、特性Ａは、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって一定の距離ｗに渡ってゲート絶縁膜４０上のゲート電極５０のｎ型不純物の濃度が、ゲート電極５０の中央領域におけるｎ型不純物の濃度よりも低い半導体装置１の電流電圧特性である。
【００２９】
特性Ｂは、ＬＯＣＯＳ絶縁膜６０上のゲート電極５０について、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔまでの領域にｐ型不純物をイオン注入した比較例Ｂの電流電圧特性である。つまり、比較例Ｂは、境界ＴまでのＬＯＣＯＳ絶縁膜６０上のゲート電極５０のｎ型不純物の濃度が、ゲート電極５０の中央領域におけるｎ型不純物の濃度よりも低い半導体装置である。
【００３０】
特性Ｃは、ゲート電極５０にｐ型不純物をイオン注入せずに、ゲート電極５０のｎ型不純物の濃度が全領域で一様な比較例Ｃの電流電圧特性である。
【００３１】
図４に示すように、特性Ｂ、Ｃに比べて、特性Ａはゲート・ソース間電圧Ｖｇｓが低い領域でドレイン電流Ｉｄｓが小さい。つまり、周辺領域Ｓにおけるゲート絶縁膜４０上のゲート電極５０のｎ型不純物の濃度を、ゲート電極５０の中央領域におけるｎ型不純物の濃度よりも低くすることによって、リーク電流の発生を抑制できることが分かる。
【００３２】
特性Ｂのように、ゲート電極５０の周辺領域ＳにおいてＬＯＣＯＳ絶縁膜６０上のゲート電極５０にのみｐ型不純物を注入し、ゲート絶縁膜４０上のゲート電極５０にｐ型不純物を注入しない比較例Ｂの場合は、比較例Ｃよりも特性が若干改善されるものの、リーク電流を抑制することはできない。したがって、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって一定の距離ｗにおいてゲート電極５０の不純物濃度を低くしなければ、周辺ゲート閾値電圧Ｖ(th)２が中央ゲート閾値電圧Ｖ(th)１よりも高い半導体装置１を実現できないことが分かる。距離ｗは、例えば０．５μｍ程度である。
【００３３】
以上に説明したように、本発明の第１の実施形態に係る半導体装置１では、ＬＯＣＯＳ絶縁膜６０の端部近傍であるゲート電極５０の周辺領域Ｓにおけるｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低い。このため、ゲート電極５０の周辺領域Ｓにおける周辺ゲート閾値電圧Ｖ(th)２が、ゲート電極５０の中央領域における中央ゲート閾値電圧Ｖ(th)１よりも高い。その結果、図１に示した半導体装置１によれば、ＬＯＣＯＳ分離構造のＭＯＳトランジスタにおいても、ソース領域２０とドレイン領域３０間でのリーク電流の発生を抑制できる。
【００３４】
なお、上記では第１導電型がｎ型、第２導電型がｐ型である場合について説明したが、第１導電型がｐ型、第２導電型がｎ型である場合についても同様の効果が得られる。即ち、ｎ型のウェル領域１３にｐ型のソース領域２０及びドレイン領域３０が形成され、ｐ型の多結晶シリコン膜からなるゲート電極５０がゲート絶縁膜４０及びＬＯＣＯＳ絶縁膜６０上に配置された半導体装置１について、ゲート電極５０の周辺領域Ｓにおけるｐ型の不純物濃度を、ゲート電極５０の中央領域におけるｐ型の不純物濃度よりも低くする。これにより、ゲート電極５０の周辺領域Ｓにおけるゲート閾値電圧をゲート電極５０の中央領域におけるゲート閾値電圧よりも高くできる。また、上記の実施形態において、所望の特性を得るためにゲート電極の導電型及び不純物濃度は適宜変更してよい。
【００３５】
以下に、ゲート電極５０の周辺領域Ｓにおけるｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低い半導体装置１の製造方法の例を、図５〜図１２を参照して説明する。以下に述べる半導体装置の製造方法は一例であり、この変形例を含めて、これ以外の種々の製造方法により実現可能であることは勿論である。なお、図５〜図１２の各図において、図（ａ）は図２のＩ−Ｉ方向に沿った断面図、図（ｂ）はIII−III方向に沿った断面図である。
【００３６】
（イ）図５に示すように、ｐ型のシリコン基板１１上にエピタキシャル成長されたｎ型のエピタキシャル層１２内に、ｐ型のウェル領域１３を形成する。これにより、半導体基板１０が用意される。ウェル領域１３は、例えばイオン注入法によってｐ型不純物をエピタキシャル層１２の所定の位置にイオン注入した後、ｐ型不純物を熱拡散させることによって形成される。
【００３７】
（ロ）図６に示すように、エピタキシャル層１２及びウェル領域１３の表面の一部にＬＯＣＯＳ絶縁膜６０を形成する。例えば、エピタキシャル層１２及びウェル領域１３の表面全体に窒化シリコン（ＳｉＮ）膜を形成した後、フォトリソグラフィ技術などを用いてＬＯＣＯＳ絶縁膜６０を形成する領域の窒化シリコン膜を除去する。そして、パターニングされた窒化シリコン膜をマスクにして、ＬＯＣＯＳ法によってＬＯＣＯＳ絶縁膜６０を選択的に形成させる。ＬＯＣＯＳ絶縁膜６０の膜厚は、例えば３００ｎｍ〜６００ｎｍ程度である。
【００３８】
（ハ）半導体基板１０上の窒化シリコン膜を除去した後、露出したウェル領域１３の表面を熱酸化法などによって酸化して、ＬＯＣＯＳ絶縁膜６０よりも膜厚の薄いゲート絶縁膜４０を形成する。ゲート絶縁膜４０の膜厚は、例えば４０ｎｍ〜６０ｎｍ程度である。これにより、図７に示すように、ＬＯＣＯＳ絶縁膜６０が形成された領域の残余の領域において、ＬＯＣＯＳ絶縁膜６０と連続するゲート絶縁膜４０が形成される。
【００３９】
（ニ）化学気相成長（ＣＶＤ）法などによって、ｎ型多結晶シリコン膜を全面に形成する。次いで、フォトリソグラフィ技術などを用いてｎ型多結晶シリコン膜をパターニングし、図８に示すようにゲート電極５０を形成する。つまり、ゲート絶縁膜４０上及びゲート絶縁膜４０周囲のＬＯＣＯＳ絶縁膜６０上に渡り連続的に、ｎ型多結晶シリコン膜からなるゲート電極５０が形成される。なお、ノンドープ多結晶シリコン膜を形成した後に、ｎ型不純物をイオン注入することでゲート電極５０を形成してもよい。
【００４０】
（ホ）ゲート電極５０をマスクにしてリン（Ｐ）やヒ素（Ａｓ）などのｎ型不純物をウェル領域１３にイオン注入し、図９に示すように低濃度ソース領域２１と低濃度ドレイン領域３１を形成する。低濃度ソース領域２１及び低濃度ドレイン領域３１の表面不純物濃度は、例えば１×１０17ｃｍ-3程度である。
【００４１】
（ヘ）全面に窒化シリコン膜を形成した後、この窒化シリコン膜を反応性イオンエッチング（ＲＩＥ）法などによって異方性エッチングする。その結果、図１０に示すように、ゲート電極５０の側面に接してサイドウォール５１が形成される。サイドウォール５１に酸化シリコン膜などを使用してもよい。
【００４２】
（ト）フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜やゲート電極５０及びサイドウォール５１をマスクにして、ウェル領域１３の所定の領域にリンやヒ素などのｎ型不純物をイオン注入し、図１１に示すように高濃度ソース領域２２及び高濃度ドレイン領域３２を形成する。高濃度ソース領域２２及び高濃度ドレイン領域３２の表面不純物濃度は、例えば２×１０19ｃｍ-3程度である。図１１に示すように、低濃度ソース領域２１と高濃度ソース領域２２は連結し、低濃度ドレイン領域３１と高濃度ドレイン領域３２は連結する。
【００４３】
（チ）フォトレジスト膜９０を全面に塗布した後、図１２に示すように、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔ領域の上方においてゲート電極５０が露出するように、フォトレジスト膜９０をパターニングする。このとき、ゲート電極５０のチャネル幅方向の端部において、少なくともゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって距離ｗに渡ってゲート電極５０が露出するように、フォトレジスト膜９０をパターニングする。次いで、フォトレジスト膜９０をマスクにして、ボロン（Ｂ）などのｐ型不純物をゲート電極５０にイオン注入する。これにより、ゲート電極５０の周辺領域Ｓにｐ型不純物が注入される。ｐ型不純物の注入量は、例えば１×１０15ｃｍ-2程度である。その結果、ゲート電極５０の周辺領域Ｓのｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低くなる。フォトレジスト膜９０を除去して、図１に示した半導体装置１が完成する。
【００４４】
上記では、ＬＤＳ領域及びＬＤＤ領域を形成する場合について例示的に説明した。しかし、半導体装置１が、ＬＤＳ領域及びＬＤＤ領域を有しない構造であってもよい。
【００４５】
また、ゲート電極５０の周辺領域Ｓにｐ型不純物を注入する工程は、単独の工程として行ってもよいし、他の半導体素子の製造工程と同時に行ってもよい。例えば、図示を省略するｐ型チャネルＭＯＳトランジスタを半導体装置１と同時に半導体基板１０上に形成する場合に、ｐ型チャネルＭＯＳトランジスタのソース領域やドレイン領域を形成するイオン注入工程においてゲート電極５０の周辺領域Ｓにｐ型不純物を注入してもよい。
【００４６】
なお、ゲート電極５０の周辺領域Ｓに注入するｐ型不純物の濃度を高くすることによって、ゲート電極５０の中央領域の導電型がｎ型のままで、ゲート電極５０の周辺領域Ｓの導電型をｐ型にしてもよい。
【００４７】
以上に説明したように、本発明の第１の実施形態に係る半導体装置１の製造方法によれば、ゲート電極５０の周辺領域Ｓのｎ型不純物濃度を、ゲート電極５０の中央領域のｎ型不純物濃度よりも低くできる。その結果、半導体装置１のゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界領域近傍における周辺ゲート閾値電圧Ｖ(th)２を、ゲート電極５０の中央領域における中央ゲート閾値電圧Ｖ(th)１よりも高く設定することができる。このため、ソース領域２０とドレイン領域３０間でのリーク電流の発生が抑制された、ＬＯＣＯＳ分離構造の半導体装置１を提供できる。
【００４８】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置１は、図１３に示すように、ウェル領域１３の周辺だけでなく、低濃度ソース領域２１上及び低濃度ドレイン領域３１上にＬＯＣＯＳ絶縁膜６０が形成されていることが、図１に示した半導体装置１と異なる。図１３に示したゲート電極５０は、ゲート絶縁膜４０上から低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０上に渡り、連続的に配置されている。
【００４９】
図１４に、図１３に示した半導体装置１の平面図を示す。図１３は、図１４のＸIII−ＸIII方向、即ち、半導体装置１のゲート長方向に沿ったゲート電極５０の中央領域の切断面を示す。図１４において、ゲート電極５０下方のＬＯＣＯＳ絶縁膜６０の端部を破線で示し、ゲート絶縁膜４０を省略している。
【００５０】
図１４に示すように、高濃度ソース領域２２上及び高濃度ドレイン領域３２は、ＬＯＣＯＳ絶縁膜６０により周囲を囲まれている。低濃度ドレイン領域３１上にＬＯＣＯＳ絶縁膜６０を形成することによって、ゲート電極５０とドレイン領域３０間の耐圧が向上するという効果を奏する。
【００５１】
図１５に、図１４のＸＶ−ＸＶ方向、即ち、半導体装置１のゲート幅方向に沿ったチャネル領域での切断面を示す。図１５に示した断面図は、図１に示した断面図と同様の構造を示す。
【００５２】
図１３〜図１５に示す半導体装置１において、ゲート絶縁膜４０と低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０との境界近傍のゲート電極５０の周辺領域Ｓにおけるｎ型不純物の濃度が、ゲート電極５０の中央領域におけるｎ型不純物の濃度よりも低く形成されている。このため、ゲート電極５０の周辺領域Ｓ下方のＬＯＣＯＳ絶縁膜６０の端部では、ゲート電極５０の中央領域に比べてチャネル反転を起こしづらくなる。つまり、ゲート電極５０の周辺領域Ｓにおいて部分的に閾値電圧が上昇する。
【００５３】
したがって、本発明の第２の実施形態に係る半導体装置１によれば、ゲート電極５０の周辺領域Ｓにおける周辺ゲート閾値電圧Ｖ(th)２が、ゲート電極５０の中央領域における中央ゲート閾値電圧Ｖ(th)１よりも高く設定される。その結果、第２の実施形態に係る半導体装置１によれば、ＬＯＣＯＳオフセット構造のＭＯＳトランジスタにおいても、ソース領域２０とドレイン領域３０間でのリーク電流の発生を抑制できる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
【００５４】
図１６に、第２の実施形態に係る半導体装置１の他の例を示す。図１３〜図１５に示した半導体装置１では、低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０とゲート絶縁膜４０とのすべての境界領域上において、ゲート電極５０のｎ型不純物の濃度が中央領域におけるｎ型不純物の濃度よりも低い。しかし、図１６に示すように、ゲート電極５０のチャネル幅方向の端部においてのみ、ゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって距離ｗに渡って、ゲート電極５０のｎ型不純物の濃度を中央領域におけるｎ型不純物の濃度よりも低くしてもよい。
【００５５】
図１３〜図１５に示した半導体装置１を製造するには、例えば以下のような製造方法を採用可能である。即ち、図１７に示すように、ウェル領域１３に低濃度ソース領域２１及び低濃度ドレイン領域３１を形成する。低濃度ソース領域２１及び低濃度ドレイン領域３１は、例えばフォトリソグラフィ技術を用いて形成したフォトレジスト膜をマスクにして、イオン注入により形成される。
【００５６】
次いで、図１８に示すように、ＬＯＣＯＳ絶縁膜６０を形成する場合に、低濃度ソース領域２１上及び低濃度ドレイン領域３１上にＬＯＣＯＳ絶縁膜６０を形成する。
【００５７】
その後、図７〜図８を参照して説明したように、ゲート絶縁膜４０、ゲート電極５０を形成する。次いで、図１０〜図１１を参照して説明したように、サイドウォール５１、高濃度ソース領域２２及び高濃度ドレイン領域３２を形成する。
【００５８】
更に、フォトレジスト膜９１を全面に塗布した後、図１９に示すように、低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０とゲート絶縁膜４０との境界領域の上方においてゲート電極５０が露出するように、フォトレジスト膜９１をパターニングする。このとき、ゲート電極５０のチャネル幅方向の端部において、少なくともゲート絶縁膜４０とＬＯＣＯＳ絶縁膜６０との境界Ｔからゲート電極５０の中央領域に向かって距離ｗに渡ってゲート電極５０が露出するように、フォトレジスト膜９１をパターニングする。
【００５９】
次いで、フォトレジスト膜９１をマスクにして、ボロン（Ｂ）などのｐ型不純物をゲート電極５０にイオン注入する。これにより、ゲート電極５０の周辺領域Ｓにｐ型不純物が注入される。その結果、ゲート電極５０の周辺領域Ｓのｎ型不純物濃度が、ゲート電極５０の中央領域のｎ型不純物濃度よりも低くなる。フォトレジスト膜９１を除去して、図１３〜図１５に示した半導体装置１が完成する。
【００６０】
以上に説明した第２の実施形態に係る半導体装置１の製造方法によれば、半導体装置１のゲート絶縁膜４０と低濃度ソース領域２１上及び低濃度ドレイン領域３１上に形成されたＬＯＣＯＳ絶縁膜６０との境界領域近傍における周辺ゲート閾値電圧Ｖ(th)２を、ゲート電極５０の中央領域における中央ゲート閾値電圧Ｖ(th)１よりも高く設定することができる。このため、ソース領域２０とドレイン領域３０間でのリーク電流の発生が抑制された、ＬＯＣＯＳオフセット構造の半導体装置１を提供できる。
【００６１】
（その他の実施形態）
上記のように、本発明は第１及び第２の実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００６２】
例えば、半導体基板１０としてエピタキシャル層１２及びウェル領域１３が形成されていないシリコン基板を採用し、このシリコン基板にソース領域２０やドレイン領域３０を形成してもよい。
【００６３】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００６４】
１…半導体装置
１０…半導体基板
１１…シリコン基板
１２…エピタキシャル層
１３…ウェル領域
２０…ソース領域
２１…低濃度ソース領域
２２…高濃度ソース領域
３０…ドレイン領域
３１…低濃度ドレイン領域
３２…高濃度ドレイン領域
４０…ゲート絶縁膜
５０…ゲート電極
５１…サイドウォール
６０…ＬＯＣＯＳ絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれた領域を含んで前記半導体基板上に配置されたゲート絶縁膜と、
前記ソース領域と前記ドレイン領域間に形成されるチャネル領域の周囲を囲んで前記半導体基板上に前記ゲート絶縁膜と連続して配置された、前記ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、
前記ソース領域と前記ドレイン領域とに挟まれた領域において、前記ゲート絶縁膜上及び前記ゲート絶縁膜周囲の前記ＬＯＣＯＳ絶縁膜上に渡り連続的に配置された多結晶シリコン膜からなるゲート電極と
を備え、前記ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧が前記ゲート電極の中央領域におけるゲート閾値電圧よりも高いことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜と前記ＬＯＣＯＳ絶縁膜との境界から前記ゲート電極の中央領域に向かって一定の距離に渡り前記ゲート絶縁膜上の前記ゲート電極の導電型不純物濃度が、前記ゲート電極の中央領域における導電型不純物濃度と異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記境界から前記一定の距離に渡って前記ゲート絶縁膜上の前記ゲート電極の導電型が第２導電型であり、前記ゲート電極の中央領域における導電型が第１導電型であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース領域が、前記ゲート電極に近い領域に形成された第１導電型の低濃度ソース領域と、前記低濃度ソース領域よりも第１導電型の不純物濃度が高い高濃度ソース領域とが連結した構造であり、
前記ドレイン領域が、前記ゲート電極に近い領域に形成された第１導電型の低濃度ドレイン領域と、前記低濃度ドレイン領域よりも第１導電型の不純物濃度が高い高濃度ドレイン領域とが連結した構造である
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記低濃度ソース領域及び前記低濃度ドレイン領域上に、前記ＬＯＣＯＳ絶縁膜が配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板の表面の一部に、ＬＯＣＯＳ法によってＬＯＣＯＳ絶縁膜を形成するステップと、
前記ＬＯＣＯＳ絶縁膜が形成された領域の残余の領域において、前記ＬＯＣＯＳ絶縁膜よりも膜厚の薄いゲート絶縁膜を、前記ＬＯＣＯＳ絶縁膜と連続するように前記半導体基板の表面に形成するステップと、
前記ゲート絶縁膜上及び前記ゲート絶縁膜周囲の前記ＬＯＣＯＳ絶縁膜上に渡り連続的に、多結晶シリコン膜からなるゲート電極を形成するステップと、
前記ゲート電極が形成された領域を挟んで、前記半導体基板の上部に第１導電型のソース領域とドレイン領域を形成するステップと、
前記ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧を前記ゲート電極の中央領域におけるゲート閾値電圧よりも高くするステップであって、前記ゲート絶縁膜と前記ＬＯＣＯＳ絶縁膜との境界から前記ゲート電極の中央領域に向かって一定の距離に渡り前記ゲート絶縁膜上の前記ゲート電極に導電型不純物を注入するステップと
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記ソース領域を形成するステップが、前記ゲート電極に近い領域に第１導電型の低濃度ソース領域を形成するステップと、前記低濃度ソース領域よりも第１導電型の不純物濃度が高い高濃度ソース領域を前記低濃度ソース領域と連結させて形成するステップとを含み、
前記ドレイン領域を形成するステップが、前記ゲート電極に近い領域に第１導電型の低濃度ドレイン領域を形成するステップと、前記低濃度ドレイン領域よりも第１導電型の不純物濃度が高い高濃度ドレイン領域を前記低濃度ドレイン領域と連結させて形成するステップとを含む
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記低濃度ソース領域上及び前記低濃度ドレイン領域上に、前記ＬＯＣＯＳ絶縁膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極に第２導電型の不純物を注入するステップによって、前記ゲート電極の前記周辺領域を第２導電型にすることを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板の上部の一部に互いに離間して形成された第１導電型のソース領域及びドレイン領域と、
前記ソース領域と前記ドレイン領域に挟まれた領域を含んで前記半導体基板上に配置されたゲート絶縁膜と、
前記ソース領域と前記ドレイン領域間に形成されるチャネル領域の周囲を囲んで前記半導体基板上に前記ゲート絶縁膜と連続して配置された、前記ゲート絶縁膜よりも膜厚の厚いＬＯＣＯＳ絶縁膜と、
前記ソース領域と前記ドレイン領域とに挟まれた領域において、前記ゲート絶縁膜上及び前記ゲート絶縁膜周囲の前記ＬＯＣＯＳ絶縁膜上に渡り連続的に配置された多結晶シリコン膜からなるゲート電極と
を備え、前記ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧が前記ゲート電極の中央領域におけるゲート閾値電圧よりも高いことを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜と前記ＬＯＣＯＳ絶縁膜との境界から前記ゲート電極の中央領域に向かって一定の距離に渡り前記ゲート絶縁膜上の前記ゲート電極の導電型不純物濃度が、前記ゲート電極の中央領域における導電型不純物濃度と異なることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記境界から前記一定の距離に渡って前記ゲート絶縁膜上の前記ゲート電極の導電型が第２導電型であり、前記ゲート電極の中央領域における導電型が第１導電型であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース領域が、前記ゲート電極に近い領域に形成された第１導電型の低濃度ソース領域と、前記低濃度ソース領域よりも第１導電型の不純物濃度が高い高濃度ソース領域とが連結した構造であり、
前記ドレイン領域が、前記ゲート電極に近い領域に形成された第１導電型の低濃度ドレイン領域と、前記低濃度ドレイン領域よりも第１導電型の不純物濃度が高い高濃度ドレイン領域とが連結した構造である
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記低濃度ソース領域及び前記低濃度ドレイン領域上に、前記ＬＯＣＯＳ絶縁膜が配置されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板の表面の一部に、ＬＯＣＯＳ法によってＬＯＣＯＳ絶縁膜を形成するステップと、
前記ＬＯＣＯＳ絶縁膜が形成された領域の残余の領域において、前記ＬＯＣＯＳ絶縁膜よりも膜厚の薄いゲート絶縁膜を、前記ＬＯＣＯＳ絶縁膜と連続するように前記半導体基板の表面に形成するステップと、
前記ゲート絶縁膜上及び前記ゲート絶縁膜周囲の前記ＬＯＣＯＳ絶縁膜上に渡り連続的に、多結晶シリコン膜からなるゲート電極を形成するステップと、
前記ゲート電極が形成された領域を挟んで、前記半導体基板の上部に第１導電型のソース領域とドレイン領域を形成するステップと、
前記ゲート電極のチャネル幅方向の端部である周辺領域におけるゲート閾値電圧を前記ゲート電極の中央領域におけるゲート閾値電圧よりも高くするステップであって、前記ゲート絶縁膜と前記ＬＯＣＯＳ絶縁膜との境界から前記ゲート電極の中央領域に向かって一定の距離に渡り前記ゲート絶縁膜上の前記ゲート電極に導電型不純物を注入するステップと
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記ソース領域を形成するステップが、前記ゲート電極に近い領域に第１導電型の低濃度ソース領域を形成するステップと、前記低濃度ソース領域よりも第１導電型の不純物濃度が高い高濃度ソース領域を前記低濃度ソース領域と連結させて形成するステップとを含み、
前記ドレイン領域を形成するステップが、前記ゲート電極に近い領域に第１導電型の低濃度ドレイン領域を形成するステップと、前記低濃度ドレイン領域よりも第１導電型の不純物濃度が高い高濃度ドレイン領域を前記低濃度ドレイン領域と連結させて形成するステップとを含む
ことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記低濃度ソース領域上及び前記低濃度ドレイン領域上に、前記ＬＯＣＯＳ絶縁膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極に第２導電型の不純物を注入するステップによって、前記ゲート電極の前記周辺領域を第２導電型にすることを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１２９３４８（Ｐ２０１２−１２９３４８Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２７９１６５（Ｐ２０１０−２７９１６５）
【出願日】平成２２年１２月１５日（２０１０．１２．１５）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１５日（２０１０．１２．１５）
【出願人】（０００１０６２７６）サンケン電気株式会社 (982)
【Ｆターム（参考）】
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