半導体装置の製造方法
【目的】ＳＯＮ構造上に素子を形成する場合や繰り返しのエピタキシャル成長で素子を形成する場合に正確な位置あわせをすることができる半導体装置の製造方法を提供すること。
【解決手段】シリコンウェハ１のダイシングライン４などの無効領域の内部にＳＯＮ構造１１のアライメントマーク９を形成し、このアライメントマーク９を赤色レーザ（透過型レーザ）の反射光１６の変化で認識することで、図示しないＳＯＮ構造２３上に素子を形成する場合や繰り返しのエピタキシャル成長で素子を形成する場合に正確な位置合わせをすることができる。
【解決手段】シリコンウェハ１のダイシングライン４などの無効領域の内部にＳＯＮ構造１１のアライメントマーク９を形成し、このアライメントマーク９を赤色レーザ（透過型レーザ）の反射光１６の変化で認識することで、図示しないＳＯＮ構造２３上に素子を形成する場合や繰り返しのエピタキシャル成長で素子を形成する場合に正確な位置合わせをすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＯＮ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｎｏｔｈｉｎｇ）構造をアライメントマークとして用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を製造する場合に、複数回のフォトリソグラフィー工程がある。その場合、半導体基板であるシリコンウェハの表面に形成した凹部のアライメントマークに基づいて各種のパターニングの位置合わせが行なわれる。
【０００３】
図３０に示すように、ＳＯＮ構造１０２の空洞１０３上に任意のデバイス構造の素子（例えば、拡散分離層１０５で囲まれた横型のＭＯＳトランジスタ１０４など）を形成する場合にも、凹部（トレンチ１１２ａ）のアライメントマーク１１２をシリコンウェハ１０１の表面に形成する必要がある。通常、このアライメントマーク１１２のトレンチ１１２ａはＳＯＮ構造１０２を形成するための図示しない微細なホールトレンチと同時に形成される。図中の符号で１０５は拡散分離層、１０６はシリコン層、１０７はソース層、１０８はドレイン層、１０９はゲート電極、１１０はソース電極および１１１はドレイン電極である。
【０００４】
図３１は、ＳＯＮ構造の形成方法を説明した要部工程図である。シリコンウェハ１０１に微細なホールトレンチ１１３を形成する（図３１（ａ））。つぎに、水素雰囲気（還元雰囲気）で高温減圧の雰囲気中でアニール処理することによって、ホールトレンチ１１３の表面のシリコンが表面エネルギーを最小にするように流動し、ホールトレンチ１１３の内部空間１１４が球状に変形する。これにより、ホールトレンチ１１３の開口部が次第に塞がるようにシリコン層１１５が形成される（図３１（ｂ））。さらに、隣接するホールトレンチ１１３の内部空間１１４が互いに結合することによって、一つの大きな空洞１０３が形成される。この空洞１０３と空洞１０３上の塞がったシリコン層１１６でＳＯＮ構造１０２が形成される（図３１（ｃ））。この塞がったシリコン層１１６は、その周囲のバルク基板（空洞が形成されないシリコンウェハ１０１）との境界部分１１７において支持されている。このようにしてＳＯＮ構造１０２が形成されることは知られている（特許文献１など参照）。
【０００５】
このＳＯＮ構造１０２の形成と同時に図３０に示す凹部のアライメントマーク１１２がシリコンウェハ１０１の表面に形成される。そのとき、このアライメントマーク１１２となるトレンチ１１２ａは、その表面が塞がらないように幅広に形成される。
【０００６】
また、ＭＯＳＦＥＴにおいて、オン抵抗と耐圧のトレードオフが改善できるＳＪ（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：超接合）−ＭＯＳＦＥＴが近年注目されている。
図３２は、ＳＪ−ＭＯＳＦＥＴの要部断面図である。このＳＪ−ＭＯＳＦＥＴ１２０は、アライメントマーク１３０形成後のシリコンウェハ１２１にエピタキシャル成長による成膜１２２とイオン注入によるカラム１２３形成のためのパターニングを繰り返し行って形成される。側面の点線はシリコンウェハ１２１に形成された凹部のアライメントマーク１３０である。尚、図中の符号で１２４はウェル層、１２５はソース層、１２６はゲート電極、１２７はソース電極、１２８はドレイン層および１２９はドレイン電極である。
【０００７】
また、特許文献２では、基板上に形成されたアライメントマークをレーザービームの反射回折光によって検出する方法において、アライメントマークのエッジにより反射する被検出光を検出するセンサ部と、該センサ部に隣接して被検出光の方向と直角方向のノイズ光を検出するセンサ部とを備え、ノイズ光を検出するセンサ部のノイズ信号と、被検出光を検出するセンサ部の検出信号とを、いずれか一方を反転させて加算することで、カラーフィルタの製造工程で生じるアライメントミスを低減させることが記載されている。
【０００８】
また、特許文献３では、シリコン基板の上部両側に形成された素子分離絶縁膜、素子分離絶縁膜の間のシリコン基板表面に順に形成されたゲート絶縁膜とゲート電極、ゲート絶縁膜と素子分離絶縁膜の間のシリコン基板上部に形成されたソース領域とドレイン領域、ゲート絶縁膜下部のシリコン基板内部に形成されたブリスター、ブリスターとソース領域及びドレイン領域によって取り囲まれるシリコン基板内部のシリコンチャンネルを含み、ブリスターを水素またはヘリウムイオンで形成することで、バルク（ｂｕｌｋ）構造及びＳＯＩ構造の短所を同時に改善することができるＳＯＮ構造を利用したＭＯＳＦＥＴ及びその製造方法が記載されている。
【０００９】
また、特許文献４では、半導体記憶装置の製造方法において、半導体基板に複数のトレンチを形成し、半導体基板を水素雰囲気中において熱処理することによって、複数のトレンチの上部の開口を塞ぎつつ該複数のトレンチの下部の空間を互いに結合し、空洞上に設けられた半導体層を形成し、素子分離形成領域にある半導体層をエッチングし、半導体層の側面および底面に絶縁膜を形成し、半導体層の下の空洞に電極材料を充填し、素子分離形成領域における電極材料上に絶縁膜を形成することによって素子分離を形成し、半導体層上にメモリ素子ＭＣを形成することを具備することで、従来の設計環境を活用することができ、製造コストの低い半導体記憶装置およびその製造方法を提供できることが記載されている。
【００１０】
また、非特許文献１では、ＳＯＮ構造の上にトランジスタを形成し、ＳＯＮ構造を分離層の一部として利用することが記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−２７３９９３号公報
【特許文献２】特開平６−９４４２２号公報
【特許文献３】特開２００６−２６１６６７号公報
【特許文献４】特開２００８−２１７２７号公報
【非特許文献】
【００１２】
【非特許文献１】電子通信学会技術報告、ＥＤ、電子デバイス１０２（１７５）ｐｐ．９９１０４
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、前記のＳＯＮ構造１０２の素子のアライメントマーク１１２は、ＳＯＮ形成後に多少マーク崩れが生じる。そのため、露光機側の認識性が悪化し高精度な位置合わせは困難になる。
【００１４】
図３３は、ＳＯＮ構造の素子のアライメントマーカを含む要部断面図であり、同図（ａ）はアライメントマーカ用の凹部（トレンチ１１２ａ）と素子直下に配置されるＳＯＮ構造となるホールトレンチの要部断面図、同図（ｂ）は水素雰囲気で高温減圧でのアニール処理後の要部断面図である。同図（ｂ）に示すように、アニール処理した後のアライメントマークにパターン崩れが生じる。
【００１５】
また、図３４は、ＳＪ−ＭＯＳＦＥＴのエピタキシャル成長工程でのアライメントマークの要部断面図であり、同図（ａ）はエピタキシャル成長前のアライメントマークの図、同図（ｂ）はエピタキシャル成長後のアライメントマークの図、同図（ｃ）はアライメントマークを再度形成した図である。
【００１６】
図３４（ｂ）に示すように、エピタキシャル成長毎にアライメントマーク１３０の形状崩れが生じ、位置合わせ精度が悪化したり、アライメントマーク１３０が消失して位置合わせができなくなる。このため、マーク崩れや消失を抑えるためにエピタキシャル成長レートを抑制したり、同図（ｃ）のようにアライメントマーク１３０ａを再形成する必要がある。尚、図中の符号で１２１はシリコンウェハであり、１３１はエピタキシャル層である。
【００１７】
また、従来の凹部のアライメントマークでは、フォトリソグラフィー工程でレジストが凹部に残留して素子の信頼性を低下させる場合がある。
また、特許文献１〜４と非特許文献１のいずれにも、ＳＯＮ構造をフォトリソグラフィー工程のアライメントマークとして用いることは記載されていない。
【００１８】
この発明の目的は、前記の課題を解決して、フォトリソグラフィー工程で、凹部のアライメントマークにレジストが残留することを考慮する必要がない半導体装置の製造方法を提供することにある。
【００１９】
また、ＳＯＮ構造上に素子を形成する半導体装置の製造方法において、ＳＯＮ構造とこのＳＯＮ構造上の素子を正確に位置合わせできる半導体装置の製造方法を提供することにある。
【００２０】
また、ＳＪ−ＭＯＳＦＥＴなどのように、パターニングとエピタキシャル成長を繰り返して製造される半導体装置の製造方法において、アライメントマークのパターン崩れや消失を考慮せずに正確な位置合わせができる半導体装置の製造方法を提供することにある。
【００２１】
また、前記のアライメントマークの検出にシリコンウェハを透過する透過型レーザを用いる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、半導体ウェハの無効領域に微細なホールトレンチを多数形成する工程と、アニール処理により前記ホールトレンチの上部を塞ぎつつ該ホールトレンチの各空間を互いに結合して一つの大きな空洞であるＳＯＮ構造を形成する工程と、前記ＳＯＮ構造をフォトリソグラフィーのアライメントマークとして用い、前記半導体ウェハに半導体素子を形成する工程と、を含む半導体装置の製造方法とする。
【００２３】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記無効領域が、ダイシングラインの箇所もしくは該ダイシングライン外の前記半導体ウェハのデッドスペースであるとよい。
【００２４】
また、特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において、前記アライメントマークが、前記半導体ウェハを透過する波長を有するレーザで検出されるとよい。
【００２５】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項３に記載の発明において、前記レーザが、赤色レーザもしくは赤外線レーザであるとよい。
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１に記載の発明において、前記アライメントマークとなるＳＯＮ構造が、半導体素子を構成するＳＯＮ構造と同時に形成されるとよい。
【００２６】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１に記載の発明において、前記アライメントマークとなるＳＯＮ構造が、超接合素子の多段エピタキシャル成長層に形成されるカラム同士の位置合わせおよび該カラムと該カラムに接続するウェル層の位置合わせに用いられるとよい。
【００２７】
また、特許請求の範囲の請求項７に記載の発明によれば、請求項１に記載の発明において、前記アニール処理が、１００％水素雰囲気で、温度が１０００℃〜１２００℃の範囲、圧力が１３３Ｐａ〜２６６０Ｐａの範囲で行なわれるとよい。
【発明の効果】
【００２８】
この発明によると、フォトリソグラフィー工程で従来のようにアライメントマークにレジストが残留することを考慮する必要がなくなり、素子の信頼性の向上させることができる。
【００２９】
また、シリコンウェハのダイシングラインなどの無効領域の内部にＳＯＮ構造のアライメントマークを形成し、このアライメントマークを赤色レーザ（透過型レーザ）で認識することで、ＳＯＮ構造上に素子を形成する場合や繰り返しのエピタキシャル成長で素子を形成する場合に正確な位置合わせをすることができる。
【００３０】
また、ＳＯＮ構造をアライメントマークにすることで、従来、エピタキシャル成長時に発生していたアライメントマークの形状崩れを考慮する必要がなくなり、エピタキシャル成長レートを向上できて、製造工程でのスループットを向上させることができる。
【００３１】
また、従来のようにアライメントマークの再形成などのプロセスが不要となり、製造プロセスの短縮化を図ることができる。
【図面の簡単な説明】
【００３２】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図２】図1に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図３】図２に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図である。
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図５】図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図６】ホールトレンチ５について示した図であり、（ａ）はダイシングライン４を示したシリコンウェハ１の平面図、（ｂ）は（ａ）のＡ部に示すダイシングライン４の拡大図、（ｃ）は（ｂ）のＢ部に形成されるホールトレンチ５の配置図である。
【図７】アライメントマークの一例の要部平面図であり、（ａ）はアニール前のホールトレンチの配置図、（ｂ）はアニール後でＳＯＮ構造を形成した図である。
【図８】この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図９】図８に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１０】図９に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１１】図１０に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１２】図１１に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１３】図１２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１４】図１３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１５】図１４に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１６】図１５に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１７】図１６に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１８】ＳＯＩ基板５０に形成した側面を拡散分離層で囲まれた横型のＭＯＳＦＥＴの要部断面図である。
【図１９】この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２０】図１９に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２１】図２０に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２２】図２１に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２３】図２２に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２４】図２３に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２５】図２４に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２６】図２５に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２７】図２６に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２８】図２７に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２９】図２８に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図３０】ＳＯＮ構造上に形成した素子のアライメントマークを示す図である。
【図３１】ＳＯＮ構造の形成方法を説明した要部工程図である。
【図３２】ＳＪ−ＭＯＳＦＥＴの要部断面図である。
【図３３】ＳＯＮ構造の素子のアライメントマーカを含む要部断面図であり、（ａ）はアライメントマーカ用の凹部（トレンチ１１２ａ）と素子直下に配置されるＳＯＮ構造となるホールトレンチの要部断面図、（ｂ）は水素雰囲気で高温減圧でのアニール処理後の要部断面図である。
【図３４】ＳＪ−ＭＯＳＦＥＴのエピタキシャル成長工程でのアライメントマークの要部断面図であり、（ａ）はエピタキシャル成長前のアライメントマークの図、（ｂ）はエピタキシャル成長後のアライメントマークの図、（ｃ）はアライメントマークを再度形成した図である。
【発明を実施するための形態】
【００３３】
実施の形態を以下の実施例で説明する。
【実施例１】
【００３４】
図１〜図５は、この発明の第１実施例の半導体装置の製造方法を示す工程図であり、工程順に示す要部製造工程断面図である。この半導体装置の製造方法は、ＳＯＮ構造のアライメントマークの形成方法とこのアライメントマークを認識する方法について説明したものである。
【００３５】
まず、図１に示すように、主面１ａが（００１）面のシリコンウェハ１（半導体基板）上に、例えば、１μｍ程度の膜厚の酸化膜２を形成する。ここでは、主面１ａを（００１）面としたが、違う面方位の場合もある。
【００３６】
つぎに、図２に示すように、酸化膜２上にレジストマスク３を被覆し、このレジストマスク３により酸化膜２をエッチングしてパターニングし、アライメントマーク９形成のための酸化膜マスク２ａを形成する。
【００３７】
つぎに、図３に示すように、この酸化膜マスク２ａにより、シリコンウェハ１のダイシングライン４の表面層を選択的にエッチングして、ＳＯＮ構造１１のアライメントマーク９となる多数のホールトレンチ５を形成する。
【００３８】
図６は、ホールトレンチ５について示した図であり、同図（ａ）はダイシングライン４を示したシリコンウェハ１の平面図、同図（ｂ）は同図（ａ）のＡ部に示すダイシングライン４の拡大図、同図（ｃ）は同図（ｂ）のＢ部に形成されるホールトレンチ５の配置図である。尚、図中の符号で７はチップ内の活性領域、８はこの活性領域７に形成されるホールトレンチである。１個のホールトレンチ５、８の寸法は、例えば、縦Ｌ１＝１μｍ程度、横Ｌ２＝１μｍ程度、深さＴ＝５μｍ程度（図３参照）、間隔Ｑ＝０．５μｍ程度である。尚、このホールトレンチ５、８の形状は四角形以上の多角形や円形とする。また、その寸法は、例えば、四角形や円形の場合、縦Ｌ１、横Ｌ２または直径が０．４μｍ〜１．５μｍ程度の範囲、間隔Ｑは０．４μｍ〜１．５μｍ程度の範囲、深さＴは５μｍ〜１０μｍ程度の範囲がよい。また、ホールトレンチ５、８は格子点の配置が正方形となった正方形配置（図６（ｃ）の配置）や格子点の位置の配置が正三角形となった正三角形配置とするとよい。
【００３９】
また、ホールトレンチ５はダイシングライン４から外れた箇所で、例えば、図６（ａ）に示すように、チップ内で不要となる箇所（デットスペース６）に形成しても構わない。
また、素子を形成する活性領域７に形成されるＳＯＮ構造２３（例えば、図８参照）のホールトレンチ８はアライメントマーク９となるＳＯＮ構造１１のホールトレンチ５と同一寸法で同時に形成される。
【００４０】
つぎに、図４に示すように、温度が１０００℃から１２００℃、圧力が１３３Ｐａ（１Ｔｏｒｒ）〜２６６０Ｐａ（２０Ｔｏｒｒ）の範囲の高温減圧下の１００％水素雰囲気中の処理炉１１ａでアニール処理を０．５時間〜２時間程度行い、ホールトレンチ５の上部を塞ぎつつこのホールトレンチ５の各空間を互いに結合して一つの大きな空洞１０であるＳＯＮ構造１１のアライメントマーク９を形成する。また、図６で示す活性領域７下に形成されるホールトレンチ８も同時にアニール処理されて、図８で示すような一つの空洞２２で構成されるＳＯＮ構造２３が形成される。
【００４１】
図７は、アライメントマークの一例の要部平面図であり、同図（ａ）はアニール前のホールトレンチの配置図、同図（ｂ）はアニール後でＳＯＮ構造を形成した図である。同図（ａ）において、点線９ａは同図（ｂ）のアライメントマーク９となるホールトレンチ５が形成される領域を示す。ホールトレンチ５はこの十字の点線９ａの内側全域に配置されるが、ここではその一部を示した。
【００４２】
アライメントマーク９としては、図７で示すように、十字が描かれたパターンを例に挙げた。アニール処理後形成されるアライメントマーク９の大きさは、例えば、パターンの幅Ｗ＝４μｍ〜６μｍ程度、十字の腕の長さＬ＝１０μｍ〜１５μｍ程度、空洞の深さＰ＝１μｍ〜２μｍ程度（図４参照）であり、通常のシリコンウェハの表面に形成される凹部のアライメントマークとほぼ同じ大きさである。このアライメントマーク９の大きさと形状は、勿論、任意に設定できる。尚、図７（ａ）では、ホールトレンチ５は一部のみ記載した。
【００４３】
また、前述したＳＯＮ構造１１、２３形成時のアニール処理の温度範囲と圧力範囲を外れると、ＳＯＮ構造１１の形成が困難になる。温度が１０００℃未満の場合には、ホールトレンチ５に挟まれたシリコン壁（図６（ｃ）の間隔Ｑで示す箇所）の変形量が少なくなり各ホールトレンチ５の上部空間が塞がり難くなる。また、温度が１２００℃超の場合には、空洞１０が潰れて形成されないことがある。また、圧力は減圧にするほど好ましいが、１３３Ｐａ未満にすることは現在の処理装置では限界である。また、圧力を２６６０Ｐａ超にすると、ホールトレンチ５に挟まれたシリコン壁の変形量が少なくなり各ホールトレンチ５の上部空間を塞ぐのに時間が掛かり過ぎる。しかし、アニール処理時の圧力に関しては、常圧でもＳＯＮ構造１１が形成されることは発明者により確認されている。また、本実施例では、１００％水素雰囲気でのアニール処理について示すが、そのほかにも、希ガスと水素からなる雰囲気または水素を含む還元性雰囲気でもよい。その他の水素を含まないものでもアニール処理時の雰囲気としては、超高真空、希ガス雰囲気、還元性雰囲気であれば、ＳＯＮ構造を形成することができる。
【００４４】
つぎに、図５に示すように、シリコンウェハ１を透過する波長のレーザ（例えば、赤色レーザ）を用いて、露光機１２にセットされたレチクルマスク１７に形成されたアライメントマーク１８とシリコンウェハ１に形成されたアライメントマーク９との位置合わせを行う。
【００４５】
この位置合わせで、シリコンウェハ１が位置決めされるとシリコンウェハ１に形成される素子の位置決めも露光機１２により自動的に行なわれる。図５においては、ＳＯＮ構造１１のアライメントマーク９の検出はつぎのようにして行なう。
【００４６】
露光機１２に設置された波長が６７０μｍ程度の赤色レーザの出射部１３から出射される出射光１４をシリコンウェハ１の表面に入射する。この入射光１４の一部はアライメントマーク９となるＳＯＮ構造１１の空洞１０上で反射して反射光１６になる。他は透過光１１４ａとなって空洞１０下のシリコンウェハ１内を通過する。反射光１６は露光機１１に設置された検出部１５で捉えられる。捉えられた反射光１６の反射強度の変化からアライメントマーク９を検出する。赤色レーザの入射をシリコンウェハ１の裏面から行なって、その反射強度の変化からアライメントマーク９を検出する場合もある。また、赤色レーザの透過強度の変化を利用して行なう場合もある。
【００４７】
また、赤色レーザの代わりに赤外線レーザや赤色ＬＥＤ（発光ダイオード）などを用いても構わない。この場合は出射部１３と検出部１５はそれらに対応できるように変更する。
【００４８】
このＳＯＮ構造１１のアライメントマーク９を用いることで、ＳＯＮ構造上に素子を形成する製造プロセスやエピタキシャル成長を多数回行う製造プロセスにおいて、アライメントマークの形状崩れや消失を考慮する必要がなくなる。
【００４９】
その結果、エピタキシャル成長を多数回行う製造プロセスにおいては、エピタキシャル成長レートを向上できて、製造工程でのスループットを向上させることができる。
また、従来のようにアライメントマークの再形成などの製造プロセスが不要となり、製造プロセスの短縮化を図ることができる。
【００５０】
また、フォトリソグラフィー工程でアライメントマークにレジストが残留することを考慮する必要がなくなる。後述する実施例２や実施例３の素子以外の素子を製造する際のフォトリソグラフィ工程にもこのＳＯＮ構造１１のアライメントマーク９を用いることで、レジスト残りを無くすることができて素子の信頼性を高めることができる。
【００５１】
つぎに、このアライメントマーク９を用いて、ＳＯＮ構造上のＭＯＳトランジスタや多段エピタキシャル層のＳＪ−ＭＯＳＦＥＴなどの素子を形成する場合の実施例について以下に説明する。
【実施例２】
【００５２】
図８〜図１７は、この発明の第２実施例の半導体装置の製造方法を示す工程図であり、工程順に示す要部製造工程断面図である。この半導体装置はＳＯＮ構造と拡散分離層で構成された絶縁分離構造を有する横型のＭＯＳトランジスタの例である。これはＳＯＮ構造をＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の代わり利用した絶縁分離構造の半導体装置の例である。
【００５３】
まず、図８に示すように、ＳＯＮ構造１１のアライメントマーク９と、素子形成箇所の下にＳＯＮ構造２３を同時に形成したｎ型のシリコンウェハ２１を用意する。アライメントマーク９となるＳＯＮ構造１１と、素子直下に形成されるＳＯＮ構造２３を同時に形成することで、製造コストを低減できる。尚、図８はＳＯＮ構造１１，２３を形成したシリコンウェハ２１の要部断面図であり、同図（ａ）は全体図、同図（ｂ）は同図（ａ）のＣ部の拡大断面図である。図中の符号の１０はアライメントマーク９となる空洞であり、２２はＳＯＮ構造２３の空洞である。。
【００５４】
つぎに、図９に示すように、シリコンウェハ２１上にエピタキシャル成長でシリコンウェハ２１より低濃度で単結晶のｎ型で低濃度のシリコン層２４を形成する。ＳＯＮ構造２３の空洞２２上のシリコン層２４を貫通し空洞２２に達するｐ型の拡散分離層２５（高濃度の拡散層）を形成する。この拡散分離層２５はアライメントマーク９で位置合わせされて空洞２２上のシリコン層２４とＳＯＮ構造２３のシリコン層２６（薄膜）を取り囲むように形成される。アライメントマーク９の認識は、前記したように、赤色レーザで行なう。図１０以降は図９（ｂ）に相当する要部断面図である。
【００５５】
つぎに、図１０に示すように、拡散分離層２５で取り囲まれたシリコン層２４の上面にゲート酸化膜となる酸化膜２７と選択酸化膜２８を形成する。
つぎに、図１１に示すように、全面にゲート電極となるポリシリコン２９を形成する。
【００５６】
つぎに、図１２に示すように、レジスト塗布装置のスピンナー台３０にシリコンウェハ２１をセットし、ポリシリコン２９上にレジスト３１を塗布し、その後このレジスト３１を硬化させる。
【００５７】
つぎに、図１３に示すように、レジスト３１で被覆されたシリコンウェハ１を露光機３２にセットする。続いて、シリコンウェハ２１に形成されたＳＯＮ構造１１のアライメントマーク９に露光機３２から、例えば、波長が６７０ｎｍの赤色レーザの入射光３３を照射して、その反射光３４の反射強度の変化により、露光機３２にセットされたレチクルマスク３５のアライメントマーク３６とシリコンウェハ２１のＳＯＮ構造１１のアライメントマーク９との位置決めを行う。この位置決めはＳＯＮ構造２３上のシリコン層２４に素子が確実に形成できるようにシリコンウェハ２１を位置決めするためのものである。赤色レーザはシリコンウェハ２１の表面から入射させ、その反射強度の変化でこの位置決めが行なわれる。勿論、裏面から照射してその反射強度の変化で位置決めしても構わない。
【００５８】
つぎに、図１４に示すように、位置決めされたシリコンウェハ２１上のレジスト３１に露光機３２から出射される露光用の光３７をレチクルマスク３５を通して照射しレジスト３１を露光する。この露光でレチクルマスク３５に形成されたパターン３５ａがレジスト３１に投影される。露光機３２としては、例えば、１ショット毎に露光箇所が移動するステッパ装置などを用いる。ここではレジスト３１はネガレジストの場合を示す（光が当たった箇所にレジストが残る）。勿論、ボジレジストを用いる場合もある。
【００５９】
つぎに、図１５に示すように、露光が終わったシリコンウェハ２１を取り出し、シリコンウェハ上のレジストをエッチングでパターニングしてレジストマスク３８を形成する。
つぎに、図１６に示すように、レジストマスク３８によりポリシリコン２９をエッチングしてゲート電極３９を形成した後、レジストマスク３８を除去する。
【００６０】
つぎに、図１７に示すように、ゲート電極３９と選択酸化膜２８をマスクとして、リンまたは砒素などのｎ型の不純物をイオン注入し、その後熱拡散してソース層４１とドレイン層４２を形成する。その後、ゲート電極３９下を除いてゲート酸化膜２７を除去し、ソース電極４３とドレイン電極４４を形成する。続いて、点線で示すダイシングライン４５に沿ってシリコンウェハ２１を切断してチップ化し、側面が拡散分離層２５で囲まれ底部がＳＯＮ構造２３の空洞２２である絶縁分離層を有する横型のＭＯＳトランジスタが形成される。図では一つのＭＯＳトランジスタが形成されているが、実デバイスでは多数の素子が拡散分離層２５で囲まれたシリコン層２４に形成されてＩＣ（集積回路）を構成する。
【００６１】
このように、図１７に示すように、ＳＯＮ構造２３を絶縁分離層の底部として用いると、底部の分離が空洞２２であるため、図１８に示すように、ＳＯＩ基板５０（酸化膜５２による絶縁分離層）に形成した横型のＭＯＳＦＥＴと比べて、分離容量を小さくできる。その結果、ＳＯＮ構造２３上に素子を形成することで、半導体装置の高速性能を高めることができる。但し、図１８の符号において、５１はシリコン基材、５３はシリコン層、５４は拡散分離層、５５は選択酸化膜、５６はゲート絶縁膜、５７はゲート電極、５８はソース層、５９はドレイン層、５８ａはソース電極および５９ａはドレイン電極である。
【００６２】
尚、ここでは素子として横型のＭＯＳトランジスタの例を挙げたがこれに限るものではなく、任意の素子を複数個ＳＯＮ構造２３上のシリコン層２４に形成することができる。また、前記したシリコン層２４は単結晶層であるが、ポリシリコン層などの場合もある。
【実施例３】
【００６３】
図１９〜図２９は、この発明の第３実施例の半導体装置の製造方法を示す工程図であり、工程順に示す要部製造工程断面図である。この半導体装置はプレーナ型ゲート構造を有する６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴの例である。
【００６４】
まず、図１９に示すように、ＳＯＮ構造１１のアライメントマーク９を形成したｎ型のシリコンウェハ６１上にバッファ層となるｎ型のシリコン層６２を形成する。このシリコン層６１はシリコンウェハ６１より不純物濃度が低いエピタキシャル層である。図中の符号で１０はＳＯＮ構造１１の空洞、２２はＳＯＮ構造２３の空洞である。尚、図１９はシリコンウェハ６１のアライメントマーク９を示す断面図であり、同図（ａ）は全体図、同図（ｂ）は同図（ａ）のＤ部の拡大図である。
【００６５】
つぎに、図２０に示すように、このシリコン層６２上にこのシリコン層６２より低濃度のエピタキシャル層６３の成膜とパターニング処理を行った後、ｐカラム構造を形成するために、例えば、ドーズ量１．０×１０13ｃｍ-2でボロンイオン７１（ｐ型の不純物）のイオン注入７０をレジストマスク６９で行う。レジストマスク６９のパターニング処理においては、ＳＯＮ構造１１のアライメントマーク９を用い、シリコンウェハ６１を透過する波長を持つ、例えば、６７０ｎｍの赤色レーザ７２を用いて図示しないレチクルマスクとシリコンウェハ６１に形成されるＳＯＮ構造１１のアライメントマーク９の位置合わせを行う。この時の赤色レーザ７２の入射光７２ａはシリコンウェハ６１の表面から行なう。勿論、裏側から行なう場合もある。尚、図中の符号の７２ｂは反射光である。
【００６６】
つぎに、図２１において、このエピタキシャル成長工程とＳＯＮ構造１１のアライメントマーク９を用いたパターニング処理およびボロンイオン７１のイオン注入７０を複数回繰り返す。ここでは、５回（エピタキシャル層６３〜６７）の例を示したがこれに限るものではない。また、図示しないが、ボロンイオン７１のイオン注入７０前にエピタキシャル層６３〜６７の全面にリンイオンのイオン注入を行う。尚、レジストマスク６９の形成と除去はエピタキシャル層を形成する度に繰り返し、その都度アライメントマーク９による位置合わせを行なう。
【００６７】
つぎに、図２２に示すように、エピタキシャル層６７上に最上層のエピタキシャル層７５を形成する。この段階でエピタキシャル成長は７回行われる。この回数は後述するように素子耐圧に依存する。
【００６８】
つぎに、図２３に示すように、熱処理することで、ｐ型のカラム構造７３とｎ型のカラム構造７４を形成する。ここでは、ｐ型のカラム構造７３と接するｎ型の半導体層のことをｎ型のカラム構造７４と呼ぶことにする。このｐ型のカラム構造７３は、ｎ型のカラム構造７４に囲まれた柱状をしており、ｎ型のカラム構造７４の内部に形成される。これはｎ型のカラム構造７４という「海」にｐ型のカラム構造７３の「柱」が林立しているようなものである。このｐ型のカラム構造７４の深さＳはここでは５０μｍ程度である。また、この積層されて形成されるｐ型のカラム構造７３とｎ型のカラム構造７４において、これらのカラム構造７３，７４が接する垂直方向のｐｎ接合は、ＳＯＮ構造１１のアライメントマーク９を利用することによって、正確に形成される。
【００６９】
前記したｐ型のカラム構造７３の深さＳ（５０μｍ）は、６００Ｖ耐圧の場合であり、素子耐圧が高くなると、このｐ型のカラム構造７３の深さＳはさらに深くなる。その場合、ｎ型のエピタキシャル層の形成回数は多くなり、全体のｎ型のエピタキシャル層の厚さはさらに厚くなる。
【００７０】
尚、前記の熱処理でｐ型のカラム構造７３はシリコン層６２とｎ型のエピタキシャル層７５に食い込んで形成される。
つぎに、図２４に示すように、この最上層のｎ型のエピタキシャル層７５上にゲート酸化膜となる酸化膜７６を形成し、これらの酸化膜７６上にゲート電極となるポリシリコン７７を形成する。
【００７１】
つぎに、図２５に示すように、ＳＯＮ構造１１のアライメントマーク９を用いて、レジストマスク７８を形成し、このレジストマスク７８を用いてポリシリコン７７をパターニングし、ゲート電極７９を形成する。
【００７２】
つぎに、図２６に示すように、ゲート電極７９とレジスト８０をマスクとして、ｐ型のカラム構造上でこのｐ型のカラム構造７３に接続するｐ型のウェル層８１をボロンのイオン注入と熱拡散により形成する。ＳＯＮ構造１１のアライメントマーク９を用いることで、ゲート電極７９の位置、ｐ型のカラム構造７３の位置およびｐ型のウェル構造８１の位置を正確に決めることができる。ｐ型のウェル層８１を形成するときの熱処理でｐ型のカラム構造７３は最上層のエピタキシャル層７５に伸び行き、ｐ型ウェル層８１と接続する。
【００７３】
つぎに、図２７に示すように、ゲート電極７９とレジスト８２をマスクとしてｎ型のソース層８３を形成する。
つぎに、図２８に示すように、層間絶縁膜８４（ＢＰＳＧ）、絶縁膜８５、ソース表面電極８６、ならびに表面保護膜８７を形成する。その後、シリコンウェハ６１の裏面６１ａをバックグラインド（裏面研削）してエピタキシャル層を含むシリコンウェハ６１の厚みＲを６７５μｍ程度から２８０μｍ程度まで薄くする。
【００７４】
つぎに、図２９に示すように、シリコンウェハ６１の裏面６１ａにｎ型のドレイン層８８とドレイン裏面電極８９を形成した後、ダイシングライン９０に沿ってシリコンウェハ６１を切断してチップ化し、６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴが完了する。この切断によってＳＯＮ構造１１のアライメントマークの箇所はチップ９１から切り離される。尚、チップ９１の外周部９２の矢印の範囲９３に図示しない耐圧構造部を形成する。また、シリコンウェハ６１が高濃度である場合はこのシリコンウェハ６１がドレイン層の働きをする。その場合には、ドレイン裏面電極８９との接触抵抗を小さくするために、ドレイン層８８ではなく高濃度のコンタクト層を形成する場合もある。
【００７５】
前記したように、ＳＯＮ構造１１のアライメントマーク９を用いることで、複数回のエピタキシャル層の形成を行い各エピタキシャル層に不純物の拡散層を選択的に形成する場合でもアライメントマーク９の形状崩れや消失を考慮する必要がない。その結果、エピタキシャル成長レートを従来より向上できて、製造工程でのスループットを向上させることができる。
【００７６】
また、従来のようにアライメントマークの再形成などの製造プロセスが不要となるため、製造プロセスの短縮化を図ることができる。
また、実施例３ではプレーナ型のＳＪ−ＭＯＳＦＥＴの例を説明したが、図示しないトレンチ型のＳＪ−ＭＯＳＦＥＴにも適用できることは勿論である。
【符号の説明】
【００７７】
１、２１、６１ シリコンウェハ
１ａ 主面
２ 酸化膜
２ａ 酸化膜マスク
３ レジストマスク
４、４５、９０ ダイシングライン
５ ホールトレンチ（アライメントマークの箇所に形成される）
６ デットスペース
７ 活性領域
８ ホールトレンチ（活性領域に形成される）
９ アライメントマーク
９ａ 点線（十字）
１０ 空洞（アライメントマーク）
１１ ＳＯＮ構造（アライメントマーク）
１１ａ 処理炉
１２ 露光機
１３ 出射部
１４、３３、７２ａ 入射光
１４ａ 透過光
１５ 検出部
１６、３４、７２ｂ 反射光
１７、３５ レチクルマスク
１８ アライメントマーク（レチクルマスク）
２２ 空洞（活性領域のＳＯＮ構造）
２３ ＳＯＮ構造（活性領域）
２４、６２ シリコン層
２５ 拡散分離層
２６ シリコン層（ＳＯＮ構造の空洞上のシリコン薄膜）
２７ 酸化膜
２８ 選択酸化膜
２９、７７ ポリシリコン
３０ スピンナー台
３１、８０、８２ レジスト
３２ 露光機
３５ａ パターン（レチクルマスク）
３６ アライメントマーク（レチクルマスク）
３７ 露光用の光
３８，６９、７８ レジストマスク
３９、７９ ゲート電極
４０、８４ 層間絶縁膜
４１ ソース層
４２ ドレイン層
４３ ソース電極
４４ ドレイン電極
６１ａ 裏面
６３〜６７，７５ エピタキシャル層
７０ イオン注入
７１ ボロンイオン
７２ 赤色レーザ
７３ ｐ型のカラム構造
７４ ｎ型のカラム構造
７６ ゲート酸化膜
８１ ｐ型のウェル層
８３ ｎ型のソース層
８５ 絶縁膜
８６ ソース表面電極
８７ 表面保護膜
８８ ｎ型のドレイン層
８９ ドレイン裏面電極
９１ チップ
９２ 外周部
９３ 範囲
【技術分野】
【０００１】
この発明は、ＳＯＮ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｎｏｔｈｉｎｇ）構造をアライメントマークとして用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置を製造する場合に、複数回のフォトリソグラフィー工程がある。その場合、半導体基板であるシリコンウェハの表面に形成した凹部のアライメントマークに基づいて各種のパターニングの位置合わせが行なわれる。
【０００３】
図３０に示すように、ＳＯＮ構造１０２の空洞１０３上に任意のデバイス構造の素子（例えば、拡散分離層１０５で囲まれた横型のＭＯＳトランジスタ１０４など）を形成する場合にも、凹部（トレンチ１１２ａ）のアライメントマーク１１２をシリコンウェハ１０１の表面に形成する必要がある。通常、このアライメントマーク１１２のトレンチ１１２ａはＳＯＮ構造１０２を形成するための図示しない微細なホールトレンチと同時に形成される。図中の符号で１０５は拡散分離層、１０６はシリコン層、１０７はソース層、１０８はドレイン層、１０９はゲート電極、１１０はソース電極および１１１はドレイン電極である。
【０００４】
図３１は、ＳＯＮ構造の形成方法を説明した要部工程図である。シリコンウェハ１０１に微細なホールトレンチ１１３を形成する（図３１（ａ））。つぎに、水素雰囲気（還元雰囲気）で高温減圧の雰囲気中でアニール処理することによって、ホールトレンチ１１３の表面のシリコンが表面エネルギーを最小にするように流動し、ホールトレンチ１１３の内部空間１１４が球状に変形する。これにより、ホールトレンチ１１３の開口部が次第に塞がるようにシリコン層１１５が形成される（図３１（ｂ））。さらに、隣接するホールトレンチ１１３の内部空間１１４が互いに結合することによって、一つの大きな空洞１０３が形成される。この空洞１０３と空洞１０３上の塞がったシリコン層１１６でＳＯＮ構造１０２が形成される（図３１（ｃ））。この塞がったシリコン層１１６は、その周囲のバルク基板（空洞が形成されないシリコンウェハ１０１）との境界部分１１７において支持されている。このようにしてＳＯＮ構造１０２が形成されることは知られている（特許文献１など参照）。
【０００５】
このＳＯＮ構造１０２の形成と同時に図３０に示す凹部のアライメントマーク１１２がシリコンウェハ１０１の表面に形成される。そのとき、このアライメントマーク１１２となるトレンチ１１２ａは、その表面が塞がらないように幅広に形成される。
【０００６】
また、ＭＯＳＦＥＴにおいて、オン抵抗と耐圧のトレードオフが改善できるＳＪ（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：超接合）−ＭＯＳＦＥＴが近年注目されている。
図３２は、ＳＪ−ＭＯＳＦＥＴの要部断面図である。このＳＪ−ＭＯＳＦＥＴ１２０は、アライメントマーク１３０形成後のシリコンウェハ１２１にエピタキシャル成長による成膜１２２とイオン注入によるカラム１２３形成のためのパターニングを繰り返し行って形成される。側面の点線はシリコンウェハ１２１に形成された凹部のアライメントマーク１３０である。尚、図中の符号で１２４はウェル層、１２５はソース層、１２６はゲート電極、１２７はソース電極、１２８はドレイン層および１２９はドレイン電極である。
【０００７】
また、特許文献２では、基板上に形成されたアライメントマークをレーザービームの反射回折光によって検出する方法において、アライメントマークのエッジにより反射する被検出光を検出するセンサ部と、該センサ部に隣接して被検出光の方向と直角方向のノイズ光を検出するセンサ部とを備え、ノイズ光を検出するセンサ部のノイズ信号と、被検出光を検出するセンサ部の検出信号とを、いずれか一方を反転させて加算することで、カラーフィルタの製造工程で生じるアライメントミスを低減させることが記載されている。
【０００８】
また、特許文献３では、シリコン基板の上部両側に形成された素子分離絶縁膜、素子分離絶縁膜の間のシリコン基板表面に順に形成されたゲート絶縁膜とゲート電極、ゲート絶縁膜と素子分離絶縁膜の間のシリコン基板上部に形成されたソース領域とドレイン領域、ゲート絶縁膜下部のシリコン基板内部に形成されたブリスター、ブリスターとソース領域及びドレイン領域によって取り囲まれるシリコン基板内部のシリコンチャンネルを含み、ブリスターを水素またはヘリウムイオンで形成することで、バルク（ｂｕｌｋ）構造及びＳＯＩ構造の短所を同時に改善することができるＳＯＮ構造を利用したＭＯＳＦＥＴ及びその製造方法が記載されている。
【０００９】
また、特許文献４では、半導体記憶装置の製造方法において、半導体基板に複数のトレンチを形成し、半導体基板を水素雰囲気中において熱処理することによって、複数のトレンチの上部の開口を塞ぎつつ該複数のトレンチの下部の空間を互いに結合し、空洞上に設けられた半導体層を形成し、素子分離形成領域にある半導体層をエッチングし、半導体層の側面および底面に絶縁膜を形成し、半導体層の下の空洞に電極材料を充填し、素子分離形成領域における電極材料上に絶縁膜を形成することによって素子分離を形成し、半導体層上にメモリ素子ＭＣを形成することを具備することで、従来の設計環境を活用することができ、製造コストの低い半導体記憶装置およびその製造方法を提供できることが記載されている。
【００１０】
また、非特許文献１では、ＳＯＮ構造の上にトランジスタを形成し、ＳＯＮ構造を分離層の一部として利用することが記載されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００７−２７３９９３号公報
【特許文献２】特開平６−９４４２２号公報
【特許文献３】特開２００６−２６１６６７号公報
【特許文献４】特開２００８−２１７２７号公報
【非特許文献】
【００１２】
【非特許文献１】電子通信学会技術報告、ＥＤ、電子デバイス１０２（１７５）ｐｐ．９９１０４
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかし、前記のＳＯＮ構造１０２の素子のアライメントマーク１１２は、ＳＯＮ形成後に多少マーク崩れが生じる。そのため、露光機側の認識性が悪化し高精度な位置合わせは困難になる。
【００１４】
図３３は、ＳＯＮ構造の素子のアライメントマーカを含む要部断面図であり、同図（ａ）はアライメントマーカ用の凹部（トレンチ１１２ａ）と素子直下に配置されるＳＯＮ構造となるホールトレンチの要部断面図、同図（ｂ）は水素雰囲気で高温減圧でのアニール処理後の要部断面図である。同図（ｂ）に示すように、アニール処理した後のアライメントマークにパターン崩れが生じる。
【００１５】
また、図３４は、ＳＪ−ＭＯＳＦＥＴのエピタキシャル成長工程でのアライメントマークの要部断面図であり、同図（ａ）はエピタキシャル成長前のアライメントマークの図、同図（ｂ）はエピタキシャル成長後のアライメントマークの図、同図（ｃ）はアライメントマークを再度形成した図である。
【００１６】
図３４（ｂ）に示すように、エピタキシャル成長毎にアライメントマーク１３０の形状崩れが生じ、位置合わせ精度が悪化したり、アライメントマーク１３０が消失して位置合わせができなくなる。このため、マーク崩れや消失を抑えるためにエピタキシャル成長レートを抑制したり、同図（ｃ）のようにアライメントマーク１３０ａを再形成する必要がある。尚、図中の符号で１２１はシリコンウェハであり、１３１はエピタキシャル層である。
【００１７】
また、従来の凹部のアライメントマークでは、フォトリソグラフィー工程でレジストが凹部に残留して素子の信頼性を低下させる場合がある。
また、特許文献１〜４と非特許文献１のいずれにも、ＳＯＮ構造をフォトリソグラフィー工程のアライメントマークとして用いることは記載されていない。
【００１８】
この発明の目的は、前記の課題を解決して、フォトリソグラフィー工程で、凹部のアライメントマークにレジストが残留することを考慮する必要がない半導体装置の製造方法を提供することにある。
【００１９】
また、ＳＯＮ構造上に素子を形成する半導体装置の製造方法において、ＳＯＮ構造とこのＳＯＮ構造上の素子を正確に位置合わせできる半導体装置の製造方法を提供することにある。
【００２０】
また、ＳＪ−ＭＯＳＦＥＴなどのように、パターニングとエピタキシャル成長を繰り返して製造される半導体装置の製造方法において、アライメントマークのパターン崩れや消失を考慮せずに正確な位置合わせができる半導体装置の製造方法を提供することにある。
【００２１】
また、前記のアライメントマークの検出にシリコンウェハを透過する透過型レーザを用いる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、半導体ウェハの無効領域に微細なホールトレンチを多数形成する工程と、アニール処理により前記ホールトレンチの上部を塞ぎつつ該ホールトレンチの各空間を互いに結合して一つの大きな空洞であるＳＯＮ構造を形成する工程と、前記ＳＯＮ構造をフォトリソグラフィーのアライメントマークとして用い、前記半導体ウェハに半導体素子を形成する工程と、を含む半導体装置の製造方法とする。
【００２３】
また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記無効領域が、ダイシングラインの箇所もしくは該ダイシングライン外の前記半導体ウェハのデッドスペースであるとよい。
【００２４】
また、特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において、前記アライメントマークが、前記半導体ウェハを透過する波長を有するレーザで検出されるとよい。
【００２５】
また、特許請求の範囲の請求項４に記載の発明によれば、請求項３に記載の発明において、前記レーザが、赤色レーザもしくは赤外線レーザであるとよい。
また、特許請求の範囲の請求項５に記載の発明によれば、請求項１に記載の発明において、前記アライメントマークとなるＳＯＮ構造が、半導体素子を構成するＳＯＮ構造と同時に形成されるとよい。
【００２６】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１に記載の発明において、前記アライメントマークとなるＳＯＮ構造が、超接合素子の多段エピタキシャル成長層に形成されるカラム同士の位置合わせおよび該カラムと該カラムに接続するウェル層の位置合わせに用いられるとよい。
【００２７】
また、特許請求の範囲の請求項７に記載の発明によれば、請求項１に記載の発明において、前記アニール処理が、１００％水素雰囲気で、温度が１０００℃〜１２００℃の範囲、圧力が１３３Ｐａ〜２６６０Ｐａの範囲で行なわれるとよい。
【発明の効果】
【００２８】
この発明によると、フォトリソグラフィー工程で従来のようにアライメントマークにレジストが残留することを考慮する必要がなくなり、素子の信頼性の向上させることができる。
【００２９】
また、シリコンウェハのダイシングラインなどの無効領域の内部にＳＯＮ構造のアライメントマークを形成し、このアライメントマークを赤色レーザ（透過型レーザ）で認識することで、ＳＯＮ構造上に素子を形成する場合や繰り返しのエピタキシャル成長で素子を形成する場合に正確な位置合わせをすることができる。
【００３０】
また、ＳＯＮ構造をアライメントマークにすることで、従来、エピタキシャル成長時に発生していたアライメントマークの形状崩れを考慮する必要がなくなり、エピタキシャル成長レートを向上できて、製造工程でのスループットを向上させることができる。
【００３１】
また、従来のようにアライメントマークの再形成などのプロセスが不要となり、製造プロセスの短縮化を図ることができる。
【図面の簡単な説明】
【００３２】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図２】図1に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図３】図２に続く、この発明の第１実施例の半導体装置の製造方法を示す要部製造工程断面図である。
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図５】図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図である。
【図６】ホールトレンチ５について示した図であり、（ａ）はダイシングライン４を示したシリコンウェハ１の平面図、（ｂ）は（ａ）のＡ部に示すダイシングライン４の拡大図、（ｃ）は（ｂ）のＢ部に形成されるホールトレンチ５の配置図である。
【図７】アライメントマークの一例の要部平面図であり、（ａ）はアニール前のホールトレンチの配置図、（ｂ）はアニール後でＳＯＮ構造を形成した図である。
【図８】この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図９】図８に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１０】図９に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１１】図１０に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１２】図１１に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１３】図１２に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１４】図１３に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１５】図１４に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１６】図１５に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１７】図１６に続く、この発明の第２実施例の半導体装置の要部製造工程断面図である。
【図１８】ＳＯＩ基板５０に形成した側面を拡散分離層で囲まれた横型のＭＯＳＦＥＴの要部断面図である。
【図１９】この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２０】図１９に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２１】図２０に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２２】図２１に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２３】図２２に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２４】図２３に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２５】図２４に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２６】図２５に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２７】図２６に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２８】図２７に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図２９】図２８に続く、この発明の第３実施例の半導体装置の要部製造工程断面図である。
【図３０】ＳＯＮ構造上に形成した素子のアライメントマークを示す図である。
【図３１】ＳＯＮ構造の形成方法を説明した要部工程図である。
【図３２】ＳＪ−ＭＯＳＦＥＴの要部断面図である。
【図３３】ＳＯＮ構造の素子のアライメントマーカを含む要部断面図であり、（ａ）はアライメントマーカ用の凹部（トレンチ１１２ａ）と素子直下に配置されるＳＯＮ構造となるホールトレンチの要部断面図、（ｂ）は水素雰囲気で高温減圧でのアニール処理後の要部断面図である。
【図３４】ＳＪ−ＭＯＳＦＥＴのエピタキシャル成長工程でのアライメントマークの要部断面図であり、（ａ）はエピタキシャル成長前のアライメントマークの図、（ｂ）はエピタキシャル成長後のアライメントマークの図、（ｃ）はアライメントマークを再度形成した図である。
【発明を実施するための形態】
【００３３】
実施の形態を以下の実施例で説明する。
【実施例１】
【００３４】
図１〜図５は、この発明の第１実施例の半導体装置の製造方法を示す工程図であり、工程順に示す要部製造工程断面図である。この半導体装置の製造方法は、ＳＯＮ構造のアライメントマークの形成方法とこのアライメントマークを認識する方法について説明したものである。
【００３５】
まず、図１に示すように、主面１ａが（００１）面のシリコンウェハ１（半導体基板）上に、例えば、１μｍ程度の膜厚の酸化膜２を形成する。ここでは、主面１ａを（００１）面としたが、違う面方位の場合もある。
【００３６】
つぎに、図２に示すように、酸化膜２上にレジストマスク３を被覆し、このレジストマスク３により酸化膜２をエッチングしてパターニングし、アライメントマーク９形成のための酸化膜マスク２ａを形成する。
【００３７】
つぎに、図３に示すように、この酸化膜マスク２ａにより、シリコンウェハ１のダイシングライン４の表面層を選択的にエッチングして、ＳＯＮ構造１１のアライメントマーク９となる多数のホールトレンチ５を形成する。
【００３８】
図６は、ホールトレンチ５について示した図であり、同図（ａ）はダイシングライン４を示したシリコンウェハ１の平面図、同図（ｂ）は同図（ａ）のＡ部に示すダイシングライン４の拡大図、同図（ｃ）は同図（ｂ）のＢ部に形成されるホールトレンチ５の配置図である。尚、図中の符号で７はチップ内の活性領域、８はこの活性領域７に形成されるホールトレンチである。１個のホールトレンチ５、８の寸法は、例えば、縦Ｌ１＝１μｍ程度、横Ｌ２＝１μｍ程度、深さＴ＝５μｍ程度（図３参照）、間隔Ｑ＝０．５μｍ程度である。尚、このホールトレンチ５、８の形状は四角形以上の多角形や円形とする。また、その寸法は、例えば、四角形や円形の場合、縦Ｌ１、横Ｌ２または直径が０．４μｍ〜１．５μｍ程度の範囲、間隔Ｑは０．４μｍ〜１．５μｍ程度の範囲、深さＴは５μｍ〜１０μｍ程度の範囲がよい。また、ホールトレンチ５、８は格子点の配置が正方形となった正方形配置（図６（ｃ）の配置）や格子点の位置の配置が正三角形となった正三角形配置とするとよい。
【００３９】
また、ホールトレンチ５はダイシングライン４から外れた箇所で、例えば、図６（ａ）に示すように、チップ内で不要となる箇所（デットスペース６）に形成しても構わない。
また、素子を形成する活性領域７に形成されるＳＯＮ構造２３（例えば、図８参照）のホールトレンチ８はアライメントマーク９となるＳＯＮ構造１１のホールトレンチ５と同一寸法で同時に形成される。
【００４０】
つぎに、図４に示すように、温度が１０００℃から１２００℃、圧力が１３３Ｐａ（１Ｔｏｒｒ）〜２６６０Ｐａ（２０Ｔｏｒｒ）の範囲の高温減圧下の１００％水素雰囲気中の処理炉１１ａでアニール処理を０．５時間〜２時間程度行い、ホールトレンチ５の上部を塞ぎつつこのホールトレンチ５の各空間を互いに結合して一つの大きな空洞１０であるＳＯＮ構造１１のアライメントマーク９を形成する。また、図６で示す活性領域７下に形成されるホールトレンチ８も同時にアニール処理されて、図８で示すような一つの空洞２２で構成されるＳＯＮ構造２３が形成される。
【００４１】
図７は、アライメントマークの一例の要部平面図であり、同図（ａ）はアニール前のホールトレンチの配置図、同図（ｂ）はアニール後でＳＯＮ構造を形成した図である。同図（ａ）において、点線９ａは同図（ｂ）のアライメントマーク９となるホールトレンチ５が形成される領域を示す。ホールトレンチ５はこの十字の点線９ａの内側全域に配置されるが、ここではその一部を示した。
【００４２】
アライメントマーク９としては、図７で示すように、十字が描かれたパターンを例に挙げた。アニール処理後形成されるアライメントマーク９の大きさは、例えば、パターンの幅Ｗ＝４μｍ〜６μｍ程度、十字の腕の長さＬ＝１０μｍ〜１５μｍ程度、空洞の深さＰ＝１μｍ〜２μｍ程度（図４参照）であり、通常のシリコンウェハの表面に形成される凹部のアライメントマークとほぼ同じ大きさである。このアライメントマーク９の大きさと形状は、勿論、任意に設定できる。尚、図７（ａ）では、ホールトレンチ５は一部のみ記載した。
【００４３】
また、前述したＳＯＮ構造１１、２３形成時のアニール処理の温度範囲と圧力範囲を外れると、ＳＯＮ構造１１の形成が困難になる。温度が１０００℃未満の場合には、ホールトレンチ５に挟まれたシリコン壁（図６（ｃ）の間隔Ｑで示す箇所）の変形量が少なくなり各ホールトレンチ５の上部空間が塞がり難くなる。また、温度が１２００℃超の場合には、空洞１０が潰れて形成されないことがある。また、圧力は減圧にするほど好ましいが、１３３Ｐａ未満にすることは現在の処理装置では限界である。また、圧力を２６６０Ｐａ超にすると、ホールトレンチ５に挟まれたシリコン壁の変形量が少なくなり各ホールトレンチ５の上部空間を塞ぐのに時間が掛かり過ぎる。しかし、アニール処理時の圧力に関しては、常圧でもＳＯＮ構造１１が形成されることは発明者により確認されている。また、本実施例では、１００％水素雰囲気でのアニール処理について示すが、そのほかにも、希ガスと水素からなる雰囲気または水素を含む還元性雰囲気でもよい。その他の水素を含まないものでもアニール処理時の雰囲気としては、超高真空、希ガス雰囲気、還元性雰囲気であれば、ＳＯＮ構造を形成することができる。
【００４４】
つぎに、図５に示すように、シリコンウェハ１を透過する波長のレーザ（例えば、赤色レーザ）を用いて、露光機１２にセットされたレチクルマスク１７に形成されたアライメントマーク１８とシリコンウェハ１に形成されたアライメントマーク９との位置合わせを行う。
【００４５】
この位置合わせで、シリコンウェハ１が位置決めされるとシリコンウェハ１に形成される素子の位置決めも露光機１２により自動的に行なわれる。図５においては、ＳＯＮ構造１１のアライメントマーク９の検出はつぎのようにして行なう。
【００４６】
露光機１２に設置された波長が６７０μｍ程度の赤色レーザの出射部１３から出射される出射光１４をシリコンウェハ１の表面に入射する。この入射光１４の一部はアライメントマーク９となるＳＯＮ構造１１の空洞１０上で反射して反射光１６になる。他は透過光１１４ａとなって空洞１０下のシリコンウェハ１内を通過する。反射光１６は露光機１１に設置された検出部１５で捉えられる。捉えられた反射光１６の反射強度の変化からアライメントマーク９を検出する。赤色レーザの入射をシリコンウェハ１の裏面から行なって、その反射強度の変化からアライメントマーク９を検出する場合もある。また、赤色レーザの透過強度の変化を利用して行なう場合もある。
【００４７】
また、赤色レーザの代わりに赤外線レーザや赤色ＬＥＤ（発光ダイオード）などを用いても構わない。この場合は出射部１３と検出部１５はそれらに対応できるように変更する。
【００４８】
このＳＯＮ構造１１のアライメントマーク９を用いることで、ＳＯＮ構造上に素子を形成する製造プロセスやエピタキシャル成長を多数回行う製造プロセスにおいて、アライメントマークの形状崩れや消失を考慮する必要がなくなる。
【００４９】
その結果、エピタキシャル成長を多数回行う製造プロセスにおいては、エピタキシャル成長レートを向上できて、製造工程でのスループットを向上させることができる。
また、従来のようにアライメントマークの再形成などの製造プロセスが不要となり、製造プロセスの短縮化を図ることができる。
【００５０】
また、フォトリソグラフィー工程でアライメントマークにレジストが残留することを考慮する必要がなくなる。後述する実施例２や実施例３の素子以外の素子を製造する際のフォトリソグラフィ工程にもこのＳＯＮ構造１１のアライメントマーク９を用いることで、レジスト残りを無くすることができて素子の信頼性を高めることができる。
【００５１】
つぎに、このアライメントマーク９を用いて、ＳＯＮ構造上のＭＯＳトランジスタや多段エピタキシャル層のＳＪ−ＭＯＳＦＥＴなどの素子を形成する場合の実施例について以下に説明する。
【実施例２】
【００５２】
図８〜図１７は、この発明の第２実施例の半導体装置の製造方法を示す工程図であり、工程順に示す要部製造工程断面図である。この半導体装置はＳＯＮ構造と拡散分離層で構成された絶縁分離構造を有する横型のＭＯＳトランジスタの例である。これはＳＯＮ構造をＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の代わり利用した絶縁分離構造の半導体装置の例である。
【００５３】
まず、図８に示すように、ＳＯＮ構造１１のアライメントマーク９と、素子形成箇所の下にＳＯＮ構造２３を同時に形成したｎ型のシリコンウェハ２１を用意する。アライメントマーク９となるＳＯＮ構造１１と、素子直下に形成されるＳＯＮ構造２３を同時に形成することで、製造コストを低減できる。尚、図８はＳＯＮ構造１１，２３を形成したシリコンウェハ２１の要部断面図であり、同図（ａ）は全体図、同図（ｂ）は同図（ａ）のＣ部の拡大断面図である。図中の符号の１０はアライメントマーク９となる空洞であり、２２はＳＯＮ構造２３の空洞である。。
【００５４】
つぎに、図９に示すように、シリコンウェハ２１上にエピタキシャル成長でシリコンウェハ２１より低濃度で単結晶のｎ型で低濃度のシリコン層２４を形成する。ＳＯＮ構造２３の空洞２２上のシリコン層２４を貫通し空洞２２に達するｐ型の拡散分離層２５（高濃度の拡散層）を形成する。この拡散分離層２５はアライメントマーク９で位置合わせされて空洞２２上のシリコン層２４とＳＯＮ構造２３のシリコン層２６（薄膜）を取り囲むように形成される。アライメントマーク９の認識は、前記したように、赤色レーザで行なう。図１０以降は図９（ｂ）に相当する要部断面図である。
【００５５】
つぎに、図１０に示すように、拡散分離層２５で取り囲まれたシリコン層２４の上面にゲート酸化膜となる酸化膜２７と選択酸化膜２８を形成する。
つぎに、図１１に示すように、全面にゲート電極となるポリシリコン２９を形成する。
【００５６】
つぎに、図１２に示すように、レジスト塗布装置のスピンナー台３０にシリコンウェハ２１をセットし、ポリシリコン２９上にレジスト３１を塗布し、その後このレジスト３１を硬化させる。
【００５７】
つぎに、図１３に示すように、レジスト３１で被覆されたシリコンウェハ１を露光機３２にセットする。続いて、シリコンウェハ２１に形成されたＳＯＮ構造１１のアライメントマーク９に露光機３２から、例えば、波長が６７０ｎｍの赤色レーザの入射光３３を照射して、その反射光３４の反射強度の変化により、露光機３２にセットされたレチクルマスク３５のアライメントマーク３６とシリコンウェハ２１のＳＯＮ構造１１のアライメントマーク９との位置決めを行う。この位置決めはＳＯＮ構造２３上のシリコン層２４に素子が確実に形成できるようにシリコンウェハ２１を位置決めするためのものである。赤色レーザはシリコンウェハ２１の表面から入射させ、その反射強度の変化でこの位置決めが行なわれる。勿論、裏面から照射してその反射強度の変化で位置決めしても構わない。
【００５８】
つぎに、図１４に示すように、位置決めされたシリコンウェハ２１上のレジスト３１に露光機３２から出射される露光用の光３７をレチクルマスク３５を通して照射しレジスト３１を露光する。この露光でレチクルマスク３５に形成されたパターン３５ａがレジスト３１に投影される。露光機３２としては、例えば、１ショット毎に露光箇所が移動するステッパ装置などを用いる。ここではレジスト３１はネガレジストの場合を示す（光が当たった箇所にレジストが残る）。勿論、ボジレジストを用いる場合もある。
【００５９】
つぎに、図１５に示すように、露光が終わったシリコンウェハ２１を取り出し、シリコンウェハ上のレジストをエッチングでパターニングしてレジストマスク３８を形成する。
つぎに、図１６に示すように、レジストマスク３８によりポリシリコン２９をエッチングしてゲート電極３９を形成した後、レジストマスク３８を除去する。
【００６０】
つぎに、図１７に示すように、ゲート電極３９と選択酸化膜２８をマスクとして、リンまたは砒素などのｎ型の不純物をイオン注入し、その後熱拡散してソース層４１とドレイン層４２を形成する。その後、ゲート電極３９下を除いてゲート酸化膜２７を除去し、ソース電極４３とドレイン電極４４を形成する。続いて、点線で示すダイシングライン４５に沿ってシリコンウェハ２１を切断してチップ化し、側面が拡散分離層２５で囲まれ底部がＳＯＮ構造２３の空洞２２である絶縁分離層を有する横型のＭＯＳトランジスタが形成される。図では一つのＭＯＳトランジスタが形成されているが、実デバイスでは多数の素子が拡散分離層２５で囲まれたシリコン層２４に形成されてＩＣ（集積回路）を構成する。
【００６１】
このように、図１７に示すように、ＳＯＮ構造２３を絶縁分離層の底部として用いると、底部の分離が空洞２２であるため、図１８に示すように、ＳＯＩ基板５０（酸化膜５２による絶縁分離層）に形成した横型のＭＯＳＦＥＴと比べて、分離容量を小さくできる。その結果、ＳＯＮ構造２３上に素子を形成することで、半導体装置の高速性能を高めることができる。但し、図１８の符号において、５１はシリコン基材、５３はシリコン層、５４は拡散分離層、５５は選択酸化膜、５６はゲート絶縁膜、５７はゲート電極、５８はソース層、５９はドレイン層、５８ａはソース電極および５９ａはドレイン電極である。
【００６２】
尚、ここでは素子として横型のＭＯＳトランジスタの例を挙げたがこれに限るものではなく、任意の素子を複数個ＳＯＮ構造２３上のシリコン層２４に形成することができる。また、前記したシリコン層２４は単結晶層であるが、ポリシリコン層などの場合もある。
【実施例３】
【００６３】
図１９〜図２９は、この発明の第３実施例の半導体装置の製造方法を示す工程図であり、工程順に示す要部製造工程断面図である。この半導体装置はプレーナ型ゲート構造を有する６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴの例である。
【００６４】
まず、図１９に示すように、ＳＯＮ構造１１のアライメントマーク９を形成したｎ型のシリコンウェハ６１上にバッファ層となるｎ型のシリコン層６２を形成する。このシリコン層６１はシリコンウェハ６１より不純物濃度が低いエピタキシャル層である。図中の符号で１０はＳＯＮ構造１１の空洞、２２はＳＯＮ構造２３の空洞である。尚、図１９はシリコンウェハ６１のアライメントマーク９を示す断面図であり、同図（ａ）は全体図、同図（ｂ）は同図（ａ）のＤ部の拡大図である。
【００６５】
つぎに、図２０に示すように、このシリコン層６２上にこのシリコン層６２より低濃度のエピタキシャル層６３の成膜とパターニング処理を行った後、ｐカラム構造を形成するために、例えば、ドーズ量１．０×１０13ｃｍ-2でボロンイオン７１（ｐ型の不純物）のイオン注入７０をレジストマスク６９で行う。レジストマスク６９のパターニング処理においては、ＳＯＮ構造１１のアライメントマーク９を用い、シリコンウェハ６１を透過する波長を持つ、例えば、６７０ｎｍの赤色レーザ７２を用いて図示しないレチクルマスクとシリコンウェハ６１に形成されるＳＯＮ構造１１のアライメントマーク９の位置合わせを行う。この時の赤色レーザ７２の入射光７２ａはシリコンウェハ６１の表面から行なう。勿論、裏側から行なう場合もある。尚、図中の符号の７２ｂは反射光である。
【００６６】
つぎに、図２１において、このエピタキシャル成長工程とＳＯＮ構造１１のアライメントマーク９を用いたパターニング処理およびボロンイオン７１のイオン注入７０を複数回繰り返す。ここでは、５回（エピタキシャル層６３〜６７）の例を示したがこれに限るものではない。また、図示しないが、ボロンイオン７１のイオン注入７０前にエピタキシャル層６３〜６７の全面にリンイオンのイオン注入を行う。尚、レジストマスク６９の形成と除去はエピタキシャル層を形成する度に繰り返し、その都度アライメントマーク９による位置合わせを行なう。
【００６７】
つぎに、図２２に示すように、エピタキシャル層６７上に最上層のエピタキシャル層７５を形成する。この段階でエピタキシャル成長は７回行われる。この回数は後述するように素子耐圧に依存する。
【００６８】
つぎに、図２３に示すように、熱処理することで、ｐ型のカラム構造７３とｎ型のカラム構造７４を形成する。ここでは、ｐ型のカラム構造７３と接するｎ型の半導体層のことをｎ型のカラム構造７４と呼ぶことにする。このｐ型のカラム構造７３は、ｎ型のカラム構造７４に囲まれた柱状をしており、ｎ型のカラム構造７４の内部に形成される。これはｎ型のカラム構造７４という「海」にｐ型のカラム構造７３の「柱」が林立しているようなものである。このｐ型のカラム構造７４の深さＳはここでは５０μｍ程度である。また、この積層されて形成されるｐ型のカラム構造７３とｎ型のカラム構造７４において、これらのカラム構造７３，７４が接する垂直方向のｐｎ接合は、ＳＯＮ構造１１のアライメントマーク９を利用することによって、正確に形成される。
【００６９】
前記したｐ型のカラム構造７３の深さＳ（５０μｍ）は、６００Ｖ耐圧の場合であり、素子耐圧が高くなると、このｐ型のカラム構造７３の深さＳはさらに深くなる。その場合、ｎ型のエピタキシャル層の形成回数は多くなり、全体のｎ型のエピタキシャル層の厚さはさらに厚くなる。
【００７０】
尚、前記の熱処理でｐ型のカラム構造７３はシリコン層６２とｎ型のエピタキシャル層７５に食い込んで形成される。
つぎに、図２４に示すように、この最上層のｎ型のエピタキシャル層７５上にゲート酸化膜となる酸化膜７６を形成し、これらの酸化膜７６上にゲート電極となるポリシリコン７７を形成する。
【００７１】
つぎに、図２５に示すように、ＳＯＮ構造１１のアライメントマーク９を用いて、レジストマスク７８を形成し、このレジストマスク７８を用いてポリシリコン７７をパターニングし、ゲート電極７９を形成する。
【００７２】
つぎに、図２６に示すように、ゲート電極７９とレジスト８０をマスクとして、ｐ型のカラム構造上でこのｐ型のカラム構造７３に接続するｐ型のウェル層８１をボロンのイオン注入と熱拡散により形成する。ＳＯＮ構造１１のアライメントマーク９を用いることで、ゲート電極７９の位置、ｐ型のカラム構造７３の位置およびｐ型のウェル構造８１の位置を正確に決めることができる。ｐ型のウェル層８１を形成するときの熱処理でｐ型のカラム構造７３は最上層のエピタキシャル層７５に伸び行き、ｐ型ウェル層８１と接続する。
【００７３】
つぎに、図２７に示すように、ゲート電極７９とレジスト８２をマスクとしてｎ型のソース層８３を形成する。
つぎに、図２８に示すように、層間絶縁膜８４（ＢＰＳＧ）、絶縁膜８５、ソース表面電極８６、ならびに表面保護膜８７を形成する。その後、シリコンウェハ６１の裏面６１ａをバックグラインド（裏面研削）してエピタキシャル層を含むシリコンウェハ６１の厚みＲを６７５μｍ程度から２８０μｍ程度まで薄くする。
【００７４】
つぎに、図２９に示すように、シリコンウェハ６１の裏面６１ａにｎ型のドレイン層８８とドレイン裏面電極８９を形成した後、ダイシングライン９０に沿ってシリコンウェハ６１を切断してチップ化し、６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴが完了する。この切断によってＳＯＮ構造１１のアライメントマークの箇所はチップ９１から切り離される。尚、チップ９１の外周部９２の矢印の範囲９３に図示しない耐圧構造部を形成する。また、シリコンウェハ６１が高濃度である場合はこのシリコンウェハ６１がドレイン層の働きをする。その場合には、ドレイン裏面電極８９との接触抵抗を小さくするために、ドレイン層８８ではなく高濃度のコンタクト層を形成する場合もある。
【００７５】
前記したように、ＳＯＮ構造１１のアライメントマーク９を用いることで、複数回のエピタキシャル層の形成を行い各エピタキシャル層に不純物の拡散層を選択的に形成する場合でもアライメントマーク９の形状崩れや消失を考慮する必要がない。その結果、エピタキシャル成長レートを従来より向上できて、製造工程でのスループットを向上させることができる。
【００７６】
また、従来のようにアライメントマークの再形成などの製造プロセスが不要となるため、製造プロセスの短縮化を図ることができる。
また、実施例３ではプレーナ型のＳＪ−ＭＯＳＦＥＴの例を説明したが、図示しないトレンチ型のＳＪ−ＭＯＳＦＥＴにも適用できることは勿論である。
【符号の説明】
【００７７】
１、２１、６１ シリコンウェハ
１ａ 主面
２ 酸化膜
２ａ 酸化膜マスク
３ レジストマスク
４、４５、９０ ダイシングライン
５ ホールトレンチ（アライメントマークの箇所に形成される）
６ デットスペース
７ 活性領域
８ ホールトレンチ（活性領域に形成される）
９ アライメントマーク
９ａ 点線（十字）
１０ 空洞（アライメントマーク）
１１ ＳＯＮ構造（アライメントマーク）
１１ａ 処理炉
１２ 露光機
１３ 出射部
１４、３３、７２ａ 入射光
１４ａ 透過光
１５ 検出部
１６、３４、７２ｂ 反射光
１７、３５ レチクルマスク
１８ アライメントマーク（レチクルマスク）
２２ 空洞（活性領域のＳＯＮ構造）
２３ ＳＯＮ構造（活性領域）
２４、６２ シリコン層
２５ 拡散分離層
２６ シリコン層（ＳＯＮ構造の空洞上のシリコン薄膜）
２７ 酸化膜
２８ 選択酸化膜
２９、７７ ポリシリコン
３０ スピンナー台
３１、８０、８２ レジスト
３２ 露光機
３５ａ パターン（レチクルマスク）
３６ アライメントマーク（レチクルマスク）
３７ 露光用の光
３８，６９、７８ レジストマスク
３９、７９ ゲート電極
４０、８４ 層間絶縁膜
４１ ソース層
４２ ドレイン層
４３ ソース電極
４４ ドレイン電極
６１ａ 裏面
６３〜６７，７５ エピタキシャル層
７０ イオン注入
７１ ボロンイオン
７２ 赤色レーザ
７３ ｐ型のカラム構造
７４ ｎ型のカラム構造
７６ ゲート酸化膜
８１ ｐ型のウェル層
８３ ｎ型のソース層
８５ 絶縁膜
８６ ソース表面電極
８７ 表面保護膜
８８ ｎ型のドレイン層
８９ ドレイン裏面電極
９１ チップ
９２ 外周部
９３ 範囲
【特許請求の範囲】
【請求項１】
半導体ウェハの無効領域に微細なホールトレンチを多数形成する工程と、
アニール処理により前記ホールトレンチの上部を塞ぎつつ該ホールトレンチの各空間を互いに結合して一つの大きな空洞であるＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）構造を形成する工程と、
前記ＳＯＮ構造をフォトリソグラフィーのアライメントマークとして用い、前記半導体ウェハに半導体素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記無効領域が、ダイシングラインの箇所もしくは該ダイシングライン外の前記半導体ウェハのデッドスペースであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アライメントマークが、前記半導体ウェハを透過する波長を有するレーザで検出されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記レーザが、赤色レーザもしくは赤外線レーザであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記アライメントマークとなるＳＯＮ構造が、半導体素子を構成するＳＯＮ構造と同時に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記アライメントマークとなるＳＯＮ構造が、超接合素子の多段エピタキシャル成長層に形成される不純物の拡散層の位置合わせに用いられることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記アニール処理が、１００％水素雰囲気で、温度が１０００℃〜１２００℃の範囲、圧力が１３３Ｐａ〜２６６０Ｐａの範囲で行なわれることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１】
半導体ウェハの無効領域に微細なホールトレンチを多数形成する工程と、
アニール処理により前記ホールトレンチの上部を塞ぎつつ該ホールトレンチの各空間を互いに結合して一つの大きな空洞であるＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）構造を形成する工程と、
前記ＳＯＮ構造をフォトリソグラフィーのアライメントマークとして用い、前記半導体ウェハに半導体素子を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記無効領域が、ダイシングラインの箇所もしくは該ダイシングライン外の前記半導体ウェハのデッドスペースであることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アライメントマークが、前記半導体ウェハを透過する波長を有するレーザで検出されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記レーザが、赤色レーザもしくは赤外線レーザであることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記アライメントマークとなるＳＯＮ構造が、半導体素子を構成するＳＯＮ構造と同時に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記アライメントマークとなるＳＯＮ構造が、超接合素子の多段エピタキシャル成長層に形成される不純物の拡散層の位置合わせに用いられることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記アニール処理が、１００％水素雰囲気で、温度が１０００℃〜１２００℃の範囲、圧力が１３３Ｐａ〜２６６０Ｐａの範囲で行なわれることを特徴とする請求項１に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１２−８９５４０（Ｐ２０１２−８９５４０Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１０−２３２１６２（Ｐ２０１０−２３２１６２）
【出願日】平成２２年１０月１５日（２０１０．１０．１５）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２２年１０月１５日（２０１０．１０．１５）
【出願人】（０００００５２３４）富士電機株式会社 (3,146)
【Ｆターム（参考）】
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