【課題】 寄生抵抗を低減可能な半導体装置を提供する。
【解決手段】 半導体装置は、第１半導体層の表面に沿って延びる突起(2)を有する第１半導体層(1)を含む。ゲート電極(12)は、突起の表面をゲート絶縁膜を挟んで覆う。第２半導体層(28, 45)は、突起のゲート電極により覆われる部分と別の部分の側面上に形成され、溝(31, 52)を有する。ソース／ドレイン領域(30, 46)は、第２半導体層内に形成される。シリサイド膜(33)は、溝内の表面を含め第２半導体層の表面を覆う。導電性のプラグ(37)は、シリサイド膜と接する。 （もっと読む）

【課題】トランジスタのオン電流を十分に確保することが可能な信頼性の高い半導体装置を提供する。
【解決手段】活性領域６を分断する２つの埋め込みゲート用の溝部８ａ，８ｂにゲート絶縁膜９を介して埋め込まれたゲート電極７ａ，７ｂと、２つの埋め込みゲート用の溝部８ａ，８ｂによって分断された３つの活性領域６ａ，６ｂ，６ｃのうち、中央部に位置する活性領域６ｂを分断するビットコンタクト用の溝部１１の両側面に、埋め込みゲート用の溝部８ａ，８ｂの底面と同程度の深さで不純物を拡散させることによって形成された第１の不純物拡散層１３ａ，１３ｂと、中央部を挟んだ両側に位置する活性領域６ａ，６ｃに、ゲート電極７ａ，７ｂの上面と同程度の深さで不純物を拡散させることによって形成された第２の不純物拡散層１４ａ，１４ｂとを備える。 （もっと読む）

【課題】トランジスタ間接続配線が吊りワード線と短絡してしまうのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置するピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央の位置で、第１の方向（Ｘ）へ延在して配置された吊りワード線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつ吊りワード線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第１の側面に反対される第２の側面を有して突出した壁体）を形成し、壁体の第１の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第１の側面部分に互いに拡散度が異なる不純物を拡散させて第１の不純物層及び該第１の不純物層を覆う第２の不純物層を形成することを特徴とする。 （もっと読む）

【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、前記チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含む半導体装置とする。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタのＥＳＤ耐量の改善を図る。
【解決手段】ゲート電極５とレジストマスクによりＰ型ベース層２に、中心部に複数の開口部７を有するラダー形状のＮ＋型ソース層３を形成する。開口部７に該開口部７を埋設するＰ＋型コンタクト層４を形成する。このとき、開口部７の端部、即ちＰ＋型コンタクト層４の端部からＮ＋型ソース層３の端部までの距離を所定の距離にする。所定の距離とは該距離の増加と共に増大するＬＤＭＯＳトランジスタのＨＢＭ＋耐量が飽和し始める距離である。 （もっと読む）

【課題】特性を十分に向上することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、ＳｉＣ膜１１を形成する工程と、このＳｉＣ膜１１の表面にＳｉを供給した状態で、このＳｉＣ膜１１を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜１１の表面に得られたファセットをチャネル１６とする工程とを備えている。このようにすれば、Ｓｉを供給した状態でＳｉＣ膜１１を熱処理することにより、ＳｉＣ膜１１をエネルギ的に安定な表面状態に再構成させることができる。その結果、一周期が１００ｎｍ以上のファセットが得られ、ファセットの平坦部分の長さを従来に比べて長くすることができる。したがって、界面準位の密度を減少することによりキャリアの移動度を向上することができ、半導体装置の特性を十分に向上することができる。 （もっと読む）

【課題】本発明はビット配線と半導体基板上の不純物拡散層とのコンタクト抵抗を低減した構造の提供を目的とする。
【解決手段】本発明は、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする。 （もっと読む）

【課題】トランジスタを備えた半導体装置において、トランジスタのＧＩＤＬを抑制する。
【解決手段】縦型トランジスタを備えた半導体装置に関する。縦型トランジスタは、半導体領域と、半導体領域上に設けられた柱状領域と、柱状領域の側面を覆うように設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、柱状領域の上部に設けられた第１の不純物拡散領域と、半導体領域内に柱状領域を囲むように設けられた第２の不純物拡散領域と、を有する。第１の不純物拡散領域は、柱状領域の側面と離間するように設けられている。 （もっと読む）

【課題】オン抵抗を大幅に低減し、十分な高電圧動作且つ高出力を得ることができる信頼性の高い化合物半導体装置を実現する。
【解決手段】ソース電極１２及びドレイン電極１３の下方の凹部７，８を充填し、電子供給層４の上方を覆う、Ｓｉを含むｎ−ＧａＮ層９が形成されており、ｎ−ＧａＮ層９は、ソース電極１２の下方及びドレイン電極１３下方に含まれるＳｉの方が、ゲート電極１５の近傍に含まれるＳｉよりも濃度が大きくなるように、Ｓｉ添加量を漸減させながら成長形成される。 （もっと読む）

【課題】高耐圧の電界効果トランジスタを有する半導体装置のキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に配置した。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】オン抵抗の増加を抑制する半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１導電型の半導体基板１と、第２導電型の延長ドレイン層２と、第１導電型のコレクタ層４と、コレクタ電極５と、第１導電型ベース層８と、複数の第２導電型エミッタ層９と、第１導電型コンタクト層１０と、エミッタ電極１１と、ゲート酸化膜１２と、ゲート電極１３とを備え、ベース層８はエミッタ電極１１からコレクタ電極５に向かう方向に対して垂直方向に離散的に形成されており、コンタクト層１０のコレクタ電極５側界面は、複数のエミッタ層９に隣接する領域ではゲート電極１３のエミッタ層９側界面の直下まで形成されており、コンタクト層１０のコレクタ電極５側界面は、エミッタ層９の直下においてはゲート電極１３のエミッタ層９側界面よりもエミッタ電極１１側に形成されている。 （もっと読む）

【課題】静電気放電保護装置及び方法を提供する。
【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。 （もっと読む）

【課題】トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させる半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、を備えた半導体装置を提供する。 （もっと読む）

【課題】熱抵抗の低減と寄生容量の低減を同時に実現できる半導体チップを提供する。
【解決手段】ドレインフィンガー３及びソースフィンガー２の下部の半導体領域のうち、ゲートフィンガー１の近傍のみに熱抵抗低減用のドーピング領域４を形成する。 （もっと読む）

【課題】閾値電圧が制御されて、且つ特性のばらつきが抑制された半導体装置を提供する。
【解決手段】基板２と、ＳＴＩ素子分離領域３と、活性領域４と、活性領域４に形成された第１ゲートトレンチ５と、第１ゲートトレンチ５の底部に設けられた第２ゲートトレンチ６と、第１及び第２ゲートトレンチ５，６にゲート絶縁膜７を介して埋め込み形成されたゲート電極８と、第１ゲートトレンチ５の幅方向両側の活性領域４にイオンを注入することによって形成されたソース／ドレイン領域９とを備え、第２ゲートトレンチ６と第２ゲートトレンチ６の長手方向に位置するＳＴＩ素子分離領域３との間に、チャネルを構成するシリコン薄膜部１０が設けられていることを特徴とする半導体装置１。 （もっと読む）

【課題】動作特性の制御が容易で微細化に有利なトランジスタを有する半導体装置およびその製造方法を提供する。
【解決手段】活性領域Ｋ内に設けられたトレンチ１００と、トレンチ１００と素子分離領域Ｓとの間の活性領域Ｋに形成されたフィン型チャネル領域１８５と、トレンチ１００に埋設され、ゲート絶縁膜１９１を介してフィン型チャネル１８５と接するゲート電極２２５と、フィン型チャネル１８５と接続され、活性領域Ｋ内においてゲート電極２２５を挟んでトレンチ１００の両側に位置するソース／ドレイン拡散領域２４１と、を具備してなり、ソース／ドレイン拡散領域２４１と半導体基板１０１の接合部２４１ａは、フィン型チャネル領域１８５の最下端部１８５ａより深い位置にあることを特徴とする。 （もっと読む）

【課題】 装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な半導体装置を提供する。
【解決手段】 第１絶縁膜３ａを貫通するように基板面に直交する深さ方向に形成される導電膜１４ａと、第２絶縁膜３ｂの直上層から底面に達するまで一の外側壁に沿って深さ方向に形成される導電膜１４ｂと、導電膜１４ｂの底面の深さ位置から絶縁膜３ａ及び３ｂに挟まれた領域に係る基板２の上面位置に亘って、少なくとも導電膜１４ｂの底面及び絶縁膜３ｂと接触していない側の外側壁と接触して形成される絶縁膜１３ｂと、絶縁膜１３ｂと３ｂに挟まれた領域内において底面から上面に向かって、第１導電型の第１不純物拡散領域６、第２導電型の第２不純物拡散領域５ａ、第１導電型の第３不純物拡散領域７、及び高濃度の前記第１導電型の第４不純物拡散領域１７ｂを備える。 （もっと読む）

【課題】本発明は、ＭＯＳトランジスタの電流駆動能力をより向上させることができる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、半導体基板１、ＰＭＯＳトランジスタＰ１、およびＳｉＣ層１０を備えている。半導体基板１は、シリコンから成る。ＰＭＯＳトランジスタＰ１は、半導体基板１の上面内に形成される。ＳｉＣ層は、ＰＭＯＳトランジスタＰ１のチャネル領域の下方から、ＰＭＯＳトランジスタＰ１を構成する電極領域内若しくは電極領域下に渡って、形成される。 （もっと読む）

【課題】ゲート電極とコンタクトの間の容量とフリンジ容量の両者を低減することが半導体装置及びその製造方法を提供する。
【解決手段】チャネル形成領域を有する半導体基板１０上にゲート絶縁膜２０とゲート電極２１が形成され、ゲート電極の両側部における半導体基板にソース・ドレイン領域１３が形成されて、電界効果トランジスタが構成されており、電界効果トランジスタを被覆して第１絶縁膜２６が形成され、第１絶縁膜においてソース・ドレイン領域に達するようにコンタクトホールＣＨ_ＳＤが開口され、コンタクトホール内にコンタクトプラグ（２８，２９，３０）が埋め込まれ、第１絶縁膜の上層に第２絶縁膜（３１，３３）が形成されており、ゲート電極とコンタクトプラグの間の領域における第１絶縁膜が除去され、ゲート電極の側面とコンタクトプラグの側面を含む面から空隙Ｖが構成されている構成とする。 （もっと読む）