半導体装置及びその製造方法
【課題】本発明はビット配線と半導体基板上の不純物拡散層とのコンタクト抵抗を低減した構造の提供を目的とする。
【解決手段】本発明は、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする。
【解決手段】本発明は、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔ）が低下するという問題がある。また、Ｖｔの低下を抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避するため、シリコン基板上に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が提供されている（特許文献１及び２参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保することができ、最小加工寸法が6０ｎｍ以下の微細なＤＲＡＭも実現可能である。
【０００４】
図３３は、トレンチゲート型セルトランジスタを備えたＤＲＡＭの一例構造を概略的に示す断面図である。図３３に示す構造のＤＲＡＭ２００において、Ｐ型のシリコン基板２０１の表面部分に素子分離領域２０２、２０２が左右に離間した状態で形成され、これらによって挟まれた領域の半導体基板２０１に、ゲートトレンチ２０４、２０４が図３３の左右方向に離間した状態で形成され、このゲートトレンチ２０４の内壁面に形成されたゲート絶縁膜２０５を介してゲートトレンチ２０４を埋めるようにゲート電極２１２が形成されている。
これらのゲート電極２１２はゲートトレンチ２０４を埋めるとともにシリコン基板２０１の上方側まで突出形成されているが、この例の構造においてゲート電極２１２は下層側から順にポリシリコン膜２０６、高融点金属膜２１０、ゲートキャップ絶縁層２１１からなる３層構造とされ、ゲートトレンチ２０４から突出形成された部分は半導体基板２０１上に形成された第１の層間絶縁膜２１４Ａにより覆われている。
【０００５】
図３３に示すゲート電極２１２、２１２間の領域においてシリコン基板２０１の表面部分に高濃度Ｐ型拡散層２０８と高濃度Ｎ型拡散層２０９が積層形成されるとともに、ゲート電極２１２の外側の領域には低濃度Ｎ型拡散層２１３が形成され、高濃度Ｎ型拡散層２０９上の第１の層間絶縁膜２１４Ａに上下導通用のコンタクトプラグ（ビット配線コンタクト）２１５Ａが形成され、低濃度Ｎ型拡散層２１３上の層間絶縁膜２１４Ａに上下導通用のコンタクトプラグ２１５Ｂが形成されている。
次に、第１の層間絶縁膜２１４Ａの上方に第２の層間絶縁膜２１４Ｂが形成され、前記コンタクトプラグ２１５Ａ上の第２の層間絶縁膜２１４Ｂ内にビット配線２１６が配線されるとともに、前記コンタクトプラグ２１５Ｂ上の第２の層間絶縁膜２１４Ｂ内に上下導通用の第２のコンタクトプラグ２１５Ｃが形成されている。
更に、第２の層間絶縁膜２１４Ｂの上に第３の層間絶縁膜２１４Ｃが形成され、前記第２のコンタクトプラグ２１５Ｃ上に形成されている第３の層間絶縁膜２１４Ｃ内にセルキャパシタ２１７が形成され、第３の層間絶縁膜２１４Ｃ上に第４の層間絶縁膜２１４Ｄが形成され、セルキャパシタ２１７の上部側電極２１７Ａが第４の層間絶縁膜２１４Ｄ内に形成された第３のコンタクトプラグ２１５Ｄを介してその上層側の配線２１８に接続されて図３３に示す概略構造のＤＲＡＭ２００が構成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図３３に示すトレンチゲート型のセルトランジスタを備えたＤＲＡＭ２００の構造にあっては、ゲート電極２１２、２１２がシリコン基板２０１の上方側の第１の層間絶縁膜２１４Ａ側にまで突出した構造となっているので、ゲート電極２１２、２１２に接続しているゲート配線の間にコンタクトプラグ（ビット配線コンタクト）２１５Ａを形成しなくてはならないが、この間隔は極めて狭小であるのでコンタクトプラグ２１５Ａの加工は容易ではない問題がある。
【０００８】
トレンチゲート型のセルトランジスタにおいて、上述のような問題を回避するために、本発明者は、図３４に示す埋込構造を採用することができると考えている。
図３４に示す埋込構造において、図３４（Ａ）に示す如く半導体基板２３０の表面に図の左右方向に所定の間隔でトレンチ溝２３１を複数形成し、各トレンチ溝２３１の内部にゲート電極２３２をゲート絶縁膜２３３を介し埋め込み、その上方にライナー膜２３４を介して埋込絶縁膜２３５を埋め込み形成した構造とする。また、図３４（Ａ）において左右に隣接するトレンチ溝２３１、２３１の間の半導体基板２３０表面部分には、イオン打ち込みなどの方法により不純物拡散層２３０Ａを形成する。
【０００９】
この埋込構造に対してゲート電極を形成するには、半導体基板２３０上に層間絶縁膜２３６を積層形成し、フォトリソグラフィ技術とエッチング技術を用いて前記不純物拡散層２３０Ａに接続するようにコンタクトホール２３０Ｂを形成後、ポリシリコン膜２３７を形成した後、再度、フォトリソグラフィ技術とエッチング技術を用いてポリシリコン膜２３７をゲート電極を含めたビット配線の形状にパターニングすることで目的のゲート電極を含むビット配線を形成することができる。また、この際、ポリシリコン膜２３７には、パターニングの前にリン（Ｐ）などの不純物を図３４（Ｂ）に示す如く注入することができる。
なお、図３４（Ａ）〜（Ｃ）に示す工程に従い、ＤＲＡＭの周辺回路領域に設けられるトランジスタ構造を考慮すると、図３４（Ｄ）に示す半導体基板２３０の周辺回路領域２５０において、ＮＭＯＳトランジスタ形成領域などの第１の形成領域２５１とＰＭＯＳトランジスタ形成領域などの第２の形成領域２５２において、ノンドープ型のポリシリコン膜２５３、２５４を積層し、素子分離領域２５６上にＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタを形成する場合、図３４（Ｅ）に示す如くフォトレジスト層２５７により第２の形成領域２５２を覆って第１の形成領域２５１にリンなどのＮ型不純物を注入し、次いで図３４（Ｆ）に示す如くフォトレジスト層２５８により第１の形成領域２５１を覆って第２の形成領域２５２にボロン（Ｂ）などのＰ型不純物を注入することができるので、周辺トランジスタの形成領域においてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの形成に支障は生じない。
【００１０】
しかしながら、現状適用しようとしているポリシリコン膜２３７は、上述の如くリンの注入を行ったとしてもポリシリコン膜２３７におけるリン濃度が薄いので、このポリシリコン膜２３７から形成するビット配線と半導体基板２３０の不純物拡散層２３０Ａとのコンタクト抵抗を低くすることができない問題がある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために本願発明は、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体基板表面の不純物拡散層に対して接続するビット配線の底部側の部分を不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜から構成するので、不純物ドープ型のポリシリコンを用いることでビット配線を半導体基板表面の不純物拡散層に低抵抗で接続できる上に、更に、注入ポリシリコン膜としてビット配線において不純物拡散層とコンタクトする部分に高濃度の不純物を存在させることができ、これによりビット配線と不純物拡散層との更なる低抵抗接続を実現できる。
更に本発明によれば、半導体基板に複数隣接形成したトレンチ溝の内部に埋込ワード線と埋込絶縁膜を形成するので、トレンチ溝の上の層間絶縁膜側に埋込ワード線と埋込絶縁膜が突出することが無くなり、複数隣接形成したトレンチ溝の上に位置する層間絶縁膜に対しエッチングを行う際に、隣接するトレンチ溝どうしの間隔が狭くなったとしても埋込ワード線と埋込絶縁膜がエッチングの邪魔になることがなく、セルが微細化されているＤＲＡＭ用などの半導体装置であっても、隣接するトレンチ溝どうしの間隔に制約されることなくエッチングが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明方法により形成された半導体装置を備えたメモリセルの配線構造などの一部要素の一例を示す平面図。
【図２】図１に示すメモリセルの部分断面を示すもので、図２（Ａ）は図１のＡ−Ａ’線に沿う断面図、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面図。
【図３】半導体基板上にシリコン酸化膜とシリコン窒化膜を形成後、素子分離溝を形成した状態を示すもので、図３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図４】半導体基板上に熱酸化によりシリコン酸化膜を形成後、素子分離溝の内部にシリコン窒化膜を埋込形成した状態を示すもので、図４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図５】半導体基板上にシリコン酸化膜を堆積した後、表面を平坦化した状態を示すもので、図５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図６】半導体基板上のシリコン窒化膜とシリコン酸化膜を除去し、ライン状の素子分離領域を形成後、熱酸化により半導体基板表面にシリコン酸化膜を形成し、低濃度イオン注入している状態を示すもので、図６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図７】半導体基板上にマスク用のシリコン窒化膜とカーボン膜を堆積し、ゲート電極溝のパターンになるようにパターニングした状態を示すもので、図７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図８】半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しリセスチャネル型のトランジスタとするための加工状態を示すもので、図８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図９】チャネル溝とゲート電極溝形成後の半導体基板上にゲート絶縁膜と金属膜を積層した状態を示すもので、図９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１０】エッチングによりチャネル溝とゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）を形成した状態を示すもので、図１０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１１】残存した金属膜上及びゲート電極溝の内壁を覆うようにライナー膜を形成し、その上に埋込絶縁膜を形成した状態を示すもので、図１１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１２】表面平坦化を行ってライナー膜を露出させた後、エッチングによってマスク用のシリコン窒化膜と埋込絶縁膜とライナー膜の一部を除去し、埋込絶縁膜の表面を半導体基板の表面と同等高さに加工した状態を示すもので、図１２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１３】半導体基板を覆うように第１の層間絶縁膜を形成し、埋込ワード線と同じ方向に延在するライン状のコンタクト開口を形成した状態を示すもので、図１３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１４】半導体基板上にビット配線を形成するためのポリシリコン膜と金属膜とシリコン窒化膜を積層した状態を示すもので、図１４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１５】半導体基板上の第１の層間絶縁膜上にビット配線を形成するためのポリシリコン膜を積層し、そのポリシリコン膜を加工する工程と、周辺回路におけるＰ型及びＮ型ＭＯＳトランジスタ部分の加工工程を併せて示すもので、図１５（Ａ）はポリシリコン膜を積層した状態を示す断面図、図１５（Ｂ）は不純物イオンを注入している状態を示す断面図、図１５（Ｃ）はポリシリコン膜上にフォトレジスト層を積層した状態を示す断面図、図１５（Ｄ）は周辺回路におけるＭＯＳトランジスタ部分の上にポリシリコン膜を２層積層した状態を示す断面図、図１５（Ｅ）はＭＯＳトランジスタの上に部分的にフォトレジスト膜を被覆して不純物拡散を行っている状態を示す断面図、図１５（Ｆ）は不純物拡散した領域にフォトレジスト膜を被覆して他の部分に不純物イオンを注入している状態を示す断面図。
【図１６】ポリシリコン膜と金属膜とシリコン窒化膜の積層膜をパターニングしてビット配線を形成した状態を示すもので、図１６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１７】半導体基板上にビット配線を形成するためポリシリコン膜上に金属膜とシリコン窒化膜を成膜しパターニングするとともに、周辺回路におけるＰ型及びＮ型ＭＯＳトランジスタ部分の加工工程を併せて示すもので、図１７（Ａ）は注入ポリシリコン膜上に金属膜と窒化膜を積層した状態を示す断面図、図１７（Ｂ）はパターニングによりビット配線を形成した状態を示す断面図、図１７（Ｃ）はビット配線上及び半導体基板上にフォトレジスト層を形成した状態を示す断面図、図１７（Ｄ）は周辺回路におけるＭＯＳトランジスタ部分の上にポリシリコン膜を２層積層した状態を示す断面図、図１７（Ｅ）はＰＭＯＳあるいはＮＭＯＳトランジスタのゲートをパターニングした状態を示す断面図、図１７（Ｆ）はＰＭＯＳ領域にフォトレジスト膜を被覆してＮＭＯＳ領域の部分に不純物イオンを注入している状態を示す断面図。
【図１８】半導体基板上にビット配線を形成し、ＭＯＳトランジスタを形成している状態を示すもので、図１８（Ａ）はビット配線上及び半導体基板上にフォトレジスト層を形成した状態を示す断面図、図１８（Ｂ）はＮＭＯＳ領域にフォトレジスト層を形成してＰＭＯＳ領域にイオンを注入している状態を示す断面図、図１８（Ｃ）はそれぞれの領域にＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成した状態を示す断面図、図１８（Ｄ）はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを覆って基板上に層間絶縁膜を形成した状態を示す断面図。
【図１９】半導体基板上のＭＯＳトランジスタ形成領域にコンタクトプラグを形成した状態を示す断面図。
【図２０】メモリセル領域においてビット配線の側面を覆うようにシリコン窒化膜とライナー膜を形成した状態を示すもので、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２１】ビット配線間のスペース部を充填するようにＳＯＤ膜を堆積しアニールした後、表面平滑化を行い、更に、第２の層間絶縁膜を形成した状態を示すもので、図２１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２２】ビット配線側方の第２の層間絶縁膜とＳＯＤ膜とライナー膜とシリコン窒化膜と第１の層間絶縁膜を貫通して半導体基板表面に達する容量コンタクト開口を形成した状態を示すもので、図２２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２３】容量コンタクト開口にポリシリコン膜とシリサイド層と金属膜を充填積層し容量コンタクトプラグを形成した状態を示すもので、図２３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２４】ビット配線および容量コンタクトプラグ上に容量コンタクトパッドを形成した状態を示すもので、図２４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２５】容量コンタクトパッド上にストッパー膜と第３の層間絶縁膜とを形成した状態を示すもので、図２５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２６】容量コンタクトパッド上面を露出させるように第３の層間絶縁膜にコンタクト開口を形成し、コンタクト開口内に下部電極を形成した状態を示すもので、図２６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２７】下部電極上に容量絶縁膜と上部電極とを形成し、キャパシタを構成した状態を示すもので、図２７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２８】キャパシタの上に上部金属配線と保護層を形成してＤＲＡＭを完成させた状態を示すもので、図２８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２９】図１に示すメモリセルの平面図に対し、ビット配線両側のシリコン窒化膜及びライナー膜部分と容量コンタクトマスクパターン位置を合わせて示した平面図。
【図３０】本発明方法により形成された半導体装置の他の例としてのサドルフィン型のトランジスタを備えたメモリセルの部分断面を示すもので、図３０（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図３０（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図３１】本発明方法により形成された半導体装置の他の例を備えたメモリセルにおいて半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しサドルフィン型のトランジスタとするための加工状態を示すもので、図３１（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図３１（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図３２】本発明方法により形成された半導体装置の他の例を備えたメモリセルにおいてエッチングによりゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）と埋込配線を形成した状態を示すもので、図３２（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図３２（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図３３】半導体基板に形成したトレンチ溝にゲート電極の下部側を埋め込むように形成した半導体装置を備えた従来の半導体記憶装置の一例を示す断面図。
【図３４】半導体基板に形成したトレンチ溝にゲート電極と埋込絶縁膜を堆積した構造において半導体基板上に層間絶縁膜とコンタクト開口を形成しビット配線用のポリシリコン膜を加工する工程と、周辺回路におけるＭＯＳトランジスタ部分の加工工程を併せて示すもので、図３４（Ａ）はノンドープポリシリコン膜を積層した状態を示す断面図、図３４（Ｂ）は不純物イオンを注入している状態を示す断面図、図３４（Ｃ）はポリシリコン膜上にフォトレジスト層を積層した状態を示す断面図、図３４（Ｄ）は周辺回路におけるＭＯＳトランジスタ部分の上にポリシリコン膜を２層積層した状態を示す断面図、図３４（Ｅ）はＭＯＳトランジスタの上に部分的にフォトレジスト膜を被覆して不純物拡散を行っている状態を示す断面図、図３４（Ｆ）は不純物拡散した領域にフォトレジスト膜を被覆して他の部分に不純物イオンを注入している状態を示す断面図。
【発明を実施するための形態】
【００１４】
以下に本発明に係る半導体装置の製造方法の第１実施形態およびその製造方法により製造された半導体装置を備えた半導体記憶装置の一例について説明する。
＜半導体記憶装置の構造＞
図１は半導体記憶装置のセル構造の一部要素を示す平面図であり、図２は半導体記憶装置の部分断面構造を示すが、図２（Ａ）は図１のＡ−Ａ’線に沿う断面構造を示し、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面構造を示す。
【００１５】
本実施形態の半導体記憶装置１は、図２の断面構造に示すセルトランジスタ形成領域２とセルキャパシタ形成領域３とから概略構成されている。
セルトランジスタ形成領域２において、半導体基板５は導電型のシリコン基板からなり、その表面（一面）に帯状の活性領域Ｋが図１のＸ方向に所定角度傾斜した方向（図１において右下側に傾斜する方向）を向いてＹ方向に所定の間隔で複数離間した状態で形成され、更にそれらの活性領域Ｋを区画するように、図２（Ａ）に示す断面形状の素子分離溝４が図１のＸ方向に所定角度傾斜した方向に向き図１、図２（Ａ）のＹ方向に所定の間隔で複数配列形成され、図２（Ａ）に示す如くこれら素子分離溝４の内面にシリコン酸化膜からなる内部絶縁膜４Ａが形成され、それらの内側にシリコン窒化膜からなる素子分離絶縁膜６が素子分離溝４を埋めるように形成されて素子分離領域（ＳＴＩ領域）が形成されている。
なお、図１のような平面形状の活性領域Ｋの配列は、本実施形態に特有の形状であるが、活性領域Ｋの形状や整列方向は特に規定されるべきものではない。図１に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本実施形態の形状に限定されるものではない。
【００１６】
また、図２（Ｂ）に示す如くゲート電極溝７が、図１のＹ方向に延在し、図１、図２（Ｂ）のＸ方向に所定の間隔で複数配列形成され、これらゲート電極溝７の内面にシリコン酸化膜からなるゲート絶縁膜７Ａが形成され、その内側に窒化チタンなどからなる内面層８を介してタングステンなどの高融点金属からなる埋込ワード線９が形成され、それらの上にライナー膜１０を介して埋込絶縁膜１１がゲート電極溝７を埋めるように形成されている。
図１において、埋込ワード線９が形成されるゲート電極溝７は、活性領域Ｋと重なる部分ではトレンチゲートトランジスタのチャネルとなる溝が形成され、活性領域に隣接するＳＴＩ領域上では活性領域に形成される溝よりも相対的に浅い溝が形成される。これらの深さの異なる２種類の溝を埋込んで、上面が平坦な一つの連続する配線として埋込ワード線９が形成されている。
なお、本実施形態ではゲート絶縁膜７Ａとライナー膜１０はそれらの上端縁がゲート電極溝７の開口部まで達するように形成され、ライナー膜１０がゲート絶縁膜７Ａの開口部側に形成する凹部を埋めるように埋込絶縁膜１１が形成され、埋込絶縁膜１１の上面とゲート絶縁膜７Ａの上端縁とライナー膜１０の上端縁がほぼ面一になるように積層形成されている。
本実施形態において前記埋込絶縁膜１１は、ＣＶＤ法によるシリコン酸化膜あるいはＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）などの塗布膜を高温水分含有雰囲気でアニールして個体膜としたものなどを適用することができる。
【００１７】
図２（Ａ）に示す如くＹ方向に隣接する前記素子分離溝４、４の間の領域には、素子分離溝４よりも浅いチャネル溝１２が形成され、これらチャネル溝１２の内面及びチャネル溝１２に隣接する素子分離溝４の上面に亘り、シリコン酸化膜からなるゲート絶縁膜７Ａが形成され、該ゲート絶縁膜７Ａ上に窒化チタンなどからなる内面層８を介して素子分離用の埋込配線１３が形成され、埋込配線１３の上にライナー膜１０と埋込絶縁膜１１が積層されている。これらの図２（Ａ）に示すライナー膜１０と埋込絶縁膜１１は、図２（Ｂ）に示す埋込ワード線９の上に形成されているライナー膜１０と埋込絶縁膜１１と同じ膜として後述する製造方法において同時に形成された膜である。
また、素子分離用の埋込配線１３は、埋込ワード線９と同時に形成された膜である。素子分離用の埋込配線１３は、ライン状に形成された活性領域において、隣接する各々のトランジスタを構成するソース領域およびドレイン領域（図１に示した素子分離用の埋込配線１３の両側に形成される不純物拡散層領域）を電気的に分離する機能を有するものである。従来、絶縁膜で埋め込み形成する素子分離領域で囲まれた活性領域孤立パターンとして形成されるが、リソグラフィの解像度が不足し、活性領域の端部に形成されるソース／ドレイン領域を所望の形状に形成できなくなる問題があったが、本実施例の構成では、ライン状のパターンとして活性領域を形成できるので上記の問題を回避できる。
【００１８】
図１、図２（Ｂ）に示す如く埋込ワード線９はＹ方向に延在しつつＸ方向に複数離間した状態で形成されているが、本実施形態の構造では図２（Ｂ）に示す如く２本の埋込ワード線９と１本の素子分離用の埋込配線１３がこの順で交互にＸ方向に配列されている。
また、前記埋込ワード線９と埋込配線１３の配列方向に対し図１に示す如く直交する方向に後に詳述するビット配線１５が配列形成されている。従って、各埋込ワード線９と各ビット配線１５の延在方向に対し所定の角度で傾斜するように平面視帯状の活性領域Ｋが半導体基板５の表面に形成されていることになる。これらの活性領域Ｋが半導体基板５の表面に形成されていることから、各ビット配線１５の下方に位置する活性領域Ｋの部分にビット配線接続領域１６が区画されている。また、図１に示す如く配線構造を平面視した場合に、Ｘ方向に隣接する前記埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、Ｙ方向に隣接するビット配線１５、１５間の領域において、前記活性領域Ｋが存在する部分に容量コンタクトプラグ形成領域１７が区画されている。
【００１９】
従って、これらの配線構造を平面視すると、図１に示す如く埋込ワード線９と素子分離用の埋込配線１３に対してビット配線１５がほぼ直交されるとともに、これらに傾斜するように帯状の活性領域Ｋが配置され、隣接する埋込ワード線９、９の間の領域に対応する活性領域Ｋの部分にビット配線接続領域１６が形成され、埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、隣接するビット配線１５、１５間の領域に容量コンタクトプラグ形成領域１７がそれぞれ区画されている。そして、後に詳述する容量コンタクトパッド１８がこれらの容量コンタクトプラグ形成領域１７に対し、図１に示すＹ方向に沿って互い違いの位置に配列形成されている。これらの容量コンタクトパッド１８は、図１のＸ方向に沿ってＹ方向に隣接するビット配線１５、１５間に配置されているが、Ｙ方向に沿って１つおきに埋込ワード線９上にその中心部を配置するか、Ｙ方向に沿って１つおきに埋込ワード線９の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに、換言するとＹ方向に千鳥状に配置されている。
【００２０】
次に、これらの容量コンタクトプラグ形成領域１７に形成される容量コンタクトプラグ１９は、この実施形態では図１に示す如く矩形状に形成されているが、その一部分を各埋込ワード線９の上に位置させ、他の部分を隣接するビット配線１５、１５の間の領域であって埋込ワード線９と素子分離用の埋込配線１３との間の上方に位置させて配置され、個々に後述するキャパシタ４７に接続されている。
図１において、容量コンタクトプラグ形成領域１７は、平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨っている。したがって、容量コンタクトプラグ１９は平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨って形成されている。
【００２１】
図２（Ａ）、（Ｂ）を基にセルトランジスタ形成領域２について更に説明すると、図２（Ｂ）に示す如くＸ方向に隣接する埋込ワード線９、９の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に、深い方から順に不純物低濃度拡散層２１と不純物高濃度拡散層２２が形成され、Ｘ方向に隣接する埋込ワード線９と素子分離用の埋込配線１３の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に深い方から順に不純物低濃度拡散層２３と不純物高濃度拡散層２４が形成されている。
そして、図２（Ａ）に示す領域では埋込絶縁膜１１の上を覆うように、図２（Ｂ）に示す領域では半導体基板５の表面上、即ち、不純物高濃度拡散層２２、２４の上と、埋込ワード線９とライナー層１０と埋込絶縁膜１１を形成したゲート電極溝７の上を覆うように第１の層間絶縁膜２６が形成されている。
【００２２】
第１の層間絶縁膜２６に対し、図２（Ｂ）のＸ方向に隣接するゲート電極溝７、７の間の領域にコンタクトホール２８が形成されていて、第１の層間絶縁膜２６上に図１に示す如く埋込ワード線９と直交する方向に延在するビット配線１５が形成されているが、これらのビット配線１５は前記コンタクトホール２８の部分において、コンタクトホール２８の底部側にまで延出形成されていて、各コンタクトホール２８の下に形成されている不純物高濃度拡散層２２に接続されている。従って、コンタクトホール２８が形成されている領域においてビット配線１５が存在する部分であって、その下に不純物高濃度拡散層２２が存在する領域がビット配線接続領域１６とされる。
【００２３】
前記ビット配線１５は、ポリシリコンからなる底部導電膜３０とタングステンなどの高融点金属からなる金属膜３１とシリコン窒化膜などの上部絶縁膜３２からなる３層構造とされており、図２（Ｂ）に示すビット配線１５の幅方向両側、及び、図２（Ａ）に示す第１の層間絶縁膜２６の上にはビット配線１５の幅方向両側に位置するようにシリコン窒化膜などからなる絶縁膜３３とライナー膜３４とがそれぞれ形成されている。
より詳細には、底部導電膜３０は後述する製造方法の説明においても述べるように、リン（Ｐ）などの不純物をドープした不純物ドープ型のポリシリコンに更にリン（Ｐ）などの不純物イオンを打ち込みしてなる注入ポリシリコン膜からなる。また、ビット配線１５の幅方向両側に位置する底部導電膜３０の両端側には、半導体基板５０の深さ方向に突出する突出部３０ａが形成されている。これらの突出部３０ａが底部導電膜３０の両側に形成されていることで、ビット配線３０が半導体基板５の不純物高濃度拡散層２２を取り囲むように接続し、コンタクト抵抗の低減に寄与している。
【００２４】
図１に示すＹ方向に隣接するビット配線１５、１５の間の領域であって埋込ワード線９の上方領域からそれに隣接する素子分離用の埋込配線１３との間の領域にかけて、平面視矩形状の容量コンタクト開口３６が形成され、これらの容量コンタクト開口３６の内側にシリコン窒化膜などの側壁３７に囲まれて容量コンタクトプラグ１９が形成されている。従って容量コンタクト開口３６が形成されている部分が容量コンタクトプラグ形成領域１７に対応する。ここに形成されている容量コンタクトプラグ１９は、図２（Ｂ）に示すように、ポリシリコンなどからなる底部導電膜４０とＣｏＳｉなどからなるシリサイド層４１とタングステンなどの金属膜４２からなる３層構造とされている。また、ビット配線１５と容量コンタクトプラグ１９は半導体基板５上において、同一高さに形成され、その他の領域においてはビット配線１５と容量コンタクトプラグ１９に対し同一高さになるように埋込絶縁膜４３が形成されている。
【００２５】
次に、図２（Ａ）、（Ｂ）に示すキャパシタ形成領域３においては、図１に円形状に示す如く各容量コンタクトパッド１８が容量コンタクトプラグ１９の上に平面視一部重なるように互い違いに形成されている。各容量コンタクトパッド１８はストッパー膜４５により覆われるとともに、ストッパー膜４５の上に第３の層間絶縁膜４６が形成されていて、この第３の層間絶縁膜４６の内部であって、前記容量コンタクトパッド１８上に位置するように個々にキャパシタ４７が形成されている。
この実施形態においてキャパシタ４７は、容量コンタクトパッド１８の上に形成されたカップ型の下部電極４７Ａと、下部電極４７Ａの内面から第３の層間絶縁膜４６の上に延出形成されている容量絶縁膜４７Ｂと、容量絶縁膜４７Ｂの内側において下部電極４７Ａの内部側を埋めるとともに容量絶縁膜４７Ｂの上面側にまで延出形成された上部電極４７Ｃと、上部電極４７Ｃの上に形成された第４の層間絶縁膜４８と第４の層間絶縁膜４８の上に形成された上部金属配線４９と、上部金属配線４９と第４の層間絶縁膜４８を覆って設けられた保護膜５４とを具備して構成されている。なお、キャパシタ形成領域３に形成されているキャパシタ４７の構造は、一例であって、この実施形態の構造の他、クラウン型などのような半導体記憶装置に一般的に適用されている他のキャパシタ構造を適用しても良いのは勿論である。
【００２６】
＜半導体記憶装置の製造方法＞
次に、図１と図２に示す半導体記憶装置１の製造方法の一例について、図３〜図２３に基づいて説明する。なお、図３〜図２３において、それぞれの図（Ａ）は図１のＡ―Ａ‘線に沿う部分の断面構造を示し、それぞれの図（Ｂ）は図１のＢ―Ｂ’線に沿う部分の断面構造を示す。
図３に示す如きＰ型のＳｉ基板などの半導体基板５０を用意したならば、シリコン酸化膜５１とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４膜）５２を順次積層する。なお、ここで用いる半導体基板は、トランジスタを形成するべき領域に予めイオン注入によってＰ型ウエルを形成した半導体基板を用いても良い。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン酸化膜５１、シリコン窒化膜５２、および半導体基板５０のパターニングを行い、活性領域Ｋを区画するための素子分離溝（トレンチ）５３を、シリコン基板５０の表面に形成する。素子分離溝５３は、例えば半導体基板５０を平面視した場合に、図１の帯状の活性領域Ｋの両側を挟むように所定の方向に延在するライン状のパターン溝として形成される。活性領域Ｋとなる領域は、マスク用のシリコン窒化膜５２で覆われている。
【００２７】
次に、熱酸化法によって、図４に示す如く半導体基板５０の表面にシリコン酸化膜５５を形成する。この後に、シリコン窒化膜を素子分離溝５３の内部を充填するように堆積して、エッチバックを行い、素子分離溝５３の内下部側にのみシリコン窒化膜を残存させると半導体基板５０の上面より若干低い位置まで充填された図４に示す厚さの素子分離絶縁膜５６が完成する。
次に、ＣＶＤ法によって、シリコン酸化膜５７を素子分離溝５３の内部を充填するように堆積して、図３で形成したマスク用のシリコン窒化膜５２が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、図５に示す如く表面を平坦化する。
【００２８】
次に、ウエットエッチングによって、マスク用のシリコン窒化膜５２およびシリコン酸化膜５１を除去し、素子分離溝５３（シリコン酸化膜５７）の表面をシリコン基板５０表面の位置と概略同等になるようにする。これにより、図６に示すＳＴＩ（Shallow Trench Isolation）構造を用いた、ライン状の素子分離領域５８が形成される。前記シリコン基板５０の表面が露出した後、熱酸化を行い、半導体基板５０の表面にシリコン酸化膜６０を形成する。
この後に、図６に示す如く低濃度のＮ型不純物（リン等）をイオン注入し、Ｎ型の低濃度不純物拡散層６１を形成する。このＮ型の低濃度不純物拡散層６１は本願のリセス型トランジスタのＳ・Ｄ領域の一部（ソース・ドレイン領域の一部）として機能する。
【００２９】
次に、マスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、図７に示す如くゲート電極溝（トレンチ溝）形成用のパターンにパターニングする。
更に、ドライエッチングによって半導体基板５０を図８に示す如くエッチングし、トレンチ溝（ゲート電極溝）６５を形成する。これらのトレンチ溝６５は、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
この時、トレンチ溝６５内に位置する素子分離領域５８の上面もエッチングされ、半導体基板上面よりも低い位置となって浅溝を構成する。シリコン酸化膜のエッチング速度が半導体基板のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、トレンチ溝６５は半導体基板５０がエッチングされた相対的に深い溝と、素子分離領域５８がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、素子分離領域５８と接するトレンチ溝６５の側面部分６６には、薄膜状のシリコンが図８に示す如くサイドウォール６６として残存し、リセス型のセルトランジスタのチャネル領域として機能する。素子分離絶縁領域（ＳＴＩ）５８よりも半導体基板５０のシリコンの部分を深くエッチングすると、リセスチャネル型のトランジスタとしてのチャネル領域が図８に示す如く形成される。
【００３０】
次に、図９に示す如くゲート絶縁膜６７を形成する。ゲート絶縁膜６７としては熱酸化法で形成したシリコン酸化膜等を利用できる。この後に、窒化チタン（ＴｉＮ）からなる内面層６８とタングステン（Ｗ）層６９を順次堆積する。
次に、エッチバックを行い、トレンチ溝６５の底部に窒化チタン層６８およびタングステン膜６９を残存させる。これにより図１０に示す如くゲート電極を一部兼ねる構造の埋込ワード線７０と素子分離用の埋込配線７３が形成される。
【００３１】
残存したタングステン層６９上およびトレンチ溝６５の内壁を覆うように、図１１に示す如くシリコン窒化膜（Ｓｉ３Ｎ４）等でライナー膜７１を形成する。このライナー膜７１の膜厚は１０ｎｍ程度必要である。ライナー膜７１上に埋込絶縁膜７２をＣＶＤ法あるいはＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）により堆積する。
【００３２】
次に、図１２に示す如くＣＭＰ処理を行って、ライナー膜７１が露出するまで表面を平坦化した後に、エッチングによってマスク用のシリコン窒化膜および、埋込絶縁膜７２とライナー膜７１の一部を除去し、埋込絶縁膜７２の表面が、半導体基板５０のシリコン表面と概略同程度の高さになるようにする。これにより、埋込ワード線７０および素子分離用の埋込配線７３が形成され、埋込ワード線７０上と埋込配線７３上の埋込絶縁膜７４が形成される。
【００３３】
次に、図１３に示す如く半導体基板５０上を覆うように、シリコン酸化膜等で第１の層間絶縁膜７５を形成する。この後に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１の層間絶縁膜７５の一部を除去し、ビットコンタクト開口７６を形成する。ビットコンタクト開口７６は、図１に示した場合と同様に、埋込ワード線７０と同じ方向（図１のＹ方向、図１３では埋込ワード線７０及び埋込配線７３の延在方向）に延在するライン状の開口パターンとして形成される。これにより、ビットコンタクト開口７６のパターンと活性領域Ｋの交差した部分では、半導体基板５０のシリコン表面が露出する。そして、この露出領域がビット配線接続領域とされる。
【００３４】
ビットコンタクト開口７６を形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、半導体基板５０のシリコン表面近傍にＮ型不純物高濃度拡散層７７を形成する。形成したＮ型不純物高濃度拡散層７７は、リセス型のセルトランジスタのソース・ドレイン領域として機能する。
【００３５】
次に、半導体基板５０上に図１４に示す如くＮ型の不純物（リン等）を含有したポリシリコン膜の底部導電膜７８、および、タングステン膜などの金属膜７９、シリコン窒化膜８０を順次堆積する。
ここで詳細には、図１５（Ａ）に示す如く、ゲート電極の一部を兼ねる隣接する埋込ワード線７０、７０を埋め込み形成したトレンチ溝６５の開口部の部分に到達するように第１の層間絶縁膜７５にコンタクト開口７５Ａを形成する。このコンタクト開口７５Ａは、Ｘ方向に左右に並ぶトレンチ溝６５、６５の間のＮ型不純物高濃度拡散層７７をカバーするとともにＸ方向に左右に並ぶトレンチ溝６５、６５の開口部側の埋込絶縁膜７４に達する幅に形成される。
そして、半導体基板５０上及び第１の層間絶縁膜７５上にリンなどのＮ型不純物をドープした不純物ドープドポリシリコン膜７８Ａを成膜する。そして、この不純物ドープドポリシリコン膜７８Ａに対し、半導体基板５０上からリンなどのＮ型不純物イオンを注入することで全体として高濃度の注入ポリシリコン膜７８Ｂを得ることができる。
【００３６】
次に、図１５〜図１８を基に、セルトランジスタ領域に加えてＤＲＡＭの周辺回路領域（ＭＯＳトランジスタ領域）の状態について説明する。
図１５（Ａ）に示す如く不純物ドープドポリシリコン膜７８Ａを成膜する工程の前に、周辺回路領域３０１には図１５（Ｄ）に示す如くノンドープ型のポリシリコン膜３００を成膜しておく。また、周辺回路領域３０１ではＮＭＯＳ領域を第１の領域３０２と表記し、ＰＭＯＳ領域を第２の領域３０３として便宜的に区別して説明する。なお、これらの領域は、半導体基板５０に形成された素子分離絶縁膜３０４により個々に絶縁分離され、半導体基板５０の素子分離絶縁膜３０４で分離された領域とそれらの領域に囲まれている半導体基板表面部分に沿ってゲート酸化膜３０５が形成されている。
先に示す不純物ドープドポリシリコン膜７８Ａを図１５（Ａ）に示す如く成膜した状態において周辺回路領域３０１にも不純物ドープドポリシリコン膜７８Ａが積層された状態となっている。
【００３７】
図１５（Ｂ）に示す如くリン（Ｐ）などのＮ型の不純物イオンの注入を行う場合、周辺回路領域３０１では第２の領域３０３をフォトレジスト層（保護層）３０５Ａで覆っておいてからリンなどのＮ型の不純物イオン注入とする。このイオン注入操作により第１の領域３０２において、不純物ドープドポリシリコン膜７８Ａとその下のノンドープ型のポリシリコン膜３００が両方とも高濃度のＮ型不純物を含有するポリシリコン膜の拡散層３０６とされる。
続いて図１５（Ｃ）と図１５（Ｆ）に示す如くセルトランジスタ領域と第１の領域３０２の両方をフォトレジスト層（保護層）３０７で覆ってからほう素（Ｂ）などのＰ型イオンを注入する。この操作により第２の領域３０３における不純物ドープドポリシリコン膜７８Ａとその下のノンドープ型のポリシリコン膜３００は高濃度Ｐ型不純物を含有するポリシリコン膜の拡散層３０８が形成される。
【００３８】
なお、図１５（Ｅ）に示す第２の領域３０３側においては、ゲート酸化膜３０５の近傍領域はノンドープ型のポリシリコン膜３００が形成されているので、その上にＮ型不純物ドープ型のポリシリコン膜７８Ａが形成されていても、図１５（Ｆ）に示す如くほう素（Ｂ）などのＰ型イオンを注入する際のイオンの打ち返しは容易であり、第２の領域３０３におけるＰＭＯＳトランジスタの形成に支障はない。
従って、図１５（Ｄ）〜（Ｆ）に示す如くノンドープ型のポリシリコン膜３００と不純物ドープドポリシリコン膜７８Ａを使い分け、フォトレジスト層３０５Ａ、３０７によってイオンの打ち込み領域を分けて行うことにより、セルトランジスタ領域での成膜と併せ、周辺回路領域３０１におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタの作り分けにも支障を生じることなく実施ができる。
【００３９】
次に、セルトランジスタ領域において、図１６に示す如く注入ポリシリコン膜７８Ｂ、金属膜７９、シリコン窒化膜８０の積層膜をライン形状にパターニングすることでビット配線８１を形成することができる。
本実施形態の構造では、セル領域において前記不純物ドープドポリシリコン膜７８Ａをを適用していてこの不純物ドープドポリシリコン膜７８Ａを用いることによってビット配線８１を不純物高濃度拡散層７７に低抵抗で接続できる上に、更に不純物ドープドポリシリコン膜７８Ａを前記の如く注入ポリシリコン膜７８Ｂとしていることで、この注入ポリシリコン膜７８Ｂによりビット配線８１を不純物高濃度拡散層７７に接続できるので、コンタクト部分に更に高濃度の不純物を存在させることができ、これによりビット配線８１と不純物高濃度拡散層７７との更なる低抵抗接続を実現できる。
ビット配線８１は、埋込ワード線７０と交差する方向（図１に示す構造説明の場合のＸ方向）に延在するパターンとして形成される。なお、図１に示す構造と同様、ビット配線８１は、埋込ワード線７０と直交する直線形状となっているが、ビット配線８１はその一部を湾曲させた折れ線形状や波型形状として配置してもよい。ビットコンタクト開口７６内で露出しているシリコンからなる半導体基板５０の表面部分で、ビット配線８１の下層の底部導電膜７８と半導体基板５０の表面のＮ型不純物高濃度拡散層７７（ソース・ドレイン領域の一方）とが接続する。
【００４０】
なお、ビット配線８１の底部を占める底部導電膜７８の部分においてはその幅方向両側に突出部７８ａが形成されている。これは、図１３に示す如くエッチングによりビットコンタクト開口７６を形成した際、ビットコンタクト開口７６の幅方向両端縁部に存在する埋込絶縁膜７４とゲート絶縁膜６７が一部エッチングにより除去されたことにより生成したものである。これらの突出部７８ａがあることで底部導電膜７８が半導体基板５０表面の不純物高濃度拡散層７７に接触する面積が増大するので、ビット配線８１と不純物高濃度拡散層７７の接続の面で有利であり、低抵抗接続に寄与する。
【００４１】
次に、図１５に示す如く注入ポリシリコン膜７８Ｂ、金属膜７９、シリコン窒化膜８０の積層膜をライン形状にパターニングすることでビット配線８１を形成する工程に併行して図１７と図１８に示す如く周辺回路領域３０１において、ＭＯＳトランジスタを形成する。
まず、図１７（Ａ）に示す如く注入ポリシリコン膜７８Ｂの上に金属膜７９、シリコン窒化膜８０を形成した状態において、図１７（Ｄ）に示す如く周辺回路領域３０１にもこれらの膜が積層される。そして、図１７（Ｂ）に示す如くビット配線８１をパターニングする際に同時に図１７（Ｅ）に示す如く高濃度のＮ型不純物を含有するポリシリコン膜の拡散層３０６と高濃度Ｐ型不純物を含有するポリシリコン膜の拡散層３０８をパターニングして第１の領域３０２と第２の領域３０３にそれぞれゲート電極３１０、３１１を形成する。次に、セルトランジスタ領域全体と周辺回路領域の第２の領域３０３を図１７（Ｃ）、（Ｆ）に示す如くフォトレジスト層３１２で覆い、第１の領域３０２のゲート電極周りにＡｓなどの不純物イオンを図１７（Ｆ）に示す如く注入してゲート電極３１０の両側の半導体基板表面部に不純物拡散層３１３、３１４を形成する。
【００４２】
次いで、先のフォトレジスト層３１２を除去し、図１８（Ａ）、（Ｂ）に示す如くセルトランジスタ領域と第１の領域３０２をフォトレジスト層３１５で覆い、露出させた第２の領域３０３のゲート電極３１１の周囲に図１８（Ｂ）に示す如くＢＦ２イオンなどの不純物イオンを注入してゲート電極３１１の両側の半導体基板表面部にソース・ドレイン領域となるべき不純物拡散層３１６、３１７を形成することができる。
以上の諸工程により、周辺回路領域３０１にＮＭＯＳトランジスタ３１８とＰＭＯＳトランジスタ３１９を形成することができる。これらのトランジスタ３１８、３１９の製造工程にあっては、
この後、図１８（Ｄ）に示す如く層間絶縁膜３２０を形成し、層間絶縁膜３２０にコンタクト開口３２１を形成し、コンタクトプラグ３２２、３２３を形成すると、図１９に示す如く周辺回路領域におけるトランジスタ構造の基本部分を製造できたことになる。
【００４３】
ところで、セルトランジスタ領域においては、図２０に示す如く、ビット配線８１の側面を覆うシリコン窒化膜８２を形成した後に、その上面を覆うライナー膜８３をシリコン窒化膜等で形成する。
なお、以上説明した如く、ビット配線８１用の積層膜は、半導体記憶装置の周辺回路領域では、ＭＯＳトランジスタのゲート電極３１０、３１１を兼用することができ、ビット配線８１の側面を覆うシリコン窒化膜８２は、周辺回路部においてゲート電極３１０、３１１のサイドウォールの一部として利用することができるが、図１７、図１８を基にした説明ではサイドウオールの説明は略している。
【００４４】
次に、図２０に示すビット配線８１、８１間のスペース部８１Ａを充填するように、塗布膜であるＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜８５に改質する。ライナー膜８３の上面が露出するまでＣＭＰ処理を行って平坦化した後に、図２１に示す如く第２の層間絶縁膜８６として、ＣＶＤ法で形成したシリコン酸化膜を形成し、堆積膜８５の表面を覆う。
【００４５】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、図２２に示す如く容量コンタクト開口８７を形成する。この容量コンタクト開口８７を形成する位置は、図１を基に先に説明した構造の場合、容量コンタクトプラグ形成領域１７に対応する位置である。ここでは、先にビット配線８１の側面に形成したシリコン窒化膜８２およびライナー膜８３をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって、容量コンタクト開口８７を形成することができる。
【００４６】
容量コンタクト開口８７と活性領域Ｋの交差している部分で、半導体基板５０の表面が露出する。この露出部分の下には、トレンチ溝６５を埋めた埋込ワード線７０上に位置する埋込絶縁膜７４が位置している。
【００４７】
次に、図２２に示す如く容量コンタクト開口８７の内壁を覆うように、シリコン窒化膜でサイドウォール（ＳＷ）８８を形成する。サイドウォール８８を形成した後に、Ｎ型不純物（リン等）を半導体基板５０の表面にイオン注入し、半導体基板５０の表面近傍にＮ型不純物高濃度拡散層９０を形成する。ここで形成したＮ型不純物高濃度拡散層９０は、本実施形態のリセス型のトランジスタにおいてソース・ドレイン領域として機能する。
【００４８】
次に、図２３に示す如くリンを含有したポリシリコン膜を堆積した後にエッチバックを行い、容量コンタクト開口８７の底部にポリシリコン膜を残存させて底部導電膜９１を形成する。この後に、底部導電膜９１の表面にコバルトシリサイド（ＣｏＳｉ）等のシリサイド層９２を形成し、容量コンタクト開口８７内を充填するようにタングステンなどの金属膜９３を堆積する。ＣＭＰ処理によって堆積膜８５の表面が露出するまで表面の平坦化を行い、容量コンタクト開口８７内にのみタングステンの金属膜９３を残存させる。これにより、３層構造の容量コンタクトプラグ９５が形成される。
また、本実施形態の構造では図２３に示す如く隣接する埋込ワード線７０間に位置する高濃度不純物拡散層９０の上に容量コンタクトプラグ９５を形成し、高濃度不純物拡散層７７の上にビット配線８１を形成するので、容量コンタクトプラグ９５とビット配線８１をトレンチ構造の埋込ワード線７０上に密に配置して微細化に寄与することができる。
【００４９】
次に、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積した積層膜を形成し、パターニングすることで、図２４に示す容量コンタクトパッド９６を形成する。容量コンタクトパッド９６は容量コンタクトプラグ９５と接続されている。
【００５０】
次に、図２５に示す如く容量コンタクトパッド９６上を覆うように、シリコン窒化膜を用いてストッパー膜９７を形成したのちに、シリコン酸化膜等で第３の層間絶縁膜９８を形成する。
次いで図２６に示す如く容量コンタクトパッド９６の上面を露出させるように、第３の層間絶縁膜９８およびストッパー膜９７を貫通する開口（コンタクトホール）９９を形成した後に、開口９９の内壁を覆うように窒化チタン等でキャパシタ素子の下部電極１００を形成する。下部電極１００の底部は容量コンタクトパッド９６と接続している。
【００５１】
次に、図２７に示す如く下部電極１００の表面を覆うように容量絶縁膜１０１を形成した後に、窒化チタン等でキャパシタ素子の上部電極１０２を形成する。これによりキャパシタ１０３を形成することができる。容量絶縁膜１０１としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）やそれらの積層膜を用いることができる。
次に、図２８に示す如く上部電極１０２を覆うようにシリコン酸化膜等で第４の層間絶縁膜１０５を形成したのちに、上部金属配線１０６をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。この後に表面の保護膜１０７を形成すれことにより、図１、図２に示す構造の半導体記憶装置（ＤＲＡＭ）１と同等構造の半導体記憶装置１１０が図２８に示す如く完成する。
【００５２】
なお、図２９に、以上説明した製造方法により得られた半導体記憶装置１１０の一部配線構造について平面構造を示しておく。
図２９に示す配線構造においては、図１に示した配線構造において記載を略していたビット配線両側の絶縁膜８２とライナー膜８３を表示している。図２９においては、Ｙ方向に隣接するビット配線８１、８１間に容量コンタクトプラグ形成領域１７が区画されている状態を明確に示している。
図２９に容量コンタクトプラグ形成領域１７を示しておくことにより、図２２を基に先に説明した容量コンタクト開口８７を形成する場合に、ライナー膜８３をサイドウォ−ルとしてＳＡＣ法を行い、容量コンタクト開口８７を正確に形成し、これを基に容量コンタクトプラグ９５を形成する状況を明瞭に理解することができる。
【００５３】
図３０は、図１、図２を基に先に説明した実施形態のリセスチャネル型のセルトランジスタを備えた半導体記憶装置１に代えて、サドルフィン型のセルトランジスタを備えた半導体記憶装置の一例構造を示す。
この実施形態の半導体記憶装置１１１は、先の形態の半導体記憶装置１に対し、セルトランジスタの部分のみが異なり、その他の部分の構造は先に説明した半導体記憶装置１と同等である。
図３０（Ａ）は図１に示す半導体記憶装置１におけるＡーＡ’線と同等位置を断面視した図、図３０（Ｂ）は図１に示す半導体記憶装置１におけるＢーＢ’線と同等位置を断面視した図であり、本実施形態の半導体記憶装置１１１は、図３０（Ａ）、（Ｂ）の断面構造に示すセルトランジスタ形成領域２Ａとキャパシタ形成領域３とから概略構成されている。
本実施形態の半導体記憶装置１１１において、素子分離溝４の上に重なるように埋込配線１３Ａに下向きの突型電極１３ａが形成され、図３０（Ａ）のＹ方向に隣接する突型電極１３ａ、１３ａの間に位置する半導体基板表面部分の凸部５Ａ部分がチャネル領域となるように形成されている点が先の実施形態の半導体記憶装置１のセルトランジスタ構造と異なっている。
【００５４】
図３１と図３２は、本実施形態のサドルフィン型のセルトランジスタを製造する工程を説明するための図である。
本実施形態の半導体記憶装置１１１の製造方法は、先の実施形態の半導体記憶装置１と同様に図３〜図７を基に説明した方法に従い、図７に示す如く半導体基板５０上にマスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、図７に示す如くゲート電極溝（トレンチ溝）形成用のパターンにパターニングした後、ドライエッチングによって半導体基板５０を図３１に示す如くエッチングし、トレンチ溝（ゲート電極溝）１１５を形成する。これらのトレンチ溝１１５は、先の実施形態と同様、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
このエッチングの際に、先の実施形態では図８に示す如く素子分離溝の領域よりも半導体基板のシリコン膜側をより深くエッチングしたのに対し、本実施形態では逆に、半導体基板５０のトレンチ溝１１５側よりも素子分離溝５３側の部分を深くエッチングすることにより半導体基板５０に凸部５０Ａを形成することができる、この凸部５０Ａの部分をセルトランジスタのチャネル領域とすることができる。
【００５５】
この後、先の実施形態において図９において説明した工程と同様、ゲート絶縁膜６７と窒化チタン膜６８とタングステン膜６９を成膜し、エッチバックを行うと、図３２に示すトレンチ溝（ゲート電極溝）１１５内に埋込ワード線１１６あるいは埋込配線１１７を形成することができるので、図３２の状態から先の実施形態の場合と同様、図１１以降の工程を順次施すことにより、図３０に示す断面構造の半導体記憶装置１１１を製造することができる。
【００５６】
本実施形態のサドルフィン型のセルトランジスタを備えた半導体記憶装置１１１では、チャネル領域が半導体基板５０の表面部分に形成した凸部５０Ａの部分であり、チャネル領域が先の実施形態の半導体記憶装置１よりも広いので、先の実施形態のリセス型のトランジスタ構造よりもトランジスタとしてオン電流を多く流すことができる特徴を有する。
【符号の説明】
【００５７】
Ｋ…活性領域、１…半導体記憶装置、２…セルトランジスタ形成領域、３、３Ａ…キャパシタ形成領域、４…素子分離溝、５…半導体基板、５Ａ、５０Ａ…チャネル領域、６、５６…素子分離絶縁膜、７…トレンチ溝（ゲート電極溝）、７Ａ…ゲート絶縁膜、９…埋込ワード線、１０…ライナー膜、１１…埋込絶縁膜、１２…チャネル溝、１３…埋込配線、１５…ビット配線、１６…ビット配線接続領域、１７…容量コンタクトプラグ形成領域、１８…容量コンタクトパッド、１９…容量コンタクトプラグ、２１、２３…不純物低濃度拡散層、２２、２４…不純物高濃度拡散層、２６…第１の層間絶縁膜、２８…コンタクトホール、３０…底部導電膜、３０ａ…突出部、３１…金属膜、３２…上部絶縁膜、３３…絶縁膜、３４…ライナー膜、３６…容量コンタクト開口、４０……底部導電膜、４１…シリサイド層、４２…金属膜、４５…ストッパー膜、４６…第３の層間絶縁膜、４７…キャパシタ、４７Ａ…下部電極、４７Ｂ…容量絶縁膜、４７Ｃ…上部電極、５０…半導体基板、５３…素子分離溝、５４…保護膜、５８…素子分離領域、６５…トレンチ溝（ゲート電極溝）、６７…ゲート絶縁膜、７０…埋込ワード線、７１…ライナー膜、７２…埋込絶縁膜、７２、７４…埋込絶縁膜、７３…埋込配線、７６…ビットコンタクト開口、７７…不純物高濃度拡散層、７８…底部導電膜（ポリシリコン膜）、７８ａ…突出部、７９…金属膜、８０…絶縁膜（シリコン窒化膜）、８１…ビット配線、８２…シリコン窒化膜、８７…容量コンタクト開口、８８…サイドウオール、９０…不純物高濃度拡散層、９１…底部導電膜（ポリシリコン膜）、９２…シリサイド層、９３…金属膜、９５…容量コンタクトプラグ、９６…容量コンタクトパッド、１０３…キャパシタ、１１０、１１１…半導体記憶装置、１１５…トレンチ溝（ゲート電極溝）、１１６…埋込ワード線、１１７…埋込配線、３００…ノンドープ型のポリシリコン膜、３０１…周辺回路領域、３０２…第１の領域（ＮＭＯＳトランジスタ形成領域）、３０３…第２の領域（ＰＭＯＳトランジスタ形成領域）、３０４…素子分離絶縁膜、３０５…ゲート絶縁膜、３０５Ａ、３０７…フォトレジスト層（保護層）、３０６…高濃度のＮ型不純物を含有するポリシリコン膜の拡散層、３０８…高濃度のＰ型不純物を含有するポリシリコン膜の拡散層、３１０、３１１…ゲート電極、３１３、３１４…不純物拡散層、３１８…ＮＭＯＳトランジスタ、３１９…ＰＭＯＳトランジスタ。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、セルアレイのアクセストランジスタ（以下、セルトランジスタという）のゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流の増大によりトランジスタの閾値電圧（Ｖｔ）が低下するという問題がある。また、Ｖｔの低下を抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避するため、シリコン基板上に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が提供されている（特許文献１及び２参照）。トレンチゲート型トランジスタによれば、有効チャネル長（ゲート長）を物理的かつ十分に確保することができ、最小加工寸法が6０ｎｍ以下の微細なＤＲＡＭも実現可能である。
【０００４】
図３３は、トレンチゲート型セルトランジスタを備えたＤＲＡＭの一例構造を概略的に示す断面図である。図３３に示す構造のＤＲＡＭ２００において、Ｐ型のシリコン基板２０１の表面部分に素子分離領域２０２、２０２が左右に離間した状態で形成され、これらによって挟まれた領域の半導体基板２０１に、ゲートトレンチ２０４、２０４が図３３の左右方向に離間した状態で形成され、このゲートトレンチ２０４の内壁面に形成されたゲート絶縁膜２０５を介してゲートトレンチ２０４を埋めるようにゲート電極２１２が形成されている。
これらのゲート電極２１２はゲートトレンチ２０４を埋めるとともにシリコン基板２０１の上方側まで突出形成されているが、この例の構造においてゲート電極２１２は下層側から順にポリシリコン膜２０６、高融点金属膜２１０、ゲートキャップ絶縁層２１１からなる３層構造とされ、ゲートトレンチ２０４から突出形成された部分は半導体基板２０１上に形成された第１の層間絶縁膜２１４Ａにより覆われている。
【０００５】
図３３に示すゲート電極２１２、２１２間の領域においてシリコン基板２０１の表面部分に高濃度Ｐ型拡散層２０８と高濃度Ｎ型拡散層２０９が積層形成されるとともに、ゲート電極２１２の外側の領域には低濃度Ｎ型拡散層２１３が形成され、高濃度Ｎ型拡散層２０９上の第１の層間絶縁膜２１４Ａに上下導通用のコンタクトプラグ（ビット配線コンタクト）２１５Ａが形成され、低濃度Ｎ型拡散層２１３上の層間絶縁膜２１４Ａに上下導通用のコンタクトプラグ２１５Ｂが形成されている。
次に、第１の層間絶縁膜２１４Ａの上方に第２の層間絶縁膜２１４Ｂが形成され、前記コンタクトプラグ２１５Ａ上の第２の層間絶縁膜２１４Ｂ内にビット配線２１６が配線されるとともに、前記コンタクトプラグ２１５Ｂ上の第２の層間絶縁膜２１４Ｂ内に上下導通用の第２のコンタクトプラグ２１５Ｃが形成されている。
更に、第２の層間絶縁膜２１４Ｂの上に第３の層間絶縁膜２１４Ｃが形成され、前記第２のコンタクトプラグ２１５Ｃ上に形成されている第３の層間絶縁膜２１４Ｃ内にセルキャパシタ２１７が形成され、第３の層間絶縁膜２１４Ｃ上に第４の層間絶縁膜２１４Ｄが形成され、セルキャパシタ２１７の上部側電極２１７Ａが第４の層間絶縁膜２１４Ｄ内に形成された第３のコンタクトプラグ２１５Ｄを介してその上層側の配線２１８に接続されて図３３に示す概略構造のＤＲＡＭ２００が構成されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３９４７６号公報
【特許文献２】特開２００７−０８１０９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図３３に示すトレンチゲート型のセルトランジスタを備えたＤＲＡＭ２００の構造にあっては、ゲート電極２１２、２１２がシリコン基板２０１の上方側の第１の層間絶縁膜２１４Ａ側にまで突出した構造となっているので、ゲート電極２１２、２１２に接続しているゲート配線の間にコンタクトプラグ（ビット配線コンタクト）２１５Ａを形成しなくてはならないが、この間隔は極めて狭小であるのでコンタクトプラグ２１５Ａの加工は容易ではない問題がある。
【０００８】
トレンチゲート型のセルトランジスタにおいて、上述のような問題を回避するために、本発明者は、図３４に示す埋込構造を採用することができると考えている。
図３４に示す埋込構造において、図３４（Ａ）に示す如く半導体基板２３０の表面に図の左右方向に所定の間隔でトレンチ溝２３１を複数形成し、各トレンチ溝２３１の内部にゲート電極２３２をゲート絶縁膜２３３を介し埋め込み、その上方にライナー膜２３４を介して埋込絶縁膜２３５を埋め込み形成した構造とする。また、図３４（Ａ）において左右に隣接するトレンチ溝２３１、２３１の間の半導体基板２３０表面部分には、イオン打ち込みなどの方法により不純物拡散層２３０Ａを形成する。
【０００９】
この埋込構造に対してゲート電極を形成するには、半導体基板２３０上に層間絶縁膜２３６を積層形成し、フォトリソグラフィ技術とエッチング技術を用いて前記不純物拡散層２３０Ａに接続するようにコンタクトホール２３０Ｂを形成後、ポリシリコン膜２３７を形成した後、再度、フォトリソグラフィ技術とエッチング技術を用いてポリシリコン膜２３７をゲート電極を含めたビット配線の形状にパターニングすることで目的のゲート電極を含むビット配線を形成することができる。また、この際、ポリシリコン膜２３７には、パターニングの前にリン（Ｐ）などの不純物を図３４（Ｂ）に示す如く注入することができる。
なお、図３４（Ａ）〜（Ｃ）に示す工程に従い、ＤＲＡＭの周辺回路領域に設けられるトランジスタ構造を考慮すると、図３４（Ｄ）に示す半導体基板２３０の周辺回路領域２５０において、ＮＭＯＳトランジスタ形成領域などの第１の形成領域２５１とＰＭＯＳトランジスタ形成領域などの第２の形成領域２５２において、ノンドープ型のポリシリコン膜２５３、２５４を積層し、素子分離領域２５６上にＮＭＯＳトランジスタあるいはＰＭＯＳトランジスタを形成する場合、図３４（Ｅ）に示す如くフォトレジスト層２５７により第２の形成領域２５２を覆って第１の形成領域２５１にリンなどのＮ型不純物を注入し、次いで図３４（Ｆ）に示す如くフォトレジスト層２５８により第１の形成領域２５１を覆って第２の形成領域２５２にボロン（Ｂ）などのＰ型不純物を注入することができるので、周辺トランジスタの形成領域においてＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの形成に支障は生じない。
【００１０】
しかしながら、現状適用しようとしているポリシリコン膜２３７は、上述の如くリンの注入を行ったとしてもポリシリコン膜２３７におけるリン濃度が薄いので、このポリシリコン膜２３７から形成するビット配線と半導体基板２３０の不純物拡散層２３０Ａとのコンタクト抵抗を低くすることができない問題がある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するために本願発明は、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体基板表面の不純物拡散層に対して接続するビット配線の底部側の部分を不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜から構成するので、不純物ドープ型のポリシリコンを用いることでビット配線を半導体基板表面の不純物拡散層に低抵抗で接続できる上に、更に、注入ポリシリコン膜としてビット配線において不純物拡散層とコンタクトする部分に高濃度の不純物を存在させることができ、これによりビット配線と不純物拡散層との更なる低抵抗接続を実現できる。
更に本発明によれば、半導体基板に複数隣接形成したトレンチ溝の内部に埋込ワード線と埋込絶縁膜を形成するので、トレンチ溝の上の層間絶縁膜側に埋込ワード線と埋込絶縁膜が突出することが無くなり、複数隣接形成したトレンチ溝の上に位置する層間絶縁膜に対しエッチングを行う際に、隣接するトレンチ溝どうしの間隔が狭くなったとしても埋込ワード線と埋込絶縁膜がエッチングの邪魔になることがなく、セルが微細化されているＤＲＡＭ用などの半導体装置であっても、隣接するトレンチ溝どうしの間隔に制約されることなくエッチングが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明方法により形成された半導体装置を備えたメモリセルの配線構造などの一部要素の一例を示す平面図。
【図２】図１に示すメモリセルの部分断面を示すもので、図２（Ａ）は図１のＡ−Ａ’線に沿う断面図、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面図。
【図３】半導体基板上にシリコン酸化膜とシリコン窒化膜を形成後、素子分離溝を形成した状態を示すもので、図３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図４】半導体基板上に熱酸化によりシリコン酸化膜を形成後、素子分離溝の内部にシリコン窒化膜を埋込形成した状態を示すもので、図４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図５】半導体基板上にシリコン酸化膜を堆積した後、表面を平坦化した状態を示すもので、図５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図６】半導体基板上のシリコン窒化膜とシリコン酸化膜を除去し、ライン状の素子分離領域を形成後、熱酸化により半導体基板表面にシリコン酸化膜を形成し、低濃度イオン注入している状態を示すもので、図６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図７】半導体基板上にマスク用のシリコン窒化膜とカーボン膜を堆積し、ゲート電極溝のパターンになるようにパターニングした状態を示すもので、図７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図８】半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しリセスチャネル型のトランジスタとするための加工状態を示すもので、図８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図９】チャネル溝とゲート電極溝形成後の半導体基板上にゲート絶縁膜と金属膜を積層した状態を示すもので、図９（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図９（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１０】エッチングによりチャネル溝とゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）を形成した状態を示すもので、図１０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１１】残存した金属膜上及びゲート電極溝の内壁を覆うようにライナー膜を形成し、その上に埋込絶縁膜を形成した状態を示すもので、図１１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１２】表面平坦化を行ってライナー膜を露出させた後、エッチングによってマスク用のシリコン窒化膜と埋込絶縁膜とライナー膜の一部を除去し、埋込絶縁膜の表面を半導体基板の表面と同等高さに加工した状態を示すもので、図１２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１３】半導体基板を覆うように第１の層間絶縁膜を形成し、埋込ワード線と同じ方向に延在するライン状のコンタクト開口を形成した状態を示すもので、図１３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１４】半導体基板上にビット配線を形成するためのポリシリコン膜と金属膜とシリコン窒化膜を積層した状態を示すもので、図１４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１５】半導体基板上の第１の層間絶縁膜上にビット配線を形成するためのポリシリコン膜を積層し、そのポリシリコン膜を加工する工程と、周辺回路におけるＰ型及びＮ型ＭＯＳトランジスタ部分の加工工程を併せて示すもので、図１５（Ａ）はポリシリコン膜を積層した状態を示す断面図、図１５（Ｂ）は不純物イオンを注入している状態を示す断面図、図１５（Ｃ）はポリシリコン膜上にフォトレジスト層を積層した状態を示す断面図、図１５（Ｄ）は周辺回路におけるＭＯＳトランジスタ部分の上にポリシリコン膜を２層積層した状態を示す断面図、図１５（Ｅ）はＭＯＳトランジスタの上に部分的にフォトレジスト膜を被覆して不純物拡散を行っている状態を示す断面図、図１５（Ｆ）は不純物拡散した領域にフォトレジスト膜を被覆して他の部分に不純物イオンを注入している状態を示す断面図。
【図１６】ポリシリコン膜と金属膜とシリコン窒化膜の積層膜をパターニングしてビット配線を形成した状態を示すもので、図１６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図１６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図１７】半導体基板上にビット配線を形成するためポリシリコン膜上に金属膜とシリコン窒化膜を成膜しパターニングするとともに、周辺回路におけるＰ型及びＮ型ＭＯＳトランジスタ部分の加工工程を併せて示すもので、図１７（Ａ）は注入ポリシリコン膜上に金属膜と窒化膜を積層した状態を示す断面図、図１７（Ｂ）はパターニングによりビット配線を形成した状態を示す断面図、図１７（Ｃ）はビット配線上及び半導体基板上にフォトレジスト層を形成した状態を示す断面図、図１７（Ｄ）は周辺回路におけるＭＯＳトランジスタ部分の上にポリシリコン膜を２層積層した状態を示す断面図、図１７（Ｅ）はＰＭＯＳあるいはＮＭＯＳトランジスタのゲートをパターニングした状態を示す断面図、図１７（Ｆ）はＰＭＯＳ領域にフォトレジスト膜を被覆してＮＭＯＳ領域の部分に不純物イオンを注入している状態を示す断面図。
【図１８】半導体基板上にビット配線を形成し、ＭＯＳトランジスタを形成している状態を示すもので、図１８（Ａ）はビット配線上及び半導体基板上にフォトレジスト層を形成した状態を示す断面図、図１８（Ｂ）はＮＭＯＳ領域にフォトレジスト層を形成してＰＭＯＳ領域にイオンを注入している状態を示す断面図、図１８（Ｃ）はそれぞれの領域にＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成した状態を示す断面図、図１８（Ｄ）はＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを覆って基板上に層間絶縁膜を形成した状態を示す断面図。
【図１９】半導体基板上のＭＯＳトランジスタ形成領域にコンタクトプラグを形成した状態を示す断面図。
【図２０】メモリセル領域においてビット配線の側面を覆うようにシリコン窒化膜とライナー膜を形成した状態を示すもので、図２０（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２０（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２１】ビット配線間のスペース部を充填するようにＳＯＤ膜を堆積しアニールした後、表面平滑化を行い、更に、第２の層間絶縁膜を形成した状態を示すもので、図２１（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２１（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２２】ビット配線側方の第２の層間絶縁膜とＳＯＤ膜とライナー膜とシリコン窒化膜と第１の層間絶縁膜を貫通して半導体基板表面に達する容量コンタクト開口を形成した状態を示すもので、図２２（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２２（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２３】容量コンタクト開口にポリシリコン膜とシリサイド層と金属膜を充填積層し容量コンタクトプラグを形成した状態を示すもので、図２３（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２３（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２４】ビット配線および容量コンタクトプラグ上に容量コンタクトパッドを形成した状態を示すもので、図２４（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２４（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２５】容量コンタクトパッド上にストッパー膜と第３の層間絶縁膜とを形成した状態を示すもので、図２５（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２５（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２６】容量コンタクトパッド上面を露出させるように第３の層間絶縁膜にコンタクト開口を形成し、コンタクト開口内に下部電極を形成した状態を示すもので、図２６（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２６（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２７】下部電極上に容量絶縁膜と上部電極とを形成し、キャパシタを構成した状態を示すもので、図２７（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２７（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２８】キャパシタの上に上部金属配線と保護層を形成してＤＲＡＭを完成させた状態を示すもので、図２８（Ａ）は図１のＡ−Ａ’線に対応する部分の断面図、図２８（Ｂ）は図１のＢ−Ｂ’線に対応する部分の断面図。
【図２９】図１に示すメモリセルの平面図に対し、ビット配線両側のシリコン窒化膜及びライナー膜部分と容量コンタクトマスクパターン位置を合わせて示した平面図。
【図３０】本発明方法により形成された半導体装置の他の例としてのサドルフィン型のトランジスタを備えたメモリセルの部分断面を示すもので、図３０（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図３０（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図３１】本発明方法により形成された半導体装置の他の例を備えたメモリセルにおいて半導体基板上にエッチングによりチャネル溝（ゲート電極溝）を形成しサドルフィン型のトランジスタとするための加工状態を示すもので、図３１（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図３１（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図３２】本発明方法により形成された半導体装置の他の例を備えたメモリセルにおいてエッチングによりゲート電極溝の底部に金属膜を残存させ埋込ワード線（ゲート電極）と埋込配線を形成した状態を示すもので、図３２（Ａ）は図１のＡ−Ａ’線に沿う位置に対応させて表記した場合の断面図、図３２（Ｂ）は図１のＢ−Ｂ’線に沿う位置に対応させて表記した場合の断面図。
【図３３】半導体基板に形成したトレンチ溝にゲート電極の下部側を埋め込むように形成した半導体装置を備えた従来の半導体記憶装置の一例を示す断面図。
【図３４】半導体基板に形成したトレンチ溝にゲート電極と埋込絶縁膜を堆積した構造において半導体基板上に層間絶縁膜とコンタクト開口を形成しビット配線用のポリシリコン膜を加工する工程と、周辺回路におけるＭＯＳトランジスタ部分の加工工程を併せて示すもので、図３４（Ａ）はノンドープポリシリコン膜を積層した状態を示す断面図、図３４（Ｂ）は不純物イオンを注入している状態を示す断面図、図３４（Ｃ）はポリシリコン膜上にフォトレジスト層を積層した状態を示す断面図、図３４（Ｄ）は周辺回路におけるＭＯＳトランジスタ部分の上にポリシリコン膜を２層積層した状態を示す断面図、図３４（Ｅ）はＭＯＳトランジスタの上に部分的にフォトレジスト膜を被覆して不純物拡散を行っている状態を示す断面図、図３４（Ｆ）は不純物拡散した領域にフォトレジスト膜を被覆して他の部分に不純物イオンを注入している状態を示す断面図。
【発明を実施するための形態】
【００１４】
以下に本発明に係る半導体装置の製造方法の第１実施形態およびその製造方法により製造された半導体装置を備えた半導体記憶装置の一例について説明する。
＜半導体記憶装置の構造＞
図１は半導体記憶装置のセル構造の一部要素を示す平面図であり、図２は半導体記憶装置の部分断面構造を示すが、図２（Ａ）は図１のＡ−Ａ’線に沿う断面構造を示し、図２（Ｂ）は図１のＢ−Ｂ’線に沿う断面構造を示す。
【００１５】
本実施形態の半導体記憶装置１は、図２の断面構造に示すセルトランジスタ形成領域２とセルキャパシタ形成領域３とから概略構成されている。
セルトランジスタ形成領域２において、半導体基板５は導電型のシリコン基板からなり、その表面（一面）に帯状の活性領域Ｋが図１のＸ方向に所定角度傾斜した方向（図１において右下側に傾斜する方向）を向いてＹ方向に所定の間隔で複数離間した状態で形成され、更にそれらの活性領域Ｋを区画するように、図２（Ａ）に示す断面形状の素子分離溝４が図１のＸ方向に所定角度傾斜した方向に向き図１、図２（Ａ）のＹ方向に所定の間隔で複数配列形成され、図２（Ａ）に示す如くこれら素子分離溝４の内面にシリコン酸化膜からなる内部絶縁膜４Ａが形成され、それらの内側にシリコン窒化膜からなる素子分離絶縁膜６が素子分離溝４を埋めるように形成されて素子分離領域（ＳＴＩ領域）が形成されている。
なお、図１のような平面形状の活性領域Ｋの配列は、本実施形態に特有の形状であるが、活性領域Ｋの形状や整列方向は特に規定されるべきものではない。図１に示す活性領域Ｋの形状はその他一般的なトランジスタに適用される活性領域の形状で良いのは勿論であり、本実施形態の形状に限定されるものではない。
【００１６】
また、図２（Ｂ）に示す如くゲート電極溝７が、図１のＹ方向に延在し、図１、図２（Ｂ）のＸ方向に所定の間隔で複数配列形成され、これらゲート電極溝７の内面にシリコン酸化膜からなるゲート絶縁膜７Ａが形成され、その内側に窒化チタンなどからなる内面層８を介してタングステンなどの高融点金属からなる埋込ワード線９が形成され、それらの上にライナー膜１０を介して埋込絶縁膜１１がゲート電極溝７を埋めるように形成されている。
図１において、埋込ワード線９が形成されるゲート電極溝７は、活性領域Ｋと重なる部分ではトレンチゲートトランジスタのチャネルとなる溝が形成され、活性領域に隣接するＳＴＩ領域上では活性領域に形成される溝よりも相対的に浅い溝が形成される。これらの深さの異なる２種類の溝を埋込んで、上面が平坦な一つの連続する配線として埋込ワード線９が形成されている。
なお、本実施形態ではゲート絶縁膜７Ａとライナー膜１０はそれらの上端縁がゲート電極溝７の開口部まで達するように形成され、ライナー膜１０がゲート絶縁膜７Ａの開口部側に形成する凹部を埋めるように埋込絶縁膜１１が形成され、埋込絶縁膜１１の上面とゲート絶縁膜７Ａの上端縁とライナー膜１０の上端縁がほぼ面一になるように積層形成されている。
本実施形態において前記埋込絶縁膜１１は、ＣＶＤ法によるシリコン酸化膜あるいはＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）などの塗布膜を高温水分含有雰囲気でアニールして個体膜としたものなどを適用することができる。
【００１７】
図２（Ａ）に示す如くＹ方向に隣接する前記素子分離溝４、４の間の領域には、素子分離溝４よりも浅いチャネル溝１２が形成され、これらチャネル溝１２の内面及びチャネル溝１２に隣接する素子分離溝４の上面に亘り、シリコン酸化膜からなるゲート絶縁膜７Ａが形成され、該ゲート絶縁膜７Ａ上に窒化チタンなどからなる内面層８を介して素子分離用の埋込配線１３が形成され、埋込配線１３の上にライナー膜１０と埋込絶縁膜１１が積層されている。これらの図２（Ａ）に示すライナー膜１０と埋込絶縁膜１１は、図２（Ｂ）に示す埋込ワード線９の上に形成されているライナー膜１０と埋込絶縁膜１１と同じ膜として後述する製造方法において同時に形成された膜である。
また、素子分離用の埋込配線１３は、埋込ワード線９と同時に形成された膜である。素子分離用の埋込配線１３は、ライン状に形成された活性領域において、隣接する各々のトランジスタを構成するソース領域およびドレイン領域（図１に示した素子分離用の埋込配線１３の両側に形成される不純物拡散層領域）を電気的に分離する機能を有するものである。従来、絶縁膜で埋め込み形成する素子分離領域で囲まれた活性領域孤立パターンとして形成されるが、リソグラフィの解像度が不足し、活性領域の端部に形成されるソース／ドレイン領域を所望の形状に形成できなくなる問題があったが、本実施例の構成では、ライン状のパターンとして活性領域を形成できるので上記の問題を回避できる。
【００１８】
図１、図２（Ｂ）に示す如く埋込ワード線９はＹ方向に延在しつつＸ方向に複数離間した状態で形成されているが、本実施形態の構造では図２（Ｂ）に示す如く２本の埋込ワード線９と１本の素子分離用の埋込配線１３がこの順で交互にＸ方向に配列されている。
また、前記埋込ワード線９と埋込配線１３の配列方向に対し図１に示す如く直交する方向に後に詳述するビット配線１５が配列形成されている。従って、各埋込ワード線９と各ビット配線１５の延在方向に対し所定の角度で傾斜するように平面視帯状の活性領域Ｋが半導体基板５の表面に形成されていることになる。これらの活性領域Ｋが半導体基板５の表面に形成されていることから、各ビット配線１５の下方に位置する活性領域Ｋの部分にビット配線接続領域１６が区画されている。また、図１に示す如く配線構造を平面視した場合に、Ｘ方向に隣接する前記埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、Ｙ方向に隣接するビット配線１５、１５間の領域において、前記活性領域Ｋが存在する部分に容量コンタクトプラグ形成領域１７が区画されている。
【００１９】
従って、これらの配線構造を平面視すると、図１に示す如く埋込ワード線９と素子分離用の埋込配線１３に対してビット配線１５がほぼ直交されるとともに、これらに傾斜するように帯状の活性領域Ｋが配置され、隣接する埋込ワード線９、９の間の領域に対応する活性領域Ｋの部分にビット配線接続領域１６が形成され、埋込ワード線９と素子分離用の埋込配線１３との間の領域であって、隣接するビット配線１５、１５間の領域に容量コンタクトプラグ形成領域１７がそれぞれ区画されている。そして、後に詳述する容量コンタクトパッド１８がこれらの容量コンタクトプラグ形成領域１７に対し、図１に示すＹ方向に沿って互い違いの位置に配列形成されている。これらの容量コンタクトパッド１８は、図１のＸ方向に沿ってＹ方向に隣接するビット配線１５、１５間に配置されているが、Ｙ方向に沿って１つおきに埋込ワード線９上にその中心部を配置するか、Ｙ方向に沿って１つおきに埋込ワード線９の側方上方にその中心部を配置するかの、いずれかの位置を繰り返すように互い違いに、換言するとＹ方向に千鳥状に配置されている。
【００２０】
次に、これらの容量コンタクトプラグ形成領域１７に形成される容量コンタクトプラグ１９は、この実施形態では図１に示す如く矩形状に形成されているが、その一部分を各埋込ワード線９の上に位置させ、他の部分を隣接するビット配線１５、１５の間の領域であって埋込ワード線９と素子分離用の埋込配線１３との間の上方に位置させて配置され、個々に後述するキャパシタ４７に接続されている。
図１において、容量コンタクトプラグ形成領域１７は、平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨っている。したがって、容量コンタクトプラグ１９は平面視において、埋込ワード線９の一部と、ＳＴＩ領域の一部と、活性領域Ｋの一部に跨って形成されている。
【００２１】
図２（Ａ）、（Ｂ）を基にセルトランジスタ形成領域２について更に説明すると、図２（Ｂ）に示す如くＸ方向に隣接する埋込ワード線９、９の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に、深い方から順に不純物低濃度拡散層２１と不純物高濃度拡散層２２が形成され、Ｘ方向に隣接する埋込ワード線９と素子分離用の埋込配線１３の間に位置する半導体基板５の表面側であって前記活性領域Ｋに相当する領域に深い方から順に不純物低濃度拡散層２３と不純物高濃度拡散層２４が形成されている。
そして、図２（Ａ）に示す領域では埋込絶縁膜１１の上を覆うように、図２（Ｂ）に示す領域では半導体基板５の表面上、即ち、不純物高濃度拡散層２２、２４の上と、埋込ワード線９とライナー層１０と埋込絶縁膜１１を形成したゲート電極溝７の上を覆うように第１の層間絶縁膜２６が形成されている。
【００２２】
第１の層間絶縁膜２６に対し、図２（Ｂ）のＸ方向に隣接するゲート電極溝７、７の間の領域にコンタクトホール２８が形成されていて、第１の層間絶縁膜２６上に図１に示す如く埋込ワード線９と直交する方向に延在するビット配線１５が形成されているが、これらのビット配線１５は前記コンタクトホール２８の部分において、コンタクトホール２８の底部側にまで延出形成されていて、各コンタクトホール２８の下に形成されている不純物高濃度拡散層２２に接続されている。従って、コンタクトホール２８が形成されている領域においてビット配線１５が存在する部分であって、その下に不純物高濃度拡散層２２が存在する領域がビット配線接続領域１６とされる。
【００２３】
前記ビット配線１５は、ポリシリコンからなる底部導電膜３０とタングステンなどの高融点金属からなる金属膜３１とシリコン窒化膜などの上部絶縁膜３２からなる３層構造とされており、図２（Ｂ）に示すビット配線１５の幅方向両側、及び、図２（Ａ）に示す第１の層間絶縁膜２６の上にはビット配線１５の幅方向両側に位置するようにシリコン窒化膜などからなる絶縁膜３３とライナー膜３４とがそれぞれ形成されている。
より詳細には、底部導電膜３０は後述する製造方法の説明においても述べるように、リン（Ｐ）などの不純物をドープした不純物ドープ型のポリシリコンに更にリン（Ｐ）などの不純物イオンを打ち込みしてなる注入ポリシリコン膜からなる。また、ビット配線１５の幅方向両側に位置する底部導電膜３０の両端側には、半導体基板５０の深さ方向に突出する突出部３０ａが形成されている。これらの突出部３０ａが底部導電膜３０の両側に形成されていることで、ビット配線３０が半導体基板５の不純物高濃度拡散層２２を取り囲むように接続し、コンタクト抵抗の低減に寄与している。
【００２４】
図１に示すＹ方向に隣接するビット配線１５、１５の間の領域であって埋込ワード線９の上方領域からそれに隣接する素子分離用の埋込配線１３との間の領域にかけて、平面視矩形状の容量コンタクト開口３６が形成され、これらの容量コンタクト開口３６の内側にシリコン窒化膜などの側壁３７に囲まれて容量コンタクトプラグ１９が形成されている。従って容量コンタクト開口３６が形成されている部分が容量コンタクトプラグ形成領域１７に対応する。ここに形成されている容量コンタクトプラグ１９は、図２（Ｂ）に示すように、ポリシリコンなどからなる底部導電膜４０とＣｏＳｉなどからなるシリサイド層４１とタングステンなどの金属膜４２からなる３層構造とされている。また、ビット配線１５と容量コンタクトプラグ１９は半導体基板５上において、同一高さに形成され、その他の領域においてはビット配線１５と容量コンタクトプラグ１９に対し同一高さになるように埋込絶縁膜４３が形成されている。
【００２５】
次に、図２（Ａ）、（Ｂ）に示すキャパシタ形成領域３においては、図１に円形状に示す如く各容量コンタクトパッド１８が容量コンタクトプラグ１９の上に平面視一部重なるように互い違いに形成されている。各容量コンタクトパッド１８はストッパー膜４５により覆われるとともに、ストッパー膜４５の上に第３の層間絶縁膜４６が形成されていて、この第３の層間絶縁膜４６の内部であって、前記容量コンタクトパッド１８上に位置するように個々にキャパシタ４７が形成されている。
この実施形態においてキャパシタ４７は、容量コンタクトパッド１８の上に形成されたカップ型の下部電極４７Ａと、下部電極４７Ａの内面から第３の層間絶縁膜４６の上に延出形成されている容量絶縁膜４７Ｂと、容量絶縁膜４７Ｂの内側において下部電極４７Ａの内部側を埋めるとともに容量絶縁膜４７Ｂの上面側にまで延出形成された上部電極４７Ｃと、上部電極４７Ｃの上に形成された第４の層間絶縁膜４８と第４の層間絶縁膜４８の上に形成された上部金属配線４９と、上部金属配線４９と第４の層間絶縁膜４８を覆って設けられた保護膜５４とを具備して構成されている。なお、キャパシタ形成領域３に形成されているキャパシタ４７の構造は、一例であって、この実施形態の構造の他、クラウン型などのような半導体記憶装置に一般的に適用されている他のキャパシタ構造を適用しても良いのは勿論である。
【００２６】
＜半導体記憶装置の製造方法＞
次に、図１と図２に示す半導体記憶装置１の製造方法の一例について、図３〜図２３に基づいて説明する。なお、図３〜図２３において、それぞれの図（Ａ）は図１のＡ―Ａ‘線に沿う部分の断面構造を示し、それぞれの図（Ｂ）は図１のＢ―Ｂ’線に沿う部分の断面構造を示す。
図３に示す如きＰ型のＳｉ基板などの半導体基板５０を用意したならば、シリコン酸化膜５１とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４膜）５２を順次積層する。なお、ここで用いる半導体基板は、トランジスタを形成するべき領域に予めイオン注入によってＰ型ウエルを形成した半導体基板を用いても良い。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、シリコン酸化膜５１、シリコン窒化膜５２、および半導体基板５０のパターニングを行い、活性領域Ｋを区画するための素子分離溝（トレンチ）５３を、シリコン基板５０の表面に形成する。素子分離溝５３は、例えば半導体基板５０を平面視した場合に、図１の帯状の活性領域Ｋの両側を挟むように所定の方向に延在するライン状のパターン溝として形成される。活性領域Ｋとなる領域は、マスク用のシリコン窒化膜５２で覆われている。
【００２７】
次に、熱酸化法によって、図４に示す如く半導体基板５０の表面にシリコン酸化膜５５を形成する。この後に、シリコン窒化膜を素子分離溝５３の内部を充填するように堆積して、エッチバックを行い、素子分離溝５３の内下部側にのみシリコン窒化膜を残存させると半導体基板５０の上面より若干低い位置まで充填された図４に示す厚さの素子分離絶縁膜５６が完成する。
次に、ＣＶＤ法によって、シリコン酸化膜５７を素子分離溝５３の内部を充填するように堆積して、図３で形成したマスク用のシリコン窒化膜５２が露出するまでＣＭＰ（Chemical Mechanical Polishing）処理を行い、図５に示す如く表面を平坦化する。
【００２８】
次に、ウエットエッチングによって、マスク用のシリコン窒化膜５２およびシリコン酸化膜５１を除去し、素子分離溝５３（シリコン酸化膜５７）の表面をシリコン基板５０表面の位置と概略同等になるようにする。これにより、図６に示すＳＴＩ（Shallow Trench Isolation）構造を用いた、ライン状の素子分離領域５８が形成される。前記シリコン基板５０の表面が露出した後、熱酸化を行い、半導体基板５０の表面にシリコン酸化膜６０を形成する。
この後に、図６に示す如く低濃度のＮ型不純物（リン等）をイオン注入し、Ｎ型の低濃度不純物拡散層６１を形成する。このＮ型の低濃度不純物拡散層６１は本願のリセス型トランジスタのＳ・Ｄ領域の一部（ソース・ドレイン領域の一部）として機能する。
【００２９】
次に、マスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、図７に示す如くゲート電極溝（トレンチ溝）形成用のパターンにパターニングする。
更に、ドライエッチングによって半導体基板５０を図８に示す如くエッチングし、トレンチ溝（ゲート電極溝）６５を形成する。これらのトレンチ溝６５は、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
この時、トレンチ溝６５内に位置する素子分離領域５８の上面もエッチングされ、半導体基板上面よりも低い位置となって浅溝を構成する。シリコン酸化膜のエッチング速度が半導体基板のエッチング速度よりも遅くなるようにエッチング条件を制御することにより、トレンチ溝６５は半導体基板５０がエッチングされた相対的に深い溝と、素子分離領域５８がエッチングされた相対的に浅い溝が連続し、底部に段差を有する溝として形成される。その結果、素子分離領域５８と接するトレンチ溝６５の側面部分６６には、薄膜状のシリコンが図８に示す如くサイドウォール６６として残存し、リセス型のセルトランジスタのチャネル領域として機能する。素子分離絶縁領域（ＳＴＩ）５８よりも半導体基板５０のシリコンの部分を深くエッチングすると、リセスチャネル型のトランジスタとしてのチャネル領域が図８に示す如く形成される。
【００３０】
次に、図９に示す如くゲート絶縁膜６７を形成する。ゲート絶縁膜６７としては熱酸化法で形成したシリコン酸化膜等を利用できる。この後に、窒化チタン（ＴｉＮ）からなる内面層６８とタングステン（Ｗ）層６９を順次堆積する。
次に、エッチバックを行い、トレンチ溝６５の底部に窒化チタン層６８およびタングステン膜６９を残存させる。これにより図１０に示す如くゲート電極を一部兼ねる構造の埋込ワード線７０と素子分離用の埋込配線７３が形成される。
【００３１】
残存したタングステン層６９上およびトレンチ溝６５の内壁を覆うように、図１１に示す如くシリコン窒化膜（Ｓｉ３Ｎ４）等でライナー膜７１を形成する。このライナー膜７１の膜厚は１０ｎｍ程度必要である。ライナー膜７１上に埋込絶縁膜７２をＣＶＤ法あるいはＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）により堆積する。
【００３２】
次に、図１２に示す如くＣＭＰ処理を行って、ライナー膜７１が露出するまで表面を平坦化した後に、エッチングによってマスク用のシリコン窒化膜および、埋込絶縁膜７２とライナー膜７１の一部を除去し、埋込絶縁膜７２の表面が、半導体基板５０のシリコン表面と概略同程度の高さになるようにする。これにより、埋込ワード線７０および素子分離用の埋込配線７３が形成され、埋込ワード線７０上と埋込配線７３上の埋込絶縁膜７４が形成される。
【００３３】
次に、図１３に示す如く半導体基板５０上を覆うように、シリコン酸化膜等で第１の層間絶縁膜７５を形成する。この後に、フォトリソグラフィ技術およびドライエッチング技術を用いて、第１の層間絶縁膜７５の一部を除去し、ビットコンタクト開口７６を形成する。ビットコンタクト開口７６は、図１に示した場合と同様に、埋込ワード線７０と同じ方向（図１のＹ方向、図１３では埋込ワード線７０及び埋込配線７３の延在方向）に延在するライン状の開口パターンとして形成される。これにより、ビットコンタクト開口７６のパターンと活性領域Ｋの交差した部分では、半導体基板５０のシリコン表面が露出する。そして、この露出領域がビット配線接続領域とされる。
【００３４】
ビットコンタクト開口７６を形成した後に、Ｎ型不純物（ヒ素等）をイオン注入し、半導体基板５０のシリコン表面近傍にＮ型不純物高濃度拡散層７７を形成する。形成したＮ型不純物高濃度拡散層７７は、リセス型のセルトランジスタのソース・ドレイン領域として機能する。
【００３５】
次に、半導体基板５０上に図１４に示す如くＮ型の不純物（リン等）を含有したポリシリコン膜の底部導電膜７８、および、タングステン膜などの金属膜７９、シリコン窒化膜８０を順次堆積する。
ここで詳細には、図１５（Ａ）に示す如く、ゲート電極の一部を兼ねる隣接する埋込ワード線７０、７０を埋め込み形成したトレンチ溝６５の開口部の部分に到達するように第１の層間絶縁膜７５にコンタクト開口７５Ａを形成する。このコンタクト開口７５Ａは、Ｘ方向に左右に並ぶトレンチ溝６５、６５の間のＮ型不純物高濃度拡散層７７をカバーするとともにＸ方向に左右に並ぶトレンチ溝６５、６５の開口部側の埋込絶縁膜７４に達する幅に形成される。
そして、半導体基板５０上及び第１の層間絶縁膜７５上にリンなどのＮ型不純物をドープした不純物ドープドポリシリコン膜７８Ａを成膜する。そして、この不純物ドープドポリシリコン膜７８Ａに対し、半導体基板５０上からリンなどのＮ型不純物イオンを注入することで全体として高濃度の注入ポリシリコン膜７８Ｂを得ることができる。
【００３６】
次に、図１５〜図１８を基に、セルトランジスタ領域に加えてＤＲＡＭの周辺回路領域（ＭＯＳトランジスタ領域）の状態について説明する。
図１５（Ａ）に示す如く不純物ドープドポリシリコン膜７８Ａを成膜する工程の前に、周辺回路領域３０１には図１５（Ｄ）に示す如くノンドープ型のポリシリコン膜３００を成膜しておく。また、周辺回路領域３０１ではＮＭＯＳ領域を第１の領域３０２と表記し、ＰＭＯＳ領域を第２の領域３０３として便宜的に区別して説明する。なお、これらの領域は、半導体基板５０に形成された素子分離絶縁膜３０４により個々に絶縁分離され、半導体基板５０の素子分離絶縁膜３０４で分離された領域とそれらの領域に囲まれている半導体基板表面部分に沿ってゲート酸化膜３０５が形成されている。
先に示す不純物ドープドポリシリコン膜７８Ａを図１５（Ａ）に示す如く成膜した状態において周辺回路領域３０１にも不純物ドープドポリシリコン膜７８Ａが積層された状態となっている。
【００３７】
図１５（Ｂ）に示す如くリン（Ｐ）などのＮ型の不純物イオンの注入を行う場合、周辺回路領域３０１では第２の領域３０３をフォトレジスト層（保護層）３０５Ａで覆っておいてからリンなどのＮ型の不純物イオン注入とする。このイオン注入操作により第１の領域３０２において、不純物ドープドポリシリコン膜７８Ａとその下のノンドープ型のポリシリコン膜３００が両方とも高濃度のＮ型不純物を含有するポリシリコン膜の拡散層３０６とされる。
続いて図１５（Ｃ）と図１５（Ｆ）に示す如くセルトランジスタ領域と第１の領域３０２の両方をフォトレジスト層（保護層）３０７で覆ってからほう素（Ｂ）などのＰ型イオンを注入する。この操作により第２の領域３０３における不純物ドープドポリシリコン膜７８Ａとその下のノンドープ型のポリシリコン膜３００は高濃度Ｐ型不純物を含有するポリシリコン膜の拡散層３０８が形成される。
【００３８】
なお、図１５（Ｅ）に示す第２の領域３０３側においては、ゲート酸化膜３０５の近傍領域はノンドープ型のポリシリコン膜３００が形成されているので、その上にＮ型不純物ドープ型のポリシリコン膜７８Ａが形成されていても、図１５（Ｆ）に示す如くほう素（Ｂ）などのＰ型イオンを注入する際のイオンの打ち返しは容易であり、第２の領域３０３におけるＰＭＯＳトランジスタの形成に支障はない。
従って、図１５（Ｄ）〜（Ｆ）に示す如くノンドープ型のポリシリコン膜３００と不純物ドープドポリシリコン膜７８Ａを使い分け、フォトレジスト層３０５Ａ、３０７によってイオンの打ち込み領域を分けて行うことにより、セルトランジスタ領域での成膜と併せ、周辺回路領域３０１におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタの作り分けにも支障を生じることなく実施ができる。
【００３９】
次に、セルトランジスタ領域において、図１６に示す如く注入ポリシリコン膜７８Ｂ、金属膜７９、シリコン窒化膜８０の積層膜をライン形状にパターニングすることでビット配線８１を形成することができる。
本実施形態の構造では、セル領域において前記不純物ドープドポリシリコン膜７８Ａをを適用していてこの不純物ドープドポリシリコン膜７８Ａを用いることによってビット配線８１を不純物高濃度拡散層７７に低抵抗で接続できる上に、更に不純物ドープドポリシリコン膜７８Ａを前記の如く注入ポリシリコン膜７８Ｂとしていることで、この注入ポリシリコン膜７８Ｂによりビット配線８１を不純物高濃度拡散層７７に接続できるので、コンタクト部分に更に高濃度の不純物を存在させることができ、これによりビット配線８１と不純物高濃度拡散層７７との更なる低抵抗接続を実現できる。
ビット配線８１は、埋込ワード線７０と交差する方向（図１に示す構造説明の場合のＸ方向）に延在するパターンとして形成される。なお、図１に示す構造と同様、ビット配線８１は、埋込ワード線７０と直交する直線形状となっているが、ビット配線８１はその一部を湾曲させた折れ線形状や波型形状として配置してもよい。ビットコンタクト開口７６内で露出しているシリコンからなる半導体基板５０の表面部分で、ビット配線８１の下層の底部導電膜７８と半導体基板５０の表面のＮ型不純物高濃度拡散層７７（ソース・ドレイン領域の一方）とが接続する。
【００４０】
なお、ビット配線８１の底部を占める底部導電膜７８の部分においてはその幅方向両側に突出部７８ａが形成されている。これは、図１３に示す如くエッチングによりビットコンタクト開口７６を形成した際、ビットコンタクト開口７６の幅方向両端縁部に存在する埋込絶縁膜７４とゲート絶縁膜６７が一部エッチングにより除去されたことにより生成したものである。これらの突出部７８ａがあることで底部導電膜７８が半導体基板５０表面の不純物高濃度拡散層７７に接触する面積が増大するので、ビット配線８１と不純物高濃度拡散層７７の接続の面で有利であり、低抵抗接続に寄与する。
【００４１】
次に、図１５に示す如く注入ポリシリコン膜７８Ｂ、金属膜７９、シリコン窒化膜８０の積層膜をライン形状にパターニングすることでビット配線８１を形成する工程に併行して図１７と図１８に示す如く周辺回路領域３０１において、ＭＯＳトランジスタを形成する。
まず、図１７（Ａ）に示す如く注入ポリシリコン膜７８Ｂの上に金属膜７９、シリコン窒化膜８０を形成した状態において、図１７（Ｄ）に示す如く周辺回路領域３０１にもこれらの膜が積層される。そして、図１７（Ｂ）に示す如くビット配線８１をパターニングする際に同時に図１７（Ｅ）に示す如く高濃度のＮ型不純物を含有するポリシリコン膜の拡散層３０６と高濃度Ｐ型不純物を含有するポリシリコン膜の拡散層３０８をパターニングして第１の領域３０２と第２の領域３０３にそれぞれゲート電極３１０、３１１を形成する。次に、セルトランジスタ領域全体と周辺回路領域の第２の領域３０３を図１７（Ｃ）、（Ｆ）に示す如くフォトレジスト層３１２で覆い、第１の領域３０２のゲート電極周りにＡｓなどの不純物イオンを図１７（Ｆ）に示す如く注入してゲート電極３１０の両側の半導体基板表面部に不純物拡散層３１３、３１４を形成する。
【００４２】
次いで、先のフォトレジスト層３１２を除去し、図１８（Ａ）、（Ｂ）に示す如くセルトランジスタ領域と第１の領域３０２をフォトレジスト層３１５で覆い、露出させた第２の領域３０３のゲート電極３１１の周囲に図１８（Ｂ）に示す如くＢＦ２イオンなどの不純物イオンを注入してゲート電極３１１の両側の半導体基板表面部にソース・ドレイン領域となるべき不純物拡散層３１６、３１７を形成することができる。
以上の諸工程により、周辺回路領域３０１にＮＭＯＳトランジスタ３１８とＰＭＯＳトランジスタ３１９を形成することができる。これらのトランジスタ３１８、３１９の製造工程にあっては、
この後、図１８（Ｄ）に示す如く層間絶縁膜３２０を形成し、層間絶縁膜３２０にコンタクト開口３２１を形成し、コンタクトプラグ３２２、３２３を形成すると、図１９に示す如く周辺回路領域におけるトランジスタ構造の基本部分を製造できたことになる。
【００４３】
ところで、セルトランジスタ領域においては、図２０に示す如く、ビット配線８１の側面を覆うシリコン窒化膜８２を形成した後に、その上面を覆うライナー膜８３をシリコン窒化膜等で形成する。
なお、以上説明した如く、ビット配線８１用の積層膜は、半導体記憶装置の周辺回路領域では、ＭＯＳトランジスタのゲート電極３１０、３１１を兼用することができ、ビット配線８１の側面を覆うシリコン窒化膜８２は、周辺回路部においてゲート電極３１０、３１１のサイドウォールの一部として利用することができるが、図１７、図１８を基にした説明ではサイドウオールの説明は略している。
【００４４】
次に、図２０に示すビット配線８１、８１間のスペース部８１Ａを充填するように、塗布膜であるＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）を堆積した後に、高温の水蒸気（Ｈ２Ｏ）雰囲気中でアニール処理を行い、固体の堆積膜８５に改質する。ライナー膜８３の上面が露出するまでＣＭＰ処理を行って平坦化した後に、図２１に示す如く第２の層間絶縁膜８６として、ＣＶＤ法で形成したシリコン酸化膜を形成し、堆積膜８５の表面を覆う。
【００４５】
次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、図２２に示す如く容量コンタクト開口８７を形成する。この容量コンタクト開口８７を形成する位置は、図１を基に先に説明した構造の場合、容量コンタクトプラグ形成領域１７に対応する位置である。ここでは、先にビット配線８１の側面に形成したシリコン窒化膜８２およびライナー膜８３をサイドウォールとして用いたＳＡＣ（Self Alignment Contact）法によって、容量コンタクト開口８７を形成することができる。
【００４６】
容量コンタクト開口８７と活性領域Ｋの交差している部分で、半導体基板５０の表面が露出する。この露出部分の下には、トレンチ溝６５を埋めた埋込ワード線７０上に位置する埋込絶縁膜７４が位置している。
【００４７】
次に、図２２に示す如く容量コンタクト開口８７の内壁を覆うように、シリコン窒化膜でサイドウォール（ＳＷ）８８を形成する。サイドウォール８８を形成した後に、Ｎ型不純物（リン等）を半導体基板５０の表面にイオン注入し、半導体基板５０の表面近傍にＮ型不純物高濃度拡散層９０を形成する。ここで形成したＮ型不純物高濃度拡散層９０は、本実施形態のリセス型のトランジスタにおいてソース・ドレイン領域として機能する。
【００４８】
次に、図２３に示す如くリンを含有したポリシリコン膜を堆積した後にエッチバックを行い、容量コンタクト開口８７の底部にポリシリコン膜を残存させて底部導電膜９１を形成する。この後に、底部導電膜９１の表面にコバルトシリサイド（ＣｏＳｉ）等のシリサイド層９２を形成し、容量コンタクト開口８７内を充填するようにタングステンなどの金属膜９３を堆積する。ＣＭＰ処理によって堆積膜８５の表面が露出するまで表面の平坦化を行い、容量コンタクト開口８７内にのみタングステンの金属膜９３を残存させる。これにより、３層構造の容量コンタクトプラグ９５が形成される。
また、本実施形態の構造では図２３に示す如く隣接する埋込ワード線７０間に位置する高濃度不純物拡散層９０の上に容量コンタクトプラグ９５を形成し、高濃度不純物拡散層７７の上にビット配線８１を形成するので、容量コンタクトプラグ９５とビット配線８１をトレンチ構造の埋込ワード線７０上に密に配置して微細化に寄与することができる。
【００４９】
次に、窒化タングステン（ＷＮ）およびタングステン（Ｗ）を順次堆積した積層膜を形成し、パターニングすることで、図２４に示す容量コンタクトパッド９６を形成する。容量コンタクトパッド９６は容量コンタクトプラグ９５と接続されている。
【００５０】
次に、図２５に示す如く容量コンタクトパッド９６上を覆うように、シリコン窒化膜を用いてストッパー膜９７を形成したのちに、シリコン酸化膜等で第３の層間絶縁膜９８を形成する。
次いで図２６に示す如く容量コンタクトパッド９６の上面を露出させるように、第３の層間絶縁膜９８およびストッパー膜９７を貫通する開口（コンタクトホール）９９を形成した後に、開口９９の内壁を覆うように窒化チタン等でキャパシタ素子の下部電極１００を形成する。下部電極１００の底部は容量コンタクトパッド９６と接続している。
【００５１】
次に、図２７に示す如く下部電極１００の表面を覆うように容量絶縁膜１０１を形成した後に、窒化チタン等でキャパシタ素子の上部電極１０２を形成する。これによりキャパシタ１０３を形成することができる。容量絶縁膜１０１としては、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）やそれらの積層膜を用いることができる。
次に、図２８に示す如く上部電極１０２を覆うようにシリコン酸化膜等で第４の層間絶縁膜１０５を形成したのちに、上部金属配線１０６をアルミニウム（Ａｌ）や銅（Ｃｕ）等で形成する。この後に表面の保護膜１０７を形成すれことにより、図１、図２に示す構造の半導体記憶装置（ＤＲＡＭ）１と同等構造の半導体記憶装置１１０が図２８に示す如く完成する。
【００５２】
なお、図２９に、以上説明した製造方法により得られた半導体記憶装置１１０の一部配線構造について平面構造を示しておく。
図２９に示す配線構造においては、図１に示した配線構造において記載を略していたビット配線両側の絶縁膜８２とライナー膜８３を表示している。図２９においては、Ｙ方向に隣接するビット配線８１、８１間に容量コンタクトプラグ形成領域１７が区画されている状態を明確に示している。
図２９に容量コンタクトプラグ形成領域１７を示しておくことにより、図２２を基に先に説明した容量コンタクト開口８７を形成する場合に、ライナー膜８３をサイドウォ−ルとしてＳＡＣ法を行い、容量コンタクト開口８７を正確に形成し、これを基に容量コンタクトプラグ９５を形成する状況を明瞭に理解することができる。
【００５３】
図３０は、図１、図２を基に先に説明した実施形態のリセスチャネル型のセルトランジスタを備えた半導体記憶装置１に代えて、サドルフィン型のセルトランジスタを備えた半導体記憶装置の一例構造を示す。
この実施形態の半導体記憶装置１１１は、先の形態の半導体記憶装置１に対し、セルトランジスタの部分のみが異なり、その他の部分の構造は先に説明した半導体記憶装置１と同等である。
図３０（Ａ）は図１に示す半導体記憶装置１におけるＡーＡ’線と同等位置を断面視した図、図３０（Ｂ）は図１に示す半導体記憶装置１におけるＢーＢ’線と同等位置を断面視した図であり、本実施形態の半導体記憶装置１１１は、図３０（Ａ）、（Ｂ）の断面構造に示すセルトランジスタ形成領域２Ａとキャパシタ形成領域３とから概略構成されている。
本実施形態の半導体記憶装置１１１において、素子分離溝４の上に重なるように埋込配線１３Ａに下向きの突型電極１３ａが形成され、図３０（Ａ）のＹ方向に隣接する突型電極１３ａ、１３ａの間に位置する半導体基板表面部分の凸部５Ａ部分がチャネル領域となるように形成されている点が先の実施形態の半導体記憶装置１のセルトランジスタ構造と異なっている。
【００５４】
図３１と図３２は、本実施形態のサドルフィン型のセルトランジスタを製造する工程を説明するための図である。
本実施形態の半導体記憶装置１１１の製造方法は、先の実施形態の半導体記憶装置１と同様に図３〜図７を基に説明した方法に従い、図７に示す如く半導体基板５０上にマスク用のシリコン窒化膜６２および、カーボン膜（アモルファス・カーボン膜）６３を順次堆積し、図７に示す如くゲート電極溝（トレンチ溝）形成用のパターンにパターニングした後、ドライエッチングによって半導体基板５０を図３１に示す如くエッチングし、トレンチ溝（ゲート電極溝）１１５を形成する。これらのトレンチ溝１１５は、先の実施形態と同様、活性領域Ｋと交差する所定の方向（図１のＹ方向）に延在するライン状のパターンとして形成される。
このエッチングの際に、先の実施形態では図８に示す如く素子分離溝の領域よりも半導体基板のシリコン膜側をより深くエッチングしたのに対し、本実施形態では逆に、半導体基板５０のトレンチ溝１１５側よりも素子分離溝５３側の部分を深くエッチングすることにより半導体基板５０に凸部５０Ａを形成することができる、この凸部５０Ａの部分をセルトランジスタのチャネル領域とすることができる。
【００５５】
この後、先の実施形態において図９において説明した工程と同様、ゲート絶縁膜６７と窒化チタン膜６８とタングステン膜６９を成膜し、エッチバックを行うと、図３２に示すトレンチ溝（ゲート電極溝）１１５内に埋込ワード線１１６あるいは埋込配線１１７を形成することができるので、図３２の状態から先の実施形態の場合と同様、図１１以降の工程を順次施すことにより、図３０に示す断面構造の半導体記憶装置１１１を製造することができる。
【００５６】
本実施形態のサドルフィン型のセルトランジスタを備えた半導体記憶装置１１１では、チャネル領域が半導体基板５０の表面部分に形成した凸部５０Ａの部分であり、チャネル領域が先の実施形態の半導体記憶装置１よりも広いので、先の実施形態のリセス型のトランジスタ構造よりもトランジスタとしてオン電流を多く流すことができる特徴を有する。
【符号の説明】
【００５７】
Ｋ…活性領域、１…半導体記憶装置、２…セルトランジスタ形成領域、３、３Ａ…キャパシタ形成領域、４…素子分離溝、５…半導体基板、５Ａ、５０Ａ…チャネル領域、６、５６…素子分離絶縁膜、７…トレンチ溝（ゲート電極溝）、７Ａ…ゲート絶縁膜、９…埋込ワード線、１０…ライナー膜、１１…埋込絶縁膜、１２…チャネル溝、１３…埋込配線、１５…ビット配線、１６…ビット配線接続領域、１７…容量コンタクトプラグ形成領域、１８…容量コンタクトパッド、１９…容量コンタクトプラグ、２１、２３…不純物低濃度拡散層、２２、２４…不純物高濃度拡散層、２６…第１の層間絶縁膜、２８…コンタクトホール、３０…底部導電膜、３０ａ…突出部、３１…金属膜、３２…上部絶縁膜、３３…絶縁膜、３４…ライナー膜、３６…容量コンタクト開口、４０……底部導電膜、４１…シリサイド層、４２…金属膜、４５…ストッパー膜、４６…第３の層間絶縁膜、４７…キャパシタ、４７Ａ…下部電極、４７Ｂ…容量絶縁膜、４７Ｃ…上部電極、５０…半導体基板、５３…素子分離溝、５４…保護膜、５８…素子分離領域、６５…トレンチ溝（ゲート電極溝）、６７…ゲート絶縁膜、７０…埋込ワード線、７１…ライナー膜、７２…埋込絶縁膜、７２、７４…埋込絶縁膜、７３…埋込配線、７６…ビットコンタクト開口、７７…不純物高濃度拡散層、７８…底部導電膜（ポリシリコン膜）、７８ａ…突出部、７９…金属膜、８０…絶縁膜（シリコン窒化膜）、８１…ビット配線、８２…シリコン窒化膜、８７…容量コンタクト開口、８８…サイドウオール、９０…不純物高濃度拡散層、９１…底部導電膜（ポリシリコン膜）、９２…シリサイド層、９３…金属膜、９５…容量コンタクトプラグ、９６…容量コンタクトパッド、１０３…キャパシタ、１１０、１１１…半導体記憶装置、１１５…トレンチ溝（ゲート電極溝）、１１６…埋込ワード線、１１７…埋込配線、３００…ノンドープ型のポリシリコン膜、３０１…周辺回路領域、３０２…第１の領域（ＮＭＯＳトランジスタ形成領域）、３０３…第２の領域（ＰＭＯＳトランジスタ形成領域）、３０４…素子分離絶縁膜、３０５…ゲート絶縁膜、３０５Ａ、３０７…フォトレジスト層（保護層）、３０６…高濃度のＮ型不純物を含有するポリシリコン膜の拡散層、３０８…高濃度のＰ型不純物を含有するポリシリコン膜の拡散層、３１０、３１１…ゲート電極、３１３、３１４…不純物拡散層、３１８…ＮＭＯＳトランジスタ、３１９…ＰＭＯＳトランジスタ。
【特許請求の範囲】
【請求項１】
半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする半導体装置。
【請求項２】
前記ビット配線が、前記注入ポリシリコン膜からなる底部導電膜と金属膜と絶縁層を備えた複層構造とされたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチ溝の内側の埋込ワード線上であって前記ゲート絶縁膜の内側に前記トレンチ溝の内側に位置するようにライナー膜が形成され、このライナー膜上に前記トレンチ溝の内側に位置するように前記埋込絶縁膜が形成されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ビット配線が前記トレンチ溝側方の半導体基板一面の不純物拡散層形成領域よりも広い幅に形成され、前記ビット配線の一部が前記トレンチ溝の一部に達するように形成されるとともに、前記ビット配線の底部側の一部が前記半導体基板一面の不純物拡散層に接触され、前記ビット配線の底部側の他の部分に前記トレンチ溝の上部側の埋込絶縁膜に達するようにトレンチ溝の深さ方向に突き出す突出部が形成されてなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の一面に複数のトレンチ溝を隣接形成する工程と、前記トレンチ溝の内壁にゲート絶縁膜を形成する工程と、前記トレンチ溝の下部内側の前記ゲート絶縁膜上にゲート電極を含む埋込ワード線を形成する工程と、前記トレンチ溝内の埋込ワード線上に埋込絶縁膜を形成する工程と、前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記埋込絶縁膜及びそれに隣接する半導体基板一面に達するコンタクト開口をエッチングにより形成する工程と、前記コンタクト開口を介して半導体基板一面に不純物イオンを注入し不純物拡散層を形成する工程と、前記コンタクト開口を介して前記不純物拡散層に到達する不純物ドープ型のポリシリコン膜を形成する工程と、このポリシリコン膜に不純物イオンを打ち込みして注入ポリシリコン膜を形成する工程と、この注入ポリシリコン膜をパターニングして前記不純物拡散層に接続するビット配線を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記トレンチ溝を形成する半導体基板一面に不純物イオンを打ち込みして不純物拡散層を形成する工程を更に具備し、前記コンタクト開口を介して半導体基板一面に不純物イオンを注入し不純物拡散層を形成する工程により、半導体基板一面にその表面側から順に高濃度不純物拡散層と低濃度不純物拡散層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記トレンチ溝の下部内側に前記埋込ワード線を形成した後、前記埋込ワード線上及び前記トレンチ溝の上部内側の前記ゲート絶縁膜上にライナー膜を形成した後、前記トレンチ溝の上部内側の前記ライナー膜上に前記埋込絶縁膜を形成することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記埋込絶縁膜を前記トレンチ溝を埋めるよりも厚く前記半導体基板上に形成し、半導体基板上の埋込絶縁膜を表面研磨することにより除去して前記トレンチ溝の外方の半導体基板一面と前記トレンチ溝上部の埋込絶縁膜を露出させることを特徴とする請求項５〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ビット配線を前記注入ポリシリコン膜からなる底部導電膜と金属膜と絶縁膜を備えた複層構造とすることを特徴とする請求項５〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
セルトランジスタおよびセルキャパシタを有する複数のメモリセルをセルトランジスタ領域に形成するとともに、周辺トランジスタを周辺回路領域に形成する工程を有し、
前記セルトランジスタ領域における製造工程において、半導体基板の一面に複数のトレンチ溝を隣接形成する工程と、前記トレンチ溝の内壁にゲート絶縁膜を形成する工程と、前記トレンチ溝の下部内側の前記ゲート絶縁膜上にゲート電極を含む埋込ワード線を形成する工程と、前記トレンチ溝内の埋込ワード線上に埋込絶縁膜を形成する工程と、前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記埋込絶縁膜及びそれに隣接する半導体基板一面に達するコンタクト開口をエッチングにより形成する工程と、前記コンタクト開口を介して半導体基板一面に不純物イオンを注入し不純物拡散層を形成する工程と、前記コンタクト開口を介して前記不純物拡散層に到達する不純物ドープ型のポリシリコン膜を形成する工程と、このポリシリコン膜に不純物イオンを打ち込みして注入ポリシリコン膜を形成する工程と、この注入ポリシリコン膜をパターニングして前記不純物拡散層に接続するビット配線を形成する工程を具備するとともに、
前記周辺回路領域に対し、素子分離絶縁膜で分離された半導体基板表面領域にＰＭＯＳトランジスタとＮＭＯＳトランジスタを形成するためのゲート絶縁膜を形成後、ノンドープ型のポリシリコン膜を形成し、その後、先のセルトランジスタ領域における製造工程における不純物ドープ型のポリシリコン膜を形成する工程と注入ポリシリコン膜を形成する工程を行い、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを形成するためのゲート絶縁膜上にノンドープ型のポリシリコン膜と注入ポリシリコン膜を積層し、その後、
ＰＭＯＳトランジスタ形成領域に対しイオン注入を行う場合にＮＭＯＳトランジスタ形成領域を保護層で覆い、ＮＭＯＳトランジスタ形成領域に対しイオン注入を行う場合にＰＭＯＳトランジスタ形成領域を保護層で覆って各領域にイオン注入を行ない、その後に、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域にゲート電極のパターンを形成し、各領域毎にソース・ドレイン領域形成用のイオン打ち込みを行ってＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記セルトランジスタ領域における製造工程においてポリシリコン膜に不純物イオンを打ち込みして注入ポリシリコン膜を形成する工程を利用し、ＰＭＯＳトランジスタ形成領域を保護層で覆いながらＮＭＯＳトランジスタ形成領域に対し不純物イオン注入を行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
ＰＭＯＳトランジスタ形成領域の保護層を除去し、ＮＭＯＳトランジスタ形成領域に保護層を形成し、ＰＭＯＳトランジスタ形成領域のノンドープ型のポリシリコン膜と注入ポリシリコン膜にＰＭＯＳトランジスタ形成用のイオン注入を行い、先のＮＭＯＳトランジスタ形成領域への不純物イオン注入の影響を受けていないノンドープ型のポリシリコン膜に対してＰＭＯＳトランジスタ形成用のイオン注入を行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
ＰＭＯＳトランジスタ形成領域とＮＭＯＳトランジスタ形成領域のノンドープ型のポリシリコン膜と注入ポリシリコン膜をゲート電極形状にパターニングし、その後にＰＭＯＳトランジスタ形成領域のゲート電極周囲の半導体基板表面にＰＭＯＳトランジスタのチャネル形成用のイオン注入を行い、ＮＭＯＳトランジスタ形成領域のゲート電極周囲の半導体基板表面にＮＭＯＳトランジスタのチャネル形成用のイオン注入を行い、周辺回路領域にＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１】
半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする半導体装置。
【請求項２】
前記ビット配線が、前記注入ポリシリコン膜からなる底部導電膜と金属膜と絶縁層を備えた複層構造とされたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチ溝の内側の埋込ワード線上であって前記ゲート絶縁膜の内側に前記トレンチ溝の内側に位置するようにライナー膜が形成され、このライナー膜上に前記トレンチ溝の内側に位置するように前記埋込絶縁膜が形成されてなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ビット配線が前記トレンチ溝側方の半導体基板一面の不純物拡散層形成領域よりも広い幅に形成され、前記ビット配線の一部が前記トレンチ溝の一部に達するように形成されるとともに、前記ビット配線の底部側の一部が前記半導体基板一面の不純物拡散層に接触され、前記ビット配線の底部側の他の部分に前記トレンチ溝の上部側の埋込絶縁膜に達するようにトレンチ溝の深さ方向に突き出す突出部が形成されてなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
半導体基板の一面に複数のトレンチ溝を隣接形成する工程と、前記トレンチ溝の内壁にゲート絶縁膜を形成する工程と、前記トレンチ溝の下部内側の前記ゲート絶縁膜上にゲート電極を含む埋込ワード線を形成する工程と、前記トレンチ溝内の埋込ワード線上に埋込絶縁膜を形成する工程と、前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記埋込絶縁膜及びそれに隣接する半導体基板一面に達するコンタクト開口をエッチングにより形成する工程と、前記コンタクト開口を介して半導体基板一面に不純物イオンを注入し不純物拡散層を形成する工程と、前記コンタクト開口を介して前記不純物拡散層に到達する不純物ドープ型のポリシリコン膜を形成する工程と、このポリシリコン膜に不純物イオンを打ち込みして注入ポリシリコン膜を形成する工程と、この注入ポリシリコン膜をパターニングして前記不純物拡散層に接続するビット配線を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記トレンチ溝を形成する半導体基板一面に不純物イオンを打ち込みして不純物拡散層を形成する工程を更に具備し、前記コンタクト開口を介して半導体基板一面に不純物イオンを注入し不純物拡散層を形成する工程により、半導体基板一面にその表面側から順に高濃度不純物拡散層と低濃度不純物拡散層を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記トレンチ溝の下部内側に前記埋込ワード線を形成した後、前記埋込ワード線上及び前記トレンチ溝の上部内側の前記ゲート絶縁膜上にライナー膜を形成した後、前記トレンチ溝の上部内側の前記ライナー膜上に前記埋込絶縁膜を形成することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記埋込絶縁膜を前記トレンチ溝を埋めるよりも厚く前記半導体基板上に形成し、半導体基板上の埋込絶縁膜を表面研磨することにより除去して前記トレンチ溝の外方の半導体基板一面と前記トレンチ溝上部の埋込絶縁膜を露出させることを特徴とする請求項５〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記ビット配線を前記注入ポリシリコン膜からなる底部導電膜と金属膜と絶縁膜を備えた複層構造とすることを特徴とする請求項５〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
セルトランジスタおよびセルキャパシタを有する複数のメモリセルをセルトランジスタ領域に形成するとともに、周辺トランジスタを周辺回路領域に形成する工程を有し、
前記セルトランジスタ領域における製造工程において、半導体基板の一面に複数のトレンチ溝を隣接形成する工程と、前記トレンチ溝の内壁にゲート絶縁膜を形成する工程と、前記トレンチ溝の下部内側の前記ゲート絶縁膜上にゲート電極を含む埋込ワード線を形成する工程と、前記トレンチ溝内の埋込ワード線上に埋込絶縁膜を形成する工程と、前記埋込絶縁膜及び前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記埋込絶縁膜及びそれに隣接する半導体基板一面に達するコンタクト開口をエッチングにより形成する工程と、前記コンタクト開口を介して半導体基板一面に不純物イオンを注入し不純物拡散層を形成する工程と、前記コンタクト開口を介して前記不純物拡散層に到達する不純物ドープ型のポリシリコン膜を形成する工程と、このポリシリコン膜に不純物イオンを打ち込みして注入ポリシリコン膜を形成する工程と、この注入ポリシリコン膜をパターニングして前記不純物拡散層に接続するビット配線を形成する工程を具備するとともに、
前記周辺回路領域に対し、素子分離絶縁膜で分離された半導体基板表面領域にＰＭＯＳトランジスタとＮＭＯＳトランジスタを形成するためのゲート絶縁膜を形成後、ノンドープ型のポリシリコン膜を形成し、その後、先のセルトランジスタ領域における製造工程における不純物ドープ型のポリシリコン膜を形成する工程と注入ポリシリコン膜を形成する工程を行い、ＰＭＯＳトランジスタとＮＭＯＳトランジスタを形成するためのゲート絶縁膜上にノンドープ型のポリシリコン膜と注入ポリシリコン膜を積層し、その後、
ＰＭＯＳトランジスタ形成領域に対しイオン注入を行う場合にＮＭＯＳトランジスタ形成領域を保護層で覆い、ＮＭＯＳトランジスタ形成領域に対しイオン注入を行う場合にＰＭＯＳトランジスタ形成領域を保護層で覆って各領域にイオン注入を行ない、その後に、ＮＭＯＳトランジスタ形成領域及びＰＭＯＳトランジスタ形成領域にゲート電極のパターンを形成し、各領域毎にソース・ドレイン領域形成用のイオン打ち込みを行ってＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項１１】
前記セルトランジスタ領域における製造工程においてポリシリコン膜に不純物イオンを打ち込みして注入ポリシリコン膜を形成する工程を利用し、ＰＭＯＳトランジスタ形成領域を保護層で覆いながらＮＭＯＳトランジスタ形成領域に対し不純物イオン注入を行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
ＰＭＯＳトランジスタ形成領域の保護層を除去し、ＮＭＯＳトランジスタ形成領域に保護層を形成し、ＰＭＯＳトランジスタ形成領域のノンドープ型のポリシリコン膜と注入ポリシリコン膜にＰＭＯＳトランジスタ形成用のイオン注入を行い、先のＮＭＯＳトランジスタ形成領域への不純物イオン注入の影響を受けていないノンドープ型のポリシリコン膜に対してＰＭＯＳトランジスタ形成用のイオン注入を行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
ＰＭＯＳトランジスタ形成領域とＮＭＯＳトランジスタ形成領域のノンドープ型のポリシリコン膜と注入ポリシリコン膜をゲート電極形状にパターニングし、その後にＰＭＯＳトランジスタ形成領域のゲート電極周囲の半導体基板表面にＰＭＯＳトランジスタのチャネル形成用のイオン注入を行い、ＮＭＯＳトランジスタ形成領域のゲート電極周囲の半導体基板表面にＮＭＯＳトランジスタのチャネル形成用のイオン注入を行い、周辺回路領域にＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１１−１２９７７１（Ｐ２０１１−１２９７７１Ａ）
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願番号】特願２００９−２８８０４５（Ｐ２００９−２８８０４５）
【出願日】平成２１年１２月１８日（２００９．１２．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年６月３０日（２０１１．６．３０）
【国際特許分類】
【出願日】平成２１年１２月１８日（２００９．１２．１８）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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