【課題】フィンがバルク基板上に形成されたフィン型トランジスタにおいて、ソース／ドレインボトム領域での接合リーク電流の増大を抑制しつつ、ソース／ドレインとソース／ドレイン上に形成されたシリサイドとの接触抵抗を低減する。
【解決手段】フィン型半導体３の両端部に形成した高濃度不純物拡散層１０からなるソース／ドレインの側面に、フィン型半導体３の上部の表面が露出するようにしてオフセットスペーサ７およびサイドウォールスペーサ８を形成し、フィン型半導体３の上部の高濃度不純物拡散層１０の表面には、シリサイド層９を形成する。 （もっと読む）

【課題】半導体基板における抵抗やコンタクト抵抗を低減させた半導体装置及びその製造方法を提供すること。
【解決手段】半導体装置は、シリコン層と、シリコン層に形成され、第１不純物を含有する金属シリサイド層と、を備える。シリコン層は、金属シリサイド層が形成されていない領域において、第１不純物に起因するエンド・オブ・レンジ欠陥を有していない。 （もっと読む）

【課題】チャネル領域に歪みを加える領域内の格子位置に存在する炭素量を多くすることができる半導体装置の製造方法を提供する。
【解決手段】半導体基板のうちゲート電極5両側にエクステンション領域7s、7d、ポケット領域8s、8dを形成し、ゲート電極５側面にサイドウォール9を形成し、半導体基板１のうちサイドウォール9、ゲート電極5から露出した領域をエッチングして凹部1s、1dを形成し、凹部1s、1d内に第３不純物を含む半導体層11s,11dを形成し、第１熱処理により第３不純物を活性化してゲート電極5の両側方にソース／ドレイン領域11s,11dを形成し、半導体層11s,11d内に炭素を有する第４不純物をイオン注入して半導体層11s,11dをアモルファス領域13s,13dとなし、第２熱処理によりアモルファス領域13s,13d内結晶の格子位置での炭素の結合性を高めてゲート電極5の両側方に歪発生領域14s,14dを形成する工程を有する。 （もっと読む）

【課題】Ｃｕ系合金配線膜と半導体層との間に通常設けられるバリアメタル層を省略しても優れた低接触抵抗を発揮し得、さらに密着性に優れた配線構造を提供する。
【解決手段】本発明の配線構造は、基板の上に、基板側から順に、半導体層と、Ｃｕ合金層とを備えた配線構造であって、前記半導体層と前記Ｃｕ合金層との間に、基板側から順に、窒素、炭素、フッ素、および酸素よりなる群から選択される少なくとも一種の元素を含有する（Ｎ、Ｃ、Ｆ、Ｏ）層と、ＣｕおよびＳｉを含むＣｕ−Ｓｉ拡散層との積層構造を含んでおり、前記（Ｎ、Ｃ、Ｆ、Ｏ）層を構成する窒素、炭素、フッ素および酸素のいずれかの元素は前記半導体層のＳｉと結合しており、前記Ｃｕ合金層は、Ｃｕ−Ｘ合金層（第一層）と第二層とを含む積層構造である。 （もっと読む）

【課題】可動ゲート電極の変位を制御可能な可動ゲート型電界効果トランジスタを提供する。
【解決手段】ソース電極１７とドレイン電極１８との上に導電シールド電極２０が配置される可動ゲート型電界効果トランジスタ１とした。そして導電シールド電極２０の電位を固定することとした。導電シールド電極２０が配置されることにより、可動ゲート１５とドレイン電極１８またはソース電極１７との間に発生する静電力を抑制することができる。 （もっと読む）

【課題】オン抵抗の低いパワーＭＯＳ等の半導体装置を提供する。
【解決手段】ゲート酸化膜を介しゲート電極２２を形成するゲート電極形成工程と、ゲート電極間よりも広い第１の開口部を有する第１のレジストパターンを形成する工程と、第１の開口部において露出している表面に第１の導電型の不純物元素をイオン注入する第１のイオン注入工程と、ゲート電極間よりも狭い第２の開口部３１を有する層間絶縁膜３０を形成する層間絶縁膜形成工程と、第２の開口部よりも広い第３の開口部を有する第２のレジストパターン３２を形成する工程と、第３の開口部３３において露出している表面に第２の導電型の不純物元素をイオン注入する第２のイオン注入工程と、を有し、第２のイオン注入工程において注入される第２の導電型の不純物元素の濃度は、第１のイオン注入工程において注入される第１の導電型の不純物元素の濃度の２倍以上であることを特徴とする。 （もっと読む）

【課題】 コンタクト構造体を有する半導体素子の製造方法を提供する。
【解決手段】 この製造方法は半導体基板上に絶縁膜を形成する第１工程と、前記絶縁膜の所定領域内に選択的に不純物イオンを注入して前記絶縁膜の前記所定領域内に格子欠陥（ｌａｔｔｉｃｅ ｄｅｆｅｃｔｓ）を生成する第２工程とを含む。さらに、格子欠陥を有する絶縁膜を熱処理して前記所定領域内の格子欠陥の生成を加速する第３工程を含む。その結果、前記所定領域内に電流通路（ｃｕｒｒｅｎｔ ｐａｔｈｓ）を有する導電性の領域が形成される。前記第３工程は前記絶縁膜を少なくとも２０℃／ｍｉｎ以上の温度変化率で急冷する段階を含む。 （もっと読む）

【課題】本発明はビット配線と半導体基板上の不純物拡散層とのコンタクト抵抗を低減した構造の提供を目的とする。
【解決手段】本発明は、半導体基板の一面に形成されたトレンチ溝内に、ゲート絶縁膜を介しゲート電極を含む埋込ワード線とその上に位置する埋込絶縁膜とが埋め込まれ、前記トレンチ溝に隣接する半導体基板一面の表面領域に不純物拡散層が形成され、前記不純物拡散層が形成された領域上にビット配線が形成されるとともに、前記不純物拡散層に接続されたビット配線の少なくとも底部側が、不純物をドープした不純物ドープ型のポリシリコンに更に不純物イオンを打ち込みしてなる注入ポリシリコン膜からなることを特徴とする。 （もっと読む）

【課題】オン抵抗が低いＩＩＩ族窒化物系電界効果トランジスタおよびその製造方法を提供する。
【解決手段】本発明のＩＩＩ族窒化物系電界効果トランジスタは、下地半導体層上に第１窒化物半導体層および第２窒化物半導体層が順次積層された窒化物半導体積層体と、窒化物半導体積層体の上面に接する、ソース電極およびドレイン電極と、ソース電極およびドレイン電極の間の窒化物半導体積層体における、第１窒化物半導体層の一部および第２窒化物半導体層が形成されていない領域であるリセス領域と、リセス領域上に形成された窒化物半導体膜と、リセス領域の内壁面、および第２窒化物半導体層の上面に形成された絶縁膜と、絶縁膜上に形成されたゲート電極とを有し、第２窒化物半導体層は、第１窒化物半導体層に比べて広い禁制帯幅を有し、窒化物半導体膜の上面は、第１窒化物半導体層の上面よりも低いことを特徴とする。 （もっと読む）

【目的】拡散層とゲート電極との少なくとも１つの上に耐熱性が向上したＮｉＳｉ膜が形成された半導体装置を提供することを目的とする。
【構成】本発明の一態様の半導体装置は、Ｓｉ基板２００と、Ｓｉ基板２００内に形成された拡散層１０と、Ｓｉ基板２００上にＳｉを用いて形成されたゲート電極２０との少なくとも１つと、前記拡散層１０と前記ゲート電極２０との少なくとも１つ上に接触して形成されたＰ元素を含有したＮｉＳｉ膜４０，４２と、を備えたことを特徴とする。 （もっと読む）

【課題】導電層を自己整合的に形成する場合において、第１の拡散層コンタクトプラグのコンタクトマージンを比較的大きく取る。
【解決手段】半導体装置１０は、第１のシリコンピラー１４Ａと、第１のシリコンピラー１４Ａの上面に設けられ、導電性材料が充填されたスルーホール３０ａを有する層間絶縁膜３０と、スルーホール３０ａの上側開口部に設けられた第１の拡散層コンタクトプラグＤＣ１とを備え、スルーホール３０ａの下側開口部の面積は前記第１のシリコンピラー１４Ａの上面の面積に等しくなっているとともに、スルーホール３０ａの上側開口部の面積はスルーホール３０ａの下側開口部の面積より大きくなっており、それによって、スルーホール３０ａ内の導電性材料の第１の拡散層コンタクトプラグＤＣ１との接続面の面積が第１のシリコンピラー１４Ａの上面の面積より大きくなっている。 （もっと読む）

【課題】半導体基板上に設けられるＮｉＰｔＳｉ電極の熱安定性を向上させる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板と、この半導体基板中のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成され、ＮｉおよびＰｔを主成分とする金属半導体化合物層からなるソース／ドレイン電極とを備え、金属半導体化合物層と半導体基板との界面において、金属半導体化合物層の単一の結晶粒と半導体基板との境界部の最大Ｐｔ濃度が、界面の平均Ｐｔ濃度よりも高いことを特徴とする半導体装置および半導体装置の製造方法。 （もっと読む）

ゲート電極（１４、２８）によって制御されるチャネル（２０、３４）によって接続される金属ショットキーのソース電極（１０、２４）、及びドレイン電極（１２、２６）を有する相補型ｐ、及びｎＭＯＳＦＥＴトランジスタ（３、４）を製造する方法であって、ｐ、及びｎトランジスタの双方のための単一のシリサイドからソース電極、及びドレイン電極を製造することと、相補型ｎトランジスタ（４）をマスクして、シリサイドと、ｐトランジスタのチャネル（２０）との間の界面（２２）における周期表のＩＩ族、及びＩＩＩ族からの第１の不純物（２１）を偏析することと、相補型ｐトランジスタ（３）をマスクして、シリサイドと、ｎトランジスタのチャネル（３４）との間の界面（３６）における周期表のＶ族、及びＶＩ族からの第２の不純物（３５）を偏析することと、を有する。 （もっと読む）

【課題】ゲート酸化膜の信頼性を阻害せずに、ゲート電極の低抵抗化を実現可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、炭化珪素からなり、表面にエピタキシャル結晶成長層２が形成された半導体基板１と、エピタキシャル結晶成長層２上部に選択的に形成されたウェル領域３とを備える。そして、ウェル領域３上部に選択的に形成されたソース領域４と、ソース領域４とエピタキシャル結晶成長層２とに挟まれたウェル領域３の表面を覆うゲート絶縁膜６上に形成されたゲート電極７とを備える。ゲート電極７は、珪素層７ａと、炭化珪素層７ｂとの積層構造からなり、ゲート電極７上部に形成されたシリサイド層７ｃをさらに備える。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】 本発明は、ソース／ドレイン領域の寄生抵抗の小さい半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、Ｓｉ層上にゲート部を形成する工程と、ゲート部を挟むＳｉ層に、Ａｓを導入する工程と、Ａｓが導入されたＳｉ層上にＮｉ層を堆積する工程と、熱処理を用いて、Ｎｉ層とＳｉ層とを反応させて第１シリサイド層を形成するとともに、第１シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、第１シリサイド層中にＰｔ元素を導入する工程と、熱処理を用いて、Ｐｔ元素をＳｉ層まで拡散させて第１シリサイド層とＳｉ層との間に第２シリサイド層を形成するとともに、第２シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、を備えることを特徴とする。 （もっと読む）

【課題】ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴを有する半導体装置において、ｐ型ＭＩＳＦＥＴまたはｎ型ＭＩＳＥＦＥＴのソース／ドレイン電極界面抵抗を低減する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１００にｐ型ＭＩＳＦＥＴ２００を備える半導体装置であって、ｐ型ＭＩＳＦＥＴ２００が、半導体基板１００中のチャネル領域２０４と、チャネル領域２０４上に形成されたゲート絶縁膜２０６と、ゲート絶縁膜２０６上に形成されたゲート電極２０８と、チャネル領域２０４の両側の、Ｎｉを含有するシリサイド層２１０で形成されたソース／ドレイン電極と、ソース／ドレイン電極と半導体基板１００との界面の半導体基板１００側に形成された、Ｍｇ、ＣａまたはＢａを含有する界面層２３０を有することを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】 装置規模の拡大を最小限に抑制しながら、高い耐圧性を維持するとともに、現実的な製造プロセスの下で容易に製造が可能な半導体装置を提供する。
【解決手段】 第１絶縁膜３ａを貫通するように基板面に直交する深さ方向に形成される導電膜１４ａと、第２絶縁膜３ｂの直上層から底面に達するまで一の外側壁に沿って深さ方向に形成される導電膜１４ｂと、導電膜１４ｂの底面の深さ位置から絶縁膜３ａ及び３ｂに挟まれた領域に係る基板２の上面位置に亘って、少なくとも導電膜１４ｂの底面及び絶縁膜３ｂと接触していない側の外側壁と接触して形成される絶縁膜１３ｂと、絶縁膜１３ｂと３ｂに挟まれた領域内において底面から上面に向かって、第１導電型の第１不純物拡散領域６、第２導電型の第２不純物拡散領域５ａ、第１導電型の第３不純物拡散領域７、及び高濃度の前記第１導電型の第４不純物拡散領域１７ｂを備える。 （もっと読む）

【課題】半導体装置の製造において、細線化したゲート電極上のシリサイドにおける凝集の防止および当該シリサイドの薄膜化を両立する。
【解決手段】ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓは、ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂である。但しそれらはＰｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満の固溶量で含んでいる。 （もっと読む）

【課題】ＭＯＳトランジスタに十分な応力（ストレス）が加える半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、半導体基板１００と、半導体基板１００上に備えられたゲート電極１１４およびゲート電極１１４の側壁面に備えられたスペーサ１１６を含むゲート構造物１１０と、ゲート構造物１１０の両側の半導体基板１００内に形成されたソース／ドレーン領域１０２と、ゲート構造物１１０上エッチング停止膜１３０と、を含み、エッチング停止膜１３０は、スペーサ１１６上の第１領域１３０＿１およびゲート電極の上面上の第２領域１３０＿２を含み、第１領域１３０＿１の厚さは、第２領域１３０＿２の厚さの８５％以下である。 （もっと読む）