半導体装置およびその製造方法
【課題】ゲート酸化膜の信頼性を阻害せずに、ゲート電極の低抵抗化を実現可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、炭化珪素からなり、表面にエピタキシャル結晶成長層２が形成された半導体基板１と、エピタキシャル結晶成長層２上部に選択的に形成されたウェル領域３とを備える。そして、ウェル領域３上部に選択的に形成されたソース領域４と、ソース領域４とエピタキシャル結晶成長層２とに挟まれたウェル領域３の表面を覆うゲート絶縁膜６上に形成されたゲート電極７とを備える。ゲート電極７は、珪素層７ａと、炭化珪素層７ｂとの積層構造からなり、ゲート電極７上部に形成されたシリサイド層７ｃをさらに備える。
【解決手段】本発明に係る半導体装置は、炭化珪素からなり、表面にエピタキシャル結晶成長層２が形成された半導体基板１と、エピタキシャル結晶成長層２上部に選択的に形成されたウェル領域３とを備える。そして、ウェル領域３上部に選択的に形成されたソース領域４と、ソース領域４とエピタキシャル結晶成長層２とに挟まれたウェル領域３の表面を覆うゲート絶縁膜６上に形成されたゲート電極７とを備える。ゲート電極７は、珪素層７ａと、炭化珪素層７ｂとの積層構造からなり、ゲート電極７上部に形成されたシリサイド層７ｃをさらに備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
既存のＳｉデバイスに取って代わる次世代の高耐圧低損失スイッチングデバイスとして、炭化珪素を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）が注目されている。本素子は、ゲート酸化膜の直上に形成されたゲート電極に印加する電圧を制御することで、炭化珪素とゲート酸化膜との界面に形成されるチャネルの導電性を変化させ、チャネルの両端に接続されたソース／ドレイン電極間に流れる電流のスイッチング動作を行うものである。本デバイスの性能指標の一つに、導通時における素子の電気抵抗（オン抵抗）があげられる。オン抵抗の低減は、素子の熱損失を減らして、より高効率な電気機器を実現することにつながる。オン抵抗は、基板抵抗やチャネル抵抗などの様々な成分に分けることができるが、そのうち、不純物の注入によって炭化珪素中に形成されるソース領域の抵抗が重要であり、その抵抗を下げることが重要である。一方、素子の高速スイッチングを実現するためには、ゲート電極の抵抗を減らすことが重要である。
【０００３】
このように、ソース領域の抵抗、および、ゲート電極の抵抗の低減が必要であるが、これを実現する手法としてサリサイド（self-aligned silicide）が知られており、特許文献１にその一例が示されている。一般的なサリサイドプロセスによれば、ソース領域の炭化珪素と、ゲート電極に用いるポリシリコンとに対して同時にシリサイド化反応を進行させて、それぞれにおいてシリサイド層を形成する。
【０００４】
【特許文献１】特開２００６−２４８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、炭化珪素、ポリシリコンに対する金属の反応速度は一般的に、後者のポリシリコンのほうが、前者の炭化珪素よりも速い。そのため、ゲート電極のポリシリコンの膜厚が十分に厚くない場合には、そのシリサイド化反応がゲート酸化膜まで達し、ゲート酸化膜の絶縁破壊が起こるという問題があった。また、ＭＯＳ界面でのゲート電極のフェルミレベルが変化して、素子のしきい値がばらつくという問題があった。
【０００６】
また、同手法を行う場合、ゲート電極側面におけるシリサイド化反応を抑えるために、シリコン酸化膜やシリコン窒化膜などの絶縁膜からなるスペーサーを、ゲート電極側面に設ける必要がある。一般的に、スペーサーは、ＣＶＤ（Chemical Vapor Deposition）法により堆積した膜を、異方性エッチング（エッチバック）することにより形成される。そのうち、エッチングプロセスでは、オーバーエッチングにより、下地の炭化珪素にダメージを与えないようにするため、エッチング量およびエッチング時間の制御が重要である。そこで、選択性を高めるために、シリコン窒化膜／シリコン酸化膜の二層構造のスペーサーを形成するなど特殊な追加的プロセスが提案されている。しかしながら、プロセスを追加すると、製造コストの増加を招くため、量産プロセスとしては好ましくない。そこで、簡便な手法によってスペーサーを形成する技術の確立が必要であった。
【０００７】
本発明は、上記のような問題点を解決するためになされたものであり、ゲート酸化膜の信頼性を阻害せずに、ゲート電極の低抵抗化を実現可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の局面である半導体装置は、炭化珪素からなり、表面にエピタキシャル結晶成長層が形成された半導体基板と、前記エピタキシャル結晶成長層上部に選択的に形成された第１の導電領域とを備える。そして、前記第１の導電領域上部に選択的に形成された第２の導電領域と、前記第２の導電領域と前記エピタキシャル結晶成長層とに挟まれた前記第１の導電領域の表面を覆うゲート絶縁膜上に形成されたゲート電極とを備える。前記ゲート電極は、珪素層と、炭化珪素層との積層構造からなり、前記ゲート電極上部に形成された第１のシリサイド層をさらに備える。
【０００９】
本発明の第２の局面である半導体装置の製造方法は、（ａ）表面にエピタキシャル結晶成長層が形成された炭化珪素からなる半導体基板を準備する工程と、（ｂ）前記エピタキシャル結晶成長層上部に第１の導電領域を選択的に形成する工程と、（ｃ）前記第１の導電領域上部に第２の導電領域を選択的に形成する工程とを備える。そして、（ｄ）前記第２の導電領域と前記エピタキシャル結晶成長層とに挟まれた前記第１の導電領域の表面を覆うゲート絶縁膜を形成し、当該ゲート絶縁膜上に、珪素層と、炭化珪素層とからなる積層構造を形成し、当該積層構造をパターニングしてゲート電極を形成する工程を備える。そして、（ｅ）前記ゲート電極の表面を熱酸化して熱酸化膜を形成した後に、前記ゲート電極の側面を除く表面に形成された前記熱酸化膜、および、前記第２の導電領域上の前記ゲート絶縁膜を除去する工程を備える。そして、（ｆ）前記工程（ｅ）の後、前記ゲート電極上に金属膜を堆積した後に、第１の熱処理によるシリサイド化反応により、前記ゲート電極上部に第１のシリサイド層を形成する工程を備える。
【発明の効果】
【００１０】
本発明に係る半導体装置およびその製造方法では、珪素層と炭化珪素層とを積層して、ゲート電極を形成した。これにより、ゲート絶縁膜に対するシリサイド化反応の影響を最小限にしつつ、ゲート電極をシリサイド化することができるため、ゲート絶縁膜の信頼性を阻害せずに、ゲート電極を低抵抗にすることができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
本実施の形態に係る半導体装置は、縦型ＭＯＳＦＥＴの炭化珪素半導体装置であるものとする。図１は、本実施の形態に係るＭＯＳＦＥＴの構成を示す断面図であり、ＭＯＳＦＥＴは、半導体基板１と、エピタキシャル結晶成長層２と、ウェル領域３と、ソース領域４と、ウェルコンタクト領域５と、ゲート酸化膜６と、ゲート電極７と、熱酸化膜スペーサー８と、シリサイド層９と、層間膜１０と、ソース配線１１と、ドレイン電極１２とを備える。ゲート電極７は、珪素層７ａと、炭化珪素層７ｂとの積層構造からなる。そして、本実施の形態に係るＭＯＳＦＥＴは、ゲート電極７上部に形成された第１のシリサイド層であるシリサイド層７ｃを備える。
【００１２】
この図１に係るＭＯＳＦＥＴでは、ゲート電極７に電圧が印加されると、エピタキシャル結晶成長層２とソース領域４との間に挟まれたウェル領域３上部にチャネルが形成される。このチャネルにより、ソース領域４とドレイン電極１２とは、ウェル領域３、エピタキシャル結晶成長層２、半導体基板１を介して電気的に接続される。図１に示すＭＯＳＦＥＴは、単位素子であり（以下、本実施の形態に係るＭＯＳＦＥＴを、素子と記すこともある）、実際には、この素子が半導体基板１の水平方向に複数個並列に接続されて構成される。そして、複数接続された素子群外周部には、高耐圧を実現する終端構造がその素子群を取り囲むように別途接続される。
【００１３】
次に、本実施の形態に係るＭＯＳＦＥＴの製造工程について説明する。図２に示すように、炭化珪素からなり、表面にエピタキシャル結晶成長層２が形成された第１導電型の半導体基板１を準備する。本実施の形態では、第１の導電型はｎ型、第２の導電型はｐ型であるものとして説明する。なお、導電型はこれに限ったものではなく、その逆でも構わない。半導体基板１は、ｃ軸方向に対して８°以下に傾斜されていてもよいし、傾斜されていなくてもよく、どのような面方位を持っていてもよい。エピタキシャル結晶成長層２は、第１の導電型（ｎ型）を有する。エピタキシャル結晶成長層２の不純物濃度は、例えば、１×１０13〜１×１０17ｃｍ-3の範囲であり、エピタキシャル結晶成長層２の厚さは、例えば、５〜２００μｍである。
【００１４】
そして、写真製版により加工されたレジストマスクや酸化膜マスクを利用して、例えば、不純物のイオン注入を行い、ウェル領域３と、ソース領域４とを形成する。図２に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、エピタキシャル結晶成長層２上部に、第２の導電領域であるウェル領域３を選択的に形成する。このウェル領域３は、第２の導電型（ｐ型）を有する。この第２の導電型の注入不純物としては、例えば、アルミニュウム、硼素が好適であり、その不純物濃度は、エピタキシャル結晶成長層２の不純物濃度を超えるように、例えば、１×１０16〜１×１０19ｃｍ-3の範囲であることが望ましい。ウェル領域３の深さは、エピタキシャル結晶成長層２を超えないように、例えば、０．３〜２．０μｍの範囲にする。
【００１５】
また、上述したように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ウェル領域３上部に第１の導電領域であるソース領域４を選択的に形成する。このソース領域４は、第１の導電型（ｎ型）を有する。この第１の導電型の注入不純物としては、例えば、窒素、リンが好適であり、その不純物濃度は、ウェル領域３を超える範囲、例えば、１×１０18〜１×１０21ｃｍ-3の範囲であることが望ましい。ソース領域４の深さは、ウェル領域３を超えないようにする。
【００１６】
それから、ウェル領域３への良好な金属接触を実現するために、ウェル領域３よりも濃い不純物濃度を持つウェルコンタクト領域５をイオン注入により形成する。当該イオン注入は、２００℃以上の基板温度で行うことが望ましい。なお、図示しないが、素子活性領域の終端部に、イオン注入により、素子の高耐圧化を実現する第２の導電型（ｐ型）の終端領域を形成しておくことが望ましい。次に、図示しないが、アルゴンや窒素などの不活性ガス中、または、真空中で、例えば、１５００〜２２００℃の温度で、０．５〜６０分の熱処理を行う。これにより、注入された不純物は電気的に活性化する。それから、犠牲酸化による酸化膜形成とフッ酸による酸化膜除去によって、表面変質層を除去して清浄な面を得る。そして、ここでは図示しないが、シリコン酸化膜を形成し、そのシリコン酸化膜をパターニングして、素子活性領域のみを開口してそれ以外を覆うフィールド酸化膜を形成する。このフィールド酸化膜については、後の図で示す。
【００１７】
次に、図３に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ソース領域４とエピタキシャル結晶成長層２とに挟まれたウェル領域３の表面を覆うゲート絶縁膜を形成する。本実施の形態では、このゲート絶縁膜は、ゲート酸化膜６である。ゲート酸化膜６は、例えば、熱酸化法や堆積法によって形成する。形成後、Ｎ2ＯやＮＯを用いた１０００℃以上での熱処理を付加してもよい。
【００１８】
そして、図３に示すように、当該ゲート酸化膜６上に、珪素層７ａと、炭化珪素層７ｂとからなる積層構造を形成し、当該積層構造をパターニングしてゲート電極７を形成する。本実施の形態では、珪素層７ａと炭化珪素層７ｂは、多結晶または非晶質からなり、例えば、ＣＶＤ法によって、ゲート酸化膜６上に順次堆積される。珪素層７ａの厚さは、例えば、１００〜１０００ｎｍであればよく、炭化珪素層７ｂの厚さは、例えば、１０〜１００ｎｍであればよい。また、珪素層７ａおよび炭化珪素層７ｂは、同一導電型を示すように不純物がドーピングされていることが望ましい。なお、炭化珪素層７ｂは、後の工程で、全てまたはその一部がシリサイド層７ｃとなる。
【００１９】
炭化珪素は、一般的に、珪素よりも、シリサイド化反応の速度は遅いが高電気抵抗率を有するため、その膜厚は重要なデバイス設計寸法の一つである。シリサイド化反応は、後工程で形成される金属膜１３における材質の種類、膜厚、シリサイド化反応させる熱処理温度とも関連するが、炭化珪素層７ｂが十分に薄いと、その炭化珪素層７ｂ全てはシリサイド化し、なおかつ、その下の珪素層７ａの一部もシリサイド化する。この場合、炭化珪素層７ｂの一部をシリサイド化する場合よりも、ゲート抵抗の低減が見込める。しかしながら、珪素層７ａにおいてスパイク状に発生するシリサイド化により、ゲート酸化膜６の絶縁破壊やゲートリーク電流の増加など、ゲート酸化膜６の信頼性に影響を及ぼす可能性がある。
【００２０】
一方、炭化珪素層７ｂが十分に厚いと、シリサイド化反応は、炭化珪素層７ｂ中で止まる。この場合、ゲート酸化膜６の信頼性への影響はないが、炭化珪素層７ｂ全てをシリサイド化する場合に比べれば、ゲート抵抗は高くなる。従って、炭化珪素層７ｂの膜厚は、素子の用途に応じて設計することが必要である。なお、例えば、炭化珪素にニッケルを１００ｎｍ堆積して、１０００℃で、１分程度の熱処理を行うと、厚さ１００〜１５０ｎｍの炭素を含むシリサイド層が形成される。
【００２１】
以上のように、珪素層７ａおよび炭化珪素層７ｂを形成した後、写真製版とドライエッチングによってパターニングし、ゲート電極７を形成する。ドライエッチングにおいては、同一ガスを用いて炭化珪素層７ｂ、珪素層７ａを連続的にエッチング処理してもよく、それぞれに適したエッチングガス、例えば、炭化珪素層７ｂに対しては、六フッ化硫黄、珪素層７ａに対しては塩素、に切り替えてエッチング処理を行ってもよい。
【００２２】
次に、図４に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ゲート電極７の表面を熱酸化処理して、熱酸化膜である熱酸化膜スペーサー８を形成する。そして、図５に示すように、ゲート電極７の側面を除く表面に形成された熱酸化膜スペーサー８、および、ソース領域４上のゲート酸化膜６を除去する。以下、この工程について説明する。
【００２３】
まず、図４に示すように、ゲート電極７の表面を熱酸化処理して熱酸化膜スペーサー８を形成する。この処理は、ウェット雰囲気でもよいし、ドライ雰囲気でもよい。図６は、熱酸化膜スペーサー８を形成したときのＭＯＳＦＥＴの断面を拡大した図である。熱酸化膜スペーサー８を形成すると、表面に現れているゲート酸化膜６も同時に酸化されるため、図に示すように、ゲート酸化膜６の厚さｄ１は、元の厚さ（図の破線直線）よりも若干厚くなる。一方、ゲート電極７に注目すると、珪素層７ａの酸化速度と炭化珪素層７ｂの酸化速度は、互いに大きく異なるため、炭化珪素層７ｂの表面に形成される熱酸化膜スペーサー８の厚さｄ２よりも、珪素層７ａの表面に形成される熱酸化膜スペーサー８の厚さｄ３のほうが厚くなる。次の工程であるサリサイドプロセスで生じやすい短絡（ゲート電極７とソース領域４との間の短絡）の防止を考慮すると、珪素層７ａの表面に形成される熱酸化膜スペーサー８の厚さｄ３は、ゲート酸化膜６の厚さの数倍以上が好ましく、１０倍以上がより好ましい。一方、図の破線の丸に示すように、ゲート電極７のエッジ部においては、ゲート酸化膜６およびゲート電極７の酸化が進み、局部的に熱酸化膜スペーサー８が厚くなる。これにより、ＭＯＳＦＥＴ動作時の当該エッジ部におけるゲート電界強度を弱くすることができるため、ゲート酸化膜６の信頼性を向上させることができる。
【００２４】
図７に、ウェット雰囲気で酸化処理したときの珪素および炭化珪素それぞれの酸化膜厚の処理時間／処理温度依存性を示す。例えば、珪素と炭化珪素とを同時に酸化処理し、珪素表面に５００ｎｍの酸化膜を形成したときには、炭化珪素表面には処理温度によらず１５ｎｍ程度しか酸化膜は形成されない。このように、珪素層７ａの酸化速度と炭化珪素層７ｂの酸化速度は、互いに大きく異なるため、図６に示すように、炭化珪素層７ｂの表面に形成される熱酸化膜スペーサー８の厚さｄ２よりも、珪素層７ａの表面に形成される熱酸化膜スペーサー８の厚さｄ３のほうが厚くなる。その結果、炭化珪素層７ｂの水平方向の幅は、珪素層７ａの水平方向の幅よりも大きくなる。
【００２５】
なお、熱酸化による酸化膜形成時の処理温度を高くすれば、所望の膜厚を得るまでの処理時間は短くなる。高い温度で処理可能にする方法として、例えば、炭化珪素製の熱処理炉を用いれば１３００℃程度の処理も可能である。一方、低コスト化のためには低温プロセス化も必要である。しかし、低温プロセスにすれば、酸化速度は減少するため、所望の膜厚を形成する処理時間が増加する。従って、実用的な処理時間で、珪素層７ａを熱酸化し、例えば、２００ｎｍ以上の酸化膜を形成するためには、８００℃以上の処理が好適である。そこで、本実施の形態では、基板温度を８００℃〜１３００℃にして、ゲート電極７の表面を熱酸化することにより、熱酸化膜スペーサー８を形成する。
【００２６】
次に、図５に示したように、ゲート電極７の側面を除く表面に形成された熱酸化膜スペーサー８、および、ソース領域４上のゲート酸化膜６を除去する。この処理は、異方性のあるドライエッチングによることが好ましいが、ウェットエッチングでも構わない。ただし、ウェットエッチングを行うときには、ゲート電極７側面に形成された熱酸化膜スペーサー８が消失しないように注意する必要がある。
【００２７】
それから、図８に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ゲート電極７上に金属膜１３を堆積する。その後に、図９に示すように、第１の熱処理によるシリサイド化反応により、ゲート電極７上部に第１のシリサイド層であるシリサイド層７ｃを形成する。本実施の形態では、ソース領域４上にも金属膜１３を堆積した後に、上述の第１の熱処理によるシリサイド化反応により、ゲート電極７上部にシリサイド層７ｃを形成するとともに、ソース領域４上部に第２のシリサイド層であるシリサイド層９を同時に形成する。また、図９に示すように、本実施の形態では、シリサイド層７ｃは、炭化珪素層７ｂの一部をシリサイド化して形成する。以下、この工程について説明する。
【００２８】
まず、図８に示すように、ゲート酸化膜６を開口して露出したソース領域４とウェルコンタクト領域５、ゲート電極７の炭化珪素層７ｂ、熱酸化膜スペーサー８、フィールド酸化膜と接して、金属膜１３を、例えば、スパッタ法や蒸着法により形成する。金属膜１３の材質としては、炭化珪素および珪素と反応して、低電気抵抗率を持つシリサイド層を形成可能な材質、例えば、ニッケル、チタン、アルミニウム、モリブデン、タングステン、および、それらの複合膜やシリサイド膜でもよい。金属膜１３の厚さは、例えば、１ｎｍから５００ｎｍであればよい。
【００２９】
金属膜１３堆積後、例えば、窒素やアルゴンなどの不活性ガス中、または、真空中で所定の温度で第１の熱処理を行うと、金属膜１３の金属と、炭化珪素層７ｂやソース領域４などの炭化珪素との間にシリサイド化反応が起こり、シリサイド層７ｃ，９が形成される。一方、金属膜１３の金属と、熱酸化膜スペーサー８やフィールド酸化膜などのシリコン酸化膜との間には、シリサイド化反応が起こらないようにする。このようなシリサイド化反応を起こすために、上述の所定の温度は、金属膜１３の金属が、炭化珪素とは反応し、シリコン酸化膜とは反応しない温度、例えば、６００℃から１０００℃の範囲の温度にする。
【００３０】
こうして本実施の形態に係るＭＯＳＦＥＴの製造方法では、低抵抗のシリサイド層７ｃを、ゲート電極７上部に形成するため、ＭＯＳＦＥＴの動作を高速にすることができる。また、低抵抗のシリサイド層９を、ソース領域４の大部分に形成するため、ＭＯＳＦＥＴのソース抵抗を低減することができ、その結果、素子のオン抵抗を低減することができる。
【００３１】
図９に示すように、本実施の形態では、シリサイド層７ｃ，９を形成した後、未反応の金属膜１３を除去する。例えば、塩酸や過酸化水素水との混合液によって、シリサイド化反応で消費されなかった金属膜１３をウェットエッチングによって除去する。その後、本実施の形態では、シリサイド層７ｃ，９を形成した第１の熱処理の温度よりも高い温度の第２の熱処理を行う。これにより、シリサイド層７ｃ，９の抵抗をさらに低くすることができる。
【００３２】
次に、図１に示すように、層間膜１０を、例えば、ＣＶＤ法によって堆積し、ソースコンタクトホールを形成する。ここで、ソースコンタクトホールの形成には、ドライエッチングによることが好ましい。そのエッチングの終点検出には、シリサイド層に含まれる金属からのプラズマ発光信号をモニターする。これにより、エッチングの終点検出が容易になり、オーバーエッチングによる素子の不具合発生を抑えることができる。なお、上述のような本実施の形態の製造工程によれば、層間膜１０堆積後に、シリサイド化反応に伴う高温熱処理工程を行わない。そのため、シリコン酸化膜に比べれば比較的耐熱性は悪いが、比誘電率は小さい材料、例えば、ポーラスシリカやＳｉＯＣ、有機膜などのいわゆるｌｏｗ−ｋ膜を、層間膜１０に用いることができる。仮に、層間膜１０にｌｏｗ−ｋ膜を用いた場合には、ゲート電極７／ソース領域４間の容量を減少させることができ、素子の動作を高速にすることができる。
【００３３】
図１０は、素子の終端近傍の構成を示す断面図であり、図１１は、素子の終端近傍の構成を示す鳥瞰図である。図１０に示すように、層間膜１０を堆積した後、例えば、スパッタや蒸着によって形成した、例えば、Ａｌからなる金属膜をパターニングして、ソース配線１１およびゲート配線１５を形成する。同様に、ドレイン電極１２を、半導体基板１の裏面に形成する。こうして、ＭＯＳＦＥＴが完成する。ソース領域４上部に形成されたシリサイド層９上には、ソース配線１１が形成される。
【００３４】
図１１に示すように、ゲート電極７上部のシリサイド層７ｃは、図の左側において、ゲート配線１５と電気的に接続されている。本実施の形態では、図１０に示すように、ゲート電極７は、フィールド酸化膜１４の上部まで延設されており、フィールド酸化膜１４上側のシリサイド層７ｃ上に、ゲート配線１５が形成される。また、図１１に示すように、シリサイド層７ｃは、各ソースコンタクトホールを取り囲むように形成される。
【００３５】
以上のような本実施の形態に係るＭＯＳＦＥＴの製造方法によれば、珪素層７ａと、ポリシリコンに比べてシリサイド化反応速度が遅い炭化珪素層７ｂとを積層して、ゲート電極７を形成する。このように構成することにより、ゲート電極７の炭化珪素層７ｂが、過剰なシリサイド化反応を防ぐため、ゲート酸化膜６に対するシリサイド化反応の影響を最小限にすることができる。こうして、ゲート酸化膜６の信頼性を阻害せずに、ゲート電極７に低抵抗なシリサイド層７ｃを形成することができ、その結果、素子の動作を高速にすることができる。また、本実施の形態では、ＣＶＤ法などを用いずに、ゲート電極７の珪素層７ａおよび炭化珪素層７ｂを熱酸化して、ゲート電極７側面に熱酸化膜スペーサー８を自己整合的に形成する。このように、簡便なプロセスによってスペーサーを形成するため、製造コストを低減することができ、また、ＣＶＤ法による成膜が不要であるため原料を削減することができる。
【００３６】
なお、本実施の形態に係るシリサイド層７ｃは、炭化珪素層７ｂの一部をシリサイド化して形成する。しかしこれに限ったものではなく、シリサイド層７ｃは、炭化珪素層７ｂの全部をシリサイド化して形成してもよい。そして、シリサイド層７ｃの水平方向の幅は、珪素層７ａの水平方向の幅よりも大きくしてもよい。この場合、炭化珪素層７ｂの一部をシリサイド化する場合よりも、さらにゲート抵抗の低減が見込める。
【００３７】
また、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ソース領域４の大部分に、低抵抗なシリサイド層９を形成する。これにより、素子のオン抵抗を低減することができる。
【００３８】
また、本実施の形態に係るＭＯＳＦＥＴの製造方法では、金属膜１３を除去した後に、シリサイド層７ｃ，９を形成した第１の熱処理の温度よりも高い温度の第２の熱処理を行う。これにより、シリサイド層７ｃ，９の抵抗をさらに低減することができる。
【００３９】
また、本実施の形態に係るＭＯＳＦＥＴの製造方法では、基板温度を８００℃〜１３００℃にして、ゲート電極７の表面を熱酸化して、熱酸化膜スペーサー８を形成する。これにより、実効的な処理時間で、十分に厚い熱酸化膜スペーサー８を珪素層７ａ表面に形成することができる。
【００４０】
＜実施の形態２＞
実施の形態１で説明した図４に係る工程では、ゲート電極７の表面を熱酸化処理して、熱酸化膜スペーサー８を形成した。本実施の形態に係るＭＯＳＦＥＴの製造方法では、その工程において、Ｎ2Ｏの雰囲気、または、ＮＯと酸素とが混合された雰囲気で、ゲート電極７の表面を熱酸化することにより、熱酸化膜スペーサー８を形成する。以下の実施の形態に係るＭＯＳＦＥＴの製造方法の工程のうち、新たに説明しない工程については、実施の形態１と同じであるものとする。
【００４１】
このような本実施の形態に係るＭＯＳＦＥＴの製造方法によれば、実施の形態１と同様の効果を得ることができる。また、本実施の形態では、熱酸化膜スペーサー８を、Ｎ2Ｏの雰囲気、または、ＮＯと酸素とが混合された雰囲気で形成する。そのため、酸化によってＭＯＳ界面に生じた欠陥を、窒素でパッシベーションして、修復することができる。その結果、ＭＯＳ界面特性の劣化を抑制し、良好なＭＯＳ界面を維持することができる。
【００４２】
＜実施の形態３＞
本実施の形態に係るＭＯＳＦＥＴの製造方法では、まず、実施の形態１の図２に係る工程と同じ工程を行った後、図１２に示すように、実施の形態１と同様にゲート酸化膜６を形成する。そして、図１３に示すように、ゲート酸化膜６上に、例えば、ＣＶＤ法によって、珪素層７ａを形成する。珪素層７ａは、例えば、多結晶、または、非晶質で形成する。珪素層７ａの厚さは、例えば、１００〜１０００ｎｍであればよく、さらに、ｎ型またはｐ型を示す不純物がドーピングされていることが望ましい。
【００４３】
そして、図１４に示すように、珪素層７ａに炭素（Ｃ）をイオン注入して、炭化珪素層７ｂを形成する。炭素は、珪素層７ａの平面視全面に亘って注入してもよく、写真製版によるレジストマスクを用いて、ゲート電極７となる部分にのみ注入してもよい。図１４に係る工程では、珪素層７ａ上部近傍で炭素濃度がピークとなるように調整した加速エネルギーでイオン注入することにより、珪素層７ａ上部に局在させた炭化珪素層７ｂを形成している。なお、炭素濃度のピーク値は、例えば、１×１０19ｃｍ-3以上となるように行うことが望ましい。このようにすることで、炭素未注入領域である珪素層７ａの酸化速度およびシリサイド化反応速度と異なる炭化珪素層７ｂを形成することができる。それから、図１５に示すように、実施の形態１と同様、写真製版とドライエッチングによってパターニングし、ゲート電極７を形成する。その後、実施の形態１の図４に係る工程以降の工程と同様の工程を行うことにより、図１に示すＭＯＳＦＥＴを形成することができる。
【００４４】
以上で説明した図１４に係る工程では、珪素層７ａ上部近傍で炭素濃度がピークとなるように調整した加速エネルギーでイオン注入することにより、珪素層７ａ上部に炭化珪素層７ｂを形成した。しかしながら、本実施の形態に係るＭＯＳＦＥＴの製造工程のイオン注入工程は、これに限ったものではない。図１６に係るイオン注入工程では、図１３に係る工程の後、珪素層７ａの厚み方向の中央近傍で、炭素濃度がピークとなるように調整した加速エネルギーでイオン注入することにより、珪素層７ａ中央部に局在させた炭化珪素層７ｂを形成する。なお、ここでの炭素濃度のピーク値は、例えば、１×１０19ｃｍ-3以上となるように行うことが望ましい。それから、図１７に示すように、実施の形態１と同様、写真製版とドライエッチングによってパターニングし、ゲート電極７を形成する。
【００４５】
次に、図１８に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、実施の形態１と同様に、ゲート電極７の表面を熱酸化処理して、熱酸化膜スペーサー８を形成する。珪素層７ａの酸化速度と炭化珪素層７ｂの酸化速度は異なるため、炭化珪素層７ｂ表面に形成される熱酸化膜スペーサー８は、炭化珪素層７ｂの上層および下層である珪素層７ａ表面に形成される熱酸化膜スペーサー８よりも厚くなる。
【００４６】
ここで、熱酸化膜スペーサー８形成前のゲート電極７上部は、実施の形態１では炭化珪素層７ｂが形成されていたが、それと異なり、本実施の形態では、珪素層７ａが形成される。そのため、上述の熱酸化処理により、ゲート電極７上部に形成される熱酸化膜スペーサー８は、実施の形態１に係るゲート電極７上部に形成される熱酸化膜スペーサー８よりも厚くなる。そのため、図１９に示すように、ゲート電極７上部の熱酸化膜スペーサー８を完全に除去するためには、実施の形態１よりも、酸化膜エッチング処理を行う時間を長くする必要がある。しかし、酸化膜エッチング処理の時間を長くすると、ゲート電極７側面の熱酸化膜スペーサー８の薄い部分が消失し、次工程で行うシリサイド化反応により、ゲート電極７の側面にシリサイド層が形成される可能性がある。そのため、熱酸化膜スペーサー８、および、ソース領域４上のゲート酸化膜６を除去する酸化膜エッチングは、ゲート電極７側面の熱酸化膜スペーサー８の消失を抑制可能である異方性エッチングが望ましい。
【００４７】
それから、図２０に示すように、ゲート電極７上およびソース領域４上に、例えば、スパッタ法や蒸着法により、金属膜１３を堆積する。その後、図２１に示すように、窒素やアルゴンなどの不活性ガス中、または、真空中で、第１の熱処理によるシリサイド化反応により、ゲート電極７上部にシリサイド層７ｃ、ソース領域４上部にシリサイド層９を形成する。本実施の形態に係るゲート電極７上部は、珪素層７ａで形成されるため、シリサイド化反応が大きく進行するが、炭化珪素層７ｂにおいて、その反応速度は低減する。こうして、炭化珪素層７ｂは、シリサイド化反応がゲート酸化膜６に到達するのを防ぐ、いわゆるストッパー層の役割をする。そのため、本実施の形態に係るＭＯＳＦＥＴの製造方法によれば、ゲート酸化膜６の信頼性を阻害せずに、ゲート電極７を低抵抗にすることができる。
【００４８】
それから、本実施の形態では、シリサイド層７ｃ，９を形成した後、未反応の金属膜１３を除去する。例えば、塩酸や過酸化水素水との混合液によって、シリサイド化反応で消費されなかった金属膜１３をウェットエッチングによって除去する。その後、実施の形態１と同じ工程を行うことにより、図２２に係るＭＯＳＦＥＴを形成することができる。
【００４９】
以上で説明した図１９に係る工程では、ゲート電極７上部の熱酸化膜スペーサー８を完全に除去した。しかしながら、本実施の形態に係るＭＯＳＦＥＴの製造工程の酸化膜除去工程は、これに限ったものではない。図１８に示したように、ソース領域４上のゲート酸化膜６の厚さは、ゲート電極７上部の熱酸化膜スペーサー８の厚さよりも薄い。そのため、ソース領域４上のゲート酸化膜６のみを完全に除去するのにかかる時間は、ゲート電極７上部の熱酸化膜スペーサー８を完全に除去するのにかかる時間よりも短い。そこで、図２３に示すように、図１８に係る工程の後、ソース領域４上のゲート酸化膜６を完全に除去した時点で、酸化膜除去処理を終了させてもよい。この場合、ゲート電極７上部には、熱酸化膜スペーサー８が薄く残る。
【００５０】
それから、図２４に示すように、ソース領域４上に、例えば、スパッタ法や蒸着法により、金属膜１３を堆積する。その後、窒素やアルゴンなどの不活性ガス中、または、真空中で、第１の熱処理によるシリサイド化反応により、ソース領域４上部にシリサイド層９を形成する。それから、図２５に示すように、シリサイド層９を形成した後、未反応の金属膜１３を除去する。その処理には、例えば、塩酸や過酸化水素水との混合液によって、シリサイド化反応で消費されなかった金属膜１３をウェットエッチングによって除去する。その後、実施の形態１と同じ工程を行うことにより、図２６に係るＭＯＳＦＥＴを形成することができる。
【００５１】
以上のような本実施の形態に係るＭＯＳＦＥＴの製造方法によれば、実施の形態１と同様の効果を得ることができる。また、本実施の形態では、珪素層７ａに炭素をイオン注入して炭化珪素層７ｂを形成する。そのため、イオン注入の加速エネルギーを制御することにより、炭化珪素層７ｂを、珪素層７ａ内の所望の位置に、所望の厚さで簡便に形成することができる。
【図面の簡単な説明】
【００５２】
【図１】実施の形態１にＭＯＳＦＥＴの構成を示す断面図である。
【図２】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図３】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図４】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図５】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図６】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図７】実施の形態１にＭＯＳＦＥＴの製造方法を示す図である。
【図８】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図９】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１０】実施の形態１にＭＯＳＦＥＴの構成を示す断面図である。
【図１１】実施の形態１にＭＯＳＦＥＴの構成を示す鳥瞰図である。
【図１２】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１３】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１４】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１５】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１６】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１７】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１８】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１９】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２０】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２１】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２２】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２３】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２４】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２５】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２６】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【符号の説明】
【００５３】
１ 半導体基板、２ エピタキシャル結晶成長層、３ ウェル領域、４ ソース領域、５ ウェルコンタクト領域、６ ゲート酸化膜、７ ゲート電極、７ａ 珪素層、７ｂ 炭化珪素層、７ｃ，９ シリサイド層、８ 熱酸化膜スペーサー、１０ 層間膜、１１ ソース配線、１２ ドレイン電極、１３ 金属膜、１４ フィールド酸化膜、１５ ゲート配線。
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
既存のＳｉデバイスに取って代わる次世代の高耐圧低損失スイッチングデバイスとして、炭化珪素を用いた電界効果型トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）が注目されている。本素子は、ゲート酸化膜の直上に形成されたゲート電極に印加する電圧を制御することで、炭化珪素とゲート酸化膜との界面に形成されるチャネルの導電性を変化させ、チャネルの両端に接続されたソース／ドレイン電極間に流れる電流のスイッチング動作を行うものである。本デバイスの性能指標の一つに、導通時における素子の電気抵抗（オン抵抗）があげられる。オン抵抗の低減は、素子の熱損失を減らして、より高効率な電気機器を実現することにつながる。オン抵抗は、基板抵抗やチャネル抵抗などの様々な成分に分けることができるが、そのうち、不純物の注入によって炭化珪素中に形成されるソース領域の抵抗が重要であり、その抵抗を下げることが重要である。一方、素子の高速スイッチングを実現するためには、ゲート電極の抵抗を減らすことが重要である。
【０００３】
このように、ソース領域の抵抗、および、ゲート電極の抵抗の低減が必要であるが、これを実現する手法としてサリサイド（self-aligned silicide）が知られており、特許文献１にその一例が示されている。一般的なサリサイドプロセスによれば、ソース領域の炭化珪素と、ゲート電極に用いるポリシリコンとに対して同時にシリサイド化反応を進行させて、それぞれにおいてシリサイド層を形成する。
【０００４】
【特許文献１】特開２００６−２４８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、炭化珪素、ポリシリコンに対する金属の反応速度は一般的に、後者のポリシリコンのほうが、前者の炭化珪素よりも速い。そのため、ゲート電極のポリシリコンの膜厚が十分に厚くない場合には、そのシリサイド化反応がゲート酸化膜まで達し、ゲート酸化膜の絶縁破壊が起こるという問題があった。また、ＭＯＳ界面でのゲート電極のフェルミレベルが変化して、素子のしきい値がばらつくという問題があった。
【０００６】
また、同手法を行う場合、ゲート電極側面におけるシリサイド化反応を抑えるために、シリコン酸化膜やシリコン窒化膜などの絶縁膜からなるスペーサーを、ゲート電極側面に設ける必要がある。一般的に、スペーサーは、ＣＶＤ（Chemical Vapor Deposition）法により堆積した膜を、異方性エッチング（エッチバック）することにより形成される。そのうち、エッチングプロセスでは、オーバーエッチングにより、下地の炭化珪素にダメージを与えないようにするため、エッチング量およびエッチング時間の制御が重要である。そこで、選択性を高めるために、シリコン窒化膜／シリコン酸化膜の二層構造のスペーサーを形成するなど特殊な追加的プロセスが提案されている。しかしながら、プロセスを追加すると、製造コストの増加を招くため、量産プロセスとしては好ましくない。そこで、簡便な手法によってスペーサーを形成する技術の確立が必要であった。
【０００７】
本発明は、上記のような問題点を解決するためになされたものであり、ゲート酸化膜の信頼性を阻害せずに、ゲート電極の低抵抗化を実現可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の第１の局面である半導体装置は、炭化珪素からなり、表面にエピタキシャル結晶成長層が形成された半導体基板と、前記エピタキシャル結晶成長層上部に選択的に形成された第１の導電領域とを備える。そして、前記第１の導電領域上部に選択的に形成された第２の導電領域と、前記第２の導電領域と前記エピタキシャル結晶成長層とに挟まれた前記第１の導電領域の表面を覆うゲート絶縁膜上に形成されたゲート電極とを備える。前記ゲート電極は、珪素層と、炭化珪素層との積層構造からなり、前記ゲート電極上部に形成された第１のシリサイド層をさらに備える。
【０００９】
本発明の第２の局面である半導体装置の製造方法は、（ａ）表面にエピタキシャル結晶成長層が形成された炭化珪素からなる半導体基板を準備する工程と、（ｂ）前記エピタキシャル結晶成長層上部に第１の導電領域を選択的に形成する工程と、（ｃ）前記第１の導電領域上部に第２の導電領域を選択的に形成する工程とを備える。そして、（ｄ）前記第２の導電領域と前記エピタキシャル結晶成長層とに挟まれた前記第１の導電領域の表面を覆うゲート絶縁膜を形成し、当該ゲート絶縁膜上に、珪素層と、炭化珪素層とからなる積層構造を形成し、当該積層構造をパターニングしてゲート電極を形成する工程を備える。そして、（ｅ）前記ゲート電極の表面を熱酸化して熱酸化膜を形成した後に、前記ゲート電極の側面を除く表面に形成された前記熱酸化膜、および、前記第２の導電領域上の前記ゲート絶縁膜を除去する工程を備える。そして、（ｆ）前記工程（ｅ）の後、前記ゲート電極上に金属膜を堆積した後に、第１の熱処理によるシリサイド化反応により、前記ゲート電極上部に第１のシリサイド層を形成する工程を備える。
【発明の効果】
【００１０】
本発明に係る半導体装置およびその製造方法では、珪素層と炭化珪素層とを積層して、ゲート電極を形成した。これにより、ゲート絶縁膜に対するシリサイド化反応の影響を最小限にしつつ、ゲート電極をシリサイド化することができるため、ゲート絶縁膜の信頼性を阻害せずに、ゲート電極を低抵抗にすることができる。
【発明を実施するための最良の形態】
【００１１】
＜実施の形態１＞
本実施の形態に係る半導体装置は、縦型ＭＯＳＦＥＴの炭化珪素半導体装置であるものとする。図１は、本実施の形態に係るＭＯＳＦＥＴの構成を示す断面図であり、ＭＯＳＦＥＴは、半導体基板１と、エピタキシャル結晶成長層２と、ウェル領域３と、ソース領域４と、ウェルコンタクト領域５と、ゲート酸化膜６と、ゲート電極７と、熱酸化膜スペーサー８と、シリサイド層９と、層間膜１０と、ソース配線１１と、ドレイン電極１２とを備える。ゲート電極７は、珪素層７ａと、炭化珪素層７ｂとの積層構造からなる。そして、本実施の形態に係るＭＯＳＦＥＴは、ゲート電極７上部に形成された第１のシリサイド層であるシリサイド層７ｃを備える。
【００１２】
この図１に係るＭＯＳＦＥＴでは、ゲート電極７に電圧が印加されると、エピタキシャル結晶成長層２とソース領域４との間に挟まれたウェル領域３上部にチャネルが形成される。このチャネルにより、ソース領域４とドレイン電極１２とは、ウェル領域３、エピタキシャル結晶成長層２、半導体基板１を介して電気的に接続される。図１に示すＭＯＳＦＥＴは、単位素子であり（以下、本実施の形態に係るＭＯＳＦＥＴを、素子と記すこともある）、実際には、この素子が半導体基板１の水平方向に複数個並列に接続されて構成される。そして、複数接続された素子群外周部には、高耐圧を実現する終端構造がその素子群を取り囲むように別途接続される。
【００１３】
次に、本実施の形態に係るＭＯＳＦＥＴの製造工程について説明する。図２に示すように、炭化珪素からなり、表面にエピタキシャル結晶成長層２が形成された第１導電型の半導体基板１を準備する。本実施の形態では、第１の導電型はｎ型、第２の導電型はｐ型であるものとして説明する。なお、導電型はこれに限ったものではなく、その逆でも構わない。半導体基板１は、ｃ軸方向に対して８°以下に傾斜されていてもよいし、傾斜されていなくてもよく、どのような面方位を持っていてもよい。エピタキシャル結晶成長層２は、第１の導電型（ｎ型）を有する。エピタキシャル結晶成長層２の不純物濃度は、例えば、１×１０13〜１×１０17ｃｍ-3の範囲であり、エピタキシャル結晶成長層２の厚さは、例えば、５〜２００μｍである。
【００１４】
そして、写真製版により加工されたレジストマスクや酸化膜マスクを利用して、例えば、不純物のイオン注入を行い、ウェル領域３と、ソース領域４とを形成する。図２に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、エピタキシャル結晶成長層２上部に、第２の導電領域であるウェル領域３を選択的に形成する。このウェル領域３は、第２の導電型（ｐ型）を有する。この第２の導電型の注入不純物としては、例えば、アルミニュウム、硼素が好適であり、その不純物濃度は、エピタキシャル結晶成長層２の不純物濃度を超えるように、例えば、１×１０16〜１×１０19ｃｍ-3の範囲であることが望ましい。ウェル領域３の深さは、エピタキシャル結晶成長層２を超えないように、例えば、０．３〜２．０μｍの範囲にする。
【００１５】
また、上述したように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ウェル領域３上部に第１の導電領域であるソース領域４を選択的に形成する。このソース領域４は、第１の導電型（ｎ型）を有する。この第１の導電型の注入不純物としては、例えば、窒素、リンが好適であり、その不純物濃度は、ウェル領域３を超える範囲、例えば、１×１０18〜１×１０21ｃｍ-3の範囲であることが望ましい。ソース領域４の深さは、ウェル領域３を超えないようにする。
【００１６】
それから、ウェル領域３への良好な金属接触を実現するために、ウェル領域３よりも濃い不純物濃度を持つウェルコンタクト領域５をイオン注入により形成する。当該イオン注入は、２００℃以上の基板温度で行うことが望ましい。なお、図示しないが、素子活性領域の終端部に、イオン注入により、素子の高耐圧化を実現する第２の導電型（ｐ型）の終端領域を形成しておくことが望ましい。次に、図示しないが、アルゴンや窒素などの不活性ガス中、または、真空中で、例えば、１５００〜２２００℃の温度で、０．５〜６０分の熱処理を行う。これにより、注入された不純物は電気的に活性化する。それから、犠牲酸化による酸化膜形成とフッ酸による酸化膜除去によって、表面変質層を除去して清浄な面を得る。そして、ここでは図示しないが、シリコン酸化膜を形成し、そのシリコン酸化膜をパターニングして、素子活性領域のみを開口してそれ以外を覆うフィールド酸化膜を形成する。このフィールド酸化膜については、後の図で示す。
【００１７】
次に、図３に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ソース領域４とエピタキシャル結晶成長層２とに挟まれたウェル領域３の表面を覆うゲート絶縁膜を形成する。本実施の形態では、このゲート絶縁膜は、ゲート酸化膜６である。ゲート酸化膜６は、例えば、熱酸化法や堆積法によって形成する。形成後、Ｎ2ＯやＮＯを用いた１０００℃以上での熱処理を付加してもよい。
【００１８】
そして、図３に示すように、当該ゲート酸化膜６上に、珪素層７ａと、炭化珪素層７ｂとからなる積層構造を形成し、当該積層構造をパターニングしてゲート電極７を形成する。本実施の形態では、珪素層７ａと炭化珪素層７ｂは、多結晶または非晶質からなり、例えば、ＣＶＤ法によって、ゲート酸化膜６上に順次堆積される。珪素層７ａの厚さは、例えば、１００〜１０００ｎｍであればよく、炭化珪素層７ｂの厚さは、例えば、１０〜１００ｎｍであればよい。また、珪素層７ａおよび炭化珪素層７ｂは、同一導電型を示すように不純物がドーピングされていることが望ましい。なお、炭化珪素層７ｂは、後の工程で、全てまたはその一部がシリサイド層７ｃとなる。
【００１９】
炭化珪素は、一般的に、珪素よりも、シリサイド化反応の速度は遅いが高電気抵抗率を有するため、その膜厚は重要なデバイス設計寸法の一つである。シリサイド化反応は、後工程で形成される金属膜１３における材質の種類、膜厚、シリサイド化反応させる熱処理温度とも関連するが、炭化珪素層７ｂが十分に薄いと、その炭化珪素層７ｂ全てはシリサイド化し、なおかつ、その下の珪素層７ａの一部もシリサイド化する。この場合、炭化珪素層７ｂの一部をシリサイド化する場合よりも、ゲート抵抗の低減が見込める。しかしながら、珪素層７ａにおいてスパイク状に発生するシリサイド化により、ゲート酸化膜６の絶縁破壊やゲートリーク電流の増加など、ゲート酸化膜６の信頼性に影響を及ぼす可能性がある。
【００２０】
一方、炭化珪素層７ｂが十分に厚いと、シリサイド化反応は、炭化珪素層７ｂ中で止まる。この場合、ゲート酸化膜６の信頼性への影響はないが、炭化珪素層７ｂ全てをシリサイド化する場合に比べれば、ゲート抵抗は高くなる。従って、炭化珪素層７ｂの膜厚は、素子の用途に応じて設計することが必要である。なお、例えば、炭化珪素にニッケルを１００ｎｍ堆積して、１０００℃で、１分程度の熱処理を行うと、厚さ１００〜１５０ｎｍの炭素を含むシリサイド層が形成される。
【００２１】
以上のように、珪素層７ａおよび炭化珪素層７ｂを形成した後、写真製版とドライエッチングによってパターニングし、ゲート電極７を形成する。ドライエッチングにおいては、同一ガスを用いて炭化珪素層７ｂ、珪素層７ａを連続的にエッチング処理してもよく、それぞれに適したエッチングガス、例えば、炭化珪素層７ｂに対しては、六フッ化硫黄、珪素層７ａに対しては塩素、に切り替えてエッチング処理を行ってもよい。
【００２２】
次に、図４に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ゲート電極７の表面を熱酸化処理して、熱酸化膜である熱酸化膜スペーサー８を形成する。そして、図５に示すように、ゲート電極７の側面を除く表面に形成された熱酸化膜スペーサー８、および、ソース領域４上のゲート酸化膜６を除去する。以下、この工程について説明する。
【００２３】
まず、図４に示すように、ゲート電極７の表面を熱酸化処理して熱酸化膜スペーサー８を形成する。この処理は、ウェット雰囲気でもよいし、ドライ雰囲気でもよい。図６は、熱酸化膜スペーサー８を形成したときのＭＯＳＦＥＴの断面を拡大した図である。熱酸化膜スペーサー８を形成すると、表面に現れているゲート酸化膜６も同時に酸化されるため、図に示すように、ゲート酸化膜６の厚さｄ１は、元の厚さ（図の破線直線）よりも若干厚くなる。一方、ゲート電極７に注目すると、珪素層７ａの酸化速度と炭化珪素層７ｂの酸化速度は、互いに大きく異なるため、炭化珪素層７ｂの表面に形成される熱酸化膜スペーサー８の厚さｄ２よりも、珪素層７ａの表面に形成される熱酸化膜スペーサー８の厚さｄ３のほうが厚くなる。次の工程であるサリサイドプロセスで生じやすい短絡（ゲート電極７とソース領域４との間の短絡）の防止を考慮すると、珪素層７ａの表面に形成される熱酸化膜スペーサー８の厚さｄ３は、ゲート酸化膜６の厚さの数倍以上が好ましく、１０倍以上がより好ましい。一方、図の破線の丸に示すように、ゲート電極７のエッジ部においては、ゲート酸化膜６およびゲート電極７の酸化が進み、局部的に熱酸化膜スペーサー８が厚くなる。これにより、ＭＯＳＦＥＴ動作時の当該エッジ部におけるゲート電界強度を弱くすることができるため、ゲート酸化膜６の信頼性を向上させることができる。
【００２４】
図７に、ウェット雰囲気で酸化処理したときの珪素および炭化珪素それぞれの酸化膜厚の処理時間／処理温度依存性を示す。例えば、珪素と炭化珪素とを同時に酸化処理し、珪素表面に５００ｎｍの酸化膜を形成したときには、炭化珪素表面には処理温度によらず１５ｎｍ程度しか酸化膜は形成されない。このように、珪素層７ａの酸化速度と炭化珪素層７ｂの酸化速度は、互いに大きく異なるため、図６に示すように、炭化珪素層７ｂの表面に形成される熱酸化膜スペーサー８の厚さｄ２よりも、珪素層７ａの表面に形成される熱酸化膜スペーサー８の厚さｄ３のほうが厚くなる。その結果、炭化珪素層７ｂの水平方向の幅は、珪素層７ａの水平方向の幅よりも大きくなる。
【００２５】
なお、熱酸化による酸化膜形成時の処理温度を高くすれば、所望の膜厚を得るまでの処理時間は短くなる。高い温度で処理可能にする方法として、例えば、炭化珪素製の熱処理炉を用いれば１３００℃程度の処理も可能である。一方、低コスト化のためには低温プロセス化も必要である。しかし、低温プロセスにすれば、酸化速度は減少するため、所望の膜厚を形成する処理時間が増加する。従って、実用的な処理時間で、珪素層７ａを熱酸化し、例えば、２００ｎｍ以上の酸化膜を形成するためには、８００℃以上の処理が好適である。そこで、本実施の形態では、基板温度を８００℃〜１３００℃にして、ゲート電極７の表面を熱酸化することにより、熱酸化膜スペーサー８を形成する。
【００２６】
次に、図５に示したように、ゲート電極７の側面を除く表面に形成された熱酸化膜スペーサー８、および、ソース領域４上のゲート酸化膜６を除去する。この処理は、異方性のあるドライエッチングによることが好ましいが、ウェットエッチングでも構わない。ただし、ウェットエッチングを行うときには、ゲート電極７側面に形成された熱酸化膜スペーサー８が消失しないように注意する必要がある。
【００２７】
それから、図８に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ゲート電極７上に金属膜１３を堆積する。その後に、図９に示すように、第１の熱処理によるシリサイド化反応により、ゲート電極７上部に第１のシリサイド層であるシリサイド層７ｃを形成する。本実施の形態では、ソース領域４上にも金属膜１３を堆積した後に、上述の第１の熱処理によるシリサイド化反応により、ゲート電極７上部にシリサイド層７ｃを形成するとともに、ソース領域４上部に第２のシリサイド層であるシリサイド層９を同時に形成する。また、図９に示すように、本実施の形態では、シリサイド層７ｃは、炭化珪素層７ｂの一部をシリサイド化して形成する。以下、この工程について説明する。
【００２８】
まず、図８に示すように、ゲート酸化膜６を開口して露出したソース領域４とウェルコンタクト領域５、ゲート電極７の炭化珪素層７ｂ、熱酸化膜スペーサー８、フィールド酸化膜と接して、金属膜１３を、例えば、スパッタ法や蒸着法により形成する。金属膜１３の材質としては、炭化珪素および珪素と反応して、低電気抵抗率を持つシリサイド層を形成可能な材質、例えば、ニッケル、チタン、アルミニウム、モリブデン、タングステン、および、それらの複合膜やシリサイド膜でもよい。金属膜１３の厚さは、例えば、１ｎｍから５００ｎｍであればよい。
【００２９】
金属膜１３堆積後、例えば、窒素やアルゴンなどの不活性ガス中、または、真空中で所定の温度で第１の熱処理を行うと、金属膜１３の金属と、炭化珪素層７ｂやソース領域４などの炭化珪素との間にシリサイド化反応が起こり、シリサイド層７ｃ，９が形成される。一方、金属膜１３の金属と、熱酸化膜スペーサー８やフィールド酸化膜などのシリコン酸化膜との間には、シリサイド化反応が起こらないようにする。このようなシリサイド化反応を起こすために、上述の所定の温度は、金属膜１３の金属が、炭化珪素とは反応し、シリコン酸化膜とは反応しない温度、例えば、６００℃から１０００℃の範囲の温度にする。
【００３０】
こうして本実施の形態に係るＭＯＳＦＥＴの製造方法では、低抵抗のシリサイド層７ｃを、ゲート電極７上部に形成するため、ＭＯＳＦＥＴの動作を高速にすることができる。また、低抵抗のシリサイド層９を、ソース領域４の大部分に形成するため、ＭＯＳＦＥＴのソース抵抗を低減することができ、その結果、素子のオン抵抗を低減することができる。
【００３１】
図９に示すように、本実施の形態では、シリサイド層７ｃ，９を形成した後、未反応の金属膜１３を除去する。例えば、塩酸や過酸化水素水との混合液によって、シリサイド化反応で消費されなかった金属膜１３をウェットエッチングによって除去する。その後、本実施の形態では、シリサイド層７ｃ，９を形成した第１の熱処理の温度よりも高い温度の第２の熱処理を行う。これにより、シリサイド層７ｃ，９の抵抗をさらに低くすることができる。
【００３２】
次に、図１に示すように、層間膜１０を、例えば、ＣＶＤ法によって堆積し、ソースコンタクトホールを形成する。ここで、ソースコンタクトホールの形成には、ドライエッチングによることが好ましい。そのエッチングの終点検出には、シリサイド層に含まれる金属からのプラズマ発光信号をモニターする。これにより、エッチングの終点検出が容易になり、オーバーエッチングによる素子の不具合発生を抑えることができる。なお、上述のような本実施の形態の製造工程によれば、層間膜１０堆積後に、シリサイド化反応に伴う高温熱処理工程を行わない。そのため、シリコン酸化膜に比べれば比較的耐熱性は悪いが、比誘電率は小さい材料、例えば、ポーラスシリカやＳｉＯＣ、有機膜などのいわゆるｌｏｗ−ｋ膜を、層間膜１０に用いることができる。仮に、層間膜１０にｌｏｗ−ｋ膜を用いた場合には、ゲート電極７／ソース領域４間の容量を減少させることができ、素子の動作を高速にすることができる。
【００３３】
図１０は、素子の終端近傍の構成を示す断面図であり、図１１は、素子の終端近傍の構成を示す鳥瞰図である。図１０に示すように、層間膜１０を堆積した後、例えば、スパッタや蒸着によって形成した、例えば、Ａｌからなる金属膜をパターニングして、ソース配線１１およびゲート配線１５を形成する。同様に、ドレイン電極１２を、半導体基板１の裏面に形成する。こうして、ＭＯＳＦＥＴが完成する。ソース領域４上部に形成されたシリサイド層９上には、ソース配線１１が形成される。
【００３４】
図１１に示すように、ゲート電極７上部のシリサイド層７ｃは、図の左側において、ゲート配線１５と電気的に接続されている。本実施の形態では、図１０に示すように、ゲート電極７は、フィールド酸化膜１４の上部まで延設されており、フィールド酸化膜１４上側のシリサイド層７ｃ上に、ゲート配線１５が形成される。また、図１１に示すように、シリサイド層７ｃは、各ソースコンタクトホールを取り囲むように形成される。
【００３５】
以上のような本実施の形態に係るＭＯＳＦＥＴの製造方法によれば、珪素層７ａと、ポリシリコンに比べてシリサイド化反応速度が遅い炭化珪素層７ｂとを積層して、ゲート電極７を形成する。このように構成することにより、ゲート電極７の炭化珪素層７ｂが、過剰なシリサイド化反応を防ぐため、ゲート酸化膜６に対するシリサイド化反応の影響を最小限にすることができる。こうして、ゲート酸化膜６の信頼性を阻害せずに、ゲート電極７に低抵抗なシリサイド層７ｃを形成することができ、その結果、素子の動作を高速にすることができる。また、本実施の形態では、ＣＶＤ法などを用いずに、ゲート電極７の珪素層７ａおよび炭化珪素層７ｂを熱酸化して、ゲート電極７側面に熱酸化膜スペーサー８を自己整合的に形成する。このように、簡便なプロセスによってスペーサーを形成するため、製造コストを低減することができ、また、ＣＶＤ法による成膜が不要であるため原料を削減することができる。
【００３６】
なお、本実施の形態に係るシリサイド層７ｃは、炭化珪素層７ｂの一部をシリサイド化して形成する。しかしこれに限ったものではなく、シリサイド層７ｃは、炭化珪素層７ｂの全部をシリサイド化して形成してもよい。そして、シリサイド層７ｃの水平方向の幅は、珪素層７ａの水平方向の幅よりも大きくしてもよい。この場合、炭化珪素層７ｂの一部をシリサイド化する場合よりも、さらにゲート抵抗の低減が見込める。
【００３７】
また、本実施の形態に係るＭＯＳＦＥＴの製造方法では、ソース領域４の大部分に、低抵抗なシリサイド層９を形成する。これにより、素子のオン抵抗を低減することができる。
【００３８】
また、本実施の形態に係るＭＯＳＦＥＴの製造方法では、金属膜１３を除去した後に、シリサイド層７ｃ，９を形成した第１の熱処理の温度よりも高い温度の第２の熱処理を行う。これにより、シリサイド層７ｃ，９の抵抗をさらに低減することができる。
【００３９】
また、本実施の形態に係るＭＯＳＦＥＴの製造方法では、基板温度を８００℃〜１３００℃にして、ゲート電極７の表面を熱酸化して、熱酸化膜スペーサー８を形成する。これにより、実効的な処理時間で、十分に厚い熱酸化膜スペーサー８を珪素層７ａ表面に形成することができる。
【００４０】
＜実施の形態２＞
実施の形態１で説明した図４に係る工程では、ゲート電極７の表面を熱酸化処理して、熱酸化膜スペーサー８を形成した。本実施の形態に係るＭＯＳＦＥＴの製造方法では、その工程において、Ｎ2Ｏの雰囲気、または、ＮＯと酸素とが混合された雰囲気で、ゲート電極７の表面を熱酸化することにより、熱酸化膜スペーサー８を形成する。以下の実施の形態に係るＭＯＳＦＥＴの製造方法の工程のうち、新たに説明しない工程については、実施の形態１と同じであるものとする。
【００４１】
このような本実施の形態に係るＭＯＳＦＥＴの製造方法によれば、実施の形態１と同様の効果を得ることができる。また、本実施の形態では、熱酸化膜スペーサー８を、Ｎ2Ｏの雰囲気、または、ＮＯと酸素とが混合された雰囲気で形成する。そのため、酸化によってＭＯＳ界面に生じた欠陥を、窒素でパッシベーションして、修復することができる。その結果、ＭＯＳ界面特性の劣化を抑制し、良好なＭＯＳ界面を維持することができる。
【００４２】
＜実施の形態３＞
本実施の形態に係るＭＯＳＦＥＴの製造方法では、まず、実施の形態１の図２に係る工程と同じ工程を行った後、図１２に示すように、実施の形態１と同様にゲート酸化膜６を形成する。そして、図１３に示すように、ゲート酸化膜６上に、例えば、ＣＶＤ法によって、珪素層７ａを形成する。珪素層７ａは、例えば、多結晶、または、非晶質で形成する。珪素層７ａの厚さは、例えば、１００〜１０００ｎｍであればよく、さらに、ｎ型またはｐ型を示す不純物がドーピングされていることが望ましい。
【００４３】
そして、図１４に示すように、珪素層７ａに炭素（Ｃ）をイオン注入して、炭化珪素層７ｂを形成する。炭素は、珪素層７ａの平面視全面に亘って注入してもよく、写真製版によるレジストマスクを用いて、ゲート電極７となる部分にのみ注入してもよい。図１４に係る工程では、珪素層７ａ上部近傍で炭素濃度がピークとなるように調整した加速エネルギーでイオン注入することにより、珪素層７ａ上部に局在させた炭化珪素層７ｂを形成している。なお、炭素濃度のピーク値は、例えば、１×１０19ｃｍ-3以上となるように行うことが望ましい。このようにすることで、炭素未注入領域である珪素層７ａの酸化速度およびシリサイド化反応速度と異なる炭化珪素層７ｂを形成することができる。それから、図１５に示すように、実施の形態１と同様、写真製版とドライエッチングによってパターニングし、ゲート電極７を形成する。その後、実施の形態１の図４に係る工程以降の工程と同様の工程を行うことにより、図１に示すＭＯＳＦＥＴを形成することができる。
【００４４】
以上で説明した図１４に係る工程では、珪素層７ａ上部近傍で炭素濃度がピークとなるように調整した加速エネルギーでイオン注入することにより、珪素層７ａ上部に炭化珪素層７ｂを形成した。しかしながら、本実施の形態に係るＭＯＳＦＥＴの製造工程のイオン注入工程は、これに限ったものではない。図１６に係るイオン注入工程では、図１３に係る工程の後、珪素層７ａの厚み方向の中央近傍で、炭素濃度がピークとなるように調整した加速エネルギーでイオン注入することにより、珪素層７ａ中央部に局在させた炭化珪素層７ｂを形成する。なお、ここでの炭素濃度のピーク値は、例えば、１×１０19ｃｍ-3以上となるように行うことが望ましい。それから、図１７に示すように、実施の形態１と同様、写真製版とドライエッチングによってパターニングし、ゲート電極７を形成する。
【００４５】
次に、図１８に示すように、本実施の形態に係るＭＯＳＦＥＴの製造方法では、実施の形態１と同様に、ゲート電極７の表面を熱酸化処理して、熱酸化膜スペーサー８を形成する。珪素層７ａの酸化速度と炭化珪素層７ｂの酸化速度は異なるため、炭化珪素層７ｂ表面に形成される熱酸化膜スペーサー８は、炭化珪素層７ｂの上層および下層である珪素層７ａ表面に形成される熱酸化膜スペーサー８よりも厚くなる。
【００４６】
ここで、熱酸化膜スペーサー８形成前のゲート電極７上部は、実施の形態１では炭化珪素層７ｂが形成されていたが、それと異なり、本実施の形態では、珪素層７ａが形成される。そのため、上述の熱酸化処理により、ゲート電極７上部に形成される熱酸化膜スペーサー８は、実施の形態１に係るゲート電極７上部に形成される熱酸化膜スペーサー８よりも厚くなる。そのため、図１９に示すように、ゲート電極７上部の熱酸化膜スペーサー８を完全に除去するためには、実施の形態１よりも、酸化膜エッチング処理を行う時間を長くする必要がある。しかし、酸化膜エッチング処理の時間を長くすると、ゲート電極７側面の熱酸化膜スペーサー８の薄い部分が消失し、次工程で行うシリサイド化反応により、ゲート電極７の側面にシリサイド層が形成される可能性がある。そのため、熱酸化膜スペーサー８、および、ソース領域４上のゲート酸化膜６を除去する酸化膜エッチングは、ゲート電極７側面の熱酸化膜スペーサー８の消失を抑制可能である異方性エッチングが望ましい。
【００４７】
それから、図２０に示すように、ゲート電極７上およびソース領域４上に、例えば、スパッタ法や蒸着法により、金属膜１３を堆積する。その後、図２１に示すように、窒素やアルゴンなどの不活性ガス中、または、真空中で、第１の熱処理によるシリサイド化反応により、ゲート電極７上部にシリサイド層７ｃ、ソース領域４上部にシリサイド層９を形成する。本実施の形態に係るゲート電極７上部は、珪素層７ａで形成されるため、シリサイド化反応が大きく進行するが、炭化珪素層７ｂにおいて、その反応速度は低減する。こうして、炭化珪素層７ｂは、シリサイド化反応がゲート酸化膜６に到達するのを防ぐ、いわゆるストッパー層の役割をする。そのため、本実施の形態に係るＭＯＳＦＥＴの製造方法によれば、ゲート酸化膜６の信頼性を阻害せずに、ゲート電極７を低抵抗にすることができる。
【００４８】
それから、本実施の形態では、シリサイド層７ｃ，９を形成した後、未反応の金属膜１３を除去する。例えば、塩酸や過酸化水素水との混合液によって、シリサイド化反応で消費されなかった金属膜１３をウェットエッチングによって除去する。その後、実施の形態１と同じ工程を行うことにより、図２２に係るＭＯＳＦＥＴを形成することができる。
【００４９】
以上で説明した図１９に係る工程では、ゲート電極７上部の熱酸化膜スペーサー８を完全に除去した。しかしながら、本実施の形態に係るＭＯＳＦＥＴの製造工程の酸化膜除去工程は、これに限ったものではない。図１８に示したように、ソース領域４上のゲート酸化膜６の厚さは、ゲート電極７上部の熱酸化膜スペーサー８の厚さよりも薄い。そのため、ソース領域４上のゲート酸化膜６のみを完全に除去するのにかかる時間は、ゲート電極７上部の熱酸化膜スペーサー８を完全に除去するのにかかる時間よりも短い。そこで、図２３に示すように、図１８に係る工程の後、ソース領域４上のゲート酸化膜６を完全に除去した時点で、酸化膜除去処理を終了させてもよい。この場合、ゲート電極７上部には、熱酸化膜スペーサー８が薄く残る。
【００５０】
それから、図２４に示すように、ソース領域４上に、例えば、スパッタ法や蒸着法により、金属膜１３を堆積する。その後、窒素やアルゴンなどの不活性ガス中、または、真空中で、第１の熱処理によるシリサイド化反応により、ソース領域４上部にシリサイド層９を形成する。それから、図２５に示すように、シリサイド層９を形成した後、未反応の金属膜１３を除去する。その処理には、例えば、塩酸や過酸化水素水との混合液によって、シリサイド化反応で消費されなかった金属膜１３をウェットエッチングによって除去する。その後、実施の形態１と同じ工程を行うことにより、図２６に係るＭＯＳＦＥＴを形成することができる。
【００５１】
以上のような本実施の形態に係るＭＯＳＦＥＴの製造方法によれば、実施の形態１と同様の効果を得ることができる。また、本実施の形態では、珪素層７ａに炭素をイオン注入して炭化珪素層７ｂを形成する。そのため、イオン注入の加速エネルギーを制御することにより、炭化珪素層７ｂを、珪素層７ａ内の所望の位置に、所望の厚さで簡便に形成することができる。
【図面の簡単な説明】
【００５２】
【図１】実施の形態１にＭＯＳＦＥＴの構成を示す断面図である。
【図２】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図３】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図４】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図５】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図６】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図７】実施の形態１にＭＯＳＦＥＴの製造方法を示す図である。
【図８】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図９】実施の形態１にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１０】実施の形態１にＭＯＳＦＥＴの構成を示す断面図である。
【図１１】実施の形態１にＭＯＳＦＥＴの構成を示す鳥瞰図である。
【図１２】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１３】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１４】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１５】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１６】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１７】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１８】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図１９】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２０】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２１】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２２】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２３】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２４】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２５】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【図２６】実施の形態３にＭＯＳＦＥＴの製造方法を示す断面図である。
【符号の説明】
【００５３】
１ 半導体基板、２ エピタキシャル結晶成長層、３ ウェル領域、４ ソース領域、５ ウェルコンタクト領域、６ ゲート酸化膜、７ ゲート電極、７ａ 珪素層、７ｂ 炭化珪素層、７ｃ，９ シリサイド層、８ 熱酸化膜スペーサー、１０ 層間膜、１１ ソース配線、１２ ドレイン電極、１３ 金属膜、１４ フィールド酸化膜、１５ ゲート配線。
【特許請求の範囲】
【請求項１】
炭化珪素からなり、表面にエピタキシャル結晶成長層が形成された半導体基板と、
前記エピタキシャル結晶成長層上部に選択的に形成された第１の導電領域と、
前記第１の導電領域上部に選択的に形成された第２の導電領域と、
前記第２の導電領域と前記エピタキシャル結晶成長層とに挟まれた前記第１の導電領域の表面を覆うゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート電極は、珪素層と、炭化珪素層との積層構造からなり、
前記ゲート電極上部に形成された第１のシリサイド層をさらに備える、
半導体装置。
【請求項２】
前記炭化珪素層の水平方向の幅は、前記珪素層の水平方向の幅よりも大きい、
請求項１に記載の半導体装置。
【請求項３】
前記第１のシリサイド層は、前記炭化珪素層全部をシリサイド化して形成された、
請求項１に記載の半導体装置。
【請求項４】
前記第１のシリサイド層の水平方向の幅は、前記珪素層の水平方向の幅よりも大きい、
請求項３に記載の半導体装置。
【請求項５】
前記第２の導電領域上部に形成された第２のシリサイド層をさらに備える、
請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
（ａ）表面にエピタキシャル結晶成長層が形成された炭化珪素からなる半導体基板を準備する工程と、
（ｂ）前記エピタキシャル結晶成長層上部に第１の導電領域を選択的に形成する工程と、
（ｃ）前記第１の導電領域上部に第２の導電領域を選択的に形成する工程と、
（ｄ）前記第２の導電領域と前記エピタキシャル結晶成長層とに挟まれた前記第１の導電領域の表面を覆うゲート絶縁膜を形成し、当該ゲート絶縁膜上に、珪素層と、炭化珪素層とからなる積層構造を形成し、当該積層構造をパターニングしてゲート電極を形成する工程と、
（ｅ）前記ゲート電極の表面を熱酸化して熱酸化膜を形成した後に、前記ゲート電極の側面を除く表面に形成された前記熱酸化膜、および、前記第２の導電領域上の前記ゲート絶縁膜を除去する工程と、
（ｆ）前記工程（ｅ）の後、前記ゲート電極上に金属膜を堆積した後に、第１の熱処理によるシリサイド化反応により、前記ゲート電極上部に第１のシリサイド層を形成する工程とを備える、
半導体装置の製造方法。
【請求項７】
前記工程（ｆ）において、
前記第２の導電領域上に前記金属膜を堆積した後に、前記第１の熱処理によるシリサイド化反応により、前記第１のシリサイド層を形成するとともに、前記第２の導電領域上部に第２のシリサイド層を同時に形成する、
請求項６に記載の半導体装置の製造方法。
【請求項８】
（ｇ）前記工程（ｆ）の後、未反応の前記金属膜を除去する工程と、
（ｈ）前項工程（ｇ）の後、前記第１の熱処理の温度よりも高い温度の第２の熱処理を行う工程とをさらに備える、
請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｅ）において、基板温度を８００℃〜１３００℃にして前記ゲート電極の表面を熱酸化することにより、前記熱酸化膜を形成する、
請求項６乃至請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）において、Ｎ2Ｏの雰囲気で前記ゲート電極の表面を熱酸化することにより、前記熱酸化膜を形成する、
請求項６乃至請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）において、ＮＯと酸素とが混合された雰囲気で前記ゲート電極の表面を熱酸化することにより、前記熱酸化膜を形成する、
請求項６乃至請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｄ）は、
（ｄ−１）前記ゲート絶縁膜上に前記珪素層を形成する工程と、
（ｄ−２）前記珪素層に炭素をイオン注入して前記炭化珪素層を形成する工程とを含む、
請求項６乃至請求項１１のいずれかに記載の半導体装置の製造方法。
【請求項１】
炭化珪素からなり、表面にエピタキシャル結晶成長層が形成された半導体基板と、
前記エピタキシャル結晶成長層上部に選択的に形成された第１の導電領域と、
前記第１の導電領域上部に選択的に形成された第２の導電領域と、
前記第２の導電領域と前記エピタキシャル結晶成長層とに挟まれた前記第１の導電領域の表面を覆うゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート電極は、珪素層と、炭化珪素層との積層構造からなり、
前記ゲート電極上部に形成された第１のシリサイド層をさらに備える、
半導体装置。
【請求項２】
前記炭化珪素層の水平方向の幅は、前記珪素層の水平方向の幅よりも大きい、
請求項１に記載の半導体装置。
【請求項３】
前記第１のシリサイド層は、前記炭化珪素層全部をシリサイド化して形成された、
請求項１に記載の半導体装置。
【請求項４】
前記第１のシリサイド層の水平方向の幅は、前記珪素層の水平方向の幅よりも大きい、
請求項３に記載の半導体装置。
【請求項５】
前記第２の導電領域上部に形成された第２のシリサイド層をさらに備える、
請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
（ａ）表面にエピタキシャル結晶成長層が形成された炭化珪素からなる半導体基板を準備する工程と、
（ｂ）前記エピタキシャル結晶成長層上部に第１の導電領域を選択的に形成する工程と、
（ｃ）前記第１の導電領域上部に第２の導電領域を選択的に形成する工程と、
（ｄ）前記第２の導電領域と前記エピタキシャル結晶成長層とに挟まれた前記第１の導電領域の表面を覆うゲート絶縁膜を形成し、当該ゲート絶縁膜上に、珪素層と、炭化珪素層とからなる積層構造を形成し、当該積層構造をパターニングしてゲート電極を形成する工程と、
（ｅ）前記ゲート電極の表面を熱酸化して熱酸化膜を形成した後に、前記ゲート電極の側面を除く表面に形成された前記熱酸化膜、および、前記第２の導電領域上の前記ゲート絶縁膜を除去する工程と、
（ｆ）前記工程（ｅ）の後、前記ゲート電極上に金属膜を堆積した後に、第１の熱処理によるシリサイド化反応により、前記ゲート電極上部に第１のシリサイド層を形成する工程とを備える、
半導体装置の製造方法。
【請求項７】
前記工程（ｆ）において、
前記第２の導電領域上に前記金属膜を堆積した後に、前記第１の熱処理によるシリサイド化反応により、前記第１のシリサイド層を形成するとともに、前記第２の導電領域上部に第２のシリサイド層を同時に形成する、
請求項６に記載の半導体装置の製造方法。
【請求項８】
（ｇ）前記工程（ｆ）の後、未反応の前記金属膜を除去する工程と、
（ｈ）前項工程（ｇ）の後、前記第１の熱処理の温度よりも高い温度の第２の熱処理を行う工程とをさらに備える、
請求項６または請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（ｅ）において、基板温度を８００℃〜１３００℃にして前記ゲート電極の表面を熱酸化することにより、前記熱酸化膜を形成する、
請求項６乃至請求項８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記工程（ｅ）において、Ｎ2Ｏの雰囲気で前記ゲート電極の表面を熱酸化することにより、前記熱酸化膜を形成する、
請求項６乃至請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｅ）において、ＮＯと酸素とが混合された雰囲気で前記ゲート電極の表面を熱酸化することにより、前記熱酸化膜を形成する、
請求項６乃至請求項９のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｄ）は、
（ｄ−１）前記ゲート絶縁膜上に前記珪素層を形成する工程と、
（ｄ−２）前記珪素層に炭素をイオン注入して前記炭化珪素層を形成する工程とを含む、
請求項６乃至請求項１１のいずれかに記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２００９−２５３０７２（Ｐ２００９−２５３０７２Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−１００１８７（Ｐ２００８−１００１８７）
【出願日】平成２０年４月８日（２００８．４．８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月８日（２００８．４．８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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