【課題】トランジスタ間接続配線が吊りワード線と短絡してしまうのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置するピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央の位置で、第１の方向（Ｘ）へ延在して配置された吊りワード線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつ吊りワード線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】デジタル回路と高周波回路とを混載した半導体装置において、デジタル回路の微細化を進めつつ、高周波回路の配線間容量を小さくする。
【解決手段】高周波回路１００の第１トランジスタ１２０，１４０の第１ゲート電極１２４，１４４から第１コンタクト１６２，１６６までの距離ａは、デジタル回路２００の第２トランジスタ２２０，２４０の第２ゲート電極２２４，２４４から第２コンタクト２６２，２６６までの距離ｂより大きい。第１コンタクト１６２，１６６は第１トランジスタ１２０，１４０のドレイン１２６，１４６に接続しており、第２コンタクト２６２，２６６は第２トランジスタ２２０，２４０のドレイン２２６，２４６に接続している。 （もっと読む）

【課題】従来の光学素子に電界効果トランジスタを適用するとき、ＰＮ接合部の光リークを抑えるために、トランジスタの周囲に遮光領域を設定する必要が有り、回路面積が大きくなるという課題があった。また、反射光に対して遮光性が十分でないという問題があった。
【解決手段】本発明の電界効果トランジスタは、ゲート電極上に、ＰＮ接合部に平面的に重なるように遮光部材を有する。この遮光部材により、ＰＮ接合部を遮光することができる。また、電界効果トランジスタ面積が増大しないため、回路の面積を小さく設定できる。 （もっと読む）

【課題】ゲート酸化膜の信頼性を阻害せずに、ゲート電極の低抵抗化を実現可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、炭化珪素からなり、表面にエピタキシャル結晶成長層２が形成された半導体基板１と、エピタキシャル結晶成長層２上部に選択的に形成されたウェル領域３とを備える。そして、ウェル領域３上部に選択的に形成されたソース領域４と、ソース領域４とエピタキシャル結晶成長層２とに挟まれたウェル領域３の表面を覆うゲート絶縁膜６上に形成されたゲート電極７とを備える。ゲート電極７は、珪素層７ａと、炭化珪素層７ｂとの積層構造からなり、ゲート電極７上部に形成されたシリサイド層７ｃをさらに備える。 （もっと読む）

【課題】ＬＤＭＯＳＦＥＴの出力電力および負荷効率を向上させる。
【解決手段】相対的に上層のソース配線である配線２９Ａは、ＲＦパワーモジュールの電流容量を満たすために厚い膜厚で形成し、１層目のソース配線である配線２４Ａは、配線２９Ａの膜厚の半分以下の膜厚で形成し、相対的に膜厚の厚い配線２９Ａではゲート電極７上を覆わずに、相対的に膜厚の薄い配線２４Ａでゲート電極７上を覆ってゲート電極７とドレイン配線との間をシールドする構造としてソース、ドレイン間の寄生容量（Ｃｄｓ）を低減する。 （もっと読む）

【課題】特性異常の発生を低減することのできるリセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法を提供すること。
【解決手段】半導体シリコン基板の活性領域に設けられた第一のリセスおよび素子分離領域に設けられた第二のリセスと、リセスチャネル構造を有するトランジスタと、を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に設けられたゲート電極を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】寄生容量が低減され、優れた高周波特性を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、基板と、ゲート絶縁膜と、ゲート電極と、ドレイン領域およびソース領域と、基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上または上方に形成された第２の層間絶縁膜とを備えている。ドレイン領域はゲート電極とゲート長方向に離れて形成されている。第１の層間絶縁膜上には、ゲート電極とドレイン領域との間に設けられたフィールドプレートと、ゲート電極に接続され、ソース領域を跨いで延びる金属膜とが形成され、第２の層間絶縁膜上にはゲート電極を跨いでフィールドプレートの上方およびソース領域の上方を被い、フィールドプレートに接続された金属膜１７ｂが形成される。 （もっと読む）

【課題】出力特性劣化などの不具合の発生を抑え、良好な信頼性を得ることが可能な電界効果トランジスタを提供する。
【解決手段】化合物半導体基板１１に形成される動作領域１２、動作領域１２上に形成されるゲート電極１３と、動作領域１２上にゲート電極１３を挟んで交互に形成されるソース電極１４及びドレイン電極１５と、外部回路と接続されるためのボンディングパッド１８、１９と、ソース電極１４又はドレイン電極１５と接続される電極接続部２０ａと、ボンディングパッド１８、１９と接続されるパッド接続部２０ｂと、電極接続部２０ａ及びパッド接続部２０ｂ間を接続する空中配線部２０ｃを有するエアブリッジ２０を備え、夫々エアブリッジ２０の幅方向の断面において、電極接続部２０ａの断面積が、空中配線部２０ｃの断面積以下及び／又は電極接続部の幅が、空中配線部の幅より狭いことを特徴とする。 （もっと読む）

【課題】短チャネル効果を抑制できる構造であり、しきい値電圧を制御でき、電流駆動力に優れ、高速動作が可能なマルチフィンＦＥＴを有する半導体装置を提供することである。
【解決手段】上記の課題を解決した半導体装置の１態様は、半導体基板上に設けられたソース領域及びドレイン領域と、前記ソース領域及びドレイン領域を接続する複数のフィンと、前記半導体基板の上方に設けられ、前記各フィンを覆って設けられたゲート電極と、前記ソース領域若しくはドレイン領域から前記ゲート電極に向けて張り出し、隣接するフィンに接続して形成された張出し領域と、前記ゲート電極に接続する複数のパッド電極と、前記複数のパッド電極を接続する配線とを具備する。 （もっと読む）

【課題】選択的無電解蒸着法を利用した埋め込みビットラインの形成方法を提供する。
【解決手段】埋め込みビットラインの形成方法は、基板をエッチングして形成されたビットライン用溝に無電解金属層を選択的に形成し、シリサイド工程を行ってビットライン用溝の内部にシリサイド膜を形成する。 （もっと読む）

メタル構造（７０）を具備したＲＦパワートランジスタは、ドレインパッド（７２）、及びドレインパッドから延在する複数の金属ドレインフィンガー（７４）を有する。少なくとも１つの金属ドレインフィンガーは１つ以上の金属区画（７４−１、７４−２、１００−１、１００−２、１００−３）を有し、各金属区画は、バンブーレジーム内に維持された金属幅を有する１つ以上の金属ブランチ（５４−１、５４−２、１１６−１、１１６−２、１１６−１１、１１６−２１、１１６−４１）を含む。

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【課題】応力印加膜の膜厚の増大が容易な半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置が，半導体基板，ゲート絶縁膜，ゲート電極，ゲート側壁絶縁膜，層間絶縁膜，配線層，層間接続部，応力印加膜と，を具備する。この応力印加膜は，半導体基板と層間絶縁膜との間に配置される第１の部分と，ゲート電極と層間絶縁膜との間に配置される第２の部分と，ゲート側壁絶縁膜と層間絶縁膜との間に配置される第３の部分と，貫通孔の内面と層間接続部との間に配置される第４の部分と，を有し，かつ半導体基板に応力を印加する。 （もっと読む）

【課題】従来の半導体装置においては、チップ面積の縮小という面で改善の余地がある。
【解決手段】半導体装置１は、評価用トランジスタ１０（第１の特性評価用素子）、評価用トランジスタ（第２の特性評価用素子）、測定パッド３０（第１の測定パッド）、および測定パッド４０（第２の測定パッド）を備えている。測定パッド３０と測定パッド４０とは、配線層中の相異なる層に設けられている。 （もっと読む）

本発明のＭＯＳトランジスタ（１）は、ゲート電極（１０）、チャネル領域（４）、ドレインコンタクト領域（６）、および、前記チャネル領域（４）と前記ドレインコンタクト領域（６）とを相互に接続するドレイン拡張領域（７）を具える。前記ＭＯＳトランジスタ（１）は、前記ドレイン拡張領域（７）の上方に延在するシールド層（１１）をさらに具える。このシールド層（１１）と前記ドレイン拡張領域（７）との間の距離は、前記ゲート電極（１０）から前記ドレインコンタクト領域（６）へ向かう方向に増加する。このような方法で、前記ＭＯＳトランジスタ（１）の横方向破壊電圧は、ＭＯＳトランジスタが基地局アプリケーションにおいて用いられるものよりも高い供給電圧のためのブロードキャストアプリケーションの耐久性要求を満足することができるレベルまで増加する。
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【課題】 酸化膜と窒化膜の多層膜よりなるサイドウォールを有する半導体装置において、サイドウォールを構成する酸化膜がコンタクトエッチングの際にエッチングされてゲート電極の側面が露出するのを防ぐことができる半導体装置を得る。
【解決手段】 半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極上に形成された第１の窒化膜と、ゲート電極及び第１の窒化膜の側面に順番に形成された第１の酸化膜、第２の窒化膜、第２の酸化膜及び第３の窒化膜からなるサイドウォールとを有し、第１の窒化膜は、上部の外径が下部の外径よりも小さく、第１の酸化膜のゲート電極の側面にある部分は、上面から見て第２の窒化膜で覆われ、第２の酸化膜のゲート電極の側面にある部分は、上面から見て第３の窒化膜で覆われている。 （もっと読む）

【課題】 高電圧駆動のＭＩＳトランジスタを有する半導体装置であって、耐圧の向上と、微細化の向上が図られた半導体装置を提供する。
【解決手段】 本発明の半導体装置は、半導体層１０と、
前記半導体層１０の上方に設けられたゲート絶縁層２０と、
前記ゲート絶縁層２０の上方に設けられたゲート電極２２と、
前記半導体層１０に設けられたソース領域またはドレイン領域となる不純物領域２８ａ，ｂと、
前記ゲート電極２２と電気的に接続されたフィールドプレート電極４４と、
前記フィールドプレート電極４４を覆う絶縁層と、を含み、
前記絶縁層は、比誘電率が異なる領域を有し、比誘電率が高い領域は、前記導電層の一の端部に接している。 （もっと読む）

【課題】
酸化シリコン層、窒化シリコン層の積層ライナを備えたＳＴＩを有し、帯電を低減できる半導体装置およびその製造方法を提供する。
【解決手段】
半導体装置は、シリコン基板と、前記シリコン基板の表面から下方に向かって形成され、前記シリコン基板の表面に活性領域を画定するトレンチと、前記トレンチの内壁を覆う酸化シリコン層の第１ライナ層と、前記第１ライナ層の上に形成された窒化シリコン層の第２ライナ層と、前記第２ライナ層の上に形成され、前記トレンチを埋める絶縁物の素子分離領域と、前記活性領域に形成されたｐチャネルＭＯＳトランジスタと、前記ｐチャネルＭＯＳトランジスタを覆って，前記シリコン基板上方に形成され，紫外光遮蔽能を有さない窒化シリコン層のコンタクトエッチストッパ層と、前記コンタクトエッチストッパ層の上方に形成され、紫外光遮蔽能を有する窒化シリコン層の遮光膜と、を有する。 （もっと読む）