リセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法
【課題】特性異常の発生を低減することのできるリセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法を提供すること。
【解決手段】半導体シリコン基板の活性領域に設けられた第一のリセスおよび素子分離領域に設けられた第二のリセスと、リセスチャネル構造を有するトランジスタと、を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に設けられたゲート電極を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置およびその製造方法。
【解決手段】半導体シリコン基板の活性領域に設けられた第一のリセスおよび素子分離領域に設けられた第二のリセスと、リセスチャネル構造を有するトランジスタと、を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に設けられたゲート電極を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置およびその製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセス（溝）チャネル構造を有するトランジスタを含む半導体装置およびその製造方法に関し、
さらに詳しくは、リセスチャネル構造を有する電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
図２４に半導体装置に通常含まれるトランジスタの模式要部斜視図を示す。
図２４に示されるトランジスタ１００は、ゲート絶縁膜５を介してｐ型半導体シリコン基板１上に形成されたゲート電極６と、前記ゲート電極６に対応する一対のソース・ドレイン領域２，３を有するものである。また、前記半導体シリコン基板１にはＳＴＩ（Shallow Trench Isolation）と呼ばれる、酸化シリコン等からなる素子間分離膜４が設けられている。
図２４に示される様にこのトランジスタ１００はＭＯＳＦＥＴ構造を有するものである。
ここで参照符号Ｌはチャネル長を示す。このチャネル長は、前記ソース領域２と前記ドレイン領域３との間の最短距離を表すものである。
また、参照符号Ｗはチャネル幅を示す。このチャネル幅は、前記チャネル長と直角方向のチャネル領域の幅を表すものである。
【０００３】
上記の様な従来型のトランジスタに対し、近年フィンチャネル構造を有するトランジスタが半導体装置に使用されるようになってきている。
図２５は、フィンチャネル構造を有するトランジスタの模式部分要部斜視図を示したものである。
このトランジスタ１０１には、半導体シリコン基板１上に酸化シリコン等からなる素子間分離膜４が設けられ、その内部を貫通してフィン状の半導体シリコン基板１の部分がフィン状に設けられている。さらにこのフィン状の半導体シリコン基板１を取り囲む様に、ゲート絶縁膜５を介してゲート電極６が設けられている。
先の図２４に示されるトランジスタ１００の場合はゲート電極６が平面構造であるのに対し、この図２５に示されるトランジスタ１０１の場合はゲート電極６が立体構造となっている。
このため、前記トランジスタ１０１の場合は前記フィン状の半導体シリコン基板１の両側面および上面の三方向からチャネル領域を制御することが可能となる。この構造により、フィンチャネル構造を有するトランジスタの場合は従来型の平面構造を有するトランジスタに比較して、より特性に優れたトランジスタが得られるとされる。
【０００４】
しかしながら、図２４に示されるトランジスタ１００および図２５に示されるトランジスタ１０１共に、そのソース領域２からドレイン領域３までの最短距離、すなわちチャネル長Ｌ（図２４参照）は前記ゲート電極６の幅により決定される。
従って、トランジスタを含む半導体装置の小型化、高密度化が進展した場合は前記チャネル長Ｌの減少が避けられず、前記チャネル長Ｌの減少に伴う閾値電圧の変動、サブスレショールド特性の劣化等を伴う短チャネル効果等が問題となる。
【０００５】
また、図２５に示したトランジスタ１０１を改良したフィンチャネル構造を有するトランジスタとして、ゲート絶縁膜５を介してゲート電極６により外側から前記フィン状の半導体シリコン基板１を覆うことに加えて、前記フィン状の半導体シリコン基板１内部にゲート絶縁膜５を介してゲート電極６を設ける構造が提案されている（特許文献１）。
図２６は前記トランジスタ１０１を改良したフィンチャネル構造を有するトランジスタ１０２の模式部分要部斜視図を示したものである。
また図２７はトランジスタ１０１を改良したフィンチャネル構造を有するトランジスタ１０２の模式部分要部断面図を示したものである。
なお、図２６および図２７に示した参照符号１〜７の意味は図２５において対応するそれぞれの各参照符号の場合と同様である。
図２６に示される様に、前記トランジスタ１０２のゲート電極６は、前記フィン状の半導体シリコン１を外部から覆う様に設けられると共に、前記フィン状の半導体シリコン基板１の中央上部から前記フィン状の半導体シリコン基板１中央内部方向にゲート電極の部分６ａが設けられている。
【０００６】
この状態をさらに具体的に示したものが図２７である。図２７の断面図に示した通り、前記トランジスタ１０２には、前記フィン状の半導体シリコン基板１の中央内部にゲート絶縁膜５を介してゲート電極６ａが設けられている。
前記トランジスタ１０２は、図２５に示した前記トランジスタ１０１の場合と比較して、前記ゲート絶縁膜５を介してフィン状の半導体シリコン基板１に接触する前記ゲート電極６の表面積が増加するため、さらに特性に優れたトランジスタが得られるとされる。
【０００７】
しかしながら、図２６および図２７に示される前記トランジスタ１０２の場合も、前記チャネル長Ｌが前記ゲート電極６の幅により決定されるという点では先の図２５に示される前記トランジスタ１０１の場合と同様であり、前記チャネル長Ｌの減少に伴う短チャネル効果等の問題が依然残る。
【０００８】
一方、上記の様なフィンチャネル構造を有するトランジスタとは異なる構造を有する、リセスチャネル構造を有するトランジスタが半導体装置に使用されるようになってきている。
図２８は、リセスチャネル構造を有するトランジスタの模式部分要部断面図を示したものである。
先の図２４に示される従来型の平面構造を有するトランジスタ１００と比較して、図２８に示される前記リセスチャネル構造を有するトランジスタ１０３は、ゲート電極６とゲート絶縁膜５とが前記半導体シリコン基板１の内部にその断面がＵ字形状となる様に埋め込まれている点が異なる。
なお、図２８における各参照符号１〜６の意味は図２４において対応する各参照符号１〜６の場合とそれぞれ同様である。
【０００９】
この様に図２８に示されるトランジスタ１０３の場合は、チャネルが前記ゲート絶縁膜５の断面のＵ字形状の外周を迂回して形成されるため、前記ソース領域２からドレイン領域３までの最短距離、すなわちチャネル長Ｌは、前記トランジスタ１００〜１０２の場合と比較して長くなる。
このため、トランジスタを含む半導体装置の小型化、高密度化が進展した場合でも、前記リセスチャネル構造を有するトランジスタを使用すれば、チャネル長が短くなることによる短チャネル効果等の弊害を効果的に防止することができるとされる。
【特許文献１】特開２００６−１３５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図２８に示される前記リセスチャネル構造を有するトランジスタ１０３は、従来型の平面構造を有するトランジスタ１００と比較してその構造が複雑である。このため前記トランジスタ１０３を製造する際の製造工程が前記トランジスタ１００を製造する際の製造工程と比較して多くなる場合があり、製造工程における配線設置の不具合による前記トランジスタ１０３の特性異常が発生する問題があった。
【００１１】
本発明の目的は、特性異常の発生を低減することのできるリセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明者は前記課題を解決すべく鋭意検討した結果、
半導体シリコン基板の表面領域に設けられた活性領域に第一のリセスを設け、この第一のリセスに設置されたゲート電極の部分と、
半導体シリコン基板の表面領域に設けられた素子分離領域に第二のリセスを設け、この第二のリセスに設置されたゲート電極の部分と、
が、前記活性領域と前記素子分離領域との境界面と同一の面で、それぞれ互いに電気的に接続されているリセスチャネル構造を有するトランジスタを含む半導体装置が本発明の目的に適うことを見出し、本発明を完成するに至った。
【００１３】
すなわち本発明は、
［１］半導体シリコン基板と、
前記半導体シリコン基板の表面領域に設けられた活性領域および素子分離領域と、
前記活性領域に設けられた第一のリセスと、
前記素子分離領域に設けられた第二のリセスと、
リセスチャネル構造を有するトランジスタと、
を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に接して設けられたゲート絶縁膜、前記ゲート絶縁膜に接して設けられたゲート電極、および前記活性領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置を提供するものである。
【００１４】
また本発明は、
［２］前記第二のリセスの深さが、前記半導体シリコン基板表面を基準として、前記第一のリセスの深さの７０〜３００％の範囲にあることを特徴とする、上記［１］に記載の半導体装置を提供するものである。
【００１５】
また本発明は、
［３］前記第一のリセス内部に設けられた前記ゲート電極の部分は、前記活性領域と前記素子分離領域との境界面と同一の面に接する部分のうち、７０〜１００％の面積が前記第二のリセス内部に設けられた前記ゲート電極の部分と互いに電気的に接続されていることを特徴とする、上記［１］または［２］に記載の半導体装置を提供するものである。
【００１６】
また本発明は、
［４］上記［１］〜［３］のいずれかに記載された半導体装置を製造する方法であって、
活性領域同士を電気的に分離するための素子分離領域を半導体シリコン基板に形成する工程（１）と、
前記素子分離領域に第二のリセスを形成する工程（２）と、
前記活性領域に第一のリセスを形成する工程（３）と、
前記第一のリセス内部にゲート絶縁膜を形成した後に、前記第二のリセス内部および前記第一のリセス内部を含む全面に導電材料を成膜した後にパターニングし、これをゲート電極とする工程（４）と、
を少なくとも有する、半導体装置の製造方法を提供するものである。
【００１７】
また本発明は、
［５］前記半導体シリコン基板の表面を基準として、前記第二のリセスの深さが、前記第一のリセスの深さの７０〜３００％の範囲となる様に、前記第一のリセスと前記第二のリセスとが互いに連結されていることを特徴とする、上記［４］に記載の半導体装置の製造方法を提供するものである。
【００１８】
また本発明は、
［６］前記第一のリセスと前記第二のリセスとが、互いに連結されている面を基準として、前記第一のリセス断面の７０〜１００％の面積が前記第二のリセス断面の面積と重複する様に、前記第一のリセスと前記第二のリセスとが互いに連結されていることを特徴とする、上記［４］または［５］に記載の半導体装置の製造方法を提供するものである。
【００１９】
また本発明は、
［７］上記［４］〜［６］のいずれかに記載の製造方法により得られた半導体装置を提供するものである。
【００２０】
また本発明は、
［８］上記［４］〜［６］または［７］のいずれかに記載の半導体装置を搭載した電子機器を提供するものである。
【発明の効果】
【００２１】
本発明によれば、特性異常の発生を低減することのできるリセスチャネル構造を有するトランジスタを含む半導体装置を提供することができる。
また本発明の製造方法によれば、従来のリセスチャネル構造を有するトランジスタの製造方法に比べて工程数を削減することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の半導体装置について以下に図面を参照しつつ詳細に説明する。
図１は、本発明の第一の実施態様である半導体装置１１０を例示した模式要部平面図である。
図１に例示される様に、半導体シリコン基板の表面領域に活性領域３０および素子分離領域４０が形成されている。さらに図１の縦方向にワード線１０が一定間隔をおいて平行に形成され、図１の横方向にビット線２０が一定間隔をおいて平行に形成されている。
また、前記活性領域３０の所定の位置に、図１に例示される様に、ノードコンタクト７０およびビットコンタクト７２が設けられていて、前記ビットコンタクト７２により、前記活性領域３０と前記ビット線２０とが電気的に結合されている。
前記ノードコンタクト７０はキャパシタ等（図示せず）と電気的に結合されている。
なお、前記ワード線１０は、後述するリセスチャネル構造を有するトランジスタのゲート電極と一体のものとして形成されている。
【００２３】
図２は、図１の一点破線Ａ−Ａ’の位置により前記半導体装置１１０を切断した断面を例示した模式要部断面図である。
図２に例示される様に、前記半導体シリコン基板１の表面領域に活性領域３０と素子分離領域４０とが設けられている。
ここで前記半導体シリコン基板１の表面領域とは、リセスチャネル構造を有するトランジスタ等の半導体素子を形成するための前記半導体シリコン基板１表面近傍の活性領域やこれらの半導体素子等を区画するための前記半導体シリコン基板１表面近傍の素子分離領域が形成されている領域を意味する。
また、活性領域とは、前記半導体シリコン基板１上であって、ソース、ドレイン領域などの不純物拡散層領域、トランジスタのチャネル領域、その他の半導体素子等を形成する領域、すなわち、素子分離領域以外の領域を意味する。
【００２４】
前記半導体シリコン基板１はホウ素等のｐ型不純物を含む単結晶シリコン等からなるものであり、市販品として入手可能である。
【００２５】
前記活性領域３０にはリセスチャネル構造を有するトランジスタ２００が形成されている。
このリセスチャネル構造を有するトランジスタ２００は、前記活性領域３０に設けられた第一のリセス３００ 、前記第一のリセス３００内部に接して設けられたゲート絶縁膜５、前記ゲート絶縁膜５に接して設けられたゲート電極６、および前記活性領域３０であって前記ゲート電極６の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域を有するものである。
【００２６】
前記ゲート絶縁膜５は酸化シリコン等から形成されている。
また前記ゲート電極６は、ホウ素等のｐ型不純物やリン等のｎ型不純物を含むポリシリコン６０、タングステン等の金属６２等から形成されている。
前記ゲート電極６の上部には窒化シリコン等からなる絶縁膜６６が形成されている。また前記ゲート電極６に接して窒化シリコン等からなるサイドウォール６４が形成されていて、前記ゲート電極６はノードコンタクト７０、ビットコンタクト７２等から絶縁されている。
【００２７】
また前記ソース・ドレイン領域は前記活性領域３０にリン等のｎ型不純物を自己整合的に導入することにより形成されるものであり、それぞれソース領域２およびドレイン領域３として図２に例示されている。
【００２８】
前記ソース領域２の上部表面には前記ノードコンタクト７０が形成されていて、キャパシタ等（図示せず）と電気的に接続されている。
前記ドレイン領域３の上部表面には前記ビットコンタクト７２が設けられていて、上部に別途設けられたビット線２０（図示せず。図１参照）と電気的に接続されている。
また、参照符号７４は、酸化シリコン等からなる層間絶縁膜を例示したものである。
【００２９】
一方、前記素子分離領域４０には素子間分離膜４１が設けられており、さらに第二のリセス４００が設けられている。そしてこの第二のリセス４００には素子分離領域上のゲート電極１２の部分が埋設されている。
また、前記素子分離領域上のゲート電極１２は、ホウ素等のｐ型不純物やリン等のｎ型不純物を含むポリシリコン６１、タングステン等の金属６３等から形成されている。
【００３０】
図３は、図２の一点破線Ｃ−Ｃ’の位置により前記半導体装置１１０を切断した断面のうち、前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分とを例示した模式要部断面図であり、図１の一点破線Ｂ−Ｂ’により前記半導体装置１１０を切断した断面に対応するものである。
なお、これらの前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分とが一体となって、先の図１に例示されるワード線１０が形成されている。
【００３１】
図３に示した一点破線Ｄ−Ｄ’およびＥ−Ｅ’は、前記素子分離領域４０と前記活性領域３０との境界面と同じ面の位置をそれぞれ示したものである。
【００３２】
図３のうち、一点破線Ｄ−Ｄ’より左側のポリシリコン６１，タングステン６３は前記素子分離領域上のゲート電極１２の部分を形成するものであり、一点破線Ｄ−Ｄ’およびＥ−Ｅ’間のポリシリコン６０，タングステン６２は活性領域上の前記ゲート電極６の部分を形成するものであり、一点破線Ｄ−Ｄ’より右側のポリシリコン６１，タングステン６３は前記素子分離領域上のゲート電極１２の部分を形成するものである。
【００３３】
前記素子分離領域上のゲート電極１２の部分は前記素子間分離膜４１を貫いて形成されていて、前記活性領域上のゲート電極６の部分に対して、前記素子分離領域４０と前記活性領域との境界面と同じ面において電気的に接続されている。
【００３４】
前記活性領域上のゲート電極６の部分の下部にはゲート絶縁膜５が形成されている。また、活性領域上のゲート電極６部分の上部および素子分離領域上のゲート電極１２部分の上部には窒化シリコン等からなる絶縁膜６６が形成されている。
【００３５】
また、前記絶縁膜６６上部には層間絶縁膜７４が形成されている。また、これらの活性領域上のゲート電極６、素子分離領域上のゲート電極１２のさらに上部には、ビット線２０等が形成されている。前記素子分離領域上のゲート電極１２と前記ビット線２０との位置関係は例示であり、実際にはこれらの間にビットコンタクト、ノードコンタクト、キャパシタ等が形成されている（図示せず）。
【００３６】
なお、前記半導体装置１１０では、前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分とは同一材料により一体的に形成されている。このため、前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との間には図３等に示されている境界を示す境界線や境界面は実際には存在しない。
【００３７】
図４は、図３の一点破線Ｄ−Ｄ’の位置により前記半導体装置１１０を切断した断面のうち、前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部斜視図である。
図４に例示される様に、前記第一のリセス３００内部に設けられた前記活性領域上のゲート電極６の部分と、前記第二のリセス４００内部に設けられた前記分離領域上のゲート電極１２の部分とは、前記活性領域３０と前記素子分離領域４０との境界面５００と同一の面で互いに電気的に接続されている。
【００３８】
ここで前記境界面とは、先の図２等に例示される様に、前記半導体シリコン基板１の表面領域に設けられた活性領域３０と、前記半導体シリコン基板の表面領域に設けられた素子分離領域４０とが互いに接触する面のことを意味するが、図３に示された一点破線Ｄ−Ｄ’により前記半導体装置１１０を切断した面が図４の場合の前記境界面に対応するものであり、参照符号５００として例示されている。
【００３９】
この前記境界面と同じ面５００を貫いて前記活性領域上のゲート電極６の部分と、前記素子分離領域上のゲート電極１２の部分とが互いに電気的に接続されている。この関係は以下の各実施態様の場合も同様である。
【００４０】
前記半導体装置１１０の場合は、図４に例示する通り、前記第一のリセス３００内部に設けられた活性領域上の前記ゲート電極６部分の断面と、前記第二のリセス４００内部に設けられた前記素子分離領域上のゲート電極１２部分の断面とは、前記境界面と同一の面を基準として、ほぼ同形の形状を有している。
【００４１】
前記第二のリセス４００の深さは、前記半導体シリコン１表面を基準として、前記第一のリセス３００の深さとほぼ同じである。
【００４２】
また前記第一のリセス３００内部に設けられた活性領域上の前記ゲート電極６の部分の断面のうち１００％の面積が、前記第二のリセス内部に設けられた前記素子分離領域上のゲート電極１２の部分の断面と互いに電気的に接続されている。
【００４３】
次に本発明の第二の実施態様である半導体装置１２０について説明する。
前記半導体装置１２０の構成は、先に例示した半導体装置１１０と比較して、前記ゲート電極１２の断面形状が異なる他は前記半導体装置１１０の場合と同様である。
【００４４】
図５は先の図３に対応するものであり、第二の実施態様である半導体装置１２０の前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部断面図である。
また、図６は先の図４に対応するものであり、第二の実施態様である半導体装置１２０のうち前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部斜視図である。
【００４５】
図５および図６における各参照符号の意味は、図３および図４における各参照符号の意味とそれぞれ同様である。
【００４６】
図６に例示される前記半導体装置１２０（図５参照）の前記第二のリセス４０１の深さは、前記半導体シリコン１表面を基準として、前記第一のリセス３０１の深さの１．１倍、即ち１１０％となっている。
また図６に例示される様に、前記半導体装置１２０の前記第一のリセス３００内部に設けられた前記活性領域上のゲート電極６の部分の断面のうち１００％の面積が、前記第二のリセス４０１内部に設けられた前記素子分離領域上のゲート電極１２の部分の断面と互いに電気的に接続されている。
【００４７】
次に本発明の第三の実施態様である半導体装置１３０について説明する。
前記半導体装置１３０は、先に例示した半導体装置１１０と比較して、前記ゲート電極１２の断面形状が異なる他は前記半導体装置１１０の場合と同様である。
【００４８】
図７は先の図３に対応するものであり、第三の実施態様である半導体装置１３０の前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部断面図である。
また、図８は先の図４に対応するものであり、第三の実施態様である半導体装置１３０のうち前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部斜視図である。
【００４９】
図７および図８における各参照符号の意味は、図３および図４における各参照符号の意味とそれぞれ同様である。
【００５０】
図８に例示される様に、前記半導体装置１３０（図７参照）の前記第二のリセス４０２の深さは、前記半導体シリコン１表面を基準として、前記第一のリセス３０２の深さの０．９倍、即ち９０％となっている。
また図８に例示される様に、前記半導体装置１３０の前記第一のリセス３０２内部に設けられた前記活性領域上のゲート電極６の部分の断面のうち９０〜９４％の面積が、前記第二のリセス４０２内部に設けられた前記素子分離領域上のゲート電極１２の部分の断面と互いに電気的に接続されている。
【００５１】
前記活性領域上のゲート電極６の断面のうち、どの程度の面積が前記素子分離領域上のゲート電極１２の部分の断面と互いに電気的に接続されているかは、それぞれの断面形状、前記第一のリセス３０２の深さおよび前記第二のリセス４０２の深さに依存する。
【００５２】
本発明の半導体装置は、前記半導体シリコン表面を基準として、前記第二のリセスの深さが前記第一のリセスの深さの７０〜３００％の範囲にあることが好ましく、９０〜１５０％の範囲にあることがさらに好ましく、１００〜１３０％の範囲にあることがさらに好ましい。
前記範囲を７０〜３００％の範囲とすることにより、リセスチャネル構造を有するトランジスタの特性異常を低減することができる。
【００５３】
また、本発明の半導体装置は、前記活性領域と前記素子分離領域との境界面と同一の面に接する、前記第一のリセス内部に設けられた前記ゲート電極の部分のうち、７０〜１００％の範囲の面積が前記第二のリセス内部に設けられた前記ゲート電極の部分と互いに電気的に接続されていることが好ましく、８０〜１００％の範囲にあることがより好ましく、９０〜１００％の範囲にあることがさらに好ましい。
前記範囲を７０〜１００％の範囲とすることにより、リセスチャネル構造を有するトランジスタの特性異常を低減することができる。
【００５４】
本発明の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）として好適に使用することができ、電子・電気分野のコンピュータ、通信機器等の各種電子機器に使用することができる。
【００５５】
次に実施例により本発明をさらに詳細に説明するが、本発明はこれらの実施例により何ら限定されるものではない。
【実施例１】
【００５６】
以下、添付した図面に基づき、本発明の第一の実施態様について、図９〜図１３の一連の工程断面図を用いて説明する。
図９は、本発明の第一の実施態様である半導体装置１１０の製造工程を説明するための模式要部断面図である。
【００５７】
ｐ型半導体シリコン基板１の所定の表面領域の素子分離領域４０に酸化シリコンからなる素子間分離膜４１を形成する。この素子間分離膜４１は、活性領域同士を電気的に分離するためのものである。
続いて、前記ｐ型半導体シリコン基板１表面に酸化シリコンからなる絶縁膜４２を形成し、次いで、窒化シリコンからなる絶縁膜４４を形成する。
前記酸化シリコンからなる絶縁膜４２は、例えば、熱酸化法によって形成することができる。また、前記窒化シリコンからなる絶縁膜４４は、通常低圧ＣＶＤ法（化学気相成長法；Chemical Vapor Deposition）を用いて成膜する。原料ガスとしてジクロロシランとアンモニアを用いることにより、前記窒化シリコンからなる絶縁膜４４を形成することができる。
【００５８】
次に前記窒化シリコンからなる絶縁膜４４の表面にフォトレジスト層４６を形成する。
このフォトレジスト層４６に公知のリソグラフィ法により開口パターンを形成し、この開口パターンをマスクとして、前記窒化シリコンからなる絶縁膜４４に開口部４８を形成する。
なお前記フォトレジスト層４６はアッシング工程等により除去することができる。
【００５９】
図１０は、本発明の第一の実施例である半導体装置１１０の製造工程のうち、前記素子間分離膜４１に第二のリセス４００を形成する工程を説明するための模式要部断面図である。各参照符号の意味は図９の場合と同様である。
先に形成した前記窒化シリコンからなる絶縁膜４４の開口部４８から、反応性イオンエッチング等の異方性エッチングにより第二のリセス４００を形成する。
【００６０】
この際、例えば、ＣＦ４（またはＣＨＦ３もしくはＣ４Ｆ８）／Ｏ２／Ａｒ等のエッチング用ガスを使用して、Ａｒの流量が２０％となる様にして、圧力を５０〜１００ｍＴｏｒｒ、高周波パワーを３０００Ｗ、バイアスを２０００Ｗとして反応性イオンエッチングを行うことにより、前記半導体シリコン基板１の単結晶シリコンを残したまま、前記素子分離領域４０の酸化シリコンだけを除去することができる。
この工程により前記第二のリセス４００を形成することができる。
【００６１】
図１１は、本発明の第一の実施例である半導体装置１１０の製造工程のうち、前記活性領域３０に第一のリセス３００を形成する工程を説明するための模式要部断面図である。各参照符号の意味は図９の場合と同様である。
先に形成した前記窒化シリコンからなる絶縁膜４４の開口部４８から、例えば塩素ガスを少なくとも含むガスを用いるプラズマエッチング法を行うことにより前記素子間分離膜４１の酸化シリコンをエッチングすることなく、前記半導体シリコン基板１の単結晶シリコンだけをエッチングすることができる。
【００６２】
この工程により、前記活性領域３０であって、前記第二のリセス４００と連結する位置に第一のリセス３００を形成することができる。
以上の工程により、第一のリセス、および第二のリセスが、マトリックス状に複数隣接して配置された活性領域および素子分離領域上を縦断するように、一続きに延在する形状として形成される。
【００６３】
図１２は、前記第一のリセス３００と前記第二のリセス４００との関係を説明するための模式要部斜視図である。
【００６４】
前記第一のリセス３００と前記第二のリセス４００とは互いに同一の面５００で連結されていて、この互いに連結されている面５００を基準として、前記第一のリセス断面の１００％の面積が、前記第二のリセス断面の面積と重複している。
【００６５】
ここで図１２に示した参照符号Ａは素子分離領域を示し、参照符号Ｂは活性領域を示し、および参照符号５００は前記素子分離領域と前記活性領域との境界面を示すものである。
また、前記第一のリセス３００の深さと前記第二のリセス４００の深さとは、前記半導体シリコン基板１の表面を基準として略同一である。
【００６６】
図１３は、本発明の第一の実施例である半導体装置１１０の製造工程を説明するための模式要部断面図である。
まず、図１１に示された工程に続いて、前記窒化シリコンからなる絶縁膜４４をホットリン酸を用いて除去する。続いて、前記第一のリセス３００内部に接して、酸化シリコン等からなるゲート絶縁膜５を形成する。
次に、前記第一のリセス３００内部および第二のリセス４００内部を含む全面にＣＶＤ法によりポリシリコンを成膜し、続いて、ＭＯＣＶＤ法（有機金属気相成長法；Metal Organic Chemical Vapor Deposition）等によりタングステンを成膜する。
続いて、窒化シリコンからなる絶縁膜を全面に形成した後、このポリシリコン、タングステン、シリコン窒化膜の積層膜上に、リソグラフィ法によりレジストパターンを設けた後これをマスクにして異方性ドライエッチングを施し、シリコン窒化膜、タングステン、およびポリシリコンを順次エッチング除去し、ポリシリコン６０、６１、タングステン６２、６３からなるゲート電極６の上部に窒化シリコンが設置された構造を形成する。
以上の工程により、前記半導体装置１１０に含まれるリセスチャネル構造を有するトランジスタに対応する前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分とが同時に一体的に形成される。
【００６７】
このポリシリコン６０，６１の堆積は、通常低圧ＣＶＤ装置を用いて行う。原料ガスとしてモノシランに加えてホスフィン（ＰＨ３）を同時に供給し、前記ポリシリコン６０，６１に不純物としてリンを含有させる。
５８０℃以上の温度で形成された前記ポリシリコン６０，６１は多結晶状態であり、十分にリンがドープされているため、導電性を示す。
以上の工程により、第一のリセスおよび第二のリセス内に埋め込まれたゲート電極６が、マトリックス状に複数隣接して配置された活性領域および素子分離領域上を縦断するように、一続きに一体的に延在する構造として形成される。
【００６８】
続いて、ＣＶＤ法等により、窒化シリコンからなる絶縁膜をゲート電極６上を含む全面に形成した後、この窒化シリコンからなる絶縁膜を公知の異方性ドライエッチングを用いてエッチバックすることにより、ゲート電極の側面に窒化シリコンからなるサイドウォール６４を形成することができる。
以上の工程により、ゲート電極６の半導体基板１表面より上側の部分が、窒化シリコン膜６６と窒化シリコンからなるサイドウォール６４によって囲まれた構造を形成することができる。
【００６９】
次に、このゲート電極６、およびサイドウォール６４をマスクとして、前記活性領域３０にリン、ヒ素等のｎ型不純物を導入することにより、ソース領域２およびドレイン領域３を自己整合的に形成することができる。不純物の導入はイオン注入法により行われる。
この工程により、リセスチャネル構造を有するトランジスタ２００を形成することができる。
【００７０】
さらに前記半導体シリコン基板１上にノードコンタクト７０、ビットコンタクト７２、ビット線（図示せず）等の上部配線構造を形成することにより、本発明の第一の実施態様である半導体装置１１０を製造することができる。
【実施例２】
【００７１】
本発明の第二の実施態様について、図１４の工程断面図を用いて説明する。
図１４は、本発明の第二の実施態様である半導体装置１２０の製造工程を説明するための模式要部断面図である。図１４における各参照符号の意味は図１０の場合と同様である。
実施例２は、前記第二のリセス４０１深さを、前記半導体シリコン基板１の表面を基準として、第一のリセス３０１の深さと比較して１．１倍とした他は実施例１の場合と同様である。
【００７２】
図１５は、前記第一のリセス３０１および前記第二のリセス４０１との関係を説明するための模式要部斜視図である。参照符号Ａ，Ｂおよび５００の意味は図１２（実施例１）の場合と同様である。
前記第一のリセス３０１と前記第二のリセス４０１とは互いに連結されていて、この互いに連結されている面を基準として、前記第一のリセス３０１断面の１００％の面積が、前記第二のリセス４０１断面の面積と重複している。
【００７３】
以下、実施例１の場合と同様にして本発明の第二の実施態様である半導体装置１２０を得ることができる。
【実施例３】
【００７４】
本発明の第三の実施態様について、図１６の工程断面図を用いて説明する。
図１６は、本発明の第三の実施態様である半導体装置１３０の製造工程を説明するための模式要部断面図である。
実施例３は、前記第二のリセス４０２の深さを、前記半導体シリコン基板１の表面を基準として、第一のリセス３０２の深さと比較して０．９倍とした他は、実施例１の場合と同様である。
【００７５】
図１７は、前記第一のリセス３０２および前記第二のリセス４０２との関係を説明するための模式要部斜視図である。参照符号Ａ，Ｂおよび５００の意味は図１２（実施例１）の場合と同様である。
前記第一のリセス３０２と前記第二のリセス４０２とは互いに連結されていて、この互いに連結されている面を基準として、前記第一のリセス３０２断面の９０〜９４％の面積が、前記第二のリセス４０２断面の面積と重複している。
【００７６】
以下、実施例１の場合と同様の工程により本発明の第三の実施態様である半導体装置１３０を得ることができる。
【比較例】
【００７７】
次に比較例について図１８〜図２３の一連の工程断面図を用いて説明する。
図１８は、比較例である半導体装置１４０の製造工程を説明するための模式要部断面図である。
ｐ型半導体シリコン基板１の所定の表面領域の素子分離領域４０に酸化シリコンからなる素子間分離膜４１を形成する。続いて、前記ｐ型半導体シリコン基板１表面に酸化シリコンからなる絶縁膜４２を形成し、前記ｐ型半導体シリコン基板１表面に実施例１の場合と同様に窒化シリコンからなる絶縁膜４４を形成する。
【００７８】
次に実施例１の場合と同様に前記窒化シリコンからなる絶縁膜４４に開口部４８を形成する。
なお前記フォトレジスト層４６はアッシング工程等により除去することができる。
【００７９】
図１９は、比較例である半導体装置１４０の製造工程のうち、活性領域３０に第一のリセス３１０を形成する工程を説明するための模式要部断面図である。
先に形成した前記窒化シリコンからなる絶縁膜４４の開口部４８から、例えば塩素ガスを少なくとも含むガスを用いるプラズマエッチング法により、前記素子間分離膜４１の酸化シリコンを残したまま、前記半導体シリコン基板１の単結晶シリコンをエッチングすることができる。
この工程により、前記活性領域３０に第一のリセス３１０を形成することができる。
【００８０】
図２０は、図１９の一点破線Ｆ−Ｆ’の位置により前記半導体装置１３０を切断した状態を示した模式要部断面図である。
図２０によれば、活性領域３０のうち、エッチングされなかった単結晶シリコン部分８０が残存していることが分かる。
【００８１】
この単結晶シリコン部分８０が残存していると、この単結晶シリコン部分８０がサブチャネルとして機能することから、得られたリセスチャネル構造を有するトランジスタの特性が低下し、例えば、オフリーク電流の増加等が見られる。
このトランジスタの特性低下を防止するため、前記単結晶シリコン部分８０を酸化して酸化シリコンとした後、フッ酸を用いたウエットエッチング工程によりこの前記単結晶シリコン部分８０を除去した。
【００８２】
図２１および図２２は、それぞれフッ酸を用いたウエットエッチングにより前記単結晶シリコン部分８０を除去した後の状態を示す模式要部断面図である。ここで図２１は先の図２０と同じ方向から観察した状態を表した模式要部断面図であり、図２２は先の図１９と同じ方向から観察した断面を表した模式要部断面図である。
【００８３】
図２１に示される様に、前記ウエットエッチング工程により、前記単結晶シリコン部分８０の多くを除去することができるものの、その全てを除去することは容易ではなかった。
なお、本比較例では、活性領域と素子分離領域との境界面６００は保持されたままであり、この境界面６００を貫通するリセスを前記素子分離領域側に設けていない。
【００８４】
また前記単結晶シリコン部分７０を除去する工程の影響により、図２２に示される様に、前記素子分離領域４０上部にビット線方向（図２２では左右方向）に侵食部分４１０が形成された。
【００８５】
図２３は実施例１の場合と同様にして得られた前記半導体装置１３０を示した模式要部断面図である。各参照符号の意味は、図１３の場合と同様である。
前記侵食部分４１０の影響により、素子分離領域上のゲート電極１２は裾が広がるため、ノードコンタクト７０との間で短絡が生じ、リセスチャネル構造を有するトランジスタの特性低下が観察された。
【００８６】
以上、本実施例１〜３と比較例との対比に示される様に、本発明の半導体装置の場合はゲート電極とノードコンタクトとの短絡がなく、またサブチャネルも存在しないことから、前記半導体装置に含まれるリセスチャネル構造を有するトランジスタは良好な特性を示す。
【００８７】
また、残存している単結晶シリコン部分８０（図２０参照）を除去するウエットエッチング工程を別途設ける必要がないことから簡便な工程で本発明の半導体装置を製造することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第一の実施態様である半導体装置を例示した模式要部平面図である。
【図２】図１の一点破線Ａ−Ａ’の位置により半導体装置を切断した状態を例示した模式要部断面図である。
【図３】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部断面図である（第一の実施態様）。
【図４】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部斜視図である（第一の実施態様）。
【図５】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部断面図である（第二の実施態様）。
【図６】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部斜視図である（第二の実施態様）。
【図７】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部断面図である（第三の実施態様）。
【図８】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部斜視図である（第三の実施態様）。
【図９】本発明の第一の実施態様である半導体装置の製造工程を説明するための模式要部断面図である。
【図１０】本発明の第一の実施例である半導体装置の製造工程のうち、素子分離領域に第二のリセスを形成する工程を説明するための模式要部断面図である。
【図１１】本発明の第一の実施例である半導体装置の製造工程のうち、活性領域に第一のリセスを形成する工程を説明するための模式要部断面図である。
【図１２】第一のリセスおよび第二のリセスとの関係を説明するための模式要部斜視図である。
【図１３】本発明の第一の実施例である半導体装置の製造工程を説明するための模式要部断面図である。
【図１４】本発明の第二の実施態様である半導体装置の製造工程を説明するための模式要部断面図である。
【図１５】第一のリセスおよび前記第二のリセスとの関係を説明するための模式要部斜視図である。
【図１６】本発明の第三の実施態様である半導体装置の製造工程を説明するための模式要部断面図である。
【図１７】第一のリセスおよび前記第二のリセスとの関係を説明するための模式要部斜視図である。
【図１８】比較例である半導体装置の製造工程を説明するための模式要部断面図である。
【図１９】比較例である半導体装置の製造工程のうち、活性領域に第一のリセスを形成する工程を説明するための模式要部断面図である。
【図２０】図１９の一点破線Ｆ−Ｆ’の位置により半導体装置を切断した断面を示した模式要部断面図である。
【図２１】フッ酸を用いたウエットエッチングにより単結晶シリコン部分を除去した後の状態を示す模式要部断面図である。
【図２２】フッ酸を用いたウエットエッチングにより単結晶シリコン部分を除去した後の状態を示す模式要部断面図である。
【図２３】比較例の半導体装置を示した模式要部断面図である。
【図２４】半導体装置に通常含まれるトランジスタの模式要部斜視図である。
【図２５】フィンチャネル構造を有するトランジスタの模式部分要部斜視図である。
【図２６】改良したフィンチャネル構造を有するトランジスタの模式部分要部斜視図を示したものである。
【図２７】改良したフィンチャネル構造を有するトランジスタの模式部分要部断面図を示したものである。
【図２８】リセスチャネル構造を有するトランジスタの模式部分要部断面図を示したものである。
【符号の説明】
【００８９】
１ 半導体シリコン基板
２ ソース領域
３ ドレイン領域
４，４１ 素子間分離膜
５ ゲート絶縁膜
６ ゲート電極
６ａ 活性領域上のゲート電極
１０ ワード線
１２ 素子分離領域上のゲート電極
２０ ビット線
３０，Ｂ 活性領域
４０，Ａ 素子分離領域
４２，４４，６６ 絶縁膜
４６ フォトレジスト層
４８ 開口部
６０，６１ ポリシリコン
６２，６３ タングステン等の金属
６４ サイドウォール
７０ ノードコンタクト
７２ ビットコンタクト
８０ 単結晶シリコン部分
１００ 従来のトランジスタ
１０１，１０２ フィンチャネル構造を有するトランジスタ
１０３，２００ リセスチャネル構造を有するトランジスタ
１１０ 第一の実施態様である半導体装置
１２０ 第二の実施態様である半導体装置
１３０ 第三の実施態様である半導体装置
１４０ 比較例の半導体装置
３００，３０１，３０２ 第一のリセス
４００，４０１，４０２ 第二のリセス
５００，６００ 活性領域と素子分離領域との境界面
Ｌ チャネル長
Ｗ チャネル幅
【技術分野】
【０００１】
本発明は、リセス（溝）チャネル構造を有するトランジスタを含む半導体装置およびその製造方法に関し、
さらに詳しくは、リセスチャネル構造を有する電界効果型トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
図２４に半導体装置に通常含まれるトランジスタの模式要部斜視図を示す。
図２４に示されるトランジスタ１００は、ゲート絶縁膜５を介してｐ型半導体シリコン基板１上に形成されたゲート電極６と、前記ゲート電極６に対応する一対のソース・ドレイン領域２，３を有するものである。また、前記半導体シリコン基板１にはＳＴＩ（Shallow Trench Isolation）と呼ばれる、酸化シリコン等からなる素子間分離膜４が設けられている。
図２４に示される様にこのトランジスタ１００はＭＯＳＦＥＴ構造を有するものである。
ここで参照符号Ｌはチャネル長を示す。このチャネル長は、前記ソース領域２と前記ドレイン領域３との間の最短距離を表すものである。
また、参照符号Ｗはチャネル幅を示す。このチャネル幅は、前記チャネル長と直角方向のチャネル領域の幅を表すものである。
【０００３】
上記の様な従来型のトランジスタに対し、近年フィンチャネル構造を有するトランジスタが半導体装置に使用されるようになってきている。
図２５は、フィンチャネル構造を有するトランジスタの模式部分要部斜視図を示したものである。
このトランジスタ１０１には、半導体シリコン基板１上に酸化シリコン等からなる素子間分離膜４が設けられ、その内部を貫通してフィン状の半導体シリコン基板１の部分がフィン状に設けられている。さらにこのフィン状の半導体シリコン基板１を取り囲む様に、ゲート絶縁膜５を介してゲート電極６が設けられている。
先の図２４に示されるトランジスタ１００の場合はゲート電極６が平面構造であるのに対し、この図２５に示されるトランジスタ１０１の場合はゲート電極６が立体構造となっている。
このため、前記トランジスタ１０１の場合は前記フィン状の半導体シリコン基板１の両側面および上面の三方向からチャネル領域を制御することが可能となる。この構造により、フィンチャネル構造を有するトランジスタの場合は従来型の平面構造を有するトランジスタに比較して、より特性に優れたトランジスタが得られるとされる。
【０００４】
しかしながら、図２４に示されるトランジスタ１００および図２５に示されるトランジスタ１０１共に、そのソース領域２からドレイン領域３までの最短距離、すなわちチャネル長Ｌ（図２４参照）は前記ゲート電極６の幅により決定される。
従って、トランジスタを含む半導体装置の小型化、高密度化が進展した場合は前記チャネル長Ｌの減少が避けられず、前記チャネル長Ｌの減少に伴う閾値電圧の変動、サブスレショールド特性の劣化等を伴う短チャネル効果等が問題となる。
【０００５】
また、図２５に示したトランジスタ１０１を改良したフィンチャネル構造を有するトランジスタとして、ゲート絶縁膜５を介してゲート電極６により外側から前記フィン状の半導体シリコン基板１を覆うことに加えて、前記フィン状の半導体シリコン基板１内部にゲート絶縁膜５を介してゲート電極６を設ける構造が提案されている（特許文献１）。
図２６は前記トランジスタ１０１を改良したフィンチャネル構造を有するトランジスタ１０２の模式部分要部斜視図を示したものである。
また図２７はトランジスタ１０１を改良したフィンチャネル構造を有するトランジスタ１０２の模式部分要部断面図を示したものである。
なお、図２６および図２７に示した参照符号１〜７の意味は図２５において対応するそれぞれの各参照符号の場合と同様である。
図２６に示される様に、前記トランジスタ１０２のゲート電極６は、前記フィン状の半導体シリコン１を外部から覆う様に設けられると共に、前記フィン状の半導体シリコン基板１の中央上部から前記フィン状の半導体シリコン基板１中央内部方向にゲート電極の部分６ａが設けられている。
【０００６】
この状態をさらに具体的に示したものが図２７である。図２７の断面図に示した通り、前記トランジスタ１０２には、前記フィン状の半導体シリコン基板１の中央内部にゲート絶縁膜５を介してゲート電極６ａが設けられている。
前記トランジスタ１０２は、図２５に示した前記トランジスタ１０１の場合と比較して、前記ゲート絶縁膜５を介してフィン状の半導体シリコン基板１に接触する前記ゲート電極６の表面積が増加するため、さらに特性に優れたトランジスタが得られるとされる。
【０００７】
しかしながら、図２６および図２７に示される前記トランジスタ１０２の場合も、前記チャネル長Ｌが前記ゲート電極６の幅により決定されるという点では先の図２５に示される前記トランジスタ１０１の場合と同様であり、前記チャネル長Ｌの減少に伴う短チャネル効果等の問題が依然残る。
【０００８】
一方、上記の様なフィンチャネル構造を有するトランジスタとは異なる構造を有する、リセスチャネル構造を有するトランジスタが半導体装置に使用されるようになってきている。
図２８は、リセスチャネル構造を有するトランジスタの模式部分要部断面図を示したものである。
先の図２４に示される従来型の平面構造を有するトランジスタ１００と比較して、図２８に示される前記リセスチャネル構造を有するトランジスタ１０３は、ゲート電極６とゲート絶縁膜５とが前記半導体シリコン基板１の内部にその断面がＵ字形状となる様に埋め込まれている点が異なる。
なお、図２８における各参照符号１〜６の意味は図２４において対応する各参照符号１〜６の場合とそれぞれ同様である。
【０００９】
この様に図２８に示されるトランジスタ１０３の場合は、チャネルが前記ゲート絶縁膜５の断面のＵ字形状の外周を迂回して形成されるため、前記ソース領域２からドレイン領域３までの最短距離、すなわちチャネル長Ｌは、前記トランジスタ１００〜１０２の場合と比較して長くなる。
このため、トランジスタを含む半導体装置の小型化、高密度化が進展した場合でも、前記リセスチャネル構造を有するトランジスタを使用すれば、チャネル長が短くなることによる短チャネル効果等の弊害を効果的に防止することができるとされる。
【特許文献１】特開２００６−１３５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図２８に示される前記リセスチャネル構造を有するトランジスタ１０３は、従来型の平面構造を有するトランジスタ１００と比較してその構造が複雑である。このため前記トランジスタ１０３を製造する際の製造工程が前記トランジスタ１００を製造する際の製造工程と比較して多くなる場合があり、製造工程における配線設置の不具合による前記トランジスタ１０３の特性異常が発生する問題があった。
【００１１】
本発明の目的は、特性異常の発生を低減することのできるリセスチャネル構造を有するトランジスタを含む半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明者は前記課題を解決すべく鋭意検討した結果、
半導体シリコン基板の表面領域に設けられた活性領域に第一のリセスを設け、この第一のリセスに設置されたゲート電極の部分と、
半導体シリコン基板の表面領域に設けられた素子分離領域に第二のリセスを設け、この第二のリセスに設置されたゲート電極の部分と、
が、前記活性領域と前記素子分離領域との境界面と同一の面で、それぞれ互いに電気的に接続されているリセスチャネル構造を有するトランジスタを含む半導体装置が本発明の目的に適うことを見出し、本発明を完成するに至った。
【００１３】
すなわち本発明は、
［１］半導体シリコン基板と、
前記半導体シリコン基板の表面領域に設けられた活性領域および素子分離領域と、
前記活性領域に設けられた第一のリセスと、
前記素子分離領域に設けられた第二のリセスと、
リセスチャネル構造を有するトランジスタと、
を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に接して設けられたゲート絶縁膜、前記ゲート絶縁膜に接して設けられたゲート電極、および前記活性領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置を提供するものである。
【００１４】
また本発明は、
［２］前記第二のリセスの深さが、前記半導体シリコン基板表面を基準として、前記第一のリセスの深さの７０〜３００％の範囲にあることを特徴とする、上記［１］に記載の半導体装置を提供するものである。
【００１５】
また本発明は、
［３］前記第一のリセス内部に設けられた前記ゲート電極の部分は、前記活性領域と前記素子分離領域との境界面と同一の面に接する部分のうち、７０〜１００％の面積が前記第二のリセス内部に設けられた前記ゲート電極の部分と互いに電気的に接続されていることを特徴とする、上記［１］または［２］に記載の半導体装置を提供するものである。
【００１６】
また本発明は、
［４］上記［１］〜［３］のいずれかに記載された半導体装置を製造する方法であって、
活性領域同士を電気的に分離するための素子分離領域を半導体シリコン基板に形成する工程（１）と、
前記素子分離領域に第二のリセスを形成する工程（２）と、
前記活性領域に第一のリセスを形成する工程（３）と、
前記第一のリセス内部にゲート絶縁膜を形成した後に、前記第二のリセス内部および前記第一のリセス内部を含む全面に導電材料を成膜した後にパターニングし、これをゲート電極とする工程（４）と、
を少なくとも有する、半導体装置の製造方法を提供するものである。
【００１７】
また本発明は、
［５］前記半導体シリコン基板の表面を基準として、前記第二のリセスの深さが、前記第一のリセスの深さの７０〜３００％の範囲となる様に、前記第一のリセスと前記第二のリセスとが互いに連結されていることを特徴とする、上記［４］に記載の半導体装置の製造方法を提供するものである。
【００１８】
また本発明は、
［６］前記第一のリセスと前記第二のリセスとが、互いに連結されている面を基準として、前記第一のリセス断面の７０〜１００％の面積が前記第二のリセス断面の面積と重複する様に、前記第一のリセスと前記第二のリセスとが互いに連結されていることを特徴とする、上記［４］または［５］に記載の半導体装置の製造方法を提供するものである。
【００１９】
また本発明は、
［７］上記［４］〜［６］のいずれかに記載の製造方法により得られた半導体装置を提供するものである。
【００２０】
また本発明は、
［８］上記［４］〜［６］または［７］のいずれかに記載の半導体装置を搭載した電子機器を提供するものである。
【発明の効果】
【００２１】
本発明によれば、特性異常の発生を低減することのできるリセスチャネル構造を有するトランジスタを含む半導体装置を提供することができる。
また本発明の製造方法によれば、従来のリセスチャネル構造を有するトランジスタの製造方法に比べて工程数を削減することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の半導体装置について以下に図面を参照しつつ詳細に説明する。
図１は、本発明の第一の実施態様である半導体装置１１０を例示した模式要部平面図である。
図１に例示される様に、半導体シリコン基板の表面領域に活性領域３０および素子分離領域４０が形成されている。さらに図１の縦方向にワード線１０が一定間隔をおいて平行に形成され、図１の横方向にビット線２０が一定間隔をおいて平行に形成されている。
また、前記活性領域３０の所定の位置に、図１に例示される様に、ノードコンタクト７０およびビットコンタクト７２が設けられていて、前記ビットコンタクト７２により、前記活性領域３０と前記ビット線２０とが電気的に結合されている。
前記ノードコンタクト７０はキャパシタ等（図示せず）と電気的に結合されている。
なお、前記ワード線１０は、後述するリセスチャネル構造を有するトランジスタのゲート電極と一体のものとして形成されている。
【００２３】
図２は、図１の一点破線Ａ−Ａ’の位置により前記半導体装置１１０を切断した断面を例示した模式要部断面図である。
図２に例示される様に、前記半導体シリコン基板１の表面領域に活性領域３０と素子分離領域４０とが設けられている。
ここで前記半導体シリコン基板１の表面領域とは、リセスチャネル構造を有するトランジスタ等の半導体素子を形成するための前記半導体シリコン基板１表面近傍の活性領域やこれらの半導体素子等を区画するための前記半導体シリコン基板１表面近傍の素子分離領域が形成されている領域を意味する。
また、活性領域とは、前記半導体シリコン基板１上であって、ソース、ドレイン領域などの不純物拡散層領域、トランジスタのチャネル領域、その他の半導体素子等を形成する領域、すなわち、素子分離領域以外の領域を意味する。
【００２４】
前記半導体シリコン基板１はホウ素等のｐ型不純物を含む単結晶シリコン等からなるものであり、市販品として入手可能である。
【００２５】
前記活性領域３０にはリセスチャネル構造を有するトランジスタ２００が形成されている。
このリセスチャネル構造を有するトランジスタ２００は、前記活性領域３０に設けられた第一のリセス３００ 、前記第一のリセス３００内部に接して設けられたゲート絶縁膜５、前記ゲート絶縁膜５に接して設けられたゲート電極６、および前記活性領域３０であって前記ゲート電極６の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域を有するものである。
【００２６】
前記ゲート絶縁膜５は酸化シリコン等から形成されている。
また前記ゲート電極６は、ホウ素等のｐ型不純物やリン等のｎ型不純物を含むポリシリコン６０、タングステン等の金属６２等から形成されている。
前記ゲート電極６の上部には窒化シリコン等からなる絶縁膜６６が形成されている。また前記ゲート電極６に接して窒化シリコン等からなるサイドウォール６４が形成されていて、前記ゲート電極６はノードコンタクト７０、ビットコンタクト７２等から絶縁されている。
【００２７】
また前記ソース・ドレイン領域は前記活性領域３０にリン等のｎ型不純物を自己整合的に導入することにより形成されるものであり、それぞれソース領域２およびドレイン領域３として図２に例示されている。
【００２８】
前記ソース領域２の上部表面には前記ノードコンタクト７０が形成されていて、キャパシタ等（図示せず）と電気的に接続されている。
前記ドレイン領域３の上部表面には前記ビットコンタクト７２が設けられていて、上部に別途設けられたビット線２０（図示せず。図１参照）と電気的に接続されている。
また、参照符号７４は、酸化シリコン等からなる層間絶縁膜を例示したものである。
【００２９】
一方、前記素子分離領域４０には素子間分離膜４１が設けられており、さらに第二のリセス４００が設けられている。そしてこの第二のリセス４００には素子分離領域上のゲート電極１２の部分が埋設されている。
また、前記素子分離領域上のゲート電極１２は、ホウ素等のｐ型不純物やリン等のｎ型不純物を含むポリシリコン６１、タングステン等の金属６３等から形成されている。
【００３０】
図３は、図２の一点破線Ｃ−Ｃ’の位置により前記半導体装置１１０を切断した断面のうち、前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分とを例示した模式要部断面図であり、図１の一点破線Ｂ−Ｂ’により前記半導体装置１１０を切断した断面に対応するものである。
なお、これらの前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分とが一体となって、先の図１に例示されるワード線１０が形成されている。
【００３１】
図３に示した一点破線Ｄ−Ｄ’およびＥ−Ｅ’は、前記素子分離領域４０と前記活性領域３０との境界面と同じ面の位置をそれぞれ示したものである。
【００３２】
図３のうち、一点破線Ｄ−Ｄ’より左側のポリシリコン６１，タングステン６３は前記素子分離領域上のゲート電極１２の部分を形成するものであり、一点破線Ｄ−Ｄ’およびＥ−Ｅ’間のポリシリコン６０，タングステン６２は活性領域上の前記ゲート電極６の部分を形成するものであり、一点破線Ｄ−Ｄ’より右側のポリシリコン６１，タングステン６３は前記素子分離領域上のゲート電極１２の部分を形成するものである。
【００３３】
前記素子分離領域上のゲート電極１２の部分は前記素子間分離膜４１を貫いて形成されていて、前記活性領域上のゲート電極６の部分に対して、前記素子分離領域４０と前記活性領域との境界面と同じ面において電気的に接続されている。
【００３４】
前記活性領域上のゲート電極６の部分の下部にはゲート絶縁膜５が形成されている。また、活性領域上のゲート電極６部分の上部および素子分離領域上のゲート電極１２部分の上部には窒化シリコン等からなる絶縁膜６６が形成されている。
【００３５】
また、前記絶縁膜６６上部には層間絶縁膜７４が形成されている。また、これらの活性領域上のゲート電極６、素子分離領域上のゲート電極１２のさらに上部には、ビット線２０等が形成されている。前記素子分離領域上のゲート電極１２と前記ビット線２０との位置関係は例示であり、実際にはこれらの間にビットコンタクト、ノードコンタクト、キャパシタ等が形成されている（図示せず）。
【００３６】
なお、前記半導体装置１１０では、前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分とは同一材料により一体的に形成されている。このため、前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との間には図３等に示されている境界を示す境界線や境界面は実際には存在しない。
【００３７】
図４は、図３の一点破線Ｄ−Ｄ’の位置により前記半導体装置１１０を切断した断面のうち、前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部斜視図である。
図４に例示される様に、前記第一のリセス３００内部に設けられた前記活性領域上のゲート電極６の部分と、前記第二のリセス４００内部に設けられた前記分離領域上のゲート電極１２の部分とは、前記活性領域３０と前記素子分離領域４０との境界面５００と同一の面で互いに電気的に接続されている。
【００３８】
ここで前記境界面とは、先の図２等に例示される様に、前記半導体シリコン基板１の表面領域に設けられた活性領域３０と、前記半導体シリコン基板の表面領域に設けられた素子分離領域４０とが互いに接触する面のことを意味するが、図３に示された一点破線Ｄ−Ｄ’により前記半導体装置１１０を切断した面が図４の場合の前記境界面に対応するものであり、参照符号５００として例示されている。
【００３９】
この前記境界面と同じ面５００を貫いて前記活性領域上のゲート電極６の部分と、前記素子分離領域上のゲート電極１２の部分とが互いに電気的に接続されている。この関係は以下の各実施態様の場合も同様である。
【００４０】
前記半導体装置１１０の場合は、図４に例示する通り、前記第一のリセス３００内部に設けられた活性領域上の前記ゲート電極６部分の断面と、前記第二のリセス４００内部に設けられた前記素子分離領域上のゲート電極１２部分の断面とは、前記境界面と同一の面を基準として、ほぼ同形の形状を有している。
【００４１】
前記第二のリセス４００の深さは、前記半導体シリコン１表面を基準として、前記第一のリセス３００の深さとほぼ同じである。
【００４２】
また前記第一のリセス３００内部に設けられた活性領域上の前記ゲート電極６の部分の断面のうち１００％の面積が、前記第二のリセス内部に設けられた前記素子分離領域上のゲート電極１２の部分の断面と互いに電気的に接続されている。
【００４３】
次に本発明の第二の実施態様である半導体装置１２０について説明する。
前記半導体装置１２０の構成は、先に例示した半導体装置１１０と比較して、前記ゲート電極１２の断面形状が異なる他は前記半導体装置１１０の場合と同様である。
【００４４】
図５は先の図３に対応するものであり、第二の実施態様である半導体装置１２０の前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部断面図である。
また、図６は先の図４に対応するものであり、第二の実施態様である半導体装置１２０のうち前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部斜視図である。
【００４５】
図５および図６における各参照符号の意味は、図３および図４における各参照符号の意味とそれぞれ同様である。
【００４６】
図６に例示される前記半導体装置１２０（図５参照）の前記第二のリセス４０１の深さは、前記半導体シリコン１表面を基準として、前記第一のリセス３０１の深さの１．１倍、即ち１１０％となっている。
また図６に例示される様に、前記半導体装置１２０の前記第一のリセス３００内部に設けられた前記活性領域上のゲート電極６の部分の断面のうち１００％の面積が、前記第二のリセス４０１内部に設けられた前記素子分離領域上のゲート電極１２の部分の断面と互いに電気的に接続されている。
【００４７】
次に本発明の第三の実施態様である半導体装置１３０について説明する。
前記半導体装置１３０は、先に例示した半導体装置１１０と比較して、前記ゲート電極１２の断面形状が異なる他は前記半導体装置１１０の場合と同様である。
【００４８】
図７は先の図３に対応するものであり、第三の実施態様である半導体装置１３０の前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部断面図である。
また、図８は先の図４に対応するものであり、第三の実施態様である半導体装置１３０のうち前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分との関係を例示した模式要部斜視図である。
【００４９】
図７および図８における各参照符号の意味は、図３および図４における各参照符号の意味とそれぞれ同様である。
【００５０】
図８に例示される様に、前記半導体装置１３０（図７参照）の前記第二のリセス４０２の深さは、前記半導体シリコン１表面を基準として、前記第一のリセス３０２の深さの０．９倍、即ち９０％となっている。
また図８に例示される様に、前記半導体装置１３０の前記第一のリセス３０２内部に設けられた前記活性領域上のゲート電極６の部分の断面のうち９０〜９４％の面積が、前記第二のリセス４０２内部に設けられた前記素子分離領域上のゲート電極１２の部分の断面と互いに電気的に接続されている。
【００５１】
前記活性領域上のゲート電極６の断面のうち、どの程度の面積が前記素子分離領域上のゲート電極１２の部分の断面と互いに電気的に接続されているかは、それぞれの断面形状、前記第一のリセス３０２の深さおよび前記第二のリセス４０２の深さに依存する。
【００５２】
本発明の半導体装置は、前記半導体シリコン表面を基準として、前記第二のリセスの深さが前記第一のリセスの深さの７０〜３００％の範囲にあることが好ましく、９０〜１５０％の範囲にあることがさらに好ましく、１００〜１３０％の範囲にあることがさらに好ましい。
前記範囲を７０〜３００％の範囲とすることにより、リセスチャネル構造を有するトランジスタの特性異常を低減することができる。
【００５３】
また、本発明の半導体装置は、前記活性領域と前記素子分離領域との境界面と同一の面に接する、前記第一のリセス内部に設けられた前記ゲート電極の部分のうち、７０〜１００％の範囲の面積が前記第二のリセス内部に設けられた前記ゲート電極の部分と互いに電気的に接続されていることが好ましく、８０〜１００％の範囲にあることがより好ましく、９０〜１００％の範囲にあることがさらに好ましい。
前記範囲を７０〜１００％の範囲とすることにより、リセスチャネル構造を有するトランジスタの特性異常を低減することができる。
【００５４】
本発明の半導体装置は、ＤＲＡＭ（Dynamic Random Access Memory）として好適に使用することができ、電子・電気分野のコンピュータ、通信機器等の各種電子機器に使用することができる。
【００５５】
次に実施例により本発明をさらに詳細に説明するが、本発明はこれらの実施例により何ら限定されるものではない。
【実施例１】
【００５６】
以下、添付した図面に基づき、本発明の第一の実施態様について、図９〜図１３の一連の工程断面図を用いて説明する。
図９は、本発明の第一の実施態様である半導体装置１１０の製造工程を説明するための模式要部断面図である。
【００５７】
ｐ型半導体シリコン基板１の所定の表面領域の素子分離領域４０に酸化シリコンからなる素子間分離膜４１を形成する。この素子間分離膜４１は、活性領域同士を電気的に分離するためのものである。
続いて、前記ｐ型半導体シリコン基板１表面に酸化シリコンからなる絶縁膜４２を形成し、次いで、窒化シリコンからなる絶縁膜４４を形成する。
前記酸化シリコンからなる絶縁膜４２は、例えば、熱酸化法によって形成することができる。また、前記窒化シリコンからなる絶縁膜４４は、通常低圧ＣＶＤ法（化学気相成長法；Chemical Vapor Deposition）を用いて成膜する。原料ガスとしてジクロロシランとアンモニアを用いることにより、前記窒化シリコンからなる絶縁膜４４を形成することができる。
【００５８】
次に前記窒化シリコンからなる絶縁膜４４の表面にフォトレジスト層４６を形成する。
このフォトレジスト層４６に公知のリソグラフィ法により開口パターンを形成し、この開口パターンをマスクとして、前記窒化シリコンからなる絶縁膜４４に開口部４８を形成する。
なお前記フォトレジスト層４６はアッシング工程等により除去することができる。
【００５９】
図１０は、本発明の第一の実施例である半導体装置１１０の製造工程のうち、前記素子間分離膜４１に第二のリセス４００を形成する工程を説明するための模式要部断面図である。各参照符号の意味は図９の場合と同様である。
先に形成した前記窒化シリコンからなる絶縁膜４４の開口部４８から、反応性イオンエッチング等の異方性エッチングにより第二のリセス４００を形成する。
【００６０】
この際、例えば、ＣＦ４（またはＣＨＦ３もしくはＣ４Ｆ８）／Ｏ２／Ａｒ等のエッチング用ガスを使用して、Ａｒの流量が２０％となる様にして、圧力を５０〜１００ｍＴｏｒｒ、高周波パワーを３０００Ｗ、バイアスを２０００Ｗとして反応性イオンエッチングを行うことにより、前記半導体シリコン基板１の単結晶シリコンを残したまま、前記素子分離領域４０の酸化シリコンだけを除去することができる。
この工程により前記第二のリセス４００を形成することができる。
【００６１】
図１１は、本発明の第一の実施例である半導体装置１１０の製造工程のうち、前記活性領域３０に第一のリセス３００を形成する工程を説明するための模式要部断面図である。各参照符号の意味は図９の場合と同様である。
先に形成した前記窒化シリコンからなる絶縁膜４４の開口部４８から、例えば塩素ガスを少なくとも含むガスを用いるプラズマエッチング法を行うことにより前記素子間分離膜４１の酸化シリコンをエッチングすることなく、前記半導体シリコン基板１の単結晶シリコンだけをエッチングすることができる。
【００６２】
この工程により、前記活性領域３０であって、前記第二のリセス４００と連結する位置に第一のリセス３００を形成することができる。
以上の工程により、第一のリセス、および第二のリセスが、マトリックス状に複数隣接して配置された活性領域および素子分離領域上を縦断するように、一続きに延在する形状として形成される。
【００６３】
図１２は、前記第一のリセス３００と前記第二のリセス４００との関係を説明するための模式要部斜視図である。
【００６４】
前記第一のリセス３００と前記第二のリセス４００とは互いに同一の面５００で連結されていて、この互いに連結されている面５００を基準として、前記第一のリセス断面の１００％の面積が、前記第二のリセス断面の面積と重複している。
【００６５】
ここで図１２に示した参照符号Ａは素子分離領域を示し、参照符号Ｂは活性領域を示し、および参照符号５００は前記素子分離領域と前記活性領域との境界面を示すものである。
また、前記第一のリセス３００の深さと前記第二のリセス４００の深さとは、前記半導体シリコン基板１の表面を基準として略同一である。
【００６６】
図１３は、本発明の第一の実施例である半導体装置１１０の製造工程を説明するための模式要部断面図である。
まず、図１１に示された工程に続いて、前記窒化シリコンからなる絶縁膜４４をホットリン酸を用いて除去する。続いて、前記第一のリセス３００内部に接して、酸化シリコン等からなるゲート絶縁膜５を形成する。
次に、前記第一のリセス３００内部および第二のリセス４００内部を含む全面にＣＶＤ法によりポリシリコンを成膜し、続いて、ＭＯＣＶＤ法（有機金属気相成長法；Metal Organic Chemical Vapor Deposition）等によりタングステンを成膜する。
続いて、窒化シリコンからなる絶縁膜を全面に形成した後、このポリシリコン、タングステン、シリコン窒化膜の積層膜上に、リソグラフィ法によりレジストパターンを設けた後これをマスクにして異方性ドライエッチングを施し、シリコン窒化膜、タングステン、およびポリシリコンを順次エッチング除去し、ポリシリコン６０、６１、タングステン６２、６３からなるゲート電極６の上部に窒化シリコンが設置された構造を形成する。
以上の工程により、前記半導体装置１１０に含まれるリセスチャネル構造を有するトランジスタに対応する前記活性領域上のゲート電極６の部分と前記素子分離領域上のゲート電極１２の部分とが同時に一体的に形成される。
【００６７】
このポリシリコン６０，６１の堆積は、通常低圧ＣＶＤ装置を用いて行う。原料ガスとしてモノシランに加えてホスフィン（ＰＨ３）を同時に供給し、前記ポリシリコン６０，６１に不純物としてリンを含有させる。
５８０℃以上の温度で形成された前記ポリシリコン６０，６１は多結晶状態であり、十分にリンがドープされているため、導電性を示す。
以上の工程により、第一のリセスおよび第二のリセス内に埋め込まれたゲート電極６が、マトリックス状に複数隣接して配置された活性領域および素子分離領域上を縦断するように、一続きに一体的に延在する構造として形成される。
【００６８】
続いて、ＣＶＤ法等により、窒化シリコンからなる絶縁膜をゲート電極６上を含む全面に形成した後、この窒化シリコンからなる絶縁膜を公知の異方性ドライエッチングを用いてエッチバックすることにより、ゲート電極の側面に窒化シリコンからなるサイドウォール６４を形成することができる。
以上の工程により、ゲート電極６の半導体基板１表面より上側の部分が、窒化シリコン膜６６と窒化シリコンからなるサイドウォール６４によって囲まれた構造を形成することができる。
【００６９】
次に、このゲート電極６、およびサイドウォール６４をマスクとして、前記活性領域３０にリン、ヒ素等のｎ型不純物を導入することにより、ソース領域２およびドレイン領域３を自己整合的に形成することができる。不純物の導入はイオン注入法により行われる。
この工程により、リセスチャネル構造を有するトランジスタ２００を形成することができる。
【００７０】
さらに前記半導体シリコン基板１上にノードコンタクト７０、ビットコンタクト７２、ビット線（図示せず）等の上部配線構造を形成することにより、本発明の第一の実施態様である半導体装置１１０を製造することができる。
【実施例２】
【００７１】
本発明の第二の実施態様について、図１４の工程断面図を用いて説明する。
図１４は、本発明の第二の実施態様である半導体装置１２０の製造工程を説明するための模式要部断面図である。図１４における各参照符号の意味は図１０の場合と同様である。
実施例２は、前記第二のリセス４０１深さを、前記半導体シリコン基板１の表面を基準として、第一のリセス３０１の深さと比較して１．１倍とした他は実施例１の場合と同様である。
【００７２】
図１５は、前記第一のリセス３０１および前記第二のリセス４０１との関係を説明するための模式要部斜視図である。参照符号Ａ，Ｂおよび５００の意味は図１２（実施例１）の場合と同様である。
前記第一のリセス３０１と前記第二のリセス４０１とは互いに連結されていて、この互いに連結されている面を基準として、前記第一のリセス３０１断面の１００％の面積が、前記第二のリセス４０１断面の面積と重複している。
【００７３】
以下、実施例１の場合と同様にして本発明の第二の実施態様である半導体装置１２０を得ることができる。
【実施例３】
【００７４】
本発明の第三の実施態様について、図１６の工程断面図を用いて説明する。
図１６は、本発明の第三の実施態様である半導体装置１３０の製造工程を説明するための模式要部断面図である。
実施例３は、前記第二のリセス４０２の深さを、前記半導体シリコン基板１の表面を基準として、第一のリセス３０２の深さと比較して０．９倍とした他は、実施例１の場合と同様である。
【００７５】
図１７は、前記第一のリセス３０２および前記第二のリセス４０２との関係を説明するための模式要部斜視図である。参照符号Ａ，Ｂおよび５００の意味は図１２（実施例１）の場合と同様である。
前記第一のリセス３０２と前記第二のリセス４０２とは互いに連結されていて、この互いに連結されている面を基準として、前記第一のリセス３０２断面の９０〜９４％の面積が、前記第二のリセス４０２断面の面積と重複している。
【００７６】
以下、実施例１の場合と同様の工程により本発明の第三の実施態様である半導体装置１３０を得ることができる。
【比較例】
【００７７】
次に比較例について図１８〜図２３の一連の工程断面図を用いて説明する。
図１８は、比較例である半導体装置１４０の製造工程を説明するための模式要部断面図である。
ｐ型半導体シリコン基板１の所定の表面領域の素子分離領域４０に酸化シリコンからなる素子間分離膜４１を形成する。続いて、前記ｐ型半導体シリコン基板１表面に酸化シリコンからなる絶縁膜４２を形成し、前記ｐ型半導体シリコン基板１表面に実施例１の場合と同様に窒化シリコンからなる絶縁膜４４を形成する。
【００７８】
次に実施例１の場合と同様に前記窒化シリコンからなる絶縁膜４４に開口部４８を形成する。
なお前記フォトレジスト層４６はアッシング工程等により除去することができる。
【００７９】
図１９は、比較例である半導体装置１４０の製造工程のうち、活性領域３０に第一のリセス３１０を形成する工程を説明するための模式要部断面図である。
先に形成した前記窒化シリコンからなる絶縁膜４４の開口部４８から、例えば塩素ガスを少なくとも含むガスを用いるプラズマエッチング法により、前記素子間分離膜４１の酸化シリコンを残したまま、前記半導体シリコン基板１の単結晶シリコンをエッチングすることができる。
この工程により、前記活性領域３０に第一のリセス３１０を形成することができる。
【００８０】
図２０は、図１９の一点破線Ｆ−Ｆ’の位置により前記半導体装置１３０を切断した状態を示した模式要部断面図である。
図２０によれば、活性領域３０のうち、エッチングされなかった単結晶シリコン部分８０が残存していることが分かる。
【００８１】
この単結晶シリコン部分８０が残存していると、この単結晶シリコン部分８０がサブチャネルとして機能することから、得られたリセスチャネル構造を有するトランジスタの特性が低下し、例えば、オフリーク電流の増加等が見られる。
このトランジスタの特性低下を防止するため、前記単結晶シリコン部分８０を酸化して酸化シリコンとした後、フッ酸を用いたウエットエッチング工程によりこの前記単結晶シリコン部分８０を除去した。
【００８２】
図２１および図２２は、それぞれフッ酸を用いたウエットエッチングにより前記単結晶シリコン部分８０を除去した後の状態を示す模式要部断面図である。ここで図２１は先の図２０と同じ方向から観察した状態を表した模式要部断面図であり、図２２は先の図１９と同じ方向から観察した断面を表した模式要部断面図である。
【００８３】
図２１に示される様に、前記ウエットエッチング工程により、前記単結晶シリコン部分８０の多くを除去することができるものの、その全てを除去することは容易ではなかった。
なお、本比較例では、活性領域と素子分離領域との境界面６００は保持されたままであり、この境界面６００を貫通するリセスを前記素子分離領域側に設けていない。
【００８４】
また前記単結晶シリコン部分７０を除去する工程の影響により、図２２に示される様に、前記素子分離領域４０上部にビット線方向（図２２では左右方向）に侵食部分４１０が形成された。
【００８５】
図２３は実施例１の場合と同様にして得られた前記半導体装置１３０を示した模式要部断面図である。各参照符号の意味は、図１３の場合と同様である。
前記侵食部分４１０の影響により、素子分離領域上のゲート電極１２は裾が広がるため、ノードコンタクト７０との間で短絡が生じ、リセスチャネル構造を有するトランジスタの特性低下が観察された。
【００８６】
以上、本実施例１〜３と比較例との対比に示される様に、本発明の半導体装置の場合はゲート電極とノードコンタクトとの短絡がなく、またサブチャネルも存在しないことから、前記半導体装置に含まれるリセスチャネル構造を有するトランジスタは良好な特性を示す。
【００８７】
また、残存している単結晶シリコン部分８０（図２０参照）を除去するウエットエッチング工程を別途設ける必要がないことから簡便な工程で本発明の半導体装置を製造することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第一の実施態様である半導体装置を例示した模式要部平面図である。
【図２】図１の一点破線Ａ−Ａ’の位置により半導体装置を切断した状態を例示した模式要部断面図である。
【図３】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部断面図である（第一の実施態様）。
【図４】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部斜視図である（第一の実施態様）。
【図５】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部断面図である（第二の実施態様）。
【図６】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部斜視図である（第二の実施態様）。
【図７】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部断面図である（第三の実施態様）。
【図８】活性領域上のゲート電極の部分と素子分離領域上のゲート電極の部分との関係を例示した模式要部斜視図である（第三の実施態様）。
【図９】本発明の第一の実施態様である半導体装置の製造工程を説明するための模式要部断面図である。
【図１０】本発明の第一の実施例である半導体装置の製造工程のうち、素子分離領域に第二のリセスを形成する工程を説明するための模式要部断面図である。
【図１１】本発明の第一の実施例である半導体装置の製造工程のうち、活性領域に第一のリセスを形成する工程を説明するための模式要部断面図である。
【図１２】第一のリセスおよび第二のリセスとの関係を説明するための模式要部斜視図である。
【図１３】本発明の第一の実施例である半導体装置の製造工程を説明するための模式要部断面図である。
【図１４】本発明の第二の実施態様である半導体装置の製造工程を説明するための模式要部断面図である。
【図１５】第一のリセスおよび前記第二のリセスとの関係を説明するための模式要部斜視図である。
【図１６】本発明の第三の実施態様である半導体装置の製造工程を説明するための模式要部断面図である。
【図１７】第一のリセスおよび前記第二のリセスとの関係を説明するための模式要部斜視図である。
【図１８】比較例である半導体装置の製造工程を説明するための模式要部断面図である。
【図１９】比較例である半導体装置の製造工程のうち、活性領域に第一のリセスを形成する工程を説明するための模式要部断面図である。
【図２０】図１９の一点破線Ｆ−Ｆ’の位置により半導体装置を切断した断面を示した模式要部断面図である。
【図２１】フッ酸を用いたウエットエッチングにより単結晶シリコン部分を除去した後の状態を示す模式要部断面図である。
【図２２】フッ酸を用いたウエットエッチングにより単結晶シリコン部分を除去した後の状態を示す模式要部断面図である。
【図２３】比較例の半導体装置を示した模式要部断面図である。
【図２４】半導体装置に通常含まれるトランジスタの模式要部斜視図である。
【図２５】フィンチャネル構造を有するトランジスタの模式部分要部斜視図である。
【図２６】改良したフィンチャネル構造を有するトランジスタの模式部分要部斜視図を示したものである。
【図２７】改良したフィンチャネル構造を有するトランジスタの模式部分要部断面図を示したものである。
【図２８】リセスチャネル構造を有するトランジスタの模式部分要部断面図を示したものである。
【符号の説明】
【００８９】
１ 半導体シリコン基板
２ ソース領域
３ ドレイン領域
４，４１ 素子間分離膜
５ ゲート絶縁膜
６ ゲート電極
６ａ 活性領域上のゲート電極
１０ ワード線
１２ 素子分離領域上のゲート電極
２０ ビット線
３０，Ｂ 活性領域
４０，Ａ 素子分離領域
４２，４４，６６ 絶縁膜
４６ フォトレジスト層
４８ 開口部
６０，６１ ポリシリコン
６２，６３ タングステン等の金属
６４ サイドウォール
７０ ノードコンタクト
７２ ビットコンタクト
８０ 単結晶シリコン部分
１００ 従来のトランジスタ
１０１，１０２ フィンチャネル構造を有するトランジスタ
１０３，２００ リセスチャネル構造を有するトランジスタ
１１０ 第一の実施態様である半導体装置
１２０ 第二の実施態様である半導体装置
１３０ 第三の実施態様である半導体装置
１４０ 比較例の半導体装置
３００，３０１，３０２ 第一のリセス
４００，４０１，４０２ 第二のリセス
５００，６００ 活性領域と素子分離領域との境界面
Ｌ チャネル長
Ｗ チャネル幅
【特許請求の範囲】
【請求項１】
半導体シリコン基板と、
前記半導体シリコン基板の表面領域に設けられた活性領域および素子分離領域と、
前記活性領域に設けられた第一のリセスと、
前記素子分離領域に設けられた第二のリセスと、
リセスチャネル構造を有するトランジスタと、
を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に接して設けられたゲート絶縁膜、前記ゲート絶縁膜に接して設けられたゲート電極、および前記活性領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第二のリセスの深さが、前記半導体シリコン基板表面を基準として、前記第一のリセスの深さの７０〜３００％の範囲にあることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第一のリセス内部に設けられた前記ゲート電極の部分は、前記活性領域と前記素子分離領域との境界面と同一の面に接する部分のうち、７０〜１００％の面積が前記第二のリセス内部に設けられた前記ゲート電極の部分と互いに電気的に接続されていることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
請求項１〜３のいずれかに記載された半導体装置を製造する方法であって、
活性領域同士を電気的に分離するための素子分離領域を半導体シリコン基板に形成する工程（１）と、
前記素子分離領域に第二のリセスを形成する工程（２）と、
前記活性領域に第一のリセスを形成する工程（３）と、
前記第一のリセス内部にゲート絶縁膜を形成した後に、前記第二のリセス内部および前記第一のリセス内部を含む全面に導電材料を成膜した後にパターニングし、これをゲート電極とする工程（４）と、
を少なくとも有する、半導体装置の製造方法。
【請求項５】
前記半導体シリコン基板の表面を基準として、前記第二のリセスの深さが、前記第一のリセスの深さの７０〜３００％の範囲となる様に、前記第一のリセスと前記第二のリセスとが互いに連結されていることを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第一のリセスと前記第二のリセスとが、互いに連結されている面を基準として、前記第一のリセス断面の７０〜１００％の面積が前記第二のリセス断面の面積と重複する様に、前記第一のリセスと前記第二のリセスとが互いに連結されていることを特徴とする、請求項４または５に記載の半導体装置の製造方法。
【請求項７】
請求項４〜６のいずれかに記載の製造方法により得られた半導体装置。
【請求項８】
請求項１〜３または７のいずれかに記載の半導体装置を搭載した電子機器。
【請求項１】
半導体シリコン基板と、
前記半導体シリコン基板の表面領域に設けられた活性領域および素子分離領域と、
前記活性領域に設けられた第一のリセスと、
前記素子分離領域に設けられた第二のリセスと、
リセスチャネル構造を有するトランジスタと、
を少なくとも有する半導体装置であって、
前記トランジスタは、前記第一のリセス内部に接して設けられたゲート絶縁膜、前記ゲート絶縁膜に接して設けられたゲート電極、および前記活性領域であって前記ゲート電極の両側に設けられた一対のＮ型拡散層を含むソース・ドレイン領域を有し、
前記ゲート電極は、前記第一のリセス内部に設けられた部分に加えて、前記第二のリセス内部に設けられた部分を有し、
前記第一のリセス内部に設けられた前記ゲート電極の部分と、前記第二のリセス内部に設けられた前記ゲート電極の部分とは、前記活性領域と前記素子分離領域との境界面と同一の面で互いに電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第二のリセスの深さが、前記半導体シリコン基板表面を基準として、前記第一のリセスの深さの７０〜３００％の範囲にあることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第一のリセス内部に設けられた前記ゲート電極の部分は、前記活性領域と前記素子分離領域との境界面と同一の面に接する部分のうち、７０〜１００％の面積が前記第二のリセス内部に設けられた前記ゲート電極の部分と互いに電気的に接続されていることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
請求項１〜３のいずれかに記載された半導体装置を製造する方法であって、
活性領域同士を電気的に分離するための素子分離領域を半導体シリコン基板に形成する工程（１）と、
前記素子分離領域に第二のリセスを形成する工程（２）と、
前記活性領域に第一のリセスを形成する工程（３）と、
前記第一のリセス内部にゲート絶縁膜を形成した後に、前記第二のリセス内部および前記第一のリセス内部を含む全面に導電材料を成膜した後にパターニングし、これをゲート電極とする工程（４）と、
を少なくとも有する、半導体装置の製造方法。
【請求項５】
前記半導体シリコン基板の表面を基準として、前記第二のリセスの深さが、前記第一のリセスの深さの７０〜３００％の範囲となる様に、前記第一のリセスと前記第二のリセスとが互いに連結されていることを特徴とする、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第一のリセスと前記第二のリセスとが、互いに連結されている面を基準として、前記第一のリセス断面の７０〜１００％の面積が前記第二のリセス断面の面積と重複する様に、前記第一のリセスと前記第二のリセスとが互いに連結されていることを特徴とする、請求項４または５に記載の半導体装置の製造方法。
【請求項７】
請求項４〜６のいずれかに記載の製造方法により得られた半導体装置。
【請求項８】
請求項１〜３または７のいずれかに記載の半導体装置を搭載した電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【公開番号】特開２００８−２４４０３８（Ｐ２００８−２４４０３８Ａ）
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願番号】特願２００７−８０７７７（Ｐ２００７−８０７７７）
【出願日】平成１９年３月２７日（２００７．３．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２０年１０月９日（２００８．１０．９）
【国際特許分類】
【出願日】平成１９年３月２７日（２００７．３．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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