半導体素子およびその製造方法
【課題】ＭＯＳトランジスタに十分な応力（ストレス）が加える半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、半導体基板１００と、半導体基板１００上に備えられたゲート電極１１４およびゲート電極１１４の側壁面に備えられたスペーサ１１６を含むゲート構造物１１０と、ゲート構造物１１０の両側の半導体基板１００内に形成されたソース／ドレーン領域１０２と、ゲート構造物１１０上エッチング停止膜１３０と、を含み、エッチング停止膜１３０は、スペーサ１１６上の第１領域１３０＿１およびゲート電極の上面上の第２領域１３０＿２を含み、第１領域１３０＿１の厚さは、第２領域１３０＿２の厚さの８５％以下である。
【解決手段】半導体素子は、半導体基板１００と、半導体基板１００上に備えられたゲート電極１１４およびゲート電極１１４の側壁面に備えられたスペーサ１１６を含むゲート構造物１１０と、ゲート構造物１１０の両側の半導体基板１００内に形成されたソース／ドレーン領域１０２と、ゲート構造物１１０上エッチング停止膜１３０と、を含み、エッチング停止膜１３０は、スペーサ１１６上の第１領域１３０＿１およびゲート電極の上面上の第２領域１３０＿２を含み、第１領域１３０＿１の厚さは、第２領域１３０＿２の厚さの８５％以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子およびその製造方法に関するものであって、より詳細にはトランジスタのチャネルに応力（ストレス）が印加される半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化および高速化にともないその限界を克服し、より優秀な性能を有するＭＯＳトランジスタを形成するための多様な方法が研究されている。特に、高性能のＭＯＳトランジスタの具現のため、多数キャリア（電子または正孔）の移動度（ｍｏｂｉｌｉｔｙ）を向上させるための方法が多く開発されている。
【０００３】
電子または正孔の移動度を向上させる方法として、チャネル領域に物理的な応力（ストレス）（ｓｔｒｅｓｓ）を加える方法が研究されている。代表的な方法は、ＭＯＳトランジスタ上に応力（ストレス）膜を形成することである。しかし、電子と正孔は応力（ストレス）膜の応力（ストレス）の種類−引張または圧縮−により移動度が相異なるため、ＮＭＯＳトランジスタの電子移動度を向上させる応力（ストレス）膜が直ちにＰＭＯＳトランジスタの正孔移動度を向上させることではない。したがって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ別に別途の応力（ストレス）を加えるための方案が摸索されている。
【特許文献１】米国特許第２００６−２４９７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、引張応力膜を適用する場合、選択的にＮＭＯＳトランジスタ上にのみ形成されるのが望ましい。これのため、ＰＭＯＳトランジスタ上の引張応力膜は選択的に除去される。引張応力膜の選択的除去のためのパターニングを精密に行うため、引張応力膜の形成の前にエッチング停止膜を形成することもある。しかし、エッチング停止膜形成の結果、ＮＭＯＳトランジスタと引張応力膜との間にエッチング停止膜が介在すれば、引張応力膜からＮＭＯＳトランジスタに加わる応力（ストレス）効果が弱まる。したがって、十分な電子移動度の向上効果は期待しにくい。
【０００５】
本発明が解決しようとする課題は、ＭＯＳトランジスタ上にエッチング停止膜を適用した場合にもＭＯＳトランジスタに十分な応力（ストレス）を加える半導体素子を提供することにある。
【０００６】
本発明が解決しようとする他の課題は、ＭＯＳトランジスタ上にエッチング停止膜を形成しつつも、ＭＯＳトランジスタに十分な応力（ストレス）を加える半導体素子の製造方法を提供することにある。
【０００７】
本発明が解決しようとする課題は、上述した技術的課題に制限されない。上述していない他の課題は以下の記載から当業者であれば明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
前記技術的課題を解決するために、本発明に係る半導体素子は、半導体基板と、前記半導体基板上に備えられたゲート電極および前記ゲート電極の側壁面に備えられたスペーサを含むゲート構造物と、前記ゲート構造物の両側の前記半導体基板内に形成されたソース／ドレーン領域と、前記ゲート構造物上に備えられたエッチング停止膜と、を含み、前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、前記第１領域の厚さは、前記第２領域の厚さの８５％以下である。
【０００９】
また、本発明に係る他の半導体素子は、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板と、前記半導体基板の前記ＮＭＯＳトランジスタ領域上に備えられた第１ゲート電極、および前記第１ゲート電極の側壁面に備えられた第１スペーサを含む第１ゲート構造物と、前記第１ゲート構造物の両側の前記半導体基板内に形成された第１ソース／ドレーン領域と、前記半導体基板の前記ＰＭＯＳトランジスタ領域上に備えられた第２ゲート電極、および前記第２ゲート電極の側壁面に備えられた第２スペーサを含む第２ゲート構造物と、前記第２ゲート構造物の両側の前記半導体基板内に形成された第２ソース／ドレーン領域と、前記第１および前記第２ゲート構造物上に備えられたエッチング停止膜と、を含み、前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下である。
【００１０】
また、本発明に係る半導体素子の製造方法は、半導体基板を提供し、前記半導体基板上にゲート電極、および前記ゲート電極の側壁面にスペーサを備えるゲート構造物を形成し、前記ゲート構造物の両側の前記半導体基板内にソース／ドレーン領域を形成し、前記ゲート構造物上にエッチング停止膜を形成し、前記エッチング停止膜上に引張応力膜を形成することを含み、前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、前記第１領域の厚さは、前記第２領域の厚さの８５％以下である。
【００１１】
本発明に係る他の半導体素子の製造方法は、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板を提供し、ＮＭＯＳトランジスタ領域の前記半導体基板上に第１ゲート電極、および前記第１ゲート電極の側壁面に第１スペーサを備える第１ゲート構造物を形成し、ＰＭＯＳトランジスタ領域の前記半導体基板上に第２ゲート電極、および前記第２ゲート電極の側壁面に第２スペーサを備える第２ゲート構造物を形成し、前記第１ゲート構造物の両側の前記半導体基板内に第１ソース／ドレーン領域を形成し、前記第２ゲート構造物の両側の前記半導体基板内に第２ソース／ドレーン領域を形成し、前記第１および前記第２ゲート構造物上にエッチング停止膜を形成し、前記エッチング停止膜上に引張応力膜を形成することを含み、前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下である。
【００１２】
その他実施形態の具体的な事項は詳細な説明および図に含まれている。
【発明の効果】
【００１３】
本発明に係る半導体素子およびその製造方法によれば、ＮＭＯＳトランジスタ上にエッチング停止膜を形成し、その上に応力（ストレス）膜を形成しても、電子移動度向上のため、主な方向への応力（ストレス）膜とＮＭＯＳトランジスタとの間に介在するエッチング停止膜を最小化または少なくとも一部の厚さを０にすることによって、ＮＭＯＳトランジスタ側に十分な応力（ストレス）を伝達することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の利点および特徴、そしてそれらを達成する方法は、添付図面を参照して詳細に説明される実施形態により明確になるであろう。しかし、本発明は以下の説明により開示される実施形態に限定されるものではなく、異なる多様な実施形態によっても具現される。以下説明する実施形態は、本発明を十分開示し、本発明の属する技術分野における通常の知識を有する者に発明の範囲を十分理解できるようにするために提供されるものであり、本発明の範囲は特許請求の範囲により定められる。
【００１５】
なお、いくつかの実施形態において、公知の工程、段階、構造及び技術は、本発明が不明瞭に解釈されるのを避けるために、説明を省略する。
【００１６】
本明細書において使用される用語は実施形態を説明するために用いられたものであり、本発明を制限しようとするものではない。明細書で使用される「含む」は、言及した構成要素、段階、動作および／または素子以外の一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない意味で使用する。
【００１７】
本発明の実施形態に係る半導体素子はチャネルに応力（ストレス）（ｓｔｒｅｓｓ）を加え多数キャリア（ｍａｊｏｒ ｃａｒｒｉｅｒ）の移動度が変化するＭＯＳトランジスタを含む。ＭＯＳトランジスタはＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む。
【００１８】
以下、添付した図面を参考して本発明に係る半導体素子について詳細に説明する。
【００１９】
図１は本発明の実施形態に係る半導体素子の断面図である。図２は本発明の実施形態に係る半導体素子の斜視図であって、図１のエッチング停止膜および応力（ストレス）膜を省略した場合を図示する。図３および図４は、本発明の変形実施形態に係る半導体素子の断面図である。
【００２０】
図１および図２を参照すれば、本発明の実施形態に係る半導体素子は、半導体基板１００上に形成されたＭＯＳトランジスタを含む。ＭＯＳトランジスタはゲート構造物１１０とソース／ドレーン領域１０２を含む。
【００２１】
ゲート構造物１１０は、半導体基板１００上に形成されたゲート絶縁膜１１２、ゲート絶縁膜１１２上に形成されたゲート電極１１４およびゲート電極１１４側壁上に形成されたスペーサ１１６を含む。
【００２２】
ゲート絶縁膜１１２ではシリコン酸化膜や高誘電率膜が適用されうる。
【００２３】
ゲート電極１１４は導電型物質で形成される。例えば、ｎ型またはｐ型不純物がドーピングされたポリシリコン膜、金属膜、金属シリサイド膜、金属窒化膜などの単一膜またはこれらの積層膜で形成されうる。
【００２４】
本発明の実施形態に係るゲート電極１１４は、ポリシリコン膜で形成されるが、ｎ型またはｐ型不純物以外に非晶質化物質をさらに含みうる。非晶質化物質はイオン注入されたものでありうる。注入された非晶質化物質の例としては、Ｇｅ、Ｘｅ、Ｃ、Ｆまたはこれらの組み合わせを含む。望ましい例としてＧｅを挙げることができる。本発明の実施形態でゲート電極１１４を構成するポリシリコン膜は、非晶質化物質の注入によって非晶質化され、後続熱処理などによって再結晶化（ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）される。再結晶の際、ポリシリコン膜は後続熱処理の状態の変化によって所定の応力（ストレス）を保存し、これはＭＯＳトランジスタのチャネルに所定の応力（ストレス）を加える。
【００２５】
本発明の他の実施形態ではゲート電極１１４は非晶質化物質を含まない。この場合、ＭＯＳトランジスタに加える応力（ストレス）は、ＭＯＳトランジスタを覆う残留する応力（ストレス）膜１４０による。したがって、ゲート電極１１４の非晶質化物質を含むかの可否はチャネルに応力（ストレス）を加えるための応力（ストレス）膜１４０の残留の可否と密接な関係がある。
【００２６】
スペーサ１１６はゲート電極１１４の側壁に形成される。スペーサ１１６は例えば、シリコン窒化膜で形成される。図面に示していないが、ゲート電極１１４上にはハードマスク膜がさらに具備されうる。
【００２７】
本発明の変形実施形態では図３に示すように、ゲート構造物（１１０ｍ）がスペーサ１１６とゲート電極１１４との間に介在した自然酸化膜１１５をさらに含み得る。本発明のまた他の変形実施形態は図３の自然酸化膜１１５がＬ型のスペーサで置換された場合を含む。
【００２８】
また図１および図２を参照すれば、ソース／ドレーン領域１０２はゲート構造物１１０の両側の半導体基板１００内にｎ型不純物またはｐ型不純物がドーピングされて形成される。ソース／ドレーン領域１０２にドーピングされた不純物の導電型によって、ＭＯＳトランジスタはＮＭＯＳトランジスタまたはＰＭＯＳトランジスタとなる。図１には示していないが、本発明の他の実施形態に係るソース／ドレーン領域１０２は上面が金属シリサイドで形成されていることもある。
【００２９】
ゲート電極１１４の場合と類似にソース／ドレーン領域１０２の場合にも非晶質化物質をさらに含むこともあり、含まないこともある。ゲート構造物１１０を中心に離隔されているソース／ドレーン領域１０２の間の空間はＭＯＳトランジスタのチャネル領域となる。ソース／ドレーン領域１０２の外側は、半導体基板１００内に形成された素子分離領域１０８によって限定される。素子分離領域１０８は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程またはＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｃｏｎ）工程によって形成された酸化膜で形成されうる。
【００３０】
ゲート構造物１１０が形成された半導体基板１００上にはエッチング停止膜１３０が位置する。エッチング停止膜１３０は、ゲート構造物１１０およびソース／ドレーン領域１０２を覆う。
【００３１】
エッチング停止膜１３０は、ゲート構造物１１０のスペーサ１１６上に位置する第１領域１３０＿１、ゲート電極１１４の上面上に位置する第２領域１３０＿２、およびソース／ドレーン領域１０２上に位置する第３領域１３０＿３を含む。エッチング停止膜１３０はシリコン酸化膜などで形成されうる。
【００３２】
応力（ストレス）膜１４０は、エッチング停止膜１３０上に形成されてＭＯＳトランジスタのチャネルに引張応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）または圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を加える。応力（ストレス）膜１４０は例えば、シリコン窒化膜でありうる。同様に『シリコン窒化膜』と称されるとしても、シリコン、窒素、水素などの組成比または製造工程時の工程条件などによってシリコン窒化膜は引張応力膜となり得、圧縮応力膜ともなりうる。より具体的な内容は本技術分野の当業者に公知されているため、それに対する不必要な説明は省略する。
【００３３】
ゲート電極１１４とソース／ドレーン領域１０２が非晶質化物質を含む場合には、応力（ストレス）膜１４０は除去されて残留しないこともある。ゲート電極１１４とソース／ドレーン領域１０２が非晶質化物質を含まない場合、応力（ストレス）膜１４０の残留が望ましい。
【００３４】
ＭＯＳトランジスタのチャネルに加える応力（ストレス）は、ＭＯＳトランジスタの種類、応力（ストレス）の種類、応力（ストレス）の方向などによってチャネルに流れる多数キャリアの移動度を向上させる。多数キャリアの移動度が向上されると、ＭＯＳトランジスタの性能（ｐｅｒｆｏｒｍａｎｃｅ）が良好となるものと解釈される。前記記述した各変化の要素間の具体的な関係を表１に整理した。
【００３５】
【表１】
【００３６】
前記表１においてＸ軸、Ｙ軸、Ｚ軸は、図２で定義されている３次元方向を意味する。また、＋は、多数キャリアの移動度が良好であることを示し、＋＋は、多数キャリアの移動度がさらに良好であることを示し、−は、多数キャリアの移動度が不良であることを示し、−−は、多数キャリアの移動度がさらに不良であることをそれぞれ示す。
【００３７】
表１を参照すれば、引張応力膜はＸ軸とＺ軸方向にチャネルに引張応力を加えるが、Ｙ軸方向には圧縮応力を加える。圧縮応力膜はＸ軸とＺ軸の方向に圧縮応力を加えるが、Ｙ軸方向には引張応力を加える。そして、表１に示すようにＮＭＯＳトランジスタの場合、主にＹ軸方向への圧縮応力によって、多数キャリア（電子）の移動度が高まり、ＰＭＯＳトランジスタの場合には、主にＸ軸方向への圧縮応力によって多数キャリア（正孔）の移動度が向上される。
【００３８】
このような多数キャリアの移動度を向上させる応力（ストレス）は、ＭＯＳトランジスタを覆う応力（ストレス）膜１４０によって加わる（例えば、ＮＭＯＳトランジスタの場合は、引張応力膜によってＹ軸方向の圧縮応力が加わり、ＰＭＯＳトランジスタの場合は、圧縮応力膜によってＸ軸方向の圧縮応力が加わることもある）。ゲート電極１１４などに非晶質化物質が含まれており、再結晶時に応力（ストレス）が保存されており、最終構造物に応力（ストレス）膜１４０が残留しないとしても、少なくとも再結晶時には応力（ストレス）膜１４０が具備されて応力（ストレス）を加える。
【００３９】
図５は、ＭＯＳトランジスタと応力（ストレス）膜間にエッチング停止膜が介在した場合の相対的な応力（ストレス）の値を示すグラフである。応力（ストレス）膜１４０による応力（ストレス）の効果は、応力（ストレス）膜１４０と応力（ストレス）が加わる地点との間の密着性または離隔距離などに少なくとも部分的に依存する。例えば、応力（ストレス）膜１４０がＭＯＳトランジスタと直接接せず、他の構造物を介在する場合応力（ストレス）効果が低下する。介在する構造物の厚さが厚くなるほど応力（ストレス）効果はさらに低下する。図５のグラフに示すようにエッチング停止膜１３０の厚さが約２００Åである場合、エッチング停止膜１３０が介在しない場合に比べて約７０％の応力（ストレス）効果しか示すことができない。
【００４０】
ＭＯＳトランジスタとしてＮＭＯＳトランジスタが適用された場合を例にして説明すれば、十分な電子移動度を得るためにはＹ軸方向に十分な圧縮応力を加えなければならず、このためにＹ軸方向に応力（ストレス）が加わる領域では介在するエッチング停止膜１３０の厚さが薄い方が望ましい。
【００４１】
図１で、Ｙ軸方向に応力（ストレス）が加わる領域はスペーサ１１６が形成されている領域である。したがって、スペーサ１１６上に位置するエッチング停止膜１３０の第１領域１３０＿１の厚さは薄い方が望ましい。
【００４２】
一方、エッチング停止膜１３０は、応力（ストレス）膜１４０のパターニングなどの工程で下部構造物の過度なエッチングを防止するために提供されたものであって、特に第２領域１３０＿２と第３領域１３０＿３は、例えばそれぞれゲート電極１１４上の端子およびソース／ドレーン領域１０２上の端子が形成される領域である。したがって、エッチング停止膜１３０の本来の機能を十分に発揮するためには第２領域１３０＿２と第３領域１３０＿３は所定の厚さを確保しなければならない。例えば、第２領域１３０＿２と第３領域１３０＿３との厚さは約５０Å〜１０００Åでありうる。他の実施形態によれば、第２領域１３０＿２と第３領域１３０＿３との厚さは約３００Å〜５００Åでありうる。
【００４３】
反面、第１領域１３０＿１は端子が形成されておらず、パターニングの境界となる領域でもないため、実質的にエッチング停止膜１３０の機能とは関係がない領域である。したがって、エッチング停止膜１３０の第１領域１３０＿１は所定の厚さの第２領域１３０＿２と第３領域１３０＿３よりさらに薄い厚さで形成されてもよい。
【００４４】
前記の観点から、エッチング停止膜１３０の第２領域１３０＿２と第３領域１３０＿３との厚さは実質的に同一であるが、第１領域１３０＿１は第２領域１３０＿２および第３領域１３０＿３より厚さが薄いこともある。例えば、第１領域１３０＿１の厚さ（ｄ１）は第２領域１３０＿２および第３領域１３０＿３の厚さ（ｄ２、ｄ３）の約８５％以下でありうる。さらに、第１領域１３０＿１の厚さ（ｄ１）は第２領域１３０＿２および第３領域１３０＿３の厚さの約７５％以下でありうる。極端的には第１領域１３０＿１の少なくとも一部はその厚さ（ｄ１）が０でありうる。すなわち、図４に図示すようにスペーサ１１６上でエッチング停止膜２３０の少なくとも一部が全く形成されなかったり、形成後に除去されたりしてスペーサ１１６と応力（ストレス）膜１４０が直接接触することができる。図４の例示的な実施形態のようにエッチング停止膜２３０の第２領域２３０＿２、および第３領域２３０＿３は、たとえ所定の厚さを有しているとしても、エッチング停止膜２３０の第１領域２３０＿１の厚さが０となれば、図５に示す観点からＮＭＯＳトランジスタの多数キャリア移動度の向上を最大化することができる。
【００４５】
エッチング停止膜１３０の領域別に異なる厚さはエッチング停止膜１３０の積層方法、等方性エッチングの可否、およびこれらの組み合わせなどによって具現される。図１から分かるように、エッチング停止膜１３０の第２領域１３０＿２および第３領域１３０＿３は平たい下部構造物上に位置するが、第１領域１３０＿１は傾斜しているスペーサ１１６上に位置する。したがって、段差塗布性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が不良な積層方法、例えばプラズマ化学気相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）法によってエッチング停止膜１３０を蒸着すれば、傾斜している第１領域１３０＿１は相対的に薄い厚さで蒸着することができる。このような観点から、エッチング停止膜１３０は、例えばＰＥ−ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ ＯｒｔｈｏＳｉｌｉｃａｔｅ）膜で形成されうる。ＰＥ−ＴＥＯＳ膜は、ＴＥＯＳ（テトラ・エチル・オルソシリケート）を用いたプラズマＣＶＤ法により形成された層間絶縁膜である。また、エッチング停止膜１３０を等方性エッチングすれば、すべての領域において実質的に同一な厚さでエッチングされるので、第２領域１３０＿２および第３領域１３０＿３の厚さに対する第１領域１３０＿１の厚さの比がさらに減少され得、さらに、図４に図示すようにエッチング停止膜２３０の第１領域２３０＿１は完全に除去されうる（厚さが０である場合）。
【００４６】
前述した本発明の実施形態に係る半導体素子のより具体的な内容とその他の変形実施形態は以下で説明する本発明の実施形態に係る半導体素子の製造方法と共に説明する。以下、半導体素子として、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む場合を例示する。
【００４７】
図６Ａないし図６Ｈは、本発明の実施形態に係る半導体素子の製造方法を示す断面図であって、応力（ストレス）保存技術（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）が適用される例示的な方法を図示す。
【００４８】
図６Ａを参照すれば、ＮＭＯＳトランジスタ領域（Ｉ）とＰＭＯＳトランジスタ領域を含む半導体基板１００を提供する。半導体基板１００は、単結晶シリコンと同じ結晶質シリコンからなる基板であって、例えばｐ型不純物がドーピングされているＰ型シリコン基板でありうる。
【００４９】
ＮＭＯＳトランジスタ領域（Ｉ）は、ＮＭＯＳトランジスタが形成される領域であって、活性領域にｎ型不純物がドーピングされる領域である。ＰＭＯＳトランジスタ領域（ＩＩ）は、ＰＭＯＳトランジスタが形成される領域であって、活性領域にｐ型不純物がドーピングされる領域である。半導体基板１００の提供時にはＮＭＯＳトランジスタ領域（Ｉ）とＰＭＯＳトランジスタ領域（ＩＩ）が物理的に区別されないが、設計された後続工程による仮想の境界を有しうる。ＮＭＯＳトランジスタ領域（Ｉ）とＰＭＯＳトランジスタ領域（ＩＩ）との区分は、後続に形成されるトランジスタの種類によって明確となる。
【００５０】
続いて、半導体基板１００を多数の活性領域で区分するための素子分離領域１０８を形成する。素子分離領域１０８は例えばシリコン酸化膜で形成する。具体的に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によるＳＴＩ酸化膜またはＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｃｏｎ）工程によるＬＯＣＯＳ酸化膜を適用することができる。
【００５１】
図６Ｂを参照すれば、半導体基板１００の全面に熱酸化工程などを用いゲート絶縁膜用酸化膜を形成する。続いて、ゲート絶縁膜用酸化膜上にポリシリコンなどの結晶質シリコンや非晶質シリコンなどからなるゲート導電層を形成する。ゲート導電層の形成は本技術分野の公知の多様な方法を用いる。また、ゲート導電層およびゲート絶縁膜用酸化膜を順次にパターニングしてゲート電極１１４＿１、１１４＿２とゲート絶縁膜１１２を形成する。前記パターニングのためのエッチングマスクではフォトレジスト膜またはハードマスク膜が適用されうる。ここで、半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）上に形成されるゲート電極は第１ゲート電極１１４＿１と、ＰＭＯＳトランジスタ領域（ＩＩ）上に形成されたゲート電極は第２ゲート電極１１４＿２と称する。
【００５２】
次に、第１ゲート電極１１４＿１の側壁に第１スペーサ１１６＿１を、第２ゲート電極の側壁に第２スペーサ１１６＿２をそれぞれ形成する。第１スペーサ１１６＿１および第２スペーサ１１６＿２はシリコン窒化膜などで形成される。これらを形成する多様な方法は本技術分野に広く公知されているために具体的な説明は省略する。第１スペーサ１１６＿１は第１ゲート電極１１４＿１、ゲート絶縁膜１１２と共に第１ゲート構造物（１１０＿１）を構成し、第２スペーサ１１６＿２は第２ゲート電極１１４＿２、ゲート絶縁膜１１２と共に第２ゲート構造物１１０＿２を構成する。
【００５３】
図６Ｃを参照すれば、半導体基板１００のＰＭＯＳトランジスタ領域（ＩＩ）は覆うものの、ＮＭＯＳトランジスタ領域（Ｉ）は露出させる第１イオンマスク（図示せず）を用いて第１不純物をイオン注入する。第１不純物はｎ型不純物および非晶質化物質を含む。
【００５４】
ｎ型不純物はＮＭＯＳトランジスタ領域（Ｉ）の半導体基板１００内に第１ソース／ドレーン領域１０２＿１を形成するためのものである。ｎ型不純物は第１イオンマスクで覆われていない半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）上にすべて注入されるので、第１ゲート電極１１４＿１および第１スペーサ１１６＿１にも一部注入されうる。ただし、半導体基板１００の立場からは第１イオンマスクだけではなく、第１ゲート電極１１４＿１および第１スペーサ１１６＿１もドーピングマスクとして認識される。したがって、ｎ型不純物は第１ゲート電極１１４＿１の下部には注入されない。その結果、ＮＭＯＳトランジスタ領域（Ｉ）の半導体基板１００内には第１ゲート電極１１４＿１を中心に互いに離隔された一対の第１ソース／ドレーン領域１０２＿１が形成される。
【００５５】
非晶質化物質はＮＭＯＳトランジスタ領域（Ｉ）の半導体基板１００および／または第１ゲート電極１１４＿１を非晶質化するためのものである。すなわち、半導体基板１００と第１ゲート電極１１４＿１が結晶質シリコンで形成されたとしても、非晶質化物質をイオン注入すれば、結晶が破壊され非晶質化を誘発する。非晶質化イオンの例はＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む。望ましい例としてＧｅがある。
【００５６】
ｎ型不純物と非晶質化物質のイオン注入の順序は多様に選択されうる。例えば、ｎ型不純物を先にイオン注入して第１ソース／ドレーン領域１０２＿１を形成した後、非晶質化物質をイオン注入し、これらの領域を非晶質化することもでき、非晶質化物質をイオン注入して非晶質化領域を限定した後、ｎ型不純物をイオン注入し、非晶質化された第１ソース／ドレーン領域１０２＿１を形成することもできる。さらに、ｎ型不純物イオンおよび非晶質化イオンを同時に注入することもできる。
【００５７】
次に、半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）は覆うものの、ＰＭＯＳトランジスタ領域（ＩＩ）は露出させる第２イオンマスク（図示せず）を用いて第２不純物をイオン注入する。第２不純物はｐ型不純物および非晶質化物質を含む。第２不純物のイオン注入はｎ型不純物の代わりにｐ型不純物をイオン注入すること以外は第１不純物のイオン注入と実質的に同様である。第２不純物の注入結果、ＰＭＯＳトランジスタ領域（ＩＩ）の半導体基板１００内に第２ゲート電極１１４＿２を中心に互いに離隔された一対の第２ソース／ドレーン領域１０２＿２が形成されて、第２ゲート電極１１４＿２と第２ソース／ドレーン領域は非晶質化される。
【００５８】
一方、第１不純物のイオン注入および第２不純物のイオン注入順序は前述したものと反対に行うこともできる。
【００５９】
また、非晶質化物質の注入はｎ型不純物およびｐ型不純物のイオン注入とは別途に、これらを注入する前、または注入した後にＮＭＯＳトランジスタ領域（Ｉ）およびＰＭＯＳトランジスタ領域（ＩＩ）に一括的に行うこともできる。この場合、別途のイオンマスクは必要ではない。
【００６０】
図６Ｄを参照すれば、図６Ｃの結果の全面にエッチング停止膜１３０を形成する。すなわち、エッチング停止膜１３０は第１ゲート構造物（１１０＿１）、第１ソース／ドレーン領域１０２＿１と第２ゲート構造物１１０＿２、第２ソース／ドレーン領域１０２＿２とを覆うように形成される。形成されたエッチング停止膜１３０は第１および第２スペーサ１１６＿１、１１６＿２上の第１領域１３０＿１、第１および第２ゲート電極１１４＿１、１１４＿２上の第２領域１３０＿２、および第１および第２ソース／ドレーン領域１０２＿１、１０２＿２上の第３領域１３０＿３を含む。ここで、第２領域１３０＿２および第３領域１３０＿３の厚さは実質的に同一であるが、第１領域１３０＿１の厚さは第２領域１３０＿２および第３領域１３０＿３の厚さより小さいように形成される。例えば、第２領域１３０＿２と第３領域１３０＿３の厚さは約５０Å〜１０００Åの範囲を有するように形成される。他の実施形態によれば第２領域１３０＿２と第３領域１３０＿３の厚さは約１００Å〜５００Åの厚さで形成される。第１領域１３０＿１は第２領域１３０＿２および第３領域１３０＿３より約８５％以下の厚さを有するように形成される。実施形態によれば、第１領域１３０＿１は第２領域１３０＿２および第３領域１３０＿３より約７５％以下の厚さを有するように形成される。
【００６１】
前記のような領域別に異なる厚さのエッチング停止膜１３０を形成するためには段差塗布性が不良な積層方法が用いられる。すなわち、第２領域１３０＿２と第３領域１３０＿３が位置する下部構造物は平たい上面を有する反面、第１領域１３０＿１が位置する下部構造物（すなわち、第１および第２スペーサ）は傾斜した表面を有するため、段差塗布性が不良な方法でエッチング停止膜１３０を形成すれば、傾斜している第１および第２スペーサ１１６＿２上に蒸着されるエッチング停止膜１３０の厚さが他の領域に比べて薄くなる。例えば、エッチング停止膜１３０を、プラズマ化学気相蒸着法を用いたＰＥ−ＴＥＯＳ膜で形成すれば、第１領域１３０＿１の厚さが第２領域１３０＿２および第３領域１３０＿３の厚さの約８５％以下、さらに約７５％以下まで容易に調節することができる。
【００６２】
図６Ｅを参照すれば、エッチング停止膜１３０上にカバー膜として、例えば引張応力膜１４２ａを形成する。引張応力膜１４２ａは例えばシリコン窒化膜で形成される。
【００６３】
図６Ｆを参照すれば、ＰＭＯＳトランジスタ領域（ＩＩ）上の引張応力膜１４２ａを選択的に除去してＮＭＯＳトランジスタ領域（Ｉ）にのみ引張応力膜１４２を残留させる。引張応力膜１４２ａの選択的な除去は写真エッチング工程で行われ、この時、下部のエッチング停止膜１３０は下部構造物まで過エッチングされることを防ぐエッチング阻止機能をする。
【００６４】
図６Ｇを参照すれば、図６Ｆに関する工程後に熱処理する。具体的な例としては、窒素、アルゴン、水素またはこれらの混合機体の雰囲気で約９００〜１２００℃の温度条件で急速熱処理をする。熱処理の結果、非晶質化された領域での再結晶化（ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）が成される。したがって、第１ゲート電極１１４＿１、第１ソース／ドレーン領域１０２＿１と第２ゲート電極１１４＿２、および第２ソース／ドレーン領域１０２＿２が前述した非晶質化物質のイオン注入によって非晶質化されたとしても、前記熱処理によって例えばポリシリコンなどで再結晶化される。
【００６５】
再結晶化でＮＭＯＳトランジスタ領域（Ｉ）上の第１ゲート電極１１４＿１と第１ソース／ドレーン領域１０２＿１は引張応力膜１４２による応力（ストレス）が保存（記憶）される。すなわち、ＮＭＯＳトランジスタ領域（Ｉ）は引張応力膜１４２によって覆われているため、Ｘ軸およびＺ軸方向には引張応力を、Ｙ軸方向には圧縮応力を受ける。したがって、ＮＭＯＳトランジスタ領域（Ｉ）上の第１ゲート電極１１４＿１と第１ソース／ドレーン領域１０２＿１は引張応力膜１４２によって加われたＸ軸、Ｚ軸方向の引張応力およびＹ軸方向の圧縮応力を保存（記憶）しつつ再結晶化される。この時、第１ゲート電極１１４＿１はエッチング停止膜１３０を介在して引張応力膜１４２によって応力（ストレス）が加わるが、少なくともＹ軸方向に対して介在するエッチング停止膜１３０の第１領域１３０＿１は他の領域に比べて厚さが薄いため、エッチング停止膜１３０介在による応力（ストレス）減少の効果が低い。すなわち、第１ゲート電極１１４＿１にＮＭＯＳトランジスタ多数キャリアの移動度を向上させるための主な応力（ストレス）であるＹ軸方向の応力（ストレス）の伝達の効率が高い。このように高い効率で第１ゲート電極１１４＿１に伝達されたＹ軸方向応力（ストレス）は、第１ゲート電極１１４＿１の再結晶化と共に保存されてチャネルでの電子移動度を十分に向上させることができるようになる。
【００６６】
一方、ＰＭＯＳトランジスタ領域（ＩＩ）の場合には引張応力膜１４２が除去されているので、熱処理工程による再結晶化を経ても第２ゲート電極１１４＿２および第１ソース／ドレーン領域１０２＿１に応力（ストレス）が保存されない。表１を参照して説明した通り、ＰＭＯＳトランジスタ領域（ＩＩ）の場合、引張応力膜による応力（ストレス）が加われば、多数キャリア（正孔）移動度が全般的に低下するが、前記した通り、ＰＭＯＳトランジスタ領域（ＩＩ）には引張応力膜による応力（ストレス）が保存されないため、多数キャリア移動度は低下しない。
【００６７】
前記再結晶化によってＮＭＯＳトランジスタの特性が改善された半導体素子が完成される。
【００６８】
図６Ｈを参照すれば、選択的に（ｏｐｔｉｏｎａｌｌｙ）、ＮＭＯＳトランジスタ領域（Ｉ）を覆っている引張応力膜１４２を除去する。引張応力膜１４２の除去は、湿式エッチングまたはその他の公知された多様な方法で行うことができる。引張応力膜１４２を除去してもＮＭＯＳトランジスタ領域（Ｉ）の第１ゲート電極１１４＿１および第１ソース／ドレーン領域１０２＿１には引張応力膜１４２による応力（ストレス）（Ｘ軸、Ｚ軸方向の引張応力およびＹ軸方向の圧縮応力）が保存されているので、ＮＭＯＳトランジスタのチャネルには相変らず電子移動度を改善する応力（ストレス）を加えることができる。したがって、ＮＭＯＳトランジスタの電子移動度は引張応力膜１４２を除去した後にも同等な水準で維持することができる。
【００６９】
また、選択的に（ｏｐｔｉｏｎａｌｌｙ）、本段階と同時にまたは本段階の後にエッチング停止膜１３０を除去することをさらに含むこともできる。また、図面に示していないが、後続工程で第１ゲート電極１１４＿１、第１ソース／ドレーン領域１０２＿１、第２ゲート電極１１４＿２、第２ソース／ドレーン領域１０２＿２の表面にサリサイド（Ｓａｌｉｃｉｄｅ）工程を行い、金属シリサイド層を形成することをさらに行うことができる。また、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ上に層間絶縁膜を形成して、層間絶縁膜内に端子を形成して、層間絶縁膜上に配線を形成することができる。なお、実施形態において、公知の工程、段階、構造及び技術は、本発明が不明瞭に解釈されるのを避けるために、説明を省略する。
【００７０】
図７Ａおよび図７Ｂは本発明の他の実施形態に係る半導体素子の製造方法を示す断面図であって、特に図４に図示されている構造を具現する例示的な方法を説明するための図である。
【００７１】
先に、図６Ａないし図６Ｃを参照して説明したものと同様の方法で、半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）上にＮＭＯＳトランジスタを形成して、ＰＭＯＳトランジスタ領域（ＩＩ）上にＰＭＯＳトランジスタを形成する。続いて、図７Ａを参照すれば、半導体基板１００の全面に予備エッチング停止膜２３０ａを形成する。予備エッチング停止膜２３０ａの形成は図６Ｄの段階と実質的に同様の方法で行われる。すなわち、予備エッチング停止膜２３０ａは第１および第２スペーサ１１６＿１、１１６＿２上の第１領域２３０ａ＿１、第１および第２ゲート電極１１４＿１、１１４＿２上の第２領域２３０ａ＿２、および第１および第２ソース／ドレーン領域１０２＿１、１０２＿２上の第３領域２３０ａ＿３を含むように形成するが、第１領域２３０ａ＿１の厚さが第２領域２３０ａ＿２および第３領域２３０ａ＿３の厚さより薄くなるように形成する。ただし、望ましくは、予備エッチング停止膜２３０ａは図６Ｃの段階で形成されるエッチング停止膜１３０より全体的に厚く形成する。
【００７２】
図７Ｂを参照すれば、予備エッチング停止膜２３０ａを湿式エッチングなどの方法で等方性エッチングする。等方性エッチングによって予備エッチング停止膜２３０ａは第１領域２３０ａ＿１、第２領域２３０ａ＿２および第３領域２３０ａ＿３の領域には関係なく同一な厚さぐらい減少する。その結果、完成されたエッチング停止膜２３０は第２領域２３０＿２および第３領域２３０＿３に対する第１領域２３０＿１の厚さの比が予備エッチング停止膜２３０ａの場合よりさらに減少する。
【００７３】
本発明の実施形態では本段階で相対的に小さい第１領域２３０＿１をすべて除去するが、相対的に厚い第２領域２３０＿２と第３領域２３０＿３はエッチング停止膜２３０として十分に機能できる所定の厚さで残留させる。例えば、予備エッチング停止膜２３０ａの第２領域２３０ａ＿２および第３領域２３０ａ＿３の厚さが５００Åであり、第１領域２３０ａ＿１がその８０％である４００Åの場合、等方性エッチングによって完成されたエッチング停止膜２３０の第２領域２３０＿２と第３領域２３０＿３の厚さは約１００Åであり、第１領域２３０＿１の厚さは０でありうる。
【００７４】
後続工程はエッチング停止膜２３０の第１領域２３０＿１の厚さが相対的にさらに減少していること、またはさらに完全に除去されていることを除いては図６Ｄないし図６Ｇを参照したものと実質的に同様である。
【００７５】
図８Ａないし図８Ｄは、本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。図８Ａないし図８Ｄは応力（ストレス）保存技術（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）を適用せずに応力（ストレス）膜でチャネルに応力（ストレス）を加える場合を例示的に図示す。
【００７６】
図８Ａを参照すれば、半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）内に第１ソース／ドレーン領域１０２＿１を形成して、ＰＭＯＳトランジスタ領域（ＩＩ）内にＰＭＯＳトランジスタを形成する。本段階は非晶質化物質をイオン注入することを除いては図６Ａないし図６Ｃを参照して説明したものと実質的に同様の方法で行われる。
【００７７】
図８Ｂを参照すれば、図８Ａの工程後である全面に図６Ｄを参照して説明したものと実質的に同様の方法でエッチング停止膜１３０を形成する。
【００７８】
図８Ｃを参照すれば、エッチング停止膜１３０上に引張応力膜を形成してパターニングしてＰＭＯＳトランジスタ領域（ＩＩ）上の引張応力膜を選択的に除去する。前記パターニング時、エッチング停止膜１３０はエッチング阻止機能をする。前記パターニングの結果、ＮＭＯＳトランジスタ領域（Ｉ）上にのみ引張応力膜１４２が残留されて、第１ゲート構造物１１０＿１および第１ソース／ドレーン領域１０２＿１を覆う。したがって、ＮＭＯＳトランジスタのチャネルのＸ軸およびＺ軸方向に引張応力を、Ｙ軸方向に圧縮応力を加えて電子移動度を改善する。この時、Ｙ軸方向に介在しているエッチング停止膜１３０の第１領域１３０＿１の厚さが相対的に薄く、効果的な応力（ストレス）が伝達できることは前述した通りである。本段階は前述した図７Ａおよび図７Ｂの方法で代替されることもできる。
【００７９】
一方、図６Ａないし図６Ｇの実施形態とは異に、本実施形態では第１ゲート電極１１４＿１および第１ソース／ドレーン領域１０２＿１に応力（ストレス）を保存する段階を含まないため、引張応力膜１４２は後続工程で除去されない。
【００８０】
図８Ｄを参照すれば、図８Ｃの結果物の全面に圧縮応力膜を形成してパターニングしてＮＭＯＳトランジスタ領域（Ｉ）上の圧縮応力膜を選択的に除去する。その結果、ＰＭＯＳトランジスタ領域（ＩＩ）上にのみ圧縮応力膜１４４が残留されて、第２ゲート構造物１１０＿２および第２ソース／ドレーン領域１０２＿２を覆う。
【００８１】
一方、前記段階で引張応力膜１４２および圧縮応力膜１４４の形成順序は変わりうる。また、図８Ｃのエッチング停止膜１３０代りに、または図８Ｃのエッチング停止膜１３０とは別途に引張応力膜１４２の形成と圧縮応力膜１４４を形成との間にエッチング停止膜（図示せず）が形成されうる。また、圧縮応力膜１４４の形成は省略されうる。
【００８２】
以上添付された図面を参照し、本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明を、その技術的思想や必須の特徴を変更しない範囲で、他の具体的な形態において実施されうることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施形態に係る半導体素子の断面図である。
【図２】本発明の実施形態に係る半導体素子の斜視図である。
【図３】本発明の変形実施形態に係る半導体素子の断面図である。
【図４】本発明の他の実施形態に係る半導体素子の断面図である。
【図５】ＭＯＳトランジスタと応力（ストレス）膜間にエッチング停止膜が介在した場合の相対的な応力（ストレス）の値を示すグラフである。
【図６Ａ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｂ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｃ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｄ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｅ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｆ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｇ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｈ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ｂ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ａ】本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ｂ】本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ｃ】本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ｄ】本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。
【符号の説明】
【００８４】
１００ 半導体基板、
１０２ ソース／ドレーン領域、
１１０ ゲート構造物、
１１２ ゲート絶縁膜、
１１４ ゲート電極、
１１６ スペーサ、
１３０ エッチング停止膜、
１４０ 応力（ストレス）膜。
【技術分野】
【０００１】
本発明は半導体素子およびその製造方法に関するものであって、より詳細にはトランジスタのチャネルに応力（ストレス）が印加される半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化および高速化にともないその限界を克服し、より優秀な性能を有するＭＯＳトランジスタを形成するための多様な方法が研究されている。特に、高性能のＭＯＳトランジスタの具現のため、多数キャリア（電子または正孔）の移動度（ｍｏｂｉｌｉｔｙ）を向上させるための方法が多く開発されている。
【０００３】
電子または正孔の移動度を向上させる方法として、チャネル領域に物理的な応力（ストレス）（ｓｔｒｅｓｓ）を加える方法が研究されている。代表的な方法は、ＭＯＳトランジスタ上に応力（ストレス）膜を形成することである。しかし、電子と正孔は応力（ストレス）膜の応力（ストレス）の種類−引張または圧縮−により移動度が相異なるため、ＮＭＯＳトランジスタの電子移動度を向上させる応力（ストレス）膜が直ちにＰＭＯＳトランジスタの正孔移動度を向上させることではない。したがって、ＮＭＯＳトランジスタとＰＭＯＳトランジスタ別に別途の応力（ストレス）を加えるための方案が摸索されている。
【特許文献１】米国特許第２００６−２４９７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、引張応力膜を適用する場合、選択的にＮＭＯＳトランジスタ上にのみ形成されるのが望ましい。これのため、ＰＭＯＳトランジスタ上の引張応力膜は選択的に除去される。引張応力膜の選択的除去のためのパターニングを精密に行うため、引張応力膜の形成の前にエッチング停止膜を形成することもある。しかし、エッチング停止膜形成の結果、ＮＭＯＳトランジスタと引張応力膜との間にエッチング停止膜が介在すれば、引張応力膜からＮＭＯＳトランジスタに加わる応力（ストレス）効果が弱まる。したがって、十分な電子移動度の向上効果は期待しにくい。
【０００５】
本発明が解決しようとする課題は、ＭＯＳトランジスタ上にエッチング停止膜を適用した場合にもＭＯＳトランジスタに十分な応力（ストレス）を加える半導体素子を提供することにある。
【０００６】
本発明が解決しようとする他の課題は、ＭＯＳトランジスタ上にエッチング停止膜を形成しつつも、ＭＯＳトランジスタに十分な応力（ストレス）を加える半導体素子の製造方法を提供することにある。
【０００７】
本発明が解決しようとする課題は、上述した技術的課題に制限されない。上述していない他の課題は以下の記載から当業者であれば明確に理解できるであろう。
【課題を解決するための手段】
【０００８】
前記技術的課題を解決するために、本発明に係る半導体素子は、半導体基板と、前記半導体基板上に備えられたゲート電極および前記ゲート電極の側壁面に備えられたスペーサを含むゲート構造物と、前記ゲート構造物の両側の前記半導体基板内に形成されたソース／ドレーン領域と、前記ゲート構造物上に備えられたエッチング停止膜と、を含み、前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、前記第１領域の厚さは、前記第２領域の厚さの８５％以下である。
【０００９】
また、本発明に係る他の半導体素子は、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板と、前記半導体基板の前記ＮＭＯＳトランジスタ領域上に備えられた第１ゲート電極、および前記第１ゲート電極の側壁面に備えられた第１スペーサを含む第１ゲート構造物と、前記第１ゲート構造物の両側の前記半導体基板内に形成された第１ソース／ドレーン領域と、前記半導体基板の前記ＰＭＯＳトランジスタ領域上に備えられた第２ゲート電極、および前記第２ゲート電極の側壁面に備えられた第２スペーサを含む第２ゲート構造物と、前記第２ゲート構造物の両側の前記半導体基板内に形成された第２ソース／ドレーン領域と、前記第１および前記第２ゲート構造物上に備えられたエッチング停止膜と、を含み、前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下である。
【００１０】
また、本発明に係る半導体素子の製造方法は、半導体基板を提供し、前記半導体基板上にゲート電極、および前記ゲート電極の側壁面にスペーサを備えるゲート構造物を形成し、前記ゲート構造物の両側の前記半導体基板内にソース／ドレーン領域を形成し、前記ゲート構造物上にエッチング停止膜を形成し、前記エッチング停止膜上に引張応力膜を形成することを含み、前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、前記第１領域の厚さは、前記第２領域の厚さの８５％以下である。
【００１１】
本発明に係る他の半導体素子の製造方法は、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板を提供し、ＮＭＯＳトランジスタ領域の前記半導体基板上に第１ゲート電極、および前記第１ゲート電極の側壁面に第１スペーサを備える第１ゲート構造物を形成し、ＰＭＯＳトランジスタ領域の前記半導体基板上に第２ゲート電極、および前記第２ゲート電極の側壁面に第２スペーサを備える第２ゲート構造物を形成し、前記第１ゲート構造物の両側の前記半導体基板内に第１ソース／ドレーン領域を形成し、前記第２ゲート構造物の両側の前記半導体基板内に第２ソース／ドレーン領域を形成し、前記第１および前記第２ゲート構造物上にエッチング停止膜を形成し、前記エッチング停止膜上に引張応力膜を形成することを含み、前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下である。
【００１２】
その他実施形態の具体的な事項は詳細な説明および図に含まれている。
【発明の効果】
【００１３】
本発明に係る半導体素子およびその製造方法によれば、ＮＭＯＳトランジスタ上にエッチング停止膜を形成し、その上に応力（ストレス）膜を形成しても、電子移動度向上のため、主な方向への応力（ストレス）膜とＮＭＯＳトランジスタとの間に介在するエッチング停止膜を最小化または少なくとも一部の厚さを０にすることによって、ＮＭＯＳトランジスタ側に十分な応力（ストレス）を伝達することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の利点および特徴、そしてそれらを達成する方法は、添付図面を参照して詳細に説明される実施形態により明確になるであろう。しかし、本発明は以下の説明により開示される実施形態に限定されるものではなく、異なる多様な実施形態によっても具現される。以下説明する実施形態は、本発明を十分開示し、本発明の属する技術分野における通常の知識を有する者に発明の範囲を十分理解できるようにするために提供されるものであり、本発明の範囲は特許請求の範囲により定められる。
【００１５】
なお、いくつかの実施形態において、公知の工程、段階、構造及び技術は、本発明が不明瞭に解釈されるのを避けるために、説明を省略する。
【００１６】
本明細書において使用される用語は実施形態を説明するために用いられたものであり、本発明を制限しようとするものではない。明細書で使用される「含む」は、言及した構成要素、段階、動作および／または素子以外の一つ以上の他の構成要素、段階、動作および／または素子の存在または追加を排除しない意味で使用する。
【００１７】
本発明の実施形態に係る半導体素子はチャネルに応力（ストレス）（ｓｔｒｅｓｓ）を加え多数キャリア（ｍａｊｏｒ ｃａｒｒｉｅｒ）の移動度が変化するＭＯＳトランジスタを含む。ＭＯＳトランジスタはＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む。
【００１８】
以下、添付した図面を参考して本発明に係る半導体素子について詳細に説明する。
【００１９】
図１は本発明の実施形態に係る半導体素子の断面図である。図２は本発明の実施形態に係る半導体素子の斜視図であって、図１のエッチング停止膜および応力（ストレス）膜を省略した場合を図示する。図３および図４は、本発明の変形実施形態に係る半導体素子の断面図である。
【００２０】
図１および図２を参照すれば、本発明の実施形態に係る半導体素子は、半導体基板１００上に形成されたＭＯＳトランジスタを含む。ＭＯＳトランジスタはゲート構造物１１０とソース／ドレーン領域１０２を含む。
【００２１】
ゲート構造物１１０は、半導体基板１００上に形成されたゲート絶縁膜１１２、ゲート絶縁膜１１２上に形成されたゲート電極１１４およびゲート電極１１４側壁上に形成されたスペーサ１１６を含む。
【００２２】
ゲート絶縁膜１１２ではシリコン酸化膜や高誘電率膜が適用されうる。
【００２３】
ゲート電極１１４は導電型物質で形成される。例えば、ｎ型またはｐ型不純物がドーピングされたポリシリコン膜、金属膜、金属シリサイド膜、金属窒化膜などの単一膜またはこれらの積層膜で形成されうる。
【００２４】
本発明の実施形態に係るゲート電極１１４は、ポリシリコン膜で形成されるが、ｎ型またはｐ型不純物以外に非晶質化物質をさらに含みうる。非晶質化物質はイオン注入されたものでありうる。注入された非晶質化物質の例としては、Ｇｅ、Ｘｅ、Ｃ、Ｆまたはこれらの組み合わせを含む。望ましい例としてＧｅを挙げることができる。本発明の実施形態でゲート電極１１４を構成するポリシリコン膜は、非晶質化物質の注入によって非晶質化され、後続熱処理などによって再結晶化（ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）される。再結晶の際、ポリシリコン膜は後続熱処理の状態の変化によって所定の応力（ストレス）を保存し、これはＭＯＳトランジスタのチャネルに所定の応力（ストレス）を加える。
【００２５】
本発明の他の実施形態ではゲート電極１１４は非晶質化物質を含まない。この場合、ＭＯＳトランジスタに加える応力（ストレス）は、ＭＯＳトランジスタを覆う残留する応力（ストレス）膜１４０による。したがって、ゲート電極１１４の非晶質化物質を含むかの可否はチャネルに応力（ストレス）を加えるための応力（ストレス）膜１４０の残留の可否と密接な関係がある。
【００２６】
スペーサ１１６はゲート電極１１４の側壁に形成される。スペーサ１１６は例えば、シリコン窒化膜で形成される。図面に示していないが、ゲート電極１１４上にはハードマスク膜がさらに具備されうる。
【００２７】
本発明の変形実施形態では図３に示すように、ゲート構造物（１１０ｍ）がスペーサ１１６とゲート電極１１４との間に介在した自然酸化膜１１５をさらに含み得る。本発明のまた他の変形実施形態は図３の自然酸化膜１１５がＬ型のスペーサで置換された場合を含む。
【００２８】
また図１および図２を参照すれば、ソース／ドレーン領域１０２はゲート構造物１１０の両側の半導体基板１００内にｎ型不純物またはｐ型不純物がドーピングされて形成される。ソース／ドレーン領域１０２にドーピングされた不純物の導電型によって、ＭＯＳトランジスタはＮＭＯＳトランジスタまたはＰＭＯＳトランジスタとなる。図１には示していないが、本発明の他の実施形態に係るソース／ドレーン領域１０２は上面が金属シリサイドで形成されていることもある。
【００２９】
ゲート電極１１４の場合と類似にソース／ドレーン領域１０２の場合にも非晶質化物質をさらに含むこともあり、含まないこともある。ゲート構造物１１０を中心に離隔されているソース／ドレーン領域１０２の間の空間はＭＯＳトランジスタのチャネル領域となる。ソース／ドレーン領域１０２の外側は、半導体基板１００内に形成された素子分離領域１０８によって限定される。素子分離領域１０８は、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程またはＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｃｏｎ）工程によって形成された酸化膜で形成されうる。
【００３０】
ゲート構造物１１０が形成された半導体基板１００上にはエッチング停止膜１３０が位置する。エッチング停止膜１３０は、ゲート構造物１１０およびソース／ドレーン領域１０２を覆う。
【００３１】
エッチング停止膜１３０は、ゲート構造物１１０のスペーサ１１６上に位置する第１領域１３０＿１、ゲート電極１１４の上面上に位置する第２領域１３０＿２、およびソース／ドレーン領域１０２上に位置する第３領域１３０＿３を含む。エッチング停止膜１３０はシリコン酸化膜などで形成されうる。
【００３２】
応力（ストレス）膜１４０は、エッチング停止膜１３０上に形成されてＭＯＳトランジスタのチャネルに引張応力（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）または圧縮応力（ｃｏｍｐｒｅｓｓｉｖｅ ｓｔｒｅｓｓ）を加える。応力（ストレス）膜１４０は例えば、シリコン窒化膜でありうる。同様に『シリコン窒化膜』と称されるとしても、シリコン、窒素、水素などの組成比または製造工程時の工程条件などによってシリコン窒化膜は引張応力膜となり得、圧縮応力膜ともなりうる。より具体的な内容は本技術分野の当業者に公知されているため、それに対する不必要な説明は省略する。
【００３３】
ゲート電極１１４とソース／ドレーン領域１０２が非晶質化物質を含む場合には、応力（ストレス）膜１４０は除去されて残留しないこともある。ゲート電極１１４とソース／ドレーン領域１０２が非晶質化物質を含まない場合、応力（ストレス）膜１４０の残留が望ましい。
【００３４】
ＭＯＳトランジスタのチャネルに加える応力（ストレス）は、ＭＯＳトランジスタの種類、応力（ストレス）の種類、応力（ストレス）の方向などによってチャネルに流れる多数キャリアの移動度を向上させる。多数キャリアの移動度が向上されると、ＭＯＳトランジスタの性能（ｐｅｒｆｏｒｍａｎｃｅ）が良好となるものと解釈される。前記記述した各変化の要素間の具体的な関係を表１に整理した。
【００３５】
【表１】
【００３６】
前記表１においてＸ軸、Ｙ軸、Ｚ軸は、図２で定義されている３次元方向を意味する。また、＋は、多数キャリアの移動度が良好であることを示し、＋＋は、多数キャリアの移動度がさらに良好であることを示し、−は、多数キャリアの移動度が不良であることを示し、−−は、多数キャリアの移動度がさらに不良であることをそれぞれ示す。
【００３７】
表１を参照すれば、引張応力膜はＸ軸とＺ軸方向にチャネルに引張応力を加えるが、Ｙ軸方向には圧縮応力を加える。圧縮応力膜はＸ軸とＺ軸の方向に圧縮応力を加えるが、Ｙ軸方向には引張応力を加える。そして、表１に示すようにＮＭＯＳトランジスタの場合、主にＹ軸方向への圧縮応力によって、多数キャリア（電子）の移動度が高まり、ＰＭＯＳトランジスタの場合には、主にＸ軸方向への圧縮応力によって多数キャリア（正孔）の移動度が向上される。
【００３８】
このような多数キャリアの移動度を向上させる応力（ストレス）は、ＭＯＳトランジスタを覆う応力（ストレス）膜１４０によって加わる（例えば、ＮＭＯＳトランジスタの場合は、引張応力膜によってＹ軸方向の圧縮応力が加わり、ＰＭＯＳトランジスタの場合は、圧縮応力膜によってＸ軸方向の圧縮応力が加わることもある）。ゲート電極１１４などに非晶質化物質が含まれており、再結晶時に応力（ストレス）が保存されており、最終構造物に応力（ストレス）膜１４０が残留しないとしても、少なくとも再結晶時には応力（ストレス）膜１４０が具備されて応力（ストレス）を加える。
【００３９】
図５は、ＭＯＳトランジスタと応力（ストレス）膜間にエッチング停止膜が介在した場合の相対的な応力（ストレス）の値を示すグラフである。応力（ストレス）膜１４０による応力（ストレス）の効果は、応力（ストレス）膜１４０と応力（ストレス）が加わる地点との間の密着性または離隔距離などに少なくとも部分的に依存する。例えば、応力（ストレス）膜１４０がＭＯＳトランジスタと直接接せず、他の構造物を介在する場合応力（ストレス）効果が低下する。介在する構造物の厚さが厚くなるほど応力（ストレス）効果はさらに低下する。図５のグラフに示すようにエッチング停止膜１３０の厚さが約２００Åである場合、エッチング停止膜１３０が介在しない場合に比べて約７０％の応力（ストレス）効果しか示すことができない。
【００４０】
ＭＯＳトランジスタとしてＮＭＯＳトランジスタが適用された場合を例にして説明すれば、十分な電子移動度を得るためにはＹ軸方向に十分な圧縮応力を加えなければならず、このためにＹ軸方向に応力（ストレス）が加わる領域では介在するエッチング停止膜１３０の厚さが薄い方が望ましい。
【００４１】
図１で、Ｙ軸方向に応力（ストレス）が加わる領域はスペーサ１１６が形成されている領域である。したがって、スペーサ１１６上に位置するエッチング停止膜１３０の第１領域１３０＿１の厚さは薄い方が望ましい。
【００４２】
一方、エッチング停止膜１３０は、応力（ストレス）膜１４０のパターニングなどの工程で下部構造物の過度なエッチングを防止するために提供されたものであって、特に第２領域１３０＿２と第３領域１３０＿３は、例えばそれぞれゲート電極１１４上の端子およびソース／ドレーン領域１０２上の端子が形成される領域である。したがって、エッチング停止膜１３０の本来の機能を十分に発揮するためには第２領域１３０＿２と第３領域１３０＿３は所定の厚さを確保しなければならない。例えば、第２領域１３０＿２と第３領域１３０＿３との厚さは約５０Å〜１０００Åでありうる。他の実施形態によれば、第２領域１３０＿２と第３領域１３０＿３との厚さは約３００Å〜５００Åでありうる。
【００４３】
反面、第１領域１３０＿１は端子が形成されておらず、パターニングの境界となる領域でもないため、実質的にエッチング停止膜１３０の機能とは関係がない領域である。したがって、エッチング停止膜１３０の第１領域１３０＿１は所定の厚さの第２領域１３０＿２と第３領域１３０＿３よりさらに薄い厚さで形成されてもよい。
【００４４】
前記の観点から、エッチング停止膜１３０の第２領域１３０＿２と第３領域１３０＿３との厚さは実質的に同一であるが、第１領域１３０＿１は第２領域１３０＿２および第３領域１３０＿３より厚さが薄いこともある。例えば、第１領域１３０＿１の厚さ（ｄ１）は第２領域１３０＿２および第３領域１３０＿３の厚さ（ｄ２、ｄ３）の約８５％以下でありうる。さらに、第１領域１３０＿１の厚さ（ｄ１）は第２領域１３０＿２および第３領域１３０＿３の厚さの約７５％以下でありうる。極端的には第１領域１３０＿１の少なくとも一部はその厚さ（ｄ１）が０でありうる。すなわち、図４に図示すようにスペーサ１１６上でエッチング停止膜２３０の少なくとも一部が全く形成されなかったり、形成後に除去されたりしてスペーサ１１６と応力（ストレス）膜１４０が直接接触することができる。図４の例示的な実施形態のようにエッチング停止膜２３０の第２領域２３０＿２、および第３領域２３０＿３は、たとえ所定の厚さを有しているとしても、エッチング停止膜２３０の第１領域２３０＿１の厚さが０となれば、図５に示す観点からＮＭＯＳトランジスタの多数キャリア移動度の向上を最大化することができる。
【００４５】
エッチング停止膜１３０の領域別に異なる厚さはエッチング停止膜１３０の積層方法、等方性エッチングの可否、およびこれらの組み合わせなどによって具現される。図１から分かるように、エッチング停止膜１３０の第２領域１３０＿２および第３領域１３０＿３は平たい下部構造物上に位置するが、第１領域１３０＿１は傾斜しているスペーサ１１６上に位置する。したがって、段差塗布性（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が不良な積層方法、例えばプラズマ化学気相蒸着法（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）法によってエッチング停止膜１３０を蒸着すれば、傾斜している第１領域１３０＿１は相対的に薄い厚さで蒸着することができる。このような観点から、エッチング停止膜１３０は、例えばＰＥ−ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ ＯｒｔｈｏＳｉｌｉｃａｔｅ）膜で形成されうる。ＰＥ−ＴＥＯＳ膜は、ＴＥＯＳ（テトラ・エチル・オルソシリケート）を用いたプラズマＣＶＤ法により形成された層間絶縁膜である。また、エッチング停止膜１３０を等方性エッチングすれば、すべての領域において実質的に同一な厚さでエッチングされるので、第２領域１３０＿２および第３領域１３０＿３の厚さに対する第１領域１３０＿１の厚さの比がさらに減少され得、さらに、図４に図示すようにエッチング停止膜２３０の第１領域２３０＿１は完全に除去されうる（厚さが０である場合）。
【００４６】
前述した本発明の実施形態に係る半導体素子のより具体的な内容とその他の変形実施形態は以下で説明する本発明の実施形態に係る半導体素子の製造方法と共に説明する。以下、半導体素子として、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを含む場合を例示する。
【００４７】
図６Ａないし図６Ｈは、本発明の実施形態に係る半導体素子の製造方法を示す断面図であって、応力（ストレス）保存技術（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）が適用される例示的な方法を図示す。
【００４８】
図６Ａを参照すれば、ＮＭＯＳトランジスタ領域（Ｉ）とＰＭＯＳトランジスタ領域を含む半導体基板１００を提供する。半導体基板１００は、単結晶シリコンと同じ結晶質シリコンからなる基板であって、例えばｐ型不純物がドーピングされているＰ型シリコン基板でありうる。
【００４９】
ＮＭＯＳトランジスタ領域（Ｉ）は、ＮＭＯＳトランジスタが形成される領域であって、活性領域にｎ型不純物がドーピングされる領域である。ＰＭＯＳトランジスタ領域（ＩＩ）は、ＰＭＯＳトランジスタが形成される領域であって、活性領域にｐ型不純物がドーピングされる領域である。半導体基板１００の提供時にはＮＭＯＳトランジスタ領域（Ｉ）とＰＭＯＳトランジスタ領域（ＩＩ）が物理的に区別されないが、設計された後続工程による仮想の境界を有しうる。ＮＭＯＳトランジスタ領域（Ｉ）とＰＭＯＳトランジスタ領域（ＩＩ）との区分は、後続に形成されるトランジスタの種類によって明確となる。
【００５０】
続いて、半導体基板１００を多数の活性領域で区分するための素子分離領域１０８を形成する。素子分離領域１０８は例えばシリコン酸化膜で形成する。具体的に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によるＳＴＩ酸化膜またはＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｃｏｎ）工程によるＬＯＣＯＳ酸化膜を適用することができる。
【００５１】
図６Ｂを参照すれば、半導体基板１００の全面に熱酸化工程などを用いゲート絶縁膜用酸化膜を形成する。続いて、ゲート絶縁膜用酸化膜上にポリシリコンなどの結晶質シリコンや非晶質シリコンなどからなるゲート導電層を形成する。ゲート導電層の形成は本技術分野の公知の多様な方法を用いる。また、ゲート導電層およびゲート絶縁膜用酸化膜を順次にパターニングしてゲート電極１１４＿１、１１４＿２とゲート絶縁膜１１２を形成する。前記パターニングのためのエッチングマスクではフォトレジスト膜またはハードマスク膜が適用されうる。ここで、半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）上に形成されるゲート電極は第１ゲート電極１１４＿１と、ＰＭＯＳトランジスタ領域（ＩＩ）上に形成されたゲート電極は第２ゲート電極１１４＿２と称する。
【００５２】
次に、第１ゲート電極１１４＿１の側壁に第１スペーサ１１６＿１を、第２ゲート電極の側壁に第２スペーサ１１６＿２をそれぞれ形成する。第１スペーサ１１６＿１および第２スペーサ１１６＿２はシリコン窒化膜などで形成される。これらを形成する多様な方法は本技術分野に広く公知されているために具体的な説明は省略する。第１スペーサ１１６＿１は第１ゲート電極１１４＿１、ゲート絶縁膜１１２と共に第１ゲート構造物（１１０＿１）を構成し、第２スペーサ１１６＿２は第２ゲート電極１１４＿２、ゲート絶縁膜１１２と共に第２ゲート構造物１１０＿２を構成する。
【００５３】
図６Ｃを参照すれば、半導体基板１００のＰＭＯＳトランジスタ領域（ＩＩ）は覆うものの、ＮＭＯＳトランジスタ領域（Ｉ）は露出させる第１イオンマスク（図示せず）を用いて第１不純物をイオン注入する。第１不純物はｎ型不純物および非晶質化物質を含む。
【００５４】
ｎ型不純物はＮＭＯＳトランジスタ領域（Ｉ）の半導体基板１００内に第１ソース／ドレーン領域１０２＿１を形成するためのものである。ｎ型不純物は第１イオンマスクで覆われていない半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）上にすべて注入されるので、第１ゲート電極１１４＿１および第１スペーサ１１６＿１にも一部注入されうる。ただし、半導体基板１００の立場からは第１イオンマスクだけではなく、第１ゲート電極１１４＿１および第１スペーサ１１６＿１もドーピングマスクとして認識される。したがって、ｎ型不純物は第１ゲート電極１１４＿１の下部には注入されない。その結果、ＮＭＯＳトランジスタ領域（Ｉ）の半導体基板１００内には第１ゲート電極１１４＿１を中心に互いに離隔された一対の第１ソース／ドレーン領域１０２＿１が形成される。
【００５５】
非晶質化物質はＮＭＯＳトランジスタ領域（Ｉ）の半導体基板１００および／または第１ゲート電極１１４＿１を非晶質化するためのものである。すなわち、半導体基板１００と第１ゲート電極１１４＿１が結晶質シリコンで形成されたとしても、非晶質化物質をイオン注入すれば、結晶が破壊され非晶質化を誘発する。非晶質化イオンの例はＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む。望ましい例としてＧｅがある。
【００５６】
ｎ型不純物と非晶質化物質のイオン注入の順序は多様に選択されうる。例えば、ｎ型不純物を先にイオン注入して第１ソース／ドレーン領域１０２＿１を形成した後、非晶質化物質をイオン注入し、これらの領域を非晶質化することもでき、非晶質化物質をイオン注入して非晶質化領域を限定した後、ｎ型不純物をイオン注入し、非晶質化された第１ソース／ドレーン領域１０２＿１を形成することもできる。さらに、ｎ型不純物イオンおよび非晶質化イオンを同時に注入することもできる。
【００５７】
次に、半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）は覆うものの、ＰＭＯＳトランジスタ領域（ＩＩ）は露出させる第２イオンマスク（図示せず）を用いて第２不純物をイオン注入する。第２不純物はｐ型不純物および非晶質化物質を含む。第２不純物のイオン注入はｎ型不純物の代わりにｐ型不純物をイオン注入すること以外は第１不純物のイオン注入と実質的に同様である。第２不純物の注入結果、ＰＭＯＳトランジスタ領域（ＩＩ）の半導体基板１００内に第２ゲート電極１１４＿２を中心に互いに離隔された一対の第２ソース／ドレーン領域１０２＿２が形成されて、第２ゲート電極１１４＿２と第２ソース／ドレーン領域は非晶質化される。
【００５８】
一方、第１不純物のイオン注入および第２不純物のイオン注入順序は前述したものと反対に行うこともできる。
【００５９】
また、非晶質化物質の注入はｎ型不純物およびｐ型不純物のイオン注入とは別途に、これらを注入する前、または注入した後にＮＭＯＳトランジスタ領域（Ｉ）およびＰＭＯＳトランジスタ領域（ＩＩ）に一括的に行うこともできる。この場合、別途のイオンマスクは必要ではない。
【００６０】
図６Ｄを参照すれば、図６Ｃの結果の全面にエッチング停止膜１３０を形成する。すなわち、エッチング停止膜１３０は第１ゲート構造物（１１０＿１）、第１ソース／ドレーン領域１０２＿１と第２ゲート構造物１１０＿２、第２ソース／ドレーン領域１０２＿２とを覆うように形成される。形成されたエッチング停止膜１３０は第１および第２スペーサ１１６＿１、１１６＿２上の第１領域１３０＿１、第１および第２ゲート電極１１４＿１、１１４＿２上の第２領域１３０＿２、および第１および第２ソース／ドレーン領域１０２＿１、１０２＿２上の第３領域１３０＿３を含む。ここで、第２領域１３０＿２および第３領域１３０＿３の厚さは実質的に同一であるが、第１領域１３０＿１の厚さは第２領域１３０＿２および第３領域１３０＿３の厚さより小さいように形成される。例えば、第２領域１３０＿２と第３領域１３０＿３の厚さは約５０Å〜１０００Åの範囲を有するように形成される。他の実施形態によれば第２領域１３０＿２と第３領域１３０＿３の厚さは約１００Å〜５００Åの厚さで形成される。第１領域１３０＿１は第２領域１３０＿２および第３領域１３０＿３より約８５％以下の厚さを有するように形成される。実施形態によれば、第１領域１３０＿１は第２領域１３０＿２および第３領域１３０＿３より約７５％以下の厚さを有するように形成される。
【００６１】
前記のような領域別に異なる厚さのエッチング停止膜１３０を形成するためには段差塗布性が不良な積層方法が用いられる。すなわち、第２領域１３０＿２と第３領域１３０＿３が位置する下部構造物は平たい上面を有する反面、第１領域１３０＿１が位置する下部構造物（すなわち、第１および第２スペーサ）は傾斜した表面を有するため、段差塗布性が不良な方法でエッチング停止膜１３０を形成すれば、傾斜している第１および第２スペーサ１１６＿２上に蒸着されるエッチング停止膜１３０の厚さが他の領域に比べて薄くなる。例えば、エッチング停止膜１３０を、プラズマ化学気相蒸着法を用いたＰＥ−ＴＥＯＳ膜で形成すれば、第１領域１３０＿１の厚さが第２領域１３０＿２および第３領域１３０＿３の厚さの約８５％以下、さらに約７５％以下まで容易に調節することができる。
【００６２】
図６Ｅを参照すれば、エッチング停止膜１３０上にカバー膜として、例えば引張応力膜１４２ａを形成する。引張応力膜１４２ａは例えばシリコン窒化膜で形成される。
【００６３】
図６Ｆを参照すれば、ＰＭＯＳトランジスタ領域（ＩＩ）上の引張応力膜１４２ａを選択的に除去してＮＭＯＳトランジスタ領域（Ｉ）にのみ引張応力膜１４２を残留させる。引張応力膜１４２ａの選択的な除去は写真エッチング工程で行われ、この時、下部のエッチング停止膜１３０は下部構造物まで過エッチングされることを防ぐエッチング阻止機能をする。
【００６４】
図６Ｇを参照すれば、図６Ｆに関する工程後に熱処理する。具体的な例としては、窒素、アルゴン、水素またはこれらの混合機体の雰囲気で約９００〜１２００℃の温度条件で急速熱処理をする。熱処理の結果、非晶質化された領域での再結晶化（ｒｅｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）が成される。したがって、第１ゲート電極１１４＿１、第１ソース／ドレーン領域１０２＿１と第２ゲート電極１１４＿２、および第２ソース／ドレーン領域１０２＿２が前述した非晶質化物質のイオン注入によって非晶質化されたとしても、前記熱処理によって例えばポリシリコンなどで再結晶化される。
【００６５】
再結晶化でＮＭＯＳトランジスタ領域（Ｉ）上の第１ゲート電極１１４＿１と第１ソース／ドレーン領域１０２＿１は引張応力膜１４２による応力（ストレス）が保存（記憶）される。すなわち、ＮＭＯＳトランジスタ領域（Ｉ）は引張応力膜１４２によって覆われているため、Ｘ軸およびＺ軸方向には引張応力を、Ｙ軸方向には圧縮応力を受ける。したがって、ＮＭＯＳトランジスタ領域（Ｉ）上の第１ゲート電極１１４＿１と第１ソース／ドレーン領域１０２＿１は引張応力膜１４２によって加われたＸ軸、Ｚ軸方向の引張応力およびＹ軸方向の圧縮応力を保存（記憶）しつつ再結晶化される。この時、第１ゲート電極１１４＿１はエッチング停止膜１３０を介在して引張応力膜１４２によって応力（ストレス）が加わるが、少なくともＹ軸方向に対して介在するエッチング停止膜１３０の第１領域１３０＿１は他の領域に比べて厚さが薄いため、エッチング停止膜１３０介在による応力（ストレス）減少の効果が低い。すなわち、第１ゲート電極１１４＿１にＮＭＯＳトランジスタ多数キャリアの移動度を向上させるための主な応力（ストレス）であるＹ軸方向の応力（ストレス）の伝達の効率が高い。このように高い効率で第１ゲート電極１１４＿１に伝達されたＹ軸方向応力（ストレス）は、第１ゲート電極１１４＿１の再結晶化と共に保存されてチャネルでの電子移動度を十分に向上させることができるようになる。
【００６６】
一方、ＰＭＯＳトランジスタ領域（ＩＩ）の場合には引張応力膜１４２が除去されているので、熱処理工程による再結晶化を経ても第２ゲート電極１１４＿２および第１ソース／ドレーン領域１０２＿１に応力（ストレス）が保存されない。表１を参照して説明した通り、ＰＭＯＳトランジスタ領域（ＩＩ）の場合、引張応力膜による応力（ストレス）が加われば、多数キャリア（正孔）移動度が全般的に低下するが、前記した通り、ＰＭＯＳトランジスタ領域（ＩＩ）には引張応力膜による応力（ストレス）が保存されないため、多数キャリア移動度は低下しない。
【００６７】
前記再結晶化によってＮＭＯＳトランジスタの特性が改善された半導体素子が完成される。
【００６８】
図６Ｈを参照すれば、選択的に（ｏｐｔｉｏｎａｌｌｙ）、ＮＭＯＳトランジスタ領域（Ｉ）を覆っている引張応力膜１４２を除去する。引張応力膜１４２の除去は、湿式エッチングまたはその他の公知された多様な方法で行うことができる。引張応力膜１４２を除去してもＮＭＯＳトランジスタ領域（Ｉ）の第１ゲート電極１１４＿１および第１ソース／ドレーン領域１０２＿１には引張応力膜１４２による応力（ストレス）（Ｘ軸、Ｚ軸方向の引張応力およびＹ軸方向の圧縮応力）が保存されているので、ＮＭＯＳトランジスタのチャネルには相変らず電子移動度を改善する応力（ストレス）を加えることができる。したがって、ＮＭＯＳトランジスタの電子移動度は引張応力膜１４２を除去した後にも同等な水準で維持することができる。
【００６９】
また、選択的に（ｏｐｔｉｏｎａｌｌｙ）、本段階と同時にまたは本段階の後にエッチング停止膜１３０を除去することをさらに含むこともできる。また、図面に示していないが、後続工程で第１ゲート電極１１４＿１、第１ソース／ドレーン領域１０２＿１、第２ゲート電極１１４＿２、第２ソース／ドレーン領域１０２＿２の表面にサリサイド（Ｓａｌｉｃｉｄｅ）工程を行い、金属シリサイド層を形成することをさらに行うことができる。また、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ上に層間絶縁膜を形成して、層間絶縁膜内に端子を形成して、層間絶縁膜上に配線を形成することができる。なお、実施形態において、公知の工程、段階、構造及び技術は、本発明が不明瞭に解釈されるのを避けるために、説明を省略する。
【００７０】
図７Ａおよび図７Ｂは本発明の他の実施形態に係る半導体素子の製造方法を示す断面図であって、特に図４に図示されている構造を具現する例示的な方法を説明するための図である。
【００７１】
先に、図６Ａないし図６Ｃを参照して説明したものと同様の方法で、半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）上にＮＭＯＳトランジスタを形成して、ＰＭＯＳトランジスタ領域（ＩＩ）上にＰＭＯＳトランジスタを形成する。続いて、図７Ａを参照すれば、半導体基板１００の全面に予備エッチング停止膜２３０ａを形成する。予備エッチング停止膜２３０ａの形成は図６Ｄの段階と実質的に同様の方法で行われる。すなわち、予備エッチング停止膜２３０ａは第１および第２スペーサ１１６＿１、１１６＿２上の第１領域２３０ａ＿１、第１および第２ゲート電極１１４＿１、１１４＿２上の第２領域２３０ａ＿２、および第１および第２ソース／ドレーン領域１０２＿１、１０２＿２上の第３領域２３０ａ＿３を含むように形成するが、第１領域２３０ａ＿１の厚さが第２領域２３０ａ＿２および第３領域２３０ａ＿３の厚さより薄くなるように形成する。ただし、望ましくは、予備エッチング停止膜２３０ａは図６Ｃの段階で形成されるエッチング停止膜１３０より全体的に厚く形成する。
【００７２】
図７Ｂを参照すれば、予備エッチング停止膜２３０ａを湿式エッチングなどの方法で等方性エッチングする。等方性エッチングによって予備エッチング停止膜２３０ａは第１領域２３０ａ＿１、第２領域２３０ａ＿２および第３領域２３０ａ＿３の領域には関係なく同一な厚さぐらい減少する。その結果、完成されたエッチング停止膜２３０は第２領域２３０＿２および第３領域２３０＿３に対する第１領域２３０＿１の厚さの比が予備エッチング停止膜２３０ａの場合よりさらに減少する。
【００７３】
本発明の実施形態では本段階で相対的に小さい第１領域２３０＿１をすべて除去するが、相対的に厚い第２領域２３０＿２と第３領域２３０＿３はエッチング停止膜２３０として十分に機能できる所定の厚さで残留させる。例えば、予備エッチング停止膜２３０ａの第２領域２３０ａ＿２および第３領域２３０ａ＿３の厚さが５００Åであり、第１領域２３０ａ＿１がその８０％である４００Åの場合、等方性エッチングによって完成されたエッチング停止膜２３０の第２領域２３０＿２と第３領域２３０＿３の厚さは約１００Åであり、第１領域２３０＿１の厚さは０でありうる。
【００７４】
後続工程はエッチング停止膜２３０の第１領域２３０＿１の厚さが相対的にさらに減少していること、またはさらに完全に除去されていることを除いては図６Ｄないし図６Ｇを参照したものと実質的に同様である。
【００７５】
図８Ａないし図８Ｄは、本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。図８Ａないし図８Ｄは応力（ストレス）保存技術（Ｓｔｒｅｓｓ Ｍｅｍｏｒｉｚａｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ）を適用せずに応力（ストレス）膜でチャネルに応力（ストレス）を加える場合を例示的に図示す。
【００７６】
図８Ａを参照すれば、半導体基板１００のＮＭＯＳトランジスタ領域（Ｉ）内に第１ソース／ドレーン領域１０２＿１を形成して、ＰＭＯＳトランジスタ領域（ＩＩ）内にＰＭＯＳトランジスタを形成する。本段階は非晶質化物質をイオン注入することを除いては図６Ａないし図６Ｃを参照して説明したものと実質的に同様の方法で行われる。
【００７７】
図８Ｂを参照すれば、図８Ａの工程後である全面に図６Ｄを参照して説明したものと実質的に同様の方法でエッチング停止膜１３０を形成する。
【００７８】
図８Ｃを参照すれば、エッチング停止膜１３０上に引張応力膜を形成してパターニングしてＰＭＯＳトランジスタ領域（ＩＩ）上の引張応力膜を選択的に除去する。前記パターニング時、エッチング停止膜１３０はエッチング阻止機能をする。前記パターニングの結果、ＮＭＯＳトランジスタ領域（Ｉ）上にのみ引張応力膜１４２が残留されて、第１ゲート構造物１１０＿１および第１ソース／ドレーン領域１０２＿１を覆う。したがって、ＮＭＯＳトランジスタのチャネルのＸ軸およびＺ軸方向に引張応力を、Ｙ軸方向に圧縮応力を加えて電子移動度を改善する。この時、Ｙ軸方向に介在しているエッチング停止膜１３０の第１領域１３０＿１の厚さが相対的に薄く、効果的な応力（ストレス）が伝達できることは前述した通りである。本段階は前述した図７Ａおよび図７Ｂの方法で代替されることもできる。
【００７９】
一方、図６Ａないし図６Ｇの実施形態とは異に、本実施形態では第１ゲート電極１１４＿１および第１ソース／ドレーン領域１０２＿１に応力（ストレス）を保存する段階を含まないため、引張応力膜１４２は後続工程で除去されない。
【００８０】
図８Ｄを参照すれば、図８Ｃの結果物の全面に圧縮応力膜を形成してパターニングしてＮＭＯＳトランジスタ領域（Ｉ）上の圧縮応力膜を選択的に除去する。その結果、ＰＭＯＳトランジスタ領域（ＩＩ）上にのみ圧縮応力膜１４４が残留されて、第２ゲート構造物１１０＿２および第２ソース／ドレーン領域１０２＿２を覆う。
【００８１】
一方、前記段階で引張応力膜１４２および圧縮応力膜１４４の形成順序は変わりうる。また、図８Ｃのエッチング停止膜１３０代りに、または図８Ｃのエッチング停止膜１３０とは別途に引張応力膜１４２の形成と圧縮応力膜１４４を形成との間にエッチング停止膜（図示せず）が形成されうる。また、圧縮応力膜１４４の形成は省略されうる。
【００８２】
以上添付された図面を参照し、本発明の実施形態について説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明を、その技術的思想や必須の特徴を変更しない範囲で、他の具体的な形態において実施されうることを理解することができる。したがって、上記実施形態はすべての面で例示的なものであり、限定的なものではないと理解しなければならない。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施形態に係る半導体素子の断面図である。
【図２】本発明の実施形態に係る半導体素子の斜視図である。
【図３】本発明の変形実施形態に係る半導体素子の断面図である。
【図４】本発明の他の実施形態に係る半導体素子の断面図である。
【図５】ＭＯＳトランジスタと応力（ストレス）膜間にエッチング停止膜が介在した場合の相対的な応力（ストレス）の値を示すグラフである。
【図６Ａ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｂ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｃ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｄ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｅ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｆ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｇ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図６Ｈ】本発明の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ａ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図７Ｂ】本発明の他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ａ】本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ｂ】本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ｃ】本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。
【図８Ｄ】本発明のまた他の実施形態に係る半導体素子の製造方法を示す断面図である。
【符号の説明】
【００８４】
１００ 半導体基板、
１０２ ソース／ドレーン領域、
１１０ ゲート構造物、
１１２ ゲート絶縁膜、
１１４ ゲート電極、
１１６ スペーサ、
１３０ エッチング停止膜、
１４０ 応力（ストレス）膜。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に備えられたゲート電極および前記ゲート電極の側壁面に備えられたスペーサを含むゲート構造物と、
前記ゲート構造物の両側の前記半導体基板内に形成されたソース／ドレーン領域と、
前記ゲート構造物上に備えられたエッチング停止膜と、
を含み、
前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、
前記第１領域の厚さは、前記第２領域の厚さの８５％以下であることを特徴とする半導体素子。
【請求項２】
前記エッチング停止膜は、前記ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記エッチング停止膜を介在して、前記ゲート構造物を覆う引張応力膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ゲート構造物および前記ソース／ドレーン領域はＮＭＯＳトランジスタを構成することを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記エッチング停止膜は、ＰＥ−ＴＥＯＳ膜で形成されることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１領域の少なくとも一部は、厚さが０であることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記ゲート電極および前記ソース／ドレーン領域はＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質を含むことを特徴とする請求項１に記載の半導体素子。
【請求項８】
ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板と、
前記半導体基板の前記ＮＭＯＳトランジスタ領域上に備えられた第１ゲート電極、および前記第１ゲート電極の側壁面に備えられた第１スペーサを含む第１ゲート構造物と、
前記第１ゲート構造物の両側の前記半導体基板内に形成された第１ソース／ドレーン領域と、
前記半導体基板の前記ＰＭＯＳトランジスタ領域上に備えられた第２ゲート電極、および前記第２ゲート電極の側壁面に備えられた第２スペーサを含む第２ゲート構造物と、
前記第２ゲート構造物の両側の前記半導体基板内に形成された第２ソース／ドレーン領域と、
前記第１および前記第２ゲート構造物上に備えられたエッチング停止膜と、
を含み、
前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、
前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下であることを特徴とする半導体素子。
【請求項９】
前記エッチング停止膜は、前記第１ソース／ドレーン領域および前記第２ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記エッチング停止膜を介在して、前記ＮＭＯＳトランジスタ上の前記第１ゲート構造物を覆う引張応力膜をさらに含むことを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記エッチング停止膜を介在して、前記ＰＭＯＳトランジスタ上の前記第２ゲート構造物を覆う圧縮応力膜をさらに含むことを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記エッチング停止膜はＰＥ−ＴＥＯＳ膜で形成されることを特徴とする請求項８に記載の半導体素子。
【請求項１３】
前記第１領域の少なくとも一部は厚さが０であることを特徴とする請求項８に記載の半導体素子。
【請求項１４】
前記ゲート電極および前記ソース／ドレーン領域はＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１５】
半導体基板を提供し、
前記半導体基板上にゲート電極、および前記ゲート電極の側壁面にスペーサを備えるゲート構造物を形成し、
前記ゲート構造物の両側の前記半導体基板内にソース／ドレーン領域を形成し、
前記ゲート構造物上にエッチング停止膜を形成し、
前記エッチング停止膜上に引張応力膜を形成することを含み、
前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、
前記第１領域の厚さは、前記第２領域の厚さの８５％以下であることを特徴とする半導体素子の製造方法。
【請求項１６】
前記エッチング停止膜は、前記ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記エッチング停止膜は、ＰＥＣＶＤ法で形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記エッチング停止膜を形成することは、
前記ゲート構造物上に予備エッチング停止膜を形成し、
前記予備エッチング停止膜を等方性エッチングする際に、前記第２領域は残し、前記第１領域は少なくとも一部が完全に除去されるようにエッチングすることを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１９】
前記ゲート電極を非晶質化することをさらに含み、
前記引張応力膜を形成した後、非晶質化された前記第１ゲート電極再結晶化することをさらに含む請求項１５に記載の半導体素子の製造方法。
【請求項２０】
前記非晶質化することは、
前記ゲート電極にＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質をイオン注入することを含み、
前記再結晶化することは、非晶質化された前記ゲート電極を熱処理することを含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板を提供し、
ＮＭＯＳトランジスタ領域の前記半導体基板上に第１ゲート電極、および前記第１ゲート電極の側壁面に第１スペーサを備える第１ゲート構造物を形成し、
ＰＭＯＳトランジスタ領域の前記半導体基板上に第２ゲート電極、および前記第２ゲート電極の側壁面に第２スペーサを備える第２ゲート構造物を形成し、
前記第１ゲート構造物の両側の前記半導体基板内に第１ソース／ドレーン領域を形成し、
前記第２ゲート構造物の両側の前記半導体基板内に第２ソース／ドレーン領域を形成し、
前記第１および前記第２ゲート構造物上にエッチング停止膜を形成し、
前記エッチング停止膜上に引張応力膜を形成することを含み、
前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、
前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下であることを特徴とする半導体素子の製造方法。
【請求項２２】
前記エッチング停止膜は、前記第１ソース／ドレーン領域および前記第２ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記エッチング停止膜は、ＰＥＣＶＤ法で形成されることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２４】
前記エッチング停止膜を形成することは、
前記第１ゲート構造物および前記第２ゲート構造物上に予備エッチング停止膜を形成し、
前記予備エッチング停止膜を等方性エッチングする際に、前記第２領域は残し、前記第１領域は少なくとも一部が完全除去されるようにエッチングすることを含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２５】
前記第１ゲート電極および前記第２ゲート電極を非晶質化することを含み、
前記引張応力膜を形成した後、非晶質化された前記第１ゲート電極および前記第２ゲート電極を再結晶化することをさらに含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２６】
前記非晶質化することは、
前記第１ゲート電極および前記第２ゲート電極にＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質をイオン注入することを含み、
前記再結晶化することは非晶質化された前記第１ゲート電極、および前記第２ゲート電極を熱処理することを含む請求項２５に記載の半導体素子の製造方法。
【請求項２７】
前記再結晶化前に、前記ＰＭＯＳトランジスタ領域上の前記引張応力膜を選択的に除去することをさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２８】
前記ＰＭＯＳトランジスタ領域上の前記引張応力膜を選択的に除去し、
前記ＮＭＯＳ領域上の残留する前記引張応力膜および前記ＰＭＯＳ領域上のエッチング停止膜上に圧縮応力膜を形成し、
前記ＮＭＯＳ領域上の前記圧縮応力膜を選択的に除去することをさらに含む請求項２１に記載の半導体素子の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に備えられたゲート電極および前記ゲート電極の側壁面に備えられたスペーサを含むゲート構造物と、
前記ゲート構造物の両側の前記半導体基板内に形成されたソース／ドレーン領域と、
前記ゲート構造物上に備えられたエッチング停止膜と、
を含み、
前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、
前記第１領域の厚さは、前記第２領域の厚さの８５％以下であることを特徴とする半導体素子。
【請求項２】
前記エッチング停止膜は、前記ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記エッチング停止膜を介在して、前記ゲート構造物を覆う引張応力膜をさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ゲート構造物および前記ソース／ドレーン領域はＮＭＯＳトランジスタを構成することを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記エッチング停止膜は、ＰＥ−ＴＥＯＳ膜で形成されることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１領域の少なくとも一部は、厚さが０であることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記ゲート電極および前記ソース／ドレーン領域はＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質を含むことを特徴とする請求項１に記載の半導体素子。
【請求項８】
ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板と、
前記半導体基板の前記ＮＭＯＳトランジスタ領域上に備えられた第１ゲート電極、および前記第１ゲート電極の側壁面に備えられた第１スペーサを含む第１ゲート構造物と、
前記第１ゲート構造物の両側の前記半導体基板内に形成された第１ソース／ドレーン領域と、
前記半導体基板の前記ＰＭＯＳトランジスタ領域上に備えられた第２ゲート電極、および前記第２ゲート電極の側壁面に備えられた第２スペーサを含む第２ゲート構造物と、
前記第２ゲート構造物の両側の前記半導体基板内に形成された第２ソース／ドレーン領域と、
前記第１および前記第２ゲート構造物上に備えられたエッチング停止膜と、
を含み、
前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、
前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下であることを特徴とする半導体素子。
【請求項９】
前記エッチング停止膜は、前記第１ソース／ドレーン領域および前記第２ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記エッチング停止膜を介在して、前記ＮＭＯＳトランジスタ上の前記第１ゲート構造物を覆う引張応力膜をさらに含むことを特徴とする請求項８に記載の半導体素子。
【請求項１１】
前記エッチング停止膜を介在して、前記ＰＭＯＳトランジスタ上の前記第２ゲート構造物を覆う圧縮応力膜をさらに含むことを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記エッチング停止膜はＰＥ−ＴＥＯＳ膜で形成されることを特徴とする請求項８に記載の半導体素子。
【請求項１３】
前記第１領域の少なくとも一部は厚さが０であることを特徴とする請求項８に記載の半導体素子。
【請求項１４】
前記ゲート電極および前記ソース／ドレーン領域はＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質を含むことを特徴とする請求項８に記載の半導体素子。
【請求項１５】
半導体基板を提供し、
前記半導体基板上にゲート電極、および前記ゲート電極の側壁面にスペーサを備えるゲート構造物を形成し、
前記ゲート構造物の両側の前記半導体基板内にソース／ドレーン領域を形成し、
前記ゲート構造物上にエッチング停止膜を形成し、
前記エッチング停止膜上に引張応力膜を形成することを含み、
前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、
前記第１領域の厚さは、前記第２領域の厚さの８５％以下であることを特徴とする半導体素子の製造方法。
【請求項１６】
前記エッチング停止膜は、前記ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記エッチング停止膜は、ＰＥＣＶＤ法で形成されることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記エッチング停止膜を形成することは、
前記ゲート構造物上に予備エッチング停止膜を形成し、
前記予備エッチング停止膜を等方性エッチングする際に、前記第２領域は残し、前記第１領域は少なくとも一部が完全に除去されるようにエッチングすることを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１９】
前記ゲート電極を非晶質化することをさらに含み、
前記引張応力膜を形成した後、非晶質化された前記第１ゲート電極再結晶化することをさらに含む請求項１５に記載の半導体素子の製造方法。
【請求項２０】
前記非晶質化することは、
前記ゲート電極にＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質をイオン注入することを含み、
前記再結晶化することは、非晶質化された前記ゲート電極を熱処理することを含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板を提供し、
ＮＭＯＳトランジスタ領域の前記半導体基板上に第１ゲート電極、および前記第１ゲート電極の側壁面に第１スペーサを備える第１ゲート構造物を形成し、
ＰＭＯＳトランジスタ領域の前記半導体基板上に第２ゲート電極、および前記第２ゲート電極の側壁面に第２スペーサを備える第２ゲート構造物を形成し、
前記第１ゲート構造物の両側の前記半導体基板内に第１ソース／ドレーン領域を形成し、
前記第２ゲート構造物の両側の前記半導体基板内に第２ソース／ドレーン領域を形成し、
前記第１および前記第２ゲート構造物上にエッチング停止膜を形成し、
前記エッチング停止膜上に引張応力膜を形成することを含み、
前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、
前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下であることを特徴とする半導体素子の製造方法。
【請求項２２】
前記エッチング停止膜は、前記第１ソース／ドレーン領域および前記第２ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記エッチング停止膜は、ＰＥＣＶＤ法で形成されることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２４】
前記エッチング停止膜を形成することは、
前記第１ゲート構造物および前記第２ゲート構造物上に予備エッチング停止膜を形成し、
前記予備エッチング停止膜を等方性エッチングする際に、前記第２領域は残し、前記第１領域は少なくとも一部が完全除去されるようにエッチングすることを含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２５】
前記第１ゲート電極および前記第２ゲート電極を非晶質化することを含み、
前記引張応力膜を形成した後、非晶質化された前記第１ゲート電極および前記第２ゲート電極を再結晶化することをさらに含むことを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２６】
前記非晶質化することは、
前記第１ゲート電極および前記第２ゲート電極にＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質をイオン注入することを含み、
前記再結晶化することは非晶質化された前記第１ゲート電極、および前記第２ゲート電極を熱処理することを含む請求項２５に記載の半導体素子の製造方法。
【請求項２７】
前記再結晶化前に、前記ＰＭＯＳトランジスタ領域上の前記引張応力膜を選択的に除去することをさらに含むことを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２８】
前記ＰＭＯＳトランジスタ領域上の前記引張応力膜を選択的に除去し、
前記ＮＭＯＳ領域上の残留する前記引張応力膜および前記ＰＭＯＳ領域上のエッチング停止膜上に圧縮応力膜を形成し、
前記ＮＭＯＳ領域上の前記圧縮応力膜を選択的に除去することをさらに含む請求項２１に記載の半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【図２】
【図３】
【図４】
【図５】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図６Ｄ】
【図６Ｅ】
【図６Ｆ】
【図６Ｇ】
【図６Ｈ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図８Ｃ】
【図８Ｄ】
【公開番号】特開２００９−３３１７３（Ｐ２００９−３３１７３Ａ）
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９２１４１（Ｐ２００８−１９２１４１）
【出願日】平成２０年７月２５日（２００８．７．２５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２１年２月１２日（２００９．２．１２）
【国際特許分類】
【出願日】平成２０年７月２５日（２００８．７．２５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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