【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、キャパシタ、および電界効果トランジスタに関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ(metal insulator semiconductor field effect transistor)の消費電力の大きな部分は、ソース／ドレインと金属との接触抵抗により発生している。これは、半導体と金属との界面において、ショットキー障壁が発生し、その障壁が電気抵抗となるためである。近年、ＭＩＳＦＥＴの消費電力の中に占める、この接触抵抗の割合が急増しており、接触抵抗の低減が求められている。
【０００３】
この問題を解決するために、Ｓｉ基板と、このＳｉ基板上に形成された金属に対し、その界面に薄膜絶縁膜を挟むことにより、Ｓｉと金属との相互作用を低下させ、ショットキー障壁を低下させる試みがなされている（例えば、特許文献１参照）。この場合、ショットキー障壁による抵抗は低下するが、キャリアを、上記薄膜絶縁膜中をトンネルさせることになるので、トンネル障壁が新たな抵抗となる。
【０００４】
界面の薄膜絶縁膜により、ＭＩＧＳ(metal induced gap states)によるピン止めが解消されたとしても、新たにトンネル障壁による抵抗が加わるので、低接触抵抗の実現には限界がある。また、金属の仕事関数は、金属により決まるので、自由に仕事関数を制御できるわけではない。
【０００５】
同様に、Ｇｅ基板と、このＧｅ基板上に形成された金属に対し、その界面に薄膜絶縁膜を挟むことにより、Ｇｅと金属との相互作用を低下させ、ショットキー障壁を低下させる試みがなされている（例えば、非特許文献１参照）。この薄膜絶縁膜により、ＭＩＧＳ(metal induced gap states)によるピン止め位置を変えることに成功している。しかし、実効仕事関数として、４．０ｅＶの目標値に対し、４．２ｅＶまでにしか調整が出来ず、不十分である。また、この場合も、ショットキー障壁による抵抗は低下するが、キャリア電子が上記薄膜絶縁膜をトンネルすることになるので、トンネル障壁が新たな抵抗となる。したがって、この非特許文献１に記載の技術も、ピン止め位置を変えることができても、仕事関数を自由に調整することができず、最適な仕事関数は得られていない。また、ショットキー障壁を低下させているが、新たにトンネル障壁による抵抗が加わるので、低接触抵抗の実現には限界がある。
【特許文献１】特開２００６−１００３８７号公報
【非特許文献１】T. Nishimura et.al.，Ext. Abst. International symposium on control of semiconductor interface 2007 p67-68.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述した特許文献１、非特許文献１に開示される技術では、半導体／薄膜絶縁膜／金属という積層構造を有する。この場合、ショットキー障壁を低くすることができるが、界面に高い障壁をもつトンネル障壁が新たに発生することになる。問題は、大きく分けて二つである。
【０００７】
第一の問題は、半導体と金属との接合効果は、完全にはなくならず、ピン止め位置がずれる点である。この場合、最適な仕事関数位置にずれるとは限らない。例えば、特許文献１に示されているように、ｎ型Ｇｅと金属の界面に酸化膜を挿入した場合には、４．２ｅＶ程度の実効仕事関数を得ている。本来であれば、４．０ｅＶ以下、更に小さく３．９ｅＶ以下が理想であるが、この方法では４．２ｅＶに固定されてしまう。この値は、挿入する酸化膜の膜厚を変えても、金属を変えても大きな変化はないので、改善法がない。
【０００８】
第二の問題は、薄膜を挿入するので、この薄膜は電子をトンネルして電流が通ることになる点である。トンネル障壁が新たな抵抗として発生するので、消費電力が増大する。出来る限り薄膜化するとしても、薄過ぎると、ピン止めをずらす効果が薄れてしまう。
【０００９】
つまり、次世代以降の低消費電力ＭＯＳＦＥＴなどの半導体装置においては、実効仕事関数を最適化でき、かつ、新たな抵抗の発生を極力抑えることの出来る、別の技術が必要である。
【００１０】
本発明は、上記事情を考慮してなされたものであって、半導体または誘電体と、金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置、キャパシタ、および電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の態様による半導体装置は、半導体膜と、前記半導体膜上に形成された酸化膜と、前記酸化膜上に形成された金属膜とを備え、前記酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されていることを特徴とする。
【００１２】
また、本発明の第２の態様によるキャパシタは、第１金属膜と、前記第１金属膜上に形成された第１酸化膜と、前記第１酸化膜上に形成された誘電体膜と、前記誘電体膜上に形成された第２酸化膜と、前記第２酸化膜上に形成された第２金属膜と、を備え、前記第１および第２酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記第１および第２酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されていることを特徴とする。
【００１３】
また、本発明の第３の態様による電界効果トランジスタは、半導体基板と、前記半導体基板に離間して形成された前記半導体基板と導電型が異なる半導体のソース／ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース／ドレイン領域上にそれぞれ形成された酸化膜と、前記酸化膜上に形成された金属のソース／ドレイン電極と、を備え、前記酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの第１元素が添加されていることを特徴とする。
【００１４】
また、本発明の第４の態様による電界効果トランジスタは、半導体基板と、前記半導体基板に、離間して形成された金属のソース／ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ソース／ドレイン領域のそれぞれと前記チャネル領域との間に形成された酸化膜と、を備え、前記酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの第１元素が添加されていることを特徴とする。
【００１５】
また、本発明の第５の態様による半導体装置は、半導体基板と、前記半導体基板に離間して形成された前記半導体基板と導電型が異なる半導体のソース／ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御電極と、前記ソース／ドレイン領域上に形成された酸化膜と、前記酸化膜上に形成された金属のソース／ドレイン電極と、を備え、前記酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの第１元素が添加されていることを特徴とする。
【００１６】
また、本発明の第６の態様による半導体装置は、半導体基板と、前記半導体基板に離間して形成された金属のソース／ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御電極と、前記ソース／ドレイン領域のそれぞれと前記チャネル領域との間に形成された酸化膜と、を備え、前記酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの第１元素が添加されていることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、半導体または誘電体と、金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置、キャパシタ、および電界効果トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の一実施形態について図面を参照して詳細に説明する。
【００１９】
まず、本発明の一実施形態の概要を、従来の技術と比較することにより説明する。主に、ＭＩＳ(metal insulator semiconductor)型トランジスタのソース／ドレイン領域とそこに接続する金属電極（以下、ソース／ドレイン金属電極とも云う）との接合の低抵抗化に関する技術について説明する。
【００２０】
半導体と金属との界面の一般的な特性を図１に示し、特許文献１または非特許文献１に記載されている技術を図２に示し、本発明の一実施形態による技術を図３に示す。
【００２１】
まず、図１に示すように、半導体と金属との界面にはショットキー障壁が出現する。金属の種類、半導体のドーパントの種類や濃度を調整することで、このショットキー障壁の高さおよび厚みを調整する方法が考えられている。この方法は有効ではあるが、障壁をゼロ（即ちオーミック接合）にすることは、非常に困難である。或いは、逆に、障壁を高くすることも困難である。この接合の代表例が、半導体Ｓｉ（或いはＧｅでも同じ）からなるソース／ドレイン領域とソース／ドレイン接続金属との接合であり、この時大きなショットキー障壁が残ってしまい、自由に制御出来ないという問題がある。現在、障壁の高さまたは障壁の厚みなどを自由に制御する技術が求められている。
【００２２】
図２に示すように、特許文献１または非特許文献１には、界面に薄い酸化膜を挟む方法が示されている。この方法においては、障壁位置が金属種によらずに固定されてしまう（ピン止めされてしまう）が、このピン止めは、半導体のバルクの効果と考えられる。界面に薄い酸化膜を挟むと、ピン止めの位置をずらすことが出来る。界面に薄い酸化膜を挟むことにより、半導体のバルク効果を金属側に伝わり難くすることが出来ので、ピン止め位置がずれる結果となる。しかし、非特許文献１に示されるように、この方法では、ピン止め位置を自由に動かすことは出来ない。つまり、最適な障壁を自由につくることは出来ていない。更に、界面に設けた薄い酸化膜は、電子やホールにとって、新たな障壁となる。これは、新たな電気抵抗（トンネル抵抗）であり、新たな消費電力増大の源となる。
【００２３】
これに対して本発明の一実施形態による技術は、図３に示すように、半導体と金属の間に酸化物からなる薄膜（酸化膜）を挿入し、この酸化膜に第一の添加物を導入して、エネルギーギャップ中に状態を作りだし、更に、第二の添加物を導入してギャップ中の状態のエネルギー位置を所望の位置に移動させる。そして、このギャップ中の状態に、接合する金属のフェルミエネルギー（仕事関数）をピン止めする、という技術である（図４（ａ）、４（ｂ））。このピン止めは、人為的に設計した界面状態（ギャップ中の状態のエネルギー位置など）によって発現するものである。この界面状態の作り方から分かるように、仕事関数は所望の値に自由に制御できる。これが本発明の一実施形態による技術の第一の特徴である。この意味で、添加物が添加された上記酸化膜を以下、界面制御酸化膜ともいう。
【００２４】
電子やホールは、界面制御酸化膜のギャップ中の準位を介して通過することになる。このギャップ中の準位は、ある程度の状態数を持った狭いバンドであるので、狭いバンドでの伝導（或いは短いレンジに受け入れ先のあるホッピング伝導）である。つまり、ギャップ中の準位同士の波動関数の重なりを使ったホッピング電流が流れることになる。非特許文献１または特許文献１に記載の酸化膜の挿入により生じていた、新たな、そして大きなトンネル抵抗は、本発明の一実施形態による技術では出現しない。
【００２５】
本発明の一実施形態において、界面制御酸化膜を通過するキャリアの、新たな障壁は、ホッピング抵抗（バンド抵抗）となる。図２に示すトンネル抵抗に比較すれば、キャリア障壁は桁違いに小さく、ほぼゼロであり、新たな障壁は発生しないと考えてよい。この点が第二の特徴である。
【００２６】
ここで補足として、トンネル抵抗とホッピング抵抗との違いを説明する。トンネル抵抗は、酸化膜の両側（半導体側と金属側）にある状態の波動関数の重なりによるキャリアの酸化膜の通過（トンネル）を記述するものである。それに対しホッピング抵抗は、酸化膜の内部にある状態（ギャップ中状態）の波動関数の重なりによるキャリアの酸化膜の通過（ホッピング）を記述するものである。キャップ中状態が大きな重なりを持つと、バンドを形成することになり、バンド伝導となる。バンド伝導となったときの抵抗をバンド抵抗と呼ぶことにする。本明細書中では、バンド伝導はホッピング伝導の一形態と考える。
【００２７】
次に、界面制御酸化膜による、仕事関数制御について、簡単に説明する。図４（ａ）、４（ｂ）には、界面状態によるフェルミ準位ピニング（フェルミ準位ピン止め）の様子が示されている。絶縁体と金属との界面に界面状態があると、界面状態と接触金属との間で電子を出し入れして、金属の仕事関数が界面状態のある位置にまで引き寄せられる。この現象は（界面状態による）フェルミ準位ピニングと呼ばれている。図４（ａ）、４（ｂ）の金属Ａの場合、金属側から電子が界面状態に流入し、金属Ａのエネルギー準位が低下する。その結果、金属Ａの実効仕事関数が大きくなる。金属Ｂの場合は、逆で、界面状態から金属Ｂ側へ電子が移動し、金属Ｂのエネルギー準位が上昇する。その結果、金属Ｂの実効仕事関数が小さくなる。結果として、図４（ｂ）に示すように、実効仕事関数が、金属に依存せずに、界面状態のエネルギー位置によって決定されることになる。本発明の一実施形態では、この界面状態を界面制御酸化膜中に人工的に作り出し、更に界面状態のエネルギー準位を調整することにより、実効仕事関数を最適化している。これを、図５を参照して説明する。図５は、ＨｆＯ_２ベースの酸化物電極のエネルギーバンドを示す。図５の横軸は状態密度を示し、縦軸はエネルギーを示す。図５に示すように、第１金属Ｈｆ（或いはＺｒ）の酸化物であるＨｆＯ_２中（あるいはＺｒＯ_２中）にＶ価からＶＩＩ価までの高価数物質（第１金属よりも高価数である第２金属）を第一の添加物として導入すると、ギャップ中に状態を作成することが可能である。更に、後に説明するように、第二の添加物を導入することでギャップ中状態のエネルギー位置を変化させることが可能である。つまり、高価数物質（第一の添加物）と、第二の添加物を人工的に制御すれば、所望の仕事関数を持った酸化膜を作成することが出来る。図５には、Ｓｉのギャップ位置が記されている。
【００２８】
図６は、Ｓｉ基板、或いはＧｅ基板と界面制御酸化膜との積層構造の有する、ハンドラインナップ(band lineup)である。例えば、界面制御酸化膜としてＷが添加されたＨｆＯ_２を用いることで、仕事関数にして、３．９ｅＶのエネルギー位置にギャップ中の状態を作りだすことが可能であることを示している。なお、図６に示すように、Ｓｉの伝導帯（ＣＢ）の下端は４．０５ｅＶであり、Ｇｅの伝導帯の下端は４．００ｅＶである。更に、Ｗと窒素（Ｎ）とを両方添加したＨｆＯ_２を用いれば、窒素量に応じて、Ｇｅ基板上に形成される界面制御酸化膜の場合には４．６６ｅＶ（ｐ型Ｇｅの価電子帯の上端に相当）以上、Ｓｉ基板上に形成される界面制御酸化膜の場合には５．１７ｅＶ（ｐ型Ｓｉの価電子帯の上端に相当）以上の位置にギャップ中の状態を作り出す、すなわち仕事関数を調整することが可能となる。
【００２９】
半導体のソース／ドレイン領域とソース／ドレイン金属電極との接続
次に、上記界面制御酸化膜を半導体のソース／ドレイン領域とソース／ドレイン金属電極との間の設ける場合について説明する。
【００３０】
ｎＭＩＳＦＥＴ
Ｓｉの伝導帯（ＣＢ）の底（下端）よりも小さな仕事関数を持った酸化膜を作成することが出来れば、それをｎ型Ｓｉと金属電極との間に挿入することで、界面のショットキー障壁をゼロにすることが出来る。即ち、オーミックな接続が実現する。仕事関数に直して、４．０５ｅＶ以下となれば良い。また、この酸化膜が金属的な電気伝導特性を示す場合には、この薄膜そのものをソース／ドレイン金属電極（の一部）として扱うことも可能である。このようにして、ｎ型Ｓｉのソース／ドレイン領域とソース／ドレイン金属電極との接触抵抗を大幅に低下させた、即ちオーミックな接続を実現した、ｎＭＩＳＦＥＴが作成できる。
【００３１】
このようにして形成したｎＭＩＳＦＥＴを図７（ａ）、７（ｂ）に示す。このｎＭＩＳＦＥＴは、ｐ型シリコン基板２にチャネル領域５を挟んで形成されたｎ型エクステンション領域３ａ、３ｂと、このエクステンション領域３ａ、３ｂよりも接合が深いｎ型の不純物領域４ａ、４ｂと、を備えている。エクステンション領域３ａと、不純物領域４ａとがソース領域を形成し、エクステンション領域３ｂと、不純物領域４ｂとがドレイン領域を形成する。チャネル領域５上には膜厚の薄い例えばＨｆＯ_２膜６ａが形成され、このＨｆＯ_２膜６ａ上に例えばＨｆＯ_２からなるゲート絶縁膜８が形成され、このゲート絶縁膜８上にＷが添加されたＨｆＯ_２膜１０が形成され、このＷが添加されたＨｆＯ_２膜１０上にＷからなるゲート電極１２が形成されている。また、ソース／ドレイン領域上にはＷが添加されたＨｆＯ_２膜（界面制御酸化膜）６ｂが形成され、このＷが添加されたＨｆＯ_２膜６ｂ上にＷからなるソース／ドレイン電極１２ａ、１２ｂが形成されている。そして、ゲート電極１２と、ソース／ドレイン電極１２ａ、１２ｂとは絶縁体からなる側壁９によって電気的に絶縁されている。ＨｆＯ_２膜６ａと、Ｗが添加される前のＨｆＯ_２膜６ｂは、同時に形成され、ほぼ同じ膜厚を有している。そして、ＨｆＯ_２膜６ｂへのＷの添加は、Ｗからなるソース／ドレイン電極１２ａ、１２ｂを形成する際に、ＷがＨｆＯ_２膜６ｂへ拡散することにより行われる。また、Ｗが添加されたＨｆＯ_２膜１０は、ＨｆＯ_２のゲート絶縁膜８上にＷからなるゲート電極１２を形成する際に、ゲート絶縁膜８の表面にＷが拡散することにより形成される。界面制御酸化膜となるＨｆＯ_２膜６ｂは図６で説明したように、伝導帯の下端よりも小さな仕事関数を持った酸化膜となるので、ｎ型Ｓｉのソース／ドレイン領域と、ソース／ドレイン金属電極１２ａ、１２ｂとの界面におけるショットキー障壁をゼロにすることができる（図７（ｂ））。また、ゲート絶縁膜８として窒化したＨｆＯＮを用いた場合、ゲート絶縁膜８とゲート電極１２との界面には、Ｗが添加されたＨｆＯＮ膜１０が形成されることになる。ここで、窒素量を制御することで、ゲート電極１２の仕事関数を大きめに設定し直すことも可能である。これは一例であるが、ゲート電極１２の仕事関数をずらすことは、トランジスタの閾値を最適化する方法として有効である。
【００３２】
ｐＭＩＳＦＥＴ
同様に、Ｓｉの価電子帯（ＶＢ）の頂上（上端）よりも大きな仕事関数を持った酸化膜を作成することが出来れば、それをｐ型Ｓｉと金属電極との間に挿入することで、界面のショットキー障壁をゼロにすることが出来る。即ち、オーミックな接続が実現する。仕事関数に直して、５．１７ｅＶ以上となれば良い。また、この酸化膜が金属的な電気伝導特性を示す場合には、この薄膜そのものをソース／ドレイン金属電極（の一部）として扱うことも可能である。このようにして、ｐ型Ｓｉのソース／ドレイン領域とソース／ドレイン金属電極との接触抵抗を大幅に低下させた、即ちオーミックな接続を実現した、ｐＭＩＳＦＥＴが作成できる。
【００３３】
このようにして形成したｐＭＩＳＦＥＴを図８（ａ）、８（ｂ）に示す。このｐＭＩＳＦＥＴは、ｎ型シリコン基板２２にチャネル領域２５を挟んで形成されたｐ型エクステンション領域２３ａ、２３ｂと、このエクステンション領域２３ａ、２３ｂよりも接合が深いｐ型の不純物領域２４ａ、２４ｂと、を備えている。エクステンション領域２３ａと、不純物領域２４ａとがソース領域を形成し、エクステンション領域２３ｂと、不純物領域２４ｂとがドレイン領域を形成する。チャネル領域２５上には膜厚の薄い例えばＨｆＯＮ膜２６ａが形成され、このＨｆＯＮ膜２６ａ上に、例えばＨｆＯＮ膜２６ａに比較して窒素量を少なくしたＨｆＯＮからなるゲート絶縁膜２８が形成され、このゲート絶縁膜２８上にＷが添加されたＨｆＯＮ膜３０が形成され、このＷが添加されたＨｆＯＮ膜３０上にＷからなるゲート電極３２が形成されている。また、ソース／ドレイン領域上にはＷが添加されたＨｆＯＮ膜（界面制御酸化膜）２６ｂが形成され、このＷが添加されたＨｆＯＮ膜２６ｂ上にＷからなるソース／ドレイン電極３２ａ、３２ｂが形成されている。そして、ゲート電極３２と、ソース／ドレイン電極３２ａ、３２ｂとは絶縁体からなる側壁２９によって電気的に絶縁されている。ＨｆＯＮ膜２６ａと、Ｗが添加される前のＨｆＯＮ膜２６ｂは、同時に形成され、ほぼ同じ膜厚を有している。Ｗが添加される前のＨｆＯＮ膜２６ｂは、ソース／ドレイン部分を開口したレジストにより、ＨｆＯＮ膜２６ｂ部分のみに、窒素をイオン打ち込み、或いは、窒素雰囲気からの拡散などによって、窒素をより多く取り込んでもよい。或いは、ソース／ドレイン金属３２ａ、３２ｂとしてＷＮとＷの積層構造を用いることでよって、窒素をより多く取り込んでもよい。窒素量は、半導体ソース／ドレインとの接続がショットキー接合になるように調整する。そして、ＨｆＯＮ膜２６ｂへのＷの添加は、Ｗからなるソース／ドレイン電極３２ａ、３２ｂを形成する際に、ＷがＨｆＯＮ膜２６ｂへ拡散することにより行われる。また、Ｗが添加されたＨｆＯＮ膜３０は、ＨｆＯＮのゲート絶縁膜２８上にＷからなるゲート電極３２を形成する際に、ゲート絶縁膜２８の表面にＷが拡散することにより形成される。界面制御酸化膜となるＨｆＯＮ膜２６ｂは図６で説明したように、価電子帯の上端よりも大きな仕事関数を持った酸化膜に出来るので、ｐ型Ｓｉのソース／ドレイン領域と、ソース／ドレイン金属電極３２ａ、３２ｂとの界面におけるショットキー障壁をゼロにすることができる（図８（ｂ））。また、ゲート絶縁膜２８として多量に窒化したＨｆＯＮを用いた場合、ゲート絶縁膜２８とゲート電極３２との界面には、Ｗが添加されたＨｆＯＮ膜３０が形成されることになる。ここで、窒素量を制御することで、ゲート電極３２の仕事関数を自由に設定することが可能である。これは一例であるが、ゲート電極３２の仕事関数をずらすことは、トランジスタの閾値を最適化する方法として有効である。
【００３４】
上述したように、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴ向けに半導体のソース／ドレイン領域とソース／ドレイン金属電極との間の接触抵抗を大幅に低下させることができる。この技術は、ｎＭＩＳＦＥＴ、或いはｐＭＩＳＦＥＴの片方のみに用いてもよいし、ＣＭＩＳ構造に用いてもよい。
【００３５】
メモリセル構造への応用
また、片方のＭＩＳＦＥＴを基本セルとして、ＮＡＮＤ列を構築した浮遊ゲート（ＦＧ）型のメモリ、または、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Semiconductor)型メモリにも適用可能である。或いはＮＯＲ構造を構築したＦＧ型のメモリ、またはＭＯＮＯＳ型メモリにも適用可能である。ここでＦＧ型メモリやＭＯＮＯＳ型メモリの基本セルを構成する各膜には、特に制限は加わらない。例えば、ＭＯＮＯＳ型メモリの基本セルの電荷が蓄積される電荷蓄積膜としては通常シリコン窒化膜が用いられるが、例えば、Ｒｕが添加されたＳｒＴｉＯ_３膜などを用いてもよい。また、電子がトンネルするトンネル膜としては通常ＳｉＯ_２膜が用いられるが、ＳｉＯＮ膜またはＳｉＯ_２／Ｓｉ_３Ｎ_４／ＳｉＯ_２からなる積層膜などを用いてもよい。ＭＩＳＦＥＴ型基本セルの半導体ソース／ドレイン領域とソース／ドレイン金属電極とを構成するために、本発明の一実施形態の構造を用いるということである。それにより、接続部分での接触抵抗が大幅に低下することが可能となり、低消費電力のメモリが実現できる。
【００３６】
ＮＯＲ型では、構成する基本セルの半導体ソース／ドレイン領域とソース／ドレイン金属を接続する構造となる。つまり、本発明の一実施形態で示したＭＩＳＦＥＴのゲート絶縁膜を、絶縁膜／電荷蓄積膜／絶縁膜という構成にすれば、そのまま適用出来る。電荷蓄積膜をポリシリコンにすれば、ＦＧ型となり、電荷をトラップするトラップ絶縁膜にすれば、ＭＯＮＯＳ型となる。特徴は、半導体ソース／ドレイン領域とソース／ドレイン金属の間に、本発明の一実施形態に示された酸化物が挿入された構造となっていることである。これにより、低消費電力のメモリが実現できる。
【００３７】
ＮＡＮＤ列では、構成する基本セルの半導体ソース／ドレインとソース／ドレイン金属を接続する必要のない構成が含まれる。必要な箇所に本技術を適用すればよい。
【００３８】
ＮＯＲ型、ＮＡＮＤ型に関係なく、半導体ソース／ドレインとソース／ドレイン金属との接触が低抵抗であれば、この部分の消費電力を気にすることなく、違った構成のメモリが考えられるようになる。このような発展性があるため、接触抵抗の制御は、非常に有意義である。例えば、二つのメモリセルを並べ、ソース領域を共有する。両側に、右側ドレイン、左側ドレインを作り、右側メモリセル、左側メモリセルのそれぞれにデータを蓄積する。この二つのセルで、４値をためる一つのセルとすると言った、構造も考えられる。この時、ドレイン電流の検出が必要になるが、低抵抗接触が実現しているので、低消費電力のメモリセルが作成できることになる。この構造は、左右の２ビット４値にするだけではなく、４方向（４ビット１６値）にしたり、縦に積上げたりすることも出来る。
【００３９】
Ｇｅ基板
本発明の一実施形態は、半導体と金属との界面における接合を制御する技術である。この技術を、Ｇｅ基板を用いたＣＭＩＳ構造に適用した場合を説明する。現在、Ｇｅと金属の接合において、仕事関数が４．６ｅＶにピン止めされてしまう問題が発生している。理想的には、ｐ型Ｇｅに対し４．６６ｅＶ以上、ｎ型Ｇｅに対し４．０ｅＶ以下が望まれる。ｐ型Ｇｅに対しては、このピン止め位置（４．６ｅＶ）を使い、ｎ型Ｇｅ基板に対しては、本発明の一実施形態の技術を用いて、４．０ｅＶ以下にピン止めするなど、片方のｎＭＩＳＦＥＴ側だけに使うことも有効である。例えば、図６で示したようにＷが添加されたＨｆＯ_２を用いれば、３．９ｅＶ近傍の仕事関数位置に実効仕事関数をピン止めすることが出来る。ｎ型Ｇｅをソース／ドレインにしたｎＭＩＳＦＥＴを作成するに際し、Ｗが添加されたＨｆＯ_２を界面制御酸化膜として、Ｗからなるソース／ドレイン電極との接合面に挿入すれば良い。ｐ型Ｇｅがソース／ドレイン領域となるｐＭＩＳＦＥＴにおいては、界面制御酸化膜を挿入せず、仕事関数にして４．６ｅＶのピン止め効果をそのまま用いることが可能となる。
【００４０】
上記ｐ型Ｇｅをソース／ドレイン領域としたｐＭＩＳＦＥＴの変形として、ＷとＮとを両方添加したＨｆＯ_２を界面制御酸化膜として使えば、界面制御酸化膜を入れない場合の実効仕事関数（４．６ｅＶ）よりも大きな実効仕事関数を持ったソース／ドレイン金属電極を実現することが出来る。ここでは、Ｎの添加を例に示したが、後述するように、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）から選ばれた元素を添加しても、実効仕事関数を大きくするという、同様の効果が得られる。
【００４１】
更に、上記ｎ型Ｇｅをソース／ドレイン領域としたｎＭＩＳＦＥＴの変形として、界面制御酸化膜として、Ｗが添加されたＨｆＯ_２に、Ｆ、Ｈ、Ｔａから選ばれた少なくともひとつの物質を追加で添加した場合、実効仕事関数を更に小さな値（３．９ｅＶ以下）に変化させることが可能である。
【００４２】
金属のソース／ドレイン領域と半導体チャネル領域との接続
ｎＭＩＳＦＥＴ
Ｓｉの伝導帯（ＣＢ）の底（下端）よりも小さな仕事関数を持った酸化膜を作成することが出来れば、それを金属のソース／ドレイン領域とｐ型Ｓｉのチャネル領域との間に界面制御酸化膜を挿入することで、界面のショットキー障壁をチャネルオフ状態で１．１ｅＶ（Ｓｉのバンドギャップに相当）以上、かつ界面のショットキー障壁をチャネルオン状態でゼロにすることが出来る。即ち、オフ状態でのリーク電流（以下、接合リークともいう）が小さくなり、かつオン状態でオーミックな接続が実現したｎＭＩＳＦＥＴを作成することができる。このようなｎＭＩＳＦＥＴの第１の例を図９（ａ）、９（ｂ）に示し、第２の例を図１０（ａ）、１０（ｂ）に示す。この第１の例のｎＭＩＳＦＥＴは、ｐ型シリコン基板２に表面に形成されるチャネル領域５上に形成されたゲート絶縁膜１３と、このゲート絶縁膜１３上に形成された、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＣ等から選択された金属からなるゲート電極１６とを備えている。また、ゲート電極１６の両側のチャネル領域５上には、界面制御酸化膜１４ａ、１４ｂが形成されている。そして、界面制御酸化膜１４ａおよび界面制御酸化膜１４ｂ上に、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＣ等から選択された金属からなるソース電極１６ａおよびドレイン電極１６ｂが形成されている。なお、ゲート電極１６と、ソース電極１６ａおよびドレイン電極１６ｂとは、ゲート電極１６の側面に形成された絶縁体からなる側壁９によって電気的に絶縁されている。
【００４３】
この第１の例のｎＭＩＳＦＥＴにおいては、金属からなるソース電極１６ａおよびドレイン電極１６ｂと、ｐ型Ｓｉからなるチャネル領域５との間に、それぞれ界面制御酸化膜１４ａおよび界面制御酸化膜１４ｂが設けられている。そして、これらの界面制御酸化膜１４ａ、１４ｂとして、例えば、図６で説明したＷが添加されたＨｆＯ_２を選択すれば、ＨｆＯ_２の伝導帯の下端よりも小さな仕事関数を有することになるので、界面のショットキー障壁をチャネルオフ状態で１．１ｅＶ（Ｓｉのバンドギャップに相当）以上、かつ界面のショットキー障壁をチャネルオン状態でゼロにすることが出来る（図９（ｂ））。すなわち、オフ状態での接合リークが小さくなり、かつ、オン状態でオーミックな接続が実現したＭＩＳＦＥＴを作成することができる。
【００４４】
また、第２の例のｎＭＩＳＦＥＴは、図１０（ａ）、１０（ｂ）に示すように、ｐ型シリコン基板２に表面に形成されるチャネル領域５上に形成されたゲート絶縁膜１３と、このゲート絶縁膜１３上に形成された、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＣ等から選択された金属からなるゲート電極１６とを備えている。また、ゲート電極１６の両側のシリコン基板２には、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＣ等から選択された金属からなる第１のソース電極１６ａ_１および第１のドレイン電極１６ｂ_１が埋め込まれている。これらの第１のソース電極１６ａ_１および第１のドレイン電極１６ｂ_１とシリコン基板２との間、すなわち第１のソース電極１６ａ_１および第１のドレイン電極１６ｂ_１とチャネル領域５との間に界面制御酸化膜１４ａおよび界面制御酸化膜１４ｂがそれぞれ設けられている。また、第１のソース電極１６ａ_１および第１のドレイン電極１６ｂ_１上には、第２のソース電極１６ａ_２および第２のドレイン電極１６ｂ_２がそれぞれ設けられた構成となっている。
【００４５】
この第２の例のｎＭＩＳＦＥＴにおいては、金属からなる第１のソース電極１６ａ_１および第１のドレイン電極１６ｂ_１と、ｐ型Ｓｉからなるチャネル領域５との間に、それぞれ界面制御酸化膜１４ａおよび界面制御酸化膜１４ｂが設けられている。そして、これらの界面制御酸化膜１４ａ、１４ｂとして、例えば、図６で説明したＷが添加されたＨｆＯ_２を選択すれば、ＨｆＯ_２の伝導帯の下端よりも小さな仕事関数を有することになるので、界面のショットキー障壁をチャネルオフ状態で１．１ｅＶ（Ｓｉのバンドギャップに相当）以上、かつ界面のショットキー障壁をチャネルオン状態でゼロにすることが出来る（図１０（ｂ））。すなわち、オフ状態での接合リークが小さくなり、かつ、オン状態でオーミックな接続が実現したｎＭＩＳＦＥＴを作成することができる。
【００４６】
Ｓｉ基板を考えた場合、挿入する界面制御酸化膜のエネルギー準位は、仕事関数にして、４．０５ｅＶ以下となれば良い。また、この酸化膜が金属的な電気伝導特性を示す場合には、この薄膜そのものを金属のソース／ドレイン（の一部）として扱うことも可能である。このようにして、金属のソース／ドレインとｐ型Ｓｉチャネルとの接触抵抗を、オフ状態で大幅に上昇させ、かつ、オン状態で大幅に低下させることに可能なｎＭＩＳＦＥＴが得ることができる。
【００４７】
更に、図には示さないが、図９或いは図１０のゲート絶縁膜１３とゲート電極１６との間に、第二の界面制御酸化膜を導入して、ゲート電極１６の仕事関数を最適化することも可能である。この第二の界面制御酸化膜は、上記界面制御酸化膜とは、添加物の量などに違いがみられ、Ｓｉの伝導帯の底よりも大きな値（４．０５ｅＶ以上）を持つようにするのが普通である。
【００４８】
ｐＭＩＳＦＥＴ
同様に、Ｓｉの価電子帯（ＶＢ）の頂上よりも大きな仕事関数を持った酸化膜を作成することが出来れば、それを金属のソース／ドレイン領域とｎ型Ｓｉチャネルとの間に挿入する（界面制御酸化膜となる）ことで、界面のショットキー障壁をチャネルオフ状態で１．１ｅＶ（Ｓｉのバンドギャップに相当）以上、かつ界面のショットキー障壁をチャネルオン状態でゼロにすることが出来る。即ち、オフ状態での接合リークが小さくなり、かつ、オン状態でオーミックな接続が実現したｐＭＩＳＦＥＴを作成することができる。
【００４９】
このようなｐＭＩＳＦＥＴの第１の例を図１１（ａ）、１１（ｂ）に示し、第２の例を図１２（ａ）、１２（ｂ）に示す。この第１の例のｐＭＩＳＦＥＴは、ｎ型シリコン基板２２に表面に形成されるチャネル領域２５上に形成されたゲート絶縁膜３３と、このゲート絶縁膜３３上に形成された、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＣ等から選択された金属からなるゲート電極３６とを備えている。また、ゲート電極３６の両側のチャネル領域２５上には、界面制御酸化膜３４ａ、３４ｂが形成されている。そして、界面制御酸化膜３４ａおよび界面制御酸化膜３４ｂ上に、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＣ等から選択された金属からなるソース電極３６ａおよびドレイン電極３６ｂが形成されている。なお、ゲート電極３６と、ソース電極３６ａおよびドレイン電極３６ｂとは、ゲート電極３６の側面に形成された絶縁体からなる側壁２９によって電気的に絶縁されている。
【００５０】
この第１の例のｎＭＩＳＦＥＴにおいては、金属からなるソース電極３６ａおよびドレイン電極３６ｂと、ｎ型Ｓｉからなるチャネル領域２５との間に、それぞれ界面制御酸化膜３４ａおよび界面制御酸化膜３４ｂが設けられている。そして、これらの界面制御酸化膜３４ａ、３４ｂとして、例えば、図６で説明したＷが添加されたＨｆＯＮを選択すれば、ＨｆＯＮの価電子帯の上端よりも大きな仕事関数を有することになるので、界面のショットキー障壁をチャネルオフ状態で１．１ｅＶ（Ｓｉのバンドギャップに相当）以上、かつ界面のショットキー障壁をチャネルオン状態でゼロにすることが出来る。即ち、オフ状態での接合リークが小さくなり、かつオン状態でオーミックな接続が実現したｐＭＩＳＦＥＴを作成することができる。
【００５１】
また、第２の例のｐＭＩＳＦＥＴは、図１２（ａ）、１２（ｂ）に示すように、ｎ型シリコン基板２２に表面に形成されるチャネル領域２５上に形成されたゲート絶縁膜３３と、このゲート絶縁膜３３上に形成された、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＣ等から選択された金属からなるゲート電極３６とを備えている。また、ゲート電極３６の両側のシリコン基板２２には、例えば、ＴｉＮ、Ｗ、ＴａＮ、ＴａＣ等から選択された金属からなる第１のソース電極３６ａ_１および第１のドレイン電極３６ｂ_１が埋め込まれている。これらの第１のソース電極３６ａ_１および第１のドレイン電極３６ｂ_１とシリコン基板２２との間、すなわち第１のソース電極３６ａ_１および第１のドレイン電極３６ｂ_１とチャネル領域２５との間に界面制御酸化膜３４ａおよび界面制御酸化膜３４ｂがそれぞれ設けられている。また、第１のソース電極３６ａ_１および第１のドレイン電極３６ｂ_１上には、第２のソース電極３６ａ_２および第２のドレイン電極３６ｂ_２がそれぞれ設けられた構成となっている。
【００５２】
この第２の例のｐＭＩＳＦＥＴにおいては、金属からなる第１のソース電極３６ａ_１および第１のドレイン電極３６ｂ_１と、ｐ型Ｓｉからなるチャネル領域２５との間に、それぞれ界面制御酸化膜３４ａおよび界面制御酸化膜３４ｂが設けられている。そして、これらの界面制御酸化膜３４ａ、３４ｂとして、例えば、図６で説明したＷが添加されたＨｆＯＮを選択すれば、ＨｆＯＮの価電子帯の上端よりも大きな仕事関数を有することになるので、界面のショットキー障壁をチャネルオフ状態で１．１ｅＶ（Ｓｉのバンドギャップに相当）以上、かつ界面のショットキー障壁をチャネルオン状態でゼロにすることが出来る。即ち、オフ状態での接合リークが小さくなり、かつ、オン状態でオーミックな接続が実現したｐＭＩＳＦＥＴを作成することができる。
【００５３】
上述したように、Ｓｉ基板を考えた場合、挿入する界面制御酸化膜のエネルギー準位は、仕事関数にして、５．１７ｅＶ以上となれば良い。また、この酸化膜が金属的な電気伝導特性を示す場合には、この薄膜そのものを、金属のソース／ドレイン（の一部）として扱うことも可能である。このようにして、金属のソース／ドレインとｎ型Ｓｉチャネルとの接触抵抗を、オフ状態で大幅に上昇させ、かつ、オン状態で大幅に低下させたｐＭＩＳＦＥＴを得ることができる。
【００５４】
更に、図には示さないが、図１１或いは図１２のゲート絶縁膜３３とゲート電極３６との間に、第二の界面制御酸化膜を導入して、ゲート電極３６の仕事関数を最適化することも可能である。この第二の界面制御酸化膜は、上記界面制御酸化膜とは、添加物の量などに違いがみられ、Ｓｉの価電子帯の頂上よりも小さな値（５．１７ｅＶ以下）を持つようにするのが普通である。
【００５５】
上述した技術は、ｎＭＩＳＦＥＴ或いはｐＭＩＳＦＥＴの片方のみに用いてもよいし、ＣＭＩＳ構造に用いてもよい。
【００５６】
メモリセル構造への応用
また、片方のＭＩＳＦＥＴを基本セルとして、ＮＡＮＤ列を構築したＦＧ型のメモリ、または、MONOS型のメモリに適用可能である。或いはＮＯＲ構造を構築したＦＧ型のメモリ、またはＭＯＮＯＳ型メモリにも適用可能である。ここでＦＧ型メモリやＭＯＮＯＳ型メモリの基本セルを構成する各膜には、特に制限は加わらない。例えば、ＭＯＮＯＳ型メモリの基本セルの電荷が蓄積される電荷蓄積膜としては通常シリコン窒化膜が用いられるが、例えばＲｕが添加されたＳｒＴｉＯ_３膜などを用いてもよい。また、トンネル膜としては通常ＳｉＯ_２膜が用いられるが、ＳｉＯＮ膜またはＳｉＯ_２／Ｓｉ_３Ｎ_４／ＳｉＯ_２の積層膜などを用いてもよい。ＭＩＳＦＥＴ型基本セルの金属のソース／ドレイン領域と半導体チャネルとの接続を構成するために、本発明の一実施形態の構造を用いるということである。それにより、チャネルがＯＮ状態では、接続部分での接触抵抗が大幅に低下することになり、低消費電力のメモリが実現できる。また、チャネルがオフ状態でのリークを強力に抑えることが出来るので、無駄な消費電力を使わないメモリが構成できる。
【００５７】
ＮＯＲ型では、構成する基本セルの金属のソース／ドレイン領域とソース／ドレイン金属を接続する構造となる。つまり、本発明の一実施形態で示したＭＩＳＦＥＴのゲート絶縁膜を、絶縁膜／電荷蓄積膜／絶縁膜という構成にすれば、そのまま適用出来る。電荷蓄積膜をポリシリコンにすれば、ＦＧ型となり、電荷をトラップするトラップ絶縁膜にすれば、ＭＯＮＯＳ型となる。特徴は、金属ソース／ドレインとチャネルの間に、本発明の一実施形態に示された酸化物が挿入された構造となっていることである。
【００５８】
ＮＡＮＤ列では、構成する基本セルの金属のソース／ドレインとソース／ドレイン金属を接続する必要のない構成となる。必要な箇所に本技術を適用すればよい。つまり、本発明の一実施形態で示したＭＩＳＦＥＴのゲート絶縁膜を、絶縁膜／電荷蓄積膜／絶縁膜という構成にすれば、そのまま適用出来る。電荷蓄積膜をポリシリコンにすれば、ＦＧ型となり、電荷をトラップするトラップ絶縁膜にすれば、ＭＯＮＯＳ型となる。特徴は、金属ソース／ドレインとチャネルの間に、本発明の一実施形態に示された酸化物が挿入された構造となっていること、金属ソース／ドレイン領域をソース／ドレイン金属に接続する部分を形成する必要がないこと、である。
【００５９】
Ｇｅ基板
現在、Ｇｅ基板を用いたＦＥＴでは、接合リークが大きな問題となっている。これは、バンドギャップが小さいことに大きな原因がある。そこで、ｎＭＩＳＦＥＴでは、４．０ｅＶ以下の実効仕事関数を有する界面制御酸化膜を用いることで、オフ状態のホールの障壁をバンドギャップ以上に大きくすることが可能となる。つまり、０．６６ｅＶ（Ｇｅのバンドギャップに相当）だったものを、例えば３．９ｅＶの実効仕事関数の界面制御酸化膜を用いることで、０．７６ｅＶ（＝０．６６＋０．１ｅＶ）のホール障壁を実現できる。この０．１ｅＶという値は、ＣＢの底の値４．０ｅＶと３．９ｅＶの差であり、仕事関数を調整することで、更に大きな値にすることも可能である。
【００６０】
同様に、ｐＭＩＳＦＥＴでは、４．６６ｅＶ以上の実効仕事関数を有する界面制御酸化膜を用いることで、オフ状態の電子の障壁をバンドギャップ以上に大きくすることが可能となる。つまり、０．６６ｅＶだったものを、例えば、５．０ｅＶの実効仕事関数の界面制御酸化膜を用いることで、１．０ｅＶ（＝０．６６＋０．３４ｅＶ）の電子障壁を実現できる。ここで、０．３４ｅＶという値は、ＶＢの頂上の値４．６６ｅＶと５．０ｅＶの差である。仕事関数を調整することで、更に大きな値にすることも可能である。従来は、オフ状態のリーク電流が大きくて使い難かったが、本発明の一実施形態の構造を用いれば、オフリークが大きいという問題は、簡単に解決できる。
【００６１】
金属／誘電体／金属キャパシタにおける金属と誘電体との界面の制御
金属と誘電体の界面では、往々にして、片方のキャリアの感じる障壁が非常に低い場合がある。例えば、白金Ｐｔ電極の強誘電体Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３（ＰＺＴ）のキャパシタ、Ｐｔ／ＰＺＴ／Ｐｔでは、電子に対する障壁が低く、電圧耐性が低い。そのため、リーク電流が大きく、電源を切った後まで、分極を保つことが困難である。この点は、チタン酸バリウムＢａＴｉＯ_３（ＢＴＯ）膜、タンタル酸ビスマスストロンチウム膜（ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ）膜）など、強誘電体膜全般に当てはまる。このため、強誘電体キャパシタを使ったメモリでは、不揮発性を維持するために、誘電体膜を厚くするなどの工夫が必要となり、十分な分極量が取れない、高電圧駆動となるなどの問題が生じている。ここで、十分に大きな実効仕事関数を持つキャパシタ電極が実現できれば、リークが減るため、誘電体を薄膜化できることになり、十分な分極量を実現でき、しかも、低電圧駆動が可能となる。
【００６２】
この点は、ＳｒＴｉＯ_３（ＳＴＯ）、Ｔａ_２Ｏ_５などの高誘電体膜を用いたキャパシタにも当てはまる。現状では、電圧を掛けて大きな電荷を誘起させても、リークが大きいため、消費電力も大きくなってしまう。そこで、界面制御酸化膜を導入して、電子の感じる障壁を高くすれば、高誘電体の膜厚を薄くしても、低リークが簡単に実現できる。つまり、リークが減るため、誘電体を薄膜化できることになり、十分な電荷量を実現でき、しかも、低電圧駆動が可能となる。
【００６３】
ＭＩＭ構造に適用するにあたって、片側だけに適用する場合も考えられる。片側ずつ、異なるコンセプトで、構造を構成することも可能である。例えば、片方は電子障壁を高く、もう一方の側はホール障壁を高くするという構成も可能となる。また、片方のみに本発明の一実施形態の構成を適用し、もう一方の側には適用しないという構成も可能である。
【００６４】
一般化
本発明の一実施形態は、半導体と金属との界面の制御に関する技術である。例えば、様々な基板、Ｓｉ基板、Ｇｅ基板、ＧａＡｓ基板、ＳＯＩ(Silicon On Insulator)基板、ＧＯＩ(Germanium on Insulator)基板などと、金属との接合を制御す技術である。また、様々な半導体装置に適用可能である。本発明の一実施形態では、ＭＩＳＦＥＴ、ＦＧ型メモリ、ＭＯＮＯＳ型メモリ、ＭＩＭキャパシタを例に挙げたが、半導体と金属との界面の障壁を制御することで特性を向上させることの出来る、半導体装置に適用することで、様々な効果を生むことになる。界面の障壁を低くすること、或いはゼロにすること（オーミック接続にすること）により、界面接触抵抗を低くすることが可能である。逆に、障壁を大きくすることにより、接合リークを小さくすること、キャパシタのリーク電流を小さくすることなども可能である。また、ソース／ドレイン金属電極とチャンネル領域とを接続させた、ＭＩＳＦＥＴへの応用では、チャネルのオフ、オンに対応させて、障壁が高くなったり、低くなったりする構成も可能であった。
【００６５】
また、本発明の一実施形態の技術は、特に半導体装置の構造による制限を受けない。例えば平面型のＭＩＳＦＥＴでなくても、ＦＩＮ型トランジスタ、トリゲート型トランジスタ、ラウンドゲート型トランジスタ、縦型トランジスタなどにも、本発明の一実施形態の技術を適用することができる。これらのトランジスタ構造に、ＦＧや電荷蓄積構造を作りこんだメモリセルにも適用可能である。キャパシタ構造にしても、平面型である必要はなく、トレンチ構造、クラウン構造など、なんら制限を受けない。
【００６６】
高価数物質の添加量に関して
次に、本発明の一実施形態に用いられる界面制御酸化膜に添加される高価数物質の添加量について説明する。
【００６７】
まず、添加物を導入した場合の、金属化の条件について説明する。格子定数(lattice constant)をａとした時、２ａ×２ａ×２ａユニットの中に１つ以上の添加物が導入されれば、添加物同士の相互作用により、本来絶縁性であったＨｆＯ_２が金属的になる。これを面密度に変換すると、１×１０^１４原子ｃｍ^−２となる。この時、バンド構造を考えると、例えば図１３に示すように、ギャップ中の準位が幅を持ち、ギャップ中にバンド幅の狭い、小さな分散を持ったバンド(narrow and small dispersive band)が生成されることになる。また、面積ａ×ａ内には２個より多くの原子を添加できず、ａ×ａの面積は２５×１０^−１６ｃｍ^２であるから、面密度としては、２原子／（２５×１０^−１６ｃｍ^２）より多く、すなわち８×１０^１４原子ｃｍ^−２より多くは添加できないので、それが最大値となる。たとえ、８×１０^１４原子ｃｍ^−２以上添加しても析出されるだけである。添加物の面密度が１×１０^１４原子ｃｍ^−２以上８×１０^１４原子ｃｍ^−２以下では、ギャップ中に金属的な準位が出現する。この酸化膜は、そのまま金属となりうる。つまり、界面制御酸化膜と金属膜を兼ねた薄膜として機能させることが可能である。また、この金属膜の薄膜を、半導体と金属との界面に挿入すれば、界面状態を導入した界面制御酸化膜となり、界面制御酸化膜の持つフェルミ準位に、仕事関数をピン止めすることが可能である。
【００６８】
界面を制御するための酸化膜は、薄膜であれば金属化は必ずしも必要ではない。フェルミ準位のピン止めが出来ればよいので、８ａ×８ａの大きさの面につき一つの状態があれば十分にピン止め効果がある。よって、６×１０^１２原子ｃｍ^−２以上となる。この場合、ＨｆＯ_２の物理膜厚が２ｎｍを超えるとホッピング抵抗が高くなることを意味する。よって、金属化していない場合は、２ｎｍ以下の膜厚が適当である。２ａ×２ａの大きさの面につき一つ以上の添加物が導入されれば、金属化する、すなわちホッピング伝導が可能となるので、膜厚の制限はなくなる。よって、１×１０^１４原子ｃｍ^−２以上になると、膜厚制限はなくなる。
【００６９】
添加物の面密度が６×１０^１２原子ｃｍ^−２以上、１×１０^１４原子ｃｍ^−２以下では、ギャップ中に準位が出現するが、酸化膜は金属性を示さず、ホッピング伝導的な膜となる。しかし、添加物がないトンネル絶縁膜に比べれば、桁違いに抵抗は低いと考えて良い。その理由は、界面制御酸化膜の母体材料(base material)として、誘電率が大きい膜であり、かつバンドギャップがそれほど大きくない膜を使っているので、波動関数の広がりは十分に大きく、ホッピング伝導が有効であるためである。ここで、誘電率が大きいことと、バンドギャップが小さいこととは、関連していることには注意が必要である。例えば、誘電率の低いＳｉＯ_２などは、バンドギャップが大きく、誘電率の大きいＨｆＯ_２などは、バンドギャップが小さい。このギャップ中状態をもった酸化膜の薄膜を半導体／金属の界面に挿入すれば、界面状態を導入した界面制御酸化膜となり、界面制御酸化膜の持つフェルミエネルギーに、仕事関数をピン止めすることが可能である。
【００７０】
Ｔａ、Ｆ、Ｈによる、ギャップ中準位への電子供給に関して
上記のように、高価数物質を添加することで、バンドギャップ中に準位を形成することが出来る。しかし、このギャップ中の準位は、必ずしも最適な位置に出現しない。そこで、準位を人工的に上下させる方法を本発明者達は開発した。ギャップ中の準位に余分な電子を導入すると、電子同士の相関エネルギー(electron correlation energy)が上昇して、準位が上昇する。電子を導入するには、Ｈｆに比べ電子を余分に保持し、しかも、Ｈｆを置換した場合に伝導帯を形成する物質、すなわちＴａを導入することで可能である。或いは、酸素と比べ、電子を受け取らない物質を酸素と置換すれば、電子が余ることになるので、結果として、ギャップ中の準位に電子を導入することになる。これが可能な物質としては、Ｆ、Ｈが考えられる。導入が最も簡単な物質はＨ（水素）である。例えば、低温のプラズマ水素、或いは励起水素に晒すことにより原子状の水素を取り込むことが出来る。
【００７１】
原子状水素（Ｈ）は、通常であれば、酸素欠陥などを介して酸化物中に取り込まれることになる。しかし、本発明の一実施形態では、酸素欠陥量は非常に少ないため、酸素欠陥を介した、水素の取り込みでは起こらない。本発明の一実施形態では、高価数物質がギャップ中に準位を作っており、その準位に電子を放出することで格子点水素が安定化でき、これにより高価数物質が添加された酸化膜中には取り込まれることになる。つまり、本発明の一実施形態では高価数物質が添加された酸化膜中には水素が取り込まれるが、その他のゲート絶縁膜などの内部には、水素は取り込まれないことになる。
【００７２】
従来のＦＧＡ（フォーミング・ガス・アニール）つまり、Ｈ_２ガスアニールについても考察する。このとき、ゲート絶縁膜中にも、高価数物質が添加された本発明の一実施形態の酸化膜中にも、水素は殆ど取り込まれない。これはＨ_２が分子として安定であるため、通常の酸化膜中には取り込まれないためであり、更に、添加された高価数物質に電子を放出できても、水素分子を解離させるほどの、十分なエネルギー利得がないためである。
【００７３】
Ｎ、Ｂ、Ｃ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕによる、キャップ中の準位からの電子の放出に関して
それに対し、電子を準位から放出させると、電子同士の相関エネルギーが減少するため、準位が低下する。電子を準位から放出させるには、価電子帯が電子を受け取る状態にする必要がある。Ｈｆの場合、電子を４つ放出するが、Ｈｆに比べ電子放出が少なければ、結果として、電子が足りないことになる。その場合は、ギャップ中準位から電子を放出することになる。ＩＩＩ価、ＩＩ価の物質がこの条件を満たす。即ち、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕである。或いは、酸素と比べ、電子を余分に受け取る物質を酸素と置換すれば、結果として、ギャップ中準位から電子を受け取ることになる。即ち、Ｎ、Ｃ、Ｂである。
【００７４】
図５、図６、図１３乃至図１５を参照しながら、実効仕事関数の最適値について説明する。本発明の一実施形態では、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴそれぞれの半導体のソース／ドレイン領域とソース／ドレイン金属電極との接合に最適な仕事関数を持ち、かつ、バンド幅の狭いギャップ中バンド（或いはホッピング準位）を持つ界面制御酸化膜を設計する技術を説明する。
【００７５】
その他、金属のソース／ドレインと半導体チャネルの接合のキャリアの障壁制御技術、ＭＩＭキャパシタのキャリアの障壁制御技術などに関しても、全く同様に理解される。注意が必要な点は、金属のソース／ドレインを用いた場合は、半導体チャネルに直接接続するという点である。つまり、ｎＭＩＳＦＥＴではｐ型に、ｐＭＩＳＦＥＴではｎ型に接続する場合を考え、オフ状態でリーク電流が少なくなるように、ｎＭＩＳＦＥＴではｎ型のバンド端よりも小さい仕事関数の界面制御酸化膜を、ｐＭＩＳＦＥＴではｐ型のバンド端よりも大きな仕事関数の界面制御酸化膜を、それぞれ用いるという点である。その結果、オン状態では、キャリアがオーミックに流れ、オフ状態ではリーク電流が十分に抑制されることになる。また、ＭＩＭキャパシタでは、キャリアの障壁を高くすることでリーク電流を抑えることが重要である。基本的には、電子、ホール両方の障壁が高くなるように、キャップの中心付近にフェルミ準位をピン止めする方法が有効である。事情によっては、電子側の障壁をより大きくするなどの工夫が考えられる。
【００７６】
図５に示すように、ＨｆＯ_２中に高価数物質を添加すると、ＨｆＯ_２のギャップ中に準位が出現する。その出現するエネルギー位置がＳｉの伝導帯の下端（底）（＝４．０５ｅＶ）よりも上に出る（仕事関数が小さい）場合をＴｙｐｅ−Ａとする。また、Ｓｉのギャップ中に出る場合をＴｙｐｅ−Ｂとする。更に、Ｓｉの価電子帯の上端（頂上）よりも下に出る（仕事関数が大きい）場合をＴｙｐｅ−Ｃとする。また、Ｇｅの場合も、同等にタイプ分けできるが、Ｓｉの場合と偶然に一致している。Ｇｅの伝導帯の下端（＝４．００ｅＶ）と価電子帯の上端（＝４．６６ｅＶ）を図１６、図１７、図１８に当てはめれば、一致していることが分かる。
【００７７】
図１３、図１４、図１５に、Ｔｙｐｅ−Ａ、Ｔｙｐｅ−Ｂ、Ｔｙｐｅ−Ｃの例をそれぞれ示す。Ｔｙｐｅ−Ａ、Ｔｙｐｅ−Ｂ、Ｔｙｐｅ−Ｃは、それぞれＷを添加した場合、Ｍｏを添加した場合、Ｖを添加した場合の例である。
【００７８】
Ｔｙｐｅ−Ｂ
図１４を参照して、ＨｆＯ_２（ＺｒＯ_２、Ｈｆシリケート、Ｚｒシリケートでも同様である）誘電体酸化物中にＭｏを添加したＴｙｐｅ−Ｂの場合について簡単に説明する。ＨｆＯ_２とＳｉとのバンドオフセットは伝導帯側ではおよそ１．５ｅＶである。また、Ｓｉのバンドギャップが１．１ｅＶでかつＨｆＯ_２のバンドギャップが６．０ｅＶであるので、ＨｆＯ_２とＳｉとのバンドオフセットは価電子帯側で３．４ｅＶ（＝６．０−（１．５＋１．１））となる。ＨｆＯ_２にＭｏを添加すると、ＨｆＯ_２中に添加されたＭｏの周囲には酸素が配位している。この時、ギャップ中の準位は添加された物質のｄ電子からなり、２重縮退したｄｚ^２軌道とｄｘ^２−ｙ^２軌道からなる。この軌道には、添加物あたり、最大４つの電子が埋まることが可能である。添加物Ｍｏの最外殻に収まった電子の数とＨｆの最外殻の電子数４との差が、ギャップ中の準位に収まっていることになる。例えば、Ｍｏは最外殻に６個の電子がある。４つはＨｆＯ_２に渡されるが、６−４＝２個の電子が余る。この余った電子は、ＨｆＯ_２のギャップ中に出現したＭｏの準位に収納される。すなわち、ＨｆＯ_２バンドギャップ中にＭｏ由来のギャップ中の準位が出現する。このギャップ中の準位はＭｏ同士の相互作用により狭いバンドを組むことになる。このようにして、ＨｆＯ_２へのＭｏ添加により金属酸化物（Ｍｏが添加されたＨｆＯ_２からなる金属酸化物）が生成できることになる。仕事関数は出現する準位によって決定されるので、４．７５ｅＶ程度となる。
【００７９】
ここで更に、窒素を導入すると、Ｍｏの作る準位から電子を放出することが出来る。窒素を導入すると、酸素が置換されることになる。窒素は酸素よりも余分に電子を受け入れることが出来るので、Ｍｏから電子を受け取って、膜が安定化する。その結果、Ｍｏの作る準位内の電子が減ることになる。電子が減ると電子同士の相互作用が減るので、準位が低下することになり、図１４に示すようにＭｏ３つに対し、窒素を１つ程度入れる（二つ目の状態の２／３程度が詰っている状態）と５．３ｅＶ付近の仕事関数を持った金属酸化物が生成されることが分かった。つまり、窒素量を調整することで、仕事関数を調整することが可能であることが分かった。これによりｐ型Ｓｉと金属との間の接触抵抗が低い接合が得られることになる。例えば、ｐ型Ｓｉからなる半導体Ｓ／Ｄ（ｐＭＩＳＦＥＴの半導体ソース／ドレイン領域）と、ソース／ドレイン金属電極との接合（図８（ａ）、８（ｂ））に用いると有効である。また、ｎ型Ｓｉチャネルと金属のソース／ドレインとの接合（金属のソース／ドレインを有するｐＭＩＳＦＥＴ）の界面に導入すると有効である（図１１（ａ）、１１（ｂ）、図１２（ａ）、図１２（ｂ））。
【００８０】
窒素は電子を受け取るので、本明細書では電子受容物質と呼ぶことにする。電子受容物質は窒素だけではない。酸素を置換する物質としては、炭素（Ｃ）、ホウ素（Ｂ）も同様の特性を有する。本発明の一実施形態ではＨｆまたはＺｒの酸化物を考えており、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、又はランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）がＨｆまたはＺｒと置換すれば、同様の性質を示す。これは、価数が小さいため、ＨｆまたはＺｒに比較して、電子を放出することができないため、結果的に酸素が他の元素（図１４に示す場合においてはＭｏ）から電子を受け取ることが出来るようになる。
【００８１】
上記のＭｏ、Ｎの同時添加では、ｐ型Ｓｉからなる半導体Ｓ／Ｄ（ｐＭＩＳＦＥＴの半導体ソース／ドレイン領域）とソース／ドレイン金属電極との接合、或いは、ｎ型Ｓｉチャネルと金属のソース／ドレインとの接合（金属のソース／ドレインを有するｐＭＩＳＦＥＴ）が得られていた。ここでは、基板がＳｉの場合を例にとって説明したが、ここで示されたコンセプトは、一般の半導体基板に関しても当てはまる。違いは、最適な仕事関数の値が変わるという点だけである。例えば、ｐ型Ｓｉのソース／ドレイン領域と金属の界面を考えた場合は、仕事関数が５．１７ｅＶ以上になるように構成を考えるが、ｐ型Ｇｅのソース／ドレイン領域と金属との界面を考えた場合は、仕事関数が４．６６ｅＶ以上となるように構成を考えれば良いことになる。つまり、最適となる仕事関数の値が違うだけである。また、ｎ型半導体に対しても同様である。
【００８２】
次に、添加物としてＮの代わりに、フッ素（Ｆ）を導入した場合について考察する。この場合は、ギャップ中の準位に、電子を注入することによって、準位を上昇させることで、ｎ型Ｓｉのソース／ドレイン領域との接合に最適な仕事関数を持った界面制御酸化膜を設計することが可能となる。フッ素を導入すると、酸素が置換されることになる。フッ素は酸素よりも電子を受け入れることが出来ないので、Ｈｆが放出した電子が余ることになる。この余った電子をＭｏが形成したギャップ中準位に移すことによって、膜が安定化する。その結果、Ｍｏの作る準位内の電子が増加することになり、準位が上昇することになる。図１４に示すようにＭｏが２つに対し、フッ素を１つ程度入れる（三つ目の状態の１／２程度が詰っている状態）と３．９ｅＶ付近の仕事関数を持った金属酸化物が生成されることが分かった。つまり、フッ素量を調整することで、仕事関数を調整することが可能であることが分かった。
【００８３】
フッ素は、電子を放出するので、電子放出物質と呼ぶことにする。電子放出物質はあまり多くはない。最も有効な物質はフッ素である。また、導入が最も簡単な元素は水素である。例えば、ＨｆＯ_２を低温のプラズマ水素にさらせばよい。本発明の一実施形態ではＨｆの酸化物またはＺｒの酸化物を考えており、ＴａがＨｆまたはＺｒと置換すれば、同様の性質を示す場合もある。これは、Ｔａは価数が大きいため、Ｈｆ、Ｚｒに比較して、電子を余分に放出することができるためである。つまり、電子放出物質としては、フッ素、水素、Ｔａが考えられる。
【００８４】
図１４に示すＴｙｐｅ−Ｂでは、金属を添加してＳｉギャップ中に準位が出来る例である。この準位を上方向にシフトさせるにはＦなどを添加することで、電子を導入すればよい。逆に下方向にシフトさせたければ、Ｎなどを添加することで、電子を抜き取ればよい。ここで、初期膜をＭｏが添加されたＨｆＯ_２膜ではなく、Ｍｏが添加されたＨｆＯＮ膜を作成して、添加物（Ｍｏ）の準位を下方向にシフトさせた膜を作り、ｐ型Ｓｉのソース／ドレイン領域とソース／ドレイン金属電極との接続向けの界面制御酸化膜とし、そこにＦなどを導入してｎ型Ｓｉのソース／ドレイン領域とソース／ドレイン金属電極の接続向けの膜を作成してもよい。この場合、初期膜で下にシフトした分（仕事関数が大きくなった分）まで、電子を余分に入れることになる。その逆に、初期膜としてＭｏが添加されたＨｆＯＦを作成して、ｎ型Ｓｉのソース／ドレイン領域とソース／ドレイン金属電極との接続向けの界面制御酸化膜として、そこにＮを導入することで、ｐ型のＳｉソース／ドレイン領域とソース／ドレイン金属電極との接続向けの界面制御酸化膜としてもよい。この場合、初期膜で上にシフトした分（仕事関数が小さくなった分）まで、電子を余分に取り去ることになる。このようにして、ｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴの両方（ＣＭＩＳ構造）を作成するプロセスも考えられる。
【００８５】
Ｔｙｐｅ−Ａ
図１３を参照して、ＨｆＯ_２にタングステン（Ｗ）を添加したＴｙｐｅ−Ａの場合について説明する。このＴｙｐｅ−Ａにおいては、ＨｆＯ_２にタングステン（Ｗ）を添加すると、ギャップ内の準位が出現して、Ｗ同士の相互作用により、狭いギャップ内バンドが出来る。仕事関数は出現する準位によって決定されるので、３．９ｅＶ程度となる。ｎ型Ｓｉのソース／ドレイン領域、ｎ型Ｇｅのソース／ドレイン領域との接合であれば、これをそのまま用いれば良い。勿論、更にＦ、Ｈ、Ｔａなどを導入することで、仕事関数を更に小さくすることも可能である。金属のソース／ドレインと、ｐ型半導体チャネルの接続においては、小さな仕事関数の界面制御酸化膜を使うことで、オフリーク（接合リーク）をより小さく出来るというメリットがある。
【００８６】
ここで、更に、窒素を導入すると、Ｗの作る準位から電子を放出することが出来る。その結果、Ｗの作る準位内の電子が減少することになり、準位が低下する。図１３に示すように、Ｗが２つに対し、窒素を１つ程度入れる（二つ目の状態の１／２程度が詰っている状態）と５．３ｅＶ付近の仕事関数を持った金属酸化物が生成され、ｐ型Ｓｉのソース／ドレイン領域と金属電極との接続向け界面制御酸化膜となる。更に、Ｗが３つに対し、窒素を１つ程度入れる（二つ目の状態の２／３程度が詰っている状態）と５．１ｅＶ付近の仕事関数を持った金属酸化物が生成され、Ｐ型Ｇｅのソース／ドレイン領域と金属電極との接続向け界面制御酸化膜となる。つまり、窒素量を調整することで、仕事関数を調整することが可能であり、半導体の種類によって、最適な仕事関数を選択することが出来る。金属のソース／ドレインと、ｎ型半導体チャネルの接続においては、大きな仕事関数の界面制御酸化膜を使うことで、オフリーク（接合リーク）をより小さく出来るというメリットがある。
【００８７】
Ｔｙｐｅ−Ｃ
図１５を参照して、ＨｆＯ_２にバナジウム（Ｖ）を添加したＴｙｐｅ−Ｃの場合について説明する。図１５に示すように、Ｔｙｐｅ−Ｃでは、ＨｆＯ_２にバナジウム（Ｖ）を添加するとギャップ内の準位が出現して、Ｖ同士の相互作用により、狭いギャップ内バンドが出来る。仕事関数は出現する準位によって決定されるので、６．２ｅＶ程度となる。ここで、更に、フッ素を導入すると、Ｖの準位に電子を導入することが出来る。その結果、Ｖの準位内の電子が増加することになり、準位が上昇する。図１５に示すようにＶが３つに対し、フッ素を１つ程度入れる（二つ目の状態の１／３程度が詰っている状態）と５．４ｅＶ付近の仕事関数を持った金属酸化物が生成され、ｐ型Ｓｉのソース／ドレイン領域とソース／ドレイン金属電極との接合に用いる界面制御酸化膜が得られる。Ｖが３つに対し、フッ素を２つ程度入れる（二つ目の状態の２／３程度が詰っている状態）と５．１ｅＶ付近の仕事関数を持った金属酸化物が生成され、ｐ型Ｇｅのソース／ドレイン領域とソース／ドレイン金属電極との接合に用いる界面制御酸化膜が得られる。更に、Ｖが１０個に対し、フッ素を１２個入れる（二つ目の状態が詰っており、三つめの状態も１／５だけ詰まっている）と３．９ｅＶ付近の仕事関数を持った金属酸化物が生成され、ｎ型Ｓｉのソース／ドレイン領域とソース／ドレイン金属電極との接合に用いる界面制御酸化膜、及びｎ型Ｇｅのソース／ドレイン領域とソース／ドレイン金属電極との接合に用いる界面制御酸化膜が得られる。つまり、フッ素量を調整することで、仕事関数を調整することが可能であることが分かった。金属のソース／ドレインと、ｎ型半導体チャネルの接続においては、大きな仕事関数の界面制御酸化膜を使うことで、オフリーク（接合リーク）をより小さく出来るというメリットがある。また、金属のソース／ドレインと、ｐ型半導体チャネルの接続においては、小さな仕事関数の界面制御酸化膜を使うことで、オフリーク（接合リーク）をより小さく出来るというメリットがある。
【００８８】
図１６、図１７、図１８に、それぞれ３ｄ、４ｄ、５ｄ元素をＨｆＯ_２中に導入した場合のギャップ内の準位を示す。これらのレベルは第一原理計算による計算結果である。ＺｒＯ_２に対しもＨｆＯ_２と同様の結果が得られている。第一原理計算は、密度汎関数法に基づいた方法であり、局所密度近似の範囲の計算である。ポテンシャルには、超ソフト擬ポテンシャルを用いている。この計算で用いている、Ｈｆ、Ｏ、Ｎ、Ｆなどのポテンシャルは、すでに様々な形で使用してきており、信頼性の高いものである。例えば、計算で求められたＨｆＯ_２の格子定数（ａ_０＝９．５５Ｂｏｈｒ＝５．０５２Å）は、実験値（９．６０３Ｂｏｈｒ＝５．０８Å）に比べて、０．５５％程度しか短く出ておらず、十分なものと言える。
【００８９】
図１６では、３ｄ元素としてＶ、Ｃｒ、Ｍｎを、ＨｆＯ_２中にそれぞれ添加した場合の例を示している。３ｄ元素をＨｆＯ_２中に添加した場合は全てＴｙｐｅ−Ｃとなり、３ｄ元素のみの添加では、適切な実効仕事関数を得ることができない。Ｖ、Ｃｒ、Ｍｎをそれぞれ添加すると、６．２ｅＶ、７．２ｅＶ、８．１ｅＶの位置に準位が出現する。適切な実効仕事関数を得るためには、Ｆ等の元素を添加して電子を注入する必要がある。
【００９０】
図１７では、４ｄ元素としてＮｂ、Ｍｏ、Ｔｃを、ＨｆＯ_２中にそれぞれ添加した場合の例を示している。Ｎｂを添加した場合はＴｙｐｅ−Ａとなり、大きな実効仕事関数を得るためには、Ｎ等の元素を添加して電子を取り去る必要がある。小さな仕事関数のままでよければ、特になにもしなくても、そのまま使用可能である。Ｍｏを添加した場合はＴｙｐｅ−Ｂとなり、Ｆ等またはＮ等を添加して、適切な実効仕事関数を得る必要がある。Ｔｃを添加した場合はＴｙｐｅ−Ｃとなり、小さな実効仕事関数を得るためには、Ｆ等の元素を添加して電子を注入する必要がある。Ｎｂ、Ｍｏ、Ｔｃをそれぞれ添加すると、３．３ｅＶ、４．７５ｅＶ、７．３ｅＶの位置に準位が出現する。
【００９１】
図１８では、５ｄ元素としてＴａ、Ｗ、Ｒｅを、ＨｆＯ_２中にそれぞれ添加した場合の例を示している。Ｔａを添加した場合は、準位はＨｆＯ_２の伝導帯にある。すなわち、Ｔａは電子供給物質と考えることができる。Ｗを添加した場合はＴｙｐｅ−Ａとなり、大きな実効仕事関数を得るためには、Ｎ等の元素を添加して電子を放出する必要がある。Ｒｅを添加した場合はＴｙｐｅ−Ｃとなり、小さな実効仕事関数を得るためには、Ｆ等の元素を添加して電子を注入する必要がある。Ｗ、Ｒｅをそれぞれ添加すると、３．９ｅＶ、５．３ｅＶの位置に準位が出現する。
【００９２】
シリケート
また図１９に示すように、シリケートに対しても、Ｓｉのギャップ位置との関係は同じである。即ち、シリケートになることで、Ｓｉと酸素の相互作用が加わるため、ＨｆＯ_２（またはＺｒＯ_２）の伝導帯の底が上昇し、価電子帯の頂上が低下するが、金属の添加により発生するギャップ中の準位のＳｉとの位置関係に変化はない。なお、図１９において、Ｅｇ（Ｓｉ）はＳｉのエネルギーギャップを示し、Ｅｇ（ＨｆＯ_２）はＨｆＯ_２のエネルギーギャップを示し、Ｅｇ（ＨｆＳｉＯ）はＨｆＳｉＯのエネルギーギャップを示す。
【００９３】
ＨｆＯ_２（ＺｒＯ_２）およびそれらのシリケートにそれぞれ、ｎ型Ｓｉのソース／ドレイン領域とソース／ドレイン金属電極との接続には、実効仕事関数を４．０５ｅＶ以下、ｐ型Ｓｉのソース／ドレイン領域とソース／ドレイン金属電極との接続には、実効仕事関数を５．１７ｅＶ以上に設計することになる。それには、電子を放出する（Ｎ添加など）、或いは電子を入れる（Ｆ添加など）などすることで、調整が可能である。Ｇｅまたはその他の半導体に対しても、全く同様に考察すれば良い。
【００９４】
また、金属のソース／ドレインを使ったＭＩＳＦＥＴに関しては、金属のソース／ドレインとｎ型チャネル領域との接続には、実効仕事関数を５．１７ｅＶ以上に、金属のソース／ドレインとｐ型チャネル領域との接続には、実効仕事関数を４．０５ｅＶ以下に設計することになる。
【００９５】
次に、従来の場合よりも、Ｆ等やＮ等が簡単にＨｆＯ_２中には導入される理由を、図２０（ａ）乃至図２１（ｃ）を参照しながら説明する。その理由は、電子の持つエネルギーの安定化にある。まず、Ｆを添加する場合について説明する。図２０（ａ）に示すように、単純にＦを導入すると、余分な電子は伝導帯の底に導入されるため、高いエネルギーの状態となる。しかし、添加物として金属を導入すれば、添加された金属によって生成された、より低いエネルギー準位（図２０（ｂ））へ電子が移送され、Ｆ添加による余分な電子が移送されることになる（図２０（ｃ））。これにより、系全体のエネルギーが低下するので、Ｆは従来の場合より簡単に導入されることになる。
【００９６】
Ｔａ、Ｆ、Ｈの取り込みは、高価数物質が添加されている酸化膜の領域に、選択的に集中することが可能である。何故なら、他の領域に拡散するよりも、高価数物質が存在する領域において、電子を高価数物質に渡すことが出来るので、その分だけエネルギー利得が得られるためである。
【００９７】
一方、Ｎを添加する場合は、今度は電子が足りないことになる。この足りない電子は、伝導帯の頂上に電子の穴（ｈｏｌｅ）を作りだすことになる（図２１（ａ））。通常であれば、マイナス電荷の酸素を放出して電子を調達することになるが、金属添加物を導入すれば、金属添加物によって生成されたエネルギー準位（図２１（ｂ））から電子を調達することが可能となる（図２１（ｃ））。この時、金属の準位の位置よりもＮ添加による電子の穴の位置の方がエネルギー的に低い。この電子の調達により、系全体のエネルギーが低下するので、Ｎは従来の場合より簡単に導入されることになる。
【００９８】
Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｎ、Ｃ、Ｂの取り込みは、高価数物質が添加されている酸化膜の領域に、選択的に集中することが可能である。何故なら、他の領域に拡散するよりも、高価数物質が存在する領域において、電子を高価数物質から受け取ることが出来るので、その分だけエネルギー利得が得られるためである。
【００９９】
添加物の導入の方法としては、イオン注入による方法、成膜して熱拡散させる方法、成膜時に雰囲気から導入する方法、成膜後に雰囲気から導入する方法、ＣＶＤ(Chemical Vapor Deposition)やＡＬＤ(Atomic Layer Deposition)の成膜ガスとして導入する方法、スパッタのターゲットとして導入する方法、基板や側壁などへの注入を行い、後の熱過程で拡散させる方法などが考えられる。特に、ＦやＮでもＳｉ基板に導入して、熱過程により界面制御酸化膜に導入することが可能である。それは、上記のように、ＦやＮは界面制御酸化膜に入り易くなっているので、基板やゲート絶縁膜を通過して、界面制御酸化膜に選択的、重点的に導入することも可能である。
【０１００】
また、ＨｆＯ_２、ＺｒＯ_２のシリケート（ＨｆＳｉＯ、ＺｒＳｉＯ）では、窒素を添加すると、従来は、Ｓｉ_３Ｎ_４構造が優先する。つまり、ＨｆＯ_２に窒素が導入されるのではなく、Ｓｉ−Ｎボンドが優先する。しかし、上記で説明したように、金属添加物を導入すると、ＨｆＯ_２側に窒素が導入されることによりエネルギー低下があるので、ＨｆＯ_２側に導入されることになる。つまり、Ｈｆ−Ｎボンドが優先することになる。これにより、シリケートに対しても、窒素（など）による準位の調整が可能となることが分かった。
【０１０１】
次に、第２添加物の相対量について説明する。
【０１０２】
まず、Ｔｙｐｅ−Ａの場合のＮなどの添加物の相対量について説明する。
【０１０３】
Ｎｂ、Ｗから選ばれた元素αの添加量［α］（原子／ｃｍ^２）に対し、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた元素βの添加量［β］（原子／ｃｍ^２）が、
０．０８×［α］＜［β］×Ｋ＜［α］×（［元素αの最外核電子数］−４） （１）
を満たす。
【０１０４】
ここで、元素αの最外核電子数は、Ｎｂでは５個、Ｗでは６個である。また、Ｋは、
元素βがＮの時、Ｋ＝１
元素βがＣの時、Ｋ＝２
元素βがＢの時、Ｋ＝３
元素βがＭｇ、Ｃａ、Ｓｒ、Ｂａの時、Ｋ＝２
元素βがＡｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕの時、Ｋ＝１
である。
【０１０５】
元素βがＮ、Ｃ、Ｂの時は、酸素（Ｏ）に比べて最外殻の電子がそれぞれ１個、２個、３個不足しており、このため、添加された元素βが酸素と置換した場合に受け取ることの出来る電子の数はそれぞれ１、２、３となり、これらの値がＫとなる。また、元素βがＭｇ、Ｃａ、Ｓｒ、Ｂａの時は、元素βはＩＩ価であるからＩＶ価のハフニウム（Ｈｆ）に比べて電子の放出が２個少なく、このため、元素βが添加された場合には価電子帯の上端に２個の正孔が形成されるので、価電子帯の上端は２個の電子を受け取ることができ、この値がＫとなる。すなわち、元素βがＭｇ、Ｃａ、Ｓｒ、Ｂａの時は、Ｋは、価電子帯の上端が受け取ることの出来る電子の数となる。また、元素βがＡｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕの時は、元素βはＩＩＩ価であるから、同様に、元素βが添加された場合に、価電子帯の上端が受け取ることの出来る電子の数は、１個となり、この値がＫとなる。よって、［β］×Ｋは、元素βを添加したことにより受け取ることの出来る電子の量である。相対的な上限値は、元素αの作る準位から｛［元素αの最外核電子数］−４｝個までしか電子を放出できないことで決まる。
【０１０６】
また、（［元素αの最外核電子数］−４）は、第１添加物から、放出可能な電子の数である。下限としては、０．０８×［α］＜［β］×Ｋと考えられる。これは、電子放出効果（準位位置の低下）が見え始めるのは一つのＨｆ原子の位置の周囲のＨｆ原子の位置に電子が入る程度の量、すなわち周囲に最大で１２個のＨｆ原子があるので、１／１２＝０．０８３程度の量がないと電子相関の効果が顕在化しないためである。
【０１０７】
ＨｆＯ_２は基本構造として、立方晶のフッ化カルシウム構造をとる。この基本構造では、Ｈｆ原子の近傍には８個の酸素原子があり、その外側に１２個のＨｆ原子がある。基本的には、周囲のＨｆ原子の数は１２個が最大である。正方晶やモノクリニック構造になっても、アモルファス構造になっても、伝導帯がＨｆの５ｄ成分から出来ている点や、価電子帯が酸素の２ｐ成分から出来ている点など、電子状態の基本は殆ど変化がない。
【０１０８】
なお、上記説明では、添加される第１元素αは１種類であったが、２種類の第１元素を添加してもよい。この場合、添加量［α］は、添加されるそれらの和となる。また、添加される第２元素βは１種類であったが、２種類以上の第２元素を添加してもよい。この場合、（１）式に示すβ×Ｋは、添加される第２元素の添加量とＫとの積の和となる。例えば、添加される第２元素がβ_１、β_２の種類で、それらに対応するＫの値がＫ_１、Ｋ_２とすると、（１）式に示すβ×Ｋは、［β_１］×Ｋ_１＋［β_２］×Ｋ_２となる。これらのことは、以下に説明する場合にも同様に適用される。また、添加物を添加して本発明の一実施形態の効果を得るためには、既に説明したように、添加物の量は添加物の面密度が６×１０^１２原子ｃｍ^−２未満であると、ギャップ中に準位が生じないため、４．８×１０^１１原子ｃｍ^−２（＝０．０８×６×１０^１２原子ｃｍ^−２）以上が少なくとも必要となる。添加物の面密度が４．８×１０^１１原子ｃｍ^−２未満の場合には、不純物と考えることができる。
【０１０９】
次に、Ｔｙｐｅ−Ｂの場合のＮ、Ｆなどの添加物の相対量について説明する。
【０１１０】
ＨｆＯ_２に添加されたＭｏの添加量［Ｍｏ］（原子／ｃｍ^２）に対し、ｎＭＯＳトランジスタを作成する際にはＦ、Ｈ、Ｔａを添加し、ｐＭＯＳトランジスタを作成する際にはＮなどを添加する。
【０１１１】
Ｆ、Ｈ、Ｔａから選ばれた第１元素γの添加量［γ］（原子／ｃｍ^２）は、
０．０８×［Ｍｏ］＜［γ］＜［Ｍｏ］×２ （２）
を満たし、かつ、
Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた第２元素δの添加量［δ］（原子／ｃｍ^２）は、
０．０８×［Ｍｏ］＜［δ］×Ｋ＜［Ｍｏ］×２ （３）
を満たす。
【０１１２】
Ｍｏの最外核電子数は６個なので、ｎＭＯＳトランジスタ側の上限としては、Ｍｏ量×２個まで電子を受け取った場合となり、ｐＭＯＳトランジスタ側の上限はとしては、Ｍｏ量×２個まで電子を放出した場合となる。ここでＫは第２元素δが添加されたことにより受け取ることの出来る電子の数であり、
第２元素δがＮの時、Ｋ＝１
第２元素δがＣの時、Ｋ＝２
第２元素δがＢの時、Ｋ＝３
第２元素δがＭｇ、Ｃａ、Ｓｒ、Ｂａの時、Ｋ＝２
第２元素δがＡｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕの時、Ｋ＝１
である。
【０１１３】
また、Ｔｙｐｅ−ＢのＣＭＩＳデバイス、すなわち例えばＭｏが添加されるＣＭＩＳデバイスを形成する際に、窒素（Ｎ）等の第２元素がｎＭＩＳトランジスタおよびｐＭＩＳトランジスタの両方に添加される場合は、ｎＭＩＳトランジスタの第１酸化膜およびｐＭＩＳトランジスタの第２酸化膜にＮを添加することにより、界面制御酸化膜またはゲート電極として用いたｐＭＩＳトランジスタを作成する。その後、第１酸化膜のみにＦ等の第１元素を添加することにより、界面制御酸化膜またはゲート電極として用いたｎＭＯＳトランジスタを作成する。
【０１１４】
この場合、Ｍｏの添加量［Ｍｏ］（原子／ｃｍ^２）に対し、第１元素γ（例えば、Ｆ、ＨまたはＴａ）の添加量［γ］（原子／ｃｍ^２）、第２元素δ（例えば、Ｎ等）の添加量［δ］（原子／ｃｍ^２）は、
０．０８×［Ｍｏ］＜［γ］＜［Ｍｏ］×２＋［δ］×Ｋ （４）
を満たし、かつ
０．０８×［Ｍｏ］＜［δ］×Ｋ＜［Ｍｏ］×２ （５）
を満たす。ここで、Ｋは第２元素δが添加されたことにより受け取ることの出来る電子の数である。式（４）において、下限は式（２）と同じであり、上限は、Ｍｏが電子を受け取れる量が増えていることを反映している。また、式（５）は式（３）と同じ内容になる。
【０１１５】
次に、Ｔｙｐｅ−ＢのＣＭＩＳデバイス、すなわち例えばＭｏが添加されるＣＭＩＳデバイスを形成する際に、フッ素（Ｆ）等の第１元素がｎＭＩＳトランジスタおよびｐＭＩＳトランジスタの両方に添加される場合は、ｎＭＩＳトランジスタの第１酸化膜およびｐＭＩＳトランジスタの第２酸化膜にＦを添加することにより、界面制御酸化膜またはゲート電極として用いたｎＭＩＳトランジスタを作成する。その後、第２酸化膜のみにＮ等の第１元素を添加することにより、界面制御酸化膜またはゲート電極として用いたｐＭＯＳ
トランジスタを作成する。
【０１１６】
この場合、Ｍｏの添加量［Ｍｏ］（原子／ｃｍ^２）に対し、第１元素ε（例えば、Ｆ、ＨまたはＴａ）の添加量［ε］（原子／ｃｍ^２）、第２元素ζ（例えば、Ｎ等）の添加量［ζ］（原子／ｃｍ^２）は、
０．０８×［Ｍｏ］＜［ε］＜［Ｍｏ］×２ （６）
を満たし、かつ、
０．０８×［Ｍｏ］＜［ζ］×Ｋ＜［Ｍｏ］×２＋［ε］ （７）
を満たす。ここで、Ｋは第２元素ζが添加されたことにより受け取ることの出来る電子の数である。Ｆを添加した場合、Ｆは１つの電子しか放出しないので、式（６）は、式（２）において、Ｋ＝１の場合と同じ内容である。また、式（７）において、下限は式（２）と同じであり、上限は、Ｍｏが電子を放出する量が増えていることを反映している。
【０１１７】
次に、Ｔｙｐｅ−Ｃの場合のＦなどの添加物の相対量について説明する。
【０１１８】
添加物金属である第１元素ηの添加量［η］（原子／ｃｍ^２）に対し、Ｆ、Ｈ、Ｔａから選ばれた第２元素θの添加量［θ］（原子／ｃｍ^２）は、
０．０８×［η］＜［θ］＜［η］×（８−［第１元素ηの最外核電子数］） （８）
を満たす。ここで、第１元素ηの最外核電子数は、Ｖの時が５個、Ｃｒの時が６個、Ｍｎ、Ｔｃ、またはＲｅの時が７個である。
【実施例】
【０１１９】
次に、本発明の実施例を、図面を参照して詳細に説明する。
【０１２０】
（実施例１）Ｔｙｐｅ−Ａ、ｎ−Ｓｉ
本発明の実施例１の半導体装置を図２２（ａ）、２２（ｂ）に示す。本実施例の半導体装置は、図２２（ａ）に示すように、ｎ型シリコン基板２２上に、Ｗが添加されたＨｆＯ_２膜４２と、このＨｆＯ_２膜４２上に形成されたＷからなる金属膜４４との積層構造を有している。ＨｆＯ_２に添加されるＷは、添加することによりバンド中の準位をＳｉの伝導帯の底よりも上に位置させるＴｙｐｅ−Ａの添加物であり、ｎ型Ｓｉ基板とのバリアのない接続(barrier-less junction)を形成する。
【０１２１】
本実施例の半導体装置は以下のように形成される。まず、ｎ型Ｓｉ基板２２上に、ＨｆＯ_２をスパッタにより成膜して、その上にＷをスパッタにて成膜した。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。この熱処理により、ＷがＨｆＯ_２中に拡散し、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位が形成される。このギャップ中の準位は、ＨｆＯ_２にＷが添加されたことによって発生した準位である。そのバンドラインナップは、図２２（ｂ）に示されている。製造方法としては、ＨｆＯ_２ターゲット、Ｗターゲットの二つのターゲットを用いた、同時スパッタ法なども有効である。Ｗが添加されたＨｆＯ_２膜４２とＷからなる金属膜４４との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かる。このオーミックな特性は、図２２（ｂ）に示すように、ギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。また、本実施例では、添加物としてＷを採用したが、Ｎｂを用いてもよい。
【０１２２】
また、本実施例の半導体装置をｎＭＩＳＦＥＴにおけるｎ型Ｓｉのソース／ドレイン領域と、ソース／ドレイン金属電極に適用した場合、上記ｎＭＩＳＦＥＴのゲート絶縁膜と、このゲート絶縁膜上に形成される金属からなるゲート電極との積層構造も考慮すると、Ｗが添加されたＨｆＯ_２膜４２の仕事関数として、４．０ｅＶ程度にしておく方法も有効である。
【０１２３】
また、Ｗが添加されたＨｆＯ_２膜４２にＮなどを更に追加して添加することも考えられる。Ｎなどを添加しない場合は、Ｗのみの添加では仕事関数は３．９ｅＶ、Ｎｂのみの添加では、仕事関数は、３．３ｅＶ程度である。ここで、例えば３．９ｅＶより大きな仕事関数を目指す場合には、Ｎなどを導入すれば良い。ギャップの中準位から電子を放出して、準位を深くすることが出来る。窒素（Ｎ）の他に、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕを導入しても、仕事関数を大きくすることが可能である。
【０１２４】
（比較例１）
本実施例の比較例１の半導体装置を図２３（ａ）、２３（ｂ）に示す。この比較例１の半導体装置は、図２２（ａ）に示す実施例１の半導体装置において、Ｗが添加されたＨｆＯ_２膜４２を除去した構成となっている。この比較例の半導体装置は以下のようにして形成される。
【０１２５】
まず、図２３（ａ）に示すように、ｎ型Ｓｉ基板２２上にＷ膜４４を成膜して、真空中で４５０℃のアニールを行った。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。ｎ型Ｓｉ基板２２とＷ膜４４との接合の電気特性を測ると、非常に界面接触抵抗が大きく、オーミックな特性を示さない。これは、図２３（ｂ）に示すバンドラインナップからわかるように、金属がＳｉ上ではピン止めされているからである。ピン止め位置は、仕事関数に直して、およそ４．７ｅＶの位置であり、障壁の高さは０．６５ｅＶ（＝４．７−４．０５）という大きな値であった。実施例１と比較して、抵抗が桁違いに大きくなっていることが確認された。
【０１２６】
（比較例２）
本実施例の比較例２の半導体装置を説明する。この比較例２の半導体装置は、図２２（ａ）に示す実施例１の半導体装置において、Ｗが添加されたＨｆＯ_２膜４２を、添加物が添加されないＳｉ_３Ｎ_４薄膜とした構成となっている。添加物が導入されていないＳｉ_３Ｎ_４膜を金属膜とｎ型Ｓｉ基板との間に用いると、確かに障壁高さが大きく低下することが分かった。即ち、ｎ型の仕事関数の金属に対し、０．２ｅＶ〜０．３ｅＶの障壁になっていた。その結果、金属膜と、Ｓｉ_３Ｎ_４膜との接合の電気特性を測ると、オーミックな特性とはいえないものであった。その原因は、Ｓｉ_３Ｎ_４膜のトンネル抵抗が大きいことにある。実施例１と比較して、抵抗が大きくなっていることが確認された。つまり、単純に酸化膜（Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＧｅＯ_２、ＨｆＯ_２、ＺｒＯ_２など）を導入しただけでは、仕事関数の最適化は、困難であり、しかも、トンネル抵抗が増大するという問題も確認された。
【０１２７】
（変形例１）Ｔｙｐｅ−Ａ、ｐ−Ｓｉ
次に、本実施例の変形例１による半導体装置を図２４（ａ）、２４（ｂ）に示す。本変形例の半導体装置は、ｐ型Ｓｉ基板２上に、Ｗが添加されたＨｆＯＮ膜４３と、このＨｆＯＮ膜４３上に形成されたＷからなる金属膜４４との積層構造を有している。ＨｆＯ_２に添加されるＷは、添加することによりバンド中の準位をＳｉの伝導帯の底よりも上に位置させるＴｙｐｅ−Ａの添加物である。更にＮを添加することによりバンド中の準位をＳｉの価電子帯の頂上よりも下に位置させることが可能である。ＮとＷとを添加することにより、ｐ型Ｓｉ基板とのバリアのない接続(barrier-less junction)を形成する。
【０１２８】
本変形例の半導体装置は、以下のように形成される。ｐ型シリコン基板２上に、Ｗが添加されたＨｆＯＮ膜４３を形成した。このＨｆＯＮ膜４３は、ＷとＨｆＯ_２の二つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２／Ｎ_２雰囲気中で成膜を行った。成膜時に、窒素を膜中に取り込み、続けて、Ｎ_２中で４５０℃のアニールを行った。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。成膜中のＮ_２分圧、成膜後のＮ_２アニールの条件を最適にすることで、仕事関数にして５．３ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成する。このギャップ中の準位は、ＨｆＯ_２にＷが添加されたことによって発生した準位を、さらに窒素の添加により、移動させたものである。そのバンドラインナップを、図２４（ｂ）に示す。ＨｆＯＮ膜４３と金属膜４４との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かった。このオーミックな特性は、図２４（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１２９】
ここでは、仕事関数を最適化するために、窒素（Ｎ）を導入したが、Ｎに代わり、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を５．３ｅＶ程度にすることが出来た。
【０１３０】
また、本変形例においては、添加物としてＷを採用したが、Ｎｂを用いてもよい。
【０１３１】
（変形例２）Ｔｙｐｅ−Ｂ、ｎ−Ｓｉ
次に、本実施例の変形例２による半導体装置を説明する。本変形例の半導体装置は、図２２（ａ）に示す実施例１の半導体装置と同じ構造を有しており、ＨｆＯ_２に添加する添加物としてＭｏ（モリブデン）とＦ（フッ素）を用いた構成となっている。ＨｆＯ_２に添加されるＭｏは、添加することによりバンド中の準位をＳｉの伝導帯と価電子帯の間に位置させるＴｙｐｅ−Ｂの添加物である。この構成とすることにより、ｎ型Ｓｉ基板とのバリアのない接続を得ることができる。
【０１３２】
この変形例の半導体装置は、以下のように形成される。まず、ｎ型Ｓｉ基板上に、Ｍｏが添加されたＨｆＯ_２を作成した。ＭｏとＨｆＯ_２の二つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２雰囲気中で成膜を行った。次にＦイオンを打ち込み、その後、真空で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。Ｆイオンの注入量を最適にすることで、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成する。このギャップ中の準位は、ＨｆＯ_２にＭｏが添加されたことによって発生した準位を、フッ素の添加により、移動させたものである。そのバンドラインナップは、図２２（ｂ）に示すものと同等である。ＭｏとＦが添加されたＨｆＯ_２膜と金属膜との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かった。このオーミックな特性は、図２２（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１３３】
ここでは、仕事関数を最適化するために、フッ素（Ｆ）を導入したが、Ｆに代わり、ＨやＴａを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を３．９ｅＶ程度にすることが出来た。
【０１３４】
（変形例３）Ｔｙｐｅ−Ｂ、ｐ−Ｓｉ
本実施例の変形例３による半導体装置を説明する。本変形例の半導体装置は、図２４（ａ）に示す変形例１の半導体装置と同じ構造を有しており、ＨｆＯ_２に添加する添加物してＭｏ（モリブデン）とＮ（窒素）を用いた構成となっている。ＨｆＯ_２に添加されるMoは、添加することによりバンド中の準位をＳｉの伝導帯と価電子帯の間に位置させるＴｙｐｅ−Bの添加物である。この構成とすることにより、ｐ型Ｓｉ基板とのバリアのない接続を得ることができる。
【０１３５】
この変形例の半導体装置は、以下のように形成される。まず、ｐ型Ｓｉ基板上に、Ｍｏが添加されたＨｆＯＮ膜を形成した。その上にＷ膜をスパッタにより成膜した。上記Ｍｏが添加されたＨｆＯＮ膜は、ＭｏとＨｆＯ_２の二つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２／Ｎ_２雰囲気中で成膜を行うことにより形成した。成膜時に、窒素を膜中に取り込み、続けて、Ｎ_２中で４５０℃のアニールを行った。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。成膜中のＮ_２分圧、成膜後のＮ_２アニールの条件を最適にすることで、仕事関数にして５．３ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成する。このギャップ中準位は、ＨｆＯ_２にＭｏが添加されたことによって発生した準位を、窒素添加により、移動させたものである。そのバンドラインナップは、図２４（ｂ）に示すものと同等である。Ｍｏが添加されたＨｆＯＮ膜と、Ｗ膜との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かる。このオーミックな特性は、図２４（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１３６】
ここでは、仕事関数を最適化するために、窒素（Ｎ）を導入したが、Ｎに代わり、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を５．３ｅＶ程度にすることが出来た。
【０１３７】
（変形例４）Ｔｙｐｅ−Ｃ、ｎ−Ｓｉ
次に、本実施例の変形例４による半導体装置を説明する。本変形例による半導体装置は、図２２（ａ）に示す実施例１の半導体装置において、ＨｆＯ_２に添加する添加物をＴｙｐｅ−Ｃとした構成である。ＨｆＯ_２に添加する添加物としてＶ（バナジウム）とＨ（水素）を用いた構成となっている。ＨｆＯ_２に添加されるＶは、添加することによりバンド中の準位をＳｉの価電子帯の頂上よりも下に位置させるＴｙｐｅ−Ｃの添加物である。この構成とすることにより、ｎ型Ｓｉ基板とのバリアのない接続を得ることができる。
【０１３８】
この変形例による半導体装置は、以下のように形成される。まず、ｎ型Ｓｉ基板上に、Ｖが添加されたＨｆＯ_２膜を形成した。その上にＷ膜をスパッタにより形成した。Ｖが添加されたＨｆＯ_２膜の形成は、ＶとＨｆＯ_２の二つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２雰囲気中で成膜を行った。室温において、プラズマＨにさらすことで、水素原子を界面のＶが添加されたＨｆＯ_２膜に取り込んだ。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。プラズマＨにさらす時間と温度を最適にすることで、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２ギャップ中準位を形成する。このギャップ中準位は、ＨｆＯ_２にＶが添加されたことによって発生した準位を、水素添加により、移動させたものである。そのバンドラインナップは、図２２（ｂ）に示すものと同等である。Ｖが添加されたＨｆＯ_２膜とＷ膜との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かる。このオーミックな特性は、図２２（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１３９】
本変形例では、仕事関数を最適化するために、水素（Ｈ）を導入したが、Ｈに代わり、ＦやＴａを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を３．９ｅＶ程度にすることが出来た。
【０１４０】
また、本変形例では、添加物としてＶを採用したが、Ｖの代わりにＣｒ、Ｍｎ、Ｔｃ、Ｒｅのいずれかを用いてもよい。
【０１４１】
（変形例５） Ｔｙｐｅ−Ｃ ｐ−Ｓｉ
次に、本実施例の変形例５による半導体装置を説明する。本変形例による半導体装置は、図２４（ａ）に示す第１変形例による半導体装置において、ＨｆＯ_２に添加する添加物をＴｙｐｅ−Ｃとした構成である。ＨｆＯ_２に添加する添加物としてＶ（バナジウム）とＴａ（タンタル）を用いた構成となっている。ＨｆＯ_２に添加されるＶは、添加することによりバンド中の準位をＳｉの価電子帯の頂上よりも下に位置させるＴｙｐｅ−Ｃの添加物である。この構成とすることにより、ｐ型Ｓｉ基板とのバリアのない接続を得ることができる。
【０１４２】
この変形例による半導体装置は、以下のように形成される。まず、ｐ型Ｓｉ基板上に、Ｖ及びＴａが添加されたＨｆＯ_２膜を形成した。その上にＷ膜をスパッタにより形成した。Ｖ及びＴａが添加されたＨｆＯ_２膜は、Ｖ、Ｔａ、ＨｆＯ_２の３つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２雰囲気中で成膜を行った。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。各ターゲットに注入する電力により添加量を最適にすることが出来る。仕事関数にして５．３ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成する。このギャップ中の準位は、ＨｆＯ_２にＶが添加されたことによって発生した準位を、Ｔａの添加により、移動させたものである。そのバンドラインナップは、図２４（ｂ）に示すものと同等である。Ｖ及びＴａが添加されたＨｆＯ_２膜とＷ膜との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かった。このオーミックな特性は、図２４（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１４３】
本変形例では、仕事関数を最適化するために、タンタル（Ｔａ）を導入したが、Ｔａに代わり、ＦやＨを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を５．３ｅＶ程度にすることが出来た。
【０１４４】
また、本変形例では、添加物としてＶを採用したが、Ｃｒ、Ｍｎ、Ｔｃ、Ｒｅを用いてもよい。
【０１４５】
本変形例では、ギャップ中の準位を上昇させるために、Ｔａ（またはＦ、Ｈ）を用いたが、これらを用いない場合も考えられる。これらを用いない場合、非常に深い仕事関数の状態が得られる。単純にｐ型半導体／金属（例えば、Ｓｉ／金属、Ｇｅ／金属など）の接触がオーミックになれば良いのであれば、Ｔｙｐｅ−Ｃの添加物を導入した場合には、Ｔａ（またはＦ、Ｈ）を導入する必要はない。
【０１４６】
（実施例２）Ｔｙｐｅ−Ａ ｎ−Ｇｅ
次に、本発明の実施例２による半導体装置を図２５（ａ）、２５（ｂ）に示す。本実施例の半導体装置は、図２５（ａ）に示すように、ｎ型Ｇｅ基板４８上に、Ｗが添加されたＨｆＯ_２膜５０と、このＨｆＯ_２膜５０上に形成されたＷからなる金属膜５２との積層構造を有している。ＨｆＯ_２に添加されるＷは、添加することによりバンド中の準位をＳｉの伝導帯の底よりも上に位置させるＴｙｐｅ−Ａの添加物であり、ｎ型Ｇｅ基板とのバリアのない接続を形成する。
【０１４７】
本実施例の半導体装置は以下のように形成される。まず、ｎ型Ｇｅ基板２２上に、ＨｆＯ_２膜をスパッタにより成膜して、その上にＷ膜５２をスパッタにて成膜した。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。この熱処理により、ＷがＨｆＯ_２膜中に拡散し、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位が形成される。このギャップ中の準位は、ＨｆＯ_２にＷが添加されたことによって発生した準位である。そのバンドラインナップは、図２５（ｂ）に示されている。製造方法としては、ＨｆＯ_２ターゲット、Ｗターゲットの二つのターゲットを用いた、同時スパッタ法なども有効である。Ｗが添加されたＨｆＯ_２膜５０とＷ膜５２との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かる。このオーミックな特性は、図２５（ｂ）に示すように、ギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１４８】
また、本実施例では、添加物としてＷを採用したが、Ｎｂを用いてもよい。
【０１４９】
また、Ｗが添加されたＨｆＯ_２膜にＮなどを更に追加することも考えられる。Ｎなどを添加しない場合は、Ｗの添加では仕事関数は３．９ｅＶ、Ｎｂの添加では、仕事関数は、３．３ｅＶ程度である。ここで、例えば３．９ｅＶより大きな仕事関数を目指す場合には、Ｎなどを導入すれば良い。ギャップ中の準位から電子を放出して、準位を深くすることが出来る。窒素（Ｎ）の他に、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、 Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕを導入しても、仕事関数を大きくすることが可能である。
【０１５０】
（比較例１）
本実施例の比較例１の半導体装置を図２６（ａ）、２６（ｂ）に示す。この比較例１の半導体装置は、図２５（ａ）に示す実施例２の半導体装置において、Ｗが添加されたＨｆＯ_２膜４２を除去した構成となっている。この比較例の半導体装置は以下のようにして形成される。
【０１５１】
まず、図２６（ａ）に示すように、ｎ型Ｇｅ基板４８上にＷ膜５２を成膜して、真空中で４５０℃のアニールを行った。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。ｎ型Ｇｅ基板４８とＷ膜５２との接合の電気特性を測ると、非常に界面接触抵抗が大きく、オーミックな特性を示さない。これは、図２６（ｂ）に示すバンドラインナップからわかるように、金属がＳｉ上ではピン止めされているからである。ピン止め位置は、仕事関数に直して、およそ４．６ｅＶの位置であり、障壁の高さは０．６ｅＶ（＝４．６−４．０）という大きな値であった。実施例１と比較して、抵抗が桁違いに大きくなっていることが確認された。
【０１５２】
（比較例２）
本実施例の比較例２の半導体装置を説明する。この比較例２の半導体装置は、図２５（ａ）に示す実施例２の半導体装置において、Ｗが添加されたＨｆＯ_２膜４２を、添加物が添加されないＳｉ_３Ｎ_４薄膜とした構成となっている。添加物が導入されていないＳｉ_３Ｎ_４膜を金属膜とｎ型Ｓｉ基板との間に用いると、確かに障壁高さが大きく低下することが分かった。即ち、ｎ型の仕事関数の金属に対し、０．２ｅＶ〜０．３ｅＶの障壁になっていた。その結果、金属膜と、Ｓｉ_３Ｎ_４膜との接合の電気特性を測ると、オーミックな特性とはいえないものであった。その原因は、Ｓｉ_３Ｎ_４膜のトンネル抵抗が大きいことにある。実施例１と比較して、抵抗が大きくなっていることが確認された。つまり、単純に酸化膜（Ｓｉ_３Ｎ_４、Ａｌ_２Ｏ_３、ＳｉＯ_２、ＧｅＯ_２、ＨｆＯ_２、ＺｒＯ_２など）を導入しただけでは、仕事関数の最適化は、困難であり、しかも、トンネル抵抗が増大するという問題も確認された。
【０１５３】
（変形例１）Ｔｙｐｅ−Ａ、ｐ−Ｇｅ
次に、本実施例の変形例１による半導体装置を図２７（ａ）、２７（ｂ）に示す。本変形例の半導体装置は、ｐ型Ｇｅ基板４９上に、Ｗが添加されたＨｆＯＮ膜５１と、このＨｆＯＮ膜５１上に形成されたＷからなる金属膜５２との積層構造を有している。ＨｆＯ_２に添加されるＷは、添加することによりバンド中の準位をＧｅの伝導帯の底よりも上に位置させるＴｙｐｅ−Ａの添加物である。更にＮを添加することによりバンド中の準位をＧｅの価電子帯の頂上よりも下に位置させることが可能である。ＮとＷとを添加することにより、ｐ型Ｇｅ基板とのバリアのない接続(barrier-less junction)を形成する。
【０１５４】
本変形例の半導体装置は、以下のように形成される。ｐ型Ｇｅ基板４９上に、Ｗが添加されたＨｆＯＮ膜５１を形成した。このＨｆＯＮ膜５１は、ＷとＨｆＯ_２の二つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２／Ｎ_２雰囲気中で成膜を行った。成膜時に、窒素を膜中に取り込み、続けて、Ｎ_２中で４５０℃のアニールを行った。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。成膜中のＮ_２分圧、成膜後のＮ_２アニールの条件を最適にすることで、仕事関数にして５．０ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成する。このギャップ中の準位は、ＨｆＯ_２にＷが添加されたことによって発生した準位を、さらに窒素の添加により、移動させたものである。そのバンドラインナップを、図２７（ｂ）に示す。ＨｆＯＮ膜５１と金属膜５２との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かった。このオーミックな特性は、図２７（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１５５】
ここでは、仕事関数を最適化するために、窒素（Ｎ）を導入したが、Ｎに代わり、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を５．０ｅＶ程度にすることが出来た。
【０１５６】
また、本変形例においては、添加物としてＷを採用したが、Ｎｂを用いてもよい。
【０１５７】
（変形例２）Ｔｙｐｅ−Ｂ、ｎ−Ｇｅ
次に、本実施例の変形例２による半導体装置を説明する。本変形例の半導体装置は、図２５（ａ）に示す実施例２の半導体装置と同じ構造を有しており、ＨｆＯ_２に添加する添加物としてＭｏ（モリブデン）とＦ（フッ素）を用いた構成となっている。ＨｆＯ_２に添加されるＭｏは、添加することによりバンド中の準位をＧｅの伝導帯と価電子帯の間に位置させるＴｙｐｅ−Ｂの添加物である。この構成とすることにより、ｎ型Ｇｅ基板とのバリアのない接続を得ることができる。
【０１５８】
この変形例の半導体装置は、以下のように形成される。まず、ｎ型Ｇｅ基板上に、Ｍｏが添加されたＨｆＯ_２膜を形成した。その上にＷ膜をスパッタにより形成した。Ｍｏが添加されたＨｆＯ_２膜の形成は、ＭｏとＨｆＯ_２の二つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２雰囲気中で成膜を行った。次にＦイオンを打ち込み、その後、真空で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。Ｆイオンの注入量を最適にすることで、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成する。このギャップ中の準位は、ＨｆＯ_２にＭｏが添加されたことによって発生した準位を、フッ素の添加により、移動させたものである。そのバンドラインナップは、図２５（ｂ）に示すものと同等である。ＭｏとＦが添加されたＨｆＯ_２膜と金属膜との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かった。このオーミックな特性は、図２５（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１５９】
ここでは、仕事関数を最適化するために、フッ素（Ｆ）を導入したが、Ｆに代わり、ＨやＴａを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を３．９ｅＶ程度にすることが出来た。
【０１６０】
（変形例３）Ｔｙｐｅ−Ｂ、ｐ−Ｇｅ
本実施例の変形例３による半導体装置を説明する。本変形例の半導体装置は、図２７（ａ）に示す変形例１の半導体装置と同じ構造を有しており、ＨｆＯ_２に添加する添加物してＭｏ（モリブデン）とＮ（窒素）を用いた構成となっている。ＨｆＯ_２に添加されるＭｏは、添加することによりバンド中の準位をＧｅの伝導帯と価電子帯の間に位置させるＴｙｐｅ−Ｂの添加物である。この構成とすることにより、ｐ型Ｇｅ基板とのバリアのない接続を得ることができる。
【０１６１】
この変形例の半導体装置は、以下のように形成される。まず、ｐ型Ｇｅ基板上に、Ｍｏが添加されたＨｆＯＮ膜を形成した。その上にＷ膜をスパッタにより成膜した。上記Ｍｏが添加されたＨｆＯＮ膜は、ＭｏとＨｆＯ_２の二つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２／Ｎ_２雰囲気中で成膜を行うことにより形成した。成膜時に、窒素を膜中に取り込み、続けて、Ｎ_２中で４５０℃のアニールを行った。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。成膜中のＮ_２分圧、成膜後のＮ_２アニールの条件を最適にすることで、仕事関数にして５．０ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成する。このギャップ中準位は、ＨｆＯ_２にＭｏが添加されたことによって発生した準位を、窒素添加により、移動させたものである。そのバンドラインナップは、図２７（ｂ）に示すものと同等である。Ｍｏが添加されたＨｆＯＮ膜と、Ｗ膜との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かる。このオーミックな特性は、図２７（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１６２】
ここでは、仕事関数を最適化するために、窒素（Ｎ）を導入したが、Ｎに代わり、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を５．０ｅＶ程度にすることが出来た。
【０１６３】
（変形例４）Ｔｙｐｅ−Ｃ、ｎ−Ｇｅ
次に、本実施例の変形例４による半導体装置を説明する。本変形例による半導体装置は、図２５（ａ）に示す実施例２の半導体装置において、ＨｆＯ_２に添加する添加物をＴｙｐｅ−Ｃとした構成である。ＨｆＯ_２に添加する添加物としてＶ（バナジウム）とＨ（水素）を用いた構成となっている。ＨｆＯ_２に添加されるＶは、添加することによりバンド中の準位をＧｅの価電子帯の頂上よりも下に位置させるＴｙｐｅ−Ｃの添加物である。この構成とすることにより、ｎ型Ｇｅ基板とのバリアのない接続を得ることができる。
【０１６４】
この変形例による半導体装置は、以下のように形成される。まず、ｎ型Ｇｅ基板上に、Ｖが添加されたＨｆＯ_２膜を形成した。その上にＷ膜をスパッタにより形成した。Ｖが添加されたＨｆＯ_２膜の形成は、ＶとＨｆＯ_２の二つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２雰囲気中で成膜を行った。室温において、プラズマＨにさらすことで、水素原子を界面のＶが添加されたＨｆＯ_２膜に取り込んだ。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。プラズマＨにさらす時間と温度を最適にすることで、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２ギャップ中準位を形成する。このギャップ中準位は、ＨｆＯ_２にＶが添加されたことによって発生した準位を、水素添加により、移動させたものである。そのバンドラインナップは、図２５（ｂ）に示すものと同等である。Ｖが添加されたＨｆＯ_２膜とＷ膜との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かる。このオーミックな特性は、図２５（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１６５】
本変形例では、仕事関数を最適化するために、水素（Ｈ）を導入したが、Ｈに代わり、ＦやＴａを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を３．９ｅＶ程度にすることが出来た。
【０１６６】
また、本変形例では、添加物としてＶを採用したが、Ｖの代わりにＣｒ、Ｍｎ、Ｔｃ、Ｒｅのいずれかを用いてもよい。
【０１６７】
（変形例５） Ｔｙｐｅ−Ｃ ｐ−Ｓｉ
次に、本実施例の変形例５による半導体装置を説明する。本変形例による半導体装置は、図２７（ａ）に示す第１変形例による半導体装置において、ＨｆＯ_２に添加する添加物をＴｙｐｅ−Ｃとした構成である。ＨｆＯ_２に添加する添加物としてＶ（バナジウム）とＴａ（タンタル）を用いた構成となっている。ＨｆＯ_２に添加されるＶは、添加することによりバンド中の準位をＧｅの価電子帯の頂上よりも下に位置させるＴｙｐｅ−Ｃの添加物である。この構成とすることにより、ｐ型Ｇｅ基板とのバリアのない接続を得ることができる。
【０１６８】
この変形例による半導体装置は、以下のように形成される。まず、ｐ型Ｇｅ基板上に、Ｖ及びＴａが添加されたＨｆＯ_２膜を形成した。その上にＷ膜をスパッタにより形成した。Ｖ及びＴａが添加されたＨｆＯ_２膜は、Ｖ、Ｔａ、ＨｆＯ_２の３つのターゲットを用いた同時スパッタにて、Ａｒ／Ｏ_２雰囲気中で成膜を行った。その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。各ターゲットに注入する電力により添加量を最適にすることが出来る。仕事関数にして５．０ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成する。このギャップ中の準位は、ＨｆＯ_２にＶが添加されたことによって発生した準位を、Ｔａの添加により、移動させたものである。そのバンドラインナップは、図２７（ｂ）に示すものと同等である。Ｖ及びＴａが添加されたＨｆＯ_２膜とＷ膜との接合の電気特性を測ると、非常に界面接触抵抗が小さく、オーミックな特性を示していることが分かった。このオーミックな特性は、図２７（ｂ）に示されているギャップ中の準位に、金属の仕事関数がピン止めされていることによって起こっている。
【０１６９】
本変形例では、仕事関数を最適化するために、タンタル（Ｔａ）を導入したが、Ｔａに代わり、ＦやＨを導入しても、仕事関数を最適化することが可能であった。いずれの場合も、仕事関数を５．０ｅＶ程度にすることが出来た。
【０１７０】
また、本変形例では、添加物としてＶを採用したが、Ｃｒ、Ｍｎ、Ｔｃ、Ｒｅを用いてもよい。
【０１７１】
本変形例では、ギャップ中の準位を上昇させるために、Ｔａ（またはＦ、Ｈ）を用いたが、これらを用いない場合も考えられる。これらを用いない場合、非常に深い仕事関数の状態が得られる。単純にｐ型半導体／金属（例えば、Ｓｉ／金属、Ｇｅ／金属など）の接触がオーミックになれば良いのであれば、Ｔｙｐｅ−Ｃの添加物を導入した場合には、Ｔａ （またはＦ，Ｈ）を導入する必要はない。
【０１７２】
（実施例３） ＭＩＭキャパシタ
次に、図２８乃至図２９（ｂ）を参照しながら、本発明の実施例３の半導体装置について説明する。本実施例の半導体装置は、金属／絶縁体／金属の積層構造を有するＭＩＭキャパシタであって、図２８に示すように、シリコン基板６０上に、ＴｉＡｌＮからなるバッファー層６１、ＳｒＲｕＯ_３電極６２、Ｍｏが添加されたＨｆＯＮ膜（界面制御酸化膜）６３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３からなる強誘電体膜６４、Ｍｏが添加されたＨｆＯＮ膜（界面制御酸化膜）６５、およびＳｒＲｕＯ_３電極が、この順序で積層された積層構造を有している。各層は、それぞれスパッタにより形成している。特に、Ｍｏが添加されたＨｆＯＮ膜６３、６５は、ＭｏターゲットとＨｆＯ_２ターゲットの同時スパッタを、Ａｒ／Ｏ_２／Ｎ_２雰囲気中で形成した。全体の成膜が終わった後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。
【０１７３】
ここでは、Ｍｏが添加されたＨｆＯＮ膜６３、６５においては、図２９（ａ）、２９（ｂ）に示すように、ＨｆＯ_２におけるギャップ中の準位を作りだし、その準位に電極の実効仕事関数をピン止めしている。ここでは、仕事関数にしておよそ５．５ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成している。本発明の一実施形態で説明した技術を用いれば、他の添加物の組み合わせによっても、適当な仕事関数をもった界面制御酸化膜を設計することが可能である。Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅなどを添加することでギャップ中の状態を作り、仕事関数が強誘電体のギャップのおよそ中間にくるように設計すればよい。
【０１７４】
本実施例で示した構造では、ＭＩＭキャパシタの電子に対する障壁がおよそ１．６５ｅＶであり、ホールに対する障壁もおよそ１．６５ｅＶである。そのため、分極を起こさせれば、その分極を長時間保つことが可能である。つまり、このキャパシタを強誘電体メモリ（ＦｅＲＡＭ）のためのキャパシタとして用いれば、経時変化のない、非常に高性能の強誘電体メモリが作成できる。本実施例のＭＩＭキャパシタを用いたＦｅＲＡＭでは、動作中のリフレッシュも、基本的に不要であり、真の意味での不揮発性メモリが構成出来る。
【０１７５】
また、本実施例において、キャパシタ電極としてはＳｒＲｕＯ_３という酸化物電極を用いたが、電極材料は、従来用いられている、様々な金属が使用してもよい。代表的には、ＷやＴｉＮなど、加工性に優れる材料が使用可能となる。本実施例のＭＩＭキャパシタによれば、仕事関数は挿入された酸化物により決定されるため、電極材料は全く自由に決められるようになるためである。
【０１７６】
（比較例）
次に、本実施例の比較例によるＭＩＭキャパシタを説明する。この比較例のＭＩＭキャパシタは、図２８に示す本実施例のＭＩＭキャパシタにおいて、界面制御酸化膜を除去した構成を有している。すなわち、半導体基板上に、ＴｉＡｌＮバッファー層、ＳｒＲｕＯ_３電極、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ_３からなる強誘電体膜、ＳｒＲｕＯ_３電極がこの順序で積層された積層構造を有している。この比較例の場合、時間がたつと、酸素欠陥が発生し、電子に対する障壁が０．２ｅＶまで低下した。その結果、リーク電流が流れ、分極が簡単に消滅してしまった。経時変化は非常に簡単に発生してしまい、分極を保持できるのは、数時間程度であった。また、ＷやＴｉＮ電極などを用いると、初期段階からリーク電流が大きく、使用できなかった。
【０１７７】
（変形例）ＤＲＡＭキャパシタの新しい構成
本実施例では、強誘電体(ferroelectric material)の分極の保持について示したが、高誘電体、例えば（Ｂａ、Ｓｒ）ＴｉＯ_３、ＳｒＴｉＯ_３、Ｔａ_２Ｏ_５など、を用いたキャパシタでも全く、同様である。つまり、界面制御のための酸化膜を設けることで、実効仕事関数を大きくし、特に電子障壁を大きくすることが重要である。酸化物誘電体は酸素欠陥が出来易く、実際に酸素欠陥が出来ると、電子に対する障壁が低下する傾向を示すためである。本実施例の構造を導入した、高誘電体(high-dielectric material)キャパシタをＤＲＡＭ(Dynamic Random Access Memory)のキャパシタに用いれば、電荷蓄積、維持能力が高いため、リフレッシュ動作は従来の１割程度まで低減できるため、長期信頼性の高い、高速なＤＲＡＭを得ることができる。
【０１７８】
（実施例４）半導体Ｓ／Ｄを用いたＭＩＳＦＥＴ
次に、本発明の実施例４による半導体装置を図３０（ａ）、３０（ｂ）を参照して説明する。本実施例の半導体装置は、ｎＭＩＳＦＥＴであって、ソース／ドレイン領域と、ソース／ドレイン金属電極との間に界面制御酸化膜を設けた構成となっている。すなわち、図３０（ｂ）に示すように、ｐ型Ｓｉ基板２に離間して、ｎ型Ｓｉの、ソース領域３ａ、４ａおよびドレイン領域３ｂ、４ｂが形成されている。これらのソース領域およびドレイン領域はエクステンション領域３ａ、３ｂを含んでいる。ソース領域３ａ、４ａと、ドレイン領域３ｂ、４ｂとの間のｐ型Ｓｉ基板の領域がチャネル領域５となる。ソース領域４ａおよびドレイン領域４ｂ上には、Ｗが添加されたＨｆＯ_２膜（界面制御酸化膜）７０ａ、７０ｂが形成され、チャネル領域５上には、Ｗが添加されないＨｆＯ_２膜７０が形成されている。ソース／ドレイン領域４ａ、４ｂにおいては、Ｗが添加されたＨｆＯ_２膜７０ａ、７０ｂ上に例えばＷ（タングステン）からなるソース／ドレイン金属電極７２ａ、７２ｂが形成されている。また、チャネル領域５においては、ＨｆＯ_２膜７０上には、例えばＨｆＳｉＯＮからなるゲート絶縁膜７４が形成され、このゲート絶縁膜７４上にはＷが添加されたＨｆＳｉＯＮ膜（界面制御酸化膜）７５が形成され、このＨｆＳｉＯＮ膜（界面制御酸化膜）７５上に、Ｗからなるゲート電極７６が形成されている。ゲート絶縁膜７４およびゲート電極７６と、ソース／ドレイン金属電極７２ａ、７２ｂとの間には、絶縁体からなる側壁７８が形成され、ゲート電極７６とソース／ドレイン金属電極とが絶縁分離されている。図３０（ｂ）においては、側壁７８は、底部にＨｆＯ_２膜７０が存在している形で形成されているが、上記底部がＳｉ基板２に接するように、ＨｆＯ_２膜７０を除去しても良い。除去した構造は、図７（ａ）に示されている。
【０１７９】
次に、本実施例のｎＭＩＳＦＥＴの製造方法を説明する。
【０１８０】
図３０（ａ）に示すｎ型Ｓｉ基板４ａ，４ｂ／ＨｆＯ_２膜７０／金属電極７２ａ、７２ｂの積層構造は、実施例１に示した積層構造と考えて良い。ｎ型Ｓｉ基板 （半導体ソース／ドレイン）４ａ，４ｂ上に、ＨｆＯ_２膜７０をスパッタにより成膜して、その上にＷ膜７２ａ、７２ｂ、７６をスパッタにて成膜した。但し、ここでは、ＨｆＯ_２膜７０を形成した後、ゲート絶縁膜７４を形成し、続いてｎ型不純物をＳｉ基板２に導入することによりエクステンション領域３ａ、３ｂを形成する。その後、ゲート絶縁膜７４上にダミーのゲート電極（図示せず）を形成するとともにソース／ドレイン領域におけるＨｆＯ_２膜７０上にダミーのソース／ドレイン電極（図示せず）を形成する。このとき、ダミーのゲート電極とダミーのソース／ドレイン電極との間には溝が設けられている。その後、この溝を埋め込むように絶縁体からなる側壁７８を形成する。そして、上記ダミーのゲート電極とダミーのソース／ドレイン電極を除去した後、ｎ型不純物をＳｉ基板２に導入することによりソース／ドレイン領域４ａ、４ｂを形成する。その後に、Ｗからなるゲート電極７６とＷからなるソース／ドレイン金属電極７２ａ、７２ｂとを同時に成膜して、ＣＭＰで平坦化を行うことにより形成している。
【０１８１】
その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。熱処理により、ｎ型Ｓｉのソース／ドレイン領域４ａ、４ｂと、ソース／ドレイン金属電極７２ａ、７２ｂとの間のＨｆＯ_２膜７０には、Ｗが拡散し、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位が形成される。Ｗが十分に拡散して、Ｗが添加されたＨｆＯ_２からなる界面制御酸化膜７０ａ、７０ｂが形成される（図３０（ｂ））。この界面制御酸化膜７０ａ、７０ｂは、アニール時間や温度を工夫することにより、ホッピング伝導的な膜（Ｗの面密度にして、６×１０^１２原子ｃｍ^−２以上、１×１０^１４原子ｃｍ^−２未満）にも、バンド伝導的な膜（Ｗの面密度にして、１×１０^１４原子ｃｍ^−２以上、８×１０^１４原子ｃｍ^−２以下）にもなり得る。両者を比較すると、バンド伝導の方が界面制御酸化膜としての抵抗は小さく出来る。ここでは、Ｗの面密度にして、２×１０^１４原子ｃｍ^−２程度が導入されていて、バンド伝導的である。同時に、ＨｆＳｉＯＮからなるゲート絶縁膜７４とＷからなるゲート電極７６との間にも、ゲート絶縁膜７４中にＷが拡散し、界面制御酸化膜７５が形成される。界面制御酸化膜７５は仕事関数にして４．１ｅＶ近傍にＨｆシリケート（ＨｆＳｉＯ）におけるギャップ中の準位を形成する。この界面制御酸化膜７５は、ＨｆシリケートにタングステンＷと窒素Ｎが両方とも導入されていることになる。タングステンＷの添加によりギャップ中の準位が形成され、その準位から窒素に電子が移送されることで、ギャップ中の準位が深くなっている。結果として、４．１ｅＶ近傍にギャップ中の準位が形成されていることになる。こうして、界面制御酸化膜７０ａ、７０ｂ、および界面制御酸化膜７５の形成時のプロセス条件を適切に制御することにより、仕事関数を最適化することが出来た。
【０１８２】
（変形例１）
次に、実施例４の変形例１によるｎＭＩＳＦＥＴを図３１（ａ）、３１（ｂ）を参照して説明する。図３１（ｂ）に示すように、本変形例のｎＭＩＳＦＥＴは、実施例の４のｎＭＩＳＦＥＴにおいて、ソース／ドレイン金属電極およびゲート電極としてＷの代わりにＴｉＮを用いるとともに、ｎ型Ｓｉのソース／ドレイン領域４ａ、４ｂとＴｉＮからなるソース／ドレイン電極８２ａ、８２ｂとの間に、Ｎｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８０を形成した構成となっている。なお、チャネル領域５上には、まずＨｆＯＮからなるゲート絶縁膜８１が形成され、このゲート絶縁膜８１上に、（Ｈｆ、Ｚｒ）ＯＮ膜（界面制御酸化膜）８３ａが形成され、この（Ｈｆ、Ｚｒ）ＯＮ膜８３ａ上にＴｉＮからなるゲート電極８６が形成された構成となっている。ゲート電極８６と、ソース／ドレイン金属電極８２ａ、８２ｂとの間には絶縁体からなる側壁８８が形成されている。なお、本変形例においては、側壁８８の底部はＳｉ基板２に接している。
【０１８３】
Ｎｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８０およびＮが添加される前のＮｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８３（図３１（ａ））は、ＨｆＯ_２ターゲット、ＺｒＯ_２ターゲット、Ｎｂターゲットの３つのターゲットを同時にスパッタすることで形成される。本変形例では、Ｈｆ／（Ｈｆ＋Ｚｒ）＝０．９５となるように、ＺｒＯ_２ターゲットへの電力供給を抑えながら成膜している。
【０１８４】
次に、本変形例のｎＭＩＳＦＥＴの製造プロセスを簡単に説明する。ｐ型Ｓｉ基板２のチャネル領域５上にＨｆＯＮからなるゲート絶縁膜８１を形成する。ｎ型不純物をＳｉ基板２に注入することにより、エクステンション領域３ａ、３ｂを形成し、その後、全面に、Ｎｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８０、８３を形成する。続いて、例えば、レジストを全面に塗布し、パターニングすることにより、レジストからなるダミーのゲート電極（図示せず）およびダミーのソース／ドレイン電極（図示せず）を形成する。このとき、Ｎｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８０、８３もパターニングされ、ダミーのゲート電極とダミーのソース／ドレイン電極との間に溝（図示せず）が形成される。続いて、上記溝を絶縁体で埋め込むことにより側壁８８を形成し、その後、ダミーのゲート電極とダミーのソース／ドレイン電極とを除去する。その後、ｎ型不純物をＳｉ基板２に注入することにより、ソース／ドレイン領域４ａ、４ｂを形成する。続いて、ＴｉＮからなる金属電極を形成し、ＣＭＰで平坦化する。続いて、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。
【０１８５】
このように形成されたｎＭＩＳＦＥＴにおいては、ｎ型Ｓｉのソース／ドレイン領域４ａ、４ｂとＴｉＮからなるソース／ドレイン金属電極８２ａ、８２ｂとの間の、Ｎｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８０は、仕事関数にして３．３ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成している。また、上記熱処理により、Ｎｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８３は、ＨｆＯＮからなるゲート絶縁膜８１と、界面で反応を起こし、Ｎｂが添加された（Ｈｆ、Ｚｒ）ＯＮ膜８３ａに変化する（図３１（ｂ））。Ｎｂが添加された（Ｈｆ、Ｚｒ）ＯＮ膜８３ａは、窒素が添加されたことで、仕事関数が、４．１ｅＶまで大きくなっていた。ソース／ドレイン領域４ａ、４ｂと、ソース／ドレイン金属電極８２ａ、８２ｂと、を接続するＮｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８０では、仕事関数としては３．３ｅＶを用いることが出来るが、ゲート絶縁膜８１と金属からなるゲート電極８６との接続部では、本発明の一実施形態で示した技術を用いて、仕事関数を最適化する必要がある。
【０１８６】
なお、本変形例では、Ｎは熱処理により添加したが、ゲート電極を形成する前に、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕなどを、Ｎｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８３にイオン打ち込みにより添加しても良いし、Ｎｂが添加された（Ｈｆ、Ｚｒ）Ｏ_２膜８３にプラズマ窒化などによって窒素を導入してもよい。勿論、ソース／ドレイン領域４ａ、４ｂとソース／ドレイン金属電極との接合部であっても、窒素などを導入して、シリコンの伝導帯端に近い側に動かして使うことも有効である。なぜなら、ゲート絶縁膜と金属のゲート電極との界面を余りいじらずに、両方を最適にすることが可能と考えられるからである。
【０１８７】
変形例１における材料の組み合わせとして幾つかの例を列挙する。ＨｆＯ_２、ＺｒＯ_２、Ｈｆシリケート、Ｚｒシリケートを母体材料（ｂａｓｅ ｍａｔｅｒｉａｌ）として、Ｗ、Ｎｂから選ばれた少なくとも１つを添加することでギャップ中の準位を作りだし、その準位を使うことが有効である。更にＮ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、 Ｔｍ、Ｙｂ、Ｌｕから選ばれた少なくともひとつを導入することで、仕事関数を最適化した酸化膜も界面制御酸化膜として用いることができる。
【０１８８】
或いは、ＨｆＯ_２、ＺｒＯ_２、Ｈｆシリケート、Ｚｒシリケートを母体材料として、Ｍｏ、Ｖ、Ｃｒ、Ｍｎ、Ｔｃ、Ｒｅから選ばれた少なくとも１つを添加することで、ギャップ中準位を作りだし、Ｔａ、Ｆ、Ｈから選ばれた少なくともひとつを導入することで、仕事関数を最適化した酸化膜も界面制御酸化膜として用いることができる。各元素の導入方法は、同時スパッタ法だけでなく、一部元素は成膜雰囲気から導入したり、イオン打ち込みを行ったり、プラズマ窒化などのように成膜後に導入する方法も考えられる。例えば、ＣｒとＴａを導入する場合、ＣｒとＴａとはどちらを先に導入しても構わない。初めにＨｆＴａＯ膜を作成し、そこにＣｒを成膜し、熱拡散をさせる方法も可能である。Ｃｒターゲット、Ｔａターゲット、ＨｆＯ_２ターゲットの３つのターゲットを用いた同時スパッタをＡｒ／Ｏ_２雰囲気で作成する方法を用いることができる。
【０１８９】
（変形例２） メモリセル
実施例４の変形例２による半導体装置を図３２に示す。本変形例の半導体装置は、不揮発性半導体装置であって、この半導体記憶装置のメモリセルの断面図を図３２に示す。このメモリセルは、図３２に示すように、ｐ型Ｓｉ基板２に離間して、ｎ型Ｓｉの、ソース領域３ａ、４ａおよびドレイン領域３ｂ、４ｂが形成されている。これらのソース領域およびドレイン領域はエクステンション領域３ａ、３ｂを含んでいる。ソース領域３ａ、４ａと、ドレイン領域３ｂ、４ｂとの間のｐ型Ｓｉ基板の領域がチャネル領域５となる。ソース領域４ａおよびドレイン領域４ｂ上には、Ｗが添加されたＨｆＯ_２膜（界面制御酸化膜）７０ａ、７０ｂが形成され、このＨｆＯ_２膜７０ａ、７０ｂ上にＷからなるソース／ドレイン電極７２ａ、７２ｂが形成されている。また、チャネル領域５上には、トンネル絶縁膜９０、電荷蓄積膜９１、ブロック絶縁膜９２、Ｗが添加されたＨｆＳｉＯＮ膜（界面制御酸化膜）９３、およびＷからなる制御電極９４がこの順序で積層されている。界面制御酸化膜７０ａ、７０ｂおよびソース／ドレイン電極７２ａ、７２ｂと、トンネル絶縁膜９０、電荷蓄積膜９１、ブロック絶縁膜９２、Ｗが添加されたＨｆＳｉＯＮ膜（界面制御酸化膜）９３、およびＷからなる制御電極９４の積層膜との間には、絶縁体からなる側壁７８が形成され、絶縁分離されている。
【０１９０】
このように構成することにより、電荷を蓄積することで閾値を制御し、チャネルのＯＮ／ＯＦＦを判断することでメモリとして動作させることが可能であるとともに、半導体のソース／ドレイン領域とソース／ドレイン金属電極との間の仕事関数を制御して、低抵抗化することが可能となるので、消費電力が抑制することができる。
【０１９１】
トンネル絶縁膜（電荷をトンネルさせる絶縁膜）としては、例えばＳｉＯ_２などの絶縁膜が用いられ、電荷蓄積膜９１としては、例えばｎ型ポリシリコンなどの浮遊電極（ＦＧ）であっても良いし、窒化シリコンやＲｕ添加ＳｒＴｉＯ_３などの電荷蓄積可能な、すなわち電荷をトラップすることの可能なトラップ絶縁膜であっても良い。ブロック絶縁膜９２としては、ＬａＡｌＯ_３、ＨｆＯ_２、Ａｌ_２Ｏ_３などの誘電率の大きな絶縁膜が用いられる。ブロック絶縁膜９２は、電荷蓄積膜９１に溜まった電荷を制御電極９４に逃さないように、構成される。各膜もそれぞれの役割が果たせるように、積層構造を有するようにしてもよい。特に、相互拡散を考慮して、各膜の間には拡散し難い構成を考慮することも重要である。基本的には、電荷は、チャネル側からのトンネル絶縁膜をトンネル効果により、出し入れすることになる。特に（例えばＷからなる）制御電極９４から電荷が誤って注入されることは避けたい。そのため、本変形例では、ブロック絶縁膜９２の制御電極９４側の界面を窒化しておき、ＨｆＯ_２酸化膜を制御電極との界面に挿入し、熱プロセスを通すことで、界面は、Ｗが添加されたＨｆＯＮ膜（界面制御酸化膜）９３となり、大きな仕事関数（例えば、およそ５．７ｅＶ）を有し、Ｗからなる制御電極９４からの電荷の誤注入を防ぐ構成とした。
【０１９２】
また、本変形例においては、半導体のソース／ドレイン領域４ａ、４ｂと、Ｗからなるソース／ドレイン電極７２ａ、７２ｂとの間のＨｆＯ_２膜はＷが拡散して、仕事関数にして３．９ｅＶの接触となる。つまりオーミックな接続となっている。このような構成は、ソース／ドレイン領域とのコンタクトを通じて制御を行うＮＯＲ型などのメモリセルには、非常に有効である。ＮＡＮＤセルでは、部分的にしかソース／ドレイン領域とのコンタクトを取らない構成となるが、ＮＡＮＤセルの端部では必ずコンタクトを取り、しかも大きな電流が流れるので、低消費電力化に、接触抵抗が小さいこと（オーミックであること）は非常に重要である。ただし、上記端部では、通常のＭＩＳＦＥＴを用いてもよく、その場合は、本実施例のＭＩＳＦＥＴを用いれば良い。ＮＯＲ型、ＮＡＮＤ型に関係なく、ソース／ドレイン領域との接触がオーミックであれば、そこの消費電力を気にせずに、違った構成のメモリが考えられる。その意味でも、接触抵抗の制御は非常に有効である。
【０１９３】
（変形例３） ｐＭＩＳＦＥＴ
次に、実施例４の変形例３による半導体装置を図３３（ａ）、（ｂ）を参照して説明する。本変形の半導体装置は、ｐＭＩＳＦＥＴであって、ソース／ドレイン領域と、ソース／ドレイン金属電極との間に界面制御酸化膜を設けた構成となっている。すなわち、図３３（ｂ）に示すように、ｎ型Ｓｉ基板２２に離間して、ｐ型Ｓｉの、ソース領域２３ａ、２４ａおよびドレイン領域２３ｂ、２４ｂが形成されている。これらのソース領域およびドレイン領域はエクステンション領域２３ａ、２３ｂを含んでいる。ソース領域２３ａ、２４ａと、ドレイン領域２３ｂ、２４ｂとの間のｎ型Ｓｉ基板の領域がチャネル領域２５となる。ソース領域２４ａおよびドレイン領域２４ｂ上には、Ｖが添加されたＺｒＯ_２膜（界面制御酸化膜）１０２ａ、１０２ｂが形成され、チャネル領域２５上には、ＨｆＴａＯＮ膜１０６が形成されている。ソース／ドレイン領域２４ａ、２４ｂにおいては、Ｖが添加されたＺｒＯ_２膜１０２ａ、１０２ｂ上に例えばＷ（タングステン）からなるソース／ドレイン金属電極１０４ａ、１０４ｂが形成されている。また、チャネル領域２５においては、ＨｆＴａＯＮからなるゲート絶縁膜１０６上に、ＶおよびＴａが添加されたＺｒＯ_２膜（界面制御酸化膜）１０８ａが形成され、このＺｒＯ_２膜１０８ａ上に、Ｗからなるゲート電極１１０が形成されている。ゲート絶縁膜１０６、ＺｒＯ_２膜１０８ａ、およびゲート電極１１０の積層構造と、Ｖが添加されたＺｒＯ_２膜（界面制御酸化膜）１０２ａ、１０２ｂおよびソース／ドレイン金属電極１０４ａ、１０４ｂの積層構造との間には、絶縁体からなる側壁１１２が形成され、ゲート電極１１０とソース／ドレイン金属電極１０４ａ、１０４ｂとが絶縁分離されている。
【０１９４】
本変形例において、Ｖが添加されたＺｒＯ_２膜は、ＺｒＯ_２ターゲット、Ｖターゲットの２つのターゲットを同時にスパッタすること形成される。
【０１９５】
次に、本変形例によるｐＭＩＳＦＥＴの製造方法を簡単に説明する。ｎ型Ｓｉ基板２２のチャネル領域２５上にＨｆＴａＯＮからなるゲート絶縁膜１０６を形成する。ｐ型不純物をＳｉ基板２２に注入することにより、ゲート絶縁膜１０６の両側にエクステンション領域２３ａ、２３ｂを形成し、その後、全面にＶが添加されたＺｒＯ_２膜１０２ａ、１０２ｂ、１０８を形成する。続いて、例えば、レジストを全面に塗布し、パターニングすることにより、レジストからなるダミーのゲート電極（図示せず）およびダミーのソース／ドレイン電極（図示せず）を形成する。このとき、Ｖが添加されたＺｒＯ_２膜１０２ａ、１０２ｂ、１０８もパターニングされ、ダミーのゲート電極とダミーのソース／ドレイン電極との間に溝（図示せず）される。続いて、上記溝を絶縁体で埋め込むことにより側壁１１２を形成し、その後、ダミーのゲート電極とダミーのソース／ドレイン電極とを除去する。その後、ｐ型不純物をＳｉ基板２２に注入することにより、ゲート絶縁膜１０６の両側にソース／ドレイン領域２４ａ、２４ｂを形成する。続いて、ＴｉＮからなる金属電極を形成し、ＣＭＰで平坦化する。続いて、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。
【０１９６】
このように形成されたｐＭＩＳＦＥＴにおいては、ｐ型Ｓｉのソース／ドレイン領域２４ａ、２４ｂとＴｉＮからなるソース／ドレイン金属電極１０４ａ、１０４ｂとの間の、Ｖが添加されたＺｒＯ_２膜１０２ａ、１０２ｂは、仕事関数にして６．２ｅＶ近傍にＺｒＯ_２におけるギャップ中の準位を形成している。また、上記熱処理により、Ｖが添加されたＺｒＯ_２膜１０８は、ＨｆＴａＯＮからなるゲート絶縁膜１０６と、界面で反応を起こし、ＶおよびＴａが添加されたＺｒＯ_２膜１０８ａに変化する（図３３（ｂ））。Ｖが添加されたＺｒＯ_２膜１０８はＴａが添加されたことで、仕事関数が、５．０ｅＶまで小さくなっていた。ソース／ドレイン領域２４ａ、２４ｂと、ソース／ドレイン金属電極１０４ａ、１０４ｂと、を接続するＶが添加されたＺｒＯ_２膜１０２ａ、１０２ｂでは、仕事関数としては６．２ｅＶを用いることが出来るが、ゲート絶縁膜１０６と金属からなるゲート電極１１０との接続部では、本発明の一実施形態で示した技術を用いて、仕事関数を最適化する必要がある。
【０１９７】
なお、本変形例では、Ｔａは熱処理により添加したが、ゲート電極を形成する前に、Ｔａ、Ｆ、Ｈなどを、Ｖが添加されたＺｒＯ_２膜にイオン打ち込みにより添加してもよいし、励起水素にさらすなどして形成してもよい。勿論、ソース／ドレイン領域とソース／ドレイン金属電極との接合部であっても、Ｔａなどを導入して、シリコンの価電子帯端に近い側に動かして使うことも有効である。なぜなら、ゲート絶縁膜と金属からなるゲート電極との界面を余りいじらずに、両方を最適にすることが可能と考えられるからである。
【０１９８】
変形例３における材料の組み合わせとして幾つかの例を列挙する。ＨｆＯ_２、ＺｒＯ_２、Ｈｆシリケート、Ｚｒシリケートを母体材料として、Ｎｂ、Ｗ、Ｍｏ添加（Ｔｙｐｅ−Ａ、Ｔｙｐｅ−Ｂ）によりギャップ中準位を作りだし、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた少なくともひとつを導入することで、仕事関数を最適化した酸化膜も界面制御酸化膜として用いることができる。
【０１９９】
或いは、ＨｆＯ_２、ＺｒＯ_２、Ｈｆシリケート、Ｚｒシリケートを母体材料として、Ｖ、Ｃｒ、Ｍｎ、Ｔｃ、Ｒｅから選ばれた少なくとも１つを添加することで、ギャップ中の準位を作りだした酸化膜も界面制御酸化膜として用いることができる。特に、Ｆなど第二の添加物がない場合に効果的である。更に、Ｔａ、Ｆ、Ｈから選ばれた少なくともひとつを導入することで、仕事関数を最適化した酸化膜も有効である。特に、Ｆなど第二の添加物がある場合に有効である。各元素の導入方法は、同時スパッタ法だけでなく、一部元素は成膜雰囲気から導入したり、イオン打ち込みを行ったり、励起水素などのように成膜後に導入する方法も考えられる。例えば、ＶとＴａを導入する場合、ＶとＴａとはどちらを先に導入しても構わない。初めにＨｆＴａＯ膜を作成し、そこにＶを成膜して、熱拡散させる方法も可能である。ＶターゲットとＴａターゲットと、ＨｆＯ_２ターゲットの３つのターゲットを用いた同時スパッタをＡｒ／Ｏ_２雰囲気で製造してもよい。
【０２００】
ゲート絶縁膜と金属ゲート電極との間の界面制御酸化膜を最適化することで、ＳＯＩ基板を用いたＭＩＳＦＥＴにも対応可能である。仕事関数を従来よりも、ＳＯＩ層のギャップの中心付近に近づけるだけでよい。本発明の一実施形態で説明した技術を用いれば、簡単に実現できる。完全空乏化した基板であっても、実現可能であり、本発明の一実施形態の技術は、非常に応用範囲が広いことが分かる。
【０２０１】
本発明の一実施形態の技術により、仕事関数が自由に調整できるという点が重要である。半導体のソース・ドレイン領域とソース／ドレイン金属電極との接続部と、ゲート絶縁膜と金属ゲート電極の接続部を総合的に捉えて、フレキシブルに調整することが求められる。
【０２０２】
（実施例５） 金属Ｓ／Ｄを用いたＭＩＳＦＥＴ
次に、本発明の実施例５による半導体装置を図３４（ａ）、３４（ｂ）を参照して説明する。本実施例の半導体装置はｎＭＩＳＦＥＴであって、図３４（ｂ）に示すように、ｐ型Ｓｉ基板２の表面に設けられるチャネル領域５と、Ｗからなるソース／ドレイン（ソース／ドレイン電極）１２４ａ、１２４ｂとの間にＷが添加されたＨｆＯ_２膜（界面制御酸化膜）１２０ａ、１２０ｂを設けた構成を有している。そして、Ｗが添加されたＨｆＯ_２膜１２０ａ、１２０ｂ間のチャネル領域５上にはＷが添加されていないＨｆＯ_２膜１２０が形成されている。ＨｆＯ_２膜１２０上にはＨｆＳｉＯＮからなるゲート絶縁膜１２２が形成され、このゲート絶縁膜１２２上にＷが添加されたＨｆＳｉＯＮ膜（界面制御酸化膜）１２３が形成され、この界面制御酸化膜１２３上にＷからなるゲート電極１２４ｃが形成されている。なお、ゲート絶縁膜１２２、界面制御酸化膜１２３、およびゲート電極１２４ｃの積層構造と、ソース／ドレイン電極１２４ａ、１２４ｂとは、絶縁体からなる側壁１２６によって絶縁分離されている。本実施例においては、側壁１２６の底部にはＨｆＯ_２膜１２０が存在しているが、この底部のＨｆＯ_２膜１２０を除去して、図９（ａ）に示すように、側壁１２６の底部をＳｉ基板２に直接接触させてもよい。また、図１０（ａ）に示すように、金属からなるソース／ドレイン電極の一部をＳｉ基板２に埋め込み、このソース／ドレイン電極の一部と、チャネル領域５との間に界面制御酸化膜を形成した構造であってもよい。
【０２０３】
次に、本実施例のｎＭＩＳＦＥＴの製造方法を簡単に説明する。
【０２０４】
まず、図３４（ａ）に示すように、ｐ型シリコンのチャネル５上に、ＨｆＯ_２膜１２０をスパッタにより成膜する。その後、ＨｆＳｉＯＮからなるゲート絶縁膜１２２を形成し、その後、ダミーのゲート電極（図示せず）およびダミーのソース／ドレイン電極（図示せず）を形成する。このとき、ダミーのゲート電極とダミーのソース／ドレイン電極との間に分離溝が形成され、この分離溝に絶縁体を埋め込み側壁１２６を形成する。その後、Ｗをスパッタにて成膜し、Ｗからなるソース／ドレイン電極１２４ａ、１２４ｂと、Ｗからなるゲート電極１２４ｃとを同時に形成する。続いて、ＣＭＰで平坦化を行う。
【０２０５】
その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。熱処理により、ｐ型Ｓｉチャネル５とソース／ドレイン電極１２４ａ、１２４ｂとの間のＨｆＯ_２膜１２０には、Ｗが拡散し、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位が形成される。そして、ＨｆＯ_２膜１２０は、Ｗが十分に拡散されて、Ｗが添加されたＨｆＯ_２膜（界面制御酸化膜）１２０ａ、１２０ｂとなる（図３４（ｂ））。界面制御酸化膜は、アニール時間や温度を工夫することにより、ホッピング伝導的（Ｗの面密度にして、６×１０^１２原子ｃｍ^−２以上、１×１０^１４原子ｃｍ^−２未満）な膜にも、バンド伝導的（面密度にして、１×１０^１４原子ｃｍ^−２以上、８×１０^１４原子ｃｍ^−２以下）な膜にもなり得る。両者を比較すると、バンド伝導の方が界面酸化膜としての抵抗は小さく出来る。本実施例では、Ｗの面密度にして、２×１０^１４原子ｃｍ^−２程度が導入されていて、バンド伝導的である。同時に、ＨｆＳｉＯＮからなるゲート絶縁膜１２２とＷからなるゲート電極１２４ｃとの間には、ゲート絶縁膜１２２中にＷが拡散し、Ｗが添加されたＨｆＳｉＯＮ膜（界面制御酸化膜）１２３が形成される。この界面制御酸化膜１２３には、仕事関数にして４．１ｅＶ近傍にＨｆシリケートのギャップ中の準位が形成される。この界面制御酸化膜１２３は、ＨｆシリケートにタングステンＷと窒素Ｎが両方とも導入されていることになる。ＨｆＳｉＯＮ膜にＷの添加によりギャップ中に準位が形成され、その準位から窒素に電子が移送されることで、ギャップ中の準位が深くなっている。結果として、４．１ｅＶ近傍にギャップ中の準位が形成されていることになる。こうして、界面制御酸化膜１２０ａ、１２０ｂ、１２３を適切に形成することにより、仕事関数を最適化することが出来た。
【０２０６】
この時、金属のソース／ドレインを有するｎＭＩＳＦＥＴが完成するが、図９（ｂ）、図１０（ｂ）に示したように、チャネルのＯＦＦ状態で、ホールに対して大きなバリアが存在するので、接合リークが非常に少ないＭＩＳＦＥＴが得られる。更にチャネルのＯＮ状態では、電子のバリアが無くなるので、接触抵抗はなくオーミック接触である。しかも、バンドギャップ中の準位を介した伝導であるので、バンド伝導的（Ｗの面密度にして、１×１０^１４原子ｃｍ^−２以上、８×１０^１４原子ｃｍ^−２以下）であり、新たなトンネル抵抗は発生しない。添加量が少ない場合には、ホッピング伝導（Ｗの面密度にして、６×１０^１２原子ｃｍ^−２以上、１×１０^１４原子ｃｍ^−２未満）となるが、この場合もトンネル抵抗とは比べ物にならないくらい、抵抗は低い。従来からトンネル抵抗を介した接触抵抗制御が提案されているが、トンネル抵抗が発生するため、全く不十分であった。本実施例では、トンネル抵抗の発生しない、しかも、接触抵抗を自由に制御することができる。ここで、トンネル抵抗は、ギャップ中の準位を介さない、絶縁膜の両側の波動関数の重なりによる、トンネル効果の抵抗である。それに対し、バンド伝導やホッピング伝導はギャップ中の準位を介した伝導であり、トンネル抵抗とは全く異質なものである。
【０２０７】
（変形例１）
次に実施例５の変形例１によるｎＭＩＳＦＥＴを図３５（ａ）乃至図３６（ｂ）を参照して説明する。図３５（ａ）乃至図３６（ｂ）は、本変形例のｎＭＩＳＦＥＴの製造工程を示す断面図である。本変形例のｎＭＩＳＦＥＴは、支持基板１３０、埋め込み絶縁膜１３２、およびｐ型シリコンからなるＳＯＩ層１３４を備えたＳＯＩ基板上に形成される。
【０２０８】
まず、ＳＯＩ層をパターニングし、チャネル領域１３４を形成する。その後、このチャネル領域１３４の側面との間に隙間ができるような、レジストパターン１３６を埋め込み絶縁膜１３２上に形成し、このレジストパターンをマスクとしてチャネル領域１３４の側面および上面を覆うＨｆＯ_２膜１３８を形成する。更に、このＨｆＯ_２膜１３８を覆うＨｆＯＮ膜１４０を形成する（図３５（ａ））。
【０２０９】
続いて、ＨｆＯＮ膜１４０上にレジストパターン１４２を形成し、このレジストパターン１４２をマスクとして、ＨｆＯＮ膜１４０およびＨｆＯ_２膜１３８をパターニングする（図３５（ｂ））。パターニングされたＨｆＯ_２膜１３８ｂがゲート絶縁膜となる。このとき、レジストパターン１３６と、パターニングされたＨｆＯ_２膜１３８ｂおよびＨｆＯＮ膜１４０の積層膜との間に溝１４４が形成される（図３５（ｂ））。また、レジストパターン１３６と、チャネル領域１３４の両側面との間にはＨｆＯ_２膜１３８ａが残置される。
【０２１０】
次に、溝１４４に例えばＳｉＮからなる絶縁体を埋め込み側壁１４６を形成し、その後、レジストパターン１３６、１４２を除去する（図３６（ａ））。続いて、全面にＷをスパッタにより堆積し、ＣＭＰにより平坦化することにより、埋め込み絶縁膜１３２上にＷからなるソース／ドレイン電極１４８ａ、１４８ｂを形成するとともに、ＨｆＯＮ膜１４０上にＷからなるゲート電極１４８ｃを形成する。
【０２１１】
その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。熱処理により、ｐ型Ｓｉチャネル１３４とソース／ドレイン電極１４８ａ、１４８ｂとの間のＨｆＯ_２膜１３８ａには、Ｗが拡散し、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位が形成される。そして、ＨｆＯ_２膜１３８ａは、Ｗが十分に拡散されて、Ｗが添加されたＨｆＯ_２膜（界面制御酸化膜）１３８ａとなる（図３６（ｂ））。界面制御酸化膜は、アニール時間や温度を工夫することにより、ホッピング伝導的（Ｗの面密度にして、６×１０^１２原子ｃｍ^−２以上、１×１０^１４原子ｃｍ^−２未満）な膜にも、バンド伝導的（面密度にして、１×１０^１４原子ｃｍ^−２以上、８×１０^１４原子ｃｍ^−２以下）な膜にもなり得る。両者を比較すると、バンド伝導の方が界面酸化膜としての抵抗は小さく出来る。本変形例では、Ｗの面密度にして、２×１０^１４原子ｃｍ^−２程度が導入されていて、バンド伝導的である。同時に、ＨｆＯＮ膜１４０にはＷからなるゲート電極１４８ｃからＷが拡散し、Ｗが添加されたＨｆＯＮ膜（界面制御酸化膜）１４０ａが形成される。この界面制御酸化膜１４０ａには、仕事関数にして４．２ｅＶ近傍にＨｆ酸化物のギャップ中の準位が形成される。この界面制御酸化膜１４０ａは、Ｈｆ酸化物にＷとＮが両方とも導入されていることになる。ＨｆＯＮ膜にＷの添加によりギャップ中に準位が形成され、その準位から窒素に電子が移送されることで、ギャップ中の準位が深くなっている。結果として、４．１ｅＶ近傍にギャップ中の準位が形成されていることになる。
【０２１２】
（変形例２）
次に、実施例５の変形例２によるｎＭＩＳＦＥＴを図３７（ａ）、３７（ｂ）を参照して説明する。本変形例のｎＭＩＳＦＥＴは、図３７（ｂ）に示すように、ｐ型Ｓｉ基板２の表面に設けられるチャネル領域５と、ＴｉＮからなるソース／ドレイン（ソース／ドレイン電極）１５２ａ、１５２ｂとの間にＷが添加されたＨｆＯ_２膜（界面制御酸化膜）１５０ａ、１５０ｂを設けた構成を有している。そして、Ｗが添加されたＨｆＯ_２膜１５０ａ、１５０ｂ間のチャネル領域５上にはＨｆＳｉＯＮからなるゲート絶縁膜１５４が形成され、このゲート絶縁膜１５４上にＷが添加されたＨｆＯＮ膜（界面制御酸化膜）１５６が形成され、この界面制御酸化膜１５６上にＴｉＮからなるゲート電極１５６が形成されている。なお、ゲート絶縁膜１５４、界面制御酸化膜１５６、およびゲート電極１５８の積層構造と、ソース／ドレイン電極１５２ａ、１５２ｂとは、絶縁体からなる側壁１５９によって絶縁分離されている。
【０２１３】
次に、本変形例のｎＭＩＳＦＥＴの製造方法を説明する。
【０２１４】
まず、ｐ型シリコンのチャネル５上にＨｆＳｉＯＮからなるゲート絶縁膜１５４を形成する。続いて、Ｗが添加されたＨｆＯ_２膜を全面に形成する。このＷが添加されたＨｆＯ_２膜はＨｆＯ_２ターゲット、Ｗターゲットの２つのターゲットを同時にスパッタすることにより形成している。その後、例えばフォトレジストを全面に塗布し、露光、現像することにより、ダミーのゲート電極（図示せず）およびダミーのソース／ドレイン電極（図示せず）を形成する。このとき、Ｗが添加されたＨｆＯ_２膜もパターニングされ、ダミーのソース／ドレイン電極下にはＷが添加されたＨｆＯ_２膜１５０ａ、１５０ｂとなり、ゲート絶縁膜１５４とダミーのゲート電極との間にはＷが添加されたＨｆＯ_２膜１５５となる（図３７（ａ））。また、このとき、ダミーのゲート電極とダミーのソース／ドレイン電極との間には分離溝が形成される。続いて、この分離溝に絶縁体を埋め込み、側壁１５９を形成する。次に、ダミーのゲート電極およびダミーソース／ドレイン電極を除去した後、ＴｉＮを全面に堆積し、ＣＭＰを行うことにより、Ｗが添加されたＨｆＯ_２膜１５０ａ、１５０ｂ上にＴｉＮからなるソース／ドレイン電極１５２ａ、１５２ｂが形成されるとともにＷが添加されたＨｆＯ_２膜１５５上にＴｉＮからなるゲート電極１５８が形成される（図３７（ａ））。
【０２１５】
その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。この熱処理により、Ｗが添加されたＨｆＯ_２膜１５０ａ、１５０ｂには、仕事関数にして３．９ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位が形成される。また、ＨｆＳｉＯＮからなるゲート絶縁膜１５４と、Ｗが添加されたＨｆＯ_２膜１５５とは界面で反応を起こし、Ｗが添加されたＨｆＯ_２膜１５５はＷが添加されたＨｆＯＮ膜１５６となる（図３７（ｂ））。ＨｆＯＮ膜１５６は、窒素が添加されたことで、仕事関数が、４．１ｅＶまで大きくなっていた。ソース／ドレイン電極１５２ａ、１５２ｂと、チャネル５とを接続する、Ｗが添加されたＨｆＯ_２膜１５０ａ、１５０ｂは、仕事関数としては３．９ｅＶを用いることが出来るが、ゲート絶縁膜１５４とゲート電極１５８との間の界面制御酸化膜１５６は、本発明の一実施形態で説明した技術を用いて、仕事関数を最適化する必要がある。この界面制御酸化膜１５６は、ゲート電極１５８を形成する前に、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、 Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕなどを、イオン打ち込むことにより形成してもよいし、またプラズマ窒化などによって窒素を導入してもよい。勿論、ソース／ドレイン電極１５２ａ、１５２ｂとチャネル５との間のＨｆＯ_２膜１５０ａ、１５０ｂであっても、窒素などを導入して、シリコンの伝導帯端に近い側に動かして使うことも有効である。なぜなら、ゲート絶縁膜とゲート電極との界面を余り変えず、両方を最適にすることが可能と考えられるからである。
【０２１６】
他方、チャネルＯＦＦ状態でのリーク低減を考えるなら、ｎＭＩＳＦＥＴにでは、小さな仕事関数も有効であり、Ｎｂが添加されたＨｆＯ_２に変えれば、３．３ｅＶとなり、非常に高いホール障壁が形成できる。
【０２１７】
本変形例の界面制御酸化膜の材料の組み合わせとして幾つかの例を列挙する。ＨｆＯ_２、ＺｒＯ_２、Ｈｆシリケート、Ｚｒシリケートを母体材料として、Ｗ、Ｎｂから選ばれた少なくとも１つを添加することでギャップ中の準位を形成し、その準位を用いてもよい。更にＮ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた少なくともひとつを導入することで、仕事関数を最適化した酸化膜を用いてもよい。
【０２１８】
或いは、ＨｆＯ_２、ＺｒＯ_２、Ｈｆシリケート、Ｚｒシリケートを母体材料として、Ｍｏ、Ｖ、Ｃｒ、Ｍｎ、Ｔｃ、Ｒｅから選ばれた少なくとも１つを添加することで、ギャップ中の準位を作りだし、Ｔａ、Ｆ、Ｈから選ばれた少なくともひとつを導入することで、仕事関数を最適化した酸化膜も用いることができる。各元素の導入方法は、同時スパッタ法だけでなく、一部元素は成膜雰囲気から導入したり、イオン打ち込みを行ったり、プラズマ窒化などのように成膜後に導入する方法も考えられる。例えば、ＣｒとＴａを導入する場合、ＣｒとＴａとはどちらを先に導入しても構わない。初めにＨｆＴａＯ膜を作成し、そこにＣｒを成膜し、熱拡散をさせる方法も可能である。Ｃｒターゲット、Ｔａターゲット、ＨｆＯ_２ターゲットの３つのターゲットを用いた同時スパッタをＡｒ／Ｏ_２雰囲気で作成する方法も有効である。
【０２１９】
（変形例３） メモリセル
次に、実施例５の変形例３によるメモリセルの４つの例を図３８乃至図４１に示す。
【０２２０】
ＭＩＳＦＥＴのゲート絶縁膜の代わりに、基板側からトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜、および制御電極を有する電荷蓄積構造を与えると、電荷蓄積のできるメモリセルを構成できる。電荷を蓄積することで閾値を制御し、チャネルのＯＮ／ＯＦＦを判断することでメモリとして動作させることが可能である。ここでも、金属のソース／ドレイン電極と半導体チャネルとの間の仕事関数を制御して、オーミックにすれば、消費電力が抑えられ、メモリ動作に有利である。ゲート絶縁膜の構成として、電荷蓄積膜は、例えばｎ型ポリシリコンなどの浮遊電極（ＦＧ）であっても良いし、窒化シリコンやＲｕ添加ＳｒＴｉＯ_３などの電荷蓄積可能なトラップ絶縁膜であっても良い。これらをＳｉＯ_２などから出来るトンネル絶縁膜（電荷をトンネルさせる膜）と、ＬａＡｌＯ_３、ＨｆＯ_２、Ａｌ_２Ｏ_３などの誘電率の大きなブロック絶縁膜（電荷蓄積膜がＦＧの場合には電極間絶縁膜とも呼ばれる）とによって、挟み込むように構成される。ブロック絶縁膜は、電荷蓄積膜に溜まった電荷を電極に逃さないように、構成されるだけでよい。どの膜もそれぞれの役割が果たせるように、積層膜構造をとることも可能である。特に、相互拡散を考慮して、各膜の間には拡散し難い構成を考慮することも重要である。基本的には、電荷は、チャネル側からのトンネル膜をトンネル効果により、出し入れすることになる。特に、（例えばＷからなる）制御電極から電荷が誤って注入されることは避けたい。そのため、ここでは、ブロック絶縁膜の制御電極側の界面を窒化しておき、ＨｆＯ_２膜を制御電極との界面に挿入し、熱処理を行うことで、上記界面に設けられたＨｆＯ_２膜は、Ｗが添加されたＨｆＯＮとなり、大きな仕事関数（今回はおよそ５．７ｅＶ）を持つ膜を得ることは可能で、制御電極からの電荷の誤注入を防ぐことができる。金属のソース／ドレイン電極とｐ型チャネルＳｉとの間のＨｆＯ_２膜はＷが拡散して、仕事関数にして３．９ｅＶの接触となる。
【０２２１】
チャネルがＯＦＦ状態では、１．２７ｅＶ（＝５．１７−３．９）という大きな障壁をホールが感じることになる。つまり、ＯＦＦ状態では全くホール電流は流れないと考えてよい。逆にチャネルがＯＮ状態では、電子は障壁を感じず、自由に流れる。つまりオーミックな接続となっている。
【０２２２】
ソース／ドレインとのコンタクトを通じて制御を行うＮＯＲ型などのセルには、そのままで非常に有効である。複数のメモリセルが直列接続されるＮＡＮＤ列（NAND stringとも言う）では、部分的にしかソース／ドレインとのコンタクトを取らない構成となるが、本構造では、セル中にｐ／ｎ接合がなく、金属／酸化物／チャネル接合があるだけである。つまり、チャネルＯＮで電流が自由に、接触抵抗なく流れ、チャネルＯＦＦで電流が全く流れないという、高機能のＮＡＮＤ列が出来ることになる。無駄な接触抵抗がなくなるので、従来の場合に比べてＮＡＮＤ列に含まれる直列接続されるメモリセルの数を大きくすることが出来る。ＮＡＮＤ列に含まれる直列接続されるメモリセルの数が増やせれば、それだけ大規模に一括消去が出来るという大きなメリットがある。或いは、ＮＡＮＤ列を縦積みして、下側を隣のＮＡＮＤ列とつなげてＵ字型に積み、制御のためのＭＯＳＦＥＴを片側だけに作成することなども可能となる。これは、直列接続されるメモリセルの数が多くなって初めて可能な構造である。つまり、ＭＯＳＦＥＴなどの制御領域と記憶のための領域とを分離して作成できるようになり、多くの応用が利くようになる。これまでの方法では、電圧降下が大きく、６４個程度のセルを直列接続することが限界と考えられるが、本変形例の技術を用いれば、基本的に限界はない。例えば、１０２４個のセルを直列接続させても、全く問題ない。単純に考えて一括消去が高速になり、消費電力も格段に低下することになる。
【０２２３】
まず、図３８を参照して、本変形例による第１の例のメモリセルを説明する。この第１の例のメモリセルは、ＮＯＲ型フラッシュメモリのメモリセルであって、図１０に示すｎＭＩＳＦＥＴにおいて、ゲート絶縁膜１３を、トンネル絶縁膜１６１、電荷蓄積膜１６２、ブロック絶縁膜１６３、および界面制御酸化膜１６４がこの順序で積層された積層膜１６０に置き換えた構成となっている。Ｗからなる制御電極１６と、ブロック絶縁膜１６３との間に設けられる界面制御酸化膜１６４は、Ｗが添加されたＨｆＯＮ膜となっている。図３８に示す例では、Ｗのソース／ドレイン１６ａ_１、１６ｂ_１とｐ型Ｓｉのチャネル５との間にＷが添加されたＨｆＯ_２膜１４ａ、１４ｂが設けられている。このため、ソース／ドレイン１６ａ_１、１６ｂ_１と、ｐ型Ｓｉのチャネル５との間には、チャネルＯＦＦ状態でホールの高い障壁が出現するので、メモリセルが直列に接続された方向にホールが流れることはない。チャネルＯＮ状態ではオーミック接続となり、電子が自由に流れる。
【０２２４】
次に、本変形例の第２の例によるメモリセルを、図３９を参照して説明する。この第２の例のメモリセルは、図３９に示す第１の例のメモリセルにおいて、Ｗからなるソース／ドレイン１６ａ_２、１６ｂ_２および側壁９を削除した構成となっており、ＮＡＮＤ列のメモリセルとして用いられる。
【０２２５】
次に、本変形例の第３の例によるメモリセルを、図４０を参照して説明する。この第３のメモリセルは、図４０に示すように、トンネル絶縁膜１６１、電荷蓄積膜１６２、ブロック絶縁膜１６３は、金属のソース／ドレイン領域１６６ａ、１６６ｂ上に延在するように形成してもよい。なお、この第３の例においては、Ｗからなる制御電極１６とブロック絶縁膜１６３との間に設けられる界面制御酸化膜１６４は、Ｍｏが添加されたＨｆＯＮ膜を用いている。この場合は、仕事関数として、５．６ｅＶ付近に制御電極１６の実効仕事関数をピン止めできる。また、図４０では、金属のソース／ドレイン領域１６６ａ、１６６ｂをＷが添加されたＨｆＯ_２としている。ＮＡＮＤ列を構成する直列に接続された複数のメモリセルは、隣接するソース領域またはドレイン領域を共有するように配置されるので、ＮＡＮＤ列の端部では必ずコンタクトを取ることになり、しかも大きな電流が流れる。このため、低消費電力化に、接触抵抗が小さいこと（オーミックであること）は非常に重要である。ただし、端部では、通常のＭＩＳＦＥＴを用いてもよく、その場合は、実施例５のＭＩＳＦＥＴを用いれば良い。ＮＯＲ型、ＮＡＮＤ型に関係なく、ソース／ドレインとの接触がオーミックであれば、そこの消費電力を気にせずに、違った構成のメモリが考えられる。その意味でも、接触抵抗の制御は非常に有効である。
【０２２６】
通常、ＮＡＮＤ列は、基板上に形成しているが、縦積みにすることも可能である。これを本変形例の第４の例として図４１を参照して説明する。この第４の例のメモリセルは、図４０に示すメモリセルを縦積みにした構造となっている。
【０２２７】
ｐ型Ｓｉのチャネル５と、ソース／ドレインとなるＷが添加されたＨｆＯ_２膜１６６ａ、１６６ｂとを交互に積層した積層膜を形成し、この積層膜をパターニングすることにより、柱状の積層膜を形成し、この柱状の積層膜の周囲にトンネル絶縁膜１６１、電荷蓄積膜１６２、ブロック絶縁膜１６３をこの順序で形成し、その後、ブロック絶縁膜１６３上にＭｏが添加されたＨｆＯＮ膜（界面制御酸化膜）１６４と、Ｗからなる制御電極１６を形成する。なお、隣接する制御電極１６は、例えばＳｉＯ_２などの絶縁膜１７０で絶縁分離されている。この縦積み構造は、ＮＡＮＤ列が縦に連なっていることになるが、チャネルを開いたときには電子の障壁（金属／チャネル間の障壁）がゼロとなるので、消費電力が非常に小さいものとなる。このため、縦積みの積層数を劇的に増やすことが可能である。現実には、８層から１６層程度であったものが、その制限がなくなる。本変形例の構造により積層数に制限がなくなった縦積み構造を用いれば、３次元的に自由にメモリを構築することが出来るので、飛躍的にメモリ容量を増やすことが出来る。
【０２２８】
（変形例４） ｐＭＩＳＦＥＴ
次に、実施例５の変形例４による半導体装置を図４２（ａ）、４２（ｂ）を参照して説明する。この変形例の半導体装置は、ｐＭＩＳＦＥＴであって、その製造工程を図４２（ａ）、４２（ｂ）に示す。
【０２２９】
まず、図４２（ａ）に示すように、ゲート絶縁膜１７６を、ｎ型Ｓｉのチャネル２５上に形成する。続いて、Ｖが添加されたＨｆＯ_２膜を全面に形成する。このＶが添加されたＨｆＯ_２膜はＨｆＯ_２ターゲット、Ｖターゲットの２つのターゲットを同時にスパッタすることにより形成している。その後、例えばフォトレジストを全面に塗布し、露光、現像することにより、ダミーのゲート電極（図示せず）およびダミーのソース／ドレイン電極（図示せず）を形成する。このとき、Ｖが添加されたＨｆＯ_２膜もパターニングされ、ダミーのソース／ドレイン電極下にはＶが添加されたＨｆＯ_２膜１７２ａ、１７２ｂとなり、ゲート絶縁膜１７６とダミーのゲート電極との間にはＶが添加されたＨｆＯ_２膜１７８となる（図４２（ａ））。また、このとき、ダミーのゲート電極とダミーのソース／ドレイン電極との間には分離溝が形成される。続いて、この分離溝に絶縁体を埋め込み、側壁１８２を形成する。次に、ダミーのゲート電極およびダミーソース／ドレイン電極を除去した後、ＴｉＮを全面に堆積し、ＣＭＰを行うことにより、Ｖが添加されたＨｆＯ_２膜１７２ａ、１７２ｂ上にＴｉＮからなるソース／ドレイン電極１７４ａ、１７４ｂが形成されるとともにＶが添加されたＨｆＯ_２膜１７８上にＴｉＮからなるゲート電極１８０が形成される（図４２（ａ））。
【０２３０】
その後、真空中で１０５０℃アニールと、Ｈ_２中で４５０℃のＦＧＡ（フォーミング・ガス・アニール）を行った。ゲート電極１８０の部分に窓（図示せず）を開け、Ｔａをイオン打ち込みする（図４２（ｂ））。このゲート電極のＴｉＮ膜１８０は薄いのでＴａは、Ｖが添加されたＨｆＯ_２膜１７８との界面に達し、このＶが添加されたＨｆＯ_２膜１７８はＶおよびＴａが添加されたＨｆＯ_２膜１７８ａとなる。Ｖが添加されたＨｆＯ_２膜１７２ａ、１７２ｂは、仕事関数にして６．２ｅＶ近傍にＨｆＯ_２におけるギャップ中の準位を形成している。ＨｆＳｉＯＮからなるゲート絶縁膜１７６と、ＴｉＮのゲート電極１８０との界面のＶおよびＴａが添加されたＨｆＯ_２膜（界面制御酸化膜）１７８ａは、仕事関数が、５．２ｅＶまで小さくなっていた。ソース／ドレイン電極との接続部では、仕事関数としては６．２ｅＶを用いることが出来るが、ゲート絶縁膜１７６とゲート電極１８０との接続部では、本発明の一実施形態で説明した技術で、仕事関数を最適化する必要がある。
【０２３１】
本変形例では、界面制御酸化膜１７８ａの形成にＴａのイオン打ち込みを用いたが、ＦやＨをイオン打ち込むことにより形成しても良いし、プラズマ水素化などによってＨを導入してもよい。勿論、ソース／ドレイン電極とチャネルとの接合部の界面制御酸化膜１７２ａ、１７２ｂにも、初めからＴａなどを導入して、シリコンの伝導帯端に近い側に動かして使うことも有効である。なぜなら、ゲート絶縁膜とゲート電極との界面をあまりいじらずに、両方を最適にすることが可能と考えられるからである。
【０２３２】
他方、チャネルＯＦＦ状態でのリーク低減を考えるなら、ｐＭＩＳＦＥＴにでは、大きな仕事関数も有効であり、Ｖが添加されたＨｆＯ_２に変えれば、６．２ｅＶとなり、非常に高い電子障壁が形成できるので、オフリークは殆ど考えなく良い。
【０２３３】
変形例４における材料の組み合わせとして幾つかの例を列挙する。ＨｆＯ_２、ＺｒＯ_２、Ｈｆシリケート、Ｚｒシリケートを母体材料（ｂａｓｅ ｍａｔｅｒｉａｌ）として、Ｎｂ、Ｗ、Ｍｏ添加（Ｔｙｐｅ−Ａ、Ｔｙｐｅ−Ｂ）によりギャップ中の準位を作りだし、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた少なくともひとつを導入することで、仕事関数を最適化した酸化膜も有効である。
【０２３４】
或いは、ＨｆＯ_２、ＺｒＯ_２、Ｈｆシリケート、Ｚｒシリケートを母体材料として、Ｖ、Ｃｒ、Ｍｎ、Ｔｃ、Ｒｅから選ばれた少なくとも１つを添加することで、ギャップ中準位を作りだした酸化膜も界面制御酸化膜として用いることができる。Ｆなど第二の添加物がない場合でも有効である。更に、Ｔａ、Ｆ、Ｈから選ばれた少なくともひとつを導入することで、仕事関数を最適化した酸化膜も界面制御酸化膜として用いることができる。この場合は、Ｆなど第二の添加物がある場合でも有効である。つまり、第二の添加物があると、仕事関数が小さめになるので、ゲート絶縁膜とゲート金属の間の界面制御酸化膜との関係で、より有効な方を選択すればよい。各元素の導入方法は、同時スパッタ法だけでなく、一部元素は成膜雰囲気から導入したり、イオン打ち込みを行ったり、励起水素などのように成膜後に導入する方法も考えられる。例えば、ＶとＴａを導入する場合、ＶとＴａとはどちらを先に導入しても構わない。初めにＨｆＴａＯ膜を作成し、そこにＶを成膜して、熱拡散させる方法も可能である。ＶターゲットとＴａターゲットと、ＨｆＯ_２ターゲットの３つのターゲットを用いた同時スパッタをＡｒ／Ｏ_２雰囲気で作成する方法も用いることができる。
【０２３５】
以上説明した実施例１乃至実施例５およびそれら変形例によれば、半導体と金属との界面に仕事関数を調整した酸化膜を挿入することにより、接触抵抗が低い構造、接触抵抗が高い構造の両者を自由に形成可能である。電流が流れるべき構造では、出来る限り抵抗を低く、即ち、オーミックな接触が出来るように界面の酸化膜を調整する。それによって、無駄な電力消費を無くすことが可能である。原理的には、ほぼゼロに出来る。逆に、電流が流れるべきではない構造では、出来る限り抵抗が高くなる接触が出来るように界面の酸化膜を調整する。これによって、電流が流れなくできれば、例えば、待機中の無駄なリーク電流を抑制することが可能となるので、携帯機器の長時間使用が可能になるなど、大きなメリットがある。
【０２３６】
以上説明したように、本発明の一実施形態によれば、以下の効果を奏することができる。
（１）半導体／金属界面の接合において、接合する金属の実効仕事関数を、自由に制御することが可能である。
（２）半導体（絶縁体、誘電体を含む）と金属との間の接合において、障壁を低下させることが可能である。その結果、オーミックな接合が実現できるので、消費電力を劇的に低下させることが可能である。
（３）全く逆に、半導体（絶縁体、誘電体を含む）と金属との間の接合において、障壁を高めることも可能である。その結果、接合リークを抑えた半導体素子が実現できる。例えば、金属からなるソース／ドレインとチャネルとの接合において、ＭＩＳＦＥＴがオフの時のリークは障壁の大きさに依存するが、その障壁を大きくすることで、オフリークを抑制することが可能である。或いは、ＭＩＭキャパシタにおいて、半導体と金属との接合の障壁を高めることで、リーク電流を劇的に低下させることが可能である。
【０２３７】
本発明の一実施形態では、主にＭＩＳ構造を例にとって説明したが、これの構造に限定されるものではなく、ｎＭＩＳ構造とｐＭＩＳ構造を組み合わせれば、ＣＭＩＳ構造を作成することが出来る。
【０２３８】
また、本発明の一実施形態では、主にシリコン基板上に形成したＭＩＳ構造を例にとって説明したが、これの構造に限定されるものではない。シリコン基板以外の基板例えば、ガラス基板上にシリコン層を形成し、本発明の一実施形態のＭＩＳ構造を形成することも可能である。
【０２３９】
ここで、メモリセルについて簡単にまとめる。
【０２４０】
ＮＯＲ型のメモリとして使う場合、本特許に示した構成を各セルに用いることが出来る。単純にゲート絶縁膜部分をトンネル絶縁膜／電荷蓄積膜／ブロック絶縁膜（または電極間絶縁膜）という積層膜にすればよい。電荷蓄積膜として、燐をドープしたポリシリコンなどの金属的な膜を用いれば、浮遊ゲート型のメモリセルとすることが出来る。また、窒化シリコン膜のように、電荷を局所的に蓄積する絶縁膜を用いれば、ＭＯＮＯＳ型のメモリセルにすることも出来る。本発明の一実施形態の半導体ソース／ドレインを用いても良いし、金属のソース／ドレインを用いても良いし、埋め込まれた金属のソース／ドレインを用いても良い。
【０２４１】
ＮＡＮＤ型のメモリとして使う場合、本発明の一実施形態に係る金属のソース／ドレインを用いたＭＩＳＦＥＴの技術が有効である。金属のソース／ドレインは、基板に埋め込まれてなくても良いし、埋め込まれていてもよい。埋め込まれていない場合は、隣のセル同士で、金属のソース／ドレインを共有すればよい。構造としては、基板を掘らずに、半導体基板の上に、本発明の一実施形態で示された酸化膜を成膜し、その上に金属のソース／ドレインを成膜するという、非常に単純な構造となる。埋め込まれた金属のソース／ドレインでも、隣同士のセルの金属のソース／ドレインを共有することになる。構造としては、埋め込まれた金属のソース／ドレインとチャネルとの間に、本発明の一実施形態で示された酸化膜を挿入することになる。ゲート絶縁膜に関しては、上記のＮＯＲの場合と同様である。
【０２４２】
また、本発明の一実施形態では、ＭＩＳ構造のゲート絶縁膜にトンネル絶縁膜／電荷蓄積膜／ブロック絶縁膜（または電極間絶縁膜）という構造を持たせた例について説明した。電荷蓄積膜がポリシリコンの時は、ＦＧ型となり、トラップ絶縁膜の時は、ＭＯＮＯＳ型となる。これらの構造はメモリセルとして説明したが、それに限定されるものではない。一部のＭＩＳ構造にメモリ効果を持たせ、各ＭＩＳ構造に閾値を変えることで、閾値に依存した回路を構築することが出来る。第一の閾値では、第一のパスが開き、第二のパスが閉まっている。しかし、第二の閾値では、第一、第二のパスともに開く、というようなパスの選定を行う回路などが考えられる。この回路はメモリ効果を持ったＭＩＳ構造によって、後から書き換えることも可能となる。
【０２４３】
また、本発明の一実施形態の技術を、Ｇｅ基板、ＧａＡｓ基板など化合物半導体の基板の全ての半導体基板に適用することが可能である。その場合は、最適な仕事関数が変化するだけで、構成には何ら変化がない。例えば、Ｇｅ基板の場合、ｎ型Ｇｅのソース／ドレインと金属との接合向けには４．０ｅＶ以下が適値であり、ｐ型Ｇｅのソース／ドレインと金属との接合向けには、４．６６ｅＶ以上が適値となる。各基板に対しの最適位置に、本発明の一実施形態の技術により界面状態を作成すればよい。また、ｐ型Ｇｅのソース／ドレインと金属との接合では、何もせずに、金属を接合すると、４．６ｅＶが実現できるので、こちら側は、何もせずにそのまま使うことも、一つの選択肢である。ｎ型Ｇｅのソース／ドレインと金属との間にのみ、本発明の一実施形態の技術を用いるということである。更に、Ｓｉ基板の一部にＧｅ、ＳｉＧｅなどを成長させ、その部分にＭＩＳＦＥＴを作成することも可能である。この場合も、それぞれの材料の仕事関数をもとに、本発明の一実施形態の技術を用いることが出来る。
【０２４４】
また、半導体のソース／ドレインとソース／ドレイン金属電極との間に仕事関数を調整するための、本発明の一実施形態にかかる第１の酸化膜を挿入し、この第１の酸化膜と同等の第２酸化膜を、ゲート絶縁膜と金属からなるゲート電極との間に挿入することで、ゲート絶縁膜と金属からなるゲート電極との間の仕事関数と、半導体のソース／ドレインとソース／ドレイン金属電極との間の仕事関数の最適化を同時に図ることも可能である。第１の酸化膜では、最適値は、半導体（Ｓｉ基板など）のもつギャップの外側が最適である。それに対して、第２の酸化膜では、半導体（同じＳｉ基板など）のもつギャップの内側が最適である。最適な値になるように、更に工夫することが望ましい。例えば、第２の酸化膜側だけ、更に添加物を導入する方法などが有効である。また、チャネルのドーパントの調整ができる構成であれば、半導体のギャップの外側であっても適用可能である。空乏化したＳＯＩ基板などを用いた場合は、半導体ギャップの内側にかなり寄った仕事関数の位置が最適値となるので、第１の酸化膜とは別の調整が必要となる。
【図面の簡単な説明】
【０２４５】
【図１】半導体と金属との界面の一般的な特性を示す図。
【図２】半導体と金属との界面に関する従来の技術を示す図。
【図３】半導体と金属との界面に関する本発明の一実施形態の技術を示す図。
【図４】フェルミ準位ピン止めを説明する図。
【図５】ＨｆＯ２ベースの酸化物電極のエネルギーバンドを示す図。
【図６】半導体基板と界面制御酸化膜の積層構造のバンドラインナップを示す図。
【図７】本発明の一実施形態の半導体装置を示す図。
【図８】本発明の一実施形態の半導体装置を示す図。
【図９】本発明の一実施形態の半導体装置を示す図。
【図１０】本発明の一実施形態の半導体装置を示す図。
【図１１】本発明の一実施形態の半導体装置を示す図。
【図１２】本発明の一実施形態の半導体装置を示す図。
【図１３】ＨｆＯ_２にＴｔｙｐｅ−Ａの元素を添加した際のギャップ中に発生する準位を説明する図。
【図１４】ＨｆＯ_２にＴｔｙｐｅ−Ｂの元素を添加した際のギャップ中に発生する準位を説明する図。
【図１５】ＨｆＯ_２にＴｔｙｐｅ−Ｃの元素を添加した際のギャップ中に発生する準位を説明する図。
【図１６】ＨｆＯ_２に３ｄ元素を添加した際のギャップ中に発生する準位を説明する図。
【図１７】ＨｆＯ_２に４ｄ元素を添加した際のギャップ中に発生する準位を説明する図。
【図１８】ＨｆＯ_２に５ｄ元素を添加した際のギャップ中に発生する準位を説明する図。
【図１９】Ｓｉ基板、ＨｆＯ_２膜、ＨｆＳｉＯ膜のバンドオフセットの位置関係を示す図。
【図２０】ＨｆＯ_２に金属を添加することにより、Ｆの添加が容易になることを説明する図。
【図２１】ＨｆＯ_２に金属を添加することにより、Ｎの添加が容易になることを説明する図。
【図２２】本発明の実施例１による半導体装置を示す図。
【図２３】実施例１の比較例１による半導体装置を示す図。
【図２４】実施例１の変形例１による半導体装置を示す図。
【図２５】実施例２による半導体装置を示す図。
【図２６】実施例２の比較例１による半導体装置を示す図。
【図２７】実施例２の変形例１による半導体装置を示す図。
【図２８】実施例３による半導体装置の断面図。
【図２９】実施例３におけるギャップ中の準位を説明する図。
【図３０】実施例４による半導体装置の製造工程を示す断面図。
【図３１】実施例４の変形例１による半導体装置の製造工程を示す断面図。
【図３２】実施例４の変形例２による半導体装置の断面図。
【図３３】実施例４の変形例３による半導体装置の製造工程を示す断面図。
【図３４】実施例５による半導体装置の製造工程を示す断面図。
【図３５】実施例５の変形例１による半導体装置の製造工程を示す断面図。
【図３６】実施例５の変形例１による半導体装置の製造工程を示す断面図。
【図３７】実施例５の変形例２による半導体装置の製造工程を示す断面図。
【図３８】実施例５の変形例３によるメモリセルの第１の例を示す断面図。
【図３９】実施例５の変形例３によるメモリセルの第２の例を示す断面図。
【図４０】実施例５の変形例３によるメモリセルの第３の例を示す断面図。
【図４１】実施例５の変形例３によるメモリセルの第４の例を示す断面図。
【図４２】実施例５の変形例４による半導体装置の製造工程を示す断面図。
【符号の説明】
【０２４６】
２ ｐ型シリコン基板
３ａ、３ｂ ｎ型エクステンション領域
４ａ、４ｂ ｎ型不純物領域（ソース／ドレイン領域）
５ チャネル領域
６ａ ＨｆＯ_２膜
６ｂ Ｗが添加されたＨｆＯ_２膜（界面制御酸化膜）
８ ゲート絶縁膜
９ 側壁
１０ Ｗが添加されたＨｆＯ_２膜（界面制御酸化膜）
１２ ゲート電極
１２ａ、１２ｂ 金属のソース／ドレイン電極
１３ ゲート絶縁膜
１４ａ、１４ｂ Ｗが添加されたＨｆＯ_２膜（界面制御酸化膜）
１６ ゲート電極
１６ａ、１６ｂ ソース／ドレイン電極
２２ ｎ型シリコン基板
２３ａ、２３ｂ ｐ型エクステンション領域
２４ａ、２４ｂ ｐ型不純物領域（ソース／ドレイン領域）
２５ チャネル領域
２６ａ ＨｆＯ_２膜
２６ｂ Ｗが添加されたＨｆＯ_２膜（界面制御酸化膜）
２８ ゲート絶縁膜
２９ 側壁
３０ Ｗが添加されたＨｆＯＮ膜（界面制御酸化膜）
３２ ゲート電極
３２ａ、３２ｂ 金属のソース／ドレイン電極

【特許請求の範囲】
【請求項１】
半導体膜と、
前記半導体膜上に形成された酸化膜と、
前記酸化膜上に形成された金属膜と
を備え、
前記酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されていることを特徴とする半導体装置。
【請求項２】
前記酸化膜に、Ｆ、Ｈ、Ｔａ、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた少なくとも１つの元素が添加されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１金属膜と、
前記第１金属膜上に形成された第１酸化膜と、
前記第１酸化膜上に形成された誘電体膜と、
前記誘電体膜上に形成された第２酸化膜と、
前記第２酸化膜上に形成された第２金属膜と、
を備え、
前記第１および第２酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記第１および第２酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されていることを特徴とするキャパシタ。
【請求項４】
前記第１酸化膜および第２酸化膜に、Ｆ、Ｈ、Ｔａ、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた少なくとも１つの元素が添加されていることを特徴とする請求項３記載のキャパシタ。
【請求項５】
半導体基板と、
前記半導体基板に離間して形成された前記半導体基板と導電型が異なる半導体のソース／ドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース／ドレイン領域上にそれぞれ形成された酸化膜と、
前記酸化膜上に形成された金属のソース／ドレイン電極と、
を備え、
前記酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの第１元素が添加されていることを特徴とする電界効果トランジスタ。
【請求項６】
半導体基板と、
前記半導体基板に離間して形成された金属のソース／ドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース／ドレイン領域のそれぞれと前記チャネル領域との間に形成された酸化膜と、
を備え、
前記酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの第１元素が添加されていることを特徴とする電界効果トランジスタ。
【請求項７】
前記ソース／ドレイン領域は、前記半導体基板に埋め込まれた前記金属の第１部分と、前記第１部分上に設けられる前記金属の第２部分とを備えていることを特徴とする請求項６記載の電界効果トランジスタ。
【請求項８】
前記酸化膜に添加される前記第１元素は、面密度にして、６×１０^１２原子ｃｍ^−２以上、８×１０^１４原子ｃｍ^−２以下であることを特徴とする請求項５乃至７のいずれかに記載の電界効果トランジスタ。
【請求項９】
前記酸化膜に、Ｆ、Ｈ、Ｔａ、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた少なくとも１つ第２元素が添加されていることを特徴とする請求項５乃至８のいずれかに記載の電界効果トランジスタ。
【請求項１０】
前記酸化膜に添加される前記第１元素はＮｂまたはＷであって、前記チャネル領域はｐ型半導体であることを特徴とする請求項５乃至８のいずれかに記載の電界効果トランジスタ。
【請求項１１】
前記酸化膜に、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた少なくともひとつの元素が更に添加されていることを特徴とする請求項１０記載の電界効果トランジスタ。
【請求項１２】
前記酸化膜に添加される前記第１元素はＶ、Ｃｒ、Ｍｎ、Ｔｃ、Ｒｅ、Ｍｏから選択された元素であって、前記酸化膜にはＦ、Ｈ、Ｔａから選ばれた少なくとも１つの元素が更に添加され、前記チャネル領域はｐ型半導体であることを特徴とする請求項５乃至８のいずれかに記載の電界効果トランジスタ。
【請求項１３】
前記酸化膜に添加される前記第１元素はＮｂ、Ｗ、Ｍｏから選択された元素であって、かつ前記酸化膜にはＮ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕから選ばれた少なくともひとつの元素が更に添加されており、前記チャネル領域はｎ型半導体であることを特徴とする請求項５乃至８のいずれかに記載の電界効果トランジスタ。
【請求項１４】
前記酸化膜に添加される前記第１元素はＶ、Ｃｒ、Ｍｎ、Ｔｃ、Ｒｅから選択された元素であって、前記チャネル領域はｎ型半導体であることを特徴とする請求項５乃至８のいずれかに記載の電界効果トランジスタ。
【請求項１５】
前記酸化膜に、Ｆ、Ｈ、Ｔａから選ばれた少なくともひとつの元素が更に添加されていることを特徴とする請求項１４記載の電界効果トランジスタ。
【請求項１６】
半導体基板と、
前記半導体基板に離間して形成された前記半導体基板と導電型が異なる半導体のソース／ドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された制御電極と、
前記ソース／ドレイン領域上に形成された酸化膜と、
前記酸化膜上に形成された金属のソース／ドレイン電極と、
を備え、前記酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの第１元素が添加されていることを特徴とする半導体装置。
【請求項１７】
半導体基板と、
前記半導体基板に離間して形成された金属のソース／ドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された電荷蓄積膜と、
前記電荷蓄積膜上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された制御電極と、
前記ソース／ドレイン領域のそれぞれと前記チャネル領域との間に形成された酸化膜と、
を備え、
前記酸化膜はＨｆ酸化膜或いはＺｒ酸化膜であって、前記酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの第１元素が添加されていることを特徴とする半導体装置。

【図１】

【図２】

【図３】

【図４】

【図５】

【図６】

【図７】

【図８】

【図９】

【図１０】

【図１１】

【図１２】

【図１３】

【図１４】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【公開番号】特開２００９−２３９０８０（Ｐ２００９−２３９０８０Ａ）
【公開日】平成２１年１０月１５日（２００９．１０．１５）
【国際特許分類】
【出願番号】特願２００８−８４１９０（Ｐ２００８−８４１９０）
【出願日】平成２０年３月２７日（２００８．３．２７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】