半導体装置およびその製造方法
【課題】 本発明は、ソース／ドレイン領域の寄生抵抗の小さい半導体装置およびその製造方法を提供することを目的とする。
【解決手段】 本発明の半導体装置の製造方法は、Ｓｉ層上にゲート部を形成する工程と、ゲート部を挟むＳｉ層に、Ａｓを導入する工程と、Ａｓが導入されたＳｉ層上にＮｉ層を堆積する工程と、熱処理を用いて、Ｎｉ層とＳｉ層とを反応させて第１シリサイド層を形成するとともに、第１シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、第１シリサイド層中にＰｔ元素を導入する工程と、熱処理を用いて、Ｐｔ元素をＳｉ層まで拡散させて第１シリサイド層とＳｉ層との間に第２シリサイド層を形成するとともに、第２シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、を備えることを特徴とする。
【解決手段】 本発明の半導体装置の製造方法は、Ｓｉ層上にゲート部を形成する工程と、ゲート部を挟むＳｉ層に、Ａｓを導入する工程と、Ａｓが導入されたＳｉ層上にＮｉ層を堆積する工程と、熱処理を用いて、Ｎｉ層とＳｉ層とを反応させて第１シリサイド層を形成するとともに、第１シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、第１シリサイド層中にＰｔ元素を導入する工程と、熱処理を用いて、Ｐｔ元素をＳｉ層まで拡散させて第１シリサイド層とＳｉ層との間に第２シリサイド層を形成するとともに、第２シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、を備えることを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタおよびその製造方法に係る。
【背景技術】
【０００２】
シリコン超集積回路（ＬＳＩ）は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成素子であるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化が必要である。素子の高性能化は基本的には比例縮小則（スケーリング）により行われてきたが、近年、種々の物性的限界のため、素子の超微細化による高性能化だけでなく、素子そのものの動作も困難な状況にある。
【０００３】
そのような物性的限界の一つにソース／ドレイン領域の寄生抵抗の問題がある。一般に、ソース／ドレイン領域は、シリサイド層（例えば、ＮｉＳｉ層）、その周辺に形成された高濃度不純物層およびエクステンション拡散層を備える。シリサイド層と高濃度不純物層およびエクステンション拡散層との間には、ショットキー接合が形成される。ソース／ドレイン領域の寄生抵抗は、シリサイド層自体の抵抗（Ｒｓｈ）、高濃度不純物層の抵抗（Ｒｄ）というバルクの膜に起因した抵抗と、上記接合の界面抵抗（Ｒｃ）の３つに分解される。
【０００４】
界面抵抗（Ｒｃ）は、３種の中で最も大きく、かつ比例縮小則に従って小さくならないため、これを低くすることが最も重要となる。界面抵抗（Ｒｃ）を低減させるためには、接合界面のショットキー障壁高さ（ＳＢＨ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｈｅｉｇｈｔ）および電子のトンネル距離を実効的に低減させることが重要である。これを実現するために、シリサイド層と高濃度不純物層の界面部分での不純物を高濃度化させることが有効である。
【０００５】
それを実現するプロセスとして、不純物偏析プロセスが知られている（特許文献１・非特許文献１参照）。不純物偏析プロセスは、シリサイド形成前にイオン注入によって形成された不純物層を、シリサイド形成の際にシリサイド層とＳｉ層の界面に偏析させ、この界面に高濃度の不純物偏析層を形成する。特許文献１によれば１×１０20ｃｍ-3 程度、非特許文献１によれば２×１０20ｃｍ-3 程度のＡｓ濃度が実現されたが、近年、更なる高濃度化が求められている。
【０００６】
ところで、ｎ型・ｐ型ＭＩＳＦＥＴ双方について、ＮｉＳｉ層／Ｓｉ層界面を平坦にするために、ＮｉＳｉ層とＳｉ層との間にＰｔＳｉ層を介在させることが開示されている（特許文献２参照）。しかしながら、ＰｔＳｉ層のショットキー障壁高さ（ＳＢＨ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｈｅｉｇｈｔ）は、ｐ型Ｓｉ層に対して０．２３ｅＶ程度と小さいものの、ｎ型Ｓｉ層に対しては０．８７ｅＶ程度と大きくなる。したがって、このままでは、ｎ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）が増大してしまう。
【０００７】
そこで、特許文献２では、ｎ型・ｐ型ＭＩＳＦＥＴ双方のシリサイド層をＮｉＳｉ層／ＰｔＳｉ層の積層とし、ｎ型ＭＩＳＦＥＴに不純物偏析プロセスを用いて、ＰｔＳｉ層／Ｓｉ層界面に数ｎｍの急峻なＮ型不純物高濃度領域を形成することも開示している。しかしながら、特許文献２では、Ｓｉ層上にＰｔ層、Ｎｉ層を順次積んだ後にシリサイド形成する方法を用いており、特許文献１や非特許文献１と同様に、ＰｔＳｉ層／Ｓｉ層界面に偏析する不純物濃度は未だ不十分であった。
【特許文献１】米国特許第７１１９４０２号明細書
【特許文献２】米国特許出願公開第２００６／００３８２２９号明細書
【非特許文献１】Ｔ．Ｙａｍａｕｃｈｉ ｅｔ ａｌ．，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ＳＳＤＭ，ｐｐ．９０８−９０９（２００５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みて、ソース／ドレイン領域の寄生抵抗の小さい半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、Ｓｉ層上にゲート部を形成する工程と、ゲート部を挟むＳｉ層に、Ａｓを導入する工程と、Ａｓが導入されたＳｉ層上にＮｉ層を堆積する工程と、熱処理を用いて、Ｎｉ層とＳｉ層とを反応させて第１シリサイド層を形成するとともに、第１シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、第１シリサイド層中にＰｔ元素を導入する工程と、熱処理を用いて、Ｐｔ元素をＳｉ層まで拡散させて第１シリサイド層とＳｉ層との間に第２シリサイド層を形成するとともに、第２シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、を備えることを特徴とする。
【００１０】
また、本発明の半導体装置は、Ｓｉ層と、Ｓｉ層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を挟むＳｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第１シリサイド層と、第１シリサイド層とＳｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第２シリサイド層と、第２シリサイド層とＳｉ層との間に形成され、Ａｓを有するＳｉ界面層とを具備するｎ型ＭＩＳトランジスタを備えることを特徴とする。
【００１１】
また、本発明の半導体装置は、Ｓｉ層と、Ｓｉ層上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極と、第１ゲート電極を挟むＳｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第１シリサイド層と、第１シリサイド層とＳｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第２シリサイド層と、第２シリサイド層とＳｉ層との間に形成され、Ａｓを有するＳｉ界面層とを具備するｎ型ＭＩＳトランジスタと、Ｓｉ層上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成された第２ゲート電極と、第２ゲート電極を挟むＳｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第３シリサイド層と、第３シリサイド層とＳｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第４シリサイド層とを具備するｐ型ＭＩＳトランジスタとを備えることを特徴とする。
【発明の効果】
【００１２】
本発明は、ソース／ドレイン領域の寄生抵抗の小さい半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１４】
なお、各実施の形態においては、プレーナー型シングルゲートＭＩＳＦＥＴやＦＩＮ型ダブルゲートＭＩＳＦＥＴについて説明するが、本発明はＭＩＳＦＥＴ全般に適用できる。従って、例えば、チャネル領域の上下にゲートを有するプレーナー型ダブルゲート構造や、ＦＩＮ型トライゲートＭＩＳＦＥＴ、細線型ＭＩＳＦＥＴも、無論本発明の範囲内である。
【００１５】
また、EPROM（Erasable Programmable Read Only Memory）、EEPROM（Electrically EPROM）、フラッシュメモリ等のPROMについても、同様に各実施の形態を適用できる。さらに、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等にも適用可能である。
【００１６】
（本発明の概要）
本実施形態の製造方法は、図１に示すように、２段階不純物偏析プロセスを特徴とする。１段階目の偏析工程では、特許文献１と同様に、Ｎｉ層／不純物原子を含有するＳｉ層の積層構造をシリサイド化し、それと同時にＮｉＳｉ層／Ｓｉ層界面のＳｉ層側に不純物原子を偏析させる。その後、Ｐｔ元素をＮｉＳｉ層に導入し、２段階目の偏析工程が行われる。ここでは、Ｐｔ元素がＳｉ層に到達し、新たにシリサイド層（例えば、１ｎｍ〜５ｎｍ）が形成される。それと同時に、シリサイド層／Ｓｉ層界面のＳｉ層側に不純物原子が更に偏析する。
【００１７】
この製造方法は、特にＡｓ原子に有効であり、ｎ型ＭＩＳＦＥＴに対して高い不純物偏析、すなわち大きなＳＢＨ変調効果が得られ、引いては、界面抵抗の低減が実現できる。
【００１８】
まず、本発明の基本原理について理論的解析結果を用いて簡単に説明する。第一原理計算の方法としては、局所密度汎関数近似を超えたところで、なおかつスピン分極も考慮したＳＰ−ＧＧＡ（Ｓｐｉｎ−Ｐｏｌａｒｉｚｅｄ Ｇｅｎｅｒａｌｉｚｅｄ Ｇｒａｄｉｅｎｔ Ａｐｐｒｏｘｉｍａｔｉｏｎ）の手法を採用した。波動関数と電荷に対するカットオフは、それぞれ２５Ｒｙ（リュードベリ：１Ｒｙ≒１３．６ｅＶ）および１９６Ｒｙとした。また、ｋ点（波数空間での格子点）は８点として計算した。
【００１９】
ＮｉＳｉ、ＰｔＳｉ、Ｓｉに関して、それぞれ、６４個の原子を含む単位格子に関して同様の計算を行い、比較を行う。ＮｉＳｉ、ＰｔＳｉ、Ｓｉに不純物が入った場合の生成エネルギーは、以下の式により定義される。
【００２０】
１．シリコン格子に不純物原子が入った場合の生成エネルギー
シリコンの格子間に不純物原子が入った場合の生成エネルギーをEｆIntとすると、
EｆInt＝−E(１個の不純物原子を含むSi64個のセル構造)
＋E(Si64個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式１Ａ）
Si原子を不純物原子が置換する場合の生成エネルギーをEｆSiとすると、格子点から出たSi原子は再びバルクのシリコンに戻ると考え、
EｆSi＝−E(１個の不純物原子を含むSi63個のセル構造)−E（１個のバルクSi原子）
＋E(Si64個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式１Ｂ）
２．NiSi格子に不純物原子が入った場合の生成エネルギー
NiSiの格子間に不純物原子が入った場合の生成エネルギーをEｆIntとすると、
EｆInt＝−E(１個の不純物原子を含むNiSi夫々３２個のセル構造)
＋E(NiSi夫々３２個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式２Ａ）
Si原子を不純物原子が置換した場合の生成エネルギーをEｆSiとすると、格子点から出たSi原子は再びバルクのシリコンに戻ると考え、
EｆSi＝−E(NiSi夫々３２個のSi原子１個を不純物原子に置換したセル構造)
−E（１個のバルクSi原子）
＋E(NiSi夫々３２個のセル構造)＋E(真空中の１個の不純物原子) ・・・（式２Ｂ）
Ni原子を不純物原子が置換した場合の生成エネルギーをEｆNiとすると、格子点から出たNi原子は、バルクのシリコン原子と結合することにより、一対のNiSiになると仮定して、
EｆNi＝−E(NiSi夫々３２個からNi原子１個を不純物原子に置換したセル構造)
＋３１E(1個のNiSi)＋E(真空中の１個の不純物原子)
＋E(１個のバルクSi原子) ・・・（式２Ｃ）
３．PtSiに不純物原子が入った場合の生成エネルギー
NiSiに不純物原子が入った場合の生成エネルギーと同様に考えた。
【００２１】
PtSiの格子間に不純物原子が入った場合の生成エネルギーをEｆIntとすると、
EｆInt＝−E(１個の不純物原子を含むPtSi夫々３２個のセル構造)
＋E(PtSi夫々３２個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式３Ａ）
Si原子に不純物原子を置換した場合の生成エネルギーをEｆSiとすると、
EｆSi＝−E(PtSi夫々３２個のSi原子１個を不純物原子に置換したセル構造)
−E（１個のバルクSi原子）
＋E(PtSi夫々３２個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式３Ｂ）
Pt原子に不純物原子を置換した場合の生成エネルギーをEｆPtとすると、格子点から出たPt原子は、バルクのシリコン原子と結合することにより、一対のPtSiになると仮定して、
EｆPt＝−E(PtSi３２個からPt原子１個を不純物原子に置換したセル構造)
＋３１E(1個のPtSi)＋E(真空中の１個の不純物原子)
＋E(１個のバルクSi原子) ・・・（式３Ｃ）
生成エネルギーに関する計算結果を図２にまとめる。
【００２２】
一般的に、生成エネルギーは、反応の終状態と始状態のエネルギー差を表わしており、生成エネルギーが大きくなる状態程、現実の系では実現されやすいと考えられる。例えば、図２（ｃ）に示すように、Ｂ原子がＳｉ格子に入った場合の計算結果ではEｆInt（２．６１ｅＶ）よりもEｆSi（５．１９ｅＶ）の方が大きくなるため、Ｂ原子はＳｉの置換位置に入りやすい。また、図２（ｂ）に示すように、Ａｓ原子の場合ではEｆInt（−０．６１ｅＶ）が負の値となるため、格子間位置にＡｓ原子は通常入ることができず、ほとんどのＡｓ原子は、Ｓｉ置換位置に入ることになる。
【００２３】
次に、ＮｉＳｉ、ＰｔＳｉ、Ｓｉの各格子に不純物が入った場合の生成エネルギーを比較する。
【００２４】
図２（ａ）に示すように、ＮｉＳｉ格子に導入されたＰｔ原子は、格子間位置（EｆInt＝４．１２ｅＶ）よりも置換位置（EｆSi＝５．２４ｅＶ、EｆNi＝７．１５ｅＶ）に入る方が安定であり、さらに、Ｎｉ置換位置（EｆNi＝７．１５ｅＶ）で最も安定である。このことは、ＮｉＳｉ膜にＰｔを導入しアニール処理を施すと、ＰｔはＮｉと置き換わり、ＰｔＳｉが形成されることを示している。
【００２５】
さらに、ＮｉＳｉ層／Ｓｉ層界面に、Ｐｔのような原子半径の大きい不純物原子が導入された場合、不純物原子はＳｉ側界面に安定点があることが発明者らにより既に見出されている。これは不純物原子が入ることにより、ＮｉＳｉ層／Ｓｉ層界面の歪エネルギーが緩和されるためである。このため、ＮｉＳｉ層／Ｓｉ層界面にＰｔが導入され、アニールを経た後、ＮｉＳｉ層とＳｉ層の間に新しくＰｔＳｉ層が形成されるものと結論付けられる。
【００２６】
Ａｓ原子およびＢ原子が不純物の場合、双方ともに、ＮｉＳｉ、ＰｔＳｉ、Ｓｉのどの格子であっても、最も安定なのはＳｉ置換位置である（図２（ｂ）（ｃ）参照）。次に、Ｓｉ置換位置同士で、ＮｉＳｉ、ＰｔＳｉ、Ｓｉの各格子を比較する。Ａｓ原子の場合、ＮｉＳｉ格子（２．６５ｅＶ）、ＰｔＳｉ格子（１．５８ｅＶ）、Ｓｉ格子（２．３３ｅＶ）を比較すると、ＮｉＳｉ格子が最も安定であり、次いでＳｉ格子が安定となることがわかる。Ｂ原子の場合も同様に、ＮｉＳｉ格子、Ｓｉ格子の順で安定となる。これらの結果は、ＡｓおよびＢ原子がＰｔＳｉ格子に入り難いことを示している。
【００２７】
そして、生成エネルギーの差に着目すると、図２（ｂ）に示すように、Ａｓ原子の場合、ＮｉＳｉ格子とＰｔＳｉ格子のＳｉ置換位置とは、１ｅＶ程度の大きな差がある。このため、ＮｉＳｉ格子中に存在していたＡｓ原子は、格子がＮｉＳｉからＰｔＳｉに変化すると、ＰｔＳｉ格子から追い出され、別の安定点に移動するものと考えられる。
【００２８】
ＰｔＳｉ格子から追い出されたＡｓ原子は格子間を移動する。このとき、Ｓｉ格子（−０．６１ｅＶ）は、ＮｉＳｉ格子（−２．６６ｅＶ）に比して生成エネルギーが高く、移動しやすい。このため、Ａｓ原子はＳｉ層側の界面へと追い出されることになる。
【００２９】
図３は、上述した２段階めの偏析工程前後における原子の挙動を示す模式図である。このように、ＮｉＳｉ層/Ｓｉ層積層のＮｉＳｉ層側に存在していた不純物原子は、ＮｉＳｉ層/Ｓｉ層界面で新たにＰｔＳｉ層が形成されると、Ｓｉ層側へ掃き出されることがわかる。このことを、本実施形態では、ＰｔＳｉ層の界面生成に伴う雪かき効果の増大、あるいは２段階雪かき効果と呼ぶ。これによって、Ｓｉ層側界面に高い不純物偏析が得られ、大きなＳＢＨ変調効果が得られることになり、界面抵抗を低減できる。この効果は、特にＡｓ原子、ｎ型ＭＩＳＦＥＴについて大きい。
【００３０】
本実施形態の半導体装置について、図４および図５を参照して説明する。図４は、本実施形態の一例を示すＭＩＳＦＥＴのゲート長方向の断面模式図である。図５は、図４のソース／ドレイン領域を拡大した図である。
【００３１】
図４に示すように、シリコンの半導体基板表面に素子分離領域が形成されており、ＭＩＳＦＥＴは素子分離領域に囲まれている。この素子分離領域は、例えば、シリコン酸化膜が埋め込まれたＳＴＩ（Ｓｈａｌｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。そして、ＭＩＳＦＥＴは、シリコン基板表面のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成されたソース／ドレイン領域と、ゲート絶縁膜およびゲート電極の両側に形成されたゲート側壁絶縁膜とを有する。
【００３２】
図５に示すように、ソース／ドレイン領域は、シリコン基板表面に形成された第１のシリサイド層（Ｐｔ元素を含有したＮｉＳｉ層）と、第１のシリサイド層よりシリコン基板側に形成された第２シリサイド層（ＮｉＳｉおよびＰｔＳｉが混在した層）と、第２シリサイド層に隣接するシリコン基板側の界面領域に形成された高濃度不純物層（不純物濃度の高いＳｉ層）と、高濃度不純物層よりシリコン基板側に形成された拡散層とを備える。
【００３３】
第１および第２シリサイド層は、双方ともに金属元素としてＮｉとＰｔを有する。よって、ＮｉとＰｔの総量に対するＰｔの割合Ｐｔ／（Ｎｉ＋Ｐｔ）をｘで表すと、第１および第２シリサイド層は、ｘの異なる２つの膜となる（図６、７参照）。
【００３４】
シリサイド層全体の膜厚は典型的に２０ｎｍである。Ｓｉ界面から遠くて厚い第１シリサイド層ではＰｔ濃度ｘ１は０％〜５％とする。Ｓｉ界面から１ｎｍ〜５ｎｍ程度（典型的には３ｎｍ）までの第２シリサイド層では、Ｐｔ濃度ｘ２を３０％〜９０％程度の割合とする。このように、Ｐｔ濃度は、Ｓｉ側界面に遠い箇所で低く、近い箇所で高くなる。シリサイド層全体における平均のＰｔ濃度をｘ３とすると１０％以下となる。
【００３５】
ここでｘ２の上限値について説明する。本発明のプロセスでは、Ｐｔを導入する前にＮｉＳｉ／Ｓｉで平坦かつ急峻な界面が形成されていることを前提とする。一般的に、多結晶シリサイドとＳｉの間で平坦な界面を得るためには、格子整合性が重要である。ＮｉＳｉは、斜方晶系のＭｎＰ型の結晶構造を有し、典型的な格子定数はａ＝０．５１８ｎｍ、ｂ＝０．３３４ｎｍ、ｃ＝０．５６２ｎｍである。Ｓｉ上の多結晶ＮｉＳｉは大部分が（０１０）面で配向することが知られている。これはＮｉＳｉ格子定数のａ＝０．５１８ｎｍおよびｃ＝０．５６２ｎｍとＳｉの格子定数０．５４３ｎｍが比較的近いため、この関係において格子整合性が良いためである。ＰｔＳｉは、ＮｉＳｉと同様にＭｎＰ型の結晶構造を有し、格子定数はａ＝０．５５９ｎｍ、ｂ＝０．３６０ｎｍ、ｃ＝０．５９３ｎｍである。ＰｔＳｉの格子定数はａ、ｂ、ｃすべての値において、ＮｉＳｉよりも大きな値である。従って本発明の第１のシリサイド膜では、Ｐｔの比率に比例して格子定数が増加する。ＮｉＳｉ層／Ｓｉ層の界面ですべてのＮｉＳｉをＰｔＳｉに置き換えると、ＰｔＳｉの格子定数が大きいために界面の歪エネルギーが大きくなってしまい、構造が不安定となる。すなわち、格子定数の大きなＰｔＳｉが１００％の比率で形成されると元々のＮｉＳｉ（０１０）／Ｓｉ（００１）の結晶配向を維持することができず、例えばＰｔＳｉ（−１０１）／Ｓｉ（００１）、ＰｔＳｉ（−２１１）／Ｓｉ（００１）のような別の優先的な配向が形成されてしまう。これによって元々形成されていたＮｉＳｉ／Ｓｉの平坦で急峻な界面が乱されてしまい、極浅のソース・ドレイン領域を形成する上で大きな障害となる。安定な界面構造を得るために、ｘ２の上限を５０％程度とするのが望ましい。ただし、膜厚を１ｎｍ程度まで薄くした場合はＰｔＳｉの歪エネルギーが小さくなるので、ｘ２の上限値を９０％程度とすることができる。なお、膜厚を１ｎｍよりも極端に薄くした場合はＰｔＳｉのバルクとしての性質が損なわれる恐れがある。
【００３６】
もっとも、本発明による製造方法ではＰｔの拡散現象により第１のシリサイド層を高濃度ＰｔＳｉとするため、膜内のＰｔには必ず濃度分布が存在し、界面に１００％のＰｔＳｉ層を実現するのは困難である。この観点からもｘ２の上限値は９０％程度とするのが妥当である。
【００３７】
ｘ２の下限を３０％程度とする理由を、より条件の厳しい、Ａｓを不純物として用いた場合で説明する。ここで、図２（ｂ）で示した生成エネルギーのうちＳｉ置換位置に着目する。ＡｓをＳｉに入れた場合（２．３３）とＰｔＳｉに入れた場合（１．５８ｅＶ）の差をとり、これをΔＥｆとすると０．７５ｅＶである。同様に、ＡｓをＳｉに入れた場合（２．３３）とＮｉＳｉに入れた場合（２．６５ｅＶ）の差をとると、ΔＥｆ＝−０．３２ｅＶである。界面にシリサイドが形成されたときに、ＡｓがＳｉ側へ掃き出されるには、ΔＥｆの値が正となる必要がある。図８に示すように、ΔＥｆ＝０となるときｘ１はおよそ３０％であるので、ｘ１の下限は３０％となる。
【００３８】
ｘ１を５％以下とする理由は、第１シリサイド層の抵抗率をできるだけ低く抑えるためである。ＰｔＳｉの比抵抗は２８μΩｃｍ〜３５μΩｃｍであり、ＮｉＳｉの比抵抗の２倍程度ある。
【００３９】
また、第２のシリサイド層の層厚は、第１のシリサイド層の層厚との相対関係によって最適化し、これら２層の比抵抗がＮｉＳｉと比較して同程度となる値であることが望ましい。なぜなら、ＰｔＳｉの比抵抗は２８μΩｃｍ〜３５μΩｃｍであり、ＮｉＳｉの比抵抗の２倍程度あるため、Ｐｔ濃度の高い第２シリサイド層が厚すぎると、全体としての比抵抗が高くなってしまうからである。ＮｉＳｉからなるソース／ドレイン電極の厚さの典型値は２０ｎｍであることを考慮すると、Ｐｔ濃度の高い第２シリサイド層の厚さは５ｎｍ以下とすることが望ましい。典型的には３ｎｍ程度である。
【００４０】
第１および第２シリサイド層内のＰｔ濃度や、両者の層厚は、プロセス条件により制御できる。
【００４１】
また、以上のプロセスでは、不純物を含有するＮｉＳｉ層／Ｓｉ層界面を形成した後に、ＰｔをＮｉＳｉ層に導入し、その後、アニールするという基本的な順序が必要である。この順序を逸脱しない限りは、細かいプロセス条件の変更は可能である。以下の実施形態にて詳細を説明する。
【００４２】
（第１の実施の形態）
第１の実施の形態では、基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有するいわゆる相補型半導体装置およびその製造方法について説明する。
【００４３】
まず、第１の実施の形態の半導体装置の製造方法について、図９から図１８を参照して説明する。
【００４４】
図９に示すように、例えば、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））を形成する。その後、素子分離領域を境界にして、第１の半導体領域（p-well）および第２の半導体領域（n-well）を不純物のイオン注入により形成する。後述する工程を経て、第１の半導体領域（ｐ-well）にはｎ型ＭＩＳＦＥＴが形成され、第２の半導体領域（n-well）にはｐ型ＭＩＳＦＥＳＴが形成される。
【００４５】
次に、図１０示すように、第１の半導体領域上に、例えば、シリコン酸化膜で形成される、第１のゲート絶縁膜をＥＯＴにして１ｎｍ程度形成する。同様に、第２の半導体領域上に、例えば、シリコン酸化膜で形成される、第２のゲート絶縁膜をＥＯＴにして１ｎｍ程度形成する。これらの、第１のゲート絶縁膜と第２のゲート絶縁膜は同時に形成されてもかまわない。
【００４６】
無論、第１第２のゲート絶縁膜は、必ずしもシリコン酸化膜に限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料（高誘電率絶縁膜）を適用することも可能である。具体的には、例えば、Ｌａ２Ｏ５、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＰｒＯ３、ＬａＡｌＯ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２等を適用することが可能である。あるいは、シリコン酸化膜や高誘電率絶縁膜に窒素やフッ素を添加した絶縁膜を適用することも可能である。また、これらの化合物の組成比を変化させた絶縁膜や、複数の絶縁膜を組み合わせた複合膜を適用することも可能である。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを添加した絶縁膜を適用することも可能である。
【００４７】
そして、第１のゲート絶縁膜上に、第１のゲート電極となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００ｎｍ〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、第１のゲート絶縁膜および第１のゲート電極をゲート長が３０ｎｍ程度以下となるようにパターン形成する。同様に、第２のゲート絶縁膜上に、第２のゲート電極となるポリシリコン膜をＬＰ−ＣＶＤ法によって１００ｎｍ〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術およびＲＩＥ等のエッチング技術により、第２のゲート絶縁膜及び第２のゲート電極をゲート長が３０ｎｍ程度以下となるようにパターン形成する（図１１参照）。
【００４８】
なお、ポリシリコン膜の堆積や、第１のゲート絶縁膜および第１のゲート電極と、第２のゲート絶縁膜および第２のゲート電極のパターン形成は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで同時におこなわれてもかまわない。また、必要に応じて、ここで１〜２ｎｍのポスト酸化を行う。
【００４９】
また、ゲート絶縁膜の例と同様に、ゲート電極の材料についてもポリシリコンに限られることはなく、いわゆるメタルゲート材料を適用することが可能である。メタルゲート材料としては、Ｔｉ、Ｔａ、Ｗなどの金属単体、窒化物、炭化物、酸化物などが挙げられる。
【００５０】
次に、図１２に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって例えば、約８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜を第１のゲート電極、第２のゲート電極の側面部にのみ残す。これにより、側壁絶縁膜を形成する。
【００５１】
次に、図１３に示すように、第２の半導体領域上をリソグラフィーによりレジスト膜でマスクし（図示せず）、ゲート電極および側壁絶縁膜をマスクに、Ａｓ（砒素）をイオン注入により第１の半導体領域に導入する。これにより、例えば１×１０２１ａｔｏｍｓ／ｃｍ３程度のｎ型拡散層を形成する。
【００５２】
次に、図１４に示すように、第１の半導体領域上をリソグラフィーによりレジスト膜でマスクし（図示せず）、ゲート電極および側壁絶縁膜をマスクに、Ｂ（ボロン）を、イオン注入により第２の半導体領域に導入する。これにより、例えば１×１０２０ａｔｏｍｓ／ｃｍ３程度のｐ型拡散層を形成する。
【００５３】
次に、図１５に示すように、スパッタ法により、厚さ１０ｎｍ程度のＮｉ膜を第１の半導体領域上に形成する。すなわち、双方のＭＩＳＦＥＴのソース／ドレイン領域にＮｉ膜が接するよう堆積する。
【００５４】
その後、図１６に示すように、第１、第２の熱処理として、例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により、３５０℃、３０秒程度のアニール、５００℃、３０秒程度のアニールを順次行い、第１の半導体領域および第２の半導体領域の表面をシリサイド化して、厚さ２０ｎｍ程度のＮｉＳｉからなる第１シリサイド層を形成する。この時、ゲート電極上にも第１ゲートシリサイド層が形成される。その後、薬液により未反応の余剰のＮｉ膜を剥離する。
【００５５】
第１のシリサイド層が形成される際に、拡散層がシリサイド化することにより、不純物のＡｓ、Ｂの各偏析層が第１のシリサイド層の界面、すなわちＮｉＳｉ層／Ｓｉ層界面に形成される。
【００５６】
ここで、Ｎｉ堆積時の熱処理を２段階とし、第１の熱処理を、第２の熱処理よりも低温とすることが望ましい。第１の熱処理の温度を、第２の熱処理の温度よりも低温とすることにより、第１のシリサイド層が過剰な熱プロセスをへて、第１のシリサイド層中のＮｉが異常拡散しジャンクションリークが増大することを、抑制することが出来る。
【００５７】
ニッケルのシリサイドには多くの相が存在する。もっとも低温のアニール温度で形成されるのは、ダイニッケルシリサイド（Ｎｉ２Ｓｉ）であり、アニール温度の上昇とともに、ニッケルモノシリサイド（ＮｉＳｉ）、ニッケルダイシリサイド（ＮｉＳｉ２）の順で形成される。
【００５８】
ＬＳＩに適用する場合には、このうちニッケルモノシリサイド（ＮｉＳｉ）が好ましい。このため、第２の熱処理においてはニッケルモノシリサイド（ＮｉＳｉ）が形成されるだけの十分なアニール温度が要求される。もっとも、第１の熱処理においては、第１のシリサイド層としてニッケルモノシリサイド（ＮｉＳｉ）が形成されなくともかまわない。この場合、第１の熱処理では、後の余剰Ｎｉの剥離の際の選択性が得られるダイニッケルシリサイド（Ｎｉ２Ｓｉ）化するアニール温度を与え、後の第２および第３の熱処理によって、第１のシリサイド層としてニッケルモノシリサイド（ＮｉＳｉ）化すればよい。
【００５９】
次に、図１７に示すように第１の半導体領域上および第２の半導体領域上以外をレジスト膜（図示せず）で覆った後に、第１の半導体領域上および第２の半導体領域上から、Ｐｔ原子をイオン注入する。このＰｔ原子は、第１シリサイド層中に導入される。
【００６０】
その後、第３の熱処理として、例えば、ＲＴＡにより、５００℃、１０秒程度のアニールを行う。このアニールにより、Ｐｔ原子を第１のシリサイド層中で拡散させ、ＮｉＳｉおよびＰｔＳｉが混在した第２シリサイド層を、図１６にて形成された第１シリサイド層／シリコン層接合の界面付近に形成する。この結果、図１８に示す、第一の実施の形態のＭＩＳＦＥＴのソース及びドレイン電極部が形成される。
【００６１】
第１の実施の形態では、イオン注入を用いてＰｔ原子をＮｉＳｉ層に導入する。導入されたＰｔ原子はＮｉＳｉ結晶粒内に比較的多く存在する。一方、ＮｉＳｉ層内では、不純物原子はＮｉＳｉ結晶粒内に存在することが本発明者らにより既に見出されている。このため、イオン注入法を用いると、第３の熱処理時に、Ｐｔ原子の拡散に伴い、ＮｉＳｉ結晶粒内に存在する不純物原子を物理的に押し出すことができる。よって、シリサイド界面近傍の不純物濃度をより高濃度化することが可能になる。
【００６２】
この第３の熱処理の温度は、３００℃以上５５０℃以下であることが望ましい。この範囲を下回ると、Ｐｔのモノシリサイドが形成されない恐れや、不純物偏析層の濃度が十分高くならない恐れがある。また、この温度範囲を上回ると、第１および第２のシリサイド層のＮｉがＳｉ層中に異常拡散することにより、ジャンクションリークが増大する恐れがある。
【００６３】
なお、第１の熱処理、第２の熱処理または後述する第３の熱処理によって、第１の半導体領域および第２の半導体領域をシリサイド化する際に、シリサイド化前の拡散層の深さよりも深い領域まで第１の半導体領域および第２の半導体領域をシリサイド化することが望ましい。すなわち、最終的に形成される第１第２シリサイド層の深さが、第１の金属であるＮｉ膜を堆積する直前の拡散層の深さよりも深いことが望ましい。これによって、拡散層中のより多くのＡｓまたはＢを、急峻な濃度プロファイルで第１第２シリサイド層と半導体領域の界面に偏析させることが可能となるからである。
【００６４】
また、Ｐｔ原子のイオン注入の条件は、イオン注入直後のＰｔ原子がすべて第１シリサイド層中に収まるように設定されることが望ましい。これによって、Ｐｔ原子を効果的にＮｉＳｉ層中で拡散させ、Ｓｉ層側の不純物偏析層の不純物濃度を一層高くすることが可能となるからである。例えば、第１シリサイド層（ＮｉＳｉ）２０ｎｍに対するＰｔイオン注入の加速電圧は、３０ｋｅＶ以下が望ましい。ドーズ量は、後述する所望のＰｔＳｉ膜厚に応じて最適化する。例えば、第１シリサイド層として形成されたＮｉＳｉ膜厚が２０ｎｍの時に、第２シリサイド層の厚さを２ｎｍ以下としたいときは、一桁膜厚が異なるので、シリサイド層の抵抗は第１シリサイド層（Ｐｔ含有ＮｉＳｉ）で決定されることになる。ここで、ＰｔＳｉの単位格子（５．９３Å×５．５９Å×３．６０Å）には４個のＰｔ原子があるので、濃度は８．４×１０２１ｃｍ−３である。よって、第１のシリサイド層を、例えば２ｎｍ膜厚として作製するには、少なくとも１．６８×１０１５ｃｍ−２のドーズ量でＰｔ原子のイオン注入を行えば良い。打ち込まれたＰｔはすべて第２のシリサイド層に入る必要はなく、第１のシリサイド層に残留して５％以下のＰｔ濃度となる。
【００６５】
また、ここでは、ゲート部（ゲート絶縁膜およびゲート電極）をソース／ドレイン領域の形成前に作成するゲートファーストプロセスを用いて説明したが、無論、ゲート部をソース／ドレイン領域の形成後に作成するゲートラストプロセスを用いてもかまわない。ゲートラストプロセスでは、ダミーゲート部を形成した後にソース／ドレイン領域を形成し、次いでダミーゲート部を剥離し、ゲート部を作成する。
【００６６】
図１８は、第１の実施の形態の一例を示す相補型半導体装置の断面図である。
【００６７】
図１８に示すように、シリコンの半導体基板上に、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有している。ｎ型ＭＩＳＦＥＴは、シリコン基板に形成されたｐウェルに形成されている。ｐ型ＭＩＳＦＥＴは、シリコン基板に形成されたｎウェル上に形成されている。そして、ｎ型ＭＩＳＦＥＴが形成される領域と、ｐ型ＭＩＳＦＥＴが形成される領域との境界には、素子分離領域が形成されている。この素子分離領域は、例えば、シリコン酸化膜が埋め込まれたＳＴＩ（Ｓｈａｌｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。
【００６８】
そして、ｎ型ＭＩＳＦＥＴは、シリコン基板上の第１のチャネル領域と、第１のチャネル領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のチャネル領域の両側に形成された第１ソース／ドレイン領域と、を具備する。ソース／ドレイン領域は、ソース電極およびドレイン電極と、ソース／ドレイン電極に接した界面領域に形成された高濃度Ａｓを有する界面層と、拡散層とを有する。ソース電極およびドレイン電極は、上述した第１および第２シリサイド層で形成される。ゲート電極の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜が形成されている。
【００６９】
高濃度Ａｓを有する界面層は、例えば、４×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３の濃度を有している。
【００７０】
そして、ｐ型ＭＩＳＦＥＴは、シリコン基板上の第２のチャネル領域と、第２のチャネル領域上に形成された第２のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第２のゲート電極と、第２のチャネル領域の両側に形成された第２ソース／ドレイン領域と、を具備する。第２ソース／ドレイン領域は、高濃度Ａｓを有する界面層がＢに代わった他はｎ型ＭＩＳＦＥＴと同様である。
【００７１】
高濃度Ｂを有する界面層は、例えば、４×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３の濃度を有している。
【００７２】
上述したように、従来の不純物偏析プロセスで作製したＮｉＳｉ/Ｓｉ界面におけるＡｓ濃度は、２．０×１０２０ｃｍ−３になることが知られている（非特許文献２参照）。これに対し、上述した本実施形態のプロセスにより、２段階の雪かき効果が起きると、より界面におけるＡｓ濃度が増大する。
【００７３】
さらに、界面抵抗とＡｓ濃度との関係を以下に示す式４により計算した。
【数１】
【００７４】
この結果を図１９に示す。界面のＡｓ濃度が、現状のＡｓ濃度の２倍である４．０×１０２０ｃｍ−３になれば、界面に形成されるＰｔＳｉ層によってＳＢＨは高くなるものの、それを上回る効果があり、界面抵抗を減少させることが可能となる。
【００７５】
特に、界面のＡｓ濃度が７．０×１０２０ｃｍ−３となれば、界面抵抗を現状の５分の１以下にすることが可能であり、産業的に非常に有用である。尚、図２に示した様に、ＰｔＳｉ格子中にＡｓ原子が入るときの生成エネルギーは、ＮｉＳｉ格子中にＡｓ原子が入る場合よりも１ｅＶ程度大きくなる。よって、シリサイド化の温度（５００℃）の下では、Ａｓ濃度を７．０×１０２０ｃｍ−３以上にすることは十分可能である。
【００７６】
上述したように、ｐ型Ｓｉに対してＰｔＳｉのＳＢＨは０．２３ｅＶ程度と小さく、ｐ型ＭＩＳＦＥＴの電極材料として有望であることは公知である。ただし、本発明によって不純物のＢに対しても高い偏析効果が得られるため、さらに界面抵抗を下げることが可能となる。
【００７７】
よって、第１の実施の形態の半導体装置の製造方法を採用すれば、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのソース・ドレイン電極の界面抵抗を同時に低抵抗化することが可能であり、ＣＭＩＳ構造の半導体装置の高性能化を実現することが可能となる。また、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの、それぞれのソース・ドレイン電極に同一の構造を有するシリサイド層を用いるため、デュアルシリサイドに比べて、工程数の増加を大きく抑えることができる。
【００７８】
（第１の実施の形態の変形例）
第１の実施の形態の変形例の半導体装置および半導体装置の製造方法は、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのそれぞれが、エクステンション拡散層を有する以外は、第１の実施の形態の半導体装置および半導体装置の製造方法と同様である。
【００７９】
図２０は、本変形例の半導体装置の断面模式図である。図２０に示すように、ｎ型ＭＩＳＦＥＴは、例えば、不純物濃度が１×１０２０ａｔｏｍｓ／ｃｍ３程度のＡｓのエクスション拡散層を有している。また、ｐ型ＭＩＳＦＥＴは、例えば、不純物濃度が１×１０２０ａｔｏｍｓ／ｃｍ３程度のＢのエクスション拡散層を有している。
【００８０】
本変形例の半導体装置および半導体装置の製造方法によれば、エクステンション拡散層を付加することにより、第１の実施の形態の効果に加えて、ＭＩＳＦＥＴの特性最適化、具体的には、ショートチャネル効果と動作電流との最適化等が容易になるという効果が得られる。
【００８１】
（第２の実施の形態）
図２１に示したように、第２の実施の形態の半導体装置の製造方法は、第２の半導体領域上へのＢのイオン注入を、ＮｉＳｉを含む第１のシリサイド層を形成した後に行い、さらにＢのイオン注入後にアニールを行うことを特徴とする。この方法は、不純物後打ちプロセスと呼ばれる。第２シリサイド形成前の、第１シリサイド（ＮｉＳｉ）の形成方法とこの方法に特徴的な不純物分布以外は、第１の実施の形態と同様である。
【００８２】
第２の実施の形態によれば、第１の実施の形態に比較して、よりｐ型ＭＩＳＦＥＴの界面抵抗を低減することが可能となる。
【００８３】
従来の不純物偏析プロセスは、ｎ型ＭＩＳＦＥＴの高性能化にとっては有用であるが、ｐ型ＭＩＳＦＥＴの高性能化にとっては必ずしも有用でない。なぜなら、ｐ型Ｓｉの代表的不純物であるＢの場合は、シリサイド化中にＮｉＳｉ膜にＢが取り込まれるため、その多くがＮｉＳｉ膜中に分布し、Ｓｉ膜側の不純物濃度が低くなるからである（非特許文献１参照）。ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化実現のためには、ＮｉＳｉ層形成後にＢのイオン注入を行う、いわゆる不純物後打ちプロセスが有効である。
【００８４】
不純物後打ちプロセスによれば、Ｂを不純物として用いた場合に、ＮｉＳｉ層／Ｓｉ層界面付近の不純物濃度を高くでき、この結果ＳＢＨを低下させることができる。よって、このプロセスが、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化実現のために有効である。
【００８５】
第２の実施の形態によれば、２段階不純物偏析プロセスと不純物後打ちプロセスとを組み合わせることにより、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の更なる低抵抗化が可能となる。
【００８６】
（第３の実施の形態）
第３の実施の形態の半導体装置の製造方法は、第１シリサイド層（ＮｉＳｉ層）へのＰｔ元素の導入方法として、イオン注入ではなく、第１シリサイド層上にＰｔを含む金属層を堆積させた後にアニールする方法を採ることを特徴とする。これ以外は、第１の実施の形態と同様であるので記述を省略する。
【００８７】
第３の実施の形態においては、第１の実施の形態における図１７に示すＰｔイオン注入工程に代えて、Ｐｔを含有した金属膜を堆積する。
【００８８】
その後、３００℃以上５５０℃以下のアニール（第３の熱処理）により、Ｐｔを含有した膜から、第１シリサイド層（ＮｉＳｉ層）の結晶粒内あるいは結晶粒界を通して拡散させ、第２シリサイド層をＮｉＳｉ層とＳｉ層の界面領域に形成する。
【００８９】
なお、第３の熱処理の処理温度に関しては、第１の熱処理および第２の熱処理の処理温度よりも低温であることが望ましい。これは、第１の熱処理で形成された第１シリサイド層（ＮｉＳｉ層）からのＮｉ拡散を抑え、ジャンクションリークの増加を抑制するためである。また、ＮｉＳｉの組成変化により電極自体の抵抗が増大するのを抑制するためでもある。さらに、拡散層のチャネル方向への伸びを抑え、トランジスタ特性の劣化を抑制する観点からも低温であることが望ましい。
【００９０】
もっとも、ＮｉＳｉ層上にＰｔ層を堆積させた後、アニールによりＰｔ元素をＮｉＳｉ膜中に拡散させる工程では、元から形成されているＮｉＳｉ層の結晶性の違いにより、Ｐｔの分布が不均一になる可能性がある。例えば、Ｓｉ（００１）基板上のＮｉＳｉ膜は一般に多結晶であるため、結晶粒界が存在する。Ｐｔ元素の拡散はこの結晶粒界で優先的に起きてしまうことが考えられる。しかし、公知の成膜条件を調整することにより、結晶粒の大きなＮｉＳｉ膜を作製することが可能であり、粒界での拡散を低減させることができる。従って、この本実施の形態の場合でも、本発明による不純物雪かき効果が発生する。
【００９１】
Ｐｔを含む金属層をＮｉＳｉ層上へ堆積させる方法として、例えば、スパッタ、真空蒸着、メタルＣＶＤ等が用いられる。スパッタ等の簡便な成膜方法を用いることにより、第１実施の形態のイオン注入よりも、工程が簡素化できるという長所がある。
【００９２】
（第４の実施の形態）
第４の実施の形態の半導体装置およびその製造方法は、第１シリサイド層（ＮｉＳｉ層）と第２シリサイド層（ＮｉＳｉとＰｔＳｉの混在した層）に、シリサイド化していないＰｔ元素を含むこと以外は、第１の実施の形態と同様である。
【００９３】
第４の実施の形態の半導体装置では、第１第２シリサイド層の結晶格子中に原子状態のＰｔ元素や、結晶粒界にＰｔ金属が存在する。このため、第３の熱処理において、より低温でのプロセスが可能となり、プロセスの汎用性が増し、工程の簡素化が可能となる。
【００９４】
（第５の実施の形態）
第５の実施の形態の半導体装置の製造方法は、ｎ型ＭＩＳＦＥＴの第２シリサイド層／Ｓｉ層の界面に、第３の金属層を含むこと以外は、第１の実施の形態と同様である。
【００９５】
第３の金属層は、仕事関数が約３．５ｅＶであるＥｒのように、仕事関数がシリコンのミッドギャップよりも小さい金属、例えば、Ｙ（イットリウム：約３．１ｅＶ）、Ｓｒ（ストロンチウム：約２．５９ｅＶ、Ｌａ（ランタン：約３．５ｅＶ）、Ｈｆ（ハフニウム：約３．９ｅＶ）、Ｙｂ（イッテルビウム：約２．９ｅＶ）、Ａｌ（アルミニウム：約４．２８ｅＶ）、Ｉｎ（インジウム：約４．１２ｅＶ）等、あるいはこれらのシリサイド、あるいはこれらの混合物であり、ｎ型ＭＩＳＦＥＴに対してＰｔＳｉよりもＳＢＨを下げる効果を有する材料により形成される。
【００９６】
図２２（ａ）に示すように、第１の実施の形態でＮｉＳｉ層／ＰｔＳｉ層／Ｓｉ層が形成された後、導入したい金属元素を含有する膜を堆積し、熱処理を行うことにより、ＮｉＳｉ層／ＰｔＳｉ層の結晶粒界を介してＳｉ側界面まで該金属元素を導入して、第３の金属層を形成する。この結果、図２２（ｂ）に示すように、高濃度Ｂの偏析によるバンド曲がりの効果と、第３の金属層による低いＳＢＨの相乗効果により、低い界面抵抗（Ｒｃ）を実現できる。
【００９７】
第５の実施の形態においては、第３の実施の形態とは反対に、ＮｉＳｉ層／ＰｔＳｉ層の結晶粒界を積極的に活用する。第１の実施の形態で説明したように、本発明の製造方法によりＮｉＳｉ層／ＰｔＳｉ層／Ｓｉ層のＳｉ層にＡｓの高い不純物偏析効果が得られるが、元々ｎ型Ｓｉに対するＰｔＳｉのＳＢＨは０．８７ｅＶ程度と大きい。そこで本実施の形態では、ＰｔＳｉよりも低いＳＢＨが期待できる第３の金属層を、必要に応じて界面にのみ導入するものである。
【００９８】
（第６の実施の形態）
第６の実施の形態の半導体装置および半導体装置の製造方法は、半導体装置を構成するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであること以外は第１の実施の形態と同様であるので記述を省略する。
【００９９】
図２３は、第６の実施の形態の半導体装置の斜視図である。
【０１００】
図２３に示すように、本実施の形態の半導体装置は、例えば、シリコンの半導体基板上に、Ｆｉｎ型のｎ型ＭＩＳＦＥＴと、Ｆｉｎ型のｐ型ＭＩＳＦＥＴを有している。
【０１０１】
ｎ型ＭＩＳＦＥＴは、第１のチャネル領域の両側に、ＮｉＳｉ層／ＰｔＳｉ層／Ｓｉ層からなるソース電極およびドレイン電極と、第１のチャネル領域と第１のシリサイド層との間に形成されたＡｓ界面層を有している。ｐ型ＭＩＳＦＥＴは、第２のチャネル領域の両側に、ＮｉＳｉ層／ＰｔＳｉ層／Ｓｉ層からなるソース電極およびドレイン電極と、第２のチャネル領域と第1のシリサイド層との間に形成されたＢ偏界面を有している。
【０１０２】
そして、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴのチャネル領域は、半導体基板に垂直なＦｉｎ形状をしており、相対する２つの主面を有している。そして、この２つの主面上に、それぞれ、ゲート絶縁膜が形成されている。そのゲート絶縁膜上に、ゲート電極が形成されている。このように、第６の実施の形態のＭＩＳＦＥＴは、いわゆるダブルゲート構造を有するＦｉｎ型ＭＩＳＦＥＴである。
【０１０３】
尚、図２３では、一つのＭＩＳＦＳＥＴは一つのＦｉｎを有しているが、無論、一つのＭＩＳＦＥＴが複数のＭＩＳＦＳＥＴを有していてもかまわない。
【０１０４】
また、製造方法としては、Ｆｉｎ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際に、上述した第１の実施の形態のプロセスを採用すればよい。
【０１０５】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の半導体装置のソース／ドレイン領域の製造方法を説明するための図
【図２】ＮｉＳｉ、ＰｔＳｉ、Ｓｉの単位格子に不純物が入ったときの生成エネルギーを示す図
【図３】２段階目の偏析工程前後における原子の挙動の一例を示す図
【図４】本発明の半導体装置の一例を示す断面模式図
【図５】図４に示したソース／ドレイン領域を拡大した図
【図６】第１、第２シリサイド層のＰｔ濃度を説明するための図
【図７】第１、第２シリサイド層のＰｔ濃度を説明するための図
【図８】ＮｉＰｔＳｉの単位格子にＡｓが入ったときの生成エネルギーを示す図
【図９】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１０】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１１】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１２】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１３】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１４】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１５】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１６】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１７】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１８】第１の実施の形態の半導体装置の一例を示す断面模式図
【図１９】界面抵抗とＡｓ濃度との関係を示した図
【図２０】第１の実施の形態の変形例の半導体装置を示す断面模式図
【図２１】第２の実施の形態の半導体装置のソース／ドレイン領域の製造方法を説明するための図
【図２２】第５の実施の形態の半導体装置のソース／ドレイン領域を説明するための図
【図２３】第６の実施の形態の半導体装置の一例を示す斜視模式図
【技術分野】
【０００１】
本発明は、電界効果型トランジスタおよびその製造方法に係る。
【背景技術】
【０００２】
シリコン超集積回路（ＬＳＩ）は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成素子であるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の高性能化が必要である。素子の高性能化は基本的には比例縮小則（スケーリング）により行われてきたが、近年、種々の物性的限界のため、素子の超微細化による高性能化だけでなく、素子そのものの動作も困難な状況にある。
【０００３】
そのような物性的限界の一つにソース／ドレイン領域の寄生抵抗の問題がある。一般に、ソース／ドレイン領域は、シリサイド層（例えば、ＮｉＳｉ層）、その周辺に形成された高濃度不純物層およびエクステンション拡散層を備える。シリサイド層と高濃度不純物層およびエクステンション拡散層との間には、ショットキー接合が形成される。ソース／ドレイン領域の寄生抵抗は、シリサイド層自体の抵抗（Ｒｓｈ）、高濃度不純物層の抵抗（Ｒｄ）というバルクの膜に起因した抵抗と、上記接合の界面抵抗（Ｒｃ）の３つに分解される。
【０００４】
界面抵抗（Ｒｃ）は、３種の中で最も大きく、かつ比例縮小則に従って小さくならないため、これを低くすることが最も重要となる。界面抵抗（Ｒｃ）を低減させるためには、接合界面のショットキー障壁高さ（ＳＢＨ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｈｅｉｇｈｔ）および電子のトンネル距離を実効的に低減させることが重要である。これを実現するために、シリサイド層と高濃度不純物層の界面部分での不純物を高濃度化させることが有効である。
【０００５】
それを実現するプロセスとして、不純物偏析プロセスが知られている（特許文献１・非特許文献１参照）。不純物偏析プロセスは、シリサイド形成前にイオン注入によって形成された不純物層を、シリサイド形成の際にシリサイド層とＳｉ層の界面に偏析させ、この界面に高濃度の不純物偏析層を形成する。特許文献１によれば１×１０20ｃｍ-3 程度、非特許文献１によれば２×１０20ｃｍ-3 程度のＡｓ濃度が実現されたが、近年、更なる高濃度化が求められている。
【０００６】
ところで、ｎ型・ｐ型ＭＩＳＦＥＴ双方について、ＮｉＳｉ層／Ｓｉ層界面を平坦にするために、ＮｉＳｉ層とＳｉ層との間にＰｔＳｉ層を介在させることが開示されている（特許文献２参照）。しかしながら、ＰｔＳｉ層のショットキー障壁高さ（ＳＢＨ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｈｅｉｇｈｔ）は、ｐ型Ｓｉ層に対して０．２３ｅＶ程度と小さいものの、ｎ型Ｓｉ層に対しては０．８７ｅＶ程度と大きくなる。したがって、このままでは、ｎ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）が増大してしまう。
【０００７】
そこで、特許文献２では、ｎ型・ｐ型ＭＩＳＦＥＴ双方のシリサイド層をＮｉＳｉ層／ＰｔＳｉ層の積層とし、ｎ型ＭＩＳＦＥＴに不純物偏析プロセスを用いて、ＰｔＳｉ層／Ｓｉ層界面に数ｎｍの急峻なＮ型不純物高濃度領域を形成することも開示している。しかしながら、特許文献２では、Ｓｉ層上にＰｔ層、Ｎｉ層を順次積んだ後にシリサイド形成する方法を用いており、特許文献１や非特許文献１と同様に、ＰｔＳｉ層／Ｓｉ層界面に偏析する不純物濃度は未だ不十分であった。
【特許文献１】米国特許第７１１９４０２号明細書
【特許文献２】米国特許出願公開第２００６／００３８２２９号明細書
【非特許文献１】Ｔ．Ｙａｍａｕｃｈｉ ｅｔ ａｌ．，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ＳＳＤＭ，ｐｐ．９０８−９０９（２００５）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みて、ソース／ドレイン領域の寄生抵抗の小さい半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、Ｓｉ層上にゲート部を形成する工程と、ゲート部を挟むＳｉ層に、Ａｓを導入する工程と、Ａｓが導入されたＳｉ層上にＮｉ層を堆積する工程と、熱処理を用いて、Ｎｉ層とＳｉ層とを反応させて第１シリサイド層を形成するとともに、第１シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、第１シリサイド層中にＰｔ元素を導入する工程と、熱処理を用いて、Ｐｔ元素をＳｉ層まで拡散させて第１シリサイド層とＳｉ層との間に第２シリサイド層を形成するとともに、第２シリサイド層とＳｉ層との界面にＡｓを偏析させる工程と、を備えることを特徴とする。
【００１０】
また、本発明の半導体装置は、Ｓｉ層と、Ｓｉ層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極を挟むＳｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第１シリサイド層と、第１シリサイド層とＳｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第２シリサイド層と、第２シリサイド層とＳｉ層との間に形成され、Ａｓを有するＳｉ界面層とを具備するｎ型ＭＩＳトランジスタを備えることを特徴とする。
【００１１】
また、本発明の半導体装置は、Ｓｉ層と、Ｓｉ層上に形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成された第１ゲート電極と、第１ゲート電極を挟むＳｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第１シリサイド層と、第１シリサイド層とＳｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第２シリサイド層と、第２シリサイド層とＳｉ層との間に形成され、Ａｓを有するＳｉ界面層とを具備するｎ型ＭＩＳトランジスタと、Ｓｉ層上に形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成された第２ゲート電極と、第２ゲート電極を挟むＳｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第３シリサイド層と、第３シリサイド層とＳｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第４シリサイド層とを具備するｐ型ＭＩＳトランジスタとを備えることを特徴とする。
【発明の効果】
【００１２】
本発明は、ソース／ドレイン領域の寄生抵抗の小さい半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１４】
なお、各実施の形態においては、プレーナー型シングルゲートＭＩＳＦＥＴやＦＩＮ型ダブルゲートＭＩＳＦＥＴについて説明するが、本発明はＭＩＳＦＥＴ全般に適用できる。従って、例えば、チャネル領域の上下にゲートを有するプレーナー型ダブルゲート構造や、ＦＩＮ型トライゲートＭＩＳＦＥＴ、細線型ＭＩＳＦＥＴも、無論本発明の範囲内である。
【００１５】
また、EPROM（Erasable Programmable Read Only Memory）、EEPROM（Electrically EPROM）、フラッシュメモリ等のPROMについても、同様に各実施の形態を適用できる。さらに、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等にも適用可能である。
【００１６】
（本発明の概要）
本実施形態の製造方法は、図１に示すように、２段階不純物偏析プロセスを特徴とする。１段階目の偏析工程では、特許文献１と同様に、Ｎｉ層／不純物原子を含有するＳｉ層の積層構造をシリサイド化し、それと同時にＮｉＳｉ層／Ｓｉ層界面のＳｉ層側に不純物原子を偏析させる。その後、Ｐｔ元素をＮｉＳｉ層に導入し、２段階目の偏析工程が行われる。ここでは、Ｐｔ元素がＳｉ層に到達し、新たにシリサイド層（例えば、１ｎｍ〜５ｎｍ）が形成される。それと同時に、シリサイド層／Ｓｉ層界面のＳｉ層側に不純物原子が更に偏析する。
【００１７】
この製造方法は、特にＡｓ原子に有効であり、ｎ型ＭＩＳＦＥＴに対して高い不純物偏析、すなわち大きなＳＢＨ変調効果が得られ、引いては、界面抵抗の低減が実現できる。
【００１８】
まず、本発明の基本原理について理論的解析結果を用いて簡単に説明する。第一原理計算の方法としては、局所密度汎関数近似を超えたところで、なおかつスピン分極も考慮したＳＰ−ＧＧＡ（Ｓｐｉｎ−Ｐｏｌａｒｉｚｅｄ Ｇｅｎｅｒａｌｉｚｅｄ Ｇｒａｄｉｅｎｔ Ａｐｐｒｏｘｉｍａｔｉｏｎ）の手法を採用した。波動関数と電荷に対するカットオフは、それぞれ２５Ｒｙ（リュードベリ：１Ｒｙ≒１３．６ｅＶ）および１９６Ｒｙとした。また、ｋ点（波数空間での格子点）は８点として計算した。
【００１９】
ＮｉＳｉ、ＰｔＳｉ、Ｓｉに関して、それぞれ、６４個の原子を含む単位格子に関して同様の計算を行い、比較を行う。ＮｉＳｉ、ＰｔＳｉ、Ｓｉに不純物が入った場合の生成エネルギーは、以下の式により定義される。
【００２０】
１．シリコン格子に不純物原子が入った場合の生成エネルギー
シリコンの格子間に不純物原子が入った場合の生成エネルギーをEｆIntとすると、
EｆInt＝−E(１個の不純物原子を含むSi64個のセル構造)
＋E(Si64個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式１Ａ）
Si原子を不純物原子が置換する場合の生成エネルギーをEｆSiとすると、格子点から出たSi原子は再びバルクのシリコンに戻ると考え、
EｆSi＝−E(１個の不純物原子を含むSi63個のセル構造)−E（１個のバルクSi原子）
＋E(Si64個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式１Ｂ）
２．NiSi格子に不純物原子が入った場合の生成エネルギー
NiSiの格子間に不純物原子が入った場合の生成エネルギーをEｆIntとすると、
EｆInt＝−E(１個の不純物原子を含むNiSi夫々３２個のセル構造)
＋E(NiSi夫々３２個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式２Ａ）
Si原子を不純物原子が置換した場合の生成エネルギーをEｆSiとすると、格子点から出たSi原子は再びバルクのシリコンに戻ると考え、
EｆSi＝−E(NiSi夫々３２個のSi原子１個を不純物原子に置換したセル構造)
−E（１個のバルクSi原子）
＋E(NiSi夫々３２個のセル構造)＋E(真空中の１個の不純物原子) ・・・（式２Ｂ）
Ni原子を不純物原子が置換した場合の生成エネルギーをEｆNiとすると、格子点から出たNi原子は、バルクのシリコン原子と結合することにより、一対のNiSiになると仮定して、
EｆNi＝−E(NiSi夫々３２個からNi原子１個を不純物原子に置換したセル構造)
＋３１E(1個のNiSi)＋E(真空中の１個の不純物原子)
＋E(１個のバルクSi原子) ・・・（式２Ｃ）
３．PtSiに不純物原子が入った場合の生成エネルギー
NiSiに不純物原子が入った場合の生成エネルギーと同様に考えた。
【００２１】
PtSiの格子間に不純物原子が入った場合の生成エネルギーをEｆIntとすると、
EｆInt＝−E(１個の不純物原子を含むPtSi夫々３２個のセル構造)
＋E(PtSi夫々３２個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式３Ａ）
Si原子に不純物原子を置換した場合の生成エネルギーをEｆSiとすると、
EｆSi＝−E(PtSi夫々３２個のSi原子１個を不純物原子に置換したセル構造)
−E（１個のバルクSi原子）
＋E(PtSi夫々３２個のセル構造)＋E（真空中の１個の不純物原子） ・・・（式３Ｂ）
Pt原子に不純物原子を置換した場合の生成エネルギーをEｆPtとすると、格子点から出たPt原子は、バルクのシリコン原子と結合することにより、一対のPtSiになると仮定して、
EｆPt＝−E(PtSi３２個からPt原子１個を不純物原子に置換したセル構造)
＋３１E(1個のPtSi)＋E(真空中の１個の不純物原子)
＋E(１個のバルクSi原子) ・・・（式３Ｃ）
生成エネルギーに関する計算結果を図２にまとめる。
【００２２】
一般的に、生成エネルギーは、反応の終状態と始状態のエネルギー差を表わしており、生成エネルギーが大きくなる状態程、現実の系では実現されやすいと考えられる。例えば、図２（ｃ）に示すように、Ｂ原子がＳｉ格子に入った場合の計算結果ではEｆInt（２．６１ｅＶ）よりもEｆSi（５．１９ｅＶ）の方が大きくなるため、Ｂ原子はＳｉの置換位置に入りやすい。また、図２（ｂ）に示すように、Ａｓ原子の場合ではEｆInt（−０．６１ｅＶ）が負の値となるため、格子間位置にＡｓ原子は通常入ることができず、ほとんどのＡｓ原子は、Ｓｉ置換位置に入ることになる。
【００２３】
次に、ＮｉＳｉ、ＰｔＳｉ、Ｓｉの各格子に不純物が入った場合の生成エネルギーを比較する。
【００２４】
図２（ａ）に示すように、ＮｉＳｉ格子に導入されたＰｔ原子は、格子間位置（EｆInt＝４．１２ｅＶ）よりも置換位置（EｆSi＝５．２４ｅＶ、EｆNi＝７．１５ｅＶ）に入る方が安定であり、さらに、Ｎｉ置換位置（EｆNi＝７．１５ｅＶ）で最も安定である。このことは、ＮｉＳｉ膜にＰｔを導入しアニール処理を施すと、ＰｔはＮｉと置き換わり、ＰｔＳｉが形成されることを示している。
【００２５】
さらに、ＮｉＳｉ層／Ｓｉ層界面に、Ｐｔのような原子半径の大きい不純物原子が導入された場合、不純物原子はＳｉ側界面に安定点があることが発明者らにより既に見出されている。これは不純物原子が入ることにより、ＮｉＳｉ層／Ｓｉ層界面の歪エネルギーが緩和されるためである。このため、ＮｉＳｉ層／Ｓｉ層界面にＰｔが導入され、アニールを経た後、ＮｉＳｉ層とＳｉ層の間に新しくＰｔＳｉ層が形成されるものと結論付けられる。
【００２６】
Ａｓ原子およびＢ原子が不純物の場合、双方ともに、ＮｉＳｉ、ＰｔＳｉ、Ｓｉのどの格子であっても、最も安定なのはＳｉ置換位置である（図２（ｂ）（ｃ）参照）。次に、Ｓｉ置換位置同士で、ＮｉＳｉ、ＰｔＳｉ、Ｓｉの各格子を比較する。Ａｓ原子の場合、ＮｉＳｉ格子（２．６５ｅＶ）、ＰｔＳｉ格子（１．５８ｅＶ）、Ｓｉ格子（２．３３ｅＶ）を比較すると、ＮｉＳｉ格子が最も安定であり、次いでＳｉ格子が安定となることがわかる。Ｂ原子の場合も同様に、ＮｉＳｉ格子、Ｓｉ格子の順で安定となる。これらの結果は、ＡｓおよびＢ原子がＰｔＳｉ格子に入り難いことを示している。
【００２７】
そして、生成エネルギーの差に着目すると、図２（ｂ）に示すように、Ａｓ原子の場合、ＮｉＳｉ格子とＰｔＳｉ格子のＳｉ置換位置とは、１ｅＶ程度の大きな差がある。このため、ＮｉＳｉ格子中に存在していたＡｓ原子は、格子がＮｉＳｉからＰｔＳｉに変化すると、ＰｔＳｉ格子から追い出され、別の安定点に移動するものと考えられる。
【００２８】
ＰｔＳｉ格子から追い出されたＡｓ原子は格子間を移動する。このとき、Ｓｉ格子（−０．６１ｅＶ）は、ＮｉＳｉ格子（−２．６６ｅＶ）に比して生成エネルギーが高く、移動しやすい。このため、Ａｓ原子はＳｉ層側の界面へと追い出されることになる。
【００２９】
図３は、上述した２段階めの偏析工程前後における原子の挙動を示す模式図である。このように、ＮｉＳｉ層/Ｓｉ層積層のＮｉＳｉ層側に存在していた不純物原子は、ＮｉＳｉ層/Ｓｉ層界面で新たにＰｔＳｉ層が形成されると、Ｓｉ層側へ掃き出されることがわかる。このことを、本実施形態では、ＰｔＳｉ層の界面生成に伴う雪かき効果の増大、あるいは２段階雪かき効果と呼ぶ。これによって、Ｓｉ層側界面に高い不純物偏析が得られ、大きなＳＢＨ変調効果が得られることになり、界面抵抗を低減できる。この効果は、特にＡｓ原子、ｎ型ＭＩＳＦＥＴについて大きい。
【００３０】
本実施形態の半導体装置について、図４および図５を参照して説明する。図４は、本実施形態の一例を示すＭＩＳＦＥＴのゲート長方向の断面模式図である。図５は、図４のソース／ドレイン領域を拡大した図である。
【００３１】
図４に示すように、シリコンの半導体基板表面に素子分離領域が形成されており、ＭＩＳＦＥＴは素子分離領域に囲まれている。この素子分離領域は、例えば、シリコン酸化膜が埋め込まれたＳＴＩ（Ｓｈａｌｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。そして、ＭＩＳＦＥＴは、シリコン基板表面のチャネル領域と、チャネル領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、チャネル領域の両側に形成されたソース／ドレイン領域と、ゲート絶縁膜およびゲート電極の両側に形成されたゲート側壁絶縁膜とを有する。
【００３２】
図５に示すように、ソース／ドレイン領域は、シリコン基板表面に形成された第１のシリサイド層（Ｐｔ元素を含有したＮｉＳｉ層）と、第１のシリサイド層よりシリコン基板側に形成された第２シリサイド層（ＮｉＳｉおよびＰｔＳｉが混在した層）と、第２シリサイド層に隣接するシリコン基板側の界面領域に形成された高濃度不純物層（不純物濃度の高いＳｉ層）と、高濃度不純物層よりシリコン基板側に形成された拡散層とを備える。
【００３３】
第１および第２シリサイド層は、双方ともに金属元素としてＮｉとＰｔを有する。よって、ＮｉとＰｔの総量に対するＰｔの割合Ｐｔ／（Ｎｉ＋Ｐｔ）をｘで表すと、第１および第２シリサイド層は、ｘの異なる２つの膜となる（図６、７参照）。
【００３４】
シリサイド層全体の膜厚は典型的に２０ｎｍである。Ｓｉ界面から遠くて厚い第１シリサイド層ではＰｔ濃度ｘ１は０％〜５％とする。Ｓｉ界面から１ｎｍ〜５ｎｍ程度（典型的には３ｎｍ）までの第２シリサイド層では、Ｐｔ濃度ｘ２を３０％〜９０％程度の割合とする。このように、Ｐｔ濃度は、Ｓｉ側界面に遠い箇所で低く、近い箇所で高くなる。シリサイド層全体における平均のＰｔ濃度をｘ３とすると１０％以下となる。
【００３５】
ここでｘ２の上限値について説明する。本発明のプロセスでは、Ｐｔを導入する前にＮｉＳｉ／Ｓｉで平坦かつ急峻な界面が形成されていることを前提とする。一般的に、多結晶シリサイドとＳｉの間で平坦な界面を得るためには、格子整合性が重要である。ＮｉＳｉは、斜方晶系のＭｎＰ型の結晶構造を有し、典型的な格子定数はａ＝０．５１８ｎｍ、ｂ＝０．３３４ｎｍ、ｃ＝０．５６２ｎｍである。Ｓｉ上の多結晶ＮｉＳｉは大部分が（０１０）面で配向することが知られている。これはＮｉＳｉ格子定数のａ＝０．５１８ｎｍおよびｃ＝０．５６２ｎｍとＳｉの格子定数０．５４３ｎｍが比較的近いため、この関係において格子整合性が良いためである。ＰｔＳｉは、ＮｉＳｉと同様にＭｎＰ型の結晶構造を有し、格子定数はａ＝０．５５９ｎｍ、ｂ＝０．３６０ｎｍ、ｃ＝０．５９３ｎｍである。ＰｔＳｉの格子定数はａ、ｂ、ｃすべての値において、ＮｉＳｉよりも大きな値である。従って本発明の第１のシリサイド膜では、Ｐｔの比率に比例して格子定数が増加する。ＮｉＳｉ層／Ｓｉ層の界面ですべてのＮｉＳｉをＰｔＳｉに置き換えると、ＰｔＳｉの格子定数が大きいために界面の歪エネルギーが大きくなってしまい、構造が不安定となる。すなわち、格子定数の大きなＰｔＳｉが１００％の比率で形成されると元々のＮｉＳｉ（０１０）／Ｓｉ（００１）の結晶配向を維持することができず、例えばＰｔＳｉ（−１０１）／Ｓｉ（００１）、ＰｔＳｉ（−２１１）／Ｓｉ（００１）のような別の優先的な配向が形成されてしまう。これによって元々形成されていたＮｉＳｉ／Ｓｉの平坦で急峻な界面が乱されてしまい、極浅のソース・ドレイン領域を形成する上で大きな障害となる。安定な界面構造を得るために、ｘ２の上限を５０％程度とするのが望ましい。ただし、膜厚を１ｎｍ程度まで薄くした場合はＰｔＳｉの歪エネルギーが小さくなるので、ｘ２の上限値を９０％程度とすることができる。なお、膜厚を１ｎｍよりも極端に薄くした場合はＰｔＳｉのバルクとしての性質が損なわれる恐れがある。
【００３６】
もっとも、本発明による製造方法ではＰｔの拡散現象により第１のシリサイド層を高濃度ＰｔＳｉとするため、膜内のＰｔには必ず濃度分布が存在し、界面に１００％のＰｔＳｉ層を実現するのは困難である。この観点からもｘ２の上限値は９０％程度とするのが妥当である。
【００３７】
ｘ２の下限を３０％程度とする理由を、より条件の厳しい、Ａｓを不純物として用いた場合で説明する。ここで、図２（ｂ）で示した生成エネルギーのうちＳｉ置換位置に着目する。ＡｓをＳｉに入れた場合（２．３３）とＰｔＳｉに入れた場合（１．５８ｅＶ）の差をとり、これをΔＥｆとすると０．７５ｅＶである。同様に、ＡｓをＳｉに入れた場合（２．３３）とＮｉＳｉに入れた場合（２．６５ｅＶ）の差をとると、ΔＥｆ＝−０．３２ｅＶである。界面にシリサイドが形成されたときに、ＡｓがＳｉ側へ掃き出されるには、ΔＥｆの値が正となる必要がある。図８に示すように、ΔＥｆ＝０となるときｘ１はおよそ３０％であるので、ｘ１の下限は３０％となる。
【００３８】
ｘ１を５％以下とする理由は、第１シリサイド層の抵抗率をできるだけ低く抑えるためである。ＰｔＳｉの比抵抗は２８μΩｃｍ〜３５μΩｃｍであり、ＮｉＳｉの比抵抗の２倍程度ある。
【００３９】
また、第２のシリサイド層の層厚は、第１のシリサイド層の層厚との相対関係によって最適化し、これら２層の比抵抗がＮｉＳｉと比較して同程度となる値であることが望ましい。なぜなら、ＰｔＳｉの比抵抗は２８μΩｃｍ〜３５μΩｃｍであり、ＮｉＳｉの比抵抗の２倍程度あるため、Ｐｔ濃度の高い第２シリサイド層が厚すぎると、全体としての比抵抗が高くなってしまうからである。ＮｉＳｉからなるソース／ドレイン電極の厚さの典型値は２０ｎｍであることを考慮すると、Ｐｔ濃度の高い第２シリサイド層の厚さは５ｎｍ以下とすることが望ましい。典型的には３ｎｍ程度である。
【００４０】
第１および第２シリサイド層内のＰｔ濃度や、両者の層厚は、プロセス条件により制御できる。
【００４１】
また、以上のプロセスでは、不純物を含有するＮｉＳｉ層／Ｓｉ層界面を形成した後に、ＰｔをＮｉＳｉ層に導入し、その後、アニールするという基本的な順序が必要である。この順序を逸脱しない限りは、細かいプロセス条件の変更は可能である。以下の実施形態にて詳細を説明する。
【００４２】
（第１の実施の形態）
第１の実施の形態では、基板上にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有するいわゆる相補型半導体装置およびその製造方法について説明する。
【００４３】
まず、第１の実施の形態の半導体装置の製造方法について、図９から図１８を参照して説明する。
【００４４】
図９に示すように、例えば、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板に、シリコン酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ））を形成する。その後、素子分離領域を境界にして、第１の半導体領域（p-well）および第２の半導体領域（n-well）を不純物のイオン注入により形成する。後述する工程を経て、第１の半導体領域（ｐ-well）にはｎ型ＭＩＳＦＥＴが形成され、第２の半導体領域（n-well）にはｐ型ＭＩＳＦＥＳＴが形成される。
【００４５】
次に、図１０示すように、第１の半導体領域上に、例えば、シリコン酸化膜で形成される、第１のゲート絶縁膜をＥＯＴにして１ｎｍ程度形成する。同様に、第２の半導体領域上に、例えば、シリコン酸化膜で形成される、第２のゲート絶縁膜をＥＯＴにして１ｎｍ程度形成する。これらの、第１のゲート絶縁膜と第２のゲート絶縁膜は同時に形成されてもかまわない。
【００４６】
無論、第１第２のゲート絶縁膜は、必ずしもシリコン酸化膜に限られることはなく、シリコン酸化膜より誘電率の高い絶縁膜材料（高誘電率絶縁膜）を適用することも可能である。具体的には、例えば、Ｌａ２Ｏ５、Ｌａ２Ｏ３、ＣｅＯ２、ＺｒＯ２、ＨｆＯ２、ＳｒＴｉＯ３、ＰｒＯ３、ＬａＡｌＯ３、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ＴｉＯ２等を適用することが可能である。あるいは、シリコン酸化膜や高誘電率絶縁膜に窒素やフッ素を添加した絶縁膜を適用することも可能である。また、これらの化合物の組成比を変化させた絶縁膜や、複数の絶縁膜を組み合わせた複合膜を適用することも可能である。また、ＺｒシリケートやＨｆシリケートのように、シリコン酸化物に金属イオンを添加した絶縁膜を適用することも可能である。
【００４７】
そして、第１のゲート絶縁膜上に、第１のゲート電極となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００ｎｍ〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、第１のゲート絶縁膜および第１のゲート電極をゲート長が３０ｎｍ程度以下となるようにパターン形成する。同様に、第２のゲート絶縁膜上に、第２のゲート電極となるポリシリコン膜をＬＰ−ＣＶＤ法によって１００ｎｍ〜１５０ｎｍ程度堆積する。そして、リソグラフィー技術およびＲＩＥ等のエッチング技術により、第２のゲート絶縁膜及び第２のゲート電極をゲート長が３０ｎｍ程度以下となるようにパターン形成する（図１１参照）。
【００４８】
なお、ポリシリコン膜の堆積や、第１のゲート絶縁膜および第１のゲート電極と、第２のゲート絶縁膜および第２のゲート電極のパターン形成は、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴで同時におこなわれてもかまわない。また、必要に応じて、ここで１〜２ｎｍのポスト酸化を行う。
【００４９】
また、ゲート絶縁膜の例と同様に、ゲート電極の材料についてもポリシリコンに限られることはなく、いわゆるメタルゲート材料を適用することが可能である。メタルゲート材料としては、Ｔｉ、Ｔａ、Ｗなどの金属単体、窒化物、炭化物、酸化物などが挙げられる。
【００５０】
次に、図１２に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって例えば、約８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜を第１のゲート電極、第２のゲート電極の側面部にのみ残す。これにより、側壁絶縁膜を形成する。
【００５１】
次に、図１３に示すように、第２の半導体領域上をリソグラフィーによりレジスト膜でマスクし（図示せず）、ゲート電極および側壁絶縁膜をマスクに、Ａｓ（砒素）をイオン注入により第１の半導体領域に導入する。これにより、例えば１×１０２１ａｔｏｍｓ／ｃｍ３程度のｎ型拡散層を形成する。
【００５２】
次に、図１４に示すように、第１の半導体領域上をリソグラフィーによりレジスト膜でマスクし（図示せず）、ゲート電極および側壁絶縁膜をマスクに、Ｂ（ボロン）を、イオン注入により第２の半導体領域に導入する。これにより、例えば１×１０２０ａｔｏｍｓ／ｃｍ３程度のｐ型拡散層を形成する。
【００５３】
次に、図１５に示すように、スパッタ法により、厚さ１０ｎｍ程度のＮｉ膜を第１の半導体領域上に形成する。すなわち、双方のＭＩＳＦＥＴのソース／ドレイン領域にＮｉ膜が接するよう堆積する。
【００５４】
その後、図１６に示すように、第１、第２の熱処理として、例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）により、３５０℃、３０秒程度のアニール、５００℃、３０秒程度のアニールを順次行い、第１の半導体領域および第２の半導体領域の表面をシリサイド化して、厚さ２０ｎｍ程度のＮｉＳｉからなる第１シリサイド層を形成する。この時、ゲート電極上にも第１ゲートシリサイド層が形成される。その後、薬液により未反応の余剰のＮｉ膜を剥離する。
【００５５】
第１のシリサイド層が形成される際に、拡散層がシリサイド化することにより、不純物のＡｓ、Ｂの各偏析層が第１のシリサイド層の界面、すなわちＮｉＳｉ層／Ｓｉ層界面に形成される。
【００５６】
ここで、Ｎｉ堆積時の熱処理を２段階とし、第１の熱処理を、第２の熱処理よりも低温とすることが望ましい。第１の熱処理の温度を、第２の熱処理の温度よりも低温とすることにより、第１のシリサイド層が過剰な熱プロセスをへて、第１のシリサイド層中のＮｉが異常拡散しジャンクションリークが増大することを、抑制することが出来る。
【００５７】
ニッケルのシリサイドには多くの相が存在する。もっとも低温のアニール温度で形成されるのは、ダイニッケルシリサイド（Ｎｉ２Ｓｉ）であり、アニール温度の上昇とともに、ニッケルモノシリサイド（ＮｉＳｉ）、ニッケルダイシリサイド（ＮｉＳｉ２）の順で形成される。
【００５８】
ＬＳＩに適用する場合には、このうちニッケルモノシリサイド（ＮｉＳｉ）が好ましい。このため、第２の熱処理においてはニッケルモノシリサイド（ＮｉＳｉ）が形成されるだけの十分なアニール温度が要求される。もっとも、第１の熱処理においては、第１のシリサイド層としてニッケルモノシリサイド（ＮｉＳｉ）が形成されなくともかまわない。この場合、第１の熱処理では、後の余剰Ｎｉの剥離の際の選択性が得られるダイニッケルシリサイド（Ｎｉ２Ｓｉ）化するアニール温度を与え、後の第２および第３の熱処理によって、第１のシリサイド層としてニッケルモノシリサイド（ＮｉＳｉ）化すればよい。
【００５９】
次に、図１７に示すように第１の半導体領域上および第２の半導体領域上以外をレジスト膜（図示せず）で覆った後に、第１の半導体領域上および第２の半導体領域上から、Ｐｔ原子をイオン注入する。このＰｔ原子は、第１シリサイド層中に導入される。
【００６０】
その後、第３の熱処理として、例えば、ＲＴＡにより、５００℃、１０秒程度のアニールを行う。このアニールにより、Ｐｔ原子を第１のシリサイド層中で拡散させ、ＮｉＳｉおよびＰｔＳｉが混在した第２シリサイド層を、図１６にて形成された第１シリサイド層／シリコン層接合の界面付近に形成する。この結果、図１８に示す、第一の実施の形態のＭＩＳＦＥＴのソース及びドレイン電極部が形成される。
【００６１】
第１の実施の形態では、イオン注入を用いてＰｔ原子をＮｉＳｉ層に導入する。導入されたＰｔ原子はＮｉＳｉ結晶粒内に比較的多く存在する。一方、ＮｉＳｉ層内では、不純物原子はＮｉＳｉ結晶粒内に存在することが本発明者らにより既に見出されている。このため、イオン注入法を用いると、第３の熱処理時に、Ｐｔ原子の拡散に伴い、ＮｉＳｉ結晶粒内に存在する不純物原子を物理的に押し出すことができる。よって、シリサイド界面近傍の不純物濃度をより高濃度化することが可能になる。
【００６２】
この第３の熱処理の温度は、３００℃以上５５０℃以下であることが望ましい。この範囲を下回ると、Ｐｔのモノシリサイドが形成されない恐れや、不純物偏析層の濃度が十分高くならない恐れがある。また、この温度範囲を上回ると、第１および第２のシリサイド層のＮｉがＳｉ層中に異常拡散することにより、ジャンクションリークが増大する恐れがある。
【００６３】
なお、第１の熱処理、第２の熱処理または後述する第３の熱処理によって、第１の半導体領域および第２の半導体領域をシリサイド化する際に、シリサイド化前の拡散層の深さよりも深い領域まで第１の半導体領域および第２の半導体領域をシリサイド化することが望ましい。すなわち、最終的に形成される第１第２シリサイド層の深さが、第１の金属であるＮｉ膜を堆積する直前の拡散層の深さよりも深いことが望ましい。これによって、拡散層中のより多くのＡｓまたはＢを、急峻な濃度プロファイルで第１第２シリサイド層と半導体領域の界面に偏析させることが可能となるからである。
【００６４】
また、Ｐｔ原子のイオン注入の条件は、イオン注入直後のＰｔ原子がすべて第１シリサイド層中に収まるように設定されることが望ましい。これによって、Ｐｔ原子を効果的にＮｉＳｉ層中で拡散させ、Ｓｉ層側の不純物偏析層の不純物濃度を一層高くすることが可能となるからである。例えば、第１シリサイド層（ＮｉＳｉ）２０ｎｍに対するＰｔイオン注入の加速電圧は、３０ｋｅＶ以下が望ましい。ドーズ量は、後述する所望のＰｔＳｉ膜厚に応じて最適化する。例えば、第１シリサイド層として形成されたＮｉＳｉ膜厚が２０ｎｍの時に、第２シリサイド層の厚さを２ｎｍ以下としたいときは、一桁膜厚が異なるので、シリサイド層の抵抗は第１シリサイド層（Ｐｔ含有ＮｉＳｉ）で決定されることになる。ここで、ＰｔＳｉの単位格子（５．９３Å×５．５９Å×３．６０Å）には４個のＰｔ原子があるので、濃度は８．４×１０２１ｃｍ−３である。よって、第１のシリサイド層を、例えば２ｎｍ膜厚として作製するには、少なくとも１．６８×１０１５ｃｍ−２のドーズ量でＰｔ原子のイオン注入を行えば良い。打ち込まれたＰｔはすべて第２のシリサイド層に入る必要はなく、第１のシリサイド層に残留して５％以下のＰｔ濃度となる。
【００６５】
また、ここでは、ゲート部（ゲート絶縁膜およびゲート電極）をソース／ドレイン領域の形成前に作成するゲートファーストプロセスを用いて説明したが、無論、ゲート部をソース／ドレイン領域の形成後に作成するゲートラストプロセスを用いてもかまわない。ゲートラストプロセスでは、ダミーゲート部を形成した後にソース／ドレイン領域を形成し、次いでダミーゲート部を剥離し、ゲート部を作成する。
【００６６】
図１８は、第１の実施の形態の一例を示す相補型半導体装置の断面図である。
【００６７】
図１８に示すように、シリコンの半導体基板上に、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを有している。ｎ型ＭＩＳＦＥＴは、シリコン基板に形成されたｐウェルに形成されている。ｐ型ＭＩＳＦＥＴは、シリコン基板に形成されたｎウェル上に形成されている。そして、ｎ型ＭＩＳＦＥＴが形成される領域と、ｐ型ＭＩＳＦＥＴが形成される領域との境界には、素子分離領域が形成されている。この素子分離領域は、例えば、シリコン酸化膜が埋め込まれたＳＴＩ（Ｓｈａｌｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である。
【００６８】
そして、ｎ型ＭＩＳＦＥＴは、シリコン基板上の第１のチャネル領域と、第１のチャネル領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のチャネル領域の両側に形成された第１ソース／ドレイン領域と、を具備する。ソース／ドレイン領域は、ソース電極およびドレイン電極と、ソース／ドレイン電極に接した界面領域に形成された高濃度Ａｓを有する界面層と、拡散層とを有する。ソース電極およびドレイン電極は、上述した第１および第２シリサイド層で形成される。ゲート電極の両側面には、例えば、シリコン窒化膜からなる側壁絶縁膜が形成されている。
【００６９】
高濃度Ａｓを有する界面層は、例えば、４×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３の濃度を有している。
【００７０】
そして、ｐ型ＭＩＳＦＥＴは、シリコン基板上の第２のチャネル領域と、第２のチャネル領域上に形成された第２のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第２のゲート電極と、第２のチャネル領域の両側に形成された第２ソース／ドレイン領域と、を具備する。第２ソース／ドレイン領域は、高濃度Ａｓを有する界面層がＢに代わった他はｎ型ＭＩＳＦＥＴと同様である。
【００７１】
高濃度Ｂを有する界面層は、例えば、４×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３の濃度を有している。
【００７２】
上述したように、従来の不純物偏析プロセスで作製したＮｉＳｉ/Ｓｉ界面におけるＡｓ濃度は、２．０×１０２０ｃｍ−３になることが知られている（非特許文献２参照）。これに対し、上述した本実施形態のプロセスにより、２段階の雪かき効果が起きると、より界面におけるＡｓ濃度が増大する。
【００７３】
さらに、界面抵抗とＡｓ濃度との関係を以下に示す式４により計算した。
【数１】
【００７４】
この結果を図１９に示す。界面のＡｓ濃度が、現状のＡｓ濃度の２倍である４．０×１０２０ｃｍ−３になれば、界面に形成されるＰｔＳｉ層によってＳＢＨは高くなるものの、それを上回る効果があり、界面抵抗を減少させることが可能となる。
【００７５】
特に、界面のＡｓ濃度が７．０×１０２０ｃｍ−３となれば、界面抵抗を現状の５分の１以下にすることが可能であり、産業的に非常に有用である。尚、図２に示した様に、ＰｔＳｉ格子中にＡｓ原子が入るときの生成エネルギーは、ＮｉＳｉ格子中にＡｓ原子が入る場合よりも１ｅＶ程度大きくなる。よって、シリサイド化の温度（５００℃）の下では、Ａｓ濃度を７．０×１０２０ｃｍ−３以上にすることは十分可能である。
【００７６】
上述したように、ｐ型Ｓｉに対してＰｔＳｉのＳＢＨは０．２３ｅＶ程度と小さく、ｐ型ＭＩＳＦＥＴの電極材料として有望であることは公知である。ただし、本発明によって不純物のＢに対しても高い偏析効果が得られるため、さらに界面抵抗を下げることが可能となる。
【００７７】
よって、第１の実施の形態の半導体装置の製造方法を採用すれば、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのソース・ドレイン電極の界面抵抗を同時に低抵抗化することが可能であり、ＣＭＩＳ構造の半導体装置の高性能化を実現することが可能となる。また、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴの、それぞれのソース・ドレイン電極に同一の構造を有するシリサイド層を用いるため、デュアルシリサイドに比べて、工程数の増加を大きく抑えることができる。
【００７８】
（第１の実施の形態の変形例）
第１の実施の形態の変形例の半導体装置および半導体装置の製造方法は、ｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴのそれぞれが、エクステンション拡散層を有する以外は、第１の実施の形態の半導体装置および半導体装置の製造方法と同様である。
【００７９】
図２０は、本変形例の半導体装置の断面模式図である。図２０に示すように、ｎ型ＭＩＳＦＥＴは、例えば、不純物濃度が１×１０２０ａｔｏｍｓ／ｃｍ３程度のＡｓのエクスション拡散層を有している。また、ｐ型ＭＩＳＦＥＴは、例えば、不純物濃度が１×１０２０ａｔｏｍｓ／ｃｍ３程度のＢのエクスション拡散層を有している。
【００８０】
本変形例の半導体装置および半導体装置の製造方法によれば、エクステンション拡散層を付加することにより、第１の実施の形態の効果に加えて、ＭＩＳＦＥＴの特性最適化、具体的には、ショートチャネル効果と動作電流との最適化等が容易になるという効果が得られる。
【００８１】
（第２の実施の形態）
図２１に示したように、第２の実施の形態の半導体装置の製造方法は、第２の半導体領域上へのＢのイオン注入を、ＮｉＳｉを含む第１のシリサイド層を形成した後に行い、さらにＢのイオン注入後にアニールを行うことを特徴とする。この方法は、不純物後打ちプロセスと呼ばれる。第２シリサイド形成前の、第１シリサイド（ＮｉＳｉ）の形成方法とこの方法に特徴的な不純物分布以外は、第１の実施の形態と同様である。
【００８２】
第２の実施の形態によれば、第１の実施の形態に比較して、よりｐ型ＭＩＳＦＥＴの界面抵抗を低減することが可能となる。
【００８３】
従来の不純物偏析プロセスは、ｎ型ＭＩＳＦＥＴの高性能化にとっては有用であるが、ｐ型ＭＩＳＦＥＴの高性能化にとっては必ずしも有用でない。なぜなら、ｐ型Ｓｉの代表的不純物であるＢの場合は、シリサイド化中にＮｉＳｉ膜にＢが取り込まれるため、その多くがＮｉＳｉ膜中に分布し、Ｓｉ膜側の不純物濃度が低くなるからである（非特許文献１参照）。ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化実現のためには、ＮｉＳｉ層形成後にＢのイオン注入を行う、いわゆる不純物後打ちプロセスが有効である。
【００８４】
不純物後打ちプロセスによれば、Ｂを不純物として用いた場合に、ＮｉＳｉ層／Ｓｉ層界面付近の不純物濃度を高くでき、この結果ＳＢＨを低下させることができる。よって、このプロセスが、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の低抵抗化実現のために有効である。
【００８５】
第２の実施の形態によれば、２段階不純物偏析プロセスと不純物後打ちプロセスとを組み合わせることにより、ｐ型ＭＩＳＦＥＴの界面抵抗（Ｒｃ）の更なる低抵抗化が可能となる。
【００８６】
（第３の実施の形態）
第３の実施の形態の半導体装置の製造方法は、第１シリサイド層（ＮｉＳｉ層）へのＰｔ元素の導入方法として、イオン注入ではなく、第１シリサイド層上にＰｔを含む金属層を堆積させた後にアニールする方法を採ることを特徴とする。これ以外は、第１の実施の形態と同様であるので記述を省略する。
【００８７】
第３の実施の形態においては、第１の実施の形態における図１７に示すＰｔイオン注入工程に代えて、Ｐｔを含有した金属膜を堆積する。
【００８８】
その後、３００℃以上５５０℃以下のアニール（第３の熱処理）により、Ｐｔを含有した膜から、第１シリサイド層（ＮｉＳｉ層）の結晶粒内あるいは結晶粒界を通して拡散させ、第２シリサイド層をＮｉＳｉ層とＳｉ層の界面領域に形成する。
【００８９】
なお、第３の熱処理の処理温度に関しては、第１の熱処理および第２の熱処理の処理温度よりも低温であることが望ましい。これは、第１の熱処理で形成された第１シリサイド層（ＮｉＳｉ層）からのＮｉ拡散を抑え、ジャンクションリークの増加を抑制するためである。また、ＮｉＳｉの組成変化により電極自体の抵抗が増大するのを抑制するためでもある。さらに、拡散層のチャネル方向への伸びを抑え、トランジスタ特性の劣化を抑制する観点からも低温であることが望ましい。
【００９０】
もっとも、ＮｉＳｉ層上にＰｔ層を堆積させた後、アニールによりＰｔ元素をＮｉＳｉ膜中に拡散させる工程では、元から形成されているＮｉＳｉ層の結晶性の違いにより、Ｐｔの分布が不均一になる可能性がある。例えば、Ｓｉ（００１）基板上のＮｉＳｉ膜は一般に多結晶であるため、結晶粒界が存在する。Ｐｔ元素の拡散はこの結晶粒界で優先的に起きてしまうことが考えられる。しかし、公知の成膜条件を調整することにより、結晶粒の大きなＮｉＳｉ膜を作製することが可能であり、粒界での拡散を低減させることができる。従って、この本実施の形態の場合でも、本発明による不純物雪かき効果が発生する。
【００９１】
Ｐｔを含む金属層をＮｉＳｉ層上へ堆積させる方法として、例えば、スパッタ、真空蒸着、メタルＣＶＤ等が用いられる。スパッタ等の簡便な成膜方法を用いることにより、第１実施の形態のイオン注入よりも、工程が簡素化できるという長所がある。
【００９２】
（第４の実施の形態）
第４の実施の形態の半導体装置およびその製造方法は、第１シリサイド層（ＮｉＳｉ層）と第２シリサイド層（ＮｉＳｉとＰｔＳｉの混在した層）に、シリサイド化していないＰｔ元素を含むこと以外は、第１の実施の形態と同様である。
【００９３】
第４の実施の形態の半導体装置では、第１第２シリサイド層の結晶格子中に原子状態のＰｔ元素や、結晶粒界にＰｔ金属が存在する。このため、第３の熱処理において、より低温でのプロセスが可能となり、プロセスの汎用性が増し、工程の簡素化が可能となる。
【００９４】
（第５の実施の形態）
第５の実施の形態の半導体装置の製造方法は、ｎ型ＭＩＳＦＥＴの第２シリサイド層／Ｓｉ層の界面に、第３の金属層を含むこと以外は、第１の実施の形態と同様である。
【００９５】
第３の金属層は、仕事関数が約３．５ｅＶであるＥｒのように、仕事関数がシリコンのミッドギャップよりも小さい金属、例えば、Ｙ（イットリウム：約３．１ｅＶ）、Ｓｒ（ストロンチウム：約２．５９ｅＶ、Ｌａ（ランタン：約３．５ｅＶ）、Ｈｆ（ハフニウム：約３．９ｅＶ）、Ｙｂ（イッテルビウム：約２．９ｅＶ）、Ａｌ（アルミニウム：約４．２８ｅＶ）、Ｉｎ（インジウム：約４．１２ｅＶ）等、あるいはこれらのシリサイド、あるいはこれらの混合物であり、ｎ型ＭＩＳＦＥＴに対してＰｔＳｉよりもＳＢＨを下げる効果を有する材料により形成される。
【００９６】
図２２（ａ）に示すように、第１の実施の形態でＮｉＳｉ層／ＰｔＳｉ層／Ｓｉ層が形成された後、導入したい金属元素を含有する膜を堆積し、熱処理を行うことにより、ＮｉＳｉ層／ＰｔＳｉ層の結晶粒界を介してＳｉ側界面まで該金属元素を導入して、第３の金属層を形成する。この結果、図２２（ｂ）に示すように、高濃度Ｂの偏析によるバンド曲がりの効果と、第３の金属層による低いＳＢＨの相乗効果により、低い界面抵抗（Ｒｃ）を実現できる。
【００９７】
第５の実施の形態においては、第３の実施の形態とは反対に、ＮｉＳｉ層／ＰｔＳｉ層の結晶粒界を積極的に活用する。第１の実施の形態で説明したように、本発明の製造方法によりＮｉＳｉ層／ＰｔＳｉ層／Ｓｉ層のＳｉ層にＡｓの高い不純物偏析効果が得られるが、元々ｎ型Ｓｉに対するＰｔＳｉのＳＢＨは０．８７ｅＶ程度と大きい。そこで本実施の形態では、ＰｔＳｉよりも低いＳＢＨが期待できる第３の金属層を、必要に応じて界面にのみ導入するものである。
【００９８】
（第６の実施の形態）
第６の実施の形態の半導体装置および半導体装置の製造方法は、半導体装置を構成するｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴが、Ｆｉｎ型ＭＩＳＦＥＴであること以外は第１の実施の形態と同様であるので記述を省略する。
【００９９】
図２３は、第６の実施の形態の半導体装置の斜視図である。
【０１００】
図２３に示すように、本実施の形態の半導体装置は、例えば、シリコンの半導体基板上に、Ｆｉｎ型のｎ型ＭＩＳＦＥＴと、Ｆｉｎ型のｐ型ＭＩＳＦＥＴを有している。
【０１０１】
ｎ型ＭＩＳＦＥＴは、第１のチャネル領域の両側に、ＮｉＳｉ層／ＰｔＳｉ層／Ｓｉ層からなるソース電極およびドレイン電極と、第１のチャネル領域と第１のシリサイド層との間に形成されたＡｓ界面層を有している。ｐ型ＭＩＳＦＥＴは、第２のチャネル領域の両側に、ＮｉＳｉ層／ＰｔＳｉ層／Ｓｉ層からなるソース電極およびドレイン電極と、第２のチャネル領域と第1のシリサイド層との間に形成されたＢ偏界面を有している。
【０１０２】
そして、ｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴのチャネル領域は、半導体基板に垂直なＦｉｎ形状をしており、相対する２つの主面を有している。そして、この２つの主面上に、それぞれ、ゲート絶縁膜が形成されている。そのゲート絶縁膜上に、ゲート電極が形成されている。このように、第６の実施の形態のＭＩＳＦＥＴは、いわゆるダブルゲート構造を有するＦｉｎ型ＭＩＳＦＥＴである。
【０１０３】
尚、図２３では、一つのＭＩＳＦＳＥＴは一つのＦｉｎを有しているが、無論、一つのＭＩＳＦＥＴが複数のＭＩＳＦＳＥＴを有していてもかまわない。
【０１０４】
また、製造方法としては、Ｆｉｎ型ＭＩＳＦＥＴのソース／ドレイン領域を形成する際に、上述した第１の実施の形態のプロセスを採用すればよい。
【０１０５】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１０６】
【図１】本発明の半導体装置のソース／ドレイン領域の製造方法を説明するための図
【図２】ＮｉＳｉ、ＰｔＳｉ、Ｓｉの単位格子に不純物が入ったときの生成エネルギーを示す図
【図３】２段階目の偏析工程前後における原子の挙動の一例を示す図
【図４】本発明の半導体装置の一例を示す断面模式図
【図５】図４に示したソース／ドレイン領域を拡大した図
【図６】第１、第２シリサイド層のＰｔ濃度を説明するための図
【図７】第１、第２シリサイド層のＰｔ濃度を説明するための図
【図８】ＮｉＰｔＳｉの単位格子にＡｓが入ったときの生成エネルギーを示す図
【図９】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１０】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１１】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１２】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１３】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１４】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１５】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１６】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１７】第１の実施の形態の半導体装置の製造工程の一例を示す断面模式図
【図１８】第１の実施の形態の半導体装置の一例を示す断面模式図
【図１９】界面抵抗とＡｓ濃度との関係を示した図
【図２０】第１の実施の形態の変形例の半導体装置を示す断面模式図
【図２１】第２の実施の形態の半導体装置のソース／ドレイン領域の製造方法を説明するための図
【図２２】第５の実施の形態の半導体装置のソース／ドレイン領域を説明するための図
【図２３】第６の実施の形態の半導体装置の一例を示す斜視模式図
【特許請求の範囲】
【請求項１】
Ｓｉ層上にゲート部を形成する工程と、
前記ゲート部を挟む前記Ｓｉ層に、Ａｓを導入する工程と、
前記Ａｓが導入された前記Ｓｉ層上にＮｉ層を堆積する工程と、
熱処理を用いて、前記Ｎｉ層と前記Ｓｉ層とを反応させて第１シリサイド層を形成するとともに、前記第１シリサイド層と前記Ｓｉ層との界面に前記Ａｓを偏析させる工程と、
前記第１シリサイド層中にＰｔ元素を導入する工程と、
熱処理を用いて、前記Ｐｔ元素を前記Ｓｉ層まで拡散させて前記第１シリサイド層と前記Ｓｉ層との間に第２シリサイド層を形成するとともに、前記第２シリサイド層と前記Ｓｉ層との界面に前記Ａｓを偏析させる工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
イオン注入法を用いて、前記第１シリサイド層中に前記Ｐｔ元素を導入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１シリサイド層上にＰｔ層を堆積して熱処理を行うことにより、前記第１シリサイド層中に前記Ｐｔ元素を導入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
Ｓｉ層と、
前記Ｓｉ層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟む前記Ｓｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第１シリサイド層と、
前記第１シリサイド層と前記Ｓｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第２シリサイド層と、
前記第２シリサイド層と前記Ｓｉ層との間に形成され、Ａｓを有するＳｉ界面層とを具備するｎ型ＭＩＳトランジスタを備えることを特徴とする半導体装置。
【請求項５】
前記第１シリサイド層と前記第２シリサイド層とは、同じ結晶配向性を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
Ｓｉ層と、
前記Ｓｉ層上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極を挟む前記Ｓｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第１シリサイド層と、
前記第１シリサイド層と前記Ｓｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第２シリサイド層と、
前記第２シリサイド層と前記Ｓｉ層との間に形成され、Ａｓを有するＳｉ界面層とを具備するｎ型ＭＩＳトランジスタと、
前記Ｓｉ層上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極を挟む前記Ｓｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第３シリサイド層と、
前記第３シリサイド層と前記Ｓｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第４シリサイド層とを具備するｐ型ＭＩＳトランジスタとを備えることを特徴とする半導体装置。
【請求項１】
Ｓｉ層上にゲート部を形成する工程と、
前記ゲート部を挟む前記Ｓｉ層に、Ａｓを導入する工程と、
前記Ａｓが導入された前記Ｓｉ層上にＮｉ層を堆積する工程と、
熱処理を用いて、前記Ｎｉ層と前記Ｓｉ層とを反応させて第１シリサイド層を形成するとともに、前記第１シリサイド層と前記Ｓｉ層との界面に前記Ａｓを偏析させる工程と、
前記第１シリサイド層中にＰｔ元素を導入する工程と、
熱処理を用いて、前記Ｐｔ元素を前記Ｓｉ層まで拡散させて前記第１シリサイド層と前記Ｓｉ層との間に第２シリサイド層を形成するとともに、前記第２シリサイド層と前記Ｓｉ層との界面に前記Ａｓを偏析させる工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
イオン注入法を用いて、前記第１シリサイド層中に前記Ｐｔ元素を導入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１シリサイド層上にＰｔ層を堆積して熱処理を行うことにより、前記第１シリサイド層中に前記Ｐｔ元素を導入することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
Ｓｉ層と、
前記Ｓｉ層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を挟む前記Ｓｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第１シリサイド層と、
前記第１シリサイド層と前記Ｓｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第２シリサイド層と、
前記第２シリサイド層と前記Ｓｉ層との間に形成され、Ａｓを有するＳｉ界面層とを具備するｎ型ＭＩＳトランジスタを備えることを特徴とする半導体装置。
【請求項５】
前記第１シリサイド層と前記第２シリサイド層とは、同じ結晶配向性を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
Ｓｉ層と、
前記Ｓｉ層上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極を挟む前記Ｓｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第１シリサイド層と、
前記第１シリサイド層と前記Ｓｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第２シリサイド層と、
前記第２シリサイド層と前記Ｓｉ層との間に形成され、Ａｓを有するＳｉ界面層とを具備するｎ型ＭＩＳトランジスタと、
前記Ｓｉ層上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極を挟む前記Ｓｉ層表面に形成され、ＮｉシリサイドおよびＰｔ元素を有する第３シリサイド層と、
前記第３シリサイド層と前記Ｓｉ層との間に形成され、ＮｉシリサイドおよびＰｔシリサイドを有する第４シリサイド層とを具備するｐ型ＭＩＳトランジスタとを備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２００９−１４１２１４（Ｐ２００９−１４１２１４Ａ）
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願番号】特願２００７−３１７５０４（Ｐ２００７−３１７５０４）
【出願日】平成１９年１２月７日（２００７．１２．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年６月２５日（２００９．６．２５）
【国際特許分類】
【出願日】平成１９年１２月７日（２００７．１２．７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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