相補型p、及びnMOSFETトランジスタの製造方法、このトランジスタを包含する電子デバイス、及び少なくとも1つのこのデバイスを包含するプロセッサ
ゲート電極(14、28)によって制御されるチャネル(20、34)によって接続される金属ショットキーのソース電極(10、24)、及びドレイン電極(12、26)を有する相補型p、及びnMOSFETトランジスタ(3、4)を製造する方法であって、p、及びnトランジスタの双方のための単一のシリサイドからソース電極、及びドレイン電極を製造することと、相補型nトランジスタ(4)をマスクして、シリサイドと、pトランジスタのチャネル(20)との間の界面(22)における周期表のII族、及びIII族からの第1の不純物(21)を偏析することと、相補型pトランジスタ(3)をマスクして、シリサイドと、nトランジスタのチャネル(34)との間の界面(36)における周期表のV族、及びVI族からの第2の不純物(35)を偏析することと、を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体基板上に配置される金属ソースショットキー電極、及び金属ドレインショットキー電極を有し、それぞれのトランジスタのソース電極、及びドレイン電極が、ゲート電極によって制御されるチャネルで接続される相補型p、及びnMOSFETトランジスタの製造方法に関する。
【背景技術】
【0002】
また、本発明は、少なくとも1つのpトランジスタと、少なくとも1つのnトランジスタとを有する型式であって、それぞれのトランジスタが、金属ソースショットキー電極、及び金属ドレインショットキー電極を有し、シリコン基板上に配置されるシリサイドから形成され、それぞれのトランジスタのソース電極、及びドレイン電極が、ゲート電極によって制御されるチャネルで接続される電子デバイスに関する。
【0003】
また、この電子デバイスを包含するプロセッサに関する。
【0004】
米国特許第7052945号B2は、半導体基板上に配置される金属ソースショットキー電極、及び金属ドレインショットキー電極を有する相補型p、及びnMOSFETトランジスタを製造する方法を説明する。それぞれのpトランジスタのソース電極、及びドレイン電極の製造は、白金シリサイド、パラジウムシリサイド、又はイリジウムシリサイドから行われる。それぞれのnトランジスタのソース電極、及びドレイン電極の製造は、エルビウムなどの希土類ベースのシリサイドから行われる。それぞれのトランジスタのソース電極、及びドレイン電極は、チャネルで接続される。それぞれのpトランジスタのチャネルは、ヒ素、リン、及びアンチモンから構成されるグループからの元素によってドープされる。それぞれのnトランジスタのチャネルは、ホウ素、インジウム、及びガリウムから構成されるグループからの元素によってドープされる。この方法によって、pトランジスタ、及びnトランジスタの100ナノメータよりも小さい長さのチャネルを取得することが可能である。チャネルの長さは、チャネルによって接続されるソース電極、及びドレイン電極を分離する距離である。
【0005】
2005年に米国半導体工業会によって刊行された国際半導体テクノロジーロードマップ(International Technology Roadmap of Semiconductor, ITRS)2005による18nmのゲート長に対応するテクノロジノードのボトルネックを、以下に具体的に示す。
I:チャネルとの接合におけるドーパントの高い溶解度、及びソース電極、及びドレイン電極の張り出し部分(extensions)の非常に浅い深さ(Xj=5.1nm)
II:チャネルと、ソース電極、及びドレイン電極との間の接合における急激な濃度勾配(1nm/decadeより小さい)
III:非常に薄いシリサイドの厚さ(10nm)
IV:シリサイドを形成する間の低減されるシリコン消費(8.4nmより小さい)
V:シリサイドのスクエア当たりの非常に低い抵抗(10nmの厚さのシリサイドで15.8Ω/□)
VI:シリサイドと、チャネルとの間の界面におけるソース電極、及びドレイン電極の非常に低い比接触抵抗(specific contact resistance)(5.4x10-9Ω×cm2)
VII:低い合計接触抵抗(60〜80Ω×μm)
【0006】
米国特許第7052945号B2で説明される相補型p、及びnMOSFETトランジスタは、ボトルネックI、及びIIを防ぐことが可能である。ソースショットキー電極、及びドレインショットキー電極と、チャネルとの間の接合は、ドープされず、ボトルネックIII〜Vを防ぐことが可能である。シリサイドの厚さは、ソースショットキー電極、及びドレインショットキー電極のために制限されない。
【0007】
しかしながら、米国特許第7052945号B2で説明される相補型p、及びnMOSFETトランジスタは、0.2eV付近のショットキー障壁を有する。白金シリサイドから製造されるpチャネルのソース電極、及びドレイン電極では、ショットキー障壁は、実質的に0.15eVに等しくなる。イッテルビウム、エルビウムなどの希土類ベースから製造されるnチャネルのソース電極、及びドレイン電極ではそれぞれ、ショットキー障壁は、0.2eV、0.25eVに実質的に等しくなる。これらの比較的高いショットキー障壁では、上述の技術的なボトルネックVI、及びVIIを解決することは可能ではない。また、従来のアプローチを使用して製造されるMOSFETトランジスタ、すなわちチャネルと、ソース電極、及びドレイン電極との間に強くドープされた接合を有するトランジスタによって取得される性能に相当する性能を取得することは可能ではない。実際には、高い障壁によって、ソース電極、及びドレイン電極の十分な比接触抵抗を取得することが妨げられる。
【0008】
さらに、米国特許第7052945号B2で説明される相補型p、及びnMOSFETトランジスタを製造する方法は、希土類ベースのシリサイドを組み込んで、nトランジスタのソース電極、及びドレイン電極を製造するために、比較的複雑になる。希土類の組み込みは、酸素に非常に敏感であり、かつ超高真空において実行しなければならない。超高真空の用語は、非常に高い真空を示すために使用される。
【発明の概要】
【発明が解決しようとする課題】
【0009】
したがって、本発明は、ショットキーソース電極、及びショットキードレイン電極を有する相補型p、及びnMOSFETトランジスタの製造を著しく簡素化するとともに、ソース電極、及びドレイン電極の比接触抵抗を最小化するために、この相補型p、及びnMOSFETトランジスタのソース電極、及びドレイン電極のショットキー障壁を大幅に低減することを目的とする。
【課題を解決するための手段】
【0010】
そのためには、本発明は、
半導体基板上に配置されるpトランジスタ、及びnトランジスタの双方のための単一のシリサイドからソース電極、及びドレイン電極を製造することと、
シリサイドと、pトランジスタのチャネルとの間の界面における周期表のII族、及びIII族から第1の不純物を偏析(segregate)して、相補型nトランジスタをマスクしてpトランジスタのソース電極、及びドレイン電極を製造することと、
シリサイドと、nトランジスタのチャネルとの間の界面における周期表のV族、及びVI族から第2の不純物を偏析して、相補型pトランジスタをマスクしてnトランジスタのソース電極、及びドレイン電極を製造することと、
を有する上述の形式の製造方法に関する。
【0011】
他の実施形態に従うと、本発明に係る製造方法は、以下の特徴の1つ、又はいくつかを単独で、又はいくつがの技術的に可能な組み合わせで有する。
単一のシリサイドは、シリコンと、白金とを有する合金である。
単一のシリサイドは、ニッケルと、シリコンとを有する合金である。
本方法は、固体シリコン(solid silicon)、SOI(Silicon on Insulator)、SON(Silicon on Nothing)、及びゲルマニウムベースの基板から構成されるグループから、基板を選択することを含む。
本方法は、無歪チャネル(non-strained channel)、絶縁体上の歪みシリコン基板を使用することによる歪みチャネル、ソース区域、及びドレイン区域の選択エピタキシーにより歪みチャネル、歪み誘電材料の層を有するチャネル、フランジ状チャネル(flanged channel)、及びナノワイヤベースチャネルから構成されるグループから、そのチャネルを製造する技術を選択することを含む。
ベリリウム、マグネシウム、カルシウム、ストロンチウム、及びバリウムから構成されるII族の元素のリストから、pトランジスタのために第1の不純物を選択することを含む。
ホウ素、アルミニウム、ガリウム、及びインジウムから構成されるIII族の元素のリストから、pトランジスタのために第1の不純物を選択することを含む。
リン、ヒ素、及びアンチモンから構成されるV族の元素のリストから、nトランジスタのために第2の不純物を選択することを含む。
硫黄、セレン、及びテルルから構成されるVI族の元素のリストから、nトランジスタのために第2の不純物を選択することを含む。
偏析された第1の不純物、及び第2の不純物の濃度は、5×107/cm3と、5×1021/cm3との間である。
第1の不純物、及び第2の不純物のは、シリサイドへの注入、金属への注入、及びシリサイド前の注入から構成されるクループの中の注入によって実行される。
第1の不純物、及び第2の不純物の偏析は、シリサイドへの注入によって実行され、本方法は、
相補型nトランジスタをマスクして、周期表の元素のII族、及びIII族からの元素で形成される第1の不純物をシリサイドに注入するステップと、
相補型pトランジスタをマスクして、周期表の元素のV族、及びVI族からの元素で形成される第2の不純物をシリサイドに注入するステップと、
低温アニールによる活性化によって、シリサイドと、チャネルとの間の界面において、第1の不純物、及び第2の不純物を偏析するステップと、
を有し、第1の不純物、及び第2の不純物を偏析するステップの単一の活性化のためのアニーリング温度は、摂氏700度よりも低い。
【0012】
本発明の他の対象は、pトランジスタ、及びnトランジスタのソース電極、及びドレイン電極のための単一のシリサイドがあることを特徴とする上述の形式の電子デバイスである。pトランジスタのソース電極、及びドレイン電極は、シリサイドと、pトランジスタのチャネルとの間の界面において偏析される第1の不純物であって、周期表のII族、及びIII族の元素である第1の不純物を有することを特徴とする。そして、nトランジスタのソース電極、及びドレイン電極は、シリサイドと、nトランジスタのチャネルとの間の界面において偏析される第2の不純物であって、周期表のV族、及びVI族の元素である第2の不純物を有することを特徴とする。
【0013】
他の実施形態に従うと、本発明に係る電子デバイスは、以下の特徴を有する。
電子デバイスは、CMOSインバータ回路、論理ゲート、マルチプレクサ、揮発性メモリ、及び不揮発性メモリから構成されるグループに属する。
【0014】
本発明の他の対象は、先に規定した少なくとも1つの電子デバイスを含むことを特徴とするプロセッサである。
【発明の効果】
【0015】
本発明、及びその有利な点は、単なる一例として提供され、かつ添付した図面に関連して提供される以下の説明を読むことによって、より理解することになるであろう。
【図面の簡単な説明】
【0016】
【図1】本発明の第1の実施形態に従う、絶縁体基板上のシリコンであって、シリサイドは、シリコンフィルムの全てを消費していない電子デバイスの横断面を示す図である。
【図2】本発明の第1の実施形態に従う製造方法のゲート電極を形成するステップを示す図である。
【図3】本発明の第1の実施形態に従う製造方法のソース電極、及びドレイン電極の単一のシリサイドを形成するステップを示す図である。
【図4】本発明の第1の実施形態に従う製造方法において、pトランジスタのソース電極、及びドレイン電極のシリサイドにII族、又はIII族の不純物を注入するステップを示す図である。
【図5】本発明の第1の実施形態に従う製造方法において、nトランジスタのソース電極、及びドレイン電極のシリサイドにV族、又はVI族の不純物を注入するステップを示す図である。
【図6】本発明の第1の実施形態に従う製造方法において、低温アニーリングによる活性化によって、シリサイドと、pトランジスタ、及びnトランジスタのチャネルとの間の界面において不純物を偏析するステップを示す図である。
【図7】本発明の第1の実施形態に従って、相補型p、及びnMOSFETトランジスタにおいて、ドレイン電極の供給電圧の絶対値を0.1Vから1.6Vまで0.25Vずつ変化させて、ゲート電極の供給電圧の関数としてドレイン電流の変遷を示す曲線の組を示す図である。
【図8】本発明の第1の実施形態に従って、相補型p、及びnMOSFETトランジスタにおいて、ゲート電極の供給電圧の絶対値を0Vから2Vまで0.25Vずつ変化させて、ドレイン電極の供給電圧の関数としてドレイン電流の変遷を示す曲線の組を示す図である。
【図9】本発明の第1の実施形態に従って、アニーリング温度の関数としてホウ素不純物の偏析の後に、pトランジスタの正孔のショットキー障壁の変遷の結果を示す図である。
【図10】本発明の第1の実施形態に従って、アニーリング温度の関数としてヒ素不純物の偏析の後のnトランジスタの電子のショットキー障壁の変遷の結果を示す図である。
【図11】本発明の第2の実施形態に従って、アニーリング温度の関数として硫黄不純物の偏析の後のnトランジスタの電子のショットキー障壁の変遷の結果を示す図である。
【図12】本発明の第3の実施形態に従う、絶縁体基板上のシリコンであって、シリサイドは、シリコンフィルムの全てが消費されている電子デバイスの横断面を示す図である。
【図13】本発明の第3の実施形態に従う製造方法のソース電極、及びドレイン電極の単一のシリサイドを形成するステップを示す図である。
【図14】本発明の第4の実施形態に従う、固体シリコンの基板の電子デバイスの横断面を示す図である。
【発明を実施するための形態】
【0017】
図1において、電子デバイス2は、pMOSFETトランジスタ3と、相補型nMOSFETトランジスタ4とを有する。pMOSFETトランジスタ3は、nMOSFETトランジスタ4から絶縁体区域5によって、分離される。相補型MOSFETトランジスタ3、及び4は、半導体基板6上に製造される。説明される実施形態では、基板6は、シリコンオンインシュレータ(SOI)である。
【0018】
SOI基板6は、絶縁層8、及びシリコンの薄膜層9に連続的に覆われるシリコンウェハ7から形成される。絶縁層8は、シリカ(SiO2)の層などである。薄膜層9、すなわち活性層(active layer)は、30nmよりも薄い膜厚を有し、好適には2nmから15nmの間である。完全に空乏化した(depleted)活性層9は、5×1015〜5×1017cm-3程度にわずかにドープされる。ドープは、pMOSFETトランジスタ3は、p型であり、nMOSFETトランジスタ4は、n型である。
【0019】
pMOSFETトランジスタ3は、ソース電極10と、ドレイン電極12と、ゲート電極14とを有する。ゲート電極14は、ゲート絶縁層16、及びゲート電極14のいずれかの側面に配置される絶縁支柱(insulating struts)18とによって、他の構造から電気的に絶縁される。
【0020】
ソース電極10、及びドレイン電極12は、ゲート電極14に並べられる。ソース電極10、及びドレイン電極12は、チャネル20で接続される。ソース電極10、及びドレイン電極12のそれぞれにおいて、第1の不純物21は、一方では、対応する電極10、及び12と、チャネル20との間の界面領域22で偏析され、他方では、対応する電極10、及び12と、基板6との間で、偏析される。
【0021】
nMOSETトランジスタ4は、ソース電極24と、ドレイン電極26と、ゲート電極28とを有する。ゲート電極28は、絶縁ゲート層30と、ゲート電極28のいずれかの側面に配置される絶縁支柱32とによって、他の構造から電気的に絶縁される。
【0022】
ソース電極24、及びドレイン電極26は、ゲート電極28に並べられる。ソース電極24、及びドレイン電極26は、チャネル34で接続される。ソース電極24、及びドレイン電極26のそれぞれにおいて、第2の不純物35は、一方では、対応する電極24、及び26と、チャネル34との間の界面区域36で偏析され、他方では、対応する電極24、及び26と、基板6との間で、偏析される。
【0023】
pトランジスタ3、及びnトランジスタ4のソース電極10、及び24、並びにドレイン電極12、及び26は、金属ショットキー電極であり、単一のシリサイドから形成される。単一のシリサイドは、シリコンと、白金との合金(PtSi)などである。
【0024】
チャネル20、及び34はそれぞれ、不歪チャネルなどである。チャネル20、及び34はそれぞれ、対応するゲート電極14、及び28によって、オフモードと、オンモードとの間で制御できる。オフモードにおいて、ソース電極10、及び24と、ドレイン電極12、及び26との間のチャネル20、及び34を循環する電流は、実質的に零である。オンモードにおいて、電荷キャリアは、チャネル20、及び34において実質的に自由に移動する。電流は、ソース電極10、及び24からドレイン電極12、及び26に向かって循環する。
【0025】
チャネル20、及び34を構成するキャリアは、活性層9の主要なキャリアである。すなわち、nドープでは電子であり、pドープでは正孔である。
【0026】
ゲート電極14、及び28はそれぞれ、タングステンなどの金属で作られる。絶縁層16、及び30は、シリカ(SiO2)などの熱酸化(thermal oxide)で作られる。絶縁支柱18、及び32は、窒化ケイ素(SiN)などの誘電材料から作られる。
【0027】
pMOSFETトランジスタのそれぞれの界面区域22で偏析される第1の不純物21は、元素周期表のII族、及びIII族の元素である。上述の実施形態では、第1の不純物は、ホウ素である。
【0028】
nMOSFETトランジスタのそれぞれの界面区域36で偏析される第2の不純物35は、元素周期表のV族、及びVI族の元素である。上述の実施形態では、第2の不純物は、ヒ素である。
【0029】
偏析された不純物21、及び35の濃度は、5×107/cm3と5×1021/cm3との間であり、好適には、5×1020/cm3に等しい。
【0030】
ここで、電子デバイス2を製造する方法は、図2〜6を使用して説明される。
【0031】
製造方法は、絶縁区域5を形成し、トランジスタ3、及び4のp型、及びn型に従って活性層9をドープすることによって、SOIを製造することによって開始する。
【0032】
図2に示すように、対応するゲート電極14、及び28によって覆われる絶縁層16、及び30を形成することが続く。次いで、誘電支柱18、及び32は、等方性の蒸着、及び異方性のプラズマエッチングにより、対応するゲート電極のそれぞれの側面につくられる。
【0033】
図3に示すように、製造方法は、単一のシリサイドを形成するステップにより続けられる。単一のシリサイドは、ソース電極10、及び24、並びにドレイン電極12、及び26の区域において、シリコンと、白金との合金(PtSi)の基部から形成される。説明される実施形態において、基板6のシリコンの薄膜層9の膜厚は、シリサイドにより完全には消費(consume)されない。シリコンの高純度の層は、一方でソース電極10、及び24、並びにドレイン電極12、及び26の間の区域に残り、他方で絶縁層8に残る。シリサイドが形成されるとき、ソース電極10、及び24、並びにドレイン電極12、及び26の間の区域は、ゲート電極14、及び28に並べられる。
【0034】
図4〜6に示すように、説明される実施形態において、ソース電極10、及び24、並びにドレイン電極12、及び26と、チャネル20、及び34との間の界面における不純物21、及び35の偏析は、シリサイドへの注入(implantation to silicide、ITS)によって、実施される。
【0035】
図4に示すように、製造方法の次のステップにおいて、周期表のII族、及びIII族からの第1の不純物21を、ソース電極10、及びドレイン電極12の区域のシリサイドにイオン注入によって閉じ込める(confine)ことを含む。説明される実施形態において、区域10、及び12に注入される第1の不純物21は、ホウ素原子である。ゲート電極28とともに、ソース電極24、及びドレイン電極26の区域は、ホウ素である第1の不純物21が注入されないように、マスク38によって保護される。
【0036】
シリサイドの密度は、シリコンの密度の4倍であるので、イオン注入の間、ホウ素不純物21は、ソース電極10、及びドレイン電極12の区域のシリサイド層ですぐに停止する。金属ゲート電極14は、ソース電極10、及びドレイン電極12の区域の間に位置する活性層9の部分にホウ素不純物が到達しないように、イオン注入の間、スクリーンとしての機能を果たす。したがって、注入の後、ホウ素不純物21は、活性層9に到達している非常に少ない少数との関連で、主にソース電極10、及びドレイン電極12の区域に位置する。
【0037】
図5に示すように、製造方法の次のステップにおいて、周期表のV族、及びVI族からの第2の不純物35を、ソース電極24、及びドレイン電極26の区域のシリサイドにイオン注入によって閉じ込める。説明される実施形態において、区域24、及び26に注入される第2の不純物35は、ヒ素原子である。ゲート電極14とともに、ソース電極10、及びドレイン電極12の区域は、ヒ素である第2の不純物35が注入されないように、マスク42によって保護される。先に説明した第1の不純物21の注入ステップと同様に、シリサイドの密度は、シリコンの密度の4倍であり、かつ金属ゲート電極28のスクリーンの役割によって、ヒ素不純物35は、活性層9に到達している非常に少ない少数との関連で、主にソース電極24、及びドレイン電極26の区域に位置する。
【0038】
図6に示すように、電子デバイス2の製造方法の最後のステップは、低温アニーリングステップから構成され、先に注入された第1の不純物21、及び第2の不純物35を、一方でソース電極10、及び24、並びにドレイン電極12、及び26それぞれのシリサイドと、対応するチャネル20、及び34との界面において偏析し、他方でソース電極10、及び24、並びにドレイン電極12、及び26それぞれのシリサイドと、基板6との間で偏析する。アニーリング温度は、摂氏700度よりも低く、好適には摂氏600度に等しい。
【0039】
電子デバイス2の動作概念は、MOS蓄積トランジスタ(MOS accumulation transistor)の動作概念である。pMOSFETトランジスタのチャネル20を構成するキャリアは、正孔であり、nMOSFETトランジスタのチャネル34を構成するキャリアは、電子である。チャネル20、及び34それぞれの伝導は、それぞれのゲート電極14、及び28と、それぞれ対応するソース電極10、及び24との間に印加される供給電圧VGSで制御する。
【0040】
簡単にするために、それぞれのゲート電極14、及び28と、それぞれ対応するソース電極10、及び24との間に印加される供給電圧VGSは、ゲート電極14、及び28の供給電圧Vgと称する。それぞれのドレイン電極12、及び26と、それぞれ対応するソース電極10、及び24との間に印加される供給電圧VDSは、ゲート電極12、及び26の供給電圧Vdと称する。それぞれのドレイン電極12、及び26と、それぞれ対応するソース電極10、及び24との間を循環する電流IDSは、ドレイン電流Idと称する。
【0041】
図7、及び8において、MOSFETトランジスタ3、及び4で取得される電気的性能を説明する。ここで、タングステンゲート電極14、及び28のゲート長は、70nmに等しく、熱酸化絶縁層16、及び30の膜厚は、2.4nmに等しく、摂氏600度に等しいアニーリング温度が不純物21、及び35を活性化(activate)する。
【0042】
図7において、曲線50〜56は、pMOSFETトランジスタ3において、ドレイン電極12の供給電圧Vdを−0.1Vから−1.6Vまで0.25Vずつ変化させて、ゲート電極14の供給電圧Vgの関数としてドレイン電流Idの変遷を示す。したがって、曲線50、51、52、53、54、55、及び56はそれぞれ、供給電圧が−0.1V、−0.35V、−0.6V、−0.85V、−1.1V、−1.35V、及び−1.6Vに等しい。曲線60〜66は、nMOSFETトランジスタ4において、ドレイン電極26の供給電圧Vdを+0.1Vから+1.6Vまで0.25Vずつ変化させて、ゲート電極28の供給電圧Vgの関数としてドレイン電流Idの変遷を示す。したがって、曲線60、61、62、63、64、65、及び66はそれぞれ、供給電圧が+0.1V、+0.35V、+0.6V、+0.85V、+1.1V、+1.35V、及び+1.6Vに等しい。
【0043】
図8において、曲線70〜78は、pMOSFETトランジスタ3において、ゲート電極14の供給電圧Vgを0Vから−2Vまで0.25Vずつ変化させて、ドレイン電極12の供給電圧Vdの関数としてドレイン電流Idの変遷を示す。したがって、曲線70、71、72、73、74、75、76、77、及び78はそれぞれ、供給電圧が0V、−0.25V、−0.5V、−0.75V、−1V、−1.25V、−1.5V、−1.75V、及び−2Vに等しい。曲線80〜88は、nMOSFETトランジスタ4において、ゲート電極28の供給電圧Vgを0Vから+2Vまで0.25Vずつ変化させて、ドレイン電極12の供給電圧Vdの関数としてドレイン電流Idの変遷を示す。したがって、曲線80、81、82、83、84、85、86、87、及び88はそれぞれ、供給電圧が0V、+0.25V、+0.5V、+0.75V、+1V、+1.25V、+1.5V、+1.75V、及び+2Vに等しい。
【0044】
ゲート電極14、及び28と、ソース電極10、及び24との間に供給電圧がないとき、MOSFETトランジスタ3、及び4はそれぞれ、オフモードである。実際には、ゲート電極14、及び28の供給電圧Vgが0Vに近いとき、付加的な障壁が、ゲート電極14、及び28が発現させる電界効果により生成され、ソース電極10、及び24と、ドレイン電極12、及び26との間を電流Idが還流することを防止する。
【0045】
図7に示すように、pトランジスタ3では、ゲート電極14の供給電圧Vgが本質的に0Vに等しいとき、−0.1Vと、−1.6Vとの間の供給電圧Vdの値に関わらず、チャネル20を還流するドレイン電流Idは、3×10-9A/μmより小さい。図7に示すように、nトランジスタ4では、ゲート電極14の供給電圧Vgが本質的に0Vに等しいとき、供給電圧Vdが0.1Vに等しいと、チャネル34を還流するドレイン電流Idは、1×10-8A/μmに本質的に等しく、供給電圧Vdが+1.6Vに等しいと、約3×10-7A/μmの値に増加する。
【0046】
pトランジスタ3は、ゲート電極14と、ソース電極10との間が負の供給電圧Vgでオンモードである。nトランジスタ4は、ゲート電極28と、ソース電極24との間が正の供給電圧Vgでオンモードである。また、ゲート電極14、及び28それぞれの供給電圧Vgは、トランジスタ3、及び4それぞれがオンモードになるように、絶対値でしきい値Vthよりも大きくならなければならない。その結果、対応するチャネル20、及び34に存在する多数キャリアの伝導層は、ソース電極10、及び24をドレイン電極12、及び26に接続し、電流Idがチャネル20、及び34を還流することが可能になる。
【0047】
しきい値Vthは、ゲート電極14、及び28の材料に主に依存する。
【0048】
図8において、pトランジスタ3のしきい値Vthは、ドレイン電極12の供給電圧Vdに依存し、曲線73に対応する供給電圧、すなわち−0.75Vに実質的に等しくなる。nトランジスタ4のしきい値Vthは、ドレイン電極26の供給電圧Vdに依存し、曲線82に対応する供給電圧、すなわち+0.5Vに実質的に等しくなる。
【0049】
図7において曲線50、及び60で示すように、しきい値Vthは、過渡モードの傾きと、飽和モードの漸近線との間の交点のx軸に対応する。グラフでは、曲線50のしきい値電圧Vth 50は、実質的に−0.75Vに等しく、曲線60のしきい値電圧Vth 60は、実質的に+0.6Vに等しい。これらは、先に図8の曲線から推測された値に相当する。ドレイン電極12、及び26の供給電圧Vdが増加することによって、しきい値電圧Vthがわずかに減少することが図7、及び8から明らかになる。
【0050】
図7において、飽和モードでpトランジスタ3のチャネル20を還流するドレイン電流Idは実質的に、ドレイン電極12の供給電圧Vdが−0.1Vに等しいとき(曲線50)の3×10-5A/μmと、ドレイン電極12の供給電圧Vdが−1.6Vに等しいとき(曲線56)の4.4×10-4A/μmとの間である。飽和モードでnトランジスタ4のチャネル34を還流するドレイン電流Idは実質的に、ドレイン電極26の供給電圧Vdが0.1Vに等しいとき(曲線60)の4×10-5A/μmと、ドレイン電極26の供給電圧Vdが+1.6Vに等しいとき(曲線66)の7.1×10-4A/μmとの間である。
【0051】
図7に示すように、pトランジスタ3のしきい値での傾きは、12decade/Vに実質的に等しく、nトランジスタ4のしきい値での傾きは、9decade/Vに実質的に等しい。
【0052】
オンモードでは、ゲート電極14、及び28の供給電圧Vgの絶対値が、しきい値Vthよりも大きいとき、静電的な障壁は、消失し、残りのショットキー障壁が、チャネル20、及び34におけるキャリアの強い蓄積のために、弱くなる。次いで、理想的には0eVに近い小さなショットキー障壁は、ショットキーソーストランジスタ10、及び24、並びにショットキードレイントランジスタ12、及び26を有するMOSFETトランジスタ3、及び4において、良好な電気的な性能を取得するために優勢になる。
【0053】
図9において、アニーリング温度の関数としてpMOSFETトランジスタ3のショットキー障壁の変遷を示す。アニーリング温度が摂氏500度の温度まで上昇したとき、正孔のショットキー障壁は、大幅に減少する。摂氏500度を超えるアニーリング温度では、正孔のショットキー障壁は、摂氏500度に等しいアニーリング温度での0.08eVから摂氏700度に等しいアニーリング温度での0.065eVまでわずかに減少する。したがって、好適には、アニーリング温度は、摂氏500度になるであろう。
【0054】
図10において、アニーリング温度の関数としてnMOSFETトランジスタ4のショットキー障壁の変遷は、アニーリング温度が摂氏600度に増加したときに、電子のショットキー障壁において非常に明確な減少が示される。摂氏600度を超えるアニーリング温度では、電子のショットキー障壁は、摂氏600度に等しいアニーリング温度での0.075eVから摂氏700度に等しいアニーリング温度での0.07eVまでわずかに減少する。したがって、好適には、アニーリング温度は、摂氏600度になるであろう。
【0055】
このように、不純物を偏析するステップは、摂氏700度よりも低く、好適には摂氏600度に等しい低いアニーリング温度でpMOSFETトランジスタ3、及びnMOSFETトランジスタ4のユニークなステップで実行される。
【0056】
有利には、本発明に従う電子デバイス2は、図7、及び8を使用して先に説明したように、より良好なレベルの電子的な性能を取得することが可能である。
【0057】
有利には、本発明に従う電子デバイス2は、相補型p、及びnMOSFETトランジスタ3、及び4のソース電極10、及び24、並びにドレイン電極12、及び26のショットキー障壁を著しく減少することが可能である。
【0058】
pMOSFETトランジスタ3において、0.08eVよりも低いショットキー障壁は、摂氏500度以上のアニーリング温度で取得される。これは、従来のpMOSFETトランジスタのショットキー障壁の典型的な値である約0.15eVを著しく下回る。
【0059】
nMOSFETトランジスタ4において、0.075eVよりも低いショットキー障壁は、摂氏600度以上のアニーリング温度で取得される。これは、従来のnMOSFETトランジスタのショットキー障壁の典型的な値である0.0.2eV〜15eVを著しく下回る。
【0060】
本発明に従う製造方法において、有利には、シリサイドを形成するステップは、著しく簡素化される。つまり、単一のシリサイドが、単一のステップを介して形成されるが、2つの異なるシリサイドを使用する従来の製造方法は、シリサイドを形成するいくつかのステップを含む。すなわち、2つの型のシリサイドそれぞれのための、蒸着ステップ、活性化ステップ、及び固有の選択的な除去ステップである。これは、本発明に従う製造方法よりも著しく複雑である。
【0061】
有利には、本発明に従う製造方法は、nトランジスタ4のシリサイドに希土類を組み入れる必要がない。これによりシリサイドを形成するステップが単純化され、超真空において実行する必要がない。
【0062】
図11において、第2の実施形態を示す。ここで、先に説明した実施形態と類似する構成要素には、同一の符号を使用されて示される。
【0063】
第2の実施形態に従うと、nMOSFETトランジスタ4のソース電極24、及びドレイン電極26の区域に閉じ込められる第2の不純物35は、硫黄原子である。硫黄は、二重ドナー(double donor)であり、周期表のVI族に属する。
【0064】
図11において、アニーリング温度の関数としてのnMOSFETトランジスタ4のショットキー障壁の変遷は、アニーリング温度が摂氏500度に上昇したときに、電子のショットキー障壁の非常に明確な減少が示される。摂氏500度に等しいアニーリング温度では、ショットキー障壁は、0.1eVに実質的に等しくなる。したがって、好適的には、nMOSFETトランジスタのアニーリング温度は、摂氏500度に等しくなるであろう。
【0065】
このように、第2の実施形態に従うと、不純物を偏析するステップは、摂氏700度よりも低く、好適には摂氏500度の低アニーリング温度で、pMOSFETトランジスタ3、及びnMOSFETトランジスタ4にのみ実施される。
【0066】
第2の実施形態の工程は、第1の実施形態の工程と同一であるので、再び説明しない。
【0067】
有利には、本発明に従う電子デバイス2は、周期表のVI族の二重ドナーで構成される不純物を偏析することによって、MOSFETトランジスタ4のソース電極24、及びドレイン電極26のショットキー障壁を著しく減少することができる。
【0068】
同様に有利には、本発明に従う電子デバイス2は、周期表のII族の二重アクセプタで構成される不純物を偏析することによって、MOSFETトランジスタ3のソース電極10、及びドレイン電極12のショットキー障壁を著しく減少することができる。
【0069】
図12、及び13において、第3の実施形態を示す。ここで、先に説明した実施形態と類似する構成要素には、同一の符号を使用されて示される。
【0070】
図12において、電子デバイスのpトランジスタ3、及びnトランジスタ4のソース電極10、及び24、並びにドレイン電極12、及び26は、SOI基板6の絶縁層8と接触する。
【0071】
実際には、製造方法は、第1の実施形態で説明した製造方法と、図13に示すシリサイドを形成するステップで異なる。この第3の実施形態で単一のシリサイドを形成するステップの間、シリサイドは、ソース電極10、及び24、並びにドレイン電極12、及び26の区域に位置するシリコンの全ての活性層9を消費する。したがって、単一のシリサイドを形成した後、ソース電極10、及び24、並びにドレイン電極12、及び26は、SOI基板6のシリカ絶縁層8に接触する。弱くドープされた活性層9は、ゲート電極14、及び28の下に位置する区域に存在したままである。
【0072】
第3の実施形態の工程は、第1の実施形態の工程と同一であるので、再び説明しない。
【0073】
図14において、第4の実施形態を示す。ここで、先に説明した実施形態と類似する構成要素には、同一の符号を使用されて示される。
【0074】
電子デバイス2のpMOSFETトランジスタ3、及びnMOSFETトランジスタ4は、固体シリコン基板6の上に製造される。MOSFETトランジスタ3、及び4はそれぞれ、固体シリコン基板6の上部に、井戸(well)とも称されるわずかにドープされた活性層9を有する。ドープの濃度は、1015〜1017cm-3に近い。井戸9のドーピングは、pMOSFETトランジスタ3でn型であり、nMOSFETトランジスタ4でp型である。
【0075】
絶縁域5の深さは、pMOSFETトランジスタ3の井戸9の正孔の移動が、nMOSFETトランジスタ4に向かうことを妨げることができる。反対にnMOSFETトランジスタ4の井戸9の正孔の移動が、pMOSFETトランジスタ3に向かうことを妨げることができる。
【0076】
第4の実施形態の工程は、デプレッションMOSトランジスタの公知の工程と同一である。
【0077】
他の実施形態に従うと、基板6は、SON基板である。
【0078】
他の実施形態に従うと、基板6は、ゲルマニウムベースの基板である。
【0079】
他の実施形態に従うと、ゲート電極14は、ポリシリコンで作られる。
【0080】
他の実施形態に従うと、絶縁層16、及び30は、酸化ハフニウム(HfO2)、酸化ハフニウムのケイ酸塩(HFOSi)、又はランタンアルミナ(LaAlO3)などの高い誘電係数を有する誘電材料(HK)で作られる。
【0081】
他の実施形態に従うと、ソース電極10、及び24、並びにドレイン電極12、及び26と、チャネル20、及び34の間の界面における不純物21、及び35の偏析は、いずれの基板の形式において、金属への注入(implantation to metal、ITM)で実施される。
【0082】
金属への注入は、イオン注入によって、金属への不純物21、及び35を閉じ込めて、次いで、シリサイドを形成するステップの間に行われる活性化を介して、シリサイドと、対応するチャネル20、及び34との間の界面を偏析する不純物21、及び35を有する。
【0083】
他の実施形態に従うと、ソース電極10、及び24、並びにドレイン電極12、及び26と、チャネル20、及び34の間の界面における不純物21、及び35の偏析は、いずれの基板の形式において、シリサイド前注入(implantation before silicide、IBS)で実施される。
【0084】
シリサイド前注入は、基板6の上部面に近接して位置する基板6のシリコン薄膜を介して不純物21、及び35を注入して、次いで、注入した層の全ての薄膜を消費するために、ソース電極10、及び24、並びにドレイン電極12、及び26の単一のシリサイドを形成する。不純物21、及び35は、シリサイドと、界面20、及び34との間の界面でシリサイドを形成するステップの間に偏析される。
【0085】
他の実施形態に従うと、単一のシリサイドは、シリコンの白金の合金である。
【0086】
他の実施形態に従うと、単一のシリサイドは、ニッケルと、シリコンとを有する合金である。
【0087】
他の実施形態に従うと、アルミニウム、ゲルマニウム、又はインジウムの第1の不純物21は、シリサイドと、チャネル20との間の界面で偏析されて、pMOSFETトランジスタ3のソース電極10、及びドレイン電極12を製造する。
【0088】
他の実施形態に従うと、ベリリウム、カルシウム、ストロンチウム、及びバリウムの第1の不純物21は、シリサイドと、チャネル20との間の界面で偏析されて、pMOSFETトランジスタ3のソース電極10、及びドレイン電極12を製造する。
【0089】
他の実施形態に従うと、リン、又はアンチモンの第2の不純物35は、シリサイドと、チャネル34との間の界面で偏析されて、nMOSFETトランジスタ4のソース電極24、及びドレイン電極26を製造する。
【0090】
他の実施形態に従うと、セレン、又はテルルの第2の不純物35は、シリサイドと、チャネル34との間の界面で偏析されて、nMOSFETトランジスタ4のソース電極24、及びドレイン電極26を製造する。
【0091】
他の実施形態に従うと、チャネル20、及び34は、歪みSilicon-on-Insulator(strain Silicon-on-Insulator、sSOI)基板を使用して作られる歪みチャネルである。
【0092】
他の実施形態に従うと、チャネル20、及び34は、ソース電極10、及び24、並びにドレイン電極12、及び26の区域の選択エピタキシーにより作られる歪みチャネルである。
【0093】
他の実施形態に従うと、チャネル20、及び34は、歪んだ窒化物、又は歪んだ酸化物の層などの誘電材料の歪み層を使用して作られる歪みチャネルである。
【0094】
他の実施形態に従うと、チャネル20、及び34は、フランジ状チャネル(flanged channel)である。
【0095】
他の実施形態に従うと、チャネル20、及び34は、ナノワイヤベースチャネルである。
【0096】
このように、本発明に従う電子デバイスは、それぞれのトランジスタのソース電極、及びドレイン電極のショットキー障壁が著しく低減されるために、pMOSFETトランジスタ、及びnMOSFETトランジスタそれぞれのソース電極、及びドレイン電極の比接触抵抗を最小化することが可能であることが理解される。
【0097】
また、本発明に従う電子デバイスの製造方法は、単一のシリサイドを使用して相補型p、及びnMOSFETトランジスタのソース電極、及びドレイン電極をつくることによって、顕著に簡素化されることが理解される。また、希土類のグループの元素を有しないシリサイドを使用することも、本発明に係る製造方法の簡素化に貢献する。
【技術分野】
【0001】
本発明は、半導体基板上に配置される金属ソースショットキー電極、及び金属ドレインショットキー電極を有し、それぞれのトランジスタのソース電極、及びドレイン電極が、ゲート電極によって制御されるチャネルで接続される相補型p、及びnMOSFETトランジスタの製造方法に関する。
【背景技術】
【0002】
また、本発明は、少なくとも1つのpトランジスタと、少なくとも1つのnトランジスタとを有する型式であって、それぞれのトランジスタが、金属ソースショットキー電極、及び金属ドレインショットキー電極を有し、シリコン基板上に配置されるシリサイドから形成され、それぞれのトランジスタのソース電極、及びドレイン電極が、ゲート電極によって制御されるチャネルで接続される電子デバイスに関する。
【0003】
また、この電子デバイスを包含するプロセッサに関する。
【0004】
米国特許第7052945号B2は、半導体基板上に配置される金属ソースショットキー電極、及び金属ドレインショットキー電極を有する相補型p、及びnMOSFETトランジスタを製造する方法を説明する。それぞれのpトランジスタのソース電極、及びドレイン電極の製造は、白金シリサイド、パラジウムシリサイド、又はイリジウムシリサイドから行われる。それぞれのnトランジスタのソース電極、及びドレイン電極の製造は、エルビウムなどの希土類ベースのシリサイドから行われる。それぞれのトランジスタのソース電極、及びドレイン電極は、チャネルで接続される。それぞれのpトランジスタのチャネルは、ヒ素、リン、及びアンチモンから構成されるグループからの元素によってドープされる。それぞれのnトランジスタのチャネルは、ホウ素、インジウム、及びガリウムから構成されるグループからの元素によってドープされる。この方法によって、pトランジスタ、及びnトランジスタの100ナノメータよりも小さい長さのチャネルを取得することが可能である。チャネルの長さは、チャネルによって接続されるソース電極、及びドレイン電極を分離する距離である。
【0005】
2005年に米国半導体工業会によって刊行された国際半導体テクノロジーロードマップ(International Technology Roadmap of Semiconductor, ITRS)2005による18nmのゲート長に対応するテクノロジノードのボトルネックを、以下に具体的に示す。
I:チャネルとの接合におけるドーパントの高い溶解度、及びソース電極、及びドレイン電極の張り出し部分(extensions)の非常に浅い深さ(Xj=5.1nm)
II:チャネルと、ソース電極、及びドレイン電極との間の接合における急激な濃度勾配(1nm/decadeより小さい)
III:非常に薄いシリサイドの厚さ(10nm)
IV:シリサイドを形成する間の低減されるシリコン消費(8.4nmより小さい)
V:シリサイドのスクエア当たりの非常に低い抵抗(10nmの厚さのシリサイドで15.8Ω/□)
VI:シリサイドと、チャネルとの間の界面におけるソース電極、及びドレイン電極の非常に低い比接触抵抗(specific contact resistance)(5.4x10-9Ω×cm2)
VII:低い合計接触抵抗(60〜80Ω×μm)
【0006】
米国特許第7052945号B2で説明される相補型p、及びnMOSFETトランジスタは、ボトルネックI、及びIIを防ぐことが可能である。ソースショットキー電極、及びドレインショットキー電極と、チャネルとの間の接合は、ドープされず、ボトルネックIII〜Vを防ぐことが可能である。シリサイドの厚さは、ソースショットキー電極、及びドレインショットキー電極のために制限されない。
【0007】
しかしながら、米国特許第7052945号B2で説明される相補型p、及びnMOSFETトランジスタは、0.2eV付近のショットキー障壁を有する。白金シリサイドから製造されるpチャネルのソース電極、及びドレイン電極では、ショットキー障壁は、実質的に0.15eVに等しくなる。イッテルビウム、エルビウムなどの希土類ベースから製造されるnチャネルのソース電極、及びドレイン電極ではそれぞれ、ショットキー障壁は、0.2eV、0.25eVに実質的に等しくなる。これらの比較的高いショットキー障壁では、上述の技術的なボトルネックVI、及びVIIを解決することは可能ではない。また、従来のアプローチを使用して製造されるMOSFETトランジスタ、すなわちチャネルと、ソース電極、及びドレイン電極との間に強くドープされた接合を有するトランジスタによって取得される性能に相当する性能を取得することは可能ではない。実際には、高い障壁によって、ソース電極、及びドレイン電極の十分な比接触抵抗を取得することが妨げられる。
【0008】
さらに、米国特許第7052945号B2で説明される相補型p、及びnMOSFETトランジスタを製造する方法は、希土類ベースのシリサイドを組み込んで、nトランジスタのソース電極、及びドレイン電極を製造するために、比較的複雑になる。希土類の組み込みは、酸素に非常に敏感であり、かつ超高真空において実行しなければならない。超高真空の用語は、非常に高い真空を示すために使用される。
【発明の概要】
【発明が解決しようとする課題】
【0009】
したがって、本発明は、ショットキーソース電極、及びショットキードレイン電極を有する相補型p、及びnMOSFETトランジスタの製造を著しく簡素化するとともに、ソース電極、及びドレイン電極の比接触抵抗を最小化するために、この相補型p、及びnMOSFETトランジスタのソース電極、及びドレイン電極のショットキー障壁を大幅に低減することを目的とする。
【課題を解決するための手段】
【0010】
そのためには、本発明は、
半導体基板上に配置されるpトランジスタ、及びnトランジスタの双方のための単一のシリサイドからソース電極、及びドレイン電極を製造することと、
シリサイドと、pトランジスタのチャネルとの間の界面における周期表のII族、及びIII族から第1の不純物を偏析(segregate)して、相補型nトランジスタをマスクしてpトランジスタのソース電極、及びドレイン電極を製造することと、
シリサイドと、nトランジスタのチャネルとの間の界面における周期表のV族、及びVI族から第2の不純物を偏析して、相補型pトランジスタをマスクしてnトランジスタのソース電極、及びドレイン電極を製造することと、
を有する上述の形式の製造方法に関する。
【0011】
他の実施形態に従うと、本発明に係る製造方法は、以下の特徴の1つ、又はいくつかを単独で、又はいくつがの技術的に可能な組み合わせで有する。
単一のシリサイドは、シリコンと、白金とを有する合金である。
単一のシリサイドは、ニッケルと、シリコンとを有する合金である。
本方法は、固体シリコン(solid silicon)、SOI(Silicon on Insulator)、SON(Silicon on Nothing)、及びゲルマニウムベースの基板から構成されるグループから、基板を選択することを含む。
本方法は、無歪チャネル(non-strained channel)、絶縁体上の歪みシリコン基板を使用することによる歪みチャネル、ソース区域、及びドレイン区域の選択エピタキシーにより歪みチャネル、歪み誘電材料の層を有するチャネル、フランジ状チャネル(flanged channel)、及びナノワイヤベースチャネルから構成されるグループから、そのチャネルを製造する技術を選択することを含む。
ベリリウム、マグネシウム、カルシウム、ストロンチウム、及びバリウムから構成されるII族の元素のリストから、pトランジスタのために第1の不純物を選択することを含む。
ホウ素、アルミニウム、ガリウム、及びインジウムから構成されるIII族の元素のリストから、pトランジスタのために第1の不純物を選択することを含む。
リン、ヒ素、及びアンチモンから構成されるV族の元素のリストから、nトランジスタのために第2の不純物を選択することを含む。
硫黄、セレン、及びテルルから構成されるVI族の元素のリストから、nトランジスタのために第2の不純物を選択することを含む。
偏析された第1の不純物、及び第2の不純物の濃度は、5×107/cm3と、5×1021/cm3との間である。
第1の不純物、及び第2の不純物のは、シリサイドへの注入、金属への注入、及びシリサイド前の注入から構成されるクループの中の注入によって実行される。
第1の不純物、及び第2の不純物の偏析は、シリサイドへの注入によって実行され、本方法は、
相補型nトランジスタをマスクして、周期表の元素のII族、及びIII族からの元素で形成される第1の不純物をシリサイドに注入するステップと、
相補型pトランジスタをマスクして、周期表の元素のV族、及びVI族からの元素で形成される第2の不純物をシリサイドに注入するステップと、
低温アニールによる活性化によって、シリサイドと、チャネルとの間の界面において、第1の不純物、及び第2の不純物を偏析するステップと、
を有し、第1の不純物、及び第2の不純物を偏析するステップの単一の活性化のためのアニーリング温度は、摂氏700度よりも低い。
【0012】
本発明の他の対象は、pトランジスタ、及びnトランジスタのソース電極、及びドレイン電極のための単一のシリサイドがあることを特徴とする上述の形式の電子デバイスである。pトランジスタのソース電極、及びドレイン電極は、シリサイドと、pトランジスタのチャネルとの間の界面において偏析される第1の不純物であって、周期表のII族、及びIII族の元素である第1の不純物を有することを特徴とする。そして、nトランジスタのソース電極、及びドレイン電極は、シリサイドと、nトランジスタのチャネルとの間の界面において偏析される第2の不純物であって、周期表のV族、及びVI族の元素である第2の不純物を有することを特徴とする。
【0013】
他の実施形態に従うと、本発明に係る電子デバイスは、以下の特徴を有する。
電子デバイスは、CMOSインバータ回路、論理ゲート、マルチプレクサ、揮発性メモリ、及び不揮発性メモリから構成されるグループに属する。
【0014】
本発明の他の対象は、先に規定した少なくとも1つの電子デバイスを含むことを特徴とするプロセッサである。
【発明の効果】
【0015】
本発明、及びその有利な点は、単なる一例として提供され、かつ添付した図面に関連して提供される以下の説明を読むことによって、より理解することになるであろう。
【図面の簡単な説明】
【0016】
【図1】本発明の第1の実施形態に従う、絶縁体基板上のシリコンであって、シリサイドは、シリコンフィルムの全てを消費していない電子デバイスの横断面を示す図である。
【図2】本発明の第1の実施形態に従う製造方法のゲート電極を形成するステップを示す図である。
【図3】本発明の第1の実施形態に従う製造方法のソース電極、及びドレイン電極の単一のシリサイドを形成するステップを示す図である。
【図4】本発明の第1の実施形態に従う製造方法において、pトランジスタのソース電極、及びドレイン電極のシリサイドにII族、又はIII族の不純物を注入するステップを示す図である。
【図5】本発明の第1の実施形態に従う製造方法において、nトランジスタのソース電極、及びドレイン電極のシリサイドにV族、又はVI族の不純物を注入するステップを示す図である。
【図6】本発明の第1の実施形態に従う製造方法において、低温アニーリングによる活性化によって、シリサイドと、pトランジスタ、及びnトランジスタのチャネルとの間の界面において不純物を偏析するステップを示す図である。
【図7】本発明の第1の実施形態に従って、相補型p、及びnMOSFETトランジスタにおいて、ドレイン電極の供給電圧の絶対値を0.1Vから1.6Vまで0.25Vずつ変化させて、ゲート電極の供給電圧の関数としてドレイン電流の変遷を示す曲線の組を示す図である。
【図8】本発明の第1の実施形態に従って、相補型p、及びnMOSFETトランジスタにおいて、ゲート電極の供給電圧の絶対値を0Vから2Vまで0.25Vずつ変化させて、ドレイン電極の供給電圧の関数としてドレイン電流の変遷を示す曲線の組を示す図である。
【図9】本発明の第1の実施形態に従って、アニーリング温度の関数としてホウ素不純物の偏析の後に、pトランジスタの正孔のショットキー障壁の変遷の結果を示す図である。
【図10】本発明の第1の実施形態に従って、アニーリング温度の関数としてヒ素不純物の偏析の後のnトランジスタの電子のショットキー障壁の変遷の結果を示す図である。
【図11】本発明の第2の実施形態に従って、アニーリング温度の関数として硫黄不純物の偏析の後のnトランジスタの電子のショットキー障壁の変遷の結果を示す図である。
【図12】本発明の第3の実施形態に従う、絶縁体基板上のシリコンであって、シリサイドは、シリコンフィルムの全てが消費されている電子デバイスの横断面を示す図である。
【図13】本発明の第3の実施形態に従う製造方法のソース電極、及びドレイン電極の単一のシリサイドを形成するステップを示す図である。
【図14】本発明の第4の実施形態に従う、固体シリコンの基板の電子デバイスの横断面を示す図である。
【発明を実施するための形態】
【0017】
図1において、電子デバイス2は、pMOSFETトランジスタ3と、相補型nMOSFETトランジスタ4とを有する。pMOSFETトランジスタ3は、nMOSFETトランジスタ4から絶縁体区域5によって、分離される。相補型MOSFETトランジスタ3、及び4は、半導体基板6上に製造される。説明される実施形態では、基板6は、シリコンオンインシュレータ(SOI)である。
【0018】
SOI基板6は、絶縁層8、及びシリコンの薄膜層9に連続的に覆われるシリコンウェハ7から形成される。絶縁層8は、シリカ(SiO2)の層などである。薄膜層9、すなわち活性層(active layer)は、30nmよりも薄い膜厚を有し、好適には2nmから15nmの間である。完全に空乏化した(depleted)活性層9は、5×1015〜5×1017cm-3程度にわずかにドープされる。ドープは、pMOSFETトランジスタ3は、p型であり、nMOSFETトランジスタ4は、n型である。
【0019】
pMOSFETトランジスタ3は、ソース電極10と、ドレイン電極12と、ゲート電極14とを有する。ゲート電極14は、ゲート絶縁層16、及びゲート電極14のいずれかの側面に配置される絶縁支柱(insulating struts)18とによって、他の構造から電気的に絶縁される。
【0020】
ソース電極10、及びドレイン電極12は、ゲート電極14に並べられる。ソース電極10、及びドレイン電極12は、チャネル20で接続される。ソース電極10、及びドレイン電極12のそれぞれにおいて、第1の不純物21は、一方では、対応する電極10、及び12と、チャネル20との間の界面領域22で偏析され、他方では、対応する電極10、及び12と、基板6との間で、偏析される。
【0021】
nMOSETトランジスタ4は、ソース電極24と、ドレイン電極26と、ゲート電極28とを有する。ゲート電極28は、絶縁ゲート層30と、ゲート電極28のいずれかの側面に配置される絶縁支柱32とによって、他の構造から電気的に絶縁される。
【0022】
ソース電極24、及びドレイン電極26は、ゲート電極28に並べられる。ソース電極24、及びドレイン電極26は、チャネル34で接続される。ソース電極24、及びドレイン電極26のそれぞれにおいて、第2の不純物35は、一方では、対応する電極24、及び26と、チャネル34との間の界面区域36で偏析され、他方では、対応する電極24、及び26と、基板6との間で、偏析される。
【0023】
pトランジスタ3、及びnトランジスタ4のソース電極10、及び24、並びにドレイン電極12、及び26は、金属ショットキー電極であり、単一のシリサイドから形成される。単一のシリサイドは、シリコンと、白金との合金(PtSi)などである。
【0024】
チャネル20、及び34はそれぞれ、不歪チャネルなどである。チャネル20、及び34はそれぞれ、対応するゲート電極14、及び28によって、オフモードと、オンモードとの間で制御できる。オフモードにおいて、ソース電極10、及び24と、ドレイン電極12、及び26との間のチャネル20、及び34を循環する電流は、実質的に零である。オンモードにおいて、電荷キャリアは、チャネル20、及び34において実質的に自由に移動する。電流は、ソース電極10、及び24からドレイン電極12、及び26に向かって循環する。
【0025】
チャネル20、及び34を構成するキャリアは、活性層9の主要なキャリアである。すなわち、nドープでは電子であり、pドープでは正孔である。
【0026】
ゲート電極14、及び28はそれぞれ、タングステンなどの金属で作られる。絶縁層16、及び30は、シリカ(SiO2)などの熱酸化(thermal oxide)で作られる。絶縁支柱18、及び32は、窒化ケイ素(SiN)などの誘電材料から作られる。
【0027】
pMOSFETトランジスタのそれぞれの界面区域22で偏析される第1の不純物21は、元素周期表のII族、及びIII族の元素である。上述の実施形態では、第1の不純物は、ホウ素である。
【0028】
nMOSFETトランジスタのそれぞれの界面区域36で偏析される第2の不純物35は、元素周期表のV族、及びVI族の元素である。上述の実施形態では、第2の不純物は、ヒ素である。
【0029】
偏析された不純物21、及び35の濃度は、5×107/cm3と5×1021/cm3との間であり、好適には、5×1020/cm3に等しい。
【0030】
ここで、電子デバイス2を製造する方法は、図2〜6を使用して説明される。
【0031】
製造方法は、絶縁区域5を形成し、トランジスタ3、及び4のp型、及びn型に従って活性層9をドープすることによって、SOIを製造することによって開始する。
【0032】
図2に示すように、対応するゲート電極14、及び28によって覆われる絶縁層16、及び30を形成することが続く。次いで、誘電支柱18、及び32は、等方性の蒸着、及び異方性のプラズマエッチングにより、対応するゲート電極のそれぞれの側面につくられる。
【0033】
図3に示すように、製造方法は、単一のシリサイドを形成するステップにより続けられる。単一のシリサイドは、ソース電極10、及び24、並びにドレイン電極12、及び26の区域において、シリコンと、白金との合金(PtSi)の基部から形成される。説明される実施形態において、基板6のシリコンの薄膜層9の膜厚は、シリサイドにより完全には消費(consume)されない。シリコンの高純度の層は、一方でソース電極10、及び24、並びにドレイン電極12、及び26の間の区域に残り、他方で絶縁層8に残る。シリサイドが形成されるとき、ソース電極10、及び24、並びにドレイン電極12、及び26の間の区域は、ゲート電極14、及び28に並べられる。
【0034】
図4〜6に示すように、説明される実施形態において、ソース電極10、及び24、並びにドレイン電極12、及び26と、チャネル20、及び34との間の界面における不純物21、及び35の偏析は、シリサイドへの注入(implantation to silicide、ITS)によって、実施される。
【0035】
図4に示すように、製造方法の次のステップにおいて、周期表のII族、及びIII族からの第1の不純物21を、ソース電極10、及びドレイン電極12の区域のシリサイドにイオン注入によって閉じ込める(confine)ことを含む。説明される実施形態において、区域10、及び12に注入される第1の不純物21は、ホウ素原子である。ゲート電極28とともに、ソース電極24、及びドレイン電極26の区域は、ホウ素である第1の不純物21が注入されないように、マスク38によって保護される。
【0036】
シリサイドの密度は、シリコンの密度の4倍であるので、イオン注入の間、ホウ素不純物21は、ソース電極10、及びドレイン電極12の区域のシリサイド層ですぐに停止する。金属ゲート電極14は、ソース電極10、及びドレイン電極12の区域の間に位置する活性層9の部分にホウ素不純物が到達しないように、イオン注入の間、スクリーンとしての機能を果たす。したがって、注入の後、ホウ素不純物21は、活性層9に到達している非常に少ない少数との関連で、主にソース電極10、及びドレイン電極12の区域に位置する。
【0037】
図5に示すように、製造方法の次のステップにおいて、周期表のV族、及びVI族からの第2の不純物35を、ソース電極24、及びドレイン電極26の区域のシリサイドにイオン注入によって閉じ込める。説明される実施形態において、区域24、及び26に注入される第2の不純物35は、ヒ素原子である。ゲート電極14とともに、ソース電極10、及びドレイン電極12の区域は、ヒ素である第2の不純物35が注入されないように、マスク42によって保護される。先に説明した第1の不純物21の注入ステップと同様に、シリサイドの密度は、シリコンの密度の4倍であり、かつ金属ゲート電極28のスクリーンの役割によって、ヒ素不純物35は、活性層9に到達している非常に少ない少数との関連で、主にソース電極24、及びドレイン電極26の区域に位置する。
【0038】
図6に示すように、電子デバイス2の製造方法の最後のステップは、低温アニーリングステップから構成され、先に注入された第1の不純物21、及び第2の不純物35を、一方でソース電極10、及び24、並びにドレイン電極12、及び26それぞれのシリサイドと、対応するチャネル20、及び34との界面において偏析し、他方でソース電極10、及び24、並びにドレイン電極12、及び26それぞれのシリサイドと、基板6との間で偏析する。アニーリング温度は、摂氏700度よりも低く、好適には摂氏600度に等しい。
【0039】
電子デバイス2の動作概念は、MOS蓄積トランジスタ(MOS accumulation transistor)の動作概念である。pMOSFETトランジスタのチャネル20を構成するキャリアは、正孔であり、nMOSFETトランジスタのチャネル34を構成するキャリアは、電子である。チャネル20、及び34それぞれの伝導は、それぞれのゲート電極14、及び28と、それぞれ対応するソース電極10、及び24との間に印加される供給電圧VGSで制御する。
【0040】
簡単にするために、それぞれのゲート電極14、及び28と、それぞれ対応するソース電極10、及び24との間に印加される供給電圧VGSは、ゲート電極14、及び28の供給電圧Vgと称する。それぞれのドレイン電極12、及び26と、それぞれ対応するソース電極10、及び24との間に印加される供給電圧VDSは、ゲート電極12、及び26の供給電圧Vdと称する。それぞれのドレイン電極12、及び26と、それぞれ対応するソース電極10、及び24との間を循環する電流IDSは、ドレイン電流Idと称する。
【0041】
図7、及び8において、MOSFETトランジスタ3、及び4で取得される電気的性能を説明する。ここで、タングステンゲート電極14、及び28のゲート長は、70nmに等しく、熱酸化絶縁層16、及び30の膜厚は、2.4nmに等しく、摂氏600度に等しいアニーリング温度が不純物21、及び35を活性化(activate)する。
【0042】
図7において、曲線50〜56は、pMOSFETトランジスタ3において、ドレイン電極12の供給電圧Vdを−0.1Vから−1.6Vまで0.25Vずつ変化させて、ゲート電極14の供給電圧Vgの関数としてドレイン電流Idの変遷を示す。したがって、曲線50、51、52、53、54、55、及び56はそれぞれ、供給電圧が−0.1V、−0.35V、−0.6V、−0.85V、−1.1V、−1.35V、及び−1.6Vに等しい。曲線60〜66は、nMOSFETトランジスタ4において、ドレイン電極26の供給電圧Vdを+0.1Vから+1.6Vまで0.25Vずつ変化させて、ゲート電極28の供給電圧Vgの関数としてドレイン電流Idの変遷を示す。したがって、曲線60、61、62、63、64、65、及び66はそれぞれ、供給電圧が+0.1V、+0.35V、+0.6V、+0.85V、+1.1V、+1.35V、及び+1.6Vに等しい。
【0043】
図8において、曲線70〜78は、pMOSFETトランジスタ3において、ゲート電極14の供給電圧Vgを0Vから−2Vまで0.25Vずつ変化させて、ドレイン電極12の供給電圧Vdの関数としてドレイン電流Idの変遷を示す。したがって、曲線70、71、72、73、74、75、76、77、及び78はそれぞれ、供給電圧が0V、−0.25V、−0.5V、−0.75V、−1V、−1.25V、−1.5V、−1.75V、及び−2Vに等しい。曲線80〜88は、nMOSFETトランジスタ4において、ゲート電極28の供給電圧Vgを0Vから+2Vまで0.25Vずつ変化させて、ドレイン電極12の供給電圧Vdの関数としてドレイン電流Idの変遷を示す。したがって、曲線80、81、82、83、84、85、86、87、及び88はそれぞれ、供給電圧が0V、+0.25V、+0.5V、+0.75V、+1V、+1.25V、+1.5V、+1.75V、及び+2Vに等しい。
【0044】
ゲート電極14、及び28と、ソース電極10、及び24との間に供給電圧がないとき、MOSFETトランジスタ3、及び4はそれぞれ、オフモードである。実際には、ゲート電極14、及び28の供給電圧Vgが0Vに近いとき、付加的な障壁が、ゲート電極14、及び28が発現させる電界効果により生成され、ソース電極10、及び24と、ドレイン電極12、及び26との間を電流Idが還流することを防止する。
【0045】
図7に示すように、pトランジスタ3では、ゲート電極14の供給電圧Vgが本質的に0Vに等しいとき、−0.1Vと、−1.6Vとの間の供給電圧Vdの値に関わらず、チャネル20を還流するドレイン電流Idは、3×10-9A/μmより小さい。図7に示すように、nトランジスタ4では、ゲート電極14の供給電圧Vgが本質的に0Vに等しいとき、供給電圧Vdが0.1Vに等しいと、チャネル34を還流するドレイン電流Idは、1×10-8A/μmに本質的に等しく、供給電圧Vdが+1.6Vに等しいと、約3×10-7A/μmの値に増加する。
【0046】
pトランジスタ3は、ゲート電極14と、ソース電極10との間が負の供給電圧Vgでオンモードである。nトランジスタ4は、ゲート電極28と、ソース電極24との間が正の供給電圧Vgでオンモードである。また、ゲート電極14、及び28それぞれの供給電圧Vgは、トランジスタ3、及び4それぞれがオンモードになるように、絶対値でしきい値Vthよりも大きくならなければならない。その結果、対応するチャネル20、及び34に存在する多数キャリアの伝導層は、ソース電極10、及び24をドレイン電極12、及び26に接続し、電流Idがチャネル20、及び34を還流することが可能になる。
【0047】
しきい値Vthは、ゲート電極14、及び28の材料に主に依存する。
【0048】
図8において、pトランジスタ3のしきい値Vthは、ドレイン電極12の供給電圧Vdに依存し、曲線73に対応する供給電圧、すなわち−0.75Vに実質的に等しくなる。nトランジスタ4のしきい値Vthは、ドレイン電極26の供給電圧Vdに依存し、曲線82に対応する供給電圧、すなわち+0.5Vに実質的に等しくなる。
【0049】
図7において曲線50、及び60で示すように、しきい値Vthは、過渡モードの傾きと、飽和モードの漸近線との間の交点のx軸に対応する。グラフでは、曲線50のしきい値電圧Vth 50は、実質的に−0.75Vに等しく、曲線60のしきい値電圧Vth 60は、実質的に+0.6Vに等しい。これらは、先に図8の曲線から推測された値に相当する。ドレイン電極12、及び26の供給電圧Vdが増加することによって、しきい値電圧Vthがわずかに減少することが図7、及び8から明らかになる。
【0050】
図7において、飽和モードでpトランジスタ3のチャネル20を還流するドレイン電流Idは実質的に、ドレイン電極12の供給電圧Vdが−0.1Vに等しいとき(曲線50)の3×10-5A/μmと、ドレイン電極12の供給電圧Vdが−1.6Vに等しいとき(曲線56)の4.4×10-4A/μmとの間である。飽和モードでnトランジスタ4のチャネル34を還流するドレイン電流Idは実質的に、ドレイン電極26の供給電圧Vdが0.1Vに等しいとき(曲線60)の4×10-5A/μmと、ドレイン電極26の供給電圧Vdが+1.6Vに等しいとき(曲線66)の7.1×10-4A/μmとの間である。
【0051】
図7に示すように、pトランジスタ3のしきい値での傾きは、12decade/Vに実質的に等しく、nトランジスタ4のしきい値での傾きは、9decade/Vに実質的に等しい。
【0052】
オンモードでは、ゲート電極14、及び28の供給電圧Vgの絶対値が、しきい値Vthよりも大きいとき、静電的な障壁は、消失し、残りのショットキー障壁が、チャネル20、及び34におけるキャリアの強い蓄積のために、弱くなる。次いで、理想的には0eVに近い小さなショットキー障壁は、ショットキーソーストランジスタ10、及び24、並びにショットキードレイントランジスタ12、及び26を有するMOSFETトランジスタ3、及び4において、良好な電気的な性能を取得するために優勢になる。
【0053】
図9において、アニーリング温度の関数としてpMOSFETトランジスタ3のショットキー障壁の変遷を示す。アニーリング温度が摂氏500度の温度まで上昇したとき、正孔のショットキー障壁は、大幅に減少する。摂氏500度を超えるアニーリング温度では、正孔のショットキー障壁は、摂氏500度に等しいアニーリング温度での0.08eVから摂氏700度に等しいアニーリング温度での0.065eVまでわずかに減少する。したがって、好適には、アニーリング温度は、摂氏500度になるであろう。
【0054】
図10において、アニーリング温度の関数としてnMOSFETトランジスタ4のショットキー障壁の変遷は、アニーリング温度が摂氏600度に増加したときに、電子のショットキー障壁において非常に明確な減少が示される。摂氏600度を超えるアニーリング温度では、電子のショットキー障壁は、摂氏600度に等しいアニーリング温度での0.075eVから摂氏700度に等しいアニーリング温度での0.07eVまでわずかに減少する。したがって、好適には、アニーリング温度は、摂氏600度になるであろう。
【0055】
このように、不純物を偏析するステップは、摂氏700度よりも低く、好適には摂氏600度に等しい低いアニーリング温度でpMOSFETトランジスタ3、及びnMOSFETトランジスタ4のユニークなステップで実行される。
【0056】
有利には、本発明に従う電子デバイス2は、図7、及び8を使用して先に説明したように、より良好なレベルの電子的な性能を取得することが可能である。
【0057】
有利には、本発明に従う電子デバイス2は、相補型p、及びnMOSFETトランジスタ3、及び4のソース電極10、及び24、並びにドレイン電極12、及び26のショットキー障壁を著しく減少することが可能である。
【0058】
pMOSFETトランジスタ3において、0.08eVよりも低いショットキー障壁は、摂氏500度以上のアニーリング温度で取得される。これは、従来のpMOSFETトランジスタのショットキー障壁の典型的な値である約0.15eVを著しく下回る。
【0059】
nMOSFETトランジスタ4において、0.075eVよりも低いショットキー障壁は、摂氏600度以上のアニーリング温度で取得される。これは、従来のnMOSFETトランジスタのショットキー障壁の典型的な値である0.0.2eV〜15eVを著しく下回る。
【0060】
本発明に従う製造方法において、有利には、シリサイドを形成するステップは、著しく簡素化される。つまり、単一のシリサイドが、単一のステップを介して形成されるが、2つの異なるシリサイドを使用する従来の製造方法は、シリサイドを形成するいくつかのステップを含む。すなわち、2つの型のシリサイドそれぞれのための、蒸着ステップ、活性化ステップ、及び固有の選択的な除去ステップである。これは、本発明に従う製造方法よりも著しく複雑である。
【0061】
有利には、本発明に従う製造方法は、nトランジスタ4のシリサイドに希土類を組み入れる必要がない。これによりシリサイドを形成するステップが単純化され、超真空において実行する必要がない。
【0062】
図11において、第2の実施形態を示す。ここで、先に説明した実施形態と類似する構成要素には、同一の符号を使用されて示される。
【0063】
第2の実施形態に従うと、nMOSFETトランジスタ4のソース電極24、及びドレイン電極26の区域に閉じ込められる第2の不純物35は、硫黄原子である。硫黄は、二重ドナー(double donor)であり、周期表のVI族に属する。
【0064】
図11において、アニーリング温度の関数としてのnMOSFETトランジスタ4のショットキー障壁の変遷は、アニーリング温度が摂氏500度に上昇したときに、電子のショットキー障壁の非常に明確な減少が示される。摂氏500度に等しいアニーリング温度では、ショットキー障壁は、0.1eVに実質的に等しくなる。したがって、好適的には、nMOSFETトランジスタのアニーリング温度は、摂氏500度に等しくなるであろう。
【0065】
このように、第2の実施形態に従うと、不純物を偏析するステップは、摂氏700度よりも低く、好適には摂氏500度の低アニーリング温度で、pMOSFETトランジスタ3、及びnMOSFETトランジスタ4にのみ実施される。
【0066】
第2の実施形態の工程は、第1の実施形態の工程と同一であるので、再び説明しない。
【0067】
有利には、本発明に従う電子デバイス2は、周期表のVI族の二重ドナーで構成される不純物を偏析することによって、MOSFETトランジスタ4のソース電極24、及びドレイン電極26のショットキー障壁を著しく減少することができる。
【0068】
同様に有利には、本発明に従う電子デバイス2は、周期表のII族の二重アクセプタで構成される不純物を偏析することによって、MOSFETトランジスタ3のソース電極10、及びドレイン電極12のショットキー障壁を著しく減少することができる。
【0069】
図12、及び13において、第3の実施形態を示す。ここで、先に説明した実施形態と類似する構成要素には、同一の符号を使用されて示される。
【0070】
図12において、電子デバイスのpトランジスタ3、及びnトランジスタ4のソース電極10、及び24、並びにドレイン電極12、及び26は、SOI基板6の絶縁層8と接触する。
【0071】
実際には、製造方法は、第1の実施形態で説明した製造方法と、図13に示すシリサイドを形成するステップで異なる。この第3の実施形態で単一のシリサイドを形成するステップの間、シリサイドは、ソース電極10、及び24、並びにドレイン電極12、及び26の区域に位置するシリコンの全ての活性層9を消費する。したがって、単一のシリサイドを形成した後、ソース電極10、及び24、並びにドレイン電極12、及び26は、SOI基板6のシリカ絶縁層8に接触する。弱くドープされた活性層9は、ゲート電極14、及び28の下に位置する区域に存在したままである。
【0072】
第3の実施形態の工程は、第1の実施形態の工程と同一であるので、再び説明しない。
【0073】
図14において、第4の実施形態を示す。ここで、先に説明した実施形態と類似する構成要素には、同一の符号を使用されて示される。
【0074】
電子デバイス2のpMOSFETトランジスタ3、及びnMOSFETトランジスタ4は、固体シリコン基板6の上に製造される。MOSFETトランジスタ3、及び4はそれぞれ、固体シリコン基板6の上部に、井戸(well)とも称されるわずかにドープされた活性層9を有する。ドープの濃度は、1015〜1017cm-3に近い。井戸9のドーピングは、pMOSFETトランジスタ3でn型であり、nMOSFETトランジスタ4でp型である。
【0075】
絶縁域5の深さは、pMOSFETトランジスタ3の井戸9の正孔の移動が、nMOSFETトランジスタ4に向かうことを妨げることができる。反対にnMOSFETトランジスタ4の井戸9の正孔の移動が、pMOSFETトランジスタ3に向かうことを妨げることができる。
【0076】
第4の実施形態の工程は、デプレッションMOSトランジスタの公知の工程と同一である。
【0077】
他の実施形態に従うと、基板6は、SON基板である。
【0078】
他の実施形態に従うと、基板6は、ゲルマニウムベースの基板である。
【0079】
他の実施形態に従うと、ゲート電極14は、ポリシリコンで作られる。
【0080】
他の実施形態に従うと、絶縁層16、及び30は、酸化ハフニウム(HfO2)、酸化ハフニウムのケイ酸塩(HFOSi)、又はランタンアルミナ(LaAlO3)などの高い誘電係数を有する誘電材料(HK)で作られる。
【0081】
他の実施形態に従うと、ソース電極10、及び24、並びにドレイン電極12、及び26と、チャネル20、及び34の間の界面における不純物21、及び35の偏析は、いずれの基板の形式において、金属への注入(implantation to metal、ITM)で実施される。
【0082】
金属への注入は、イオン注入によって、金属への不純物21、及び35を閉じ込めて、次いで、シリサイドを形成するステップの間に行われる活性化を介して、シリサイドと、対応するチャネル20、及び34との間の界面を偏析する不純物21、及び35を有する。
【0083】
他の実施形態に従うと、ソース電極10、及び24、並びにドレイン電極12、及び26と、チャネル20、及び34の間の界面における不純物21、及び35の偏析は、いずれの基板の形式において、シリサイド前注入(implantation before silicide、IBS)で実施される。
【0084】
シリサイド前注入は、基板6の上部面に近接して位置する基板6のシリコン薄膜を介して不純物21、及び35を注入して、次いで、注入した層の全ての薄膜を消費するために、ソース電極10、及び24、並びにドレイン電極12、及び26の単一のシリサイドを形成する。不純物21、及び35は、シリサイドと、界面20、及び34との間の界面でシリサイドを形成するステップの間に偏析される。
【0085】
他の実施形態に従うと、単一のシリサイドは、シリコンの白金の合金である。
【0086】
他の実施形態に従うと、単一のシリサイドは、ニッケルと、シリコンとを有する合金である。
【0087】
他の実施形態に従うと、アルミニウム、ゲルマニウム、又はインジウムの第1の不純物21は、シリサイドと、チャネル20との間の界面で偏析されて、pMOSFETトランジスタ3のソース電極10、及びドレイン電極12を製造する。
【0088】
他の実施形態に従うと、ベリリウム、カルシウム、ストロンチウム、及びバリウムの第1の不純物21は、シリサイドと、チャネル20との間の界面で偏析されて、pMOSFETトランジスタ3のソース電極10、及びドレイン電極12を製造する。
【0089】
他の実施形態に従うと、リン、又はアンチモンの第2の不純物35は、シリサイドと、チャネル34との間の界面で偏析されて、nMOSFETトランジスタ4のソース電極24、及びドレイン電極26を製造する。
【0090】
他の実施形態に従うと、セレン、又はテルルの第2の不純物35は、シリサイドと、チャネル34との間の界面で偏析されて、nMOSFETトランジスタ4のソース電極24、及びドレイン電極26を製造する。
【0091】
他の実施形態に従うと、チャネル20、及び34は、歪みSilicon-on-Insulator(strain Silicon-on-Insulator、sSOI)基板を使用して作られる歪みチャネルである。
【0092】
他の実施形態に従うと、チャネル20、及び34は、ソース電極10、及び24、並びにドレイン電極12、及び26の区域の選択エピタキシーにより作られる歪みチャネルである。
【0093】
他の実施形態に従うと、チャネル20、及び34は、歪んだ窒化物、又は歪んだ酸化物の層などの誘電材料の歪み層を使用して作られる歪みチャネルである。
【0094】
他の実施形態に従うと、チャネル20、及び34は、フランジ状チャネル(flanged channel)である。
【0095】
他の実施形態に従うと、チャネル20、及び34は、ナノワイヤベースチャネルである。
【0096】
このように、本発明に従う電子デバイスは、それぞれのトランジスタのソース電極、及びドレイン電極のショットキー障壁が著しく低減されるために、pMOSFETトランジスタ、及びnMOSFETトランジスタそれぞれのソース電極、及びドレイン電極の比接触抵抗を最小化することが可能であることが理解される。
【0097】
また、本発明に従う電子デバイスの製造方法は、単一のシリサイドを使用して相補型p、及びnMOSFETトランジスタのソース電極、及びドレイン電極をつくることによって、顕著に簡素化されることが理解される。また、希土類のグループの元素を有しないシリサイドを使用することも、本発明に係る製造方法の簡素化に貢献する。
【特許請求の範囲】
【請求項1】
半導体基板(6)上に配列され、かつゲート電極(14、28)によって制御されるチャネル(20、34)によって接続される金属ショットキーのソース電極(10、24)、及びドレイン電極(12、26)をそれぞれが有する相補型p、及びnMOSFETトランジスタ(3、4)を製造する方法であって、
固体シリコン、SOI、及びSONの基板から構成されるグループから、前記基板(6)を選択することと、
前記半導体基板(6)上に配置される前記pトランジスタ、及び前記nトランジスタの双方(3、4)のための単一のシリサイドから前記ソース電極(10、24)、及び前記ドレイン電極(12、26)を製造することと、
前記pトランジスタ(3)のソース電極(10)、及びドレイン電極(12)を製造するために、前記相補型nトランジスタ(4)をマスクして、前記シリサイドと、前記pトランジスタのチャネル(20)との間の界面(22)における周期表のII族、及びIII族からの第1の不純物(21)を偏析することと、
前記nトランジスタ(4)のソース電極(24)、及びドレイン電極(26)を製造するために、前記相補型pトランジスタ(3)をマスクして、前記シリサイドと、前記nトランジスタのチャネル(34)との間の界面(36)における周期表のV族、及びVI族からの第2の不純物(35)を偏析することと、
を有し、前記第1の不純物、及び前記第2の不純物(21、35)の偏析は、シリサイドへの注入、金属への注入、及びシリサイド前の注入から構成されるクループの中の注入によって実行され、
前記第1の不純物、及び前記第2の不純物(21、35)は、シリサイドへの注入の場合は、700℃未満の温度でのアニーリングにより活性化によって、前記シリサイドと、前記チャネル(20、34)との間の前記界面(22、36)で偏析され、金属への注入、又はシリサイド前の注入の場合は、前記単一のシリサイドを形成する間に偏析される、
ことを特徴とする方法。
【請求項2】
前記単一のシリサイドは、シリコンと、白金とを有する合金である請求項1に記載の方法。
【請求項3】
前記単一のシリサイドは、ニッケルと、シリコンとを有する合金である請求項1に記載の方法。
【請求項4】
前記チャネル(20、34)を製造する技術は、無歪チャネル、絶縁体上の歪みシリコン基板を使用することによる歪みチャネル、ソース区域、及びドレイン区域の選択エピタキシーにより歪みチャネル、歪み誘電材料の層を有するチャネル、フランジ状チャネル、並びにナノワイヤベースチャネルから構成されるグループから、選択する請求項1〜3のいずれか一項に記載の方法。
【請求項5】
ベリリウム、マグネシウム、カルシウム、ストロンチウム、及びバリウムから構成されるII族の元素のリストから、前記pトランジスタ(3)のために前記第1の不純物(21)を選択する請求項1〜4のいずれか一項に記載の方法。
【請求項6】
ホウ素、アルミニウム、ガリウム、及びインジウムから構成されるIII族の元素のリストから、前記pトランジスタ(3)のために前記第1の不純物(21)を選択する請求項1〜4のいずれか一項に記載の方法。
【請求項7】
リン、ヒ素、及びアンチモンから構成されるV族の元素のリストから、前記nトランジスタ(4)のために前記第2の不純物(35)を選択する請求項1〜6のいずれか一項に記載の方法。
【請求項8】
硫黄、セレン、及びテルルから構成されるVI族の元素のリストから、前記nトランジスタ(4)のために前記第2の不純物(35)を選択する請求項1〜6のいずれか一項に記載の方法。
【請求項9】
偏析された前記第1の不純物、及び前記第2の不純物(21、35)の濃度は、5×107/cm3と、5×1021/cm3との間である請求項1〜8のいずれか一項に記載の方法。
【請求項10】
前記第1の不純物、及び第2の不純物(21、35)の偏析は、シリサイドへの注入によって実行され、
前記相補型nトランジスタ(4)をマスクして、周期表の元素のII族、及びIII族からの元素で形成される前記第1の不純物(21)を前記シリサイドに注入して、前記pトランジスタ(3)の前記ソース電極(10)、及び前記ドレイン電極(12)を製造することと、
前記相補型pトランジスタ(3)をマスクして、周期表の元素のV族、及びVI族からの元素で形成される前記第2の不純物(35)を前記シリサイドに注入して、前記nトランジスタ(4)の前記ソース電極(24)、及び前記ドレイン(26)電極を製造することと、
低温アニールによる活性化によって、前記シリサイドと、前記チャネル(20、34)との間の界面において、前記第1の不純物(21)、前記及び第2の不純物(35)を偏析するステップと、
を有する請求項1〜9のいずれか一項に記載の方法。
【請求項11】
半導体基板(6)上に配列されるシリサイドから形成され、かつゲート電極(14、28)によって制御されるチャネル(20、34)によって接続される金属ショットキーのソース電極(10、24)、及びドレイン電極(12、26)をそれぞれが有する少なくとも1つのpMOSFETトランジスタ(3)、及び少なくとも1つのnMOSFETトランジスタ(4)を有する型であり、前記p、及びnMOSFETトランジスタ(3、4)の前記ソース電極(10、24)、及び前記ドレイン電極(12、26)のための単一のシリサイドがあり、前記pMOSFETトランジスタ(3)の前記ソース電極(10)、及び前記ドレイン電極(12)は、前記シリサイドと、前記pトランジスタのチャネル(20)との間の界面(22)において偏析される周期表のII族、及びIII族からの第1の不純物(21)を有し、前記nMOSFETトランジスタ(4)の前記ソース電極(24)、及び前記ドレイン電極(26)は、前記シリサイドと、前記pトランジスタのチャネル(34)との間の界面(36)において偏析される周期表のV族、及びVI族からの第2の不純物(35)を有し、請求項1〜10のいずれか一項に記載の製造方法によって取得されることを特徴とする電子デバイス(2)。
【請求項12】
CMOSインバータ回路、論理ゲート、マルチプレクサ、揮発性メモリ、及び不揮発性メモリから構成されるグループに属する請求項11に記載のデバイス(2)。
【請求項13】
少なくとも1つの請求項11、又は請求項12に記載の電子デバイス(2)を含むことを特徴とするプロセッサ。
【請求項1】
半導体基板(6)上に配列され、かつゲート電極(14、28)によって制御されるチャネル(20、34)によって接続される金属ショットキーのソース電極(10、24)、及びドレイン電極(12、26)をそれぞれが有する相補型p、及びnMOSFETトランジスタ(3、4)を製造する方法であって、
固体シリコン、SOI、及びSONの基板から構成されるグループから、前記基板(6)を選択することと、
前記半導体基板(6)上に配置される前記pトランジスタ、及び前記nトランジスタの双方(3、4)のための単一のシリサイドから前記ソース電極(10、24)、及び前記ドレイン電極(12、26)を製造することと、
前記pトランジスタ(3)のソース電極(10)、及びドレイン電極(12)を製造するために、前記相補型nトランジスタ(4)をマスクして、前記シリサイドと、前記pトランジスタのチャネル(20)との間の界面(22)における周期表のII族、及びIII族からの第1の不純物(21)を偏析することと、
前記nトランジスタ(4)のソース電極(24)、及びドレイン電極(26)を製造するために、前記相補型pトランジスタ(3)をマスクして、前記シリサイドと、前記nトランジスタのチャネル(34)との間の界面(36)における周期表のV族、及びVI族からの第2の不純物(35)を偏析することと、
を有し、前記第1の不純物、及び前記第2の不純物(21、35)の偏析は、シリサイドへの注入、金属への注入、及びシリサイド前の注入から構成されるクループの中の注入によって実行され、
前記第1の不純物、及び前記第2の不純物(21、35)は、シリサイドへの注入の場合は、700℃未満の温度でのアニーリングにより活性化によって、前記シリサイドと、前記チャネル(20、34)との間の前記界面(22、36)で偏析され、金属への注入、又はシリサイド前の注入の場合は、前記単一のシリサイドを形成する間に偏析される、
ことを特徴とする方法。
【請求項2】
前記単一のシリサイドは、シリコンと、白金とを有する合金である請求項1に記載の方法。
【請求項3】
前記単一のシリサイドは、ニッケルと、シリコンとを有する合金である請求項1に記載の方法。
【請求項4】
前記チャネル(20、34)を製造する技術は、無歪チャネル、絶縁体上の歪みシリコン基板を使用することによる歪みチャネル、ソース区域、及びドレイン区域の選択エピタキシーにより歪みチャネル、歪み誘電材料の層を有するチャネル、フランジ状チャネル、並びにナノワイヤベースチャネルから構成されるグループから、選択する請求項1〜3のいずれか一項に記載の方法。
【請求項5】
ベリリウム、マグネシウム、カルシウム、ストロンチウム、及びバリウムから構成されるII族の元素のリストから、前記pトランジスタ(3)のために前記第1の不純物(21)を選択する請求項1〜4のいずれか一項に記載の方法。
【請求項6】
ホウ素、アルミニウム、ガリウム、及びインジウムから構成されるIII族の元素のリストから、前記pトランジスタ(3)のために前記第1の不純物(21)を選択する請求項1〜4のいずれか一項に記載の方法。
【請求項7】
リン、ヒ素、及びアンチモンから構成されるV族の元素のリストから、前記nトランジスタ(4)のために前記第2の不純物(35)を選択する請求項1〜6のいずれか一項に記載の方法。
【請求項8】
硫黄、セレン、及びテルルから構成されるVI族の元素のリストから、前記nトランジスタ(4)のために前記第2の不純物(35)を選択する請求項1〜6のいずれか一項に記載の方法。
【請求項9】
偏析された前記第1の不純物、及び前記第2の不純物(21、35)の濃度は、5×107/cm3と、5×1021/cm3との間である請求項1〜8のいずれか一項に記載の方法。
【請求項10】
前記第1の不純物、及び第2の不純物(21、35)の偏析は、シリサイドへの注入によって実行され、
前記相補型nトランジスタ(4)をマスクして、周期表の元素のII族、及びIII族からの元素で形成される前記第1の不純物(21)を前記シリサイドに注入して、前記pトランジスタ(3)の前記ソース電極(10)、及び前記ドレイン電極(12)を製造することと、
前記相補型pトランジスタ(3)をマスクして、周期表の元素のV族、及びVI族からの元素で形成される前記第2の不純物(35)を前記シリサイドに注入して、前記nトランジスタ(4)の前記ソース電極(24)、及び前記ドレイン(26)電極を製造することと、
低温アニールによる活性化によって、前記シリサイドと、前記チャネル(20、34)との間の界面において、前記第1の不純物(21)、前記及び第2の不純物(35)を偏析するステップと、
を有する請求項1〜9のいずれか一項に記載の方法。
【請求項11】
半導体基板(6)上に配列されるシリサイドから形成され、かつゲート電極(14、28)によって制御されるチャネル(20、34)によって接続される金属ショットキーのソース電極(10、24)、及びドレイン電極(12、26)をそれぞれが有する少なくとも1つのpMOSFETトランジスタ(3)、及び少なくとも1つのnMOSFETトランジスタ(4)を有する型であり、前記p、及びnMOSFETトランジスタ(3、4)の前記ソース電極(10、24)、及び前記ドレイン電極(12、26)のための単一のシリサイドがあり、前記pMOSFETトランジスタ(3)の前記ソース電極(10)、及び前記ドレイン電極(12)は、前記シリサイドと、前記pトランジスタのチャネル(20)との間の界面(22)において偏析される周期表のII族、及びIII族からの第1の不純物(21)を有し、前記nMOSFETトランジスタ(4)の前記ソース電極(24)、及び前記ドレイン電極(26)は、前記シリサイドと、前記pトランジスタのチャネル(34)との間の界面(36)において偏析される周期表のV族、及びVI族からの第2の不純物(35)を有し、請求項1〜10のいずれか一項に記載の製造方法によって取得されることを特徴とする電子デバイス(2)。
【請求項12】
CMOSインバータ回路、論理ゲート、マルチプレクサ、揮発性メモリ、及び不揮発性メモリから構成されるグループに属する請求項11に記載のデバイス(2)。
【請求項13】
少なくとも1つの請求項11、又は請求項12に記載の電子デバイス(2)を含むことを特徴とするプロセッサ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【公表番号】特表2011−519152(P2011−519152A)
【公表日】平成23年6月30日(2011.6.30)
【国際特許分類】
【出願番号】特願2011−503484(P2011−503484)
【出願日】平成21年4月9日(2009.4.9)
【国際出願番号】PCT/FR2009/050642
【国際公開番号】WO2009/136095
【国際公開日】平成21年11月12日(2009.11.12)
【出願人】(501089863)サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク(セエヌエールエス) (173)
【Fターム(参考)】
【公表日】平成23年6月30日(2011.6.30)
【国際特許分類】
【出願日】平成21年4月9日(2009.4.9)
【国際出願番号】PCT/FR2009/050642
【国際公開番号】WO2009/136095
【国際公開日】平成21年11月12日(2009.11.12)
【出願人】(501089863)サントル ナシオナル ドゥ ラ ルシェルシェサイアンティフィク(セエヌエールエス) (173)
【Fターム(参考)】
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