半導体装置および半導体装置の製造方法
【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー30が備えられ、複数のピラー30が、縦型トランジスタTのチャネルとして機能する半導体層からなるチャネルピラー1と、不純物拡散層からなり、前記チャネルピラー1の下部に接続されて縦型トランジスタTの一方のソースドレインとして機能する下部拡散層4に電気的に接続された引き上げコンタクトプラグ2とを含む半導体装置とする。
【解決手段】一定の間隔を空けて配置された複数のピラー30が備えられ、複数のピラー30が、縦型トランジスタTのチャネルとして機能する半導体層からなるチャネルピラー1と、不純物拡散層からなり、前記チャネルピラー1の下部に接続されて縦型トランジスタTの一方のソースドレインとして機能する下部拡散層4に電気的に接続された引き上げコンタクトプラグ2とを含む半導体装置とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来から、半導体装置の高集積化に適したトランジスタとして、チャネルとして機能する柱状の半導体層からなるチャネルピラーと、チャネルピラーの上部に接続され、一方のソースドレインとして機能する上部拡散層と、チャネルピラーの下部に接続され、他方のソースドレインとして機能する下部拡散層と、チャネルピラーの側面にゲート絶縁膜を介して対向配置されたゲート電極とを備える縦型トランジスタがある。
【0003】
また、縦型トランジスタとして、半導体装置の面積削減と性能向上の観点から、柱状の半導体層からなるチャネルピラーの側面全面を囲むようにゲート絶縁膜を介してゲート電極が配置されている3次元構造の縦型オールアラウンドゲートトランジスタが提案されている(例えば、特許文献1参照)。
【0004】
一般に、縦型トランジスタの上部拡散層、下部拡散層、ゲート電極は、それぞれ縦型トランジスタの上層に形成された配線と電気的に接続されている。また、下部拡散層と縦型トランジスタの上層に形成された配線とは、絶縁膜に形成された下部拡散層用引き上げコンタクトプラグを用いて電気的に接続されている。下部拡散層用引き上げコンタクトプラグは、通常、絶縁膜に深いコンタクトホールを形成し、深いコンタクトホール内に導電材料を埋め込む方法により形成されている。
【0005】
このような方法を用いて下部拡散層用引き上げコンタクトプラグを形成する場合、深いコンタクトホールを形成する際の位置合わせマージンを考慮して、縦型トランジスタのチャネルピラーと下部拡散層用引き上げコンタクトプラグとの間の間隔を十分に確保しなければならない。このため、縦型トランジスタのチャネルピラーと下部拡散層用引き上げコンタクトプラグとの間の間隔をF(最小加工寸法)とすることはできなかった。
【0006】
また、下部拡散層と縦型トランジスタの上層に形成された配線とを接続するための面積によって集積化が妨げられないようにする技術として、特許文献2には、縦型トランジスタを直列接続して、縦型MOSトランジスタの下部側面の表面に形成された第2ソース・ドレイン拡散層とコンタクトする配線を形成する必要がないものとする技術が記載されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2009−81389号公報
【特許文献2】特開平6−268173号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献2に記載の技術では、トランジスタのチャネル長が2倍になってしまうため、トランジスタのオン電流が減少して、縦型トランジスタの特性が悪化してしまうといった問題があった。
【課題を解決するための手段】
【0009】
本発明者は、上記課題を解決するために鋭意検討を重ねた。
その結果、一定の間隔を空けて配置された複数のピラーを設け、ピラーの下部に接続されて縦型トランジスタの一方のソースドレインとして機能する下部拡散層を形成し、複数のピラーのうち一部のピラーを用いて縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーを形成し、複数のピラーのうちチャネルピラーに用いないピラーの一部に不純物を拡散させて、下部拡散層に電気的に接続された引き上げコンタクトプラグとして用いればよいことを見出し、本発明を想到した。
【0010】
本発明の半導体装置は、一定の間隔を空けて配置された複数のピラーが備えられ、前記複数のピラーが、縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーと、不純物拡散層からなり、前記チャネルピラーの下部に接続されて前記縦型トランジスタの一方のソースドレインとして機能する下部拡散層に電気的に接続された引き上げコンタクトプラグとを含むことを特徴とする。
【発明の効果】
【0011】
本発明の半導体装置は、一定の間隔を空けて配置された複数のピラーが備えられ、前記複数のピラーが、縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーと、不純物拡散層からなり、前記チャネルピラーの下部に接続されて前記縦型トランジスタの一方のソースドレインとして機能する下部拡散層に電気的に接続された引き上げコンタクトプラグとを含むものであり、複数のピラーのうちの一部である不純物拡散層からなるピラーを下部拡散層用の引き上げコンタクトプラグとして用いるので、縦型トランジスタのチャネルとして機能するチャネルピラーと下部拡散層用のコンタクトプラグとの間の間隔が、他のピラー間の間隔と同じものとなる。
【0012】
したがって、本発明の半導体装置によれば、従来と比較して、チャネルピラーと下部拡散層用の引き上げコンタクトプラグとの間の間隔を狭いものとすることができ、引き上げコンタクトプラグを縦型トランジスタの上層に形成された配線と電気的に接続した場合に、下部拡散層と縦型トランジスタの上層に形成された配線とを接続するための面積の狭い高集積化に適したものとなる。具体的には、例えば、本発明の半導体装置では、ピラー間の間隔をF(最小加工寸法)とした場合、チャネルピラーと下部拡散層用引き上げコンタクトプラグとの間の間隔をF(最小加工寸法)とすることができる。
【0013】
しかも、本発明の半導体装置では、縦型トランジスタを直列接続した場合のように、下部拡散層と縦型トランジスタの上層に形成された配線とを接続するための面積を削減するために、チャネル長が長くなって、トランジスタのオン電流が減少することはなく、トランジスタの特性を悪化させずに縦型トランジスタの設置面積を削減でき、半導体装置を高集積化できる。
【図面の簡単な説明】
【0014】
【図1】図1は、本発明の半導体装置の一例を説明するための断面図ある。
【図2】図2は、図1に示した半導体装置の平面図であり、図1に示した断面図は、図2のA−A’線に対応している。
【図3】図3は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図4】図4は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図5】図5は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図6】図6は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図7】図7は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図8】図8は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図9】図9は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図10】図10は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図11】図11は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【発明を実施するための形態】
【0015】
以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、本発明
は以下の実施形態に限定されるものではなく、以下の説明で用いる図面は、本発明の実施
形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実
際の半導体装置の寸法関係とは異なる場合がある。
【0016】
「半導体装置」
図1は、本発明の半導体装置の一例を説明するための断面図ある。また、図2は、図1に示した半導体装置の平面図である。なお、図1に示した断面図は、図2のA−A’線に対応している。
本実施形態においては、本発明の半導体装置の一例として、半導体記憶装置(DRAM)を例に挙げて説明する。図1および図2は、本実施形態のDRAMの一部を示した概略図であり、DRAMを構成する縦型トランジスタの1つとその近傍のみを示している。本実施形態のDRAMは、メモリセル部と、メモリセル部の周辺に配置された周辺回路部とを有するものである。図1および図2に示す縦型トランジスタは、DRAMの周辺回路部に備えられている。
【0017】
図1および図2において、符号19はシリコン基板を示し、符号15はシリコン基板19に300nm程度の深さで埋め込まれた素子分離絶縁膜を示している。図2に示すように、素子分離絶縁膜15の平面形状は、略長方形の枠状とされている。素子分離絶縁膜15内には、図1および図2に示すように、シリコン基板19に設けられたF(最小加工寸法)の幅の深さ100nm程度の溝によって、一定の間隔を空けて配置された3つのピラー30が備えられている。
【0018】
なお、本実施形態においては、ピラー30間の間隔だけでなく、各ピラー30の幅も、ピラー30の側面と素子分離絶縁膜15の内壁面との間隔もF(最小加工寸法)とされている。また、本実施形態においては、ピラー30の側面と素子分離絶縁膜15の内壁面との間隔がF(最小加工寸法)とされている平面視略長方形の枠状の素子分離絶縁膜15を有する半導体装置を例に挙げて説明したが、素子分離絶縁膜の平面形状は特に限定されるものではない。
【0019】
図1に示すように、平面視で素子分離絶縁膜15の内側のピラー30が設けられている領域を除く領域(言い換えると、隣接するピラー30間の領域および、ピラー30の側面と素子分離絶縁膜15の内壁面との間の領域)に、シリコン基板19(本実施形態においては(p+))と逆符号(異極性)の不純物(本実施形態においては(n+))が拡散されてなる下部拡散層4が形成されている。シリコン基板19と逆符号の不純物は、図1に示すように、各ピラー30の下部の外周部から各ピラー30の下部の一部にも拡散しており、下部拡散層4は、各ピラー30の下部に接続されている。下部拡散層4は、縦型トランジスタTの一方のソースドレインとして機能するものである。
【0020】
図1および図2に示す3つのピラー30は、素子分離絶縁膜15の内側中央に配置された半導体層からなるチャネルピラー1と、図1および図2においてチャネルピラー1の右側に配置されたシリコン基板19と逆符号の不純物が拡散されてなる不純物拡散層からなる引き上げコンタクトプラグ2と、図1および図2においてチャネルピラー1の左側に配置された半導体層からなるゲートコンタクト用ピラー3とを含むものである。
【0021】
チャネルピラー1は、縦型トランジスタTのチャネルとして機能するものである。縦型トランジスタTは、チャネルピラー1の上部に接続された上部拡散層5aと、酸化膜などからなるゲート絶縁膜17を介して、チャネルピラー1の側面に対向配置されたゲート電極12とを備えている。
上部拡散層5aは、縦型トランジスタTの他方のソースドレインとして機能するものであり、シリコン基板19と逆符号の不純物が拡散されてなるものである。
【0022】
図1および図2に示すように、ゲート電極12は、チッ化チタン膜10とタングステン膜11との積層膜からなるものである。チッ化チタン膜10は、厚み5nm程度のものであり、タングステン膜11のゲート絶縁膜17側に配置されている。また、ゲート電極12は、図1および図2に示すように、ゲート絶縁膜17を介して各ピラー30の側面全面を囲むように配置されている。
ゲート電極12の材料は、特に限定されるものではなく、チッ化チタン(密度5.4g/cm3)膜10とタングステン(密度19g/cm3)膜11との積層膜などの密度の大きな材料からなるものであることが好ましいが、例えば、ポリシリコン(密度2.3g/cm3)の単層膜からなるものなど他の材料からなるものを用いてもよい。
【0023】
ゲート電極12が、チッ化チタン膜10とタングステン膜11との積層膜など、密度の大きな材料からなるものである場合、ゲート電極12が、引き上げコンタクトプラグ2となるピラー30に不純物をイオン注入する際に、縦型トランジスタTのチャネルとして機能するチャネルピラー1に不純物が入り込む事を防ぐ核阻止能に優れたものとなる。その結果、引き上げコンタクトプラグ2となるピラー30に不純物をイオン注入する際に、不純物がゲート電極12を通って、縦型トランジスタTのチャネルとして機能するチャネルピラー1に入ることを効果的に防ぐことができる。
【0024】
また、図1及び図2に示すように、ゲートコンタクト用ピラー3と素子分離絶縁膜15の内壁面との間に配置されたゲート電極12上には、酸化膜などからなる層間絶縁膜16を貫通するゲートコンタクトプラグ8が設けられている。ゲートコンタクトプラグ8は、金属などの導電材料からなるものであり、ゲート電極12と層間絶縁膜16上に設けられた上層配線9とに電気的に接続されている。
【0025】
また、図1及び図2に示すように、ゲートコンタクト用ピラー3上および素子分離絶縁膜15上には、シリコン基板19にピラー30を形成するための溝を所定の形状で形成するために設けたピラーマスク窒化膜14が設けられている。また、ゲートコンタクト用ピラー3とピラーマスク窒化膜14との間には、シリコン基板19にピラー30を形成する前に形成した酸化膜18が設けられている。
また、図1及び図2に示すように、各ピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝の底部には、厚み10nm程度の下部酸化膜13が形成されている。
【0026】
引き上げコンタクトプラグ2は、下部拡散層4に電気的に接続されている。また、引き上げコンタクトプラグ2の上部には、上部拡散層5aと同じ材料からなる上部プラグ5が設けられており、引き上げコンタクトプラグ2が、上部プラグ5と電気的に接続されている。したがって、引き上げコンタクトプラグ2を介して、下部拡散層4と上部プラグ5とが、電気的に接続されている。
【0027】
また、図1および図2に示すように、上部プラグ5上および上部拡散層5a上には、それぞれ層間絶縁膜16を貫通する接続プラグ7が設けられている。接続プラグ7は、金属などの導電材料からなるものであり、それぞれ層間絶縁膜16上に設けられた上層配線9と電気的に接続されている。このことにより、上部プラグ5上および上部拡散層5aは、それぞれ接続プラグ7を介して、上層配線9と電気的に接続されている。
【0028】
「半導体装置の製造方法」
次に、本発明の半導体装置の製造方法の一例として、図1および図2に示した半導体装置の製造方法について図面を用いて説明する。図3〜図11は、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
図1に示した半導体装置を製造するには、まず、図3に示すように、シリコン基板19に素子分離絶縁膜15を形成する。
【0029】
次に、図4に示すように、素子分離絶縁膜15の形成されたシリコン基板19の表面に、熱酸化法などにより酸化膜18を形成する。その後、酸化膜18上および素子分離絶縁膜15上に、ピラー30の平面形状に対応する所定のパターン形状を有するピラーマスク窒化膜14を、フォトレジストをマスクとしてドライエッチングする事により作成する。
次に、ピラーマスク窒化膜14をマスクとしてドライエッチングすることにより、シリコン基板19に溝を形成し、図5に示すように、F(最小加工寸法)の間隔を空けて配置された半導体層からなる3つのピラー30を形成する。
【0030】
次に、ピラー30の形成されたシリコン基板19上の全面に、LP−CVD(Low Pressure−Chemical Vaper Deposition)法を用いて窒化膜を形成し、その後、エッチバックすることにより、図6に示すように、ピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝の内壁に沿って窒化膜22を形成する。このことにより、窒化膜22は、各ピラー30の側面全面を囲むように形成される。
【0031】
次いで、図6に示すように、熱酸化法により、ピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝の底部に下部酸化膜13を形成する。
次に、平面視で素子分離絶縁膜15の内側のピラー30が設けられている領域を除く領域(ピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝の底部)に、シリコン基板19と逆符号の不純物(本実施形態においては(n+))をイオン注入して、縦型トランジスタTの一方のソースドレインとして機能する下部拡散層4を形成する。
その後、熱リン酸を用いて、窒化膜22を除去する。
【0032】
次に、図7に示すように、各ピラー30の側面全面を囲むように、ゲート酸化膜17を形成する。
次に、ゲート酸化膜17の形成されたシリコン基板19上の全面に、厚み5nm程度の窒化チタン膜10を形成する。このことにより、ゲート絶縁膜17を介してピラー30の側面に対向配置されたチッ化チタン膜10が形成される。
【0033】
次いで、窒化チタン膜10上にタングステン膜11を積層し、側面にゲート絶縁膜17およびチッ化チタン膜10の形成されているピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝内に、タングステン膜11を埋め込む。
その後、タングステン膜11と窒化チタン膜10とを順にエッチバックする。このことにより、図7に示すように、ゲート絶縁膜17を介して各ピラー30の側面全面を囲むようにゲート電極12が形成される。
【0034】
次に、HDP−CVD(High Density Plasma−Chemical Vapor Deposition)法を用いて、ゲート電極12の形成されたシリコン基板19上の全面に酸化膜を成膜し、ピラーマスク窒化膜14間に図1に示す層間絶縁膜16の一部である酸化膜を埋め込む。次いで、ピラーマスク窒化膜14をストッパとしたCMP(ChemicalMechanical Polishing)を行い、酸化膜を平坦化する。
【0035】
その後、平坦化された酸化膜上およびピラーマスク窒化膜14上に、図1に示す層間絶縁膜16の一部となる厚み10nm程度の酸化膜を再度全面に堆積させる。
次いで、ピラー30のうち、縦型トランジスタTのチャネルとして機能するチャネルピラー1となるピラー1aの上部と、シリコン基板19と逆符号の不純物が拡散された引き上げコンタクトプラグ2となるピラー2aの上部と、平面視でピラー1aとピラー2aとの間の領域とに配置された酸化膜のみ、ピラーマスク窒化膜14の上面の位置までフォトレジストをマスクとしてドライエッチングする事によって、図8に示すように、ピラーマスク窒化膜14を露出させる。
【0036】
次に、ピラー1a上およびピラー2a上に露出したピラーマスク窒化膜14を熱リン酸で除去する。このことにより、側面が層間絶縁膜16を構成する酸化膜からなるコンタクトホール6aが形成される。
次いで、コンタクトホール6aの形成されたシリコン基板19上の全面にLP−CVD法を用いて窒化膜を形成し、その後、エッチバックすることにより、図9に示すように、コンタクトホール6aの側面にSW(サイドウォール)窒化膜6を形成する。
【0037】
次いで、コンタクトホール6a内に露出された酸化膜18を除去し、選択エピタキシャル成長を行って、図9に示すように、コンタクトホール6a内にエピタキシャルシリコン20を形成する。その後、エピタキシャルシリコン20に、シリコン基板19と逆符号の不純物をイオン注入する。このことにより、図10に示すように、ピラー1aの上部に縦型トランジスタTの他方のソースドレインとして機能する上部拡散層5aを形成すると同時に、複数のピラー30のうちチャネルピラー1に用いないピラー2aの上部に上部拡散層5aと同じ材料からなる上部プラグ5が形成される。
【0038】
以上の工程により、複数のピラー30のうち一部のピラー1aを用いてチャネルとして機能するチャネルピラー1が形成され、チャネルピラー1と、チャネルピラー1の下部に接続された下部拡散層4と、チャネルピラー1の上部に接続された上部拡散層5aと、チャネルピラー1の側面にゲート絶縁膜17を介して対向配置されたゲート電極12とを備える縦型トランジスタTが形成される。
【0039】
次に、上部拡散層5aおよび上部プラグ5の形成されたシリコン基板19上の全面に、層間絶縁膜16の一部となる酸化膜を成膜する。次いで、酸化膜を選択的に除去して、図10に示すように、上部拡散層5a上と、上部プラグ5上と、ゲートコンタクト用ピラー3となるピラー30と素子分離絶縁膜15の内壁面との間に配置されたゲート電極12上とをそれぞれ露出させるコンタクトホール1b、2b、3bを形成する。
【0040】
次に、底面に上部拡散層5aが露出されたコンタクトホール(第2コンタクトホール)1b、底面に上部プラグ5が露出されたコンタクトホール(第1コンタクトホール)2bと、底面にゲート電極12が露出されたコンタクトホール3bとを有する層間絶縁膜16上の全面にレジスト層21を形成し、コンタクトホール1b、2b、3bにレジスト層21を埋め込む。その後、図11に示すように、上部プラグ5上のレジスト層21を選択的に除去して開口部21aを形成する。このことにより、コンタクトホール2b内に再度上部プラグ5が露出される。
【0041】
なお、本実施形態においては、上部プラグ5上のレジスト層21を選択的に除去する際に、平面視で上部プラグ5上のコンタクトホール2bの周辺部に配置されたレジスト層21も除去している。したがって、開口部21aの底面には、上部プラグ5上のコンタクトホール2bと、その周辺部に配置された層間絶縁膜16とが露出されている。
次に、上部プラグ5の下に配置されたピラー2aに、シリコン基板19と逆符号の不純物をイオン注入により拡散させてピラー2aを低抵抗化する。このことにより、上部プラグ5と下部拡散層4と同極性の拡散層からなり、上部プラグ5および下部拡散層4に電気的に接続された引き上げコンタクトプラグ2が形成される。
【0042】
本実施形態においては、引き上げコンタクトプラグ2を形成するために、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させる前に、底面に上部プラグ5が露出されたコンタクトホール2bと底面に上部拡散層5aが露出されたコンタクトホール1bとを有する層間絶縁膜16を形成する工程と、コンタクトホール1b、2bを埋め込むように層間絶縁膜16上にレジスト層を形成し、上部プラグ5上のレジスト層21を選択的に除去して開口部21aを形成する工程とを含むので、以下に示すように、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させる工程において、縦型トランジスタTのチャネルとして機能するチャネルピラー1に不純物が入ることを効果的に防ぐことができる。
【0043】
すなわち、縦型トランジスタの設置面積を削減するために、引き上げコンタクトプラグ2となるピラー2aと、チャネルとして機能するチャネルピラー1との間隔を狭くしていくと、チャネルピラー1上を覆って、引き上げコンタクトプラグ2となるピラー2a上に開口部21aを有するレジスト層21を形成しにくくなってくる。
しかし、本実施形態の製造方法のように、開口部21aを有するレジスト層21を形成する前に、チャネルピラー1上および引き上げコンタクトプラグ2となるピラー2a上にそれぞれコンタクトホール1b、2bを有する層間絶縁膜16を形成した場合、レジスト層21を形成することによってチャネルピラー1上のコンタクトホール1bにレジスト層21が埋め込まれる。
【0044】
チャネルピラー1上のコンタクトホール1b内に埋め込まれたレジスト層21は、層間絶縁膜16上に形成されたレジスト層21と比較して、膜厚が厚く、しかも除去されにくい形状である。したがって、例えば、レジスト層21の開口部21aの底面に、チャネルピラー1上のコンタクトホール1bの上縁の一部(たとえば、図11参照)または全部が露出されたとしても、チャネルピラー1上のコンタクトホール1b内のレジスト層21とコンタクトホール1bの外周を形成している層間絶縁膜16とによって、引き上げコンタクトプラグ2となるピラー2aに拡散させる不純物がチャネルピラー1に入ることを防止できる。
【0045】
よって、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させる時にマスクとして用いるレジスト層21に、引き上げコンタクトプラグ2となるピラー2a上を露出させる開口部21aを形成するに際し、開口部21a内に平面視でチャネルピラー1とが重なる領域が露出されないように開口部21aを形成できるか否かに関わらず、引き上げコンタクトプラグ2となるピラー2aと、チャネルとして機能するチャネルピラー1との間隔を決定できる。
【0046】
その結果、レジスト層21の開口部21aを形成するためのリソグラフィに用いるパターンの形状におけるマージンに余裕を持たせることができ、チャネルとして機能するチャネルピラー1に支障を来たすことなく、引き上げコンタクトプラグ2となるピラー2aと、チャネルとして機能するチャネルピラー1との間隔を、容易にF(最小加工寸法)まで狭くすることが可能となる。よって、本実施形態によれば、引き上げコンタクトプラグ2とチャネルピラー1とがF(最小加工寸法)の間隔で隣接する高集積化に適した半導体装置を、容易に形成できる。
【0047】
次に、レジスト層21を除去して、コンタクトホール1b、2b、3bに導電材料を埋め込む。このことにより、上部プラグ5および上部拡散層5aと、上層配線9とを、それぞれ電気的に接続するための接続プラグ7が形成される。また、コンタクトホール3b内に、ゲート電極12と上層配線9とを電気的に接続するためのゲートコンタクトプラグ8が形成される。
その後、上層配線9上およびゲートコンタクトプラグ8上に、それぞれ接続された上層配線9を形成する。
以上の工程により、図1に示す半導体装置が得られる。
【0048】
本実施形態の半導体装置は、一定の間隔を空けて配置された複数のピラー30が備えられ、複数のピラー30が、縦型トランジスタTのチャネルとして機能する半導体層からなるチャネルピラー1と、不純物拡散層からなり、チャネルピラー1の下部に接続されて縦型トランジスタTの一方のソースドレインとして機能する下部拡散層4に電気的に接続された引き上げコンタクトプラグ2とを含むものであるので、チャネルピラー1と下部拡散層用引き上げコンタクトプラグ2との間の間隔が、他のピラー間の間隔と同じものとなる。
【0049】
本実施形態においては、ピラー30間の間隔がF(最小加工寸法)であるので、チャネルピラー1と下部拡散層用引き上げコンタクトプラグ2との間の間隔がF(最小加工寸法)であるものとなる。したがって、本実施形態の半導体装置は、縦型トランジスタTの設置面積が狭く、高集積化に適したものとなる。
しかも、本実施形態の半導体装置では、縦型トランジスタを直列接続した場合のように、チャネル長が長くなって、トランジスタのオン電流が減少することはなく、トランジスタの特性を悪化させずに縦型トランジスタTを高集積化することができる。
【0050】
また、本実施形態においては、引き上げコンタクトプラグ2の上部に、上部拡散層5aと同じ材料からなる上部プラグ5が設けられ、引き上げコンタクトプラグ2が、上部プラグ5に電気的に接続されているので、引き上げコンタクトプラグ2および上部プラグ5を用いて、下部拡散層4と層間絶縁膜16上に設けられた上層配線9とを狭い面積で電気的に接続できる。
【0051】
さらに、本実施形態においては、上部プラグ5上および上部拡散層5a上に、それぞれ上層配線9と電気的に接続された接続プラグ7が設けられているので、引き上げコンタクトプラグ2と上部プラグ5と接続プラグ7とを介して、下部拡散層4と層間絶縁膜16上に設けられた上層配線9とを狭い面積で電気的に接続できる。
【0052】
また、本実施形態の半導体装置の製造方法は、一定の間隔を空けて配置された複数のピラー30を形成する工程と、ピラー30の下部に接続されて縦型トランジスタTの一方のソースドレインとして機能する下部拡散層4を形成する工程と、複数のピラー30のうち一部のピラー1aを用いて縦型トランジスタTのチャネルとして機能する半導体層からなるチャネルピラー1を形成する工程と、複数のピラー30のうちチャネルピラー1に用いないピラー2aの一部に不純物を拡散させて、下部拡散層4に電気的に接続された引き上げコンタクトプラグ2を形成する工程とを含む方法であるので、縦型トランジスタTのチャネルピラー1と引き上げコンタクトプラグ2とを含む複数のピラー30を備える本実施形態の半導体装置を製造できる。
【0053】
また、本実施形態の半導体装置の製造方法では、複数のピラー30を形成する工程において、縦型トランジスタTのチャネルピラー1なるピラー30と引き上げコンタクトプラグ2となるピラー30とを同時に形成するので、例えば、縦型トランジスタTのチャネルピラーとなるピラーと、引き上げコンタクトプラグとを個別に形成する場合と比較して、チャネルピラー1と下部拡散層用引き上げコンタクトプラグ2との間の間隔を狭くすることができるとともに、少ない製造工程で効率よく製造できる。
【0054】
また、本実施形態の半導体装置の製造方法では、上部拡散層5aを形成する工程において、上部拡散層5aを形成すると同時に、引き上げコンタクトプラグ2となるピラー2aの上部に、上部拡散層5aと同じ材料からなり引き上げコンタクトプラグ2に電気的に接続される上部プラグ5を形成するので、上部プラグ5を形成する工程を設けることなく、引き上げコンタクトプラグ2と上層配線9との電気的な接続に用いる上部プラグ5を形成できる。
【0055】
また、本実施形態の半導体装置の製造方法では、上部プラグ5上および上部拡散層5a上に、それぞれ上層配線9と電気的に接続される接続プラグ7を形成するために、底面に上部プラグ5が露出されたコンタクトホール2bと底面に上部拡散層5aが露出されたコンタクトホール1bとを有する層間絶縁膜16を形成する工程と、コンタクトホール1b、2bを埋め込むように層間絶縁膜16上にレジスト層を形成し、上部プラグ5上のレジスト層21を選択的に除去して開口部21aを形成する工程と行ってから、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させている。その結果、上述したように、チャネルとして機能するチャネルピラー1に支障を来たすことなく、引き上げコンタクトプラグ2となるピラー2aと、チャネルとして機能するチャネルピラー1との間隔を、容易にF(最小加工寸法)まで狭くすることが可能となる。
【0056】
なお、本実施形態の半導体装置の製造方法では、上部プラグ5および上部拡散層5aを形成してから、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させているが、上部プラグ5および上部拡散層5aを形成する前に、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させてもよい。この場合でも、縦型トランジスタTのチャネルピラー1と引き上げコンタクトプラグ2とを含む複数のピラー30を備える本実施形態の半導体装置を製造できる。
【符号の説明】
【0057】
1・・・チャネルピラー、2・・・引き上げコンタクトプラグ、3・・・ゲートコンタクト用ピラー、4・・・下部拡散層、5・・・上部プラグ、5a・・・上部拡散層、6・・・SW(サイドウォール)窒化膜、7・・・接続プラグ、8・・・ゲートコンタクトプラグ、9・・・上層配線、10・・・チッ化チタン膜、11・・タングステン膜、12・・・ゲート電極、13・・・下部酸化膜、14・・・ピラーマスク窒化膜、15・・・素子分離絶縁膜、16・・・層間絶縁膜、17・・・ゲート絶縁膜、18・・・酸化膜、19・・・シリコン基板、20・・・エピタキシャルシリコン、21・・・レジスト層、21a・・・開口部、22・・・窒化膜、30・・・ピラー、T・・・縦型トランジスタ。
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来から、半導体装置の高集積化に適したトランジスタとして、チャネルとして機能する柱状の半導体層からなるチャネルピラーと、チャネルピラーの上部に接続され、一方のソースドレインとして機能する上部拡散層と、チャネルピラーの下部に接続され、他方のソースドレインとして機能する下部拡散層と、チャネルピラーの側面にゲート絶縁膜を介して対向配置されたゲート電極とを備える縦型トランジスタがある。
【0003】
また、縦型トランジスタとして、半導体装置の面積削減と性能向上の観点から、柱状の半導体層からなるチャネルピラーの側面全面を囲むようにゲート絶縁膜を介してゲート電極が配置されている3次元構造の縦型オールアラウンドゲートトランジスタが提案されている(例えば、特許文献1参照)。
【0004】
一般に、縦型トランジスタの上部拡散層、下部拡散層、ゲート電極は、それぞれ縦型トランジスタの上層に形成された配線と電気的に接続されている。また、下部拡散層と縦型トランジスタの上層に形成された配線とは、絶縁膜に形成された下部拡散層用引き上げコンタクトプラグを用いて電気的に接続されている。下部拡散層用引き上げコンタクトプラグは、通常、絶縁膜に深いコンタクトホールを形成し、深いコンタクトホール内に導電材料を埋め込む方法により形成されている。
【0005】
このような方法を用いて下部拡散層用引き上げコンタクトプラグを形成する場合、深いコンタクトホールを形成する際の位置合わせマージンを考慮して、縦型トランジスタのチャネルピラーと下部拡散層用引き上げコンタクトプラグとの間の間隔を十分に確保しなければならない。このため、縦型トランジスタのチャネルピラーと下部拡散層用引き上げコンタクトプラグとの間の間隔をF(最小加工寸法)とすることはできなかった。
【0006】
また、下部拡散層と縦型トランジスタの上層に形成された配線とを接続するための面積によって集積化が妨げられないようにする技術として、特許文献2には、縦型トランジスタを直列接続して、縦型MOSトランジスタの下部側面の表面に形成された第2ソース・ドレイン拡散層とコンタクトする配線を形成する必要がないものとする技術が記載されている。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2009−81389号公報
【特許文献2】特開平6−268173号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献2に記載の技術では、トランジスタのチャネル長が2倍になってしまうため、トランジスタのオン電流が減少して、縦型トランジスタの特性が悪化してしまうといった問題があった。
【課題を解決するための手段】
【0009】
本発明者は、上記課題を解決するために鋭意検討を重ねた。
その結果、一定の間隔を空けて配置された複数のピラーを設け、ピラーの下部に接続されて縦型トランジスタの一方のソースドレインとして機能する下部拡散層を形成し、複数のピラーのうち一部のピラーを用いて縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーを形成し、複数のピラーのうちチャネルピラーに用いないピラーの一部に不純物を拡散させて、下部拡散層に電気的に接続された引き上げコンタクトプラグとして用いればよいことを見出し、本発明を想到した。
【0010】
本発明の半導体装置は、一定の間隔を空けて配置された複数のピラーが備えられ、前記複数のピラーが、縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーと、不純物拡散層からなり、前記チャネルピラーの下部に接続されて前記縦型トランジスタの一方のソースドレインとして機能する下部拡散層に電気的に接続された引き上げコンタクトプラグとを含むことを特徴とする。
【発明の効果】
【0011】
本発明の半導体装置は、一定の間隔を空けて配置された複数のピラーが備えられ、前記複数のピラーが、縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーと、不純物拡散層からなり、前記チャネルピラーの下部に接続されて前記縦型トランジスタの一方のソースドレインとして機能する下部拡散層に電気的に接続された引き上げコンタクトプラグとを含むものであり、複数のピラーのうちの一部である不純物拡散層からなるピラーを下部拡散層用の引き上げコンタクトプラグとして用いるので、縦型トランジスタのチャネルとして機能するチャネルピラーと下部拡散層用のコンタクトプラグとの間の間隔が、他のピラー間の間隔と同じものとなる。
【0012】
したがって、本発明の半導体装置によれば、従来と比較して、チャネルピラーと下部拡散層用の引き上げコンタクトプラグとの間の間隔を狭いものとすることができ、引き上げコンタクトプラグを縦型トランジスタの上層に形成された配線と電気的に接続した場合に、下部拡散層と縦型トランジスタの上層に形成された配線とを接続するための面積の狭い高集積化に適したものとなる。具体的には、例えば、本発明の半導体装置では、ピラー間の間隔をF(最小加工寸法)とした場合、チャネルピラーと下部拡散層用引き上げコンタクトプラグとの間の間隔をF(最小加工寸法)とすることができる。
【0013】
しかも、本発明の半導体装置では、縦型トランジスタを直列接続した場合のように、下部拡散層と縦型トランジスタの上層に形成された配線とを接続するための面積を削減するために、チャネル長が長くなって、トランジスタのオン電流が減少することはなく、トランジスタの特性を悪化させずに縦型トランジスタの設置面積を削減でき、半導体装置を高集積化できる。
【図面の簡単な説明】
【0014】
【図1】図1は、本発明の半導体装置の一例を説明するための断面図ある。
【図2】図2は、図1に示した半導体装置の平面図であり、図1に示した断面図は、図2のA−A’線に対応している。
【図3】図3は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図4】図4は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図5】図5は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図6】図6は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図7】図7は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図8】図8は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図9】図9は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図10】図10は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【図11】図11は、本発明の半導体装置の製造方法の一例を説明するための断面図であり、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
【発明を実施するための形態】
【0015】
以下、図面を参照して本発明を適用した実施形態について詳細に説明する。尚、本発明
は以下の実施形態に限定されるものではなく、以下の説明で用いる図面は、本発明の実施
形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実
際の半導体装置の寸法関係とは異なる場合がある。
【0016】
「半導体装置」
図1は、本発明の半導体装置の一例を説明するための断面図ある。また、図2は、図1に示した半導体装置の平面図である。なお、図1に示した断面図は、図2のA−A’線に対応している。
本実施形態においては、本発明の半導体装置の一例として、半導体記憶装置(DRAM)を例に挙げて説明する。図1および図2は、本実施形態のDRAMの一部を示した概略図であり、DRAMを構成する縦型トランジスタの1つとその近傍のみを示している。本実施形態のDRAMは、メモリセル部と、メモリセル部の周辺に配置された周辺回路部とを有するものである。図1および図2に示す縦型トランジスタは、DRAMの周辺回路部に備えられている。
【0017】
図1および図2において、符号19はシリコン基板を示し、符号15はシリコン基板19に300nm程度の深さで埋め込まれた素子分離絶縁膜を示している。図2に示すように、素子分離絶縁膜15の平面形状は、略長方形の枠状とされている。素子分離絶縁膜15内には、図1および図2に示すように、シリコン基板19に設けられたF(最小加工寸法)の幅の深さ100nm程度の溝によって、一定の間隔を空けて配置された3つのピラー30が備えられている。
【0018】
なお、本実施形態においては、ピラー30間の間隔だけでなく、各ピラー30の幅も、ピラー30の側面と素子分離絶縁膜15の内壁面との間隔もF(最小加工寸法)とされている。また、本実施形態においては、ピラー30の側面と素子分離絶縁膜15の内壁面との間隔がF(最小加工寸法)とされている平面視略長方形の枠状の素子分離絶縁膜15を有する半導体装置を例に挙げて説明したが、素子分離絶縁膜の平面形状は特に限定されるものではない。
【0019】
図1に示すように、平面視で素子分離絶縁膜15の内側のピラー30が設けられている領域を除く領域(言い換えると、隣接するピラー30間の領域および、ピラー30の側面と素子分離絶縁膜15の内壁面との間の領域)に、シリコン基板19(本実施形態においては(p+))と逆符号(異極性)の不純物(本実施形態においては(n+))が拡散されてなる下部拡散層4が形成されている。シリコン基板19と逆符号の不純物は、図1に示すように、各ピラー30の下部の外周部から各ピラー30の下部の一部にも拡散しており、下部拡散層4は、各ピラー30の下部に接続されている。下部拡散層4は、縦型トランジスタTの一方のソースドレインとして機能するものである。
【0020】
図1および図2に示す3つのピラー30は、素子分離絶縁膜15の内側中央に配置された半導体層からなるチャネルピラー1と、図1および図2においてチャネルピラー1の右側に配置されたシリコン基板19と逆符号の不純物が拡散されてなる不純物拡散層からなる引き上げコンタクトプラグ2と、図1および図2においてチャネルピラー1の左側に配置された半導体層からなるゲートコンタクト用ピラー3とを含むものである。
【0021】
チャネルピラー1は、縦型トランジスタTのチャネルとして機能するものである。縦型トランジスタTは、チャネルピラー1の上部に接続された上部拡散層5aと、酸化膜などからなるゲート絶縁膜17を介して、チャネルピラー1の側面に対向配置されたゲート電極12とを備えている。
上部拡散層5aは、縦型トランジスタTの他方のソースドレインとして機能するものであり、シリコン基板19と逆符号の不純物が拡散されてなるものである。
【0022】
図1および図2に示すように、ゲート電極12は、チッ化チタン膜10とタングステン膜11との積層膜からなるものである。チッ化チタン膜10は、厚み5nm程度のものであり、タングステン膜11のゲート絶縁膜17側に配置されている。また、ゲート電極12は、図1および図2に示すように、ゲート絶縁膜17を介して各ピラー30の側面全面を囲むように配置されている。
ゲート電極12の材料は、特に限定されるものではなく、チッ化チタン(密度5.4g/cm3)膜10とタングステン(密度19g/cm3)膜11との積層膜などの密度の大きな材料からなるものであることが好ましいが、例えば、ポリシリコン(密度2.3g/cm3)の単層膜からなるものなど他の材料からなるものを用いてもよい。
【0023】
ゲート電極12が、チッ化チタン膜10とタングステン膜11との積層膜など、密度の大きな材料からなるものである場合、ゲート電極12が、引き上げコンタクトプラグ2となるピラー30に不純物をイオン注入する際に、縦型トランジスタTのチャネルとして機能するチャネルピラー1に不純物が入り込む事を防ぐ核阻止能に優れたものとなる。その結果、引き上げコンタクトプラグ2となるピラー30に不純物をイオン注入する際に、不純物がゲート電極12を通って、縦型トランジスタTのチャネルとして機能するチャネルピラー1に入ることを効果的に防ぐことができる。
【0024】
また、図1及び図2に示すように、ゲートコンタクト用ピラー3と素子分離絶縁膜15の内壁面との間に配置されたゲート電極12上には、酸化膜などからなる層間絶縁膜16を貫通するゲートコンタクトプラグ8が設けられている。ゲートコンタクトプラグ8は、金属などの導電材料からなるものであり、ゲート電極12と層間絶縁膜16上に設けられた上層配線9とに電気的に接続されている。
【0025】
また、図1及び図2に示すように、ゲートコンタクト用ピラー3上および素子分離絶縁膜15上には、シリコン基板19にピラー30を形成するための溝を所定の形状で形成するために設けたピラーマスク窒化膜14が設けられている。また、ゲートコンタクト用ピラー3とピラーマスク窒化膜14との間には、シリコン基板19にピラー30を形成する前に形成した酸化膜18が設けられている。
また、図1及び図2に示すように、各ピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝の底部には、厚み10nm程度の下部酸化膜13が形成されている。
【0026】
引き上げコンタクトプラグ2は、下部拡散層4に電気的に接続されている。また、引き上げコンタクトプラグ2の上部には、上部拡散層5aと同じ材料からなる上部プラグ5が設けられており、引き上げコンタクトプラグ2が、上部プラグ5と電気的に接続されている。したがって、引き上げコンタクトプラグ2を介して、下部拡散層4と上部プラグ5とが、電気的に接続されている。
【0027】
また、図1および図2に示すように、上部プラグ5上および上部拡散層5a上には、それぞれ層間絶縁膜16を貫通する接続プラグ7が設けられている。接続プラグ7は、金属などの導電材料からなるものであり、それぞれ層間絶縁膜16上に設けられた上層配線9と電気的に接続されている。このことにより、上部プラグ5上および上部拡散層5aは、それぞれ接続プラグ7を介して、上層配線9と電気的に接続されている。
【0028】
「半導体装置の製造方法」
次に、本発明の半導体装置の製造方法の一例として、図1および図2に示した半導体装置の製造方法について図面を用いて説明する。図3〜図11は、図1および図2に示した半導体装置の製造方法の一工程を説明するための概略図である。
図1に示した半導体装置を製造するには、まず、図3に示すように、シリコン基板19に素子分離絶縁膜15を形成する。
【0029】
次に、図4に示すように、素子分離絶縁膜15の形成されたシリコン基板19の表面に、熱酸化法などにより酸化膜18を形成する。その後、酸化膜18上および素子分離絶縁膜15上に、ピラー30の平面形状に対応する所定のパターン形状を有するピラーマスク窒化膜14を、フォトレジストをマスクとしてドライエッチングする事により作成する。
次に、ピラーマスク窒化膜14をマスクとしてドライエッチングすることにより、シリコン基板19に溝を形成し、図5に示すように、F(最小加工寸法)の間隔を空けて配置された半導体層からなる3つのピラー30を形成する。
【0030】
次に、ピラー30の形成されたシリコン基板19上の全面に、LP−CVD(Low Pressure−Chemical Vaper Deposition)法を用いて窒化膜を形成し、その後、エッチバックすることにより、図6に示すように、ピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝の内壁に沿って窒化膜22を形成する。このことにより、窒化膜22は、各ピラー30の側面全面を囲むように形成される。
【0031】
次いで、図6に示すように、熱酸化法により、ピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝の底部に下部酸化膜13を形成する。
次に、平面視で素子分離絶縁膜15の内側のピラー30が設けられている領域を除く領域(ピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝の底部)に、シリコン基板19と逆符号の不純物(本実施形態においては(n+))をイオン注入して、縦型トランジスタTの一方のソースドレインとして機能する下部拡散層4を形成する。
その後、熱リン酸を用いて、窒化膜22を除去する。
【0032】
次に、図7に示すように、各ピラー30の側面全面を囲むように、ゲート酸化膜17を形成する。
次に、ゲート酸化膜17の形成されたシリコン基板19上の全面に、厚み5nm程度の窒化チタン膜10を形成する。このことにより、ゲート絶縁膜17を介してピラー30の側面に対向配置されたチッ化チタン膜10が形成される。
【0033】
次いで、窒化チタン膜10上にタングステン膜11を積層し、側面にゲート絶縁膜17およびチッ化チタン膜10の形成されているピラー30間およびピラー30の側面と素子分離絶縁膜15の内壁面との間の溝内に、タングステン膜11を埋め込む。
その後、タングステン膜11と窒化チタン膜10とを順にエッチバックする。このことにより、図7に示すように、ゲート絶縁膜17を介して各ピラー30の側面全面を囲むようにゲート電極12が形成される。
【0034】
次に、HDP−CVD(High Density Plasma−Chemical Vapor Deposition)法を用いて、ゲート電極12の形成されたシリコン基板19上の全面に酸化膜を成膜し、ピラーマスク窒化膜14間に図1に示す層間絶縁膜16の一部である酸化膜を埋め込む。次いで、ピラーマスク窒化膜14をストッパとしたCMP(ChemicalMechanical Polishing)を行い、酸化膜を平坦化する。
【0035】
その後、平坦化された酸化膜上およびピラーマスク窒化膜14上に、図1に示す層間絶縁膜16の一部となる厚み10nm程度の酸化膜を再度全面に堆積させる。
次いで、ピラー30のうち、縦型トランジスタTのチャネルとして機能するチャネルピラー1となるピラー1aの上部と、シリコン基板19と逆符号の不純物が拡散された引き上げコンタクトプラグ2となるピラー2aの上部と、平面視でピラー1aとピラー2aとの間の領域とに配置された酸化膜のみ、ピラーマスク窒化膜14の上面の位置までフォトレジストをマスクとしてドライエッチングする事によって、図8に示すように、ピラーマスク窒化膜14を露出させる。
【0036】
次に、ピラー1a上およびピラー2a上に露出したピラーマスク窒化膜14を熱リン酸で除去する。このことにより、側面が層間絶縁膜16を構成する酸化膜からなるコンタクトホール6aが形成される。
次いで、コンタクトホール6aの形成されたシリコン基板19上の全面にLP−CVD法を用いて窒化膜を形成し、その後、エッチバックすることにより、図9に示すように、コンタクトホール6aの側面にSW(サイドウォール)窒化膜6を形成する。
【0037】
次いで、コンタクトホール6a内に露出された酸化膜18を除去し、選択エピタキシャル成長を行って、図9に示すように、コンタクトホール6a内にエピタキシャルシリコン20を形成する。その後、エピタキシャルシリコン20に、シリコン基板19と逆符号の不純物をイオン注入する。このことにより、図10に示すように、ピラー1aの上部に縦型トランジスタTの他方のソースドレインとして機能する上部拡散層5aを形成すると同時に、複数のピラー30のうちチャネルピラー1に用いないピラー2aの上部に上部拡散層5aと同じ材料からなる上部プラグ5が形成される。
【0038】
以上の工程により、複数のピラー30のうち一部のピラー1aを用いてチャネルとして機能するチャネルピラー1が形成され、チャネルピラー1と、チャネルピラー1の下部に接続された下部拡散層4と、チャネルピラー1の上部に接続された上部拡散層5aと、チャネルピラー1の側面にゲート絶縁膜17を介して対向配置されたゲート電極12とを備える縦型トランジスタTが形成される。
【0039】
次に、上部拡散層5aおよび上部プラグ5の形成されたシリコン基板19上の全面に、層間絶縁膜16の一部となる酸化膜を成膜する。次いで、酸化膜を選択的に除去して、図10に示すように、上部拡散層5a上と、上部プラグ5上と、ゲートコンタクト用ピラー3となるピラー30と素子分離絶縁膜15の内壁面との間に配置されたゲート電極12上とをそれぞれ露出させるコンタクトホール1b、2b、3bを形成する。
【0040】
次に、底面に上部拡散層5aが露出されたコンタクトホール(第2コンタクトホール)1b、底面に上部プラグ5が露出されたコンタクトホール(第1コンタクトホール)2bと、底面にゲート電極12が露出されたコンタクトホール3bとを有する層間絶縁膜16上の全面にレジスト層21を形成し、コンタクトホール1b、2b、3bにレジスト層21を埋め込む。その後、図11に示すように、上部プラグ5上のレジスト層21を選択的に除去して開口部21aを形成する。このことにより、コンタクトホール2b内に再度上部プラグ5が露出される。
【0041】
なお、本実施形態においては、上部プラグ5上のレジスト層21を選択的に除去する際に、平面視で上部プラグ5上のコンタクトホール2bの周辺部に配置されたレジスト層21も除去している。したがって、開口部21aの底面には、上部プラグ5上のコンタクトホール2bと、その周辺部に配置された層間絶縁膜16とが露出されている。
次に、上部プラグ5の下に配置されたピラー2aに、シリコン基板19と逆符号の不純物をイオン注入により拡散させてピラー2aを低抵抗化する。このことにより、上部プラグ5と下部拡散層4と同極性の拡散層からなり、上部プラグ5および下部拡散層4に電気的に接続された引き上げコンタクトプラグ2が形成される。
【0042】
本実施形態においては、引き上げコンタクトプラグ2を形成するために、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させる前に、底面に上部プラグ5が露出されたコンタクトホール2bと底面に上部拡散層5aが露出されたコンタクトホール1bとを有する層間絶縁膜16を形成する工程と、コンタクトホール1b、2bを埋め込むように層間絶縁膜16上にレジスト層を形成し、上部プラグ5上のレジスト層21を選択的に除去して開口部21aを形成する工程とを含むので、以下に示すように、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させる工程において、縦型トランジスタTのチャネルとして機能するチャネルピラー1に不純物が入ることを効果的に防ぐことができる。
【0043】
すなわち、縦型トランジスタの設置面積を削減するために、引き上げコンタクトプラグ2となるピラー2aと、チャネルとして機能するチャネルピラー1との間隔を狭くしていくと、チャネルピラー1上を覆って、引き上げコンタクトプラグ2となるピラー2a上に開口部21aを有するレジスト層21を形成しにくくなってくる。
しかし、本実施形態の製造方法のように、開口部21aを有するレジスト層21を形成する前に、チャネルピラー1上および引き上げコンタクトプラグ2となるピラー2a上にそれぞれコンタクトホール1b、2bを有する層間絶縁膜16を形成した場合、レジスト層21を形成することによってチャネルピラー1上のコンタクトホール1bにレジスト層21が埋め込まれる。
【0044】
チャネルピラー1上のコンタクトホール1b内に埋め込まれたレジスト層21は、層間絶縁膜16上に形成されたレジスト層21と比較して、膜厚が厚く、しかも除去されにくい形状である。したがって、例えば、レジスト層21の開口部21aの底面に、チャネルピラー1上のコンタクトホール1bの上縁の一部(たとえば、図11参照)または全部が露出されたとしても、チャネルピラー1上のコンタクトホール1b内のレジスト層21とコンタクトホール1bの外周を形成している層間絶縁膜16とによって、引き上げコンタクトプラグ2となるピラー2aに拡散させる不純物がチャネルピラー1に入ることを防止できる。
【0045】
よって、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させる時にマスクとして用いるレジスト層21に、引き上げコンタクトプラグ2となるピラー2a上を露出させる開口部21aを形成するに際し、開口部21a内に平面視でチャネルピラー1とが重なる領域が露出されないように開口部21aを形成できるか否かに関わらず、引き上げコンタクトプラグ2となるピラー2aと、チャネルとして機能するチャネルピラー1との間隔を決定できる。
【0046】
その結果、レジスト層21の開口部21aを形成するためのリソグラフィに用いるパターンの形状におけるマージンに余裕を持たせることができ、チャネルとして機能するチャネルピラー1に支障を来たすことなく、引き上げコンタクトプラグ2となるピラー2aと、チャネルとして機能するチャネルピラー1との間隔を、容易にF(最小加工寸法)まで狭くすることが可能となる。よって、本実施形態によれば、引き上げコンタクトプラグ2とチャネルピラー1とがF(最小加工寸法)の間隔で隣接する高集積化に適した半導体装置を、容易に形成できる。
【0047】
次に、レジスト層21を除去して、コンタクトホール1b、2b、3bに導電材料を埋め込む。このことにより、上部プラグ5および上部拡散層5aと、上層配線9とを、それぞれ電気的に接続するための接続プラグ7が形成される。また、コンタクトホール3b内に、ゲート電極12と上層配線9とを電気的に接続するためのゲートコンタクトプラグ8が形成される。
その後、上層配線9上およびゲートコンタクトプラグ8上に、それぞれ接続された上層配線9を形成する。
以上の工程により、図1に示す半導体装置が得られる。
【0048】
本実施形態の半導体装置は、一定の間隔を空けて配置された複数のピラー30が備えられ、複数のピラー30が、縦型トランジスタTのチャネルとして機能する半導体層からなるチャネルピラー1と、不純物拡散層からなり、チャネルピラー1の下部に接続されて縦型トランジスタTの一方のソースドレインとして機能する下部拡散層4に電気的に接続された引き上げコンタクトプラグ2とを含むものであるので、チャネルピラー1と下部拡散層用引き上げコンタクトプラグ2との間の間隔が、他のピラー間の間隔と同じものとなる。
【0049】
本実施形態においては、ピラー30間の間隔がF(最小加工寸法)であるので、チャネルピラー1と下部拡散層用引き上げコンタクトプラグ2との間の間隔がF(最小加工寸法)であるものとなる。したがって、本実施形態の半導体装置は、縦型トランジスタTの設置面積が狭く、高集積化に適したものとなる。
しかも、本実施形態の半導体装置では、縦型トランジスタを直列接続した場合のように、チャネル長が長くなって、トランジスタのオン電流が減少することはなく、トランジスタの特性を悪化させずに縦型トランジスタTを高集積化することができる。
【0050】
また、本実施形態においては、引き上げコンタクトプラグ2の上部に、上部拡散層5aと同じ材料からなる上部プラグ5が設けられ、引き上げコンタクトプラグ2が、上部プラグ5に電気的に接続されているので、引き上げコンタクトプラグ2および上部プラグ5を用いて、下部拡散層4と層間絶縁膜16上に設けられた上層配線9とを狭い面積で電気的に接続できる。
【0051】
さらに、本実施形態においては、上部プラグ5上および上部拡散層5a上に、それぞれ上層配線9と電気的に接続された接続プラグ7が設けられているので、引き上げコンタクトプラグ2と上部プラグ5と接続プラグ7とを介して、下部拡散層4と層間絶縁膜16上に設けられた上層配線9とを狭い面積で電気的に接続できる。
【0052】
また、本実施形態の半導体装置の製造方法は、一定の間隔を空けて配置された複数のピラー30を形成する工程と、ピラー30の下部に接続されて縦型トランジスタTの一方のソースドレインとして機能する下部拡散層4を形成する工程と、複数のピラー30のうち一部のピラー1aを用いて縦型トランジスタTのチャネルとして機能する半導体層からなるチャネルピラー1を形成する工程と、複数のピラー30のうちチャネルピラー1に用いないピラー2aの一部に不純物を拡散させて、下部拡散層4に電気的に接続された引き上げコンタクトプラグ2を形成する工程とを含む方法であるので、縦型トランジスタTのチャネルピラー1と引き上げコンタクトプラグ2とを含む複数のピラー30を備える本実施形態の半導体装置を製造できる。
【0053】
また、本実施形態の半導体装置の製造方法では、複数のピラー30を形成する工程において、縦型トランジスタTのチャネルピラー1なるピラー30と引き上げコンタクトプラグ2となるピラー30とを同時に形成するので、例えば、縦型トランジスタTのチャネルピラーとなるピラーと、引き上げコンタクトプラグとを個別に形成する場合と比較して、チャネルピラー1と下部拡散層用引き上げコンタクトプラグ2との間の間隔を狭くすることができるとともに、少ない製造工程で効率よく製造できる。
【0054】
また、本実施形態の半導体装置の製造方法では、上部拡散層5aを形成する工程において、上部拡散層5aを形成すると同時に、引き上げコンタクトプラグ2となるピラー2aの上部に、上部拡散層5aと同じ材料からなり引き上げコンタクトプラグ2に電気的に接続される上部プラグ5を形成するので、上部プラグ5を形成する工程を設けることなく、引き上げコンタクトプラグ2と上層配線9との電気的な接続に用いる上部プラグ5を形成できる。
【0055】
また、本実施形態の半導体装置の製造方法では、上部プラグ5上および上部拡散層5a上に、それぞれ上層配線9と電気的に接続される接続プラグ7を形成するために、底面に上部プラグ5が露出されたコンタクトホール2bと底面に上部拡散層5aが露出されたコンタクトホール1bとを有する層間絶縁膜16を形成する工程と、コンタクトホール1b、2bを埋め込むように層間絶縁膜16上にレジスト層を形成し、上部プラグ5上のレジスト層21を選択的に除去して開口部21aを形成する工程と行ってから、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させている。その結果、上述したように、チャネルとして機能するチャネルピラー1に支障を来たすことなく、引き上げコンタクトプラグ2となるピラー2aと、チャネルとして機能するチャネルピラー1との間隔を、容易にF(最小加工寸法)まで狭くすることが可能となる。
【0056】
なお、本実施形態の半導体装置の製造方法では、上部プラグ5および上部拡散層5aを形成してから、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させているが、上部プラグ5および上部拡散層5aを形成する前に、引き上げコンタクトプラグ2となるピラー2aに不純物を拡散させてもよい。この場合でも、縦型トランジスタTのチャネルピラー1と引き上げコンタクトプラグ2とを含む複数のピラー30を備える本実施形態の半導体装置を製造できる。
【符号の説明】
【0057】
1・・・チャネルピラー、2・・・引き上げコンタクトプラグ、3・・・ゲートコンタクト用ピラー、4・・・下部拡散層、5・・・上部プラグ、5a・・・上部拡散層、6・・・SW(サイドウォール)窒化膜、7・・・接続プラグ、8・・・ゲートコンタクトプラグ、9・・・上層配線、10・・・チッ化チタン膜、11・・タングステン膜、12・・・ゲート電極、13・・・下部酸化膜、14・・・ピラーマスク窒化膜、15・・・素子分離絶縁膜、16・・・層間絶縁膜、17・・・ゲート絶縁膜、18・・・酸化膜、19・・・シリコン基板、20・・・エピタキシャルシリコン、21・・・レジスト層、21a・・・開口部、22・・・窒化膜、30・・・ピラー、T・・・縦型トランジスタ。
【特許請求の範囲】
【請求項1】
一定の間隔を空けて配置された複数のピラーが備えられ、
前記複数のピラーが、縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーと、
不純物拡散層からなり、前記チャネルピラーの下部に接続されて前記縦型トランジスタの一方のソースドレインとして機能する下部拡散層に電気的に接続された引き上げコンタクトプラグとを含むことを特徴とする半導体装置。
【請求項2】
前記縦型トランジスタが、
前記チャネルピラーの上部に接続され、他方のソースドレインとして機能する上部拡散層と、
前記チャネルピラーの側面にゲート絶縁膜を介して対向配置されたゲート電極とを備えるものでることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記引き上げコンタクトプラグの上部に、前記上部拡散層と同じ材料からなる上部プラグが設けられ、前記引き上げコンタクトプラグが、前記上部プラグに電気的に接続されていることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記上部プラグ上および前記上部拡散層上に、それぞれ上層配線と電気的に接続された接続プラグが設けられていることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記ゲート電極が、チッ化チタン膜とタングステン膜との積層膜からなり、前記チッ化チタン膜が前記タングステン膜の前記ゲート絶縁膜側に配置されていることを特徴とする請求項2〜請求項4のいずれか一項に記載の半導体装置。
【請求項6】
前記ゲート電極が、前記ゲート絶縁膜を介して各ピラーの側面全面を囲むように配置されていることを特徴とする請求項2〜請求項5のいずれか一項に記載の半導体装置。
【請求項7】
一定の間隔を空けて配置された複数のピラーを形成する工程と、
前記ピラーの下部に接続されて縦型トランジスタの一方のソースドレインとして機能する下部拡散層を形成する工程と、
前記複数のピラーのうち一部のピラーを用いて前記縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーを形成する工程と、
前記複数のピラーのうち前記チャネルピラーに用いないピラーの一部に不純物を拡散させて、前記下部拡散層に電気的に接続された引き上げコンタクトプラグを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項8】
前記チャネルピラーとなるピラーの側面に、ゲート絶縁膜を介して対向配置されたゲート電極を形成する工程と、
前記チャネルピラーとなるピラーの上部に、前記縦型トランジスタの他方のソースドレインとして機能する上部拡散層を形成する工程とを含むことを形成することを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記上部拡散層を形成する工程が、前記上部拡散層を形成すると同時に、前記引き上げコンタクトプラグとなるピラーの上部に、前記上部拡散層と同じ材料からなり前記引き上げコンタクトプラグに電気的に接続される上部プラグを形成する工程であることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
前記上部プラグ上および前記上部拡散層上に、それぞれ上層配線と電気的に接続された接続プラグを形成する工程を含むことを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記ゲート電極を形成する工程が、前記ゲート絶縁膜を介して前記チャネルピラーとなるピラーの側面に対向配置されたチッ化チタン膜を形成する工程と、
前記側面に前記ゲート絶縁膜および前記チッ化チタン膜の形成された前記チャネルピラーとなるピラー間を埋め込むようにタングステン膜を形成する工程とを含むことを特徴とする請求項8〜請求項10のいずれか一項に記載の半導体装置の製造方法。
【請求項12】
前記ゲート電極を形成する工程において、前記ゲート絶縁膜を介して各ピラーの側面全面を囲むように前記ゲート電極を形成することを特徴とする請求項8〜請求項11のいずれか一項に記載の半導体装置の製造方法。
【請求項13】
前記引き上げコンタクトプラグを形成する工程が、前記引き上げコンタクトプラグとなるピラーに不純物を拡散させる前に、
底面に前記上部プラグが露出された第1コンタクトホールと底面に前記上部拡散層が露出された第2コンタクトホールとを有する層間絶縁膜を形成する工程と、
前記第1コンタクトホールおよび前記第2コンタクトホールを埋め込むように前記層間絶縁膜上にレジスト層を形成し、前記上部プラグ上の前記レジスト層を選択的に除去して開口部を形成する工程とを含むことを特徴とする請求項9〜請求項12のいずれか一項に記載の半導体装置の製造方法。
【請求項1】
一定の間隔を空けて配置された複数のピラーが備えられ、
前記複数のピラーが、縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーと、
不純物拡散層からなり、前記チャネルピラーの下部に接続されて前記縦型トランジスタの一方のソースドレインとして機能する下部拡散層に電気的に接続された引き上げコンタクトプラグとを含むことを特徴とする半導体装置。
【請求項2】
前記縦型トランジスタが、
前記チャネルピラーの上部に接続され、他方のソースドレインとして機能する上部拡散層と、
前記チャネルピラーの側面にゲート絶縁膜を介して対向配置されたゲート電極とを備えるものでることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記引き上げコンタクトプラグの上部に、前記上部拡散層と同じ材料からなる上部プラグが設けられ、前記引き上げコンタクトプラグが、前記上部プラグに電気的に接続されていることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記上部プラグ上および前記上部拡散層上に、それぞれ上層配線と電気的に接続された接続プラグが設けられていることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記ゲート電極が、チッ化チタン膜とタングステン膜との積層膜からなり、前記チッ化チタン膜が前記タングステン膜の前記ゲート絶縁膜側に配置されていることを特徴とする請求項2〜請求項4のいずれか一項に記載の半導体装置。
【請求項6】
前記ゲート電極が、前記ゲート絶縁膜を介して各ピラーの側面全面を囲むように配置されていることを特徴とする請求項2〜請求項5のいずれか一項に記載の半導体装置。
【請求項7】
一定の間隔を空けて配置された複数のピラーを形成する工程と、
前記ピラーの下部に接続されて縦型トランジスタの一方のソースドレインとして機能する下部拡散層を形成する工程と、
前記複数のピラーのうち一部のピラーを用いて前記縦型トランジスタのチャネルとして機能する半導体層からなるチャネルピラーを形成する工程と、
前記複数のピラーのうち前記チャネルピラーに用いないピラーの一部に不純物を拡散させて、前記下部拡散層に電気的に接続された引き上げコンタクトプラグを形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項8】
前記チャネルピラーとなるピラーの側面に、ゲート絶縁膜を介して対向配置されたゲート電極を形成する工程と、
前記チャネルピラーとなるピラーの上部に、前記縦型トランジスタの他方のソースドレインとして機能する上部拡散層を形成する工程とを含むことを形成することを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
前記上部拡散層を形成する工程が、前記上部拡散層を形成すると同時に、前記引き上げコンタクトプラグとなるピラーの上部に、前記上部拡散層と同じ材料からなり前記引き上げコンタクトプラグに電気的に接続される上部プラグを形成する工程であることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
前記上部プラグ上および前記上部拡散層上に、それぞれ上層配線と電気的に接続された接続プラグを形成する工程を含むことを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記ゲート電極を形成する工程が、前記ゲート絶縁膜を介して前記チャネルピラーとなるピラーの側面に対向配置されたチッ化チタン膜を形成する工程と、
前記側面に前記ゲート絶縁膜および前記チッ化チタン膜の形成された前記チャネルピラーとなるピラー間を埋め込むようにタングステン膜を形成する工程とを含むことを特徴とする請求項8〜請求項10のいずれか一項に記載の半導体装置の製造方法。
【請求項12】
前記ゲート電極を形成する工程において、前記ゲート絶縁膜を介して各ピラーの側面全面を囲むように前記ゲート電極を形成することを特徴とする請求項8〜請求項11のいずれか一項に記載の半導体装置の製造方法。
【請求項13】
前記引き上げコンタクトプラグを形成する工程が、前記引き上げコンタクトプラグとなるピラーに不純物を拡散させる前に、
底面に前記上部プラグが露出された第1コンタクトホールと底面に前記上部拡散層が露出された第2コンタクトホールとを有する層間絶縁膜を形成する工程と、
前記第1コンタクトホールおよび前記第2コンタクトホールを埋め込むように前記層間絶縁膜上にレジスト層を形成し、前記上部プラグ上の前記レジスト層を選択的に除去して開口部を形成する工程とを含むことを特徴とする請求項9〜請求項12のいずれか一項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2012−94762(P2012−94762A)
【公開日】平成24年5月17日(2012.5.17)
【国際特許分類】
【出願番号】特願2010−242319(P2010−242319)
【出願日】平成22年10月28日(2010.10.28)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
【公開日】平成24年5月17日(2012.5.17)
【国際特許分類】
【出願日】平成22年10月28日(2010.10.28)
【出願人】(500174247)エルピーダメモリ株式会社 (2,599)
【Fターム(参考)】
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