【課題】裏面コンタクト構造体及びその構造体を製造する方法を提供する。
【解決手段】表面及び対向する裏面を有する基板１００の表面上に第１誘電体層１０５を形成することと、第１誘電体層を貫通して前記基板の表面にまで延びる導電性の第１スタッド・コンタクト１４０Ｂを第１誘電体層内に形成することと、基板の裏面から基板を薄くして基板の新しい裏面を形成することと、基板の新しい裏面から前記第１誘電体層まで延びるトレンチ１６５を基板内に形成して第１スタッド・コンタクトの底面をトレンチ内に露出させることと、基板の新しい裏面、トレンチの側壁、第１誘電体層の露出面、及び第１スタッド・コンタクトの露出面の上に、トレンチを完全に充填するのに十分には厚くない共形導電層１７０、１７５を形成することと、を含む前記方法。 （もっと読む）

【課題】同一平面上に形成された２つの配線が互いにショートするのを回避すること。
【解決手段】第１の方向（Ｘ）に複数本並べて配置された活性領域（５０）の各々は、第１の方向（Ｘ）と直交する第２の方向（Ｙ）に離間して配置された２つの縦型トランジスタ（５１）と、この２つの縦型トランジスタ（５１）の間に位置する縦型のゲート電極用ダミーピラー（１ａ）と、から成る。半導体装置（１００）は、複数本の活性領域（５０）の中央に位置するゲート電極用ダミーピラー（１ａ）へ給電するために第１の方向（Ｘ）へ延在して配置されたゲート給電配線（２３）と、２つの縦型トランジスタ（５１）間を接続するために、第２の方向（Ｙ）に延在し、かつゲート給電配線（２３）を迂回するように構成されたトランジスタ間接続配線（２１、１０Ａ、１６）と、を備える。 （もっと読む）

【課題】 対象セルのワード線に隣接するワード線の電位の影響に伴う対象セルのビット線への電界を緩和する。
【解決手段】 半導体基板１００に形成され、半導体素子１０１を形成するための活性領域と、半導体基板１００内に形成され、活性領域を分離するための素子分離領域（ＳＴＩ１０２、ＮＦ１０４）と、素子分離領域（ＳＴＩ１０２、ＮＦ１０４）内に設けられた空洞部１０５を有する半導体装置。 （もっと読む）

【課題】高い温度が必要な工程間に、応力と変形の無い基板の２つの面間の電気的接続とそのような接続の製造方法を提供する。
【解決手段】接続は、少なくとも一つの電気的に絶縁トレンチ３６、４４によって完全に囲まれた導体または半導体基板２０の部分４６を有する。接続パッド４２は背面４０上に形成され、ストリップ導体３８は表面上に形成される。接続は基板自身によって行われる。 （もっと読む）

【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、前記チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含む半導体装置とする。 （もっと読む）

【課題】隣接する活性領域の間で横方向に成長するシリコン膜が連結されることを防ぎつつ、活性領域上に十分な厚みのシリコン膜を形成可能とした半導体装置の製造方法を提供する。
【解決手段】ゲート電極６ａを挟んだ両側の活性領域５上に第１のシリコン膜１２ａを選択的にエピタキシャル成長させる工程と、複数のワード配線層ＷＬの各間に第１のシリコン膜１２ａを覆うのに十分な厚みでマスク絶縁膜を埋め込んだ後、このマスク絶縁膜を第１のシリコン膜１２ａの表面が露出するまでエッチングにより除去する工程と、第１のシリコン膜１２ａ上に第２のシリコン膜１２ｂを選択的にエピタキシャル成長させる工程とを含む。 （もっと読む）

【課題】メモリセル間の短絡を防止した上で、活性領域上にシリコン膜が十分に形成された半導体装置を提供する。
【解決手段】半導体基板２の表層に埋め込み形成された素子分離膜８によって、活性領域７が区画された半導体装置１であって、前記活性領域７の側面１７が露出するように、前記素子分離膜８の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域７の上面７ｄ及び前記側面１７と接するように設けられたシリコン膜１０と、を有することを特徴とする。 （もっと読む）

【課題】半導体素子の特性を損なうことなく微細化に伴うコンタクト不良を低減した、電気的特性の良好な半導体装置を提供する。またこのような半導体装置の作製方法を提供する。
【解決手段】半導体層と電気的に接続する金属、又は金属化合物からなる下部電極を設け、この下部電極の一部が露出するように層間絶縁層に形成されたコンタクトホール内に、接続電極となる導電性シリコンウィスカーを形成する。その後、導電性シリコンウィスカーと電気的に接続する上部電極を形成すればよい。またこのように作製したコンタクトを用いて半導体装置を作製すればよい。 （もっと読む）

【課題】高い耐電圧特性、および耐リーク特性を有する配線構造を有する半導体装置およびその製造方法を提供する。
【解決手段】半導体素子が設けられた基板と、前記基板上に形成された第１および第２の配線と、前記第１の配線の下面の前記第２の配線側に接続されたビアと、前記ビアを含むビア層絶縁膜と、を有する半導体装置を提供する。前記ビアは、前記第１の配線と前記第２の配線の間の領域である配線間領域下の上端に凹部を有する。前記ビア層絶縁膜は、前記第１および第２の配線の幅方向に前記ビアと隣接する領域を含む溝を前記配線間領域の下に有する。前記配線間領域および前記溝内にはエアギャップが含まれる。 （もっと読む）

【課題】ノードコンタクト構造体を有する半導体素子と、その製造方法を提供する。
【解決手段】半導体基板の上に形成されソース／ドレイン領域を有するバルクモストランジスタを備える。該バルクモストランジスタ上に層間絶縁膜が形成され、該層間絶縁膜上にソース／ドレイン領域を有する薄膜トランジスタが形成される。該バルクモストランジスタのソース／ドレイン領域上に半導体プラグが形成され、該半導体プラグは該層間絶縁膜の少なくとも一部を介して延長される。該薄膜トランジスタのソース／ドレイン領域及び該半導体プラグは金属プラグと接触し、該金属プラグは該層間絶縁膜の少なくとも一部を介して延長される。該半導体プラグ及び該金属プラグは多層のプラグを構成する。 （もっと読む）

【課題】第１のコンタクトプラグのゲート電極への短絡を防止する。第1の不純物拡散層と第１のコンタクトプラグの接続抵抗、及び第１と第２のコンタクトプラグの接続抵抗を低減することにより、縦型ＭＯＳトランジスタのオン電流を増加させる。
【解決手段】シリコンピラー上部に、非晶質シリコン層及び単結晶シリコン層を形成する。次に、２度の選択エピタキシャル成長法により、シリコンピラー上に順に非晶質シリコン層、及び非晶質シリコンゲルマニウム層を形成する。この後、熱処理により、シリコンピラー上部に単結晶シリコン層を有する第１の不純物拡散層を形成すると同時に、シリコンピラー上に単結晶シリコン層及び多結晶シリコンゲルマニウム層を有する第１のコンタクトプラグを形成する。次に、第１のコンタクトプラグに接続されるように、金属から構成される第２のコンタクトプラグを形成する。 （もっと読む）

【課題】短時間で製造することができ、十分な気密性を有するとともに、基板の反りを低減させることができる貫通電極、微小構造体及びそれらの製造方法を提供する。
【解決手段】導電性を有する基板１０の所定領域を貫通トレンチ２１で囲み、貫通トレンチ２１内に絶縁膜５０を形成して周囲から絶縁分離した貫通電極６０において、絶縁膜５０は、貫通トレンチ２１の側面から化学気相成長させたシリコン膜４０を熱酸化したシリコン熱酸化膜５０である。 （もっと読む）

【課題】３Ｄピラートランジスタにおいて、ゲートコンタクトとシリコン基板との間のショートを抑制した半導体装置及びその製造方法を得るという課題があった。
【解決手段】半導体からなる基板１と、一面１ａから突出され、前記半導体からなる第１の突出部２と、一面１ａに設けられた溝部１ｃに充填された第１の絶縁体３と、第１の突出部２に隣接して一面３ａから突出され、第１の絶縁体３からなる第２の突出部４と、第１の突出部２の側面を覆うゲート絶縁膜５と、ゲート絶縁膜５を覆うゲート電極６と、第１の突出部２に設けられた上部拡散層１３と、下部拡散層１４と、第２の突出部４の側面を覆うとともにゲート電極６に接続された連結電極６０と、第１の突出部２及び第２の突出部４を覆う層間絶縁膜と、前記層間絶縁膜を貫通して連結電極６０に接するゲートコンタクト１０と、を有する半導体装置及びその製造方法を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】３次元半導体メモリ装置及びその製造方法を提供する。
【解決手段】本装置は、積層された導電パターン、導電パターンを貫通する活性パターン及び導電パターンと活性パターンとの間に介在される情報貯蔵膜を含む少なくとも１つのメモリ構造体を含み、活性パターンは積層された下部及び上部貫通ホールを各々満たす下部及び上部半導体パターンを含むことができる。１つのメモリ構造体を構成する情報貯蔵膜は同一の工程段階を利用して実質的に同時に形成され、１つのメモリ構造体を構成する下部及び上部貫通ホールは互いに異なる工程段階を利用して順に形成され得る。 （もっと読む）

【課題】ＬＤＭＯＳＦＥＴを有する半導体装置では、ソース電極が裏面にあることから、表面のソース・コンタクト領域と裏面のソース電極間の電気抵抗を低減するため、上面からＰ型エピタキシャル層を貫通してＰ＋型基板内に伸びるボロンを高濃度にドープしたポリ・シリコン埋め込みプラグが設けられている。このポリ・シリコン埋め込みプラグの周辺のシリコン単結晶領域に転位が発生しており、これにより、リーク不良が誘発されていることが明らかとなった。
【解決手段】本願発明は、相互に不純物濃度の異なる第１及び第２の半導体層の境界面を貫通するシリコン系プラグを有する半導体装置であって、このプラグの少なくとも内部は多結晶領域であり、この多結晶領域表面の内、先の境界面の両側近傍は、固相エピタキシャル領域で覆われている。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）

【課題】半導体界面のダングリングボンドを終端させて、リーク電流が少ない半導体装置の製造方法を提供する。
【解決手段】ボンディングパッド４０が設けられる最上層の配線層３９の上に、フッ素を含んだ介在層４１としてＣＶＤ法によりよって形成されたフッ素含有酸化シリコン膜（ＳｉＯＦ）を設ける。この上にパッシベーション膜４２としてプラズマＣＶＤ法により形成した窒化シリコン膜を設け、フッ素に対するバリアとする。この後熱処理を行い、フッ素をシリコン基板の表面に拡散させる。 （もっと読む）

【課題】貫通ビア構造を備えた高品質な半導体装置の製造方法を提供する。
【解決手段】貫通ビアを形成する領域に窓領域を設けた酸化層パターンを備えた基板を製造する。更に、この基板を他の基板と貼り合せてＳＯＩ基板を生成する。次に、このＳＯＩ基板を研磨して薄層化する。次に、ＴＳＶ構造となる領域にアイランド領域を形成する。そして、このアイランド領域の間にデバイスを形成する。更に、デバイスとＴＳＶとを配線により接続する。次に、ＳＯＩ基板の裏面のシリコン基板を削除して、裏面にアイランド領域を露出させる。そして、埋め込み酸化層に形成された窓領域を介して、ＴＳＶとのバックコンタクトを形成する。 （もっと読む）

【課題】幅の狭い溝状領域への層間絶縁膜の形成にポリシラザンを用いた場合のシリコン酸化膜への改質が良好に行われる半導体装置及びその製造方法を提供する。
【解決手段】上面及び側面をキャップ絶縁膜１０７及びサイドウォール絶縁膜１０８で覆われた複数のビット線１０６間に形成された溝状領域１０９と、Ｎ（窒素）よりもＯ（酸素）を多く含み溝状領域１０９の内表面を連続的に覆うＳｉＯＮ膜１０と、ＳｉＯＮ膜１０を介して溝状領域１０９内に埋め込まれ、ポリシラザンを改質することによって形成されたシリコン酸化膜１１とを備える。 （もっと読む）

【課題】多層配線を形成する際における配線の加工に要する工程を簡便にすることを課題
とする。また、開口径の比較的大きいコンタクトホールに液滴吐出技術やナノインプリン
ト技術を用いた場合、開口の形状に沿った配線となり、開口の部分は他の箇所より凹む形
状となりやすかった。
【解決手段】高強度、且つ、繰り返し周波数の高いパルスのレーザ光を透光性を有する絶
縁膜に照射して貫通した開口を形成する。大きな接触面積を有する１つの開口を形成する
のではなく、微小な接触面積を有する開口を複数設け、部分的な凹みを低減して配線の太
さを均一にし、且つ、接触抵抗も確保する。 （もっと読む）