半導体装置および半導体装置の製造方法
【課題】メモリセル間の短絡を防止した上で、活性領域上にシリコン膜が十分に形成された半導体装置を提供する。
【解決手段】半導体基板２の表層に埋め込み形成された素子分離膜８によって、活性領域７が区画された半導体装置１であって、前記活性領域７の側面１７が露出するように、前記素子分離膜８の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域７の上面７ｄ及び前記側面１７と接するように設けられたシリコン膜１０と、を有することを特徴とする。
【解決手段】半導体基板２の表層に埋め込み形成された素子分離膜８によって、活性領域７が区画された半導体装置１であって、前記活性領域７の側面１７が露出するように、前記素子分離膜８の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域７の上面７ｄ及び前記側面１７と接するように設けられたシリコン膜１０と、を有することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、コンピュータや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路（ＬＳＩ）が採用されている。特に、ＬＳＩの中でも、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの素子は、急速な微細化が進んでいる。
【０００３】
ＤＲＡＭ等の半導体装置では、ＭＯＳトランジスタのソース・ドレイン電極として、半導体基板の活性領域上にシリコン膜を設けた構造（せり上げソース・ドレイン構造）のものが知られている。
そして、このシリコン膜を形成する方法としては、活性領域の上面（シリコン面）を露出させた状態で、選択エピタキシャル成長を行い、単結晶のシリコン膜を形成する方法が一般的である（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３０７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、メモリセル領域のように、複数のＭＯＳ型トランジスタを高密度に配置する必要がある領域では、微細化の進展に伴って、活性領域の面積はますます縮小している。このため、メモリセル領域内の活性領域上にシリコン膜を設ける際、露出しているシリコン面の面積が不足し、選択エピタキシャル成長を十分に行うことができず、シリコン膜が十分に形成できないという問題があった。
【０００６】
また、露出しているシリコン面の面積は、ゲート電極形成時のアライメントずれに起因して、各メモリセル間でばらつきがある。このため、シリコン膜を十分に形成するため、必要以上に長時間選択エピタキシャル成長を行うと、露出しているシリコン面の面積が比較的大きいメモリセルにおいて、シリコン膜の高さが高くなると共に、横方向へもシリコン膜が成長することになる。その結果、隣接するメモリセル間でシリコン膜を介した短絡が起きてしまうという問題が発生する。
【０００７】
すなわち、従来の半導体装置では、メモリセル間の短絡を防止した上で、シリコン膜が十分に形成されないメモリセルをなくすことが困難であった。
そのため、所定の動作特性が得られず、半導体装置の製造歩留まりが低下するという問題があった。
【課題を解決するための手段】
【０００８】
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、半導体基板の表層に埋め込み形成された素子分離膜によって、活性領域が区画された半導体装置であって、前記活性領域の側面が露出するように、前記素子分離膜の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域の上面及び前記側面と接するように設けられたシリコン膜と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置では、活性領域の側面および上面を覆うようにシリコン膜が形成されているので、活性領域上にシリコン膜を十分に形成することができる。すなわち、従来の半導体装置では、活性領域の上面のみが露出した状態でシリコン膜を形成していたため、シリコン膜が成長する際の基点となる半導体基板の露出面が不足しており、シリコン膜を十分に形成することができなかった。これに対し、本発明では、活性領域の上面および側面が露出した状態でシリコン膜を形成するため、シリコン膜を成長させる際の基点となる活性領域の露出面を十分に確保することができ、十分にシリコン膜を形成することができる。
また、活性領域上にシリコン膜が形成されているので、高濃度の不純物拡散領域を形成することができ、トランジスタの駆動能力向上、コンタクトの接触抵抗の低減、メタルコンタクトプラグの適用が可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）及び図１（ｂ）は、本発明の第１の実施形態の半導体装置を示す平面図である。
【図２】図２は、本発明の第１の実施形態の半導体装置を示す断面図である。
【図３】図３は、本発明の第１の実施形態の半導体装置を示す平面図である。
【図４】図４は、本発明の第１の実施形態の半導体装置を示す平面図である。
【図５】図５は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図５（ａ）は断面図であり、図５（ｂ）は断面図であり、図５（ｃ）は平面図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図７】図７は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図７（ａ）は断面図であり、図７（ｂ）は断面図であり、図７（ｃ）は平面図である。
【図８】図８は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図８（ａ）は断面図であり、図８（ｂ）は断面図であり、図８（ｃ）は平面図である。
【図９】図９は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図９（ａ）は断面図であり、図９（ｂ）は断面図であり、図９（ｃ）は平面図である。
【図１０】図１０は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図１０（ａ）は断面図であり、図１０（ｂ）は断面図であり、図１０（ｃ）は平面図である。
【図１１】図１１は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図１１（ａ）は断面図であり、図１１（ｂ）は断面図であり、図１１（ｃ）は平面図である。
【図１２】図１２は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図１２（ａ）は断面図であり、図１２（ｂ）は断面図であり、図１２（ｃ）は平面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、本発明の第１の実施形態の半導体装置の変形例を示す断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は、本発明の第２の実施形態の半導体装置を示す断面図である。
【図１７】図１７は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図１７（ａ）は断面図であり、図１７（ｂ）は断面図であり、図１７（ｃ）は平面図である。
【図１８】図１８は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図１８（ａ）は断面図であり、図１８（ｂ）は断面図であり、図１８（ｃ）は平面図である。
【図１９】図１９は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図１９（ａ）は断面図であり、図１９（ｂ）は断面図であり、図１９（ｃ）は平面図である。
【図２０】図２０は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図２０（ａ）は断面図であり、図２０（ｂ）は断面図であり、図２０（ｃ）は平面図である。
【図２１】図２１は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図２１（ａ）は断面図であり、図２１（ｂ）は断面図であり、図２１（ｃ）は平面図である。
【図２２】図２２（ａ）及び図２２（ｂ）は、本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
［第１の実施形態］
以下、本発明の第１の実施形態である半導体装置および半導体装置の製造方法について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１２】
＜ＤＲＡＭ＞
本実施形態の半導体装置１は、図１（ａ）に示すように、以下の説明では、最終的にＤＲＡＭとして機能させるものとして説明するが、本発明はＤＲＡＭに限定されず、その他のＲｅＲＡＭ（抵抗メモリ）、ＰＲＡＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）等の、選択用トランジスタとデータを保持する記憶素子から構成されるメモリセルを備えた半導体装置に適用可能である。
【００１３】
半導体装置１は、半導体基板の表面上に形成した半導体チップ上にメモリセル領域ＳＡと、このメモリセル領域ＳＡの外側に位置する周辺回路領域ＣＡとを備えている。周辺回路領域ＣＡには、センスアンプ回路、デコーダ回路、半導体チップ外部への入出力回路等の回路ブロックが配置される。メモリセル領域ＳＡの数やレイアウトは一例であって、図１（ａ）の場合のみには限定されない。
メモリセル領域ＳＡの一部を拡大した平面図を、図１（ｂ）に示す。
メモリセル領域ＳＡには、ビット線４１（図２参照）やワード配線（第１ワード配線）２２ａが設けられており、ビット線とワード配線２２ａの交差部には、それぞれメモリセルが形成されている。
また、メモリセル領域ＳＡに配置されるメモリセルは、マトリックス状に並んで配置されており、選択用トランジスタ３（図２参照）と、このトランジスタ３のソース・ドレイン領域２５の何れか一方と電気的に接続されるキャパシタ４（図２参照）とから構成されている。ＤＲＡＭの場合には、キャパシタ４がデータを保持するための記憶素子として機能する。
【００１４】
メモリセル領域ＳＡには、半導体基板２の表層に一方向に延在する複数の分離用のシャロートレンチ６（図２参照）を形成し、これら複数のシャロートレンチ６内に素子分離膜８（図２参照）を埋め込むことによって、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる複数の素子分離領域５と、素子分離領域５によって絶縁分離された複数の活性領域７とが、ストライプ状に交互に並んで設けられている。
【００１５】
また、メモリセル領域ＳＡには、これら素子分離領域５及び活性領域７と交差する方向に延在する複数のワード配線２２ａと、複数のダミーワード配線（第２ワード配線）２２ｂとが、ストライプ状に並んで設けられている。なお、図１（ｂ）においては、２本おきに配置されるワード線２２ａの間に１本のダミーワード線２２ｂが配置されている。また、ワード配線２２ａは、トランジスタ３のゲート電極を構成するものである。
【００１６】
＜半導体装置＞
次に、本実施形態の半導体装置について、より詳細に説明する。図２に示すように、半導体装置１は、概略、半導体基板２と、半導体基板２上に形成されたトランジスタ３と、トランジスタ３の上方に形成されたキャパシタ４と、を有した構成となっている。
【００１７】
＜＜半導体基板＞＞
半導体基板２には、素子分離領域５を形成するための溝であるシャロートレンチ６が設けられており、半導体基板２内において、シャロートレンチ６によって区画された領域が活性領域７となる。したがって、シャロートレンチ６の内壁は、活性領域７の側面１７となっている。
【００１８】
シャロートレンチ６内には、絶縁膜である素子分離膜８が埋め込まれている。また、シャロートレンチ６内に埋め込まれた素子分離膜８の一部には、掘り込み部（凹部）９が形成されており、掘り込み部９にはシリコン膜１０が形成されている。なお、掘り込み部９の形成位置については、後述する。
【００１９】
このように、本実施形態の半導体装置１に用いられる半導体基板２には、シャロートレンチ６内に素子分離膜８が充填されたＳＴＩ構造の素子分離領域５が形成されている。そして、ＳＴＩ構造の素子分離領域５によって、半導体基板２に設けられた複数の活性領域７が、絶縁分離されている。
【００２０】
活性領域７は、半導体基板２の表層に形成されており、図３に示すように、平面視した際に、一方向に延在した細長い短冊状に複数形成され、個々に所定間隔をあけて整列して配置されている。
なお、図３は、本実施形態の半導体装置１の一部を省略した平面図である。また、図３の活性領域７の配置は、６Ｆ２型と称する配置であるが、本発明はこれに限定されず、他の規則に従った配置しても構わない。以下では、図３の横方向をＸ方向と、図３の縦方向をＹ方向（第２の方向）と呼び、活性領域７の延在する方向を延在方向（第１の方向）と、延在方向と直交する方向を直交方向と呼ぶ。また、延在方向とＹ方向は、直交はしていないものの、Ｙ方向は延在方向を横切る方向である。なお、図２は、本実施形態の半導体装置１を、図３の３Ａ−３Ａ’間で切断した際の断面図である。
【００２１】
＜＜トランジスタ＞＞
半導体基板２上には、図２に示すように、ゲート絶縁膜２１を介してゲート電極として機能するワード配線２２ａ、または、ダミー電極であるダミーワード配線２２ｂが設けられている。なお、以下の説明では、ワード配線２２ａとダミーワード配線２２ｂを併せてワード配線層２２と称する。
ワード配線層２２上には、第１絶縁膜２３が設けられており、ワード配線層２２の側壁には、サイドウォール２４が設けられている。
また、半導体基板２の活性領域７内であって、ワード配線２２ａに対して自己整合な位置となる活性領域７の上面７ｄの近傍には、不純物が導入されたソース・ドレイン領域（不純物拡散領域）２５が形成されている。
【００２２】
また、図３に示すように、ワード配線２２ａは、活性領域７上を横切るようにＹ方向に延在して設けられており、ゲート電極として機能する。また、ダミーワード線２２ｂは、延在方向に隣接して配置された活性領域７間を横切るようにＹ方向に延在して設けられたダミー電極である。そして、ワード線２２ａは、活性領域７及び素子分離領域５上を横切るが、ダミーワード線２２ｂは、素子分離領域５上のみを横切るように形成されている。
【００２３】
各ワード配線層２２の配線幅は、およそＦに設計されている。なお、ここでＦは、設計ルールを示す数値である。また、ワード配線層２２の配線間隔はおよそＦで形成されており、配線ピッチはおよそ２Ｆで構成されている。
【００２４】
各活性領域７上には、Ｙ方向に横断する２本のワード配線２２ａが形成されており、ワード配線２２ａにより、平面視した際に、活性領域７は３つに区画されて形成される。この２本のワード配線２２ａに区画された中央部分を活性領域７ａ、２本のワード配線２２ａの外側にできる２つの部分を活性領域７ｂと称する。
活性領域７ａは、ビット線４１（図２参照）と接続され、活性領域７ｂは、キャパシタ４（図２参照）と接続される。
【００２５】
また、活性領域７の直交方向の幅はおよそＦに形成されており、直交方向の各活性領域７間の間隔もＦに形成されている。また、延在方向に隣接する２つの活性領域７の間隔はＦよりも大きく形成されており、活性領域７ａの延在方向の長さはＦに形成されているが、活性領域７ｂの延在方向の長さはＦよりも短く形成されている。したがって、活性領域７ｂの端部７ｃとダミー電極であるダミーワード配線２２ｂとの間にはスペースが形成されており、この活性領域７ｂとダミーワード配線２２ｂとの間のスペースをアクティブダミー配線間領域２６と称する。
【００２６】
＜＜島状第２絶縁膜＞＞
また、図４に示すように、ワード配線層２２間であって、直交方向に隣接する活性領域７に挟まれた素子分離領域５上には、島状第２絶縁膜（絶縁膜）２７が形成されている。
すなわち、島状第２絶縁膜２７は、直交方向に並んで形成された各活性領域７間において、ワード配線層２２およびサイドウォール２４（図２参照）上を除いて、延在方向に断続的に直線上に延在して形成されている。したがって、島状第２絶縁膜２７は、平面視した際に平行四辺形上に形成されている。なお、図４は、本実施形態の半導体装置１の一部を省略した平面図であり、特に図４中では、サイドウォール２４を省略している。
【００２７】
また、島状第２絶縁膜２７は、直交方向の幅がＦよりも大きく形成されており、そのため、活性領域７上の一部も覆うように形成されている。この活性領域７上で島状第２絶縁膜２７に覆われている領域をオーバーラップ領域２８と称する。
なお、島状第２絶縁膜２７の厚さは、後述するシリコン膜１０より厚く形成しても、薄く形成しても構わない。
【００２８】
＜＜シリコン膜＞＞
シリコン膜１０は、図２に示すように、凹部である掘り込み部９内を充填するとともに、活性領域７の上面７ｄであるソース・ドレイン領域２５の上面２５ａを覆うように形成されている。なお、このシリコン膜１０は、選択エピタキシャル成長によって形成されるエピタキシャル成長層である。
【００２９】
ここで、掘り込み部９は、活性領域７の側面１７を露出するように形成されており、以下では、この露出した部分を活性領域側壁露出部２９と称する。なお、活性領域７内において、活性領域側壁露出部２９の近傍には、前述したソース・ドレイン領域２５と一体となる不純物拡散領域であるソース・ドレイン領域６２が形成されている。
掘り込み部９は、図１４に示すように、ワード配線２２ａとダミーワード配線２２ｂの間に形成されており、具体的には、素子分離領域５上のアクティブダミー配線間領域２６であって、島状第２絶縁膜２７に挟まれた領域に形成される。したがって、活性領域７ｂの延在方向の両端部７ｃ側の側面１７を露出するように掘り込み部９が形成されている。
なお、図２に示すように、活性領域７ｂ上に形成されるシリコン膜１０と、掘り込み部９に形成されるシリコン膜１０は、一体として成形される。
【００３０】
＜＜キャパシタ＞＞
各ソース・ドレイン領域２５に形成されたシリコン膜１０上には、セルコンタクトプラグ（コンタクトプラグ）３１が形成されており、セルコンタクトプラグ３１と接続するように、ビット配線４１、キャパシタ４が形成されており、その上方には上層の金属配線層４２等が形成されている。すなわち、活性領域７ｂ上に形成されたシリコン膜１０上に設けられたセルコンタクトプラグ３１の上方には、キャパシタ４が形成されている。
キャパシタ４は、キャパシタコンタクトホール４３の側壁および底面を覆うように形成されたキャパシタ下部電極４４と、キャパシタ下部電極４４上に、形成されたキャパシタ絶縁膜４５と、キャパシタ絶縁膜４５上に形成されたキャパシタ上部電極４６から概略構成されている。
【００３１】
本実施形態の半導体装置１は、活性領域７の側面１７および上面７ｄを覆うようにシリコン膜１０が設けられているので、活性領域７上にシリコン膜１０を十分に形成することができる。すなわち、従来の半導体装置では、活性領域の上面のみが露出した状態でシリコン膜が形成されていたので、露出面不足に起因してシリコン膜が十分に形成できないという不都合があった。これに対し、本実施形態では、活性領域７の上面７ｄおよび側面１７が露出した状態でシリコン膜１０が形成されるため、活性領域７の露出面を十分に確保することができ、十分にシリコン膜１０を形成することができる。
また、活性領域７上にシリコン膜をせり上げているので、高濃度の不純物拡散領域を形成することができ、トランジスタの駆動能力向上、コンタクトの接触抵抗の低減、メタルコンタクトプラグの適用が可能となる。
例えば、メタルコンタクトプラグを採用した場合であっても、プラグ底面で金属層が反応して金属シリサイド層が形成される際のダメージ層を覆うように、高濃度の不純物拡散層をシリコン膜１０で形成することができるので、トランジスタ特性の劣化を抑制することができる。
【００３２】
また、直交方向に隣接する活性領域７に挟まれた素子分離領域５上に、島状第２絶縁膜２７が形成されているので、直交方向に隣接する活性領域７間でシリコン膜１０同士が短絡することを抑制できる。
【００３３】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置１の製造方法について、詳細に説明する。
本実施形態の半導体装置の製造方法は、活性領域区画工程と、ワード配線層形成工程と、不純物拡散領域形成工程と、第２絶縁膜形成工程と、マスク形成工程と、島状第２絶縁膜形成工程と、素子分離膜除去工程と、マスク除去工程と、シリコン膜形成工程と、不純物導入工程と、不純物拡散工程と、コンタクトプラグ形成工程と、ビット線形成工程と、キャパシタ形成工程と、を有している。
【００３４】
＜＜活性領域区画工程＞＞
まず、図５（ａ）及び図５（ｂ）に示すように、半導体基板２に素子分離領域５を形成するための溝であるシャロートレンチ６を形成する。このシャロートレンチ６によって、半導体基板２内において活性領域７が区画される。
その後、シャロートレンチ６内に、絶縁膜である素子分離膜８を埋め込んで、ＳＴＩ構造の素子分離領域５を形成する。このＳＴＩ構造の素子分離領域５によって、複数形成された活性領域７が、絶縁分離される。
なお、図５（ａ）は、図５（ｃ）の５Ａ−５Ａ’間断面図であり、図５（ｂ）は、図５（ｃ）の５Ｂ−５Ｂ’間断面図であり、図５（ｃ）は、半導体装置１の平面図である。以下、図６ないし図２２において、（ａ）は、図５（ｃ）の５Ａ−５Ａ’間に相当する部分で切断した際の断面図であり、（ｂ）は、図５（ｃ）の５Ｂ−５Ｂ’間に相当する部分で切断した際の断面図であり、図７ないし図１２および図１７ないし図２１において、（ｃ）は、平面図である。
【００３５】
活性領域７は、半導体基板２の表層に形成されており、図５（ｃ）に示すように、平面視した際に、延在方向に延びた細長い短冊状に複数形成され、個々に所定間隔をあけて整列して配置されている。
【００３６】
半導体基板２としては、例えばＰ型のシリコン半導体基板を用いることができる。もっとも、半導体基板２の材料はこれに限定されず、例えばゲルマニウムを含有した半導体基板を用いることもできる。
【００３７】
シャロートレンチ６内に埋め込む素子分離膜８の材料としては、例えばシリコン酸化膜（ＳｉＯ２）等を用いることができ、ＨＤＰ−ＣＶＤ法で形成することができる。また、シリコン酸化膜としては、ＳＯＤ膜などの塗布系絶縁膜を用いても構わない。
もっとも、素子分離膜８の材料はこれに限定されず、後述するエッチング工程において、エッチング部分が、後述する第２絶縁膜５３および半導体基板２の材料に対してエッチングの選択比が取れる材料で構成されているのであれば、どのようなものでも構わない。
【００３８】
＜＜ワード配線層形成工程＞＞
シャロートレンチ６に素子分離膜８を埋め込んだ後は、図５（ａ）に示すように、半導体基板２上にゲート絶縁膜２１、ゲートシリコン膜５１、ゲート高融点金属膜５２、第１絶縁膜２３を順次形成する。そして、フォトリソ技術およびドライエッチング技術を用いて、ゲートシリコン膜５１およびゲート高融点金属膜５２からなるワード配線層２２を形成する。第１絶縁膜２３としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
【００３９】
ワード配線層２２は、図５（ｃ）に示すように、Ｙ方向に延在しており、ワード配線（第１ワード配線）２２ａと、ダミーワード配線（第２ワード配線）２２ｂとから構成されている。ワード配線２２ａは、活性領域７上を横切って形成されており、ゲート電極１５として機能する。また、ダミーワード配線２２ｂは、延在方向に隣接して配置された活性領域７間を横切るように、活性領域７上を横切ることなく、素子分離領域５上にのみに形成された、ダミー電極である。このダミー電極は、ゲート電極１５のパターニングの際に、パターン配置の規則性を維持してパターン精度を向上させる目的で形成されている。
【００４０】
また、各ワード配線層２２の配線幅は、およそＦに設計されている。また、ワード配線層２２の配線間隔はおよそＦで形成されており、配線ピッチはおよそ２Ｆで構成されている。
【００４１】
また、活性領域７上に、Ｙ方向に横断する２本のワード配線２２ａが形成されることにより、活性領域７の表面において露出する領域が３つ形成される。この２本のワード配線２２ａに区画された中央部分を活性領域７ａ、２本のワード配線２２ａの外側にできる２つの部分を活性領域７ｂと称する。
活性領域７ａは、後述するように、ビット線４１と接続され、活性領域７ｂは、キャパシタ４と接続される。
【００４２】
活性領域７を形成する際は、まずフォトリソ技術を用いてレジストパターンを形成して、露光を行う。本実施形態では、マスク設計上は、活性領域７の直交方向の幅はおよそＦ、間隔はＦに形成されている。また、延在方向に隣接する２つの活性領域７の間隔はＦに形成されており、活性領域７ａ、および、活性領域７ｂの延在方向の長さは、ともにおよそＦとなるように設計されている。
【００４３】
もっとも、露光の際には、縦長状を有する活性領域７の延在方向の両端部７ｃでは、露光のための光が３方向から回り込むため、レジストパターンの延在方向の長さは、マスク設計寸法よりも短く形成されることになる。
【００４４】
その結果、２本のワード配線２２ａの外側端からの活性領域７ｂの端部７ｃまでの長さｄａは、マスク設計寸法Ｆよりも短く形成されることになる。これにより、活性領域７ｂの端部７ｃとダミーワード配線２２ｂの間にはスペースが生じ、素子分離領域５の上面が露出される。この活性領域７とダミーワード配線２２ｂとの間のスペースをアクティブダミー配線間領域２６と称する。なお、ダミーワード配線２２ｂの線幅がＦよりもさらに短く形成される場合には、アクティブダミー配線間領域２６の距離はさらに長くなる。
【００４５】
＜＜不純物拡散領域形成工程＞＞
次に、図５（ａ）に示すように、ワード配線層２２上に形成された第１絶縁膜２３をマスクにして不純物を導入し、活性領域７にソース・ドレイン領域（不純物拡散領域）２５を形成する。不純物導入は、例えばＮ型の不純物であるリンをエネルギー２０ＫｅＶで、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入法によって導入することができる。これにより、活性領域７の上面７ｄ近傍にＮ型のソース・ドレイン領域２５が形成される。
【００４６】
＜＜第２絶縁膜形成工程＞＞
次に、図６（ａ）および図６（ｂ）に示すように、例えばシリコン窒化膜からなる第２絶縁膜５３によって、第１絶縁膜２３の側面と上面、ワード配線層２２の側面、および半導体基板２の上面を被覆する。この際、第２絶縁膜５３の膜厚は、ワード配線層２２間を埋め込まないような膜厚とすることが好ましい。
【００４７】
＜＜マスク形成工程＞＞
次に、図７（ａ）ないし図７（ｃ）に示すように、フォトリソ技術を用いてレジスト材料からなるマスク５４を形成する。マスク５４には、図７（ｃ）に示すように、延在方向に並んで配置された複数の活性領域７同士を、一つの開口部５５で開口するように開口パターンが形成される。
【００４８】
開口部５５は、活性領域７上と、延在方向の隣接する活性領域７間に存在する素子分離領域５、ダミーワード配線２２ｂ上も開口するように形成されている。本実施形態では、活性領域７は、延在方向に延びた短冊状に形成されており、かつ、延在方向に複数並んで形成されたレイアウトを有しているので、マスクの開口部５５の開口パターンは、延在方向に沿って直線状に延びたスリット状のパターンとなる。
【００４９】
開口部５５の直交方向の幅は、活性領域７の幅よりも若干狭く形成されており、活性領域７上にマスク５４で覆われたオーバーラップ領域２８が形成されようにする。具体的には、マスク５４は、活性領域７の直交方向の縁において、長さｌだけ重なるように形成されている。
また、直交方向に並設されて形成された複数の各活性領域７上に、開口部５５は形成されるので、開口部５５は直交方向に複数並んで配置される。
【００５０】
開口部５５は、スリット状に形成されているので、ホール形状の開口パターンに比べて、フォトリソ技術での露光マージンを拡大させることができる。そのため、狭い開口幅（ここでは直交方向の幅）を有する開口部５５を形成することができるようになり、微細化に有効である。
【００５１】
また、マスク５４は、延在方向に沿ったスリット状の開口部５５を有しているので、マスク５４のレジスト材料で覆われたマスクパターンも、延在方向に沿って延びた直線状に形成されている。このレジスト材料で覆われている部分をマスク線状部５６と呼ぶ。すなわち、マスク線状部５６は、直交方向に複数並んで配置されている。
【００５２】
このようにして、ワード配線層２２と、マスク線状部５６によって囲まれて区画された閉領域が形成される。なお、マスク５４と、ワード配線層２２上に形成された第１絶縁膜２３はエッチングを行うためのマスクとして働く。
【００５３】
＜＜島状第２絶縁膜形成工程＞＞
次に、図８（ａ）ないし図８（ｃ）に示すように、第１絶縁膜２３およびマスク５４をマスクにして、第２絶縁膜５３を異方性ドライエッチングする。これにより、第１絶縁膜２３の上面２３ａ、活性領域７の上面７ｄ、および素子分離領域５の上面５ａの一部が露出する。この際、開口部５５によって開口された領域では、ワード配線層２２および第１絶縁膜２３の側壁に、第２絶縁膜５３が残存するようにする。これがワード配線層２２の側壁を覆うサイドウォール２４となる。
【００５４】
一方、マスク５４で覆われた領域では、第２絶縁膜５３が残存する。図８（ｂ）に示すように、この残存した第２絶縁膜５３のうち、半導体基板２の表面に形成された素子分離領域５上及び活性領域７上に残存する第２絶縁膜５３を、島状第２絶縁膜２７と呼ぶ。
【００５５】
以上の工程により、マスク５４の開口部５５において、サイドウォール２４が形成されたワード配線層２２と、マスク５４とによって区画された閉領域が形成される。以下では、閉領域のうち、活性領域７ａが開口される領域を第１開口領域５８と、活性領域７ｂが開口される領域を第２開口領域５９と称する。
【００５６】
すなわち、第１開口領域５８においては、活性領域７ａに形成されたソース・ドレイン領域２５が露出しており、第２開口領域５９においては、活性領域７ｂに形成されたソース・ドレイン領域２５と、素子分離領域５が露出している。
【００５７】
＜＜素子分離膜除去工程＞＞
次に、図９（ａ）ないし図９（ｃ）に示すように、マスク５４、第１絶縁膜２３、およびサイドウォール２４をマスクとして、異方性ドライエッチングを行うことによって、シャロートレンチ６に埋め込まれた素子分離膜８の一部を除去する。
具体的には、マスク５４を構成するレジスト材料、第１絶縁膜２３およびサイドウォール２４を構成するシリコン窒化膜、並びに半導体基板２を構成するシリコンに対して、素子分離膜８を構成するシリコン酸化膜のエッチング速度が速い条件を用いて、異方性ドライエッチングを行う。これにより、選択的にシャロートレンチ６に埋め込まれた素子分離膜８を除去することができる。
【００５８】
その結果、シャロートレンチ６に埋め込まれた素子分離膜８に、凹部である掘り込み部９が形成されるとともに、活性領域７の側面１７であるシャロートレンチ６の内壁の一部が露出する。なお、この露出されたシャロートレンチ６の内壁の一部を活性領域側壁露出部２９と呼ぶ。
この際、エッチングによる掘り込み部９の深さを変えることにより、活性領域側壁露出部２９の面積を調整することができる。したがって、所望する活性領域７の露出面積に応じて、エッチングを行うようにする。
【００５９】
また、図９（ｃ）に示すように、平面視した際に、開口部５５のうち、第２開口領域５９の素子分離膜８が掘り込まれ、それに接する活性領域７の端部７ｃの側面１７が露出する。すなわち、掘り込み部９は、ワード配線２２ａとダミーワード配線２２ｂの間の素子分離膜８を除去して形成されており、活性領域７の延在方向の両端部７ｃ側に形成されている。
このエッチングは、島状第２絶縁膜形成工程の第２絶縁膜５３のエッチングに引き続いて、同一エッチング装置内で連続処理を行うこともできる。
【００６０】
＜＜マスク除去工程＞＞
次に、マスク５４をアッシング法によって除去する。なお、島状第２絶縁膜形成工程の第２絶縁膜５３のエッチング後に、マスク５４の除去を行っても構わない。この場合は、素子分離膜８のエッチングは、第１絶縁膜２３と、マスク５４のパターンが転写された島状第２絶縁膜２７をマスクとして用いればよい。
【００６１】
＜＜シリコン膜形成工程＞＞
次に、図１０（ａ）ないし図１０（ｃ）に示すように、半導体基板２の活性領域７の上面７ｄ（シリコン面）が露出した部分にシリコン膜１０を形成する。具体的には、第１開口領域５８のソース・ドレイン領域２５の上面と、第２開口領域５９のソース・ドレイン領域２５の上面および活性領域側壁露出部２９を基点として、選択エピタキシャル成長法を用いて、シリコン膜１０を形成する。
シリコン膜１０の形成方法としては、例えばジクロルシランと塩酸を含むガスを用いる方法を挙げることができる。
【００６２】
シリコン膜１０は、活性領域７の上面７ｄをせり上げた半導体層として機能し、シリコン膜１０上には、後の工程でセルコンタクトプラグ３１が形成される。
このように、活性領域７をせり上げる構造をとることにより、高濃度の不純物拡散領域を形成することができ、トランジスタの駆動能力向上、コンタクトの接触抵抗の低減、メタルコンタクトプラグの適用が可能となる。
【００６３】
なお、図１０（ａ）に示すように、第１開口領域５８では、露出した活性領域７の上面７ｄを基点にして、垂直方向上方にシリコン膜１０が成長する。これに対し、第２開口領域５９では、シリコン膜は、露出した活性領域７の上面７ｄを基点にして垂直方向上方に成長するとともに、活性領域側壁露出部２９を基点にして、垂直な方向（半導体基板２の上面２ａに対して平行な方向）にも成長する。これにより、掘り込み部９内がシリコン膜１０によって充填される。
【００６４】
一般に、縦長状を有する活性領域７の延在方向の両端に形成される活性領域７ｂは、フォトリソ技術を用いた活性領域形成時に、端部７ｃが丸くなって寸法が縮みやすいため、活性領域７ｂ表面の面積は小さく形成されやすい。微細化が進むにつれて、活性領域７ｂの面積はさらに小さくなる。
【００６５】
一方、選択エピタキシャル成長には、成長の基点となる基板表面の自然酸化膜や異物などを除去した清浄化状態に敏感であるという性質がある。
したがって、従来の半導体装置では、エピタキシャル成長の基点となる露出したシリコン面である半導体基板の表面の面積が小さいため、部分的な自然酸化膜残りや微小な異物の付着などの影響によってシリコン膜の成長が阻害され、高さが低い未成長なシリコン膜が形成されるという不都合があった。
【００６６】
これに対し、本実施形態では、シャロートレンチ６に埋め込まれた素子分離膜８の一部をエッチングして活性領域７の側面１７を露出させることにより、シリコン面の露出面積を拡大させることができる。これにより、エピタキシャル成長において、未成長シリコン膜が生じることを抑制できるという効果がある。
【００６７】
また、図１０（ｂ）に示すように、活性領域７の上面７ｄにおいては、垂直方向上方にシリコン膜１０が成長する。そして、成長が進み、シリコン膜１０が島状第２絶縁膜２７よりも厚く成長される場合、島状第２絶縁膜２７の上面２７ａの位置より上方に成長が進むと共に、島状第２絶縁膜２７の上面２７ａに沿って水平方向（横方向）にも成長が進む。
【００６８】
一般に、選択エピタキシャルシリコン成長は、基点となるシリコン面上に選択的に成長が行われるため、シリコン面に対して垂直方向の膜厚は、シリコン面に対して水平方向の膜厚よりも厚くなりやすい。
したがって、島状第２絶縁膜２７の上面２７ａより上に形成されたシリコン膜１０の部分は、高さ方向の膜厚が、水平方向の膜厚よりも厚く形成されやすい性質を持つ。
【００６９】
ここで、活性領域７上に成長したシリコン膜１０は、隣接する活性領域７上に成長したシリコン膜１０同士が互いに短絡しないように形成する必要がある。
例えば、図１０（ｃ）に示すようなメモリセル配置では、延在方向に隣接する２つのシリコン膜１０の間にはダミーワード配線２２ｂが配置されているので短絡に対して強い。これに対し、直交方向に隣接する２つのシリコン膜１０の間にはワード配線層２２がないので延在方向に比べて短絡に対して弱い構造となっている。そのため、シリコン膜１０の成長可能な膜厚の上限は、直交方向に隣接するシリコン膜１０同士が短絡しないような膜厚に制限する必要がある。
したがって、本実施形態では、図１０（ｂ）および図１０（ｃ）に示すように、Ｙ方向に間隔ｄｅを確保するようにシリコン膜１０を形成する。
【００７０】
そして、微細化が進むにつれて、活性領域７の間隔はますます狭くなるため、隣接する活性領域７間での短絡防止の観点から、エピタキシャル成長させるシリコン膜１０の高さをさらに低く制御する必要が生じてくる。
本実施形態では、直交方向に隣接する２つの活性領域７間に島状第２絶縁膜２７が形成されている。したがって、シリコン膜１０の成長は、膜厚が島状第２絶縁膜２７の高さ以下の段階では横方向への成長が抑えられるので、従来と比較してＹ方向の短絡に対して強い構造となっている。
なお、島状第２窒化膜２７は、前述したように、ワード配線層２２のサイドウォール２４と同時に形成するため、特別な工程を追加しないことから、製造コストの増加を抑制しながら本構造を形成することができる。
【００７１】
＜＜不純物導入工程＞＞
シリコン膜１０を形成した後は、ヒ素等のＮ型不純物を、イオン注入法によってシリコン膜１０に導入する。なお、シリコン膜１０への不純物導入は、エピタキシャル成長の際に同時に導入する方法（ｉｎｓｉｔｕ）で行ってもよい。
【００７２】
＜＜不純物拡散工程＞＞
次に、図１１（ａ）ないし図１１（ｃ）に示すように、半導体基板２上に、第１絶縁膜２３を覆う高さまで、第１層間膜６１を形成する。第１層間膜６１の材料としては、例えばシリコン酸化膜を用いることができる。
【００７３】
その後、熱処理を行い、シリコン膜１０から半導体基板２内に不純物を拡散することで、活性領域側壁露出部２９の近傍に不純物拡散領域であるソース・ドレイン領域６２を形成する。この活性領域側壁露出部２９の近傍に形成されたソース・ドレイン領域６２は、半導体基板２に形成されていたソース・ドレイン領域２５と接続される。なお、この熱処理工程は、シリコン膜１０に不純物を導入する不純物導入工程の後の工程であれば他の工程で行ってもよい。
【００７４】
＜＜セルコンタクトプラグ形成工程＞＞
その後、第１層間膜６１に、シリコン膜１０上を開口させるセルコンタクトホール３２を形成する。なお、図１１（ｃ）においては、実際には露出していないシリコン膜１０のパターンエッジを点線で重ねて示してある。
【００７５】
次に、図１２（ａ）ないし図１２（ｃ）に示すように、セルコンタクトホール３２を充填するように、シリコン膜１０上にセルコンタクトプラグ材料３３を形成する。
セルコンタクトプラグ材料３３には、例えばリン等の不純物を含有した多結晶シリコン（リンドープトシリコン）を用いることができる。もっとも、セルコンタクトプラグ材料３３は、これに限定されず、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タングステン膜（Ｗ）を順次形成した高融点金属積層膜などを用いても良い。
【００７６】
その後、セルコンタクトプラグ材料３３に対してＣＭＰ法を用いて研磨除去して、セルコンタクトホール３２内にセルコンタクトプラグ３１を形成する。
本実施形態では、活性領域７上にシリコン膜１０でせり上げたシリコン層を形成し、その上にセルコンタクトプラグ３１を形成する構造が採用されている。
【００７７】
したがって、セルコンタクトプラグ３１として、高融点金属積層膜を用いて、メタルプラグとした場合であっても、プラグ底面で金属層が反応して金属シリサイド層が形成される際のダメージ層を覆うように、高濃度の不純物拡散層をシリコン膜１０に形成することができる。これにより、トランジスタ特性の劣化を抑制することができる。
【００７８】
＜＜ビット線形成工程＞＞
次に、図１３（ａ）および図１３（ｂ）に示すように、例えばシリコン酸化膜からなる第２層間膜６３を形成する。その後、第２層間膜６３に、活性領域７ａ上に形成されたセルコンタクトプラグ３１上を開口するように、ビット線コンタクトホール６４を形成する。
【００７９】
その後、ビット線コンタクトプラグ材料６５で、ビット線コンタクトホール６４を充填する。ビット線コンタクトプラグ材料６５としては、例えばチタン膜、窒化チタン膜、タングステン膜等を順次成膜した積層体を用いることができる。
【００８０】
その後、ビット線コンタクトプラグ材料６５をＣＭＰ法により研磨除去して、ビット線コンタクトプラグ６６を形成し、ビット線コンタクトプラグ６６に接続するビット線４１を形成する。ビット線４１は、図３のＸ方向に延在するパターンを有する。
【００８１】
＜＜キャパシタコンタクトプラグ形成工程＞＞
次に、図１４（ａ）および図１４（ｂ）に示すように、例えばシリコン酸化膜からなる第３層間膜６７を形成する。
そして、第３層間膜６７と第２層間膜６３を貫き、活性領域７ｂ上に形成されたセルコンタクトプラグ３１上を開口するように、キャパシタコンタクトホール７１を形成する。
【００８２】
その後、キャパシタコンタクトホール７１を充填するように、キャパシタコンタクトプラグ材料７２を形成する。キャパシタコンタクトプラグ材料７２としては、例えばチタン膜、窒化チタン膜、タングステン膜等を順次成膜した積層体を用いることができる。
その後、キャパシタコンタクトプラグ材料７２をＣＭＰ法により研磨除去してキャパシタコンタクトプラグ７３を形成する。
【００８３】
＜＜キャパシタ形成工程＞＞
その後、図２に示すように、例えばシリコン酸化膜からなる第４層間膜７４を形成する。そして、第４層間膜７４を貫きキャパシタコンタクトプラグ７３上を開口するキャパシタコンタクトホール４３を形成する。
【００８４】
次に、キャパシタコンタクトホール４３の側壁および底面を覆うようにキャパシタ下部電極４４を形成する。そして、キャパシタ下部電極４４上に、例えば酸化ジルコニウム（ＺｒＯ２）等の高誘電体膜からなるキャパシタ絶縁膜４５を形成する。その後、キャパシタ絶縁膜４５上に、キャパシタ上部電極４６を形成する。なお、キャパシタ下部電極４４およびキャパシタ上部電極４６の材料としては、例えば窒化チタン等の金属膜を挙げることができる。
その後、キャパシタ上部電極４６上に、第５層間膜７５を、例えばシリコン酸化膜で形成し、さらに第５層間膜７５上に上層の金属配線層４２を形成する。
以上の工程を経て、本実施形態の半導体装置１が完成する。
【００８５】
本実施形態の半導体装置１の製造方法においては、活性領域７の側面１７および上面７ｄを覆うようにシリコン膜１０を形成するので、活性領域７上にシリコン膜１０を十分に形成することができる。すなわち、従来の半導体装置の製造方法では、活性領域の上面のみが露出した状態でシリコン膜を形成していたため、シリコン膜が成長する際の基となる半導体基板の露出面が不足しており、シリコン膜が十分に形成することができなかった。これに対し、本実施形態では、活性領域７の上面７ｄおよび側面１７が露出した状態でシリコン膜１０を形成するため、シリコン膜１０を成長させる際の基となる活性領域７の露出面を十分に確保することができ、十分にシリコン膜１０を形成することができる。
【００８６】
また、直交方向に隣接する活性領域７に挟まれた素子分離領域５上に、島状第２絶縁膜２７が形成されているので、直交方向に隣接する活性領域７間でシリコン膜１０同士が短絡することを抑制できる。また、短絡防止の機能を有する島状第２絶縁膜２７は、ワード配線層２２のサイドウォール２４と同時に形成できるので、製造コストの増加を招くことなく、短絡を防止することができる。
【００８７】
なお、上記実施形態では、ワード配線層２２が素子分離領域５に対してアライメントずれが発生していない場合について説明したが、アライメントずれが発生していても本実施形態を適用することは可能である。
【００８８】
例えば、図１５（ａ）に示すように、左側の活性領域７ｂ上においてシリコン膜１０が形成される部分の幅をｄａ１、右側の活性領域７ｂ上においてシリコン膜１０が形成される部分の幅をｄａ２とし、ｄａ１＞ｄａ＞ｄａ２とする。なお、ここでｄａは、ワード配線層形成工程での、アライメントずれを起こしてない場合に活性領域７ｂ上にシリコン膜１０が形成される部分の幅である（図３参照）。
【００８９】
右側の幅ｄａ２は、ずれが無い場合の値ｄａよりもさらに小さくなり、シリコン膜１０が形成される活性領域７の面積はさらに縮小される。その結果、従来の製造方法では、シリコン膜の成長不良の抑制がさらに難しくなる。
本実施形態では、半導体基板２の活性領域７の側面１７をシリコン膜成長の際に利用するので、合わせずれが生じてもシリコン膜成長を行うための露出したシリコン面の面積を十分に確保でき、成長不良の発生を抑制することができる。
【００９０】
［第２の実施形態］
次に、本発明の第２の実施形態である半導体装置および半導体装置の製造方法について、図面を参照して説明する。なお、本実施形態は、第１の実施形態の変形例であり、同様の部分については説明を省略する。
【００９１】
＜半導体装置＞
本実施形態の半導体装置は、図１６（ａ）及び図１６（ｂ）に示すように、第１の実施形態と異なり、半導体基板上に島状第２絶縁膜が設けられていない構成を採用しており、その他の構成は第１の実施形態と同様である。
具体的には、半導体装置８１は、図１６（ｂ）に示すように、素子分離領域５上に直接第１層間膜６１が形成されており、また、活性領域７上であって、ワード配線２２ａ及びサイドウォール２４が形成されていない部分には、全てシリコン膜１０が形成されている。
なお、図１６（ａ）及び図１６（ｂ）は、第１層間膜６１より上部を省略して記載している。
【００９２】
本実施形態の半導体装置８１も、第１の実施形態と同様に、活性領域７の側面１７および上面７ｄを覆うようにシリコン膜１０が設けられている。これにより、シリコン膜１０を選択エピタキシャル成長によって形成する際に、基点となる活性領域７の露出面を十分に確保することができ、シリコン膜１０の成長不良の発生を抑制することができる。
また、活性領域７上にシリコン膜をせり上げているので、高濃度の不純物拡散領域を形成することができ、トランジスタの駆動能力向上、コンタクトの接触抵抗の低減、メタルコンタクトプラグの適用が可能となる。
また、本実施形態では、第１の実施形態と異なり、島状第２絶縁膜が設けられていない。これにより、第１の実施形態と比較して、活性領域７の上面７ｄで露出する面を拡大させることができ、よりシリコン膜１０の成長不良の発生を抑制することができる。
【００９３】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。
まず、第１の実施形態と同様に、図６に示すように、第２絶縁膜形成工程まで行う。その後、図１７（ａ）ないし図１７（ｃ）に示すように、マスクを形成せずに、第２絶縁膜５３に対して異方性ドライエッチングを行い、第２絶縁膜５３からなるサイドウォール２４を形成する。これにより、本実施形態では、ワード配線層２２及びサイドウォール２４を除いた、活性領域７の上面７ｄおよび素子分離領域５の上面５ａが露出する。
【００９４】
次に、図１８（ａ）ないし図１８（ｃ）に示すように、第１の実施形態で形成したマスク５４と同様のパターンに、フォトレジストを用いてマスク８４を形成する。すなわち、マスク８４は、第１の実施形態と同様の形状のマスク開口部８５と、マスク線状部８６を有する。
【００９５】
その後、第１の実施形態と同様に、図１９（ａ）ないし図１９（ｃ）に示すように、マスク８４をマスクにして異方性ドライエッチングを行い、素子分離領域５の素子分離膜８を一部除去して掘り込み部９を形成する。これにより、活性領域７の側面（シリコン面）１７であるシャロートレンチ６の内壁が露出して、活性領域側壁露出部２９が形成される。
【００９６】
次に、図２０（ａ）ないし図２０（ｃ）に示すように、マスク８４をアッシング法により除去する。以上の工程により、図２０（ｃ）に示すように、メモリセル領域を平面視すると、活性領域７の延在方向の両端部７ｃ側に掘り込み部９が形成される。
【００９７】
次に、図２１（ａ）ないし図２１（ｃ）に示すように、第１の実施形態と同様に、活性領域７および活性領域側壁露出部２９上に、選択的にシリコン膜１０を成長する。
本実施形態では、活性領域７の上面７ｄのうち、ワード配線層２２及びサイドウォール２４が形成された部分以外の領域が露出しているので、第１の実施形態よりもシリコン膜１０の成長基点となるシリコン面が広い。
【００９８】
すなわち、第１の実施形態では、アライメントずれを考慮した覆いマージンを確保するため、島状第２絶縁膜２７が活性領域７の上面７ｄの縁を覆うように形成されており、活性領域７の上面７ｄの露出面は、狭められていた。本実施形態では、図２１（ｂ）に示すように、島状第２絶縁膜が形成されていないので、露出している活性領域７の上面７ｄが、より広くなっている。
【００９９】
この際、第１の実施形態と同様に、直交方向に隣接するシリコン膜１０同士が短絡しないように、図２１（ｂ）および図２１（ｃ）に示すように、Ｙ方向に間隔ｄｆを確保するようにシリコン膜１０を形成する。
なお、本実施形態では、直交方向に隣接する活性領域７間には、島状第２絶縁膜が形成されていない。したがって、水平方向へのシリコン膜成長によって、直交方向に隣接するシリコン膜１０間での短絡を起こさないようにするため、シリコン膜１０の膜厚の上限を、第１の実施形態よりも薄く設定する必要がある。
【０１００】
シリコン膜１０を形成した後は、第１の実施形態と同様に、シリコン膜１０に不純物を導入する。その後、図２２（ａ）および図２２（ｂ）に示すように、第１層間膜６１を形成し、熱処理を行って、シリコン膜１０から半導体基板２に不純物を拡散し、活性領域側壁露出部２９の近傍に不純物拡散領域であるソース・ドレイン領域６２を形成する。ソース・ドレイン領域６２は、半導体基板２の活性領域７に形成されていたソース・ドレイン領域２５と接続される。その後、セルコンタクトホール３２を形成する。
【０１０１】
その後は、第１の実施形態と同様に、セルコンタクトプラグ３１を形成する。以下、第１の実施形態と同様にキャパシタ４等を形成すれば、半導体装置８１が完成する。
【０１０２】
本実施形態でも、第１の実施形態と同様に、メモリセル領域に設けた活性領域７上に、選択エピタキシャル法でシリコン膜１０を形成する際に、微細化が進展してもシリコン膜１０の未成長の発生を抑制できる。
【０１０３】
また、本実施形態では、活性領域側壁露出部２９を有しているので、シリコン膜１０を形成する際に、シリコン膜１０の未成長を防止するため、従来のように過度にシリコン膜の成長時間を長くする必要がない。このため、島状第２絶縁膜は形成されていないが、従来の方法と比較して、隣接するメモリセル間の短絡防止の効果を有している。このため、製造歩留まりを低下させることなく、高集積度の半導体装置８１を製造することが可能となる。
【０１０４】
なお、第１の実施形態は、シリコン膜１０の未成長防止効果が、第２の実施形態の場合と比較して劣るものの、直交方向に隣接するメモリセル間の短絡防止効果は第２の実施形態の場合よりも優れている。
一方、第２の実施形態は、直交方向に隣接するメモリセル間の短絡防止効果が、第１の実施形態の場合と比較して劣るものの、シリコン膜１０の未成長防止効果については第１の実施形態の場合よりも優れている。
したがって、所望するメモリセルのレイアウトに応じて、第１の実施形態もしくは第２の実施形態いずれか最適な方法を適用すればよい。
【０１０５】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、メモリセルのレイアウトも図３に示す配列に限定されず、隣接する２つの活性領域が形成されるレイアウトであれば用いることが可能である。また、本発明を適用して形成可能な半導体装置は、ＤＲＡＭの場合には限定されない。
【産業上の利用可能性】
【０１０６】
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【０１０７】
１・・・半導体装置、２・・・半導体基板、３・・・トランジスタ、４・・・キャパシタ、５・・・素子分離領域、６・・・シャロートレンチ、７・・・活性領域、７ｄ・・・活性領域の上面、８・・・素子分離膜、９・・・掘り込み部、１０・・・シリコン膜、１７・・・活性領域の側面、２１・・・ゲート絶縁膜、２２・・・ワード配線層、２２ａ・・・ワード配線、２２ｂ・・・ダミーワード配線、２４・・・サイドウォール、２５・・・ソース・ドレイン領域、２７・・・島状第２絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、コンピュータや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路（ＬＳＩ）が採用されている。特に、ＬＳＩの中でも、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの素子は、急速な微細化が進んでいる。
【０００３】
ＤＲＡＭ等の半導体装置では、ＭＯＳトランジスタのソース・ドレイン電極として、半導体基板の活性領域上にシリコン膜を設けた構造（せり上げソース・ドレイン構造）のものが知られている。
そして、このシリコン膜を形成する方法としては、活性領域の上面（シリコン面）を露出させた状態で、選択エピタキシャル成長を行い、単結晶のシリコン膜を形成する方法が一般的である（特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１３０７５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、メモリセル領域のように、複数のＭＯＳ型トランジスタを高密度に配置する必要がある領域では、微細化の進展に伴って、活性領域の面積はますます縮小している。このため、メモリセル領域内の活性領域上にシリコン膜を設ける際、露出しているシリコン面の面積が不足し、選択エピタキシャル成長を十分に行うことができず、シリコン膜が十分に形成できないという問題があった。
【０００６】
また、露出しているシリコン面の面積は、ゲート電極形成時のアライメントずれに起因して、各メモリセル間でばらつきがある。このため、シリコン膜を十分に形成するため、必要以上に長時間選択エピタキシャル成長を行うと、露出しているシリコン面の面積が比較的大きいメモリセルにおいて、シリコン膜の高さが高くなると共に、横方向へもシリコン膜が成長することになる。その結果、隣接するメモリセル間でシリコン膜を介した短絡が起きてしまうという問題が発生する。
【０００７】
すなわち、従来の半導体装置では、メモリセル間の短絡を防止した上で、シリコン膜が十分に形成されないメモリセルをなくすことが困難であった。
そのため、所定の動作特性が得られず、半導体装置の製造歩留まりが低下するという問題があった。
【課題を解決するための手段】
【０００８】
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、半導体基板の表層に埋め込み形成された素子分離膜によって、活性領域が区画された半導体装置であって、前記活性領域の側面が露出するように、前記素子分離膜の上面の一部が除去されて設けられた凹部と、前記凹部を埋め込みつつ、前記活性領域の上面及び前記側面と接するように設けられたシリコン膜と、を有することを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置では、活性領域の側面および上面を覆うようにシリコン膜が形成されているので、活性領域上にシリコン膜を十分に形成することができる。すなわち、従来の半導体装置では、活性領域の上面のみが露出した状態でシリコン膜を形成していたため、シリコン膜が成長する際の基点となる半導体基板の露出面が不足しており、シリコン膜を十分に形成することができなかった。これに対し、本発明では、活性領域の上面および側面が露出した状態でシリコン膜を形成するため、シリコン膜を成長させる際の基点となる活性領域の露出面を十分に確保することができ、十分にシリコン膜を形成することができる。
また、活性領域上にシリコン膜が形成されているので、高濃度の不純物拡散領域を形成することができ、トランジスタの駆動能力向上、コンタクトの接触抵抗の低減、メタルコンタクトプラグの適用が可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）及び図１（ｂ）は、本発明の第１の実施形態の半導体装置を示す平面図である。
【図２】図２は、本発明の第１の実施形態の半導体装置を示す断面図である。
【図３】図３は、本発明の第１の実施形態の半導体装置を示す平面図である。
【図４】図４は、本発明の第１の実施形態の半導体装置を示す平面図である。
【図５】図５は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図５（ａ）は断面図であり、図５（ｂ）は断面図であり、図５（ｃ）は平面図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図７】図７は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図７（ａ）は断面図であり、図７（ｂ）は断面図であり、図７（ｃ）は平面図である。
【図８】図８は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図８（ａ）は断面図であり、図８（ｂ）は断面図であり、図８（ｃ）は平面図である。
【図９】図９は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図９（ａ）は断面図であり、図９（ｂ）は断面図であり、図９（ｃ）は平面図である。
【図１０】図１０は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図１０（ａ）は断面図であり、図１０（ｂ）は断面図であり、図１０（ｃ）は平面図である。
【図１１】図１１は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図１１（ａ）は断面図であり、図１１（ｂ）は断面図であり、図１１（ｃ）は平面図である。
【図１２】図１２は、本発明の第１の実施形態の半導体装置の製造方法を示す図であり、図１２（ａ）は断面図であり、図１２（ｂ）は断面図であり、図１２（ｃ）は平面図である。
【図１３】図１３（ａ）及び図１３（ｂ）は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１４】図１４（ａ）及び図１４（ｂ）は、本発明の第１の実施形態の半導体装置の製造方法を示す断面図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、本発明の第１の実施形態の半導体装置の変形例を示す断面図である。
【図１６】図１６（ａ）及び図１６（ｂ）は、本発明の第２の実施形態の半導体装置を示す断面図である。
【図１７】図１７は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図１７（ａ）は断面図であり、図１７（ｂ）は断面図であり、図１７（ｃ）は平面図である。
【図１８】図１８は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図１８（ａ）は断面図であり、図１８（ｂ）は断面図であり、図１８（ｃ）は平面図である。
【図１９】図１９は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図１９（ａ）は断面図であり、図１９（ｂ）は断面図であり、図１９（ｃ）は平面図である。
【図２０】図２０は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図２０（ａ）は断面図であり、図２０（ｂ）は断面図であり、図２０（ｃ）は平面図である。
【図２１】図２１は、本発明の第２の実施形態の半導体装置の製造方法を示す図であり、図２１（ａ）は断面図であり、図２１（ｂ）は断面図であり、図２１（ｃ）は平面図である。
【図２２】図２２（ａ）及び図２２（ｂ）は、本発明の第２の実施形態の半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
［第１の実施形態］
以下、本発明の第１の実施形態である半導体装置および半導体装置の製造方法について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１２】
＜ＤＲＡＭ＞
本実施形態の半導体装置１は、図１（ａ）に示すように、以下の説明では、最終的にＤＲＡＭとして機能させるものとして説明するが、本発明はＤＲＡＭに限定されず、その他のＲｅＲＡＭ（抵抗メモリ）、ＰＲＡＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）等の、選択用トランジスタとデータを保持する記憶素子から構成されるメモリセルを備えた半導体装置に適用可能である。
【００１３】
半導体装置１は、半導体基板の表面上に形成した半導体チップ上にメモリセル領域ＳＡと、このメモリセル領域ＳＡの外側に位置する周辺回路領域ＣＡとを備えている。周辺回路領域ＣＡには、センスアンプ回路、デコーダ回路、半導体チップ外部への入出力回路等の回路ブロックが配置される。メモリセル領域ＳＡの数やレイアウトは一例であって、図１（ａ）の場合のみには限定されない。
メモリセル領域ＳＡの一部を拡大した平面図を、図１（ｂ）に示す。
メモリセル領域ＳＡには、ビット線４１（図２参照）やワード配線（第１ワード配線）２２ａが設けられており、ビット線とワード配線２２ａの交差部には、それぞれメモリセルが形成されている。
また、メモリセル領域ＳＡに配置されるメモリセルは、マトリックス状に並んで配置されており、選択用トランジスタ３（図２参照）と、このトランジスタ３のソース・ドレイン領域２５の何れか一方と電気的に接続されるキャパシタ４（図２参照）とから構成されている。ＤＲＡＭの場合には、キャパシタ４がデータを保持するための記憶素子として機能する。
【００１４】
メモリセル領域ＳＡには、半導体基板２の表層に一方向に延在する複数の分離用のシャロートレンチ６（図２参照）を形成し、これら複数のシャロートレンチ６内に素子分離膜８（図２参照）を埋め込むことによって、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）と呼ばれる複数の素子分離領域５と、素子分離領域５によって絶縁分離された複数の活性領域７とが、ストライプ状に交互に並んで設けられている。
【００１５】
また、メモリセル領域ＳＡには、これら素子分離領域５及び活性領域７と交差する方向に延在する複数のワード配線２２ａと、複数のダミーワード配線（第２ワード配線）２２ｂとが、ストライプ状に並んで設けられている。なお、図１（ｂ）においては、２本おきに配置されるワード線２２ａの間に１本のダミーワード線２２ｂが配置されている。また、ワード配線２２ａは、トランジスタ３のゲート電極を構成するものである。
【００１６】
＜半導体装置＞
次に、本実施形態の半導体装置について、より詳細に説明する。図２に示すように、半導体装置１は、概略、半導体基板２と、半導体基板２上に形成されたトランジスタ３と、トランジスタ３の上方に形成されたキャパシタ４と、を有した構成となっている。
【００１７】
＜＜半導体基板＞＞
半導体基板２には、素子分離領域５を形成するための溝であるシャロートレンチ６が設けられており、半導体基板２内において、シャロートレンチ６によって区画された領域が活性領域７となる。したがって、シャロートレンチ６の内壁は、活性領域７の側面１７となっている。
【００１８】
シャロートレンチ６内には、絶縁膜である素子分離膜８が埋め込まれている。また、シャロートレンチ６内に埋め込まれた素子分離膜８の一部には、掘り込み部（凹部）９が形成されており、掘り込み部９にはシリコン膜１０が形成されている。なお、掘り込み部９の形成位置については、後述する。
【００１９】
このように、本実施形態の半導体装置１に用いられる半導体基板２には、シャロートレンチ６内に素子分離膜８が充填されたＳＴＩ構造の素子分離領域５が形成されている。そして、ＳＴＩ構造の素子分離領域５によって、半導体基板２に設けられた複数の活性領域７が、絶縁分離されている。
【００２０】
活性領域７は、半導体基板２の表層に形成されており、図３に示すように、平面視した際に、一方向に延在した細長い短冊状に複数形成され、個々に所定間隔をあけて整列して配置されている。
なお、図３は、本実施形態の半導体装置１の一部を省略した平面図である。また、図３の活性領域７の配置は、６Ｆ２型と称する配置であるが、本発明はこれに限定されず、他の規則に従った配置しても構わない。以下では、図３の横方向をＸ方向と、図３の縦方向をＹ方向（第２の方向）と呼び、活性領域７の延在する方向を延在方向（第１の方向）と、延在方向と直交する方向を直交方向と呼ぶ。また、延在方向とＹ方向は、直交はしていないものの、Ｙ方向は延在方向を横切る方向である。なお、図２は、本実施形態の半導体装置１を、図３の３Ａ−３Ａ’間で切断した際の断面図である。
【００２１】
＜＜トランジスタ＞＞
半導体基板２上には、図２に示すように、ゲート絶縁膜２１を介してゲート電極として機能するワード配線２２ａ、または、ダミー電極であるダミーワード配線２２ｂが設けられている。なお、以下の説明では、ワード配線２２ａとダミーワード配線２２ｂを併せてワード配線層２２と称する。
ワード配線層２２上には、第１絶縁膜２３が設けられており、ワード配線層２２の側壁には、サイドウォール２４が設けられている。
また、半導体基板２の活性領域７内であって、ワード配線２２ａに対して自己整合な位置となる活性領域７の上面７ｄの近傍には、不純物が導入されたソース・ドレイン領域（不純物拡散領域）２５が形成されている。
【００２２】
また、図３に示すように、ワード配線２２ａは、活性領域７上を横切るようにＹ方向に延在して設けられており、ゲート電極として機能する。また、ダミーワード線２２ｂは、延在方向に隣接して配置された活性領域７間を横切るようにＹ方向に延在して設けられたダミー電極である。そして、ワード線２２ａは、活性領域７及び素子分離領域５上を横切るが、ダミーワード線２２ｂは、素子分離領域５上のみを横切るように形成されている。
【００２３】
各ワード配線層２２の配線幅は、およそＦに設計されている。なお、ここでＦは、設計ルールを示す数値である。また、ワード配線層２２の配線間隔はおよそＦで形成されており、配線ピッチはおよそ２Ｆで構成されている。
【００２４】
各活性領域７上には、Ｙ方向に横断する２本のワード配線２２ａが形成されており、ワード配線２２ａにより、平面視した際に、活性領域７は３つに区画されて形成される。この２本のワード配線２２ａに区画された中央部分を活性領域７ａ、２本のワード配線２２ａの外側にできる２つの部分を活性領域７ｂと称する。
活性領域７ａは、ビット線４１（図２参照）と接続され、活性領域７ｂは、キャパシタ４（図２参照）と接続される。
【００２５】
また、活性領域７の直交方向の幅はおよそＦに形成されており、直交方向の各活性領域７間の間隔もＦに形成されている。また、延在方向に隣接する２つの活性領域７の間隔はＦよりも大きく形成されており、活性領域７ａの延在方向の長さはＦに形成されているが、活性領域７ｂの延在方向の長さはＦよりも短く形成されている。したがって、活性領域７ｂの端部７ｃとダミー電極であるダミーワード配線２２ｂとの間にはスペースが形成されており、この活性領域７ｂとダミーワード配線２２ｂとの間のスペースをアクティブダミー配線間領域２６と称する。
【００２６】
＜＜島状第２絶縁膜＞＞
また、図４に示すように、ワード配線層２２間であって、直交方向に隣接する活性領域７に挟まれた素子分離領域５上には、島状第２絶縁膜（絶縁膜）２７が形成されている。
すなわち、島状第２絶縁膜２７は、直交方向に並んで形成された各活性領域７間において、ワード配線層２２およびサイドウォール２４（図２参照）上を除いて、延在方向に断続的に直線上に延在して形成されている。したがって、島状第２絶縁膜２７は、平面視した際に平行四辺形上に形成されている。なお、図４は、本実施形態の半導体装置１の一部を省略した平面図であり、特に図４中では、サイドウォール２４を省略している。
【００２７】
また、島状第２絶縁膜２７は、直交方向の幅がＦよりも大きく形成されており、そのため、活性領域７上の一部も覆うように形成されている。この活性領域７上で島状第２絶縁膜２７に覆われている領域をオーバーラップ領域２８と称する。
なお、島状第２絶縁膜２７の厚さは、後述するシリコン膜１０より厚く形成しても、薄く形成しても構わない。
【００２８】
＜＜シリコン膜＞＞
シリコン膜１０は、図２に示すように、凹部である掘り込み部９内を充填するとともに、活性領域７の上面７ｄであるソース・ドレイン領域２５の上面２５ａを覆うように形成されている。なお、このシリコン膜１０は、選択エピタキシャル成長によって形成されるエピタキシャル成長層である。
【００２９】
ここで、掘り込み部９は、活性領域７の側面１７を露出するように形成されており、以下では、この露出した部分を活性領域側壁露出部２９と称する。なお、活性領域７内において、活性領域側壁露出部２９の近傍には、前述したソース・ドレイン領域２５と一体となる不純物拡散領域であるソース・ドレイン領域６２が形成されている。
掘り込み部９は、図１４に示すように、ワード配線２２ａとダミーワード配線２２ｂの間に形成されており、具体的には、素子分離領域５上のアクティブダミー配線間領域２６であって、島状第２絶縁膜２７に挟まれた領域に形成される。したがって、活性領域７ｂの延在方向の両端部７ｃ側の側面１７を露出するように掘り込み部９が形成されている。
なお、図２に示すように、活性領域７ｂ上に形成されるシリコン膜１０と、掘り込み部９に形成されるシリコン膜１０は、一体として成形される。
【００３０】
＜＜キャパシタ＞＞
各ソース・ドレイン領域２５に形成されたシリコン膜１０上には、セルコンタクトプラグ（コンタクトプラグ）３１が形成されており、セルコンタクトプラグ３１と接続するように、ビット配線４１、キャパシタ４が形成されており、その上方には上層の金属配線層４２等が形成されている。すなわち、活性領域７ｂ上に形成されたシリコン膜１０上に設けられたセルコンタクトプラグ３１の上方には、キャパシタ４が形成されている。
キャパシタ４は、キャパシタコンタクトホール４３の側壁および底面を覆うように形成されたキャパシタ下部電極４４と、キャパシタ下部電極４４上に、形成されたキャパシタ絶縁膜４５と、キャパシタ絶縁膜４５上に形成されたキャパシタ上部電極４６から概略構成されている。
【００３１】
本実施形態の半導体装置１は、活性領域７の側面１７および上面７ｄを覆うようにシリコン膜１０が設けられているので、活性領域７上にシリコン膜１０を十分に形成することができる。すなわち、従来の半導体装置では、活性領域の上面のみが露出した状態でシリコン膜が形成されていたので、露出面不足に起因してシリコン膜が十分に形成できないという不都合があった。これに対し、本実施形態では、活性領域７の上面７ｄおよび側面１７が露出した状態でシリコン膜１０が形成されるため、活性領域７の露出面を十分に確保することができ、十分にシリコン膜１０を形成することができる。
また、活性領域７上にシリコン膜をせり上げているので、高濃度の不純物拡散領域を形成することができ、トランジスタの駆動能力向上、コンタクトの接触抵抗の低減、メタルコンタクトプラグの適用が可能となる。
例えば、メタルコンタクトプラグを採用した場合であっても、プラグ底面で金属層が反応して金属シリサイド層が形成される際のダメージ層を覆うように、高濃度の不純物拡散層をシリコン膜１０で形成することができるので、トランジスタ特性の劣化を抑制することができる。
【００３２】
また、直交方向に隣接する活性領域７に挟まれた素子分離領域５上に、島状第２絶縁膜２７が形成されているので、直交方向に隣接する活性領域７間でシリコン膜１０同士が短絡することを抑制できる。
【００３３】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置１の製造方法について、詳細に説明する。
本実施形態の半導体装置の製造方法は、活性領域区画工程と、ワード配線層形成工程と、不純物拡散領域形成工程と、第２絶縁膜形成工程と、マスク形成工程と、島状第２絶縁膜形成工程と、素子分離膜除去工程と、マスク除去工程と、シリコン膜形成工程と、不純物導入工程と、不純物拡散工程と、コンタクトプラグ形成工程と、ビット線形成工程と、キャパシタ形成工程と、を有している。
【００３４】
＜＜活性領域区画工程＞＞
まず、図５（ａ）及び図５（ｂ）に示すように、半導体基板２に素子分離領域５を形成するための溝であるシャロートレンチ６を形成する。このシャロートレンチ６によって、半導体基板２内において活性領域７が区画される。
その後、シャロートレンチ６内に、絶縁膜である素子分離膜８を埋め込んで、ＳＴＩ構造の素子分離領域５を形成する。このＳＴＩ構造の素子分離領域５によって、複数形成された活性領域７が、絶縁分離される。
なお、図５（ａ）は、図５（ｃ）の５Ａ−５Ａ’間断面図であり、図５（ｂ）は、図５（ｃ）の５Ｂ−５Ｂ’間断面図であり、図５（ｃ）は、半導体装置１の平面図である。以下、図６ないし図２２において、（ａ）は、図５（ｃ）の５Ａ−５Ａ’間に相当する部分で切断した際の断面図であり、（ｂ）は、図５（ｃ）の５Ｂ−５Ｂ’間に相当する部分で切断した際の断面図であり、図７ないし図１２および図１７ないし図２１において、（ｃ）は、平面図である。
【００３５】
活性領域７は、半導体基板２の表層に形成されており、図５（ｃ）に示すように、平面視した際に、延在方向に延びた細長い短冊状に複数形成され、個々に所定間隔をあけて整列して配置されている。
【００３６】
半導体基板２としては、例えばＰ型のシリコン半導体基板を用いることができる。もっとも、半導体基板２の材料はこれに限定されず、例えばゲルマニウムを含有した半導体基板を用いることもできる。
【００３７】
シャロートレンチ６内に埋め込む素子分離膜８の材料としては、例えばシリコン酸化膜（ＳｉＯ２）等を用いることができ、ＨＤＰ−ＣＶＤ法で形成することができる。また、シリコン酸化膜としては、ＳＯＤ膜などの塗布系絶縁膜を用いても構わない。
もっとも、素子分離膜８の材料はこれに限定されず、後述するエッチング工程において、エッチング部分が、後述する第２絶縁膜５３および半導体基板２の材料に対してエッチングの選択比が取れる材料で構成されているのであれば、どのようなものでも構わない。
【００３８】
＜＜ワード配線層形成工程＞＞
シャロートレンチ６に素子分離膜８を埋め込んだ後は、図５（ａ）に示すように、半導体基板２上にゲート絶縁膜２１、ゲートシリコン膜５１、ゲート高融点金属膜５２、第１絶縁膜２３を順次形成する。そして、フォトリソ技術およびドライエッチング技術を用いて、ゲートシリコン膜５１およびゲート高融点金属膜５２からなるワード配線層２２を形成する。第１絶縁膜２３としては、例えばシリコン窒化膜（Ｓｉ３Ｎ４）を用いることができる。
【００３９】
ワード配線層２２は、図５（ｃ）に示すように、Ｙ方向に延在しており、ワード配線（第１ワード配線）２２ａと、ダミーワード配線（第２ワード配線）２２ｂとから構成されている。ワード配線２２ａは、活性領域７上を横切って形成されており、ゲート電極１５として機能する。また、ダミーワード配線２２ｂは、延在方向に隣接して配置された活性領域７間を横切るように、活性領域７上を横切ることなく、素子分離領域５上にのみに形成された、ダミー電極である。このダミー電極は、ゲート電極１５のパターニングの際に、パターン配置の規則性を維持してパターン精度を向上させる目的で形成されている。
【００４０】
また、各ワード配線層２２の配線幅は、およそＦに設計されている。また、ワード配線層２２の配線間隔はおよそＦで形成されており、配線ピッチはおよそ２Ｆで構成されている。
【００４１】
また、活性領域７上に、Ｙ方向に横断する２本のワード配線２２ａが形成されることにより、活性領域７の表面において露出する領域が３つ形成される。この２本のワード配線２２ａに区画された中央部分を活性領域７ａ、２本のワード配線２２ａの外側にできる２つの部分を活性領域７ｂと称する。
活性領域７ａは、後述するように、ビット線４１と接続され、活性領域７ｂは、キャパシタ４と接続される。
【００４２】
活性領域７を形成する際は、まずフォトリソ技術を用いてレジストパターンを形成して、露光を行う。本実施形態では、マスク設計上は、活性領域７の直交方向の幅はおよそＦ、間隔はＦに形成されている。また、延在方向に隣接する２つの活性領域７の間隔はＦに形成されており、活性領域７ａ、および、活性領域７ｂの延在方向の長さは、ともにおよそＦとなるように設計されている。
【００４３】
もっとも、露光の際には、縦長状を有する活性領域７の延在方向の両端部７ｃでは、露光のための光が３方向から回り込むため、レジストパターンの延在方向の長さは、マスク設計寸法よりも短く形成されることになる。
【００４４】
その結果、２本のワード配線２２ａの外側端からの活性領域７ｂの端部７ｃまでの長さｄａは、マスク設計寸法Ｆよりも短く形成されることになる。これにより、活性領域７ｂの端部７ｃとダミーワード配線２２ｂの間にはスペースが生じ、素子分離領域５の上面が露出される。この活性領域７とダミーワード配線２２ｂとの間のスペースをアクティブダミー配線間領域２６と称する。なお、ダミーワード配線２２ｂの線幅がＦよりもさらに短く形成される場合には、アクティブダミー配線間領域２６の距離はさらに長くなる。
【００４５】
＜＜不純物拡散領域形成工程＞＞
次に、図５（ａ）に示すように、ワード配線層２２上に形成された第１絶縁膜２３をマスクにして不純物を導入し、活性領域７にソース・ドレイン領域（不純物拡散領域）２５を形成する。不純物導入は、例えばＮ型の不純物であるリンをエネルギー２０ＫｅＶで、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２の条件でイオン注入法によって導入することができる。これにより、活性領域７の上面７ｄ近傍にＮ型のソース・ドレイン領域２５が形成される。
【００４６】
＜＜第２絶縁膜形成工程＞＞
次に、図６（ａ）および図６（ｂ）に示すように、例えばシリコン窒化膜からなる第２絶縁膜５３によって、第１絶縁膜２３の側面と上面、ワード配線層２２の側面、および半導体基板２の上面を被覆する。この際、第２絶縁膜５３の膜厚は、ワード配線層２２間を埋め込まないような膜厚とすることが好ましい。
【００４７】
＜＜マスク形成工程＞＞
次に、図７（ａ）ないし図７（ｃ）に示すように、フォトリソ技術を用いてレジスト材料からなるマスク５４を形成する。マスク５４には、図７（ｃ）に示すように、延在方向に並んで配置された複数の活性領域７同士を、一つの開口部５５で開口するように開口パターンが形成される。
【００４８】
開口部５５は、活性領域７上と、延在方向の隣接する活性領域７間に存在する素子分離領域５、ダミーワード配線２２ｂ上も開口するように形成されている。本実施形態では、活性領域７は、延在方向に延びた短冊状に形成されており、かつ、延在方向に複数並んで形成されたレイアウトを有しているので、マスクの開口部５５の開口パターンは、延在方向に沿って直線状に延びたスリット状のパターンとなる。
【００４９】
開口部５５の直交方向の幅は、活性領域７の幅よりも若干狭く形成されており、活性領域７上にマスク５４で覆われたオーバーラップ領域２８が形成されようにする。具体的には、マスク５４は、活性領域７の直交方向の縁において、長さｌだけ重なるように形成されている。
また、直交方向に並設されて形成された複数の各活性領域７上に、開口部５５は形成されるので、開口部５５は直交方向に複数並んで配置される。
【００５０】
開口部５５は、スリット状に形成されているので、ホール形状の開口パターンに比べて、フォトリソ技術での露光マージンを拡大させることができる。そのため、狭い開口幅（ここでは直交方向の幅）を有する開口部５５を形成することができるようになり、微細化に有効である。
【００５１】
また、マスク５４は、延在方向に沿ったスリット状の開口部５５を有しているので、マスク５４のレジスト材料で覆われたマスクパターンも、延在方向に沿って延びた直線状に形成されている。このレジスト材料で覆われている部分をマスク線状部５６と呼ぶ。すなわち、マスク線状部５６は、直交方向に複数並んで配置されている。
【００５２】
このようにして、ワード配線層２２と、マスク線状部５６によって囲まれて区画された閉領域が形成される。なお、マスク５４と、ワード配線層２２上に形成された第１絶縁膜２３はエッチングを行うためのマスクとして働く。
【００５３】
＜＜島状第２絶縁膜形成工程＞＞
次に、図８（ａ）ないし図８（ｃ）に示すように、第１絶縁膜２３およびマスク５４をマスクにして、第２絶縁膜５３を異方性ドライエッチングする。これにより、第１絶縁膜２３の上面２３ａ、活性領域７の上面７ｄ、および素子分離領域５の上面５ａの一部が露出する。この際、開口部５５によって開口された領域では、ワード配線層２２および第１絶縁膜２３の側壁に、第２絶縁膜５３が残存するようにする。これがワード配線層２２の側壁を覆うサイドウォール２４となる。
【００５４】
一方、マスク５４で覆われた領域では、第２絶縁膜５３が残存する。図８（ｂ）に示すように、この残存した第２絶縁膜５３のうち、半導体基板２の表面に形成された素子分離領域５上及び活性領域７上に残存する第２絶縁膜５３を、島状第２絶縁膜２７と呼ぶ。
【００５５】
以上の工程により、マスク５４の開口部５５において、サイドウォール２４が形成されたワード配線層２２と、マスク５４とによって区画された閉領域が形成される。以下では、閉領域のうち、活性領域７ａが開口される領域を第１開口領域５８と、活性領域７ｂが開口される領域を第２開口領域５９と称する。
【００５６】
すなわち、第１開口領域５８においては、活性領域７ａに形成されたソース・ドレイン領域２５が露出しており、第２開口領域５９においては、活性領域７ｂに形成されたソース・ドレイン領域２５と、素子分離領域５が露出している。
【００５７】
＜＜素子分離膜除去工程＞＞
次に、図９（ａ）ないし図９（ｃ）に示すように、マスク５４、第１絶縁膜２３、およびサイドウォール２４をマスクとして、異方性ドライエッチングを行うことによって、シャロートレンチ６に埋め込まれた素子分離膜８の一部を除去する。
具体的には、マスク５４を構成するレジスト材料、第１絶縁膜２３およびサイドウォール２４を構成するシリコン窒化膜、並びに半導体基板２を構成するシリコンに対して、素子分離膜８を構成するシリコン酸化膜のエッチング速度が速い条件を用いて、異方性ドライエッチングを行う。これにより、選択的にシャロートレンチ６に埋め込まれた素子分離膜８を除去することができる。
【００５８】
その結果、シャロートレンチ６に埋め込まれた素子分離膜８に、凹部である掘り込み部９が形成されるとともに、活性領域７の側面１７であるシャロートレンチ６の内壁の一部が露出する。なお、この露出されたシャロートレンチ６の内壁の一部を活性領域側壁露出部２９と呼ぶ。
この際、エッチングによる掘り込み部９の深さを変えることにより、活性領域側壁露出部２９の面積を調整することができる。したがって、所望する活性領域７の露出面積に応じて、エッチングを行うようにする。
【００５９】
また、図９（ｃ）に示すように、平面視した際に、開口部５５のうち、第２開口領域５９の素子分離膜８が掘り込まれ、それに接する活性領域７の端部７ｃの側面１７が露出する。すなわち、掘り込み部９は、ワード配線２２ａとダミーワード配線２２ｂの間の素子分離膜８を除去して形成されており、活性領域７の延在方向の両端部７ｃ側に形成されている。
このエッチングは、島状第２絶縁膜形成工程の第２絶縁膜５３のエッチングに引き続いて、同一エッチング装置内で連続処理を行うこともできる。
【００６０】
＜＜マスク除去工程＞＞
次に、マスク５４をアッシング法によって除去する。なお、島状第２絶縁膜形成工程の第２絶縁膜５３のエッチング後に、マスク５４の除去を行っても構わない。この場合は、素子分離膜８のエッチングは、第１絶縁膜２３と、マスク５４のパターンが転写された島状第２絶縁膜２７をマスクとして用いればよい。
【００６１】
＜＜シリコン膜形成工程＞＞
次に、図１０（ａ）ないし図１０（ｃ）に示すように、半導体基板２の活性領域７の上面７ｄ（シリコン面）が露出した部分にシリコン膜１０を形成する。具体的には、第１開口領域５８のソース・ドレイン領域２５の上面と、第２開口領域５９のソース・ドレイン領域２５の上面および活性領域側壁露出部２９を基点として、選択エピタキシャル成長法を用いて、シリコン膜１０を形成する。
シリコン膜１０の形成方法としては、例えばジクロルシランと塩酸を含むガスを用いる方法を挙げることができる。
【００６２】
シリコン膜１０は、活性領域７の上面７ｄをせり上げた半導体層として機能し、シリコン膜１０上には、後の工程でセルコンタクトプラグ３１が形成される。
このように、活性領域７をせり上げる構造をとることにより、高濃度の不純物拡散領域を形成することができ、トランジスタの駆動能力向上、コンタクトの接触抵抗の低減、メタルコンタクトプラグの適用が可能となる。
【００６３】
なお、図１０（ａ）に示すように、第１開口領域５８では、露出した活性領域７の上面７ｄを基点にして、垂直方向上方にシリコン膜１０が成長する。これに対し、第２開口領域５９では、シリコン膜は、露出した活性領域７の上面７ｄを基点にして垂直方向上方に成長するとともに、活性領域側壁露出部２９を基点にして、垂直な方向（半導体基板２の上面２ａに対して平行な方向）にも成長する。これにより、掘り込み部９内がシリコン膜１０によって充填される。
【００６４】
一般に、縦長状を有する活性領域７の延在方向の両端に形成される活性領域７ｂは、フォトリソ技術を用いた活性領域形成時に、端部７ｃが丸くなって寸法が縮みやすいため、活性領域７ｂ表面の面積は小さく形成されやすい。微細化が進むにつれて、活性領域７ｂの面積はさらに小さくなる。
【００６５】
一方、選択エピタキシャル成長には、成長の基点となる基板表面の自然酸化膜や異物などを除去した清浄化状態に敏感であるという性質がある。
したがって、従来の半導体装置では、エピタキシャル成長の基点となる露出したシリコン面である半導体基板の表面の面積が小さいため、部分的な自然酸化膜残りや微小な異物の付着などの影響によってシリコン膜の成長が阻害され、高さが低い未成長なシリコン膜が形成されるという不都合があった。
【００６６】
これに対し、本実施形態では、シャロートレンチ６に埋め込まれた素子分離膜８の一部をエッチングして活性領域７の側面１７を露出させることにより、シリコン面の露出面積を拡大させることができる。これにより、エピタキシャル成長において、未成長シリコン膜が生じることを抑制できるという効果がある。
【００６７】
また、図１０（ｂ）に示すように、活性領域７の上面７ｄにおいては、垂直方向上方にシリコン膜１０が成長する。そして、成長が進み、シリコン膜１０が島状第２絶縁膜２７よりも厚く成長される場合、島状第２絶縁膜２７の上面２７ａの位置より上方に成長が進むと共に、島状第２絶縁膜２７の上面２７ａに沿って水平方向（横方向）にも成長が進む。
【００６８】
一般に、選択エピタキシャルシリコン成長は、基点となるシリコン面上に選択的に成長が行われるため、シリコン面に対して垂直方向の膜厚は、シリコン面に対して水平方向の膜厚よりも厚くなりやすい。
したがって、島状第２絶縁膜２７の上面２７ａより上に形成されたシリコン膜１０の部分は、高さ方向の膜厚が、水平方向の膜厚よりも厚く形成されやすい性質を持つ。
【００６９】
ここで、活性領域７上に成長したシリコン膜１０は、隣接する活性領域７上に成長したシリコン膜１０同士が互いに短絡しないように形成する必要がある。
例えば、図１０（ｃ）に示すようなメモリセル配置では、延在方向に隣接する２つのシリコン膜１０の間にはダミーワード配線２２ｂが配置されているので短絡に対して強い。これに対し、直交方向に隣接する２つのシリコン膜１０の間にはワード配線層２２がないので延在方向に比べて短絡に対して弱い構造となっている。そのため、シリコン膜１０の成長可能な膜厚の上限は、直交方向に隣接するシリコン膜１０同士が短絡しないような膜厚に制限する必要がある。
したがって、本実施形態では、図１０（ｂ）および図１０（ｃ）に示すように、Ｙ方向に間隔ｄｅを確保するようにシリコン膜１０を形成する。
【００７０】
そして、微細化が進むにつれて、活性領域７の間隔はますます狭くなるため、隣接する活性領域７間での短絡防止の観点から、エピタキシャル成長させるシリコン膜１０の高さをさらに低く制御する必要が生じてくる。
本実施形態では、直交方向に隣接する２つの活性領域７間に島状第２絶縁膜２７が形成されている。したがって、シリコン膜１０の成長は、膜厚が島状第２絶縁膜２７の高さ以下の段階では横方向への成長が抑えられるので、従来と比較してＹ方向の短絡に対して強い構造となっている。
なお、島状第２窒化膜２７は、前述したように、ワード配線層２２のサイドウォール２４と同時に形成するため、特別な工程を追加しないことから、製造コストの増加を抑制しながら本構造を形成することができる。
【００７１】
＜＜不純物導入工程＞＞
シリコン膜１０を形成した後は、ヒ素等のＮ型不純物を、イオン注入法によってシリコン膜１０に導入する。なお、シリコン膜１０への不純物導入は、エピタキシャル成長の際に同時に導入する方法（ｉｎｓｉｔｕ）で行ってもよい。
【００７２】
＜＜不純物拡散工程＞＞
次に、図１１（ａ）ないし図１１（ｃ）に示すように、半導体基板２上に、第１絶縁膜２３を覆う高さまで、第１層間膜６１を形成する。第１層間膜６１の材料としては、例えばシリコン酸化膜を用いることができる。
【００７３】
その後、熱処理を行い、シリコン膜１０から半導体基板２内に不純物を拡散することで、活性領域側壁露出部２９の近傍に不純物拡散領域であるソース・ドレイン領域６２を形成する。この活性領域側壁露出部２９の近傍に形成されたソース・ドレイン領域６２は、半導体基板２に形成されていたソース・ドレイン領域２５と接続される。なお、この熱処理工程は、シリコン膜１０に不純物を導入する不純物導入工程の後の工程であれば他の工程で行ってもよい。
【００７４】
＜＜セルコンタクトプラグ形成工程＞＞
その後、第１層間膜６１に、シリコン膜１０上を開口させるセルコンタクトホール３２を形成する。なお、図１１（ｃ）においては、実際には露出していないシリコン膜１０のパターンエッジを点線で重ねて示してある。
【００７５】
次に、図１２（ａ）ないし図１２（ｃ）に示すように、セルコンタクトホール３２を充填するように、シリコン膜１０上にセルコンタクトプラグ材料３３を形成する。
セルコンタクトプラグ材料３３には、例えばリン等の不純物を含有した多結晶シリコン（リンドープトシリコン）を用いることができる。もっとも、セルコンタクトプラグ材料３３は、これに限定されず、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タングステン膜（Ｗ）を順次形成した高融点金属積層膜などを用いても良い。
【００７６】
その後、セルコンタクトプラグ材料３３に対してＣＭＰ法を用いて研磨除去して、セルコンタクトホール３２内にセルコンタクトプラグ３１を形成する。
本実施形態では、活性領域７上にシリコン膜１０でせり上げたシリコン層を形成し、その上にセルコンタクトプラグ３１を形成する構造が採用されている。
【００７７】
したがって、セルコンタクトプラグ３１として、高融点金属積層膜を用いて、メタルプラグとした場合であっても、プラグ底面で金属層が反応して金属シリサイド層が形成される際のダメージ層を覆うように、高濃度の不純物拡散層をシリコン膜１０に形成することができる。これにより、トランジスタ特性の劣化を抑制することができる。
【００７８】
＜＜ビット線形成工程＞＞
次に、図１３（ａ）および図１３（ｂ）に示すように、例えばシリコン酸化膜からなる第２層間膜６３を形成する。その後、第２層間膜６３に、活性領域７ａ上に形成されたセルコンタクトプラグ３１上を開口するように、ビット線コンタクトホール６４を形成する。
【００７９】
その後、ビット線コンタクトプラグ材料６５で、ビット線コンタクトホール６４を充填する。ビット線コンタクトプラグ材料６５としては、例えばチタン膜、窒化チタン膜、タングステン膜等を順次成膜した積層体を用いることができる。
【００８０】
その後、ビット線コンタクトプラグ材料６５をＣＭＰ法により研磨除去して、ビット線コンタクトプラグ６６を形成し、ビット線コンタクトプラグ６６に接続するビット線４１を形成する。ビット線４１は、図３のＸ方向に延在するパターンを有する。
【００８１】
＜＜キャパシタコンタクトプラグ形成工程＞＞
次に、図１４（ａ）および図１４（ｂ）に示すように、例えばシリコン酸化膜からなる第３層間膜６７を形成する。
そして、第３層間膜６７と第２層間膜６３を貫き、活性領域７ｂ上に形成されたセルコンタクトプラグ３１上を開口するように、キャパシタコンタクトホール７１を形成する。
【００８２】
その後、キャパシタコンタクトホール７１を充填するように、キャパシタコンタクトプラグ材料７２を形成する。キャパシタコンタクトプラグ材料７２としては、例えばチタン膜、窒化チタン膜、タングステン膜等を順次成膜した積層体を用いることができる。
その後、キャパシタコンタクトプラグ材料７２をＣＭＰ法により研磨除去してキャパシタコンタクトプラグ７３を形成する。
【００８３】
＜＜キャパシタ形成工程＞＞
その後、図２に示すように、例えばシリコン酸化膜からなる第４層間膜７４を形成する。そして、第４層間膜７４を貫きキャパシタコンタクトプラグ７３上を開口するキャパシタコンタクトホール４３を形成する。
【００８４】
次に、キャパシタコンタクトホール４３の側壁および底面を覆うようにキャパシタ下部電極４４を形成する。そして、キャパシタ下部電極４４上に、例えば酸化ジルコニウム（ＺｒＯ２）等の高誘電体膜からなるキャパシタ絶縁膜４５を形成する。その後、キャパシタ絶縁膜４５上に、キャパシタ上部電極４６を形成する。なお、キャパシタ下部電極４４およびキャパシタ上部電極４６の材料としては、例えば窒化チタン等の金属膜を挙げることができる。
その後、キャパシタ上部電極４６上に、第５層間膜７５を、例えばシリコン酸化膜で形成し、さらに第５層間膜７５上に上層の金属配線層４２を形成する。
以上の工程を経て、本実施形態の半導体装置１が完成する。
【００８５】
本実施形態の半導体装置１の製造方法においては、活性領域７の側面１７および上面７ｄを覆うようにシリコン膜１０を形成するので、活性領域７上にシリコン膜１０を十分に形成することができる。すなわち、従来の半導体装置の製造方法では、活性領域の上面のみが露出した状態でシリコン膜を形成していたため、シリコン膜が成長する際の基となる半導体基板の露出面が不足しており、シリコン膜が十分に形成することができなかった。これに対し、本実施形態では、活性領域７の上面７ｄおよび側面１７が露出した状態でシリコン膜１０を形成するため、シリコン膜１０を成長させる際の基となる活性領域７の露出面を十分に確保することができ、十分にシリコン膜１０を形成することができる。
【００８６】
また、直交方向に隣接する活性領域７に挟まれた素子分離領域５上に、島状第２絶縁膜２７が形成されているので、直交方向に隣接する活性領域７間でシリコン膜１０同士が短絡することを抑制できる。また、短絡防止の機能を有する島状第２絶縁膜２７は、ワード配線層２２のサイドウォール２４と同時に形成できるので、製造コストの増加を招くことなく、短絡を防止することができる。
【００８７】
なお、上記実施形態では、ワード配線層２２が素子分離領域５に対してアライメントずれが発生していない場合について説明したが、アライメントずれが発生していても本実施形態を適用することは可能である。
【００８８】
例えば、図１５（ａ）に示すように、左側の活性領域７ｂ上においてシリコン膜１０が形成される部分の幅をｄａ１、右側の活性領域７ｂ上においてシリコン膜１０が形成される部分の幅をｄａ２とし、ｄａ１＞ｄａ＞ｄａ２とする。なお、ここでｄａは、ワード配線層形成工程での、アライメントずれを起こしてない場合に活性領域７ｂ上にシリコン膜１０が形成される部分の幅である（図３参照）。
【００８９】
右側の幅ｄａ２は、ずれが無い場合の値ｄａよりもさらに小さくなり、シリコン膜１０が形成される活性領域７の面積はさらに縮小される。その結果、従来の製造方法では、シリコン膜の成長不良の抑制がさらに難しくなる。
本実施形態では、半導体基板２の活性領域７の側面１７をシリコン膜成長の際に利用するので、合わせずれが生じてもシリコン膜成長を行うための露出したシリコン面の面積を十分に確保でき、成長不良の発生を抑制することができる。
【００９０】
［第２の実施形態］
次に、本発明の第２の実施形態である半導体装置および半導体装置の製造方法について、図面を参照して説明する。なお、本実施形態は、第１の実施形態の変形例であり、同様の部分については説明を省略する。
【００９１】
＜半導体装置＞
本実施形態の半導体装置は、図１６（ａ）及び図１６（ｂ）に示すように、第１の実施形態と異なり、半導体基板上に島状第２絶縁膜が設けられていない構成を採用しており、その他の構成は第１の実施形態と同様である。
具体的には、半導体装置８１は、図１６（ｂ）に示すように、素子分離領域５上に直接第１層間膜６１が形成されており、また、活性領域７上であって、ワード配線２２ａ及びサイドウォール２４が形成されていない部分には、全てシリコン膜１０が形成されている。
なお、図１６（ａ）及び図１６（ｂ）は、第１層間膜６１より上部を省略して記載している。
【００９２】
本実施形態の半導体装置８１も、第１の実施形態と同様に、活性領域７の側面１７および上面７ｄを覆うようにシリコン膜１０が設けられている。これにより、シリコン膜１０を選択エピタキシャル成長によって形成する際に、基点となる活性領域７の露出面を十分に確保することができ、シリコン膜１０の成長不良の発生を抑制することができる。
また、活性領域７上にシリコン膜をせり上げているので、高濃度の不純物拡散領域を形成することができ、トランジスタの駆動能力向上、コンタクトの接触抵抗の低減、メタルコンタクトプラグの適用が可能となる。
また、本実施形態では、第１の実施形態と異なり、島状第２絶縁膜が設けられていない。これにより、第１の実施形態と比較して、活性領域７の上面７ｄで露出する面を拡大させることができ、よりシリコン膜１０の成長不良の発生を抑制することができる。
【００９３】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。
まず、第１の実施形態と同様に、図６に示すように、第２絶縁膜形成工程まで行う。その後、図１７（ａ）ないし図１７（ｃ）に示すように、マスクを形成せずに、第２絶縁膜５３に対して異方性ドライエッチングを行い、第２絶縁膜５３からなるサイドウォール２４を形成する。これにより、本実施形態では、ワード配線層２２及びサイドウォール２４を除いた、活性領域７の上面７ｄおよび素子分離領域５の上面５ａが露出する。
【００９４】
次に、図１８（ａ）ないし図１８（ｃ）に示すように、第１の実施形態で形成したマスク５４と同様のパターンに、フォトレジストを用いてマスク８４を形成する。すなわち、マスク８４は、第１の実施形態と同様の形状のマスク開口部８５と、マスク線状部８６を有する。
【００９５】
その後、第１の実施形態と同様に、図１９（ａ）ないし図１９（ｃ）に示すように、マスク８４をマスクにして異方性ドライエッチングを行い、素子分離領域５の素子分離膜８を一部除去して掘り込み部９を形成する。これにより、活性領域７の側面（シリコン面）１７であるシャロートレンチ６の内壁が露出して、活性領域側壁露出部２９が形成される。
【００９６】
次に、図２０（ａ）ないし図２０（ｃ）に示すように、マスク８４をアッシング法により除去する。以上の工程により、図２０（ｃ）に示すように、メモリセル領域を平面視すると、活性領域７の延在方向の両端部７ｃ側に掘り込み部９が形成される。
【００９７】
次に、図２１（ａ）ないし図２１（ｃ）に示すように、第１の実施形態と同様に、活性領域７および活性領域側壁露出部２９上に、選択的にシリコン膜１０を成長する。
本実施形態では、活性領域７の上面７ｄのうち、ワード配線層２２及びサイドウォール２４が形成された部分以外の領域が露出しているので、第１の実施形態よりもシリコン膜１０の成長基点となるシリコン面が広い。
【００９８】
すなわち、第１の実施形態では、アライメントずれを考慮した覆いマージンを確保するため、島状第２絶縁膜２７が活性領域７の上面７ｄの縁を覆うように形成されており、活性領域７の上面７ｄの露出面は、狭められていた。本実施形態では、図２１（ｂ）に示すように、島状第２絶縁膜が形成されていないので、露出している活性領域７の上面７ｄが、より広くなっている。
【００９９】
この際、第１の実施形態と同様に、直交方向に隣接するシリコン膜１０同士が短絡しないように、図２１（ｂ）および図２１（ｃ）に示すように、Ｙ方向に間隔ｄｆを確保するようにシリコン膜１０を形成する。
なお、本実施形態では、直交方向に隣接する活性領域７間には、島状第２絶縁膜が形成されていない。したがって、水平方向へのシリコン膜成長によって、直交方向に隣接するシリコン膜１０間での短絡を起こさないようにするため、シリコン膜１０の膜厚の上限を、第１の実施形態よりも薄く設定する必要がある。
【０１００】
シリコン膜１０を形成した後は、第１の実施形態と同様に、シリコン膜１０に不純物を導入する。その後、図２２（ａ）および図２２（ｂ）に示すように、第１層間膜６１を形成し、熱処理を行って、シリコン膜１０から半導体基板２に不純物を拡散し、活性領域側壁露出部２９の近傍に不純物拡散領域であるソース・ドレイン領域６２を形成する。ソース・ドレイン領域６２は、半導体基板２の活性領域７に形成されていたソース・ドレイン領域２５と接続される。その後、セルコンタクトホール３２を形成する。
【０１０１】
その後は、第１の実施形態と同様に、セルコンタクトプラグ３１を形成する。以下、第１の実施形態と同様にキャパシタ４等を形成すれば、半導体装置８１が完成する。
【０１０２】
本実施形態でも、第１の実施形態と同様に、メモリセル領域に設けた活性領域７上に、選択エピタキシャル法でシリコン膜１０を形成する際に、微細化が進展してもシリコン膜１０の未成長の発生を抑制できる。
【０１０３】
また、本実施形態では、活性領域側壁露出部２９を有しているので、シリコン膜１０を形成する際に、シリコン膜１０の未成長を防止するため、従来のように過度にシリコン膜の成長時間を長くする必要がない。このため、島状第２絶縁膜は形成されていないが、従来の方法と比較して、隣接するメモリセル間の短絡防止の効果を有している。このため、製造歩留まりを低下させることなく、高集積度の半導体装置８１を製造することが可能となる。
【０１０４】
なお、第１の実施形態は、シリコン膜１０の未成長防止効果が、第２の実施形態の場合と比較して劣るものの、直交方向に隣接するメモリセル間の短絡防止効果は第２の実施形態の場合よりも優れている。
一方、第２の実施形態は、直交方向に隣接するメモリセル間の短絡防止効果が、第１の実施形態の場合と比較して劣るものの、シリコン膜１０の未成長防止効果については第１の実施形態の場合よりも優れている。
したがって、所望するメモリセルのレイアウトに応じて、第１の実施形態もしくは第２の実施形態いずれか最適な方法を適用すればよい。
【０１０５】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、メモリセルのレイアウトも図３に示す配列に限定されず、隣接する２つの活性領域が形成されるレイアウトであれば用いることが可能である。また、本発明を適用して形成可能な半導体装置は、ＤＲＡＭの場合には限定されない。
【産業上の利用可能性】
【０１０６】
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【０１０７】
１・・・半導体装置、２・・・半導体基板、３・・・トランジスタ、４・・・キャパシタ、５・・・素子分離領域、６・・・シャロートレンチ、７・・・活性領域、７ｄ・・・活性領域の上面、８・・・素子分離膜、９・・・掘り込み部、１０・・・シリコン膜、１７・・・活性領域の側面、２１・・・ゲート絶縁膜、２２・・・ワード配線層、２２ａ・・・ワード配線、２２ｂ・・・ダミーワード配線、２４・・・サイドウォール、２５・・・ソース・ドレイン領域、２７・・・島状第２絶縁膜
【特許請求の範囲】
【請求項１】
半導体基板の表層に埋め込み形成された素子分離膜によって、活性領域が区画された半導体装置であって、
前記活性領域の側面が露出するように、前記素子分離膜の上面の一部が除去されて設けられた凹部と、
前記凹部を埋め込みつつ、前記活性領域の上面及び前記側面と接するように設けられたシリコン膜と、を有することを特徴とする半導体装置。
【請求項２】
前記活性領域が第１の方向に延在して形成されており、
前記凹部が、前記活性領域の延在方向の両端側に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域が前記第１の方向に所定間隔で複数配置されており、
ゲート絶縁膜を介して、前記活性領域を横切るように第２の方向に延在して設けられたゲート電極と、
ゲート絶縁膜を介して、前記第１の方向に隣接して配置された前記活性領域間を横切るように前記第２の方向に延在して設けられたダミー電極と、を有し、
前記凹部が前記ゲート電極と前記ダミー電極との間に設けられており、
前記ゲート電極と前記ダミー電極との間に位置する活性領域の上面及び前記凹部によって露出された側面に、不純物拡散領域が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記活性領域が前記第２の方向に所定間隔で複数配置されており、
前記第２の方向に隣接する前記活性領域間に位置する前記素子分離膜上に、絶縁膜が形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極及び前記ダミー電極の両側の側面を覆うように設けられたサイドウォール膜を有することを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記シリコン膜に接触するように設けられたコンタクトプラグと、
前記コンタクトプラグと電気的に接続する記憶素子と、を備えることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板の表層にシャロートレンチを形成し、該シャロートレンチに素子分離膜を充填して素子分離領域を形成することで、活性領域を区画する活性領域区画工程と、
前記素子分離膜を、前記活性領域の側面が露出するまで除去する素子分離膜除去工程と、
露出した前記活性領域の側面及び上面を基点として、シリコン膜を選択的にエピタキシャル成長させるシリコン膜形成工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記活性領域区画工程において、前記活性領域を第１の方向に延在するように区画し、
前記素子分離膜除去工程において、前記活性領域の前記第１の方向の両端側の側面が露出するように、前記素子分離膜を除去することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記活性領域区画工程において、前記活性領域を前記第１の方向に所定間隔で複数形成するように区画し、
ゲート絶縁膜を介して、前記活性領域を横切るように第２方向に延在するゲート電極を構成する第１ワード配線と、ゲート絶縁膜を介して、前記第１の方向に隣接して配置された活性領域間を横切るように前記第２方向に延在するダミー電極を構成する第２ワード配線と、が並ぶワード配線層を形成するワード配線層形成工程を有し、
前記素子分離膜除去工程において、前記第１ワード配線と前記第２ワード配線の間の前記素子分離膜を除去することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記活性領域区画工程において、前記活性領域を前記第２の方向に所定間隔で複数形成するように区画し、
前記第２の方向に隣接する前記活性領域間に位置する素子分離膜上に、絶縁膜を形成する絶縁膜形成工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
絶縁膜を用いて前記ワード配線層の両側の側面を覆うサイドウォール膜を形成するサイドウォール膜形成工程を有することを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
金属膜を用いて前記シリコン膜の上面に接触するコンタクトプラグを形成するコンタクトプラグ形成工程と、
前記コンタクトプラグと電気的に接続するキャパシタを形成するキャパシタ形成工程と、を有することを特徴とする請求項７ないし請求項１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の表層に埋め込み形成された素子分離膜によって、活性領域が区画された半導体装置であって、
前記活性領域の側面が露出するように、前記素子分離膜の上面の一部が除去されて設けられた凹部と、
前記凹部を埋め込みつつ、前記活性領域の上面及び前記側面と接するように設けられたシリコン膜と、を有することを特徴とする半導体装置。
【請求項２】
前記活性領域が第１の方向に延在して形成されており、
前記凹部が、前記活性領域の延在方向の両端側に設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記活性領域が前記第１の方向に所定間隔で複数配置されており、
ゲート絶縁膜を介して、前記活性領域を横切るように第２の方向に延在して設けられたゲート電極と、
ゲート絶縁膜を介して、前記第１の方向に隣接して配置された前記活性領域間を横切るように前記第２の方向に延在して設けられたダミー電極と、を有し、
前記凹部が前記ゲート電極と前記ダミー電極との間に設けられており、
前記ゲート電極と前記ダミー電極との間に位置する活性領域の上面及び前記凹部によって露出された側面に、不純物拡散領域が形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記活性領域が前記第２の方向に所定間隔で複数配置されており、
前記第２の方向に隣接する前記活性領域間に位置する前記素子分離膜上に、絶縁膜が形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極及び前記ダミー電極の両側の側面を覆うように設けられたサイドウォール膜を有することを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記シリコン膜に接触するように設けられたコンタクトプラグと、
前記コンタクトプラグと電気的に接続する記憶素子と、を備えることを特徴とする請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板の表層にシャロートレンチを形成し、該シャロートレンチに素子分離膜を充填して素子分離領域を形成することで、活性領域を区画する活性領域区画工程と、
前記素子分離膜を、前記活性領域の側面が露出するまで除去する素子分離膜除去工程と、
露出した前記活性領域の側面及び上面を基点として、シリコン膜を選択的にエピタキシャル成長させるシリコン膜形成工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記活性領域区画工程において、前記活性領域を第１の方向に延在するように区画し、
前記素子分離膜除去工程において、前記活性領域の前記第１の方向の両端側の側面が露出するように、前記素子分離膜を除去することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記活性領域区画工程において、前記活性領域を前記第１の方向に所定間隔で複数形成するように区画し、
ゲート絶縁膜を介して、前記活性領域を横切るように第２方向に延在するゲート電極を構成する第１ワード配線と、ゲート絶縁膜を介して、前記第１の方向に隣接して配置された活性領域間を横切るように前記第２方向に延在するダミー電極を構成する第２ワード配線と、が並ぶワード配線層を形成するワード配線層形成工程を有し、
前記素子分離膜除去工程において、前記第１ワード配線と前記第２ワード配線の間の前記素子分離膜を除去することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記活性領域区画工程において、前記活性領域を前記第２の方向に所定間隔で複数形成するように区画し、
前記第２の方向に隣接する前記活性領域間に位置する素子分離膜上に、絶縁膜を形成する絶縁膜形成工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
絶縁膜を用いて前記ワード配線層の両側の側面を覆うサイドウォール膜を形成するサイドウォール膜形成工程を有することを特徴とする請求項９または請求項１０に記載の半導体装置の製造方法。
【請求項１２】
金属膜を用いて前記シリコン膜の上面に接触するコンタクトプラグを形成するコンタクトプラグ形成工程と、
前記コンタクトプラグと電気的に接続するキャパシタを形成するキャパシタ形成工程と、を有することを特徴とする請求項７ないし請求項１１のいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−４９３２１（Ｐ２０１２−４９３２１Ａ）
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願番号】特願２０１０−１８９７７７（Ｐ２０１０−１８９７７７）
【出願日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年３月８日（２０１２．３．８）
【国際特許分類】
【出願日】平成２２年８月２６日（２０１０．８．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]