【課題】良好な特性の確保、素子サイズの増加の回避、及び製造プロセスの簡素化を実現できる半導体装置の製造方法を提供する。
【解決手段】Ｓｉ基板１１１の主面に、ＬＯＣＯＳ酸化膜１１２ｂを含む酸化膜１１２を形成する工程と、Ｓｉ基板１１１の主面の側に、ソース・ゲート形成領域１１３ａとドレイン形成領域１１３ｂとを形成する工程と、レジスト１１６をマスクとして、Ｓｉ基板１１１の主面の側のＬＯＣＯＳ酸化膜１１２ｂで覆われていないトレンチ１１４を通してイオン１１７注入を行い、イオン注入層１１８を形成する工程と、ＬＯＣＯＳ酸化膜１１２ｂ上及びソース・ゲート形成領域１１３ａ上を部分的に覆うようにゲート電極１１９を形成する工程とを有し、イオン注入層１１８のゲート電極１１９側の端部とゲート電極１１９のイオン注入層１１８側の端部との間に間隔１２１が存在するように、各工程を行う。 （もっと読む）

【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。 （もっと読む）

【課題】低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の領域に形成された第１導電型の不純物層及び第１のエピタキシャル半導体層と、第１のエピタキシャル半導体層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１の領域に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、第２の領域に形成された第２導電型の不純物層及び第１のエピタキシャル半導体層とは膜厚の異なる第２のエピタキシャル半導体層と、第２のエピタキシャル半導体層上に第１のゲート絶縁膜と同じ膜厚の第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２の領域に形成された第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】縦型トランジスタの特性を悪化させることなく縦型トランジスタの設置面積を削減できる高集積化に適した半導体装置およびその製造方法を提供する。
【解決手段】一定の間隔を空けて配置された複数のピラー３０が備えられ、複数のピラー３０が、縦型トランジスタＴのチャネルとして機能する半導体層からなるチャネルピラー１と、不純物拡散層からなり、前記チャネルピラー１の下部に接続されて縦型トランジスタＴの一方のソースドレインとして機能する下部拡散層４に電気的に接続された引き上げコンタクトプラグ２とを含む半導体装置とする。 （もっと読む）

【課題】ワイドギャップ半導体基板の位置検出を、可視光を用いて高精度に行う。
【解決手段】一実施形態によれば、ナローギャップ半導体基板（例えばＳｉ基板２）の主面の所定の位置に彫り込み型のアライメントマーク４が形成されたナローギャップ半導体基板のその主面上にワイドギャップ半導体層（例えばＧａＮ層１９）をエピタキシャル成長したことにより、基板位置決め用のアライメントマークが予め埋め込まれているワイドギャップ半導体基板を提供する。 （もっと読む）

【課題】強い圧縮応力を有するシリコン窒化膜を用いたｐＭＩＳＦＥＴを有する半導体装置及びその製造方法において、歩留まりが高く且つスイッチングスピードが高い半導体装置及びその製造方法を提供する。
【解決手段】ボックスマーク１０２内においてシリコン基板１を覆うようにシリコン酸化膜１４を形成する。次に、基板上の半導体領域にシリサイド化反応によりニッケルシリサイド８を形成する。その後、強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ１０１及びボックスマーク１０２を覆うように形成する。その上に層間絶縁膜１１を形成した後レジストをパターニングしてコンタクトホール１３を形成する。この際、重ね合わせ精度が所定の規格を満たすまで、レジストを一旦除去し再度レジスト１２ｂを形成する。 （もっと読む）

【課題】ノッチ及びオリエンテーションフラット等の結晶方位の指標の精度が十分とはいえない場合であっても、それを補償することができる半導体装置の製造方法を提供する。
【解決手段】ノッチ等の指標のずれに対する補正値を決定する。この補正値決定処理では、先ず、処理の対象となっているすべての半導体基板に対し、各半導体基板における角度の誤差を測定する（ステップＳ１０１）。各半導体基板について測定した角度の誤差の統計処理を行う（ステップＳ１０２）。具体的には、角度の誤差の「オフセット値」及び「ばらつきの大きさ」を求める。そして、ばらつきの大きさが所定範囲内にあれば、オフセット値の符号を反転したものを各半導体基板の補正値として決定し（ステップＳ１０３、Ｓ１０４）、外れていれば、半導体基板毎に、測定された角度の誤差の符号を反転したものを補正値として決定する（ステップＳ１０３、ステップＳ１０５）。 （もっと読む）

【課題】 光リソグラフィ及び電子ビーム・リソグラフィ混合製造レベルの共通位置合わせ用の位置合わせターゲット及び方法を提供すること。
【解決手段】 集積回路チップの製造レベルの構造部の第１の組を、基板内に形成された電子ビーム位置合わせターゲットに位置合わせして、電子ビーム・リソグラフィを用いて構造部の第１の組を形成し、そして、集積回路チップの同じ製造レベルの構造部の第２の組を、基板内に形成された光位置合わせターゲットに位置合わせして、フォトリソグラフィを用いて構造部の第２の組を形成する方法であって、光位置合わせターゲット自体は電子ビーム位置合わせターゲットに位置合わせされる、方法を提供する。また、電子ビーム位置合わせターゲットを形成する方法及び構造体を提供する。 （もっと読む）

【課題】 斜めイオン注入工程でイオン注入できない影領域を安定して低減させ、微細化に好適な構造を有する半導体装置およびその製造方法を提供する。
【解決手段】 ｐ型ウェル領域１２を第１および第２領域に区画するように絶縁分離層1３を形成する工程と、絶縁分離層１３と離間して第１領域１２ａに設けられた第１ゲート電極１６と、絶縁分離層１３と第２領域１２ｂとに跨がり、且つ第１ゲート電極１６と相対向する第２ゲート電極１７とを同時に形成する工程と、第２ゲート電極１７の一端をマスクとして垂直方向より所定角度傾けた方向からｐ型不純物イオンを第１領域１２ａに注入し、更に垂直方向よりｎ型不純物イオンを注入してソース／ドレイン領域１９、２０を形成する工程と、第２ゲート電極１７の他端をマスクとして第２領域１２ｂにウェルコンタクト層２１を形成する工程を有している。 （もっと読む）

【課題】 半導体基板と電子ビーム露光装置との位置合わせを容易に行うことができる半導体ウエハ、半導体装置、及び半導体装置の製造方法を提供すること。
【解決手段】 ゲート電極１７ａと導電膜１７のそれぞれの上と第１開口１７ｂ内に層間絶縁膜２５を形成する工程と、第１開口１７ｂを含む第２開口２５ａを層間絶縁膜２５に形成する工程と、第１開口１７ｂの下の素子分離絶縁膜１４に穴１４ａを形成する工程と、レジスト２８が塗布された状態で第１開口１７ｂと穴１４ａとを位置合わせ用のマーク２７として使用し、該マーク２７からの反射電子EB_refの強度を測定して電子ビーム露光装置とシリコン基板１０との位置合わせを行う工程と、第１領域Iのホール形成領域にあるレジスト２８を電子ビームEBで露光する工程と、レジスト２８を現像してレジストパターン２８ｅにする工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】 従来の半導体装置の製造方法では、素子形成領域の平坦性を維持しつつ、遮光性の膜に対するアライメントマークを形成することが困難であるという問題があった。
【解決手段】 本発明の半導体装置の製造方法では、エピタキシャル層５表面から溝部９を形成する。溝部９をＮＳＧ膜で埋設し、ＣＭＰ法により研磨することで、エピタキシャル層５表面を平坦面とすることができる。そして、スクライブライン領域２では、第１の段差部１０の一部を露出するように、ＮＳＧ膜１１の一部を除去する。この工程により、多結晶シリコン膜２２に対し、第２の段差部２３を形成することができ、該第２の段差部２３をアライメントマークとして利用することができる。 （もっと読む）

【課題】順に繰り返して配置されたライン要素及びトレンチ要素を含むマーカ構造を製作する方法を提供すること。
【解決手段】この方法は、トレンチ要素に二酸化シリコンを充填し、マーカ構造を平坦化するステップを含む。半導体表面上で犠牲酸化物層を成長させ、ライン要素の第１サブセットを、ドーパント種を含むイオン注入ビームに露出させて、この第１サブセットをドープし、そのエッチング速度を変化させる。この基板をアニールしてドーパント種を活性化させ、半導体表面をエッチングして犠牲酸化物層を取り除き、第１サブセットを第１レベルの高さにし、第１サブセットが、第１サブセットと異なるマーカ構造表面部分の第２レベルと異なる第１レベルを有するようにトポロジーを生成する。 （もっと読む）