半導体装置及びその製造方法
【課題】強い圧縮応力を有するシリコン窒化膜を用いたｐＭＩＳＦＥＴを有する半導体装置及びその製造方法において、歩留まりが高く且つスイッチングスピードが高い半導体装置及びその製造方法を提供する。
【解決手段】ボックスマーク１０２内においてシリコン基板１を覆うようにシリコン酸化膜１４を形成する。次に、基板上の半導体領域にシリサイド化反応によりニッケルシリサイド８を形成する。その後、強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ１０１及びボックスマーク１０２を覆うように形成する。その上に層間絶縁膜１１を形成した後レジストをパターニングしてコンタクトホール１３を形成する。この際、重ね合わせ精度が所定の規格を満たすまで、レジストを一旦除去し再度レジスト１２ｂを形成する。
【解決手段】ボックスマーク１０２内においてシリコン基板１を覆うようにシリコン酸化膜１４を形成する。次に、基板上の半導体領域にシリサイド化反応によりニッケルシリサイド８を形成する。その後、強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ１０１及びボックスマーク１０２を覆うように形成する。その上に層間絶縁膜１１を形成した後レジストをパターニングしてコンタクトホール１３を形成する。この際、重ね合わせ精度が所定の規格を満たすまで、レジストを一旦除去し再度レジスト１２ｂを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、チャネル領域に圧縮歪みが加えられたｐチャネル型ＭＩＳＦＥＴと露光の重ね合わせ精度を検査するための検査パターンとを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴いＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）に要求される処理能力はますます高いものになっており、トランジスタについてはその高速化が図られている。従来、この高速化は主として構造の微細化によって進められてきた。しかし、リソグラフィ技術の限界によりゲート長を短くすることが、また物理的な要因からゲート絶縁膜の薄膜化が、夫々困難になってきている。
【０００３】
このため、微細化以外の新しい高性能化技術が必要となっている。そのような技術として、応力を印加することによってチャネルを歪ませて移動度を高くする方法（ピエゾ抵抗効果）が知られている。これは、チャネルと平行な方向に引張（圧縮）応力を印加して歪ませた場合、電子の移動度は高く（低く）なり、正孔の移動度は低く（高く）なるというものである。
【０００４】
この現象を利用してＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：金属絶縁物半導体電界効果トランジスタ）の高性能化を図る技術がいくつか提案されている。例えば、特許文献１には、ｎチャネル型ＭＩＳＦＥＴ（以下、ｎＭＩＳＦＥＴと記す）について、コンタクトホール開口の際のストッパー膜としてシリコン窒化膜を用い、このシリコン窒化膜に引張応力を印加することが提案されている。これは、シリコン窒化膜に印加された引張応力によりチャネルが歪み電子の移動度が高くなることにより、ｎＭＩＳＦＥＴの性能を向上させようとするものである。
【０００５】
また、特許文献２には、ｎＭＩＳＦＥＴは引張応力を有するシリコン窒化膜で、ｐチャネル型ＭＩＳＦＥＴ（以下、ｐＭＩＳＦＥＴと記す）は圧縮応力を有するシリコン窒化膜で夫々覆うことが提案されている。これは、シリコン窒化膜によりｎチャネルに引張応力を、ｐチャネルに圧縮応力を発生させると両キャリアの移動度が高くなるため、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの両方の性能を向上させようとするものである。
【０００６】
しかしながら、特許文献２に提案されたようにシリコン窒化膜をそのまま圧縮応力膜として使用した場合には、ＬＳＩの製造上、以下に示すような問題点がある。
【０００７】
図２１乃至２６は、第１の従来のｐＭＩＳＦＥＴ１０１について、その製造方法を工程順に示す断面図である。図２１乃至２６において、（ａ）はｐＭＩＳＦＥＴ１０１を示す断面図であり、（ｂ）は製造工程において露光の重ね合わせ精度の測定に用いる検査パターン（ボックスマーク１０２）を示す断面図である。
【０００８】
先ず、図２１に示すようにシリコン基板１の表面に素子分離領域２を形成する。その際、図２１（ｂ）に示すようにスクライブ領域にも素子分離領域２を形成する。この素子分離領域２はボックスマーク１０２のパターンを構成する。ボックスマーク１０２の大きさは、典型的には４０μｍ×４０μｍの正方形であるが、検出の容易性を考慮し、少なくとも６μｍ×６μｍ以上とする。
【０００９】
次に、ゲート絶縁膜及びゲート電極膜を成膜し、その後パターニングすることにより、ゲート絶縁膜３及びゲート電極４を形成する。次に、ゲート電極４をマスクとして、ボロンをイオン注入することにより、ソース・ドレイン拡張領域５を形成する。次に、この上にＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法でシリコン酸化膜を成長させ、エッチバックにより、ゲート側壁６を形成する。その後、ゲート電極４とゲート側壁６とをマスクとして、ボロンをソース・ドレイン領域にイオン注入し、熱処理によりボロンを活性化させて、ソース・ドレイン７を形成する。
【００１０】
次に、図２２に示すようにニッケルをスパッタして熱処理を行い、ソース・ドレイン７の表面におけるシリサイド化反応によりニッケルシリサイド８を形成する。なお、余剰のニッケルはウェットエッチング等で除去する。このとき、後述する理由により、スクライブ領域の半導体領域も全面がシリサイド化される。このため、図２２（ｂ）に示すようにボックスマークの半導体領域の表面にもニッケルシリサイド８が形成される。なお、本明細書において、シリサイド化反応により金属シリサイドが形成され得る領域を、ソース・ドレイン７のような拡散層及びシリコン基板１等を含む総称として「半導体領域」という。
【００１１】
次に、図２３（ａ）に示すように強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ１０１上に成膜する。このとき、図２３（ｂ）に示すようにボックスマーク１０２上にも強い圧縮応力を有するシリコン窒化膜９が成膜される。この際に、後述する理由によりボックスマーク１０２に気泡１０が発生する。
【００１２】
次に、図２４に示すように層間絶縁膜１１を成膜し、図２５に示すようにその上にレジスト１２を塗布後、露光と現像工程を経て、レジスト１２をパターニングする。その後、下地のパターンとレジスト１２のパターンとの重ね合わせ精度を測定するため、ボックスマーク１０２を利用して検査装置で検査を行う。しかしながら、検査装置は、気泡１０が存在することによりボックスマーク１０２を認識できないため、重ね合わせ精度を測定することができない。図２５は重ね合わせ精度が所定の検査規格を満たしていない例であるが、この場合でも重ね合わせ精度を測定することができないため、そのまま次の工程に進められる。
【００１３】
次に、図２６に示すようにレジスト１２をマスクとしてコンタクトホール１３を開口する。上述したように、レジスト１２のパターンが下地のパターンと合わないため、結果としてｐＭＩＳＦＥＴ１０１は正常に動作せず、歩留まりが低下してしまうこととなる。また、このような膜の気泡は、ＬＳＩ製造工程の一つであるＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）の際に、膜全体の剥がれを引き起こす可能性がある。膜全体が剥がれた場合、そのロットが廃棄となるだけでなく、剥がれた膜は塵となり他のロットの歩留まりを低下させる原因ともなる。
【００１４】
図２７は、上述の製造方法により作製した第１の従来の半導体装置の平面図である。但し、素子は表示していない。図２７において、ボックスマーク１０２は、内側が金属シリサイド層で外側が素子分離領域２の場合（１０２ｃ）及び内側が素子分離領域２で外側が金属シリサイド層の場合（１０２ｄ）の両方が模式的に描かれている。
【００１５】
製品領域２２において、素子以外の領域には金属シリサイド層によるダミーパターン２４が敷き詰められている。これは、素子以外の領域を素子と近い状態にすることにより、素子特性の位置依存性を小さくするためである。従って、サリサイド技術を用いる場合には、素子以外の半導体領域の表面にも金属シリサイドが形成される。これは、スクライブ領域２３についても同様であり、半導体領域の表面に金属シリサイド層によるダミーパターン２４が敷き詰められる。従って、ボックスマーク１０２における半導体領域の表面にも金属シリサイド層が形成される。
【００１６】
この上に、強い圧縮応力を有するシリコン窒化膜９を成膜すると、ボックスマーク１０２の金属シリサイド領域に気泡１０が発生する。これが、検査装置のボックスマーク１０２の認識を阻害し、重ね合わせ精度を測定できなくすることは、上述した通りである。
【００１７】
図２８（ａ）は、ボックスマークの光学顕微鏡による平面観察像であり、図２８（ｂ）は、図２８（ａ）に示すＹ−Ｙ線による断面図である。図２８（ａ）は、コバルトシリサイド２１上に強い圧縮応力を有するシリコン窒化膜９を成膜したものであるが、図２７に模式的に示したのと同様な気泡１０が観察された。
【００１８】
図２９（ａ）は、ニッケルシリサイド８の上に強い圧縮応力を有するシリコン窒化膜９を成膜した場合に発生した気泡１０の断面ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）観察像である。本図から、気泡１０は、強い圧縮応力を有するシリコン窒化膜９とニッケルシリサイド８との界面における部分的な剥がれであることが分かる。ｐＭＩＳＦＥＴのチャネル領域の移動度を高くする目的でシリコン窒化膜に印加する圧縮応力を大きくすると、強い圧縮応力を有するシリコン窒化膜９は、図２９（ｂ）に示すように強い圧縮応力を受ける。そのため、強い圧縮応力を有するシリコン窒化膜９は剥がれることによって体積を増やし、応力を開放しようとすると考えられる。
【００１９】
図３０乃至３５は、第２の従来のｐＭＩＳＦＥＴについて、その製造方法を工程順に示す断面図である。図３０乃至３５において、（ａ）はｐＭＩＳＦＥＴを示す断面図であり、（ｂ）はボックスマークを示す断面図である。第２の従来構造は、素子分離領域とゲート電極に用いるポリシリコン膜とでボックスマークを形成している点において、第１の従来構造と異なっている。
【００２０】
次に、図３０及び３１に示すようにソース・ドレイン拡張領域５、ゲート側壁６、ソース・ドレイン７及びニッケルシリサイド層８を第１の従来のｐＭＩＳＦＥＴと同様に形成する。但し、ボックスマーク１０２において、ゲート側壁６はポリシリコン層１６の周囲にも形成され、ニッケルシリサイド８はゲート電極４と同様にポリシリコン層１６の表面にも形成される。
【００２１】
次に、図３２に示すように強い圧縮応力を有するシリコン窒化膜９を成膜する。このとき、ボックスマーク１０２上にも強い圧縮応力を有するシリコン窒化膜９が成膜される。この際に、第１の従来のｐＭＩＳＦＥＴと同様にボックスマーク１０２上の強い圧縮応力を有するシリコン窒化膜９に気泡１０が発生する。
【００２２】
次に、層間絶縁膜１１を成膜し、その上にレジストを塗布後、露光と現像工程を経て、レジスト１２をパターニングする。その後、下地のパターンとレジスト１２のパターンとの重ね合わせ精度を測定するが、気泡１０が存在するため従来構造１と同様に重ね合わせ精度を測定することができない。従って、重ね合わせ精度が所定の規格を満たさない場合でもそのまま工程が進められることとなり、その結果、コンタクトホール１３を開口した際に下地のパターンと合わなくなる。このため、ＭＩＳＦＥＴの歩留まりが低下することとなる。
【００２３】
【特許文献１】特開２００２−１９８３６８号公報
【特許文献２】特開２００３−８６７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
この歩留まりの低下という問題点を解消するために、ボックスマークの大きさを小さくすることが考えられる。図３６は、ニッケルシリサイド８上に強い圧縮応力を有するシリコン窒化膜９を成膜後、シリコン窒化膜９のみエッチングにより除去した後の光学顕微鏡による平面観察像である。図３６（ａ）に示すように大面積のニッケルシリサイド８上には気泡の跡５７が観察されるのに対し、図３６（ｂ）に示すようにニッケルシリサイド８を素子分離領域２（シリコン酸化膜）で１．５μｍ×１．５μｍの領域に区切った場合には気泡の跡が観察されなかった。このことは、気泡１０の発生は、大面積の金属シリサイド上に強い圧縮応力を有するシリコン窒化膜９を形成した場合に起こり易い現象であることを示している。
【００２５】
しかしながら、図３６（ｂ）の例のような小さいボックスマークではパターンの検出が困難であるため、結果的に歩留まりが低下してしまうという問題点がある。また、これを回避するためには、例えばｐＭＩＳＦＥＴの製造にサリサイド技術を用いないということも考えられる。しかしながら、その場合には拡散層のソース・ドレイン７及びポリシリコンのゲート電極４の抵抗が増大するため、スイッチングスピードが低下してしまうという問題点がある。
【００２６】
本発明はかかる問題点に鑑みてなされたものであって、強い圧縮応力を有するシリコン窒化膜を用いたｐＭＩＳＦＥＴを有する半導体装置及びその製造方法において、歩留まりが高く且つスイッチングスピードが高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明に係る半導体装置は、シリコン基板と、このシリコン基板上に形成されたＭＩＳＦＥＴと、半導体領域を含み前記シリコン基板上に少なくとも１つ形成された検査パターンと、前記ＭＩＳＦＥＴ及び前記検査パターンを覆うように形成され前記ＭＩＳＦＥＴのソース・ドレイン間のチャネル領域に圧縮歪みを加える圧縮応力膜と、を有し、前記ＭＩＳＦＥＴは、少なくとも前記ソース・ドレインの一部に金属シリサイド層が形成され、前記検査パターンは、前記応力膜と接する前記半導体領域に前記金属シリサイド層が形成されていないことを特徴とする。
【００２８】
本発明においては、検査パターンを覆うように形成される圧縮応力膜は金属シリサイド層の上には形成されていない。これにより、圧縮応力膜と金属シリサイド層との密着性が低いことによる気泡の発生を防止することができる。このため、例えば検査パターンが重ね合わせ検査に使用される場合に、重ね合わせ検査を確実に行うことができ、半導体装置の歩留まりを向上させることができる。また、ＭＩＳＦＥＴのソース・ドレイン等に金属シリサイド層が形成されていることにより、スイッチングスピードが高い半導体装置を得ることができる。更に、圧縮応力膜により強い圧縮応力を印加することができるため、ｐＭＩＳＦＥＴにおいて正孔の移動度をより高くすることができる。これにより、半導体装置の性能をより向上させることができる。
【００２９】
この場合に、前記検査パターンは、素子分離領域を含んでいてもよい。
【００３０】
また、前記半導体領域は、拡散層領域を含んでいてもよい。
【００３１】
更に、前記半導体領域は、ポリシリコン層を含んでいてもよい。
【００３２】
更にまた、前記検査パターンにおいて、前記半導体領域と前記圧縮応力膜との間に絶縁膜が形成されていてもよい。これにより、シリコン基板等の半導体領域の表面に金属シリサイド層が形成されないようにすることができる。
【００３３】
更にまた、前記絶縁膜は、シリコン酸化膜であるように構成することができる。
【００３４】
更にまた、前記絶縁膜は、シリコン窒化膜であるように構成することができる。
【００３５】
更にまた、前記圧縮応力膜は、シリコン窒化膜であるであるように構成することができる。
【００３６】
更にまた、前記金属シリサイドは、コバルトシリサイドであるように構成することができる。
【００３７】
更にまた、前記金属シリサイドは、ニッケルシリサイドであるように構成することができる。
【００３８】
更にまた、前記金属シリサイドは、ニッケルプラチナシリサイドであるように構成することができる。
【００３９】
更にまた、前記金属シリサイドは、ニッケルプラチナシリサイドであるように構成することができる。
【００４０】
更にまた、前記金属シリサイドは、イットリウムシリサイドであるように構成することができる。
【００４１】
更にまた、前記金属シリサイドは、エルビウムシリサイドであるように構成することができる。
【００４２】
更にまた、前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであるように構成することができる。
【００４３】
更にまた、前記検査パターンは、露光の重ね合わせ精度を検査するためのボックスマークであるように構成することができる。
【００４４】
本発明に係る半導体装置の製造方法は、シリコン基板上にＭＩＳＦＥＴを形成する工程と、前記シリコン基板上に半導体領域を含む検査パターンを少なくとも１つ形成する工程と、前記半導体領域を覆うように絶縁膜を形成する工程と、少なくとも前記ＭＩＳＦＥＴのソース・ドレインを含む前記シリコン基板上の半導体領域の表面に金属シリサイド層を形成する工程と、前記ＭＩＳＦＥＴ及び前記検査パターンを覆うように圧縮応力膜を形成する工程と、を有することを特徴とする。
【００４５】
本発明においては、検査パターンの半導体領域を絶縁膜で覆うことにより、この半導体領域に金属シリサイド層が形成されないようにすることができる。これにより、圧縮応力膜に印加される圧縮応力が大きい場合でも、圧縮応力膜を成膜した後に気泡が発生することがない。このため、例えば検査パターンが重ね合わせ検査に使用される場合に、重ね合わせ検査を確実に行うことができ、半導体装置の歩留まりを向上させることができる。
【００４６】
この場合に、前記絶縁膜を、前記金属シリサイド層を形成する工程の後で除去することとしてもよい。
【００４７】
また、前記検査パターンを形成する工程は、素子分離領域を形成する工程を含んでいてもよい。
【発明の効果】
【００４８】
本発明によれば、強い圧縮応力を有するシリコン窒化膜を用いたｐＭＩＳＦＥＴを有する半導体装置において、歩留まりが高くすることができ、且つスイッチングスピードが高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１（ａ）及び（ｂ）は、本第１実施形態に係る半導体装置を示す断面図である。図１（ａ）は、ｐＭＩＳＦＥＴの断面図であり、図１（ｂ）は、スクライブ領域に設けられ重ね合わせ検査に使用されるボックスマークの断面図である。
【００５０】
図１（ａ）に示すように、シリコン基板１の表面には、ｐＭＩＳＦＥＴ１０１の領域を囲むように素子分離領域２が設けられている。素子分離領域２はシリコン基板１に形成された溝を埋めるように成膜されている。素子分離領域２としては、例えばシリコン酸化膜が用いられる。この素子分離領域２で他の素子から分離された領域内に、ソース・ドレイン７が夫々素子分離領域２に接するように互いに離隔して形成されている。ソース・ドレイン７は、シリコン基板１に例えばボロンを拡散させた拡散層である。ソース及びドレインの間にはソース及びドレインに接し且つ互いに離隔してソース・ドレイン拡張領域５が形成されている。ゲート絶縁膜３は、２つのソース・ドレイン拡張領域５の先端及びその間のシリコン基板１表面を覆うように形成されている。その上にはゲート電極４が形成されている。ゲート電極４としては、例えばポリシリコンが用いられる。
【００５１】
ゲート電極４及びソース・ドレイン７の上部には、シリサイド化反応によりニッケルシリサイド８が形成されている。その上には強い圧縮応力を有するシリコン窒化膜９がシリコン基板１の表面全体を覆うように形成されている。
【００５２】
図１（ｂ）において、図１（ａ）と同様にシリコン基板１の表面に素子分離領域２が設けられている。但し、図２（ｂ）においては、素子分離領域２はボックスマーク１０２のパターンを形成する目的で設けられている。この素子分離領域２の一部を含むボックスマーク１０２の領域内にはシリコン基板１の表面上にシリコン酸化膜１４が成膜されている。シリコン基板１の表面には図１（ａ）と同様にシリサイド化反応によりニッケルシリサイド８が形成されている。これに対して、素子分離領域２及びシリコン酸化膜１４の表面ではシリサイド化反応は起きないため、ボックスマーク１０２上にはニッケルシリサイド８は形成されていない。強い圧縮応力を有するシリコン窒化膜９は、シリコン酸化膜１４の上からボックスマーク１０２全体を覆うように形成されている。
【００５３】
図１（ａ）及び（ｂ）において、強い圧縮応力を有するシリコン窒化膜９の上には層間絶縁膜１１が形成されている。また、ソース・ドレイン７に接続する電極を形成するためのコンタクトホール１３が層間絶縁膜１１及び強い圧縮応力を有するシリコン窒化膜９を貫通するように設けられている。なお、図１における半導体装置は、コンタクトホール１３を形成しレジストを除去する前の状態を表している。また、本実施形態における再露光後のレジスト１２ｂは、形成したレジストのパターンと下地のパターンの重ね合わせ精度が検査により規格を満たさなかったため、このレジストを除去した後再度形成したレジストである。
【００５４】
本実施形態においては、シリコン酸化膜１４を成膜することによりボックスマーク１０２上にニッケルシリサイド８が形成されないため、強い圧縮応力を有するシリコン窒化膜９を形成した後の気泡の発生を効果的に防止することができる。以下、その理由について説明する。
【００５５】
図２（ａ）及び（ｂ）は、強い圧縮応力を有するシリコン窒化膜９が形成される下地の種類による気泡の発生状況を説明するための光学顕微鏡による平面観察像である。図２（ａ）は、ニッケルシリサイド下地５０上に強い圧縮応力を有するシリコン窒化膜９を形成した例である。なお、平面観察像の大きさは、典型的なボックスマーク１０２の大きさである４０μｍ×４０μｍである。本図に示すように、強い圧縮応力を有するシリコン窒化膜９に複数の気泡１０が観察された。これは、シリコン窒化膜９に印加された圧縮応力が大きく、また、シリコン窒化膜９とニッケルシリサイド下地５０との密着性が低いため、シリコン窒化膜９とニッケルシリサイド下地５０との界面において応力を解放しようとして部分的な剥がれが生じたためと考えられる。なお、図示していないが引張応力を有するシリコン窒化膜及び弱い圧縮応力を有するシリコン窒化膜を成膜した場合には、気泡が発生する現象は確認されなかった。
【００５６】
図２（ｂ）は、各種の下地の上に強い圧縮応力を有するシリコン窒化膜９を形成した場合の気泡１０の発生状況を比較したものである。本図に示すように、ヒ素ドープシリコン上に形成したコバルトシリサイド下地５４の上に強い圧縮応力を有するシリコン窒化膜９を成膜した場合には、細かい多数の気泡１０が観察された。また、ボロンドープシリコン上に形成したコバルトシリサイド下地５３又はノンドープシリコン上に形成したコバルトシリサイド下地５２である場合にも、数は少なくなるものの気泡１０が観察された。このことから、金属シリサイドの下地上に強い圧縮応力を有するシリコン窒化膜９を形成する場合には、気泡１０が発生し易いことが分かる。これに対して、下地がシリコン酸化膜下地５１である場合には、強い圧縮応力を有するシリコン窒化膜９を成膜しても気泡１０の発生は観察されなかった。
【００５７】
図３は、コバルトシリサイド下地５５及びシリコン酸化膜下地５１上に強い圧縮応力を有するシリコン窒化膜９を成膜した後の平面観察像である。図３に示すようにコバルトシリサイド下地５５の領域には多数の気泡１０が発生しているのが観察された。但し、シリコン酸化膜下地５１の領域との境界から約３μｍ以内の領域ではコバルトシリサイド下地５５の領域であっても気泡１０は見られなかった。これは、境界から３μｍまではシリコン酸化膜下地５１による密着の影響が及ぶためと考えられる。上記の観察結果から、周囲をシリコン酸化膜下地５１で囲まれたコバルトシリサイド下地５５の場合、両側からの寄与を考慮しても、領域の大きさがおよそ６μｍ×６μｍ以上になると気泡１０が発生し易くなると考えられる。一方、気泡が生じないようにボックスマークの大きさを小さくするとパターンの検出が困難であるため、レジスト形成後の重ね合わせ精度の検査ができない可能性がある。
【００５８】
上述のコバルトシリサイド下地５５に対して、シリコン酸化膜下地５１の領域では気泡１０は観察されなかった。これは、シリコン酸化膜下地５１と強い圧縮応力を有するシリコン窒化膜９との密着性が高いためと考えられる。従って、図１（ｂ）においてシリコン酸化膜１４の上に強い圧縮応力を有するシリコン窒化膜９を成膜すれば気泡１０が発生しないため、ボックスマーク１０２としての機能を満たすことができる。また、シリコン酸化膜１４を成膜した後にシリサイド化反応によりニッケルシリサイド８を形成する工程を行っても、シリコン酸化膜１４上にはニッケルシリサイド８は形成されない。以上の理由により、本実施形態においては、ボックスマーク１０２を構成するシリコン基板１を覆うようにシリコン酸化膜１４を成膜することとした。
【００５９】
図４に本実施形態の変形例を示す。図４（ａ）は、一例として素子分離領域２に囲まれた領域内に外側からコバルトシリサイド２１、シリコン酸化膜１４の順で下地を形成し、その上から全面に強い圧縮応力を有するシリコン窒化膜９を成膜した場合の平面観察像である。また、図４（ｂ）は、図４（ａ）に示すＸ−Ｘ線による断面図である。なお、平面観察像の大きさは、典型的なボックスマーク１０２の大きさである４０μｍ×４０μｍである。図４（ａ）に示すように、素子分離領域２で囲まれた領域内において気泡１０は発生していない。このため、図４（ｂ）に示すようにボックスマーク１０２において、シリコン酸化膜１４又は素子分離領域２との境界からの距離が小さくなるように金属シリサイドを形成することもできる。
【００６０】
以下に、図１に示す本実施形態の半導体装置の製造方法について説明する。図５乃至１１及び図１は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。なお、図５乃至１１及び図１において、（ａ）はｐＭＩＳＦＥＴ１０１の断面図であり、（ｂ）はボックスマーク１０２の断面図である。
【００６１】
先ず、図５（ａ）に示すようにシリコン基板１の表面に素子分離領域２を形成する。この際、図５（ｂ）においてスクライブ領域にボックスマークのパターンを構成するため、同様に素子分離領域２を形成する。ボックスマークの大きさは、典型的には４０μｍ×４０μｍの正方形であるが、ボックスマーク１０２の検出の容易性を考慮し、少なくとも６μｍ×６μｍ以上とする。
【００６２】
次に、ゲート絶縁膜及びゲート電極膜を成膜し、その後パターニングすることにより、ゲート絶縁膜３及びゲート電極４を形成する。ゲート電極４としてはポリシリコンを使用する。次に、ゲート電極４をマスクとして、ボロンをイオン注入することにより、ソース・ドレイン拡張領域５を形成する。次に、この上にＣＶＤ法でシリコン酸化膜を成長させ、エッチバックにより、ゲート側壁６を形成する。その後、ゲート電極４及びゲート側壁６をマスクとして、ボロンをソース・ドレイン領域にイオン注入し、熱処理によりボロンを活性化させて、ソース・ドレイン７を形成する。
【００６３】
次に、図６に示すように全面にシリコン酸化膜を成膜後、フォトリソグラフィ法及びエッチング法により、図６（ｂ）に示すボックスマーク１０２以外の部分についてはシリコン酸化膜を除去する。
【００６４】
次に、図７に示すようにニッケルをスパッタして熱処理を行い、ソース・ドレイン７の表面におけるシリサイド化反応によりニッケルシリサイド８を形成する。余剰のニッケルはウェットエッチング等で除去する。このとき、ボックスマーク１０２の領域ではシリコン基板１を覆うようにシリコン酸化膜１４が存在しているため、ニッケルシリサイド８は形成されない。なお、ニッケルシリサイド膜８を形成した後、シリコン酸化膜１４は除去してもよく、又は残してもよい。
【００６５】
次に、図８に示すように強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ１０１を覆うように成膜する。このとき、ボックスマーク１０２の上にも強い圧縮応力を有するシリコン窒化膜９が成膜される。この際、ボックスマーク１０２上にシリコン酸化膜１４が形成されていることにより、上述したように強い圧縮応力を有するシリコン窒化膜９とシリコン酸化膜１４の密着度は高いため、気泡は発生しない。また、前工程においてシリコン酸化膜１４を取り除いた場合でも、シリコン基板１と強い圧縮応力を有するシリコン窒化膜９との密着性は高いため、同様に気泡は発生しない。
【００６６】
次に、図９に示すように層間絶縁膜１１を成膜する。次に、図１０に示すように層間絶縁膜１１の上にレジスト１２ａを塗布後、露光と現像工程を経て、レジスト１２ａをパターニングする。その後、下地のパターンとレジスト１２ａのパターンとの重ね合わせ精度を測定するため、ボックスマーク１０２を利用して検査装置で検査を行う。このとき、ボックスマーク１０２上に気泡が生じていないため、検査装置はボックスマーク１０２を認識することができ、重ね合わせ精度を測定できる。測定の結果、重ね合わせ精度が所定の規格を満たしていない場合には、一旦レジスト１２ａを除去し、再度レジストを塗布して露光・現像を行う。図１１は再露光後のレジスト１２ｂが形成された状態である。その後、再びボックスマーク１０２を利用して検査装置で重ね合わせ精度を測定する。重ね合わせ精度が所定の規格を満たすまで、レジストの除去・再形成を繰り返す。
【００６７】
重ね合わせ精度が所定の規格を満たしたら、次に、レジスト１２ｂをマスクとしてコンタクトホール１３を開口することにより図１に示す半導体装置が得られる。この際、前工程において下地のパターンとコンタクトホール１３との位置が合っているため、従来の半導体装置に比べて歩留まり向上させることができる。また、図１（ａ）に示すようにニッケルシリサイド８をソース・ドレイン７及びゲート電極４の上部に形成しているため、スイッチングスピードが高い半導体装置が得られる。
【００６８】
図１２は、本発明の第１の実施の形態により、強い圧縮応力を有するストレス窒化膜９を用いてｐＭＩＳＦＥＴを作製した場合の平面模式図である。但し、素子自体は表示していない。図１２において、ボックスマーク１０２は、内側がシリコン層２５で外側が素子分離領域２の場合（１０２ａ）及び内側が素子分離領域２で外側がシリコン層２５の場合（１０２ｂ）の両方が模式的に描かれている。
【００６９】
上述した図２７と同様の理由で、図１２において素子以外の領域には金属シリサイド層によるダミーパターン２４が敷き詰められ、素子以外の半導体領域の表面にも、ボックスマーク１０２等を除く領域にはダミーパターン２４が設けられている。但し、ボックスマーク１０２の半導体領域（シリコン層２５）には金属シリサイドが形成されていない。なお、本図に示す内側がシリコン層２５で外側が素子分離領域２の場合（１０２ａ）及び内側が素子分離領域２で外側がシリコン層２５の場合（１０２ｂ）のいずれの場合でもボックスマークとして認識可能である。
【００７０】
なお、本発明を適用するにあたり注意すべき点が２点ある。第１に、金属シリサイドが形成されない領域の近傍において、素子の特性変動が起こる可能性があるという点である。このため、必要により設計上本発明を適用するボックスマーク１０２の近くの製品領域には素子を配置しないようにする。但し、本発明が適用されるボックスマーク１０２の半導体領域は、スクライブ領域２３の中でも高々２％以内でしかない。これは、ＬＳＩチップサイズが１ｍｍ×１ｍｍ、スクライブ領域２３の幅が１００μｍ、ボックスマーク１０２の半導体領域が２０μｍ×２０μｍ及び本発明が適用されるボックスマーク１０２の数が５個と仮定した場合である。第２に、本実施形態によるボックスマーク１０２はその範囲に金属シリサイド層が形成されていないため、認識パターンが従来製品と異なるという点である。このため、本実施形態専用のパターン認識の条件を、検査装置に入力する必要がある。
【００７１】
以上説明したように、本実施形態においてはボックスマーク１０２の領域内のシリコン基板１をシリコン酸化膜１４で覆うことにより、強い圧縮応力を有するシリコン窒化膜９を成膜した後に気泡が発生することがない。これにより、露光の重ね合わせ精度の測定を確実に行うことができるため、従来に比べて半導体装置の歩留まりを向上させることができる。また、ｐＭＩＳＦＥＴ１０１のソース・ドレイン７及びゲート電極４にニッケルシリサイド８が形成されているため、スイッチングスピードが高い半導体装置を得ることができる。更に、強い圧縮応力を有するシリコン窒化膜９を成膜してｐＭＩＳＦＥＴ１０１のチャネル領域に強い圧縮歪を加えることにより、正孔の移動度が高くなるため、これを利用して半導体装置の性能を向上させることができる。
【００７２】
なお、上述の本実施形態において、シリサイド化反応によりニッケルシリサイド８を形成することとしているが、本発明はこれに限定されるものではない。例えば、コバルトシリサイド、ニッケルプラチナシリサイド、プラチナシリサイド、イットリウムシリサイド又はエルビウムシリサイドを形成することとしてもよい。
【００７３】
また、上述の本実施形態において、ボックスマーク１０２内の半導体領域を覆うようにシリコン酸化膜１４を形成することとしているが、本発明はこれに限定されるものではない。他の種類の絶縁膜を形成することとしてもよく、例えば、シリコン窒化膜を形成することとしてもよい。
【００７４】
次に、本発明の第２の実施形態について説明する。図１３（ａ）及び（ｂ）は、本第２実施形態に係る半導体装置を示す断面図である。図１３（ａ）はｐＭＩＳＦＥＴの断面図であり、図１３（ｂ）はスクライブ領域に設けられ重ね合わせ検査に用いられるボックスマークの断面図である。なお、図１３（ａ）及び（ｂ）について以下に示す事項以外は第１の実施形態と同様であるので、図１３（ａ）及び（ｂ）において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。
【００７５】
本実施形態は、図１３（ｂ）に示すようにボックスマーク１０２を構成する素子分離領域２の上にポリシリコン層１６が形成されている点において上述の第１の実施形態と異なっている。本実施形態において、このポリシリコン層１６は図１３（ａ）に示すゲート電極４と同じ材料である。ポリシリコン層１６の周囲には側壁１７が形成されている。この側壁１７は、図１３（ａ）に示すゲート側壁６と同じ材料である。シリコン酸化膜１５はポリシリコン層１６及び側壁１７を覆うように成膜されている。上記以外は第１の実施形態と同様である。なお、図１３（ｂ）において、素子分離領域２が構成するボックスマーク１０２のパターンは、図１２におけるボックスマーク１０２ａのパターンに相当する。
【００７６】
本実施形態においては、ボックスマーク１０２上にポリシリコン層１６が形成されている。このポリシリコン層１６の表面でシリサイド化反応を起こさせると、ゲート電極４と同様にポリシリコン層１６にもニッケルシリサイド８が形成される。しかしながら、本実施形態においては、ボックスマーク１０２上のポリシリコン層１６はシリコン酸化膜１５に覆われているため、ニッケルシリサイド８が形成されない。これにより、強い圧縮応力を有するシリコン窒化膜９を成膜後に気泡が発生しないため、重ね合わせ検査において検査装置がボックスマーク１０２を正常に認識することができる。従って、上述の第１の実施形態と同様に半導体装置の歩留まりを向上させることができる。また、ｐＭＩＳＦＥＴ１０１にはニッケルシリサイド８が形成されているため、スイッチングスピードが高い半導体装置が得られる。
【００７７】
以下に、図１３に示す本実施形態の半導体装置の製造方法について説明する。図１４乃至２０及び図１３は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。なお、図１４乃至２０及び図１３において、（ａ）はｐＭＩＳＦＥＴ１０１の断面図であり、（ｂ）はボックスマーク１０２の断面図である。また、本実施形態の製造方法において、上述の第１の実施形態の製造方法と同一の工程については、その詳細な説明を省略する。
【００７８】
ここで、ｐＭＩＳＦＥＴ１０１の製造工程については、図５乃至１１及び図１に示す第１の実施形態の製造方法と同一である。
【００７９】
以下、主にボックスマーク１０２の製造工程について説明する。先ず、図１４（ｂ）に示すように、シリコン基板１のスクライブ領域に素子分離領域２を形成する。ボックスマーク１０２の大きさは、典型的には４０μｍ×４０μｍの正方形であるが、ボックスマーク１０２の検出の容易性を考慮し、少なくとも６μｍ×６μｍ以上とする。次に、ｐＭＩＳＦＥＴ１０１においてゲート電極４を形成する際にボックスマーク１０２上にポリシリコン層１６が同時に形成される。次に、ｐＭＩＳＦＥＴ１０１においてゲート側壁６を形成する際にボックスマーク１０２上のポリシリコン層１６の周囲にもゲート電極４と同様に側壁１７が形成される。
【００８０】
その後、図１５（ｂ）に示すように、ポリシリコン層１６及びその周囲の側壁１７を覆うようにシリコン酸化膜１５が形成される。ここでは、全面にシリコン酸化膜を成膜後、フォトリソグラフィ法及びエッチング法により、ボックスマーク１０２上以外の部分についてはシリコン酸化膜を除去することでシリコン酸化膜１５が得られる。
【００８１】
次に、図１６に示すように露出した半導体領域にシリサイド化反応を起こさせることにより、ニッケルシリサイド８を形成する。このとき、ボックスマーク１０２上に形成されたシリコン酸化膜１５の表面ではシリサイド化反応は起こらないため、ニッケルシリサイド８は形成されない。なお、ニッケルシリサイド膜８を形成した後、シリコン酸化膜１５は除去してもよく、又は残してもよい。
【００８２】
次に、図１７に示すように強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ上及びボックスマーク１０２上に成膜する。なお、ボックスマーク１０２上にはシリコン酸化膜１５が存在しているため、上述の第１の実施形態と同様に気泡は発生しない。また、前工程においてシリコン酸化膜１５を取り除いた場合でも、ポリシリコン層と強い圧縮応力を有するシリコン窒化膜９との密着性は高いため、気泡は発生しない。
【００８３】
その後、図１９、図２０及び図１４に示す層間絶縁膜１１、レジスト１２ａ（又は再露光後のレジスト１２ｂ）及びコンタクトホール１３の形成については、上述の第１の実施形態の製造方法と同様である。
【００８４】
本実施形態においても、ボックスマーク１０２上に気泡が存在していないため、検査装置はボックスマークを認識することができ、重ね合わせ精度を測定できる。これにより、重ね合わせ精度が所定の規格を満たすまでレジストの形成及び重ね合わせ検査を繰り返すため、コンタクトホール１３を下地のパターンと合う適正な位置に形成することができる。このため、従来に比べて半導体装置の歩留まりを向上させることができる。また、ｐＭＩＳＦＥＴ１０１のソース・ドレイン７及びゲート電極４にニッケルシリサイド８が形成されているため、スイッチングスピードが高い半導体装置を得ることができる。更に、強い圧縮応力を有するシリコン窒化膜９を成膜してｐＭＩＳＦＥＴ１０１のチャネル領域に強い圧縮歪を加えることにより、正孔の移動度が高くなるため、これを利用して半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００８５】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図２】（ａ）及び（ｂ）は各種下地上に強い圧縮応力を有するシリコン窒化膜を成膜した様子を示す平面観察像である（光学顕微鏡写真）。
【図３】シリコン酸化膜及びコバルトシリサイドを下地として、その上に強い圧縮応力を有するシリコン窒化膜を成膜した様子を示す平面観察像である（光学顕微鏡写真）。
【図４】（ａ）はシリコン酸化膜、コバルトシリサイド及び素子分離領域でパターニングされたボックスマークの平面観察像であり（光学顕微鏡写真）、（ｂ）はボックスマークの断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態の製造工程を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図６】（ａ）及び（ｂ）は図５に続く製造工程を示す断面図である。
【図７】（ａ）及び（ｂ）は図６に続く製造工程を示す断面図である。
【図８】（ａ）及び（ｂ）は図７に続く製造工程を示す断面図である。
【図９】（ａ）及び（ｂ）は図８に続く製造工程を示す断面図である。
【図１０】（ａ）及び（ｂ）は図９に続く製造工程を示す断面図である。
【図１１】（ａ）及び（ｂ）は図１０に続く製造工程を示す断面図である。
【図１２】本発明の第１の実施形態を模式的に示す平面図である。
【図１３】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図１４】（ａ）及び（ｂ）は本発明の第２の実施形態の製造工程を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図１５】（ａ）及び（ｂ）は図１４に続く製造工程を示す断面図である。
【図１６】（ａ）及び（ｂ）は図１５に続く製造工程を示す断面図である。
【図１７】（ａ）及び（ｂ）は図１６に続く製造工程を示す断面図である。
【図１８】（ａ）及び（ｂ）は図１７に続く製造工程を示す断面図である。
【図１９】（ａ）及び（ｂ）は図１８に続く製造工程を示す断面図である。
【図２０】（ａ）及び（ｂ）は図１９に続く製造工程を示す断面図である。
【図２１】（ａ）及び（ｂ）は第１の従来の半導体装置の製造工程を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図２２】（ａ）及び（ｂ）は図２１に続く製造工程を示す断面図である。
【図２３】（ａ）及び（ｂ）は図２２に続く製造工程を示す断面図である。
【図２４】（ａ）及び（ｂ）は図２３に続く製造工程を示す断面図である。
【図２５】（ａ）及び（ｂ）は図２４に続く製造工程を示す断面図である。
【図２６】（ａ）及び（ｂ）は図２５に続く製造工程を示す断面図である。
【図２７】従来の半導体装置を模式的に示す平面図である。
【図２８】（ａ）はコバルトシリサイド及び素子分離領域でパターニングされたボックスマークの平面観察像であり（光学顕微鏡写真）、（ｂ）はボックスマークの断面図である。
【図２９】（ａ）は金属シリサイド上に強い圧縮応力を有するシリコン窒化膜を成膜した場合の気泡発生部の断面観察像（ＳＥＭ写真）であり、（ｂ）はこの気泡発生部を示す断面図である。
【図３０】（ａ）及び（ｂ）は第２の従来の半導体装置の製造工程を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図３１】（ａ）及び（ｂ）は図３０に続く製造工程を示す断面図である。
【図３２】（ａ）及び（ｂ）は図３１に続く製造工程を示す断面図である。
【図３３】（ａ）及び（ｂ）は図３２に続く製造工程を示す断面図である。
【図３４】（ａ）及び（ｂ）は図３３に続く製造工程を示す断面図である。
【図３５】（ａ）及び（ｂ）は図３４に続く製造工程を示す断面図である。
【図３６】（ａ）及び（ｂ）は面積が異なるニッケルシリサイド上に強い圧縮応力を有するシリコン窒化膜を成膜した場合の気泡発生状況を示す平面観察像である（光学顕微鏡写真）。
【符号の説明】
【００８６】
１；シリコン基板
２；素子分離領域
３；ゲート絶縁膜
４；ゲート電極
５；ソース・ドレイン拡張領域
６；ゲート側壁
７；ソース・ドレイン
８；ニッケルシリサイド
９；強い圧縮応力を有するシリコン窒化膜
１０；気泡
１１；層間絶縁膜
１２、１２ａ；レジスト
１２ｂ；再露光後のレジスト
１３；コンタクトホール
１４、１５；シリコン酸化膜
１６；ポリシリコン層
１７；側壁
２１；コバルトシリサイド
２２；製品領域
２３；スクライブ領域
２４；ダミーパターン
２５；シリコン層
２６；応力の向き
５０；ニッケルシリサイド下地
５１；シリコン酸化膜下地
５２；ノンドープ上に形成したコバルトシリサイド下地
５３；ボロンドープシリコン上に形成したコバルトシリサイド下地
５４；ヒ素ドープシリコン上に形成したコバルトシリサイド下地
５５；コバルトシリサイド下地
５６；気泡が形成されない領域
５７；気泡の跡
１０１；ｐＭＩＳＦＥＴ
１０２、１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ；ボックスマーク
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、チャネル領域に圧縮歪みが加えられたｐチャネル型ＭＩＳＦＥＴと露光の重ね合わせ精度を検査するための検査パターンとを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、情報通信機器の発達に伴いＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）に要求される処理能力はますます高いものになっており、トランジスタについてはその高速化が図られている。従来、この高速化は主として構造の微細化によって進められてきた。しかし、リソグラフィ技術の限界によりゲート長を短くすることが、また物理的な要因からゲート絶縁膜の薄膜化が、夫々困難になってきている。
【０００３】
このため、微細化以外の新しい高性能化技術が必要となっている。そのような技術として、応力を印加することによってチャネルを歪ませて移動度を高くする方法（ピエゾ抵抗効果）が知られている。これは、チャネルと平行な方向に引張（圧縮）応力を印加して歪ませた場合、電子の移動度は高く（低く）なり、正孔の移動度は低く（高く）なるというものである。
【０００４】
この現象を利用してＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：金属絶縁物半導体電界効果トランジスタ）の高性能化を図る技術がいくつか提案されている。例えば、特許文献１には、ｎチャネル型ＭＩＳＦＥＴ（以下、ｎＭＩＳＦＥＴと記す）について、コンタクトホール開口の際のストッパー膜としてシリコン窒化膜を用い、このシリコン窒化膜に引張応力を印加することが提案されている。これは、シリコン窒化膜に印加された引張応力によりチャネルが歪み電子の移動度が高くなることにより、ｎＭＩＳＦＥＴの性能を向上させようとするものである。
【０００５】
また、特許文献２には、ｎＭＩＳＦＥＴは引張応力を有するシリコン窒化膜で、ｐチャネル型ＭＩＳＦＥＴ（以下、ｐＭＩＳＦＥＴと記す）は圧縮応力を有するシリコン窒化膜で夫々覆うことが提案されている。これは、シリコン窒化膜によりｎチャネルに引張応力を、ｐチャネルに圧縮応力を発生させると両キャリアの移動度が高くなるため、ｎＭＩＳＦＥＴ及びｐＭＩＳＦＥＴの両方の性能を向上させようとするものである。
【０００６】
しかしながら、特許文献２に提案されたようにシリコン窒化膜をそのまま圧縮応力膜として使用した場合には、ＬＳＩの製造上、以下に示すような問題点がある。
【０００７】
図２１乃至２６は、第１の従来のｐＭＩＳＦＥＴ１０１について、その製造方法を工程順に示す断面図である。図２１乃至２６において、（ａ）はｐＭＩＳＦＥＴ１０１を示す断面図であり、（ｂ）は製造工程において露光の重ね合わせ精度の測定に用いる検査パターン（ボックスマーク１０２）を示す断面図である。
【０００８】
先ず、図２１に示すようにシリコン基板１の表面に素子分離領域２を形成する。その際、図２１（ｂ）に示すようにスクライブ領域にも素子分離領域２を形成する。この素子分離領域２はボックスマーク１０２のパターンを構成する。ボックスマーク１０２の大きさは、典型的には４０μｍ×４０μｍの正方形であるが、検出の容易性を考慮し、少なくとも６μｍ×６μｍ以上とする。
【０００９】
次に、ゲート絶縁膜及びゲート電極膜を成膜し、その後パターニングすることにより、ゲート絶縁膜３及びゲート電極４を形成する。次に、ゲート電極４をマスクとして、ボロンをイオン注入することにより、ソース・ドレイン拡張領域５を形成する。次に、この上にＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法でシリコン酸化膜を成長させ、エッチバックにより、ゲート側壁６を形成する。その後、ゲート電極４とゲート側壁６とをマスクとして、ボロンをソース・ドレイン領域にイオン注入し、熱処理によりボロンを活性化させて、ソース・ドレイン７を形成する。
【００１０】
次に、図２２に示すようにニッケルをスパッタして熱処理を行い、ソース・ドレイン７の表面におけるシリサイド化反応によりニッケルシリサイド８を形成する。なお、余剰のニッケルはウェットエッチング等で除去する。このとき、後述する理由により、スクライブ領域の半導体領域も全面がシリサイド化される。このため、図２２（ｂ）に示すようにボックスマークの半導体領域の表面にもニッケルシリサイド８が形成される。なお、本明細書において、シリサイド化反応により金属シリサイドが形成され得る領域を、ソース・ドレイン７のような拡散層及びシリコン基板１等を含む総称として「半導体領域」という。
【００１１】
次に、図２３（ａ）に示すように強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ１０１上に成膜する。このとき、図２３（ｂ）に示すようにボックスマーク１０２上にも強い圧縮応力を有するシリコン窒化膜９が成膜される。この際に、後述する理由によりボックスマーク１０２に気泡１０が発生する。
【００１２】
次に、図２４に示すように層間絶縁膜１１を成膜し、図２５に示すようにその上にレジスト１２を塗布後、露光と現像工程を経て、レジスト１２をパターニングする。その後、下地のパターンとレジスト１２のパターンとの重ね合わせ精度を測定するため、ボックスマーク１０２を利用して検査装置で検査を行う。しかしながら、検査装置は、気泡１０が存在することによりボックスマーク１０２を認識できないため、重ね合わせ精度を測定することができない。図２５は重ね合わせ精度が所定の検査規格を満たしていない例であるが、この場合でも重ね合わせ精度を測定することができないため、そのまま次の工程に進められる。
【００１３】
次に、図２６に示すようにレジスト１２をマスクとしてコンタクトホール１３を開口する。上述したように、レジスト１２のパターンが下地のパターンと合わないため、結果としてｐＭＩＳＦＥＴ１０１は正常に動作せず、歩留まりが低下してしまうこととなる。また、このような膜の気泡は、ＬＳＩ製造工程の一つであるＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）の際に、膜全体の剥がれを引き起こす可能性がある。膜全体が剥がれた場合、そのロットが廃棄となるだけでなく、剥がれた膜は塵となり他のロットの歩留まりを低下させる原因ともなる。
【００１４】
図２７は、上述の製造方法により作製した第１の従来の半導体装置の平面図である。但し、素子は表示していない。図２７において、ボックスマーク１０２は、内側が金属シリサイド層で外側が素子分離領域２の場合（１０２ｃ）及び内側が素子分離領域２で外側が金属シリサイド層の場合（１０２ｄ）の両方が模式的に描かれている。
【００１５】
製品領域２２において、素子以外の領域には金属シリサイド層によるダミーパターン２４が敷き詰められている。これは、素子以外の領域を素子と近い状態にすることにより、素子特性の位置依存性を小さくするためである。従って、サリサイド技術を用いる場合には、素子以外の半導体領域の表面にも金属シリサイドが形成される。これは、スクライブ領域２３についても同様であり、半導体領域の表面に金属シリサイド層によるダミーパターン２４が敷き詰められる。従って、ボックスマーク１０２における半導体領域の表面にも金属シリサイド層が形成される。
【００１６】
この上に、強い圧縮応力を有するシリコン窒化膜９を成膜すると、ボックスマーク１０２の金属シリサイド領域に気泡１０が発生する。これが、検査装置のボックスマーク１０２の認識を阻害し、重ね合わせ精度を測定できなくすることは、上述した通りである。
【００１７】
図２８（ａ）は、ボックスマークの光学顕微鏡による平面観察像であり、図２８（ｂ）は、図２８（ａ）に示すＹ−Ｙ線による断面図である。図２８（ａ）は、コバルトシリサイド２１上に強い圧縮応力を有するシリコン窒化膜９を成膜したものであるが、図２７に模式的に示したのと同様な気泡１０が観察された。
【００１８】
図２９（ａ）は、ニッケルシリサイド８の上に強い圧縮応力を有するシリコン窒化膜９を成膜した場合に発生した気泡１０の断面ＳＥＭ（Scanning Electron Microscope：走査型電子顕微鏡）観察像である。本図から、気泡１０は、強い圧縮応力を有するシリコン窒化膜９とニッケルシリサイド８との界面における部分的な剥がれであることが分かる。ｐＭＩＳＦＥＴのチャネル領域の移動度を高くする目的でシリコン窒化膜に印加する圧縮応力を大きくすると、強い圧縮応力を有するシリコン窒化膜９は、図２９（ｂ）に示すように強い圧縮応力を受ける。そのため、強い圧縮応力を有するシリコン窒化膜９は剥がれることによって体積を増やし、応力を開放しようとすると考えられる。
【００１９】
図３０乃至３５は、第２の従来のｐＭＩＳＦＥＴについて、その製造方法を工程順に示す断面図である。図３０乃至３５において、（ａ）はｐＭＩＳＦＥＴを示す断面図であり、（ｂ）はボックスマークを示す断面図である。第２の従来構造は、素子分離領域とゲート電極に用いるポリシリコン膜とでボックスマークを形成している点において、第１の従来構造と異なっている。
【００２０】
次に、図３０及び３１に示すようにソース・ドレイン拡張領域５、ゲート側壁６、ソース・ドレイン７及びニッケルシリサイド層８を第１の従来のｐＭＩＳＦＥＴと同様に形成する。但し、ボックスマーク１０２において、ゲート側壁６はポリシリコン層１６の周囲にも形成され、ニッケルシリサイド８はゲート電極４と同様にポリシリコン層１６の表面にも形成される。
【００２１】
次に、図３２に示すように強い圧縮応力を有するシリコン窒化膜９を成膜する。このとき、ボックスマーク１０２上にも強い圧縮応力を有するシリコン窒化膜９が成膜される。この際に、第１の従来のｐＭＩＳＦＥＴと同様にボックスマーク１０２上の強い圧縮応力を有するシリコン窒化膜９に気泡１０が発生する。
【００２２】
次に、層間絶縁膜１１を成膜し、その上にレジストを塗布後、露光と現像工程を経て、レジスト１２をパターニングする。その後、下地のパターンとレジスト１２のパターンとの重ね合わせ精度を測定するが、気泡１０が存在するため従来構造１と同様に重ね合わせ精度を測定することができない。従って、重ね合わせ精度が所定の規格を満たさない場合でもそのまま工程が進められることとなり、その結果、コンタクトホール１３を開口した際に下地のパターンと合わなくなる。このため、ＭＩＳＦＥＴの歩留まりが低下することとなる。
【００２３】
【特許文献１】特開２００２−１９８３６８号公報
【特許文献２】特開２００３−８６７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
この歩留まりの低下という問題点を解消するために、ボックスマークの大きさを小さくすることが考えられる。図３６は、ニッケルシリサイド８上に強い圧縮応力を有するシリコン窒化膜９を成膜後、シリコン窒化膜９のみエッチングにより除去した後の光学顕微鏡による平面観察像である。図３６（ａ）に示すように大面積のニッケルシリサイド８上には気泡の跡５７が観察されるのに対し、図３６（ｂ）に示すようにニッケルシリサイド８を素子分離領域２（シリコン酸化膜）で１．５μｍ×１．５μｍの領域に区切った場合には気泡の跡が観察されなかった。このことは、気泡１０の発生は、大面積の金属シリサイド上に強い圧縮応力を有するシリコン窒化膜９を形成した場合に起こり易い現象であることを示している。
【００２５】
しかしながら、図３６（ｂ）の例のような小さいボックスマークではパターンの検出が困難であるため、結果的に歩留まりが低下してしまうという問題点がある。また、これを回避するためには、例えばｐＭＩＳＦＥＴの製造にサリサイド技術を用いないということも考えられる。しかしながら、その場合には拡散層のソース・ドレイン７及びポリシリコンのゲート電極４の抵抗が増大するため、スイッチングスピードが低下してしまうという問題点がある。
【００２６】
本発明はかかる問題点に鑑みてなされたものであって、強い圧縮応力を有するシリコン窒化膜を用いたｐＭＩＳＦＥＴを有する半導体装置及びその製造方法において、歩留まりが高く且つスイッチングスピードが高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明に係る半導体装置は、シリコン基板と、このシリコン基板上に形成されたＭＩＳＦＥＴと、半導体領域を含み前記シリコン基板上に少なくとも１つ形成された検査パターンと、前記ＭＩＳＦＥＴ及び前記検査パターンを覆うように形成され前記ＭＩＳＦＥＴのソース・ドレイン間のチャネル領域に圧縮歪みを加える圧縮応力膜と、を有し、前記ＭＩＳＦＥＴは、少なくとも前記ソース・ドレインの一部に金属シリサイド層が形成され、前記検査パターンは、前記応力膜と接する前記半導体領域に前記金属シリサイド層が形成されていないことを特徴とする。
【００２８】
本発明においては、検査パターンを覆うように形成される圧縮応力膜は金属シリサイド層の上には形成されていない。これにより、圧縮応力膜と金属シリサイド層との密着性が低いことによる気泡の発生を防止することができる。このため、例えば検査パターンが重ね合わせ検査に使用される場合に、重ね合わせ検査を確実に行うことができ、半導体装置の歩留まりを向上させることができる。また、ＭＩＳＦＥＴのソース・ドレイン等に金属シリサイド層が形成されていることにより、スイッチングスピードが高い半導体装置を得ることができる。更に、圧縮応力膜により強い圧縮応力を印加することができるため、ｐＭＩＳＦＥＴにおいて正孔の移動度をより高くすることができる。これにより、半導体装置の性能をより向上させることができる。
【００２９】
この場合に、前記検査パターンは、素子分離領域を含んでいてもよい。
【００３０】
また、前記半導体領域は、拡散層領域を含んでいてもよい。
【００３１】
更に、前記半導体領域は、ポリシリコン層を含んでいてもよい。
【００３２】
更にまた、前記検査パターンにおいて、前記半導体領域と前記圧縮応力膜との間に絶縁膜が形成されていてもよい。これにより、シリコン基板等の半導体領域の表面に金属シリサイド層が形成されないようにすることができる。
【００３３】
更にまた、前記絶縁膜は、シリコン酸化膜であるように構成することができる。
【００３４】
更にまた、前記絶縁膜は、シリコン窒化膜であるように構成することができる。
【００３５】
更にまた、前記圧縮応力膜は、シリコン窒化膜であるであるように構成することができる。
【００３６】
更にまた、前記金属シリサイドは、コバルトシリサイドであるように構成することができる。
【００３７】
更にまた、前記金属シリサイドは、ニッケルシリサイドであるように構成することができる。
【００３８】
更にまた、前記金属シリサイドは、ニッケルプラチナシリサイドであるように構成することができる。
【００３９】
更にまた、前記金属シリサイドは、ニッケルプラチナシリサイドであるように構成することができる。
【００４０】
更にまた、前記金属シリサイドは、イットリウムシリサイドであるように構成することができる。
【００４１】
更にまた、前記金属シリサイドは、エルビウムシリサイドであるように構成することができる。
【００４２】
更にまた、前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであるように構成することができる。
【００４３】
更にまた、前記検査パターンは、露光の重ね合わせ精度を検査するためのボックスマークであるように構成することができる。
【００４４】
本発明に係る半導体装置の製造方法は、シリコン基板上にＭＩＳＦＥＴを形成する工程と、前記シリコン基板上に半導体領域を含む検査パターンを少なくとも１つ形成する工程と、前記半導体領域を覆うように絶縁膜を形成する工程と、少なくとも前記ＭＩＳＦＥＴのソース・ドレインを含む前記シリコン基板上の半導体領域の表面に金属シリサイド層を形成する工程と、前記ＭＩＳＦＥＴ及び前記検査パターンを覆うように圧縮応力膜を形成する工程と、を有することを特徴とする。
【００４５】
本発明においては、検査パターンの半導体領域を絶縁膜で覆うことにより、この半導体領域に金属シリサイド層が形成されないようにすることができる。これにより、圧縮応力膜に印加される圧縮応力が大きい場合でも、圧縮応力膜を成膜した後に気泡が発生することがない。このため、例えば検査パターンが重ね合わせ検査に使用される場合に、重ね合わせ検査を確実に行うことができ、半導体装置の歩留まりを向上させることができる。
【００４６】
この場合に、前記絶縁膜を、前記金属シリサイド層を形成する工程の後で除去することとしてもよい。
【００４７】
また、前記検査パターンを形成する工程は、素子分離領域を形成する工程を含んでいてもよい。
【発明の効果】
【００４８】
本発明によれば、強い圧縮応力を有するシリコン窒化膜を用いたｐＭＩＳＦＥＴを有する半導体装置において、歩留まりが高くすることができ、且つスイッチングスピードが高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１（ａ）及び（ｂ）は、本第１実施形態に係る半導体装置を示す断面図である。図１（ａ）は、ｐＭＩＳＦＥＴの断面図であり、図１（ｂ）は、スクライブ領域に設けられ重ね合わせ検査に使用されるボックスマークの断面図である。
【００５０】
図１（ａ）に示すように、シリコン基板１の表面には、ｐＭＩＳＦＥＴ１０１の領域を囲むように素子分離領域２が設けられている。素子分離領域２はシリコン基板１に形成された溝を埋めるように成膜されている。素子分離領域２としては、例えばシリコン酸化膜が用いられる。この素子分離領域２で他の素子から分離された領域内に、ソース・ドレイン７が夫々素子分離領域２に接するように互いに離隔して形成されている。ソース・ドレイン７は、シリコン基板１に例えばボロンを拡散させた拡散層である。ソース及びドレインの間にはソース及びドレインに接し且つ互いに離隔してソース・ドレイン拡張領域５が形成されている。ゲート絶縁膜３は、２つのソース・ドレイン拡張領域５の先端及びその間のシリコン基板１表面を覆うように形成されている。その上にはゲート電極４が形成されている。ゲート電極４としては、例えばポリシリコンが用いられる。
【００５１】
ゲート電極４及びソース・ドレイン７の上部には、シリサイド化反応によりニッケルシリサイド８が形成されている。その上には強い圧縮応力を有するシリコン窒化膜９がシリコン基板１の表面全体を覆うように形成されている。
【００５２】
図１（ｂ）において、図１（ａ）と同様にシリコン基板１の表面に素子分離領域２が設けられている。但し、図２（ｂ）においては、素子分離領域２はボックスマーク１０２のパターンを形成する目的で設けられている。この素子分離領域２の一部を含むボックスマーク１０２の領域内にはシリコン基板１の表面上にシリコン酸化膜１４が成膜されている。シリコン基板１の表面には図１（ａ）と同様にシリサイド化反応によりニッケルシリサイド８が形成されている。これに対して、素子分離領域２及びシリコン酸化膜１４の表面ではシリサイド化反応は起きないため、ボックスマーク１０２上にはニッケルシリサイド８は形成されていない。強い圧縮応力を有するシリコン窒化膜９は、シリコン酸化膜１４の上からボックスマーク１０２全体を覆うように形成されている。
【００５３】
図１（ａ）及び（ｂ）において、強い圧縮応力を有するシリコン窒化膜９の上には層間絶縁膜１１が形成されている。また、ソース・ドレイン７に接続する電極を形成するためのコンタクトホール１３が層間絶縁膜１１及び強い圧縮応力を有するシリコン窒化膜９を貫通するように設けられている。なお、図１における半導体装置は、コンタクトホール１３を形成しレジストを除去する前の状態を表している。また、本実施形態における再露光後のレジスト１２ｂは、形成したレジストのパターンと下地のパターンの重ね合わせ精度が検査により規格を満たさなかったため、このレジストを除去した後再度形成したレジストである。
【００５４】
本実施形態においては、シリコン酸化膜１４を成膜することによりボックスマーク１０２上にニッケルシリサイド８が形成されないため、強い圧縮応力を有するシリコン窒化膜９を形成した後の気泡の発生を効果的に防止することができる。以下、その理由について説明する。
【００５５】
図２（ａ）及び（ｂ）は、強い圧縮応力を有するシリコン窒化膜９が形成される下地の種類による気泡の発生状況を説明するための光学顕微鏡による平面観察像である。図２（ａ）は、ニッケルシリサイド下地５０上に強い圧縮応力を有するシリコン窒化膜９を形成した例である。なお、平面観察像の大きさは、典型的なボックスマーク１０２の大きさである４０μｍ×４０μｍである。本図に示すように、強い圧縮応力を有するシリコン窒化膜９に複数の気泡１０が観察された。これは、シリコン窒化膜９に印加された圧縮応力が大きく、また、シリコン窒化膜９とニッケルシリサイド下地５０との密着性が低いため、シリコン窒化膜９とニッケルシリサイド下地５０との界面において応力を解放しようとして部分的な剥がれが生じたためと考えられる。なお、図示していないが引張応力を有するシリコン窒化膜及び弱い圧縮応力を有するシリコン窒化膜を成膜した場合には、気泡が発生する現象は確認されなかった。
【００５６】
図２（ｂ）は、各種の下地の上に強い圧縮応力を有するシリコン窒化膜９を形成した場合の気泡１０の発生状況を比較したものである。本図に示すように、ヒ素ドープシリコン上に形成したコバルトシリサイド下地５４の上に強い圧縮応力を有するシリコン窒化膜９を成膜した場合には、細かい多数の気泡１０が観察された。また、ボロンドープシリコン上に形成したコバルトシリサイド下地５３又はノンドープシリコン上に形成したコバルトシリサイド下地５２である場合にも、数は少なくなるものの気泡１０が観察された。このことから、金属シリサイドの下地上に強い圧縮応力を有するシリコン窒化膜９を形成する場合には、気泡１０が発生し易いことが分かる。これに対して、下地がシリコン酸化膜下地５１である場合には、強い圧縮応力を有するシリコン窒化膜９を成膜しても気泡１０の発生は観察されなかった。
【００５７】
図３は、コバルトシリサイド下地５５及びシリコン酸化膜下地５１上に強い圧縮応力を有するシリコン窒化膜９を成膜した後の平面観察像である。図３に示すようにコバルトシリサイド下地５５の領域には多数の気泡１０が発生しているのが観察された。但し、シリコン酸化膜下地５１の領域との境界から約３μｍ以内の領域ではコバルトシリサイド下地５５の領域であっても気泡１０は見られなかった。これは、境界から３μｍまではシリコン酸化膜下地５１による密着の影響が及ぶためと考えられる。上記の観察結果から、周囲をシリコン酸化膜下地５１で囲まれたコバルトシリサイド下地５５の場合、両側からの寄与を考慮しても、領域の大きさがおよそ６μｍ×６μｍ以上になると気泡１０が発生し易くなると考えられる。一方、気泡が生じないようにボックスマークの大きさを小さくするとパターンの検出が困難であるため、レジスト形成後の重ね合わせ精度の検査ができない可能性がある。
【００５８】
上述のコバルトシリサイド下地５５に対して、シリコン酸化膜下地５１の領域では気泡１０は観察されなかった。これは、シリコン酸化膜下地５１と強い圧縮応力を有するシリコン窒化膜９との密着性が高いためと考えられる。従って、図１（ｂ）においてシリコン酸化膜１４の上に強い圧縮応力を有するシリコン窒化膜９を成膜すれば気泡１０が発生しないため、ボックスマーク１０２としての機能を満たすことができる。また、シリコン酸化膜１４を成膜した後にシリサイド化反応によりニッケルシリサイド８を形成する工程を行っても、シリコン酸化膜１４上にはニッケルシリサイド８は形成されない。以上の理由により、本実施形態においては、ボックスマーク１０２を構成するシリコン基板１を覆うようにシリコン酸化膜１４を成膜することとした。
【００５９】
図４に本実施形態の変形例を示す。図４（ａ）は、一例として素子分離領域２に囲まれた領域内に外側からコバルトシリサイド２１、シリコン酸化膜１４の順で下地を形成し、その上から全面に強い圧縮応力を有するシリコン窒化膜９を成膜した場合の平面観察像である。また、図４（ｂ）は、図４（ａ）に示すＸ−Ｘ線による断面図である。なお、平面観察像の大きさは、典型的なボックスマーク１０２の大きさである４０μｍ×４０μｍである。図４（ａ）に示すように、素子分離領域２で囲まれた領域内において気泡１０は発生していない。このため、図４（ｂ）に示すようにボックスマーク１０２において、シリコン酸化膜１４又は素子分離領域２との境界からの距離が小さくなるように金属シリサイドを形成することもできる。
【００６０】
以下に、図１に示す本実施形態の半導体装置の製造方法について説明する。図５乃至１１及び図１は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。なお、図５乃至１１及び図１において、（ａ）はｐＭＩＳＦＥＴ１０１の断面図であり、（ｂ）はボックスマーク１０２の断面図である。
【００６１】
先ず、図５（ａ）に示すようにシリコン基板１の表面に素子分離領域２を形成する。この際、図５（ｂ）においてスクライブ領域にボックスマークのパターンを構成するため、同様に素子分離領域２を形成する。ボックスマークの大きさは、典型的には４０μｍ×４０μｍの正方形であるが、ボックスマーク１０２の検出の容易性を考慮し、少なくとも６μｍ×６μｍ以上とする。
【００６２】
次に、ゲート絶縁膜及びゲート電極膜を成膜し、その後パターニングすることにより、ゲート絶縁膜３及びゲート電極４を形成する。ゲート電極４としてはポリシリコンを使用する。次に、ゲート電極４をマスクとして、ボロンをイオン注入することにより、ソース・ドレイン拡張領域５を形成する。次に、この上にＣＶＤ法でシリコン酸化膜を成長させ、エッチバックにより、ゲート側壁６を形成する。その後、ゲート電極４及びゲート側壁６をマスクとして、ボロンをソース・ドレイン領域にイオン注入し、熱処理によりボロンを活性化させて、ソース・ドレイン７を形成する。
【００６３】
次に、図６に示すように全面にシリコン酸化膜を成膜後、フォトリソグラフィ法及びエッチング法により、図６（ｂ）に示すボックスマーク１０２以外の部分についてはシリコン酸化膜を除去する。
【００６４】
次に、図７に示すようにニッケルをスパッタして熱処理を行い、ソース・ドレイン７の表面におけるシリサイド化反応によりニッケルシリサイド８を形成する。余剰のニッケルはウェットエッチング等で除去する。このとき、ボックスマーク１０２の領域ではシリコン基板１を覆うようにシリコン酸化膜１４が存在しているため、ニッケルシリサイド８は形成されない。なお、ニッケルシリサイド膜８を形成した後、シリコン酸化膜１４は除去してもよく、又は残してもよい。
【００６５】
次に、図８に示すように強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ１０１を覆うように成膜する。このとき、ボックスマーク１０２の上にも強い圧縮応力を有するシリコン窒化膜９が成膜される。この際、ボックスマーク１０２上にシリコン酸化膜１４が形成されていることにより、上述したように強い圧縮応力を有するシリコン窒化膜９とシリコン酸化膜１４の密着度は高いため、気泡は発生しない。また、前工程においてシリコン酸化膜１４を取り除いた場合でも、シリコン基板１と強い圧縮応力を有するシリコン窒化膜９との密着性は高いため、同様に気泡は発生しない。
【００６６】
次に、図９に示すように層間絶縁膜１１を成膜する。次に、図１０に示すように層間絶縁膜１１の上にレジスト１２ａを塗布後、露光と現像工程を経て、レジスト１２ａをパターニングする。その後、下地のパターンとレジスト１２ａのパターンとの重ね合わせ精度を測定するため、ボックスマーク１０２を利用して検査装置で検査を行う。このとき、ボックスマーク１０２上に気泡が生じていないため、検査装置はボックスマーク１０２を認識することができ、重ね合わせ精度を測定できる。測定の結果、重ね合わせ精度が所定の規格を満たしていない場合には、一旦レジスト１２ａを除去し、再度レジストを塗布して露光・現像を行う。図１１は再露光後のレジスト１２ｂが形成された状態である。その後、再びボックスマーク１０２を利用して検査装置で重ね合わせ精度を測定する。重ね合わせ精度が所定の規格を満たすまで、レジストの除去・再形成を繰り返す。
【００６７】
重ね合わせ精度が所定の規格を満たしたら、次に、レジスト１２ｂをマスクとしてコンタクトホール１３を開口することにより図１に示す半導体装置が得られる。この際、前工程において下地のパターンとコンタクトホール１３との位置が合っているため、従来の半導体装置に比べて歩留まり向上させることができる。また、図１（ａ）に示すようにニッケルシリサイド８をソース・ドレイン７及びゲート電極４の上部に形成しているため、スイッチングスピードが高い半導体装置が得られる。
【００６８】
図１２は、本発明の第１の実施の形態により、強い圧縮応力を有するストレス窒化膜９を用いてｐＭＩＳＦＥＴを作製した場合の平面模式図である。但し、素子自体は表示していない。図１２において、ボックスマーク１０２は、内側がシリコン層２５で外側が素子分離領域２の場合（１０２ａ）及び内側が素子分離領域２で外側がシリコン層２５の場合（１０２ｂ）の両方が模式的に描かれている。
【００６９】
上述した図２７と同様の理由で、図１２において素子以外の領域には金属シリサイド層によるダミーパターン２４が敷き詰められ、素子以外の半導体領域の表面にも、ボックスマーク１０２等を除く領域にはダミーパターン２４が設けられている。但し、ボックスマーク１０２の半導体領域（シリコン層２５）には金属シリサイドが形成されていない。なお、本図に示す内側がシリコン層２５で外側が素子分離領域２の場合（１０２ａ）及び内側が素子分離領域２で外側がシリコン層２５の場合（１０２ｂ）のいずれの場合でもボックスマークとして認識可能である。
【００７０】
なお、本発明を適用するにあたり注意すべき点が２点ある。第１に、金属シリサイドが形成されない領域の近傍において、素子の特性変動が起こる可能性があるという点である。このため、必要により設計上本発明を適用するボックスマーク１０２の近くの製品領域には素子を配置しないようにする。但し、本発明が適用されるボックスマーク１０２の半導体領域は、スクライブ領域２３の中でも高々２％以内でしかない。これは、ＬＳＩチップサイズが１ｍｍ×１ｍｍ、スクライブ領域２３の幅が１００μｍ、ボックスマーク１０２の半導体領域が２０μｍ×２０μｍ及び本発明が適用されるボックスマーク１０２の数が５個と仮定した場合である。第２に、本実施形態によるボックスマーク１０２はその範囲に金属シリサイド層が形成されていないため、認識パターンが従来製品と異なるという点である。このため、本実施形態専用のパターン認識の条件を、検査装置に入力する必要がある。
【００７１】
以上説明したように、本実施形態においてはボックスマーク１０２の領域内のシリコン基板１をシリコン酸化膜１４で覆うことにより、強い圧縮応力を有するシリコン窒化膜９を成膜した後に気泡が発生することがない。これにより、露光の重ね合わせ精度の測定を確実に行うことができるため、従来に比べて半導体装置の歩留まりを向上させることができる。また、ｐＭＩＳＦＥＴ１０１のソース・ドレイン７及びゲート電極４にニッケルシリサイド８が形成されているため、スイッチングスピードが高い半導体装置を得ることができる。更に、強い圧縮応力を有するシリコン窒化膜９を成膜してｐＭＩＳＦＥＴ１０１のチャネル領域に強い圧縮歪を加えることにより、正孔の移動度が高くなるため、これを利用して半導体装置の性能を向上させることができる。
【００７２】
なお、上述の本実施形態において、シリサイド化反応によりニッケルシリサイド８を形成することとしているが、本発明はこれに限定されるものではない。例えば、コバルトシリサイド、ニッケルプラチナシリサイド、プラチナシリサイド、イットリウムシリサイド又はエルビウムシリサイドを形成することとしてもよい。
【００７３】
また、上述の本実施形態において、ボックスマーク１０２内の半導体領域を覆うようにシリコン酸化膜１４を形成することとしているが、本発明はこれに限定されるものではない。他の種類の絶縁膜を形成することとしてもよく、例えば、シリコン窒化膜を形成することとしてもよい。
【００７４】
次に、本発明の第２の実施形態について説明する。図１３（ａ）及び（ｂ）は、本第２実施形態に係る半導体装置を示す断面図である。図１３（ａ）はｐＭＩＳＦＥＴの断面図であり、図１３（ｂ）はスクライブ領域に設けられ重ね合わせ検査に用いられるボックスマークの断面図である。なお、図１３（ａ）及び（ｂ）について以下に示す事項以外は第１の実施形態と同様であるので、図１３（ａ）及び（ｂ）において、図１と同一構成物には同一符号を付してその詳細な説明は省略する。
【００７５】
本実施形態は、図１３（ｂ）に示すようにボックスマーク１０２を構成する素子分離領域２の上にポリシリコン層１６が形成されている点において上述の第１の実施形態と異なっている。本実施形態において、このポリシリコン層１６は図１３（ａ）に示すゲート電極４と同じ材料である。ポリシリコン層１６の周囲には側壁１７が形成されている。この側壁１７は、図１３（ａ）に示すゲート側壁６と同じ材料である。シリコン酸化膜１５はポリシリコン層１６及び側壁１７を覆うように成膜されている。上記以外は第１の実施形態と同様である。なお、図１３（ｂ）において、素子分離領域２が構成するボックスマーク１０２のパターンは、図１２におけるボックスマーク１０２ａのパターンに相当する。
【００７６】
本実施形態においては、ボックスマーク１０２上にポリシリコン層１６が形成されている。このポリシリコン層１６の表面でシリサイド化反応を起こさせると、ゲート電極４と同様にポリシリコン層１６にもニッケルシリサイド８が形成される。しかしながら、本実施形態においては、ボックスマーク１０２上のポリシリコン層１６はシリコン酸化膜１５に覆われているため、ニッケルシリサイド８が形成されない。これにより、強い圧縮応力を有するシリコン窒化膜９を成膜後に気泡が発生しないため、重ね合わせ検査において検査装置がボックスマーク１０２を正常に認識することができる。従って、上述の第１の実施形態と同様に半導体装置の歩留まりを向上させることができる。また、ｐＭＩＳＦＥＴ１０１にはニッケルシリサイド８が形成されているため、スイッチングスピードが高い半導体装置が得られる。
【００７７】
以下に、図１３に示す本実施形態の半導体装置の製造方法について説明する。図１４乃至２０及び図１３は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。なお、図１４乃至２０及び図１３において、（ａ）はｐＭＩＳＦＥＴ１０１の断面図であり、（ｂ）はボックスマーク１０２の断面図である。また、本実施形態の製造方法において、上述の第１の実施形態の製造方法と同一の工程については、その詳細な説明を省略する。
【００７８】
ここで、ｐＭＩＳＦＥＴ１０１の製造工程については、図５乃至１１及び図１に示す第１の実施形態の製造方法と同一である。
【００７９】
以下、主にボックスマーク１０２の製造工程について説明する。先ず、図１４（ｂ）に示すように、シリコン基板１のスクライブ領域に素子分離領域２を形成する。ボックスマーク１０２の大きさは、典型的には４０μｍ×４０μｍの正方形であるが、ボックスマーク１０２の検出の容易性を考慮し、少なくとも６μｍ×６μｍ以上とする。次に、ｐＭＩＳＦＥＴ１０１においてゲート電極４を形成する際にボックスマーク１０２上にポリシリコン層１６が同時に形成される。次に、ｐＭＩＳＦＥＴ１０１においてゲート側壁６を形成する際にボックスマーク１０２上のポリシリコン層１６の周囲にもゲート電極４と同様に側壁１７が形成される。
【００８０】
その後、図１５（ｂ）に示すように、ポリシリコン層１６及びその周囲の側壁１７を覆うようにシリコン酸化膜１５が形成される。ここでは、全面にシリコン酸化膜を成膜後、フォトリソグラフィ法及びエッチング法により、ボックスマーク１０２上以外の部分についてはシリコン酸化膜を除去することでシリコン酸化膜１５が得られる。
【００８１】
次に、図１６に示すように露出した半導体領域にシリサイド化反応を起こさせることにより、ニッケルシリサイド８を形成する。このとき、ボックスマーク１０２上に形成されたシリコン酸化膜１５の表面ではシリサイド化反応は起こらないため、ニッケルシリサイド８は形成されない。なお、ニッケルシリサイド膜８を形成した後、シリコン酸化膜１５は除去してもよく、又は残してもよい。
【００８２】
次に、図１７に示すように強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ上及びボックスマーク１０２上に成膜する。なお、ボックスマーク１０２上にはシリコン酸化膜１５が存在しているため、上述の第１の実施形態と同様に気泡は発生しない。また、前工程においてシリコン酸化膜１５を取り除いた場合でも、ポリシリコン層と強い圧縮応力を有するシリコン窒化膜９との密着性は高いため、気泡は発生しない。
【００８３】
その後、図１９、図２０及び図１４に示す層間絶縁膜１１、レジスト１２ａ（又は再露光後のレジスト１２ｂ）及びコンタクトホール１３の形成については、上述の第１の実施形態の製造方法と同様である。
【００８４】
本実施形態においても、ボックスマーク１０２上に気泡が存在していないため、検査装置はボックスマークを認識することができ、重ね合わせ精度を測定できる。これにより、重ね合わせ精度が所定の規格を満たすまでレジストの形成及び重ね合わせ検査を繰り返すため、コンタクトホール１３を下地のパターンと合う適正な位置に形成することができる。このため、従来に比べて半導体装置の歩留まりを向上させることができる。また、ｐＭＩＳＦＥＴ１０１のソース・ドレイン７及びゲート電極４にニッケルシリサイド８が形成されているため、スイッチングスピードが高い半導体装置を得ることができる。更に、強い圧縮応力を有するシリコン窒化膜９を成膜してｐＭＩＳＦＥＴ１０１のチャネル領域に強い圧縮歪を加えることにより、正孔の移動度が高くなるため、これを利用して半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【００８５】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図２】（ａ）及び（ｂ）は各種下地上に強い圧縮応力を有するシリコン窒化膜を成膜した様子を示す平面観察像である（光学顕微鏡写真）。
【図３】シリコン酸化膜及びコバルトシリサイドを下地として、その上に強い圧縮応力を有するシリコン窒化膜を成膜した様子を示す平面観察像である（光学顕微鏡写真）。
【図４】（ａ）はシリコン酸化膜、コバルトシリサイド及び素子分離領域でパターニングされたボックスマークの平面観察像であり（光学顕微鏡写真）、（ｂ）はボックスマークの断面図である。
【図５】（ａ）及び（ｂ）は本発明の第１の実施形態の製造工程を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図６】（ａ）及び（ｂ）は図５に続く製造工程を示す断面図である。
【図７】（ａ）及び（ｂ）は図６に続く製造工程を示す断面図である。
【図８】（ａ）及び（ｂ）は図７に続く製造工程を示す断面図である。
【図９】（ａ）及び（ｂ）は図８に続く製造工程を示す断面図である。
【図１０】（ａ）及び（ｂ）は図９に続く製造工程を示す断面図である。
【図１１】（ａ）及び（ｂ）は図１０に続く製造工程を示す断面図である。
【図１２】本発明の第１の実施形態を模式的に示す平面図である。
【図１３】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図１４】（ａ）及び（ｂ）は本発明の第２の実施形態の製造工程を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図１５】（ａ）及び（ｂ）は図１４に続く製造工程を示す断面図である。
【図１６】（ａ）及び（ｂ）は図１５に続く製造工程を示す断面図である。
【図１７】（ａ）及び（ｂ）は図１６に続く製造工程を示す断面図である。
【図１８】（ａ）及び（ｂ）は図１７に続く製造工程を示す断面図である。
【図１９】（ａ）及び（ｂ）は図１８に続く製造工程を示す断面図である。
【図２０】（ａ）及び（ｂ）は図１９に続く製造工程を示す断面図である。
【図２１】（ａ）及び（ｂ）は第１の従来の半導体装置の製造工程を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図２２】（ａ）及び（ｂ）は図２１に続く製造工程を示す断面図である。
【図２３】（ａ）及び（ｂ）は図２２に続く製造工程を示す断面図である。
【図２４】（ａ）及び（ｂ）は図２３に続く製造工程を示す断面図である。
【図２５】（ａ）及び（ｂ）は図２４に続く製造工程を示す断面図である。
【図２６】（ａ）及び（ｂ）は図２５に続く製造工程を示す断面図である。
【図２７】従来の半導体装置を模式的に示す平面図である。
【図２８】（ａ）はコバルトシリサイド及び素子分離領域でパターニングされたボックスマークの平面観察像であり（光学顕微鏡写真）、（ｂ）はボックスマークの断面図である。
【図２９】（ａ）は金属シリサイド上に強い圧縮応力を有するシリコン窒化膜を成膜した場合の気泡発生部の断面観察像（ＳＥＭ写真）であり、（ｂ）はこの気泡発生部を示す断面図である。
【図３０】（ａ）及び（ｂ）は第２の従来の半導体装置の製造工程を示す断面図であり、（ａ）はｐＭＩＳＦＥＴに相当し、（ｂ）はボックスマークに相当する。
【図３１】（ａ）及び（ｂ）は図３０に続く製造工程を示す断面図である。
【図３２】（ａ）及び（ｂ）は図３１に続く製造工程を示す断面図である。
【図３３】（ａ）及び（ｂ）は図３２に続く製造工程を示す断面図である。
【図３４】（ａ）及び（ｂ）は図３３に続く製造工程を示す断面図である。
【図３５】（ａ）及び（ｂ）は図３４に続く製造工程を示す断面図である。
【図３６】（ａ）及び（ｂ）は面積が異なるニッケルシリサイド上に強い圧縮応力を有するシリコン窒化膜を成膜した場合の気泡発生状況を示す平面観察像である（光学顕微鏡写真）。
【符号の説明】
【００８６】
１；シリコン基板
２；素子分離領域
３；ゲート絶縁膜
４；ゲート電極
５；ソース・ドレイン拡張領域
６；ゲート側壁
７；ソース・ドレイン
８；ニッケルシリサイド
９；強い圧縮応力を有するシリコン窒化膜
１０；気泡
１１；層間絶縁膜
１２、１２ａ；レジスト
１２ｂ；再露光後のレジスト
１３；コンタクトホール
１４、１５；シリコン酸化膜
１６；ポリシリコン層
１７；側壁
２１；コバルトシリサイド
２２；製品領域
２３；スクライブ領域
２４；ダミーパターン
２５；シリコン層
２６；応力の向き
５０；ニッケルシリサイド下地
５１；シリコン酸化膜下地
５２；ノンドープ上に形成したコバルトシリサイド下地
５３；ボロンドープシリコン上に形成したコバルトシリサイド下地
５４；ヒ素ドープシリコン上に形成したコバルトシリサイド下地
５５；コバルトシリサイド下地
５６；気泡が形成されない領域
５７；気泡の跡
１０１；ｐＭＩＳＦＥＴ
１０２、１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ；ボックスマーク
【特許請求の範囲】
【請求項１】
シリコン基板と、このシリコン基板上に形成されたＭＩＳＦＥＴと、半導体領域を含み前記シリコン基板上に少なくとも１つ形成された検査パターンと、前記ＭＩＳＦＥＴ及び前記検査パターンを覆うように形成され前記ＭＩＳＦＥＴのソース・ドレイン間のチャネル領域に圧縮歪みを加える圧縮応力膜と、を有し、前記ＭＩＳＦＥＴは、少なくとも前記ソース・ドレインの一部に金属シリサイド層が形成され、前記検査パターンは、前記圧縮応力膜と接する前記半導体領域に前記金属シリサイド層が形成されていないことを特徴とする半導体装置。
【請求項２】
前記検査パターンは、素子分離領域を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体領域は、拡散層領域を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体領域は、ポリシリコン層を含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記検査パターンにおいて、前記半導体領域と前記圧縮応力膜との間に絶縁膜が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記絶縁膜は、シリコン酸化膜であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記絶縁膜は、シリコン窒化膜であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記圧縮応力膜は、シリコン窒化膜であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記金属シリサイドは、コバルトシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記金属シリサイドは、ニッケルシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１１】
前記金属シリサイドは、ニッケルプラチナシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１２】
前記金属シリサイドは、プラチナシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１３】
前記金属シリサイドは、イットリウムシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１４】
前記金属シリサイドは、エルビウムシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１５】
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記検査パターンは、露光の重ね合わせ精度を検査するためのボックスマークであることを特徴とする請求項１乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
シリコン基板上にＭＩＳＦＥＴを形成する工程と、前記シリコン基板上に半導体領域を含む検査パターンを少なくとも１つ形成する工程と、前記半導体領域を覆うように絶縁膜を形成する工程と、少なくとも前記ＭＩＳＦＥＴのソース・ドレインを含む前記シリコン基板上の半導体領域の表面に金属シリサイド層を形成する工程と、前記ＭＩＳＦＥＴ及び前記検査パターンを覆うように圧縮応力膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１８】
前記絶縁膜を、前記金属シリサイド層を形成する工程の後で除去することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記検査パターンを形成する工程は、素子分離領域を形成する工程を含むことを特徴とする請求項１７又は１８に記載の半導体装置の製造方法。
【請求項１】
シリコン基板と、このシリコン基板上に形成されたＭＩＳＦＥＴと、半導体領域を含み前記シリコン基板上に少なくとも１つ形成された検査パターンと、前記ＭＩＳＦＥＴ及び前記検査パターンを覆うように形成され前記ＭＩＳＦＥＴのソース・ドレイン間のチャネル領域に圧縮歪みを加える圧縮応力膜と、を有し、前記ＭＩＳＦＥＴは、少なくとも前記ソース・ドレインの一部に金属シリサイド層が形成され、前記検査パターンは、前記圧縮応力膜と接する前記半導体領域に前記金属シリサイド層が形成されていないことを特徴とする半導体装置。
【請求項２】
前記検査パターンは、素子分離領域を含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体領域は、拡散層領域を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体領域は、ポリシリコン層を含むことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記検査パターンにおいて、前記半導体領域と前記圧縮応力膜との間に絶縁膜が形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記絶縁膜は、シリコン酸化膜であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記絶縁膜は、シリコン窒化膜であることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記圧縮応力膜は、シリコン窒化膜であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
前記金属シリサイドは、コバルトシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記金属シリサイドは、ニッケルシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１１】
前記金属シリサイドは、ニッケルプラチナシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１２】
前記金属シリサイドは、プラチナシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１３】
前記金属シリサイドは、イットリウムシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１４】
前記金属シリサイドは、エルビウムシリサイドであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１５】
前記ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴであることを特徴とする請求項１乃至１４のいずれか１項に記載の半導体装置。
【請求項１６】
前記検査パターンは、露光の重ね合わせ精度を検査するためのボックスマークであることを特徴とする請求項１乃至１５のいずれか１項に記載の半導体装置。
【請求項１７】
シリコン基板上にＭＩＳＦＥＴを形成する工程と、前記シリコン基板上に半導体領域を含む検査パターンを少なくとも１つ形成する工程と、前記半導体領域を覆うように絶縁膜を形成する工程と、少なくとも前記ＭＩＳＦＥＴのソース・ドレインを含む前記シリコン基板上の半導体領域の表面に金属シリサイド層を形成する工程と、前記ＭＩＳＦＥＴ及び前記検査パターンを覆うように圧縮応力膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１８】
前記絶縁膜を、前記金属シリサイド層を形成する工程の後で除去することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記検査パターンを形成する工程は、素子分離領域を形成する工程を含むことを特徴とする請求項１７又は１８に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【公開番号】特開２０１０−１３５３４６（Ｐ２０１０−１３５３４６Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００７−６７６５９（Ｐ２００７−６７６５９）
【出願日】平成１９年３月１５日（２００７．３．１５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成１９年３月１５日（２００７．３．１５）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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