【課題】歩留まりを向上可能な半導体装置の製造方法および半導体装置を提供すること。
【解決手段】実施形態によれば、半導体装置の製造方法が提供される。半導体装置の製造方法は、半導体基板上に形成される検査用トランジスタおよび製品用トランジスタのソースおよびドレインを活性化させるアニール処理を行うアニール工程と、アニール工程後における検査用トランジスタのゲート、ソースおよびドレインをシリサイド化させる検査用サリサイド工程と、検査用サリサイド工程後における検査用トランジスタの特性を測定する測定工程と、測定工程によって測定された特性と所望の特性との差分とに基づいて製品用トランジスタの特性を所望の特性へ近付ける特性調整アニール処理を行う特性調整アニール工程と、特性調整アニール工程後における製品用トランジスタのゲート、ソースおよびドレインをシリサイド化させる本サリサイド工程とを含む。 （もっと読む）

【課題】第１のトランジスタと第２のトランジスタが、ぞれぞれのドレイン領域とソース領域を共有して同一の半導体基板上に形成される構成の半導体装置の製造において、それぞれのトランジスタのソース領域およびドレイン領域の直下に埋め込み絶縁膜を効率的に形成できる製造方法を提供する。
【解決手段】半導体基板上にそれぞれのトランジスタのソース領域およびドレイン領域に対応してトレンチを形成し、前記トレンチをＳｉＧｅ混晶層と半導体層を順次形成することにより充填し、さらに第１のトランジスタのソース領域および第２のトランジスタのドレイン領域直下のＳｉＧｅ混晶層を、素子分離溝を介して選択エッチングにより除去し、第１のトランジスタのドレイン領域および第２のトランジスタのソース領域として共有される拡散領域直下のＳｉＧｅ混晶層を、前記拡散領域に形成した孔を介して選択エッチングし、除去する。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】強い圧縮応力を有するシリコン窒化膜を用いたｐＭＩＳＦＥＴを有する半導体装置及びその製造方法において、歩留まりが高く且つスイッチングスピードが高い半導体装置及びその製造方法を提供する。
【解決手段】ボックスマーク１０２内においてシリコン基板１を覆うようにシリコン酸化膜１４を形成する。次に、基板上の半導体領域にシリサイド化反応によりニッケルシリサイド８を形成する。その後、強い圧縮応力を有するシリコン窒化膜９をｐＭＩＳＦＥＴ１０１及びボックスマーク１０２を覆うように形成する。その上に層間絶縁膜１１を形成した後レジストをパターニングしてコンタクトホール１３を形成する。この際、重ね合わせ精度が所定の規格を満たすまで、レジストを一旦除去し再度レジスト１２ｂを形成する。 （もっと読む）

【課題】電力用半導体装置において十分な基板強度を確保しつつ低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにする。
【解決手段】Ｐ型の半導体基板１に形成されたＮ型のリサーフ領域２と、半導体基板１の上部にリサーフ領域２と隣接したＰ型のベース領域３と、ベース領域３にリサーフ領域２と離隔したＮ型のエミッタ／ソース領域８と、ベース領域３にエミッタ／ソース領域８と隣接したＰ型のベース接続領域１０と、エミッタ／ソース領域８の上からベース領域３の上及びリサーフ領域２の上に形成されたゲート絶縁膜６並びにゲート電極７と、リサーフ領域２にベース領域３と離隔したＰ型のコレクタ領域４とを有している。半導体基板１は、その抵抗値が半導体基板１に添加された不純物濃度で決まる抵抗値の２倍以上となるように結晶欠陥が導入されている。 （もっと読む）

【課題】工程数の増加や前後のプロセスへの影響を抑えて、ｎ型ＭＯＳ−ＦＥＴ、ｐ型ＭＯＳ−ＦＥＴのそれぞれに適する応力を付与することが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板ｗと、半導体基板ｗに形成されたソース領域１２ａおよびドレイン領域１３ａと、半導体基板ｗ上のソース領域１２ａ、ドレイン領域１３ａ間に形成されたゲート電極１６と、半導体基板ｗおよびゲート電極１６上に形成された層間膜１８と、層間膜１８に埋め込み形成され、引張または圧縮応力を有する金属または金属化合物を含む膜２２ａ、２２ｂを有し、半導体基板ｗおよびゲート電極１６と離間するように形成されたダミーフローティングパターン２２を備える。 （もっと読む）

【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】メタルＣＭＰ本来の平坦化効果を維持しつつ、マスクずれが発生してもトランジスタ特性の不均一性を可能な限り抑制し得るような、メタルダミーパターンの構造を提案する。
【解決手段】ゲート電極１の上方に形成されたメタルダミーパターン６は、ゲート長方向Ｄ１に延びており、かつ、その両端がゲート電極１の領域から突き出している。配線のマスクずれの発生により、メタルダミーパターン６の位置が設計時からずれた場合であっても、ゲート電極１の領域内において、ゲート電極１の中心ＧＣから見たメタルダミーパターン６の形状は、左右対称性が保たれる。 （もっと読む）

【課題】ゲートオーバーラップ容量を少なくすることができる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】半導体基板１上に形成された柱状体３と、前記柱状体３の先端側３ｂに形成された先端側不純物拡散領域５と、前記柱状体３の基端側３ａに形成された基端側不純物拡散領域４と、前記柱状体３の外周面３ｃに形成されたゲート絶縁膜７と、前記先端側不純物拡散領域５を覆うように外周面３ｃに形成された先端側絶縁層１０と、前記基端側不純物拡散領域４を覆うように外周面３ｃに形成された基端側絶縁層９と、前記先端側絶縁層１０および前記基端側絶縁層９の間に配置されたゲート電極８と、を具備することを特徴とする半導体装置２１を用いることにより、上記課題を解決できる。 （もっと読む）

【課題】半導体基板に形成された拡散層および拡散層間分離絶縁膜の一部がリセスされた溝ゲート構造を有する半導体装置において、拡散層間分離絶縁膜の埋設性とチャネル抵抗の低減を両立する。
【解決手段】溝ゲート構造となる溝内において、拡散層間分離絶縁膜を拡散層に対して選択的にウェットエッチングして拡散層が突出部した構造を形成し、さらに突出した拡散層を選択エピタキシャル成長させることで拡散層の突出部に庇状の構造を形成する。 （もっと読む）

【課題】極めて簡易に動作領域に負荷される応力を制御して、その移動度、さらには特性を制御しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の上方であって、その動作領域を被覆するようにして、前記動作領域に対して引張応力を作用させるための引張応力層を形成し、さらに、前記半導体基板の上方であって、前記引張応力層の上方または下方に前記動作領域を被覆するようにして、前記動作領域に対して圧縮応力を作用させるための圧縮応力層を形成する。次いで、前記圧縮応力層及び前記引張応力層の少なくとも一方に隣接するようにして金属層を形成するとともに、加熱処理を施して、前記金属層中の金属元素を前記圧縮応力層及び前記引張応力層の少なくとも一方内に拡散させて、前記層内に独立して内在する金属領域を形成する。 （もっと読む）

【課題】最も外側の溝部の下端部の外側部分近傍に電界集中が発生するのを抑制することが可能な半導体装置を提供する。
【解決手段】このパワーＭＯＳＦＥＴ（半導体装置）１００は、ドレイン領域２と、ドレインドリフト領域３と、ドレイン領域２の引き出し部１５と、ドレインドリフト領域３上に形成されたベース領域９と、ベース領域９上に形成されたソース領域１０と、ソース領域１０およびベース領域９と一方側面６１ａが隣接するように形成された溝部６ａ内に、ゲート絶縁膜７を介して形成されたゲート電極８と、溝部６ａと引き出し部１５との間において、溝部６ａの他方側面６２ａと隣接するように形成されるとともに、溝部６ａの下端部６３ａよりも下方に延びるように形成された不純物領域１１とを備えている。 （もっと読む）

【課題】層間絶縁膜をドライエッチングしてコンタクトホールを形成する際に、高耐圧トランジスタのゲート絶縁膜が受けるダメージを低減できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上にＨＶトランジスタ１０のゲート電極１３と、ＬＶトランジスタ２０のゲート電極２３と、ダミーゲート電極５３とを同時に形成する工程と、シリコン基板１上に層間絶縁膜３０を形成する工程と、層間絶縁膜３０を部分的にドライエッチングして、ゲート電極１３、２３、ダミーゲート電極５３上にそれぞれコンタクトホール３１、３３、３４を形成する工程と、を含み、コンタクトホール３１、３３、３４を形成する工程では、コンタクトホール３１の底面からゲート電極１３の表面が露出すると同時に、又はそれよりも前に、コンタクトホール３４の底面からダミーゲート電極５３の表面が露出するように層間絶縁膜３０をエッチングする。 （もっと読む）

【課題】所望の深さを有し幅の狭い凹部を半導体基板に安定して形成することが可能な製造方法を提供すること。
【解決手段】本発明は、半導体基板１０の一部に酸素イオン注入を行うことで第１酸素含有領域２４を形成する工程と、半導体基板１０に熱処理を行い、第１酸素含有領域２４に含まれる酸素を用いて第１酸素含有領域２４を酸化させることで、第１酸素含有領域２４を第１酸化領域２６とする工程と、第１酸化領域２６を除去することで半導体基板１０に凹部１６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】ソフトエラー耐性の高いＭＯＳトランジスタを提供する。
【解決手段】埋め込み絶縁膜からなるＳＴＩ２により素子分離されたトランジスタ１０、２０形成領域のソース・ドレイン領域４、５の直下に、ソース・ドレイン領域４、５と同一導電型の不純物領域からなるバリア層７を設ける。このバリア層７は、ＳＴＩ２より浅い位置に、周辺が埋め込み絶縁膜２の側面に接するように設けられる。トランジスタ１０、２０形成領域の周囲及び底面がＳＴＩ２及びバリア層７により囲まれるから、α線入射時のトランジスタ１０、２０形成領域の電圧変動が、隣接する素子へ及ぼす影響が抑制される。また、バリア層７上面が正孔又は電子の障壁となり、不純物領域７以深に生成した正孔又は電子を透過しないので、α線入射時のノイズが小さい。 （もっと読む）

【課題】ＳＴＩ法を用いて形成した素子分離領域の幅が狭く、かつ溝ゲート構造を有する半導体デバイスを製造するにあたり、絶縁体中に存在するボイドによるゲート電極間のショートを防止できる半導体装置の製造方法を提供する。
【解決手段】半導体基板をパターニングして素子分離用溝を形成する工程と、素子分離用溝に絶縁体を埋め込んで素子分離領域を形成する工程と、ＣＭＰ法により表面を平坦化して、フィールド形成用絶縁膜を露出させる工程と、絶縁体の上部を除去する工程と、フィールド形成用絶縁膜を除去する工程と、素子分離領域が形成された半導体基板をパターニングして、ゲート電極を形成する領域にゲート溝を形成する工程と、絶縁体の内部に存在しているボイドの上部を開口させる工程と、ゲート溝内にゲート電極を形成する工程とを有する方法で半導体装置を製造する。 （もっと読む）

【課題】レーザーネーミングによるウエハへのダメージを軽減できる技術を提供する。
【解決手段】基板の主面（エピタキシャル層２の表面）にレーザー照射により記号を描画（マーキング）するに当たり、その記号は微小なドットＤＴの集合体から形成し、突出部ＤＴＴ以外のエピタキシャル層２の表面から窪み部ＤＴＫの最深部までで規定されるドットＤＴの深さは、記号を光学的に読み取ることができる範囲内でできるだけ浅く、すなわち０．５μｍ〜１．５μｍ程度となるように形成する。 （もっと読む）

【課題】素子分離膜が半導体基板に埋め込まれた構造である場合、素子分離膜を形成した後の酸化シリコン膜のエッチング工程において、素子分離膜の表面がエッチングされることを抑制できる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１に溝１ａを形成し、該溝１ａに酸化シリコン膜からなる素子分離膜２を埋め込む工程と、素子分離膜２上に窒化シリコン膜１２を形成する工程と、素子分離膜２及び窒化シリコン膜１２を熱処理することにより、素子分離膜２の表面に酸化窒化シリコン膜２ｂを形成する工程と、窒化シリコン膜１２を除去する工程とを具備する。 （もっと読む）

【課題】電界効果型トランジスタのドレイン端部の電界集中を抑制する。
【解決手段】ゲート電極５両側の半導体基板３内に比較的低不純物濃度のＬＤＤ領域７ａ，７ｂを形成し、一方のＬＤＤ領域７ｂ上には、ゲート電極５のサイドウォール６と離間してシリサイドブロック膜９を形成する。そして、そのシリサイドブロック膜９の素子分離領域２側の半導体基板３内、およびＬＤＤ領域７ａ側の半導体基板３内に、比較的高不純物濃度のソース領域８ａおよびドレイン領域８ｂをそれぞれ形成する。サイドウォール６とシリサイドブロック膜９との間の領域にドレイン領域８ｂのような高不純物濃度の領域を形成せず、それにより、ＬＤＤ領域７ｂ端部の電界集中を抑制する。さらに、その領域の表面にシリサイド層１０ｃを形成し、低抵抗化を図る。 （もっと読む）

【課題】パワーデバイスなどへの適用に適したIII族窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この電界効果トランジスタにおける窒化物半導体積層構造部５には、ｎ型ＧａＮ層６、ｐ型ＧａＮ層７およびｎ型ＧａＮ層８に跨る壁面１６を側面とするメサ状積層部１５が形成されている。メサ状積層部１５の壁面１６には、ゲート絶縁膜９が形成され、このゲート絶縁膜９上にはゲート電極１０が形成されている。また、ｎ型ＧａＮ層６（引き出し部１９）にはドレイン電極１２が形成され、ｎ型ＧａＮ層８の上面にはソース電極１１が形成されている。そして、メサ状積層部１５は、窒化物半導体積層構造部５に形成された高転位領域１８および低転位領域１７のうち、低転位領域１７に形成されている。 （もっと読む）