半導体装置及びその製造方法
【課題】電力用半導体装置において十分な基板強度を確保しつつ低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにする。
【解決手段】P型の半導体基板1に形成されたN型のリサーフ領域2と、半導体基板1の上部にリサーフ領域2と隣接したP型のベース領域3と、ベース領域3にリサーフ領域2と離隔したN型のエミッタ/ソース領域8と、ベース領域3にエミッタ/ソース領域8と隣接したP型のベース接続領域10と、エミッタ/ソース領域8の上からベース領域3の上及びリサーフ領域2の上に形成されたゲート絶縁膜6並びにゲート電極7と、リサーフ領域2にベース領域3と離隔したP型のコレクタ領域4とを有している。半導体基板1は、その抵抗値が半導体基板1に添加された不純物濃度で決まる抵抗値の2倍以上となるように結晶欠陥が導入されている。
【解決手段】P型の半導体基板1に形成されたN型のリサーフ領域2と、半導体基板1の上部にリサーフ領域2と隣接したP型のベース領域3と、ベース領域3にリサーフ領域2と離隔したN型のエミッタ/ソース領域8と、ベース領域3にエミッタ/ソース領域8と隣接したP型のベース接続領域10と、エミッタ/ソース領域8の上からベース領域3の上及びリサーフ領域2の上に形成されたゲート絶縁膜6並びにゲート電極7と、リサーフ領域2にベース領域3と離隔したP型のコレクタ領域4とを有している。半導体基板1は、その抵抗値が半導体基板1に添加された不純物濃度で決まる抵抗値の2倍以上となるように結晶欠陥が導入されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特にスイッチング電源装置として使用され且つ主電流を繰り返し開閉する高耐圧半導体スイッチング素子である半導体装置及びその製造方法に関する。
【背景技術】
【0002】
電力変換機器又は電力制御機器等に用いられる電力用半導体装置には、電流のオンオフを切り換えるための高耐圧MOS(metal-oxide-semiconduictor)トランジスタ等のスイッチング素子が広く用いられている。しかしながら、高出力用途では電力損失を極力減少させるためにオン時の電圧降下が小さいことが必要となるため、伝導度変調作用を有する絶縁ゲートバイポーラトランジスタ(insulator gate bipolar transisitor:以下、IGBTと略す。)が適している。
【0003】
以下、従来例として、横型IGBTの構成及び動作を説明する(例えば、非特許文献1を参照。)。
【0004】
図17は従来例であって、厚さが170μmの半導体基板に形成された横型IGBTの断面構成を示している。
【0005】
図17に示すように、P型シリコン(Si)よりなる半導体基板201の上部には、N型のリサーフ(RESURF)領域202が形成され、該リサーフ領域202と隣接してP型のベース領域204が形成されている。ベース領域204の内側で且つ上部には、リサーフ領域202よりも不純物濃度が高いN型のエミッタ/ソース領域205が形成されている。また、ベース領域204の内側には、エミッタ/ソース領域205と隣接し且つベース領域204よりも不純物濃度が高いP型のコンタクト領域208が形成されている。エミッタ/ソース領域205の上からベース領域204の上及びリサーフ領域202の一部の上には、ゲート絶縁膜206を介在させたポリシリコンからなるゲート電極207が形成されており、さらにリサーフ領域202の上部には、ベース領域204と間隔をおいたP型のコレクタ領域211が形成されている。
【0006】
従来例に係る横型IGBTは、半導体基板201の厚さを170μmと薄くして、該半導体基板201の厚さ方向の抵抗を下げることにより、オフ時に裏面電極に流れるキャリアの数を増やしている。これにより、キャリアのライフタイムを制御するために導入される結晶欠陥を半導体基板201中に導入しなくてもターンオフ時間の短縮(高速化)が図られている。
【非特許文献1】第19回ISPSD(International Symposium on Power Semiconductor Devices & ICs)予稿集 P.225〜228,May 2007
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、前記従来の半導体装置は、半導体基板201の厚さを薄くすることによって、該半導体基板201の強度が著しく低下するため、半導体基板201におけるゲート電極207と反対側の面上に形成される裏面電極となる金属膜を成膜する工程等において、半導体基板201が割れるおそれがあり、これを回避するには、特殊な搬送設備や工法が必要となる。また、半導体基板201の厚さはリサーフ領域202と裏面電極との間のパンチスルー耐圧を決めているため、該半導体基板201を薄くすることは、得られるドレイン耐圧の低下を招く。さらには、半導体基板201の厚さを薄くすることは、半導体基板の横方向の抵抗の上昇に繋がり、IGBTのオン抵抗が上昇するという問題もある。
【0008】
本発明は、前記従来の問題を解決し、電力用の半導体装置において、十分な基板強度を確保しつつ、低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにすることを目的とする。
【課題を解決するための手段】
【0009】
前記の目的を達成するため、本発明は、半導体装置を半導体基板が持つ抵抗値の2倍以上の抵抗値となるように該半導体基板に結晶欠陥を導入する構成とする。
【0010】
具体的に、本発明に係る半導体装置は、第1導電型の半導体基板と、半導体基板の上部に形成された第2導電型のリサーフ領域と、半導体基板の上部にリサーフ領域と隣接して形成された第1導電型のベース領域と、ベース領域にリサーフ領域と離隔して形成された第2導電型のエミッタ/ソース領域と、ベース領域にエミッタ/ソース領域と隣接して形成された第1導電型のベース接続領域と、エミッタ/ソース領域の上からベース領域の上及び少なくともリサーフ領域の上にわたって形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極と、リサーフ領域にベース領域と離隔して形成された第1導電型のコレクタ領域と、半導体基板の上に形成され且つベース接続領域及びエミッタ/ソース領域と電気的に接続されたエミッタ/ソース電極とを備え、半導体基板は、該半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように結晶欠陥が導入されていることを特徴とする。
【0011】
本発明の半導体装置によると、半導体基板には該半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように結晶欠陥が導入されているため、半導体装置をオン状態からオフ状態に切り替えた際に、第1導電型の半導体基板に形成された結晶欠陥でキャリアを捕獲することができるので、電流の立ち下がり速度を高速化することができる。
【0012】
本発明の半導体装置は、リサーフ領域にベース領域と離隔して形成された第2導電型のドレイン領域と、コレクタ領域及びドレイン領域と電気的に接続されたコレクタ/ドレイン電極をさらに備えていることが好ましい。
【0013】
このようにすると、半導体装置に流れるコレクタ電流が比較的小さい場合には、本発明の半導体装置にMOSFET(metal-oxide-semiconduictor field effct transisitor)の動作をさせることができる。また、コレクタ電流が大きくなると、本発明の半導体装置にIGBTの動作をさせることができるため、1つの半導体装置でMOSFET及びIGBTの二種類を使い分けることができる。MOSFETはその特性上オンオフ速度が速く、IGBTはMOSFETと比べて立ち下がり速度が遅いという特性を持つが、ドレイン領域を備えた本発明によると、IGBTをオフ状態とした際に、半導体基板中に形成された結晶欠陥でキャリアを捕獲することによって、電流の立ち下がり速度を高速化することができる。すなわち、低電流領域から高電流領域までの全域にわたってスイッチング損失を低減できる半導体装置を実現することができる。
【0014】
本発明の半導体装置において、半導体基板の厚さは、200μm以上であることが好ましい。
【0015】
このようにすると、半導体基板に導入された結晶欠陥の総量が多くなるため、捕獲できるキャリアの量が増えるので、IGBT動作でのオフ時の立ち下がりをより高速に行えるようになる。また、第1導電型の半導体基板が厚いことは、第2導電型のリサーフ領域と裏面電極との間のパンチスルーを抑制する作用があるため、より高いコレクタ耐圧を有する半導体装置を実現することができる。その上、半導体基板の横方向の抵抗を低減できるため、オン時の抵抗を低減することもできる。さらには、半導体基板を取り扱う際にも十分な強度を有する厚さを有しているため、該半導体基板が割れる危険性を極めて小さくすることができる。
【0016】
本発明の半導体装置において、リサーフ領域及びベース領域は、半導体基板と同様に結晶欠陥が導入されていることが好ましい。
【0017】
このようにすると、リサーフ領域及びベース領域中においてもキャリアが結晶欠陥に捕獲されるため、電流の立ち下がり速度のさらなる高速化を図ることができる。
【0018】
本発明の半導体装置において、リサーフ領域及びベース領域を含む半導体基板の厚さは、205μm以上であることが好ましい。
【0019】
このようにすると、リサーフ領域を除く半導体基板の厚さだけで200μm以上を確保できるため、より高耐圧化が図られる。
【0020】
本発明の半導体装置において、コレクタ領域の不純物濃度は、ベース接続領域の不純物濃度よりも低濃度であることが好ましい。
【0021】
一般に、半導体装置に生じるラッチアップを防止するには、ベース領域の接続抵抗を低くすることが望ましいことから、ベース接続領域は高濃度に設定する必要がある。これに対し、コレクタ領域はIGBTの場合はオン状態で正孔の注入源となるため、コレクタ領域を低濃度とすることによって余剰キャリアの生成が抑制されるので、IGBTのオフ時の立ち下がり速度の高速化が可能となる。
【0022】
本発明に係る第1の半導体装置の製造方法は、第1導電型の半導体基板の上部に、第2導電型のリサーフ領域を選択的に形成する工程と、半導体基板の上部に、リサーフ領域と隣接して第1導電型のベース領域を形成する工程と、リサーフ領域の一部及びベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、ベース領域の上部にゲート電極と隣接して第2導電型のエミッタ/ソース領域を形成する工程と、ベース領域の上部にエミッタ/ソース領域に隣接して第1導電型のベース接続領域を形成する工程と、リサーフ領域にベース領域と離隔して第1導電型のコレクタ領域を形成する工程と、半導体基板の上にベース接続領域及びエミッタ/ソース領域と電気的に接続するようにエミッタ/ソース電極を形成する工程と、半導体基板に電子線を照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように、半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする。
【0023】
第1の半導体装置の製造方法によると、半導体基板に電子線を照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように半導体基板に結晶欠陥を導入するため、半導体装置がオン状態からオフ状態に切り替わった際に、この結晶欠陥がキャリアを捕獲するので、電流の立ち下がり速度を高速化することができ、その結果、高速なスイッチング動作が可能な半導体装置を実現することができる。
【0024】
第1の半導体装置の製造方法において、結晶欠陥を導入する工程は、半導体基板におけるリサーフ領域と反対側の面から電子線を照射することが好ましい。
【0025】
このようにすると、半導体基板の上部に形成されたベース領域とその上のゲート絶縁膜との界面に結晶欠陥が生成されることを抑制できるため、ベース領域とゲート絶縁膜との界面の結晶欠陥に起因するリーク電流を抑えることができる。
【0026】
本発明に係る第2の半導体装置の製造方法は、第1導電型の半導体基板の上部に、第2導電型のリサーフ領域を選択的に形成する工程と、半導体基板の上部に、リサーフ領域と隣接して第1導電型のベース領域を形成する工程と、リサーフ領域の一部及びベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、ベース領域の上部にゲート電極と隣接して第2導電型のエミッタ/ソース領域を形成する工程と、ベース領域の上部にエミッタ/ソース領域に隣接して第1導電型のベース接続領域を形成する工程と、リサーフ領域にベース領域と離隔して第1導電型のコレクタ領域を形成する工程と、半導体基板の上にベース接続領域及びエミッタ/ソース領域と電気的に接続するようにエミッタ/ソース電極を形成する工程と、半導体基板にプロトンを照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように、半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする。
【0027】
第2の半導体装置の製造方法によると、半導体基板にプロトンを照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように半導体基板に結晶欠陥を導入するため、半導体装置がオン状態からオフ状態に切り替わった際に、この結晶欠陥がキャリアを捕獲するので、電流の立ち下がり速度を高速化することができ、その結果、高速なスイッチング動作が可能な半導体装置を実現することができる。その上、プロトンを用いると、半導体基板の厚さの範囲内でプロトンの飛程の調整が可能であるため、半導体基板の所望の深さに注入量のピークを設定することにより、半導体基板の内部にのみ結晶欠陥を生成することが可能となる。
【0028】
第2の半導体装置の製造方法において、結晶欠陥を導入する工程は、半導体基板におけるリサーフ領域と反対側の面からプロトンを照射することが好ましい。
【0029】
このようにすると、半導体基板の上部に形成されたベース領域とゲート絶縁膜との界面にまでプロトンを到達させることなく、半導体基板の内部に結晶欠陥を導入できるため、ベース領域とゲート絶縁膜との界面におけるプロトンの照射欠陥に起因するリーク電流を抑えることができる。
【0030】
第1又は第2の半導体装置の製造方法は、リサーフ領域に、コレクタ領域と隣接して第2導電型のドレイン領域を形成する工程をさらに備えていることが好ましい。
【0031】
このようにすると、1つの半導体装置でMOSFET及びIGBTの二種類を使い分けることができる。
【発明の効果】
【0032】
本発明に係る半導体装置及びその製造方法によると、低オン抵抗且つ高耐圧で高速スイッチングが可能な半導体装置を十分な強度を有する半導体基板により実現することができる。
【発明を実施するための最良の形態】
【0033】
(第1の実施形態)
本発明に係る第1の半導体装置について図面を参照しながら説明する。
【0034】
図1は本発明に係る半導体装置の一例であって、低濃度のリサーフ(RESURF:reduced surface field)領域を有する横型IGBT構造を採るパワートランジスタの断面構成を示している。
【0035】
図1に示すように、不純物濃度が1×1014cm−3程度で、厚さが200μm〜400μmのP型シリコン(Si)からなる半導体基板1には、不純物濃度が1×1016cm−3〜5×1016cm−3程度で、その表面から深さが3μm〜5μm程度の領域にN型不純物層であるリサーフ領域2が形成され、リサーフ領域2と隣接して不純物濃度が1×1017cm−3程度のP型不純物層であるベース領域3が形成されている。
【0036】
リサーフ領域2におけるベース領域3から離隔した領域には、不純物濃度が2×1016cm−3〜1×1017cm−3程度のP型不純物層であるコレクタ領域4が選択的に形成されている。
【0037】
ベース領域3には、リサーフ領域2から離隔した領域に酸化シリコン(SiO2)からなる素子分離膜5Aが形成され、リサーフ領域2には、ベース領域3との接合部及びコレクタ領域4を除く領域にSiO2からなる素子分離膜5Bが形成されている。
【0038】
半導体基板1におけるリサーフ領域2とベース領域3との接合部には該接合部に跨って酸化シリコン(SiO2)からなるゲート絶縁膜6が形成され、該ゲート絶縁膜6の上には、ポリシリコンからなるゲート電極7が形成されている。なお、ゲート電極7はポリシリコンに限られず、シリサイドゲート又はメタルゲートを用いることができる。
【0039】
また、ベース領域3には、不純物濃度が1×1018cm−3〜1×1020cm−3程度の高濃度のN型拡散層であるエミッタ/ソース領域8がゲート絶縁膜7の端部と接するように形成されている。さらにベース領域3には、エミッタ/ソース領域8と隣接して、不純物濃度が1×1018cm−3〜1×1019cm−3程度の高濃度のP型拡散層であるベース接続領域10が形成されている。
【0040】
素子分離膜5A、5B及びゲート電極7を含め半導体基板1の上には、例えば、後述するゲート配線とエミッタ/ソース電極とを分離するSiO2とBPSG(boro-phspho-silicate glass)との積層膜からなる層間絶縁膜11が形成されている。層間絶縁膜11には、エミッタ/ソース領域8及びベース接続領域10が共に電気的に接続される第1のコンタクト13aと、ゲート電極7と電気的に接続される第2のコンタクト13bと、コレクタ領域4と電気的に接続される第3のコンタクト13cとが形成されている。
【0041】
層間絶縁膜11の上には、それぞれアルミニウム合金からなり、第1のコンタクト13aと接続されたエミッタ/ソース電極13Aと、第2のコンタクト13bと接続されたゲート配線13Bと、第3のコンタクト13cと接続されたコレクタ電極13Cとが形成されている。
【0042】
層間絶縁膜11の上には、エミッタ/ソース電極13A、ゲート配線13B及びコレクタ電極13Cを覆うように、Si3N4からなる保護膜(パッシベーション膜)14が形成され、横型IGBTを構成している。
【0043】
本発明の特徴として、P型Siからなる半導体基板1には、添加されたP型不純物濃度により決定される抵抗値の2倍から4倍程度の抵抗値となるように、結晶欠陥が導入されている。
【0044】
図2の電子線照射なし(△)に示すように、一般に、結晶欠陥が導入されていないIGBTをオン状態からオフ状態とした際の電流の立ち下がり時間は、キャリアの移動度に依存する。このため、従来の電流の立ち下がり時間(△)は、高温になる程長くなる傾向を示す。これに対し、本発明(○)においては、半導体基板に結晶欠陥を導入してキャリアのライフタイムを短くしているため、図2の電流の立ち下がり時間(○)に示すように、特に高温側で短くすることができる。
【0045】
さらに、本願発明者らは、P型Siからなる半導体基板1に結晶欠陥を導入して、高温下での立ち下がり時間を短縮する場合において、図3に示すように、半導体基板1の厚さを200μm以上に厚くすることにより、キャリアの捕獲中心となる結晶欠陥の総量を増やすことが、立ち下がり速度のさらなる高速化に有効であることを見出した。
【0046】
横型IGBTにおいて、半導体基板1の厚さを厚くすることは、まず、コレクタ耐圧の高耐圧化に有利である。すなわち、横型IGBTのコレクタ耐圧はリサーフ領域2の横方向(基板面に平行な方向)の長さで決まるが、半導体基板1の厚さが薄くなると、リサーフ領域2と裏面電極(半導体基板1のゲート電極7と反対側の面に形成される電極)との間隔が小さくなるため、パンチスルーによって耐圧の低下を起こすおそれがある。従って、本発明のように、半導体基板1の厚さを200μm以上とすれば、1200V程度の耐圧でもパンチスルーが生じるおそれがない。
【0047】
その上、半導体基板1の厚さを200μm以上とすれば、横型IGBTの製造が容易となるという効果もある。すなわち、半導体基板1の厚さを200μm以上とすれば、半導体基板1を取り扱う際に十分な基板強度を確保できる。このため、半導体基板1の裏面に金属膜を蒸着するような素子形成後の工程において、該半導体基板1を破損する等の危険性を回避することができるので、製造歩留まりの向上を図ることができる。
【0048】
なお、第1の実施形態においては、半導体基板1に対してのみ結晶欠陥が導入された例を説明したが、結晶欠陥の導入は半導体基板1に限られず、N型のリサーフ領域2とP型のベース領域3とに対しても結晶欠陥を導入すれば、リサーフ領域2及びベース領域3においてもキャリアのライフタイムを短くすることができるため、IGBTのオフ時における電流の立ち下がり速度のさらなる高速化が図れる。
【0049】
また、IGBTは、寄生サイリスタ動作に起因するラッチアップを起こしやすい素子であり、このラッチアップを防止するには、P型のベース領域3の接続抵抗をできるだけ低減して該ベース領域3の電位の上昇を抑制することが望まれる。従って、P型のベース接続領域10の不純物濃度は、前述のように1×1019cm−3程度の高濃度とする。これに対し、P型のコレクタ領域4はIGBTがオン状態の時の正孔の注入源となるため、図4に示すように、不純物濃度を1×1017cm−3程度又はそれ以下の低濃度として、余剰キャリアの生成を抑制することにより、電流の立ち下がり速度の高速化を図ることが可能となる。
【0050】
なお、図1には、単純なリサーフ構造を有する半導体装置を示したが、図5の一変形例に示すように、N型のリサーフ領域2の内部、すなわちリサーフ領域2における素子分離膜5Bの直下の領域に、不純物濃度が2×1016cm−3〜1×1017cm−3程度に形成されたP型不純物層15を設けてもよい。このように、N型のリサーフ領域2の一部をP型不純物層15とP型の半導体基板1とにより上下から挟むことによって、リサーフ領域2を空乏化しやすくなる。これにより、図1に示した半導体装置と同一の耐圧が得られるリサーフ領域2の不純物濃度を図1の場合よりも高くすることができる。このため、IGBTをオフ状態とした場合のリサーフ領域2内での正孔の消失時間を短くできるので、電流の立ち下がり速度をさらに高速化することができる。
【0051】
(第1の製造方法)
以下、図1のように構成された第1の実施形態に係る半導体装置の第1の製造方法について図面を参照しながら説明する。
【0052】
図6(a)〜図6(c)、図7(a)〜図7(c)、図8(a)〜図8(c)及び図9は本発明の第1の実施形態に係る半導体装置の第1の製造方法の工程順の断面構成を示している。
【0053】
まず、図6(a)に示すように、厚さが500μm〜650μm程度で、不純物濃度が1×1014cm−3程度のP型Siからなる半導体基板1の上に、SiO2からなる第1のマスク膜102を形成した後、第1のマスク膜102の上に、リサーフ領域と対応する領域に開口部を有する第1のレジストパターン(図示せず)を形成する。続いて、第1のレジストパターンをマスクとして第1のマスク膜102をエッチングし、その後、第1のレジストパターンを除去することにより、所望の第1のマスク膜102を形成する。続いて、第1のマスク膜102をマスクとして、リン(P+)イオンを1×1012cm−2〜1×1013cm−2程度のドーズ量で半導体基板1に注入する。ここでは、半導体基板1の表面を保護するために、リサーフ領域と対応する領域に、SiO2からなる薄い保護膜103を形成している。
【0054】
次に、図6(b)に示すように、リンイオンが注入された半導体基板1に対して1200℃程度の窒素雰囲気で3時間から6時間程度の熱処理を行ってリンイオンを拡散することにより、深さが5μm程度で不純物濃度が1×1016cm−3〜5×1016cm−3程度のN型のリサーフ領域2を形成する。
【0055】
次に、図6(c)に示すように、半導体基板1の上の全面に、SiO2膜104a及びSi3N4膜104bからなる第2のマスク膜105を形成する。その後、第2のマスク膜105の上に、コレクタ領域と対応する領域に開口部を有する第2のレジストパターン106を形成する。続いて、第2のレジストパターン106をマスクとして、ボロン(B+)イオンを1×1013cm−2〜5×1013cm−2程度のドーズ量で且つ第2のマスク膜105を貫通するように半導体基板1に注入する。
【0056】
次に、図7(a)に示すように、第2のレジストパターン106を除去した後、素子分離膜の形成領域に開口部を有する第3のレジストパターンにより、第2のマスク膜105をパターニングする。続いて、パターニングされた第2のマスク膜105を含む半導体基板1の上に、ベース領域と対応する領域に開口部を有する第4のレジストパターン107を形成する。続いて、第4のレジストパターン107をマスクとして、ボロン(B+)イオンを2×1012cm−2〜5×1012cm−2程度のドーズ量で且つ第2のマスク膜105を貫通するように半導体基板1に注入する。
【0057】
次に、図7(b)に示すように、第4のレジストパターン107を除去した後、ボロンイオンが注入された半導体基板1を酸化性雰囲気で熱酸化する。その後、第2のマスク膜105を除去する。これにより、素子分離膜5A、5Bが形成されると共に、図6(c))及び図7(a)で示す工程で注入されたボロンイオンがそれぞれ拡散され、不純物濃度が2×1016cm−3〜1×1018cm−3程度のベース領域3及びコレクタ領域4が形成される。
【0058】
次に、図7(c)に示すように、素子分離膜5A、5Bが形成された半導体基板1の表面に、熱酸化法等によりSiO2からなるゲート絶縁膜6を形成する。続いて、半導体基板1の上の全面に、化学的気相堆積(CVD)法等によりポリシリコン膜を堆積する。その後、ゲート電極形成パターンを有する第5のレジストパターン(図示せず)を用いて、ポリシリコン膜及びゲート絶縁膜6をエッチングによりパターニングする。これにより、ゲート絶縁膜は、リサーフ領域2とベース領域3との接合部に跨るように形成され、少なくともパターニングされたゲート絶縁膜6の上には、ポリシリコンからなるIGBTのゲート電極7が形成される。
【0059】
次に、図8(a)に示すように、第5のレジストパターンを除去した後、ベース接続領域と対応する領域に開口部を有する第6のレジストパターン(図示せず)をマスクとして、ボロン(B+)イオンを1×1015cm−2〜5×1015cm−2程度のドーズ量で半導体基板1に注入する。その後、第6のレジストパターンを除去し、所定の熱処理を行って、不純物濃度が1×1018cm−3〜1×1020cm−3程度の高濃度のベース接続領域10を形成する。
【0060】
次に、図8(b)に示すように、エミッタ/ソース領域と対応する領域に開口部を有する第7のレジストパターン(図示せず)及びゲート電極7をマスクとして、砒素(As+)イオンを1×1015cm−2〜8×1015cm−2程度のドーズ量で半導体基板1に注入する。その後、第7のレジストパターンを除去し、所定の熱処理を行って、不純物濃度が1×1018cm−3〜1×1021cm−3程度の高濃度のエミッタ/ソース領域8を形成する。なお、ベース接続領域10とエミッタ/ソース領域8との形成順序は特に問われない。
【0061】
次に、図8(c)に示すように、CVD法により、半導体基板1の上に素子分離膜5A、5B及びゲート電極7を含む全面にわたって、SiO2膜及びBPSG膜を順次積層して層間絶縁膜11を形成する。その後、堆積した層間絶縁膜11に対して900℃の温度で熱処理を行って、層間絶縁膜11の表面を平坦化する。
【0062】
続いて、コンタクトホール形成用の開口部を有する第8のレジストパターンをマスクとして、層間絶縁膜11に対してエッチングを行って、ベース接続領域10とエミッタ/ソース領域8とを共に露出する第1のコンタクトホール11a、ゲート電極7を露出する第2のコンタクトホール11b及びコレクタ領域4を露出する第3のコンタクトホール11cを形成する。続いて、第8のレジストパターンを除去した後、例えばスパッタ法により、各コンタクトホール11a〜11cが形成された層間絶縁膜11の上に、AlSiCu等のアルミニウム(Al)を主成分とする合金膜を堆積する。このとき、各コンタクトホール11a〜11cに合金膜が充填されることにより、第1のコンタクト13a、第2のコンタクト13b及び第3のコンタクト13cがそれぞれ形成される。
【0063】
続いて、堆積した合金膜の上に、配線パターン及び電極パターンを有する第9のレジストパターンを形成し、形成した第9のレジストパターンをマスクとして合金膜をパターニングすることにより、第1のコンタクト13aと接続されたエミッタ/ソース電極13Aと、第2のコンタクト13bと接続されたゲート配線13Bと、第3のコンタクト13cと接続されたコレクタ電極13Cとが形成される。
【0064】
続いて、第9のレジストパターンを除去した後、プラズマCVD法により、配線及び電極が形成された層間絶縁膜11の上に、SiNからなる保護膜14を形成することにより、低濃度のN型のリサーフ領域2と該リサーフ領域2に形成されたP型のコレクタ領域4とを有する横型IGBT構造のパワートランジスタが得られる。
【0065】
次に、図9に示すように、半導体基板1に対して保護膜14側から、数100KeV〜数MeV程度の加速エネルギーを持つ電子線を200kGy〜1000kGy程度の照射量で照射する。その後、電子線が照射された半導体基板1を300℃〜400℃の温度でアニールすることにより、半導体基板1中に結晶欠陥を導入すると共に、該半導体基板1とゲート絶縁膜6との界面等に形成された結晶欠陥を適度に回復させる。
【0066】
ここで、図10に電子線照射量と基板抵抗との関係を測定した測定結果を示す。図10に示すように、電子線照射を行わない従来の場合と比べて、P型Siからなる半導体基板1の抵抗値が2倍から5倍になる程度の量の結晶欠陥が導入される。
【0067】
半導体基板1に電子線を照射した後には、該半導体基板1における保護膜14とは反対側の面を研削し、半導体基板1の厚さを200μm〜400μmとする(裏面研磨)。
【0068】
このように、第1の実施形態に係る第1の製造方法によると、半導体基板1に結晶欠陥を導入すると共に、その厚さを200μm以上と厚くすることによって、前述したように、特に高温下でのIGBTのオフ時における電流の立ち下がり速度を高速化することができる。
【0069】
なお、第1の製造方法においては、半導体基板1に結晶欠陥を導入する電子線の照射を半導体基板1の上面から行ったが、図11の電子線照射量とIGBTのゲートをオフ状態とした状態でのリーク電流との関係に示すように、電子線の照射により形成されたゲート絶縁膜6とベース領域3との界面の結晶欠陥は、特に高温でのIGBTのリーク電流の要因となる。
【0070】
従って、第1の製造方法の一変形例として、半導体基板1に対する電子線の照射を、半導体基板1の裏面から行って、ゲート絶縁膜6とベース領域3との界面の結晶欠陥の生成を抑制しながら、半導体基板1中に結晶欠陥を生成することにより、IGBTにおける電流の立ち下がり速度の高速化を実現し且つリーク電流を低減することができ、より高性能なIGBTを得ることができる。
【0071】
(第2の製造方法)
以下、図1のように構成された第1の実施形態に係る半導体装置の第2の製造方法について図面を参照しながら説明する。
【0072】
図12は本発明の第1の実施形態に係る半導体装置の第2の製造方法の一工程における断面構成を示している。
【0073】
第2の製造方法の第1の製造方法との相違点は、半導体基板1に導入する結晶欠陥を電子線に代えてプロトン(H+)を用いる点である。
【0074】
図12に示すように、第1の製造方法と同様に、図8(c)に示す工程により、層間絶縁膜11及び電極等を覆う保護膜14を形成した後に、半導体基板1に対して保護膜14側から、数MeV〜数十MeV程度の加速エネルギーを持つプロトン(H+)を5×1010cm−2〜1×1012cm−2程度のドーズ量で照射する。その後、プロトンが照射された半導体基板1を300℃〜400℃の温度でアニールすることにより、半導体基板1中に結晶欠陥を導入する。これにより、P型Siからなる半導体基板1には、その抵抗値が2倍から5倍になる程度の量の結晶欠陥が導入される。
【0075】
その後は、第1の製造方法と同様に、半導体基板1をその厚さが200μm〜400μmとなるように研磨する。
【0076】
このように、第2の製造方法においても、第1の製造方法と同様に、半導体基板1に結晶欠陥を導入すると共に、その厚さを200μm以上と厚くすることによって、前述したように、特に高温下でのIGBTのオフ時における電流の立ち下がり速度を高速化することができる。
【0077】
また、第2の製造方法においても、その一変形例として、半導体基板1に対するプロトンの照射を、半導体基板1の裏面から行って、ゲート絶縁膜6とベース領域3との界面の結晶欠陥の生成を抑制しながら、半導体基板1中に結晶欠陥を生成することにより、IGBTにおける電流の立ち下がり速度の高速化を実現し且つリーク電流を低減することができ、より高性能なIGBTを得ることができる。
【0078】
なお、プロトンは電子線と比べて飛程が短いため、半導体基板1の裏面から照射することにより、半導体基板1にのみ結晶欠陥を導入できるように、プロトンの飛程を調整することが電子線照射の場合と比べて容易であるため、より高性能なIGBTを得るのに適している。
【0079】
(第2の実施形態)
以下、本発明に係る第2の半導体装置について図面を参照しながら説明する。
【0080】
図13は本発明に係る半導体装置の一例であって、低濃度のリサーフ領域を有し、横型MOSFET及び横型IGBTの特性を併せ持つパワートランジスタの平面構成を示し、図14は図13のXIV−XIV線における断面構成を示し、図15は図13のXV−XV線における断面構成を示している。
【0081】
図13〜図15において、図1に示す構成要件と同一の構成要件には同一の符号を付すことにより説明を省略する。
【0082】
図13〜図15に示すように、半導体基板1の上部に選択的に形成されたN型のリサーフ領域2の上部には、ゲート電極7から離隔した部分に形成されたP型のコレクタ領域4と隣接し、且つ、不純物濃度が1×1018cm−3〜1×1020cm−3程度と高濃度のN型のドレイン領域9が形成されている。
【0083】
すなわち、図14に示す図13のXIV−XIV線における断面を含む部分は、横型のIGBT構造を持ち、図15に示す図13のXV−XV線における断面を含む部分は、横型のMOSFET構造を持つ。ここで、符号13Cは、コレクタ領域4とドレイン領域9との両方に電気的に接続されるコレクタ/ドレイン電極である。
【0084】
図16に第2の実施形態に係る半導体装置の電流電圧(I−V)特性を示す。図16からは、約2.2Vよりも低電圧側ではMOSトランジスタの動作をすることにより高速に立ち上がり、約2.2Vよりも高電圧側ではIGBTの動作をすることにより高電流を得られることが分かる。
【0085】
また、第1の実施形態と同様に、P型Siからなる半導体基板1には、そのP型不純物濃度から決まる抵抗値の2倍から4倍程度の抵抗値となるような結晶欠陥が導入されている。これにより、IGBTのオフ時の電流の立ち下がり時間を短縮することができる。すなわち、MOS動作で高速に立ち上がり、且つ急峻な立ち下がり特性を有するIGBT動作に移行することによって、低オン抵抗でさらなる高速スイッチングを行えるようになる。
【0086】
なお、第2の実施形態においても、半導体基板1のみならず、N型のリサーフ領域2とP型のベース領域3とに結晶欠陥を導入すれば、リサーフ領域2及びベース領域3においてもキャリアのライフタイムを短くすることができるため、オフ時における電流の立ち下がり速度のさらなる高速化が可能となる。
【産業上の利用可能性】
【0087】
本発明に係る半導体装置及びその製造方法は、低オン抵抗且つ高耐圧で高速スイッチングが可能な半導体装置を十分な強度を有する半導体基板により実現でき、特に横型IGBT等の電力用半導体装置等に有用である。
【図面の簡単な説明】
【0088】
【図1】本発明の第1の実施形態に係る半導体装置の一例(IGBT)を示す構成断面図である。
【図2】本発明の第1の実施形態に係る半導体装置と従来の半導体装置との電流の立ち下がり時間を比較したグラフである。
【図3】半導体装置における電流の立ち下がり時間の基板の厚さ及び温度依存性を示すグラフである。
【図4】半導体装置における電流の立ち下がり時間のコレクタ濃度及び温度依存性を示すグラフである。
【図5】本発明の第1の実施形態の一変形例に係る半導体装置(IGBT)を示す構成断面図である。
【図6】(a)〜(c)は本発明の第1の実施形態に係る半導体装置の第1の製造方法を示す工程順の断面図である。
【図7】(a)〜(c)は本発明の第1の実施形態に係る半導体装置の第1の製造方法を示す工程順の断面図である。
【図8】(a)〜(c)は本発明の第1の実施形態に係る半導体装置の第1の製造方法を示す工程順の断面図である。
【図9】本発明の第1の実施形態に係る半導体装置の第1の製造方法を示す一工程の断面図である。
【図10】P型半導体基板の抵抗値における電子線照射量依存性を示すグラフである。
【図11】IGBTのリーク電流における電子線照射量及び温度依存性を示すグラフである。
【図12】本発明の第1の実施形態に係る半導体装置の第2の製造方法を示す一工程の断面図である。
【図13】本発明の第2の実施形態に係る半導体装置の一例を示す平面図である。
【図14】図13のXIV−XIV線における断面図である。
【図15】図13のXV−XV線における断面図である。
【図16】本発明の第2の実施形態に係る半導体装置のI−V特性を示すグラフである。
【図17】従来の半導体装置を示す構成断面図である。
【符号の説明】
【0089】
1 半導体基板
2 リサーフ領域
3 ベース領域
4 コレクタ領域
5A 素子分離膜
5B 素子分離膜
6 ゲート絶縁膜
7 ゲート電極
8 エミッタ/ソース領域
9 ドレイン領域
10 ベース接続領域
11 層間絶縁膜
11a 第1のコンタクトホール
11b 第2のコンタクトホール
11c 第3のコンタクトホール
13a 第1のコンタクト
13b 第2のコンタクト
13c 第3のコンタクト
13A エミッタ/ソース電極
13B ゲート配線
13C コレクタ電極
13C コレクタ/ドレイン電極
14 保護膜
15 P型不純物層
102 第1のマスク膜
103 保護膜
104a SiO2膜
104b Si3N4膜
105 第2のマスク膜
106 第2のレジストパターン
107 第4のレジストパターン
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関し、特にスイッチング電源装置として使用され且つ主電流を繰り返し開閉する高耐圧半導体スイッチング素子である半導体装置及びその製造方法に関する。
【背景技術】
【0002】
電力変換機器又は電力制御機器等に用いられる電力用半導体装置には、電流のオンオフを切り換えるための高耐圧MOS(metal-oxide-semiconduictor)トランジスタ等のスイッチング素子が広く用いられている。しかしながら、高出力用途では電力損失を極力減少させるためにオン時の電圧降下が小さいことが必要となるため、伝導度変調作用を有する絶縁ゲートバイポーラトランジスタ(insulator gate bipolar transisitor:以下、IGBTと略す。)が適している。
【0003】
以下、従来例として、横型IGBTの構成及び動作を説明する(例えば、非特許文献1を参照。)。
【0004】
図17は従来例であって、厚さが170μmの半導体基板に形成された横型IGBTの断面構成を示している。
【0005】
図17に示すように、P型シリコン(Si)よりなる半導体基板201の上部には、N型のリサーフ(RESURF)領域202が形成され、該リサーフ領域202と隣接してP型のベース領域204が形成されている。ベース領域204の内側で且つ上部には、リサーフ領域202よりも不純物濃度が高いN型のエミッタ/ソース領域205が形成されている。また、ベース領域204の内側には、エミッタ/ソース領域205と隣接し且つベース領域204よりも不純物濃度が高いP型のコンタクト領域208が形成されている。エミッタ/ソース領域205の上からベース領域204の上及びリサーフ領域202の一部の上には、ゲート絶縁膜206を介在させたポリシリコンからなるゲート電極207が形成されており、さらにリサーフ領域202の上部には、ベース領域204と間隔をおいたP型のコレクタ領域211が形成されている。
【0006】
従来例に係る横型IGBTは、半導体基板201の厚さを170μmと薄くして、該半導体基板201の厚さ方向の抵抗を下げることにより、オフ時に裏面電極に流れるキャリアの数を増やしている。これにより、キャリアのライフタイムを制御するために導入される結晶欠陥を半導体基板201中に導入しなくてもターンオフ時間の短縮(高速化)が図られている。
【非特許文献1】第19回ISPSD(International Symposium on Power Semiconductor Devices & ICs)予稿集 P.225〜228,May 2007
【発明の開示】
【発明が解決しようとする課題】
【0007】
しかしながら、前記従来の半導体装置は、半導体基板201の厚さを薄くすることによって、該半導体基板201の強度が著しく低下するため、半導体基板201におけるゲート電極207と反対側の面上に形成される裏面電極となる金属膜を成膜する工程等において、半導体基板201が割れるおそれがあり、これを回避するには、特殊な搬送設備や工法が必要となる。また、半導体基板201の厚さはリサーフ領域202と裏面電極との間のパンチスルー耐圧を決めているため、該半導体基板201を薄くすることは、得られるドレイン耐圧の低下を招く。さらには、半導体基板201の厚さを薄くすることは、半導体基板の横方向の抵抗の上昇に繋がり、IGBTのオン抵抗が上昇するという問題もある。
【0008】
本発明は、前記従来の問題を解決し、電力用の半導体装置において、十分な基板強度を確保しつつ、低オン抵抗且つ高耐圧でスイッチング速度を向上できるようにすることを目的とする。
【課題を解決するための手段】
【0009】
前記の目的を達成するため、本発明は、半導体装置を半導体基板が持つ抵抗値の2倍以上の抵抗値となるように該半導体基板に結晶欠陥を導入する構成とする。
【0010】
具体的に、本発明に係る半導体装置は、第1導電型の半導体基板と、半導体基板の上部に形成された第2導電型のリサーフ領域と、半導体基板の上部にリサーフ領域と隣接して形成された第1導電型のベース領域と、ベース領域にリサーフ領域と離隔して形成された第2導電型のエミッタ/ソース領域と、ベース領域にエミッタ/ソース領域と隣接して形成された第1導電型のベース接続領域と、エミッタ/ソース領域の上からベース領域の上及び少なくともリサーフ領域の上にわたって形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極と、リサーフ領域にベース領域と離隔して形成された第1導電型のコレクタ領域と、半導体基板の上に形成され且つベース接続領域及びエミッタ/ソース領域と電気的に接続されたエミッタ/ソース電極とを備え、半導体基板は、該半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように結晶欠陥が導入されていることを特徴とする。
【0011】
本発明の半導体装置によると、半導体基板には該半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように結晶欠陥が導入されているため、半導体装置をオン状態からオフ状態に切り替えた際に、第1導電型の半導体基板に形成された結晶欠陥でキャリアを捕獲することができるので、電流の立ち下がり速度を高速化することができる。
【0012】
本発明の半導体装置は、リサーフ領域にベース領域と離隔して形成された第2導電型のドレイン領域と、コレクタ領域及びドレイン領域と電気的に接続されたコレクタ/ドレイン電極をさらに備えていることが好ましい。
【0013】
このようにすると、半導体装置に流れるコレクタ電流が比較的小さい場合には、本発明の半導体装置にMOSFET(metal-oxide-semiconduictor field effct transisitor)の動作をさせることができる。また、コレクタ電流が大きくなると、本発明の半導体装置にIGBTの動作をさせることができるため、1つの半導体装置でMOSFET及びIGBTの二種類を使い分けることができる。MOSFETはその特性上オンオフ速度が速く、IGBTはMOSFETと比べて立ち下がり速度が遅いという特性を持つが、ドレイン領域を備えた本発明によると、IGBTをオフ状態とした際に、半導体基板中に形成された結晶欠陥でキャリアを捕獲することによって、電流の立ち下がり速度を高速化することができる。すなわち、低電流領域から高電流領域までの全域にわたってスイッチング損失を低減できる半導体装置を実現することができる。
【0014】
本発明の半導体装置において、半導体基板の厚さは、200μm以上であることが好ましい。
【0015】
このようにすると、半導体基板に導入された結晶欠陥の総量が多くなるため、捕獲できるキャリアの量が増えるので、IGBT動作でのオフ時の立ち下がりをより高速に行えるようになる。また、第1導電型の半導体基板が厚いことは、第2導電型のリサーフ領域と裏面電極との間のパンチスルーを抑制する作用があるため、より高いコレクタ耐圧を有する半導体装置を実現することができる。その上、半導体基板の横方向の抵抗を低減できるため、オン時の抵抗を低減することもできる。さらには、半導体基板を取り扱う際にも十分な強度を有する厚さを有しているため、該半導体基板が割れる危険性を極めて小さくすることができる。
【0016】
本発明の半導体装置において、リサーフ領域及びベース領域は、半導体基板と同様に結晶欠陥が導入されていることが好ましい。
【0017】
このようにすると、リサーフ領域及びベース領域中においてもキャリアが結晶欠陥に捕獲されるため、電流の立ち下がり速度のさらなる高速化を図ることができる。
【0018】
本発明の半導体装置において、リサーフ領域及びベース領域を含む半導体基板の厚さは、205μm以上であることが好ましい。
【0019】
このようにすると、リサーフ領域を除く半導体基板の厚さだけで200μm以上を確保できるため、より高耐圧化が図られる。
【0020】
本発明の半導体装置において、コレクタ領域の不純物濃度は、ベース接続領域の不純物濃度よりも低濃度であることが好ましい。
【0021】
一般に、半導体装置に生じるラッチアップを防止するには、ベース領域の接続抵抗を低くすることが望ましいことから、ベース接続領域は高濃度に設定する必要がある。これに対し、コレクタ領域はIGBTの場合はオン状態で正孔の注入源となるため、コレクタ領域を低濃度とすることによって余剰キャリアの生成が抑制されるので、IGBTのオフ時の立ち下がり速度の高速化が可能となる。
【0022】
本発明に係る第1の半導体装置の製造方法は、第1導電型の半導体基板の上部に、第2導電型のリサーフ領域を選択的に形成する工程と、半導体基板の上部に、リサーフ領域と隣接して第1導電型のベース領域を形成する工程と、リサーフ領域の一部及びベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、ベース領域の上部にゲート電極と隣接して第2導電型のエミッタ/ソース領域を形成する工程と、ベース領域の上部にエミッタ/ソース領域に隣接して第1導電型のベース接続領域を形成する工程と、リサーフ領域にベース領域と離隔して第1導電型のコレクタ領域を形成する工程と、半導体基板の上にベース接続領域及びエミッタ/ソース領域と電気的に接続するようにエミッタ/ソース電極を形成する工程と、半導体基板に電子線を照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように、半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする。
【0023】
第1の半導体装置の製造方法によると、半導体基板に電子線を照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように半導体基板に結晶欠陥を導入するため、半導体装置がオン状態からオフ状態に切り替わった際に、この結晶欠陥がキャリアを捕獲するので、電流の立ち下がり速度を高速化することができ、その結果、高速なスイッチング動作が可能な半導体装置を実現することができる。
【0024】
第1の半導体装置の製造方法において、結晶欠陥を導入する工程は、半導体基板におけるリサーフ領域と反対側の面から電子線を照射することが好ましい。
【0025】
このようにすると、半導体基板の上部に形成されたベース領域とその上のゲート絶縁膜との界面に結晶欠陥が生成されることを抑制できるため、ベース領域とゲート絶縁膜との界面の結晶欠陥に起因するリーク電流を抑えることができる。
【0026】
本発明に係る第2の半導体装置の製造方法は、第1導電型の半導体基板の上部に、第2導電型のリサーフ領域を選択的に形成する工程と、半導体基板の上部に、リサーフ領域と隣接して第1導電型のベース領域を形成する工程と、リサーフ領域の一部及びベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、ベース領域の上部にゲート電極と隣接して第2導電型のエミッタ/ソース領域を形成する工程と、ベース領域の上部にエミッタ/ソース領域に隣接して第1導電型のベース接続領域を形成する工程と、リサーフ領域にベース領域と離隔して第1導電型のコレクタ領域を形成する工程と、半導体基板の上にベース接続領域及びエミッタ/ソース領域と電気的に接続するようにエミッタ/ソース電極を形成する工程と、半導体基板にプロトンを照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように、半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする。
【0027】
第2の半導体装置の製造方法によると、半導体基板にプロトンを照射することにより、半導体基板の抵抗値が半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように半導体基板に結晶欠陥を導入するため、半導体装置がオン状態からオフ状態に切り替わった際に、この結晶欠陥がキャリアを捕獲するので、電流の立ち下がり速度を高速化することができ、その結果、高速なスイッチング動作が可能な半導体装置を実現することができる。その上、プロトンを用いると、半導体基板の厚さの範囲内でプロトンの飛程の調整が可能であるため、半導体基板の所望の深さに注入量のピークを設定することにより、半導体基板の内部にのみ結晶欠陥を生成することが可能となる。
【0028】
第2の半導体装置の製造方法において、結晶欠陥を導入する工程は、半導体基板におけるリサーフ領域と反対側の面からプロトンを照射することが好ましい。
【0029】
このようにすると、半導体基板の上部に形成されたベース領域とゲート絶縁膜との界面にまでプロトンを到達させることなく、半導体基板の内部に結晶欠陥を導入できるため、ベース領域とゲート絶縁膜との界面におけるプロトンの照射欠陥に起因するリーク電流を抑えることができる。
【0030】
第1又は第2の半導体装置の製造方法は、リサーフ領域に、コレクタ領域と隣接して第2導電型のドレイン領域を形成する工程をさらに備えていることが好ましい。
【0031】
このようにすると、1つの半導体装置でMOSFET及びIGBTの二種類を使い分けることができる。
【発明の効果】
【0032】
本発明に係る半導体装置及びその製造方法によると、低オン抵抗且つ高耐圧で高速スイッチングが可能な半導体装置を十分な強度を有する半導体基板により実現することができる。
【発明を実施するための最良の形態】
【0033】
(第1の実施形態)
本発明に係る第1の半導体装置について図面を参照しながら説明する。
【0034】
図1は本発明に係る半導体装置の一例であって、低濃度のリサーフ(RESURF:reduced surface field)領域を有する横型IGBT構造を採るパワートランジスタの断面構成を示している。
【0035】
図1に示すように、不純物濃度が1×1014cm−3程度で、厚さが200μm〜400μmのP型シリコン(Si)からなる半導体基板1には、不純物濃度が1×1016cm−3〜5×1016cm−3程度で、その表面から深さが3μm〜5μm程度の領域にN型不純物層であるリサーフ領域2が形成され、リサーフ領域2と隣接して不純物濃度が1×1017cm−3程度のP型不純物層であるベース領域3が形成されている。
【0036】
リサーフ領域2におけるベース領域3から離隔した領域には、不純物濃度が2×1016cm−3〜1×1017cm−3程度のP型不純物層であるコレクタ領域4が選択的に形成されている。
【0037】
ベース領域3には、リサーフ領域2から離隔した領域に酸化シリコン(SiO2)からなる素子分離膜5Aが形成され、リサーフ領域2には、ベース領域3との接合部及びコレクタ領域4を除く領域にSiO2からなる素子分離膜5Bが形成されている。
【0038】
半導体基板1におけるリサーフ領域2とベース領域3との接合部には該接合部に跨って酸化シリコン(SiO2)からなるゲート絶縁膜6が形成され、該ゲート絶縁膜6の上には、ポリシリコンからなるゲート電極7が形成されている。なお、ゲート電極7はポリシリコンに限られず、シリサイドゲート又はメタルゲートを用いることができる。
【0039】
また、ベース領域3には、不純物濃度が1×1018cm−3〜1×1020cm−3程度の高濃度のN型拡散層であるエミッタ/ソース領域8がゲート絶縁膜7の端部と接するように形成されている。さらにベース領域3には、エミッタ/ソース領域8と隣接して、不純物濃度が1×1018cm−3〜1×1019cm−3程度の高濃度のP型拡散層であるベース接続領域10が形成されている。
【0040】
素子分離膜5A、5B及びゲート電極7を含め半導体基板1の上には、例えば、後述するゲート配線とエミッタ/ソース電極とを分離するSiO2とBPSG(boro-phspho-silicate glass)との積層膜からなる層間絶縁膜11が形成されている。層間絶縁膜11には、エミッタ/ソース領域8及びベース接続領域10が共に電気的に接続される第1のコンタクト13aと、ゲート電極7と電気的に接続される第2のコンタクト13bと、コレクタ領域4と電気的に接続される第3のコンタクト13cとが形成されている。
【0041】
層間絶縁膜11の上には、それぞれアルミニウム合金からなり、第1のコンタクト13aと接続されたエミッタ/ソース電極13Aと、第2のコンタクト13bと接続されたゲート配線13Bと、第3のコンタクト13cと接続されたコレクタ電極13Cとが形成されている。
【0042】
層間絶縁膜11の上には、エミッタ/ソース電極13A、ゲート配線13B及びコレクタ電極13Cを覆うように、Si3N4からなる保護膜(パッシベーション膜)14が形成され、横型IGBTを構成している。
【0043】
本発明の特徴として、P型Siからなる半導体基板1には、添加されたP型不純物濃度により決定される抵抗値の2倍から4倍程度の抵抗値となるように、結晶欠陥が導入されている。
【0044】
図2の電子線照射なし(△)に示すように、一般に、結晶欠陥が導入されていないIGBTをオン状態からオフ状態とした際の電流の立ち下がり時間は、キャリアの移動度に依存する。このため、従来の電流の立ち下がり時間(△)は、高温になる程長くなる傾向を示す。これに対し、本発明(○)においては、半導体基板に結晶欠陥を導入してキャリアのライフタイムを短くしているため、図2の電流の立ち下がり時間(○)に示すように、特に高温側で短くすることができる。
【0045】
さらに、本願発明者らは、P型Siからなる半導体基板1に結晶欠陥を導入して、高温下での立ち下がり時間を短縮する場合において、図3に示すように、半導体基板1の厚さを200μm以上に厚くすることにより、キャリアの捕獲中心となる結晶欠陥の総量を増やすことが、立ち下がり速度のさらなる高速化に有効であることを見出した。
【0046】
横型IGBTにおいて、半導体基板1の厚さを厚くすることは、まず、コレクタ耐圧の高耐圧化に有利である。すなわち、横型IGBTのコレクタ耐圧はリサーフ領域2の横方向(基板面に平行な方向)の長さで決まるが、半導体基板1の厚さが薄くなると、リサーフ領域2と裏面電極(半導体基板1のゲート電極7と反対側の面に形成される電極)との間隔が小さくなるため、パンチスルーによって耐圧の低下を起こすおそれがある。従って、本発明のように、半導体基板1の厚さを200μm以上とすれば、1200V程度の耐圧でもパンチスルーが生じるおそれがない。
【0047】
その上、半導体基板1の厚さを200μm以上とすれば、横型IGBTの製造が容易となるという効果もある。すなわち、半導体基板1の厚さを200μm以上とすれば、半導体基板1を取り扱う際に十分な基板強度を確保できる。このため、半導体基板1の裏面に金属膜を蒸着するような素子形成後の工程において、該半導体基板1を破損する等の危険性を回避することができるので、製造歩留まりの向上を図ることができる。
【0048】
なお、第1の実施形態においては、半導体基板1に対してのみ結晶欠陥が導入された例を説明したが、結晶欠陥の導入は半導体基板1に限られず、N型のリサーフ領域2とP型のベース領域3とに対しても結晶欠陥を導入すれば、リサーフ領域2及びベース領域3においてもキャリアのライフタイムを短くすることができるため、IGBTのオフ時における電流の立ち下がり速度のさらなる高速化が図れる。
【0049】
また、IGBTは、寄生サイリスタ動作に起因するラッチアップを起こしやすい素子であり、このラッチアップを防止するには、P型のベース領域3の接続抵抗をできるだけ低減して該ベース領域3の電位の上昇を抑制することが望まれる。従って、P型のベース接続領域10の不純物濃度は、前述のように1×1019cm−3程度の高濃度とする。これに対し、P型のコレクタ領域4はIGBTがオン状態の時の正孔の注入源となるため、図4に示すように、不純物濃度を1×1017cm−3程度又はそれ以下の低濃度として、余剰キャリアの生成を抑制することにより、電流の立ち下がり速度の高速化を図ることが可能となる。
【0050】
なお、図1には、単純なリサーフ構造を有する半導体装置を示したが、図5の一変形例に示すように、N型のリサーフ領域2の内部、すなわちリサーフ領域2における素子分離膜5Bの直下の領域に、不純物濃度が2×1016cm−3〜1×1017cm−3程度に形成されたP型不純物層15を設けてもよい。このように、N型のリサーフ領域2の一部をP型不純物層15とP型の半導体基板1とにより上下から挟むことによって、リサーフ領域2を空乏化しやすくなる。これにより、図1に示した半導体装置と同一の耐圧が得られるリサーフ領域2の不純物濃度を図1の場合よりも高くすることができる。このため、IGBTをオフ状態とした場合のリサーフ領域2内での正孔の消失時間を短くできるので、電流の立ち下がり速度をさらに高速化することができる。
【0051】
(第1の製造方法)
以下、図1のように構成された第1の実施形態に係る半導体装置の第1の製造方法について図面を参照しながら説明する。
【0052】
図6(a)〜図6(c)、図7(a)〜図7(c)、図8(a)〜図8(c)及び図9は本発明の第1の実施形態に係る半導体装置の第1の製造方法の工程順の断面構成を示している。
【0053】
まず、図6(a)に示すように、厚さが500μm〜650μm程度で、不純物濃度が1×1014cm−3程度のP型Siからなる半導体基板1の上に、SiO2からなる第1のマスク膜102を形成した後、第1のマスク膜102の上に、リサーフ領域と対応する領域に開口部を有する第1のレジストパターン(図示せず)を形成する。続いて、第1のレジストパターンをマスクとして第1のマスク膜102をエッチングし、その後、第1のレジストパターンを除去することにより、所望の第1のマスク膜102を形成する。続いて、第1のマスク膜102をマスクとして、リン(P+)イオンを1×1012cm−2〜1×1013cm−2程度のドーズ量で半導体基板1に注入する。ここでは、半導体基板1の表面を保護するために、リサーフ領域と対応する領域に、SiO2からなる薄い保護膜103を形成している。
【0054】
次に、図6(b)に示すように、リンイオンが注入された半導体基板1に対して1200℃程度の窒素雰囲気で3時間から6時間程度の熱処理を行ってリンイオンを拡散することにより、深さが5μm程度で不純物濃度が1×1016cm−3〜5×1016cm−3程度のN型のリサーフ領域2を形成する。
【0055】
次に、図6(c)に示すように、半導体基板1の上の全面に、SiO2膜104a及びSi3N4膜104bからなる第2のマスク膜105を形成する。その後、第2のマスク膜105の上に、コレクタ領域と対応する領域に開口部を有する第2のレジストパターン106を形成する。続いて、第2のレジストパターン106をマスクとして、ボロン(B+)イオンを1×1013cm−2〜5×1013cm−2程度のドーズ量で且つ第2のマスク膜105を貫通するように半導体基板1に注入する。
【0056】
次に、図7(a)に示すように、第2のレジストパターン106を除去した後、素子分離膜の形成領域に開口部を有する第3のレジストパターンにより、第2のマスク膜105をパターニングする。続いて、パターニングされた第2のマスク膜105を含む半導体基板1の上に、ベース領域と対応する領域に開口部を有する第4のレジストパターン107を形成する。続いて、第4のレジストパターン107をマスクとして、ボロン(B+)イオンを2×1012cm−2〜5×1012cm−2程度のドーズ量で且つ第2のマスク膜105を貫通するように半導体基板1に注入する。
【0057】
次に、図7(b)に示すように、第4のレジストパターン107を除去した後、ボロンイオンが注入された半導体基板1を酸化性雰囲気で熱酸化する。その後、第2のマスク膜105を除去する。これにより、素子分離膜5A、5Bが形成されると共に、図6(c))及び図7(a)で示す工程で注入されたボロンイオンがそれぞれ拡散され、不純物濃度が2×1016cm−3〜1×1018cm−3程度のベース領域3及びコレクタ領域4が形成される。
【0058】
次に、図7(c)に示すように、素子分離膜5A、5Bが形成された半導体基板1の表面に、熱酸化法等によりSiO2からなるゲート絶縁膜6を形成する。続いて、半導体基板1の上の全面に、化学的気相堆積(CVD)法等によりポリシリコン膜を堆積する。その後、ゲート電極形成パターンを有する第5のレジストパターン(図示せず)を用いて、ポリシリコン膜及びゲート絶縁膜6をエッチングによりパターニングする。これにより、ゲート絶縁膜は、リサーフ領域2とベース領域3との接合部に跨るように形成され、少なくともパターニングされたゲート絶縁膜6の上には、ポリシリコンからなるIGBTのゲート電極7が形成される。
【0059】
次に、図8(a)に示すように、第5のレジストパターンを除去した後、ベース接続領域と対応する領域に開口部を有する第6のレジストパターン(図示せず)をマスクとして、ボロン(B+)イオンを1×1015cm−2〜5×1015cm−2程度のドーズ量で半導体基板1に注入する。その後、第6のレジストパターンを除去し、所定の熱処理を行って、不純物濃度が1×1018cm−3〜1×1020cm−3程度の高濃度のベース接続領域10を形成する。
【0060】
次に、図8(b)に示すように、エミッタ/ソース領域と対応する領域に開口部を有する第7のレジストパターン(図示せず)及びゲート電極7をマスクとして、砒素(As+)イオンを1×1015cm−2〜8×1015cm−2程度のドーズ量で半導体基板1に注入する。その後、第7のレジストパターンを除去し、所定の熱処理を行って、不純物濃度が1×1018cm−3〜1×1021cm−3程度の高濃度のエミッタ/ソース領域8を形成する。なお、ベース接続領域10とエミッタ/ソース領域8との形成順序は特に問われない。
【0061】
次に、図8(c)に示すように、CVD法により、半導体基板1の上に素子分離膜5A、5B及びゲート電極7を含む全面にわたって、SiO2膜及びBPSG膜を順次積層して層間絶縁膜11を形成する。その後、堆積した層間絶縁膜11に対して900℃の温度で熱処理を行って、層間絶縁膜11の表面を平坦化する。
【0062】
続いて、コンタクトホール形成用の開口部を有する第8のレジストパターンをマスクとして、層間絶縁膜11に対してエッチングを行って、ベース接続領域10とエミッタ/ソース領域8とを共に露出する第1のコンタクトホール11a、ゲート電極7を露出する第2のコンタクトホール11b及びコレクタ領域4を露出する第3のコンタクトホール11cを形成する。続いて、第8のレジストパターンを除去した後、例えばスパッタ法により、各コンタクトホール11a〜11cが形成された層間絶縁膜11の上に、AlSiCu等のアルミニウム(Al)を主成分とする合金膜を堆積する。このとき、各コンタクトホール11a〜11cに合金膜が充填されることにより、第1のコンタクト13a、第2のコンタクト13b及び第3のコンタクト13cがそれぞれ形成される。
【0063】
続いて、堆積した合金膜の上に、配線パターン及び電極パターンを有する第9のレジストパターンを形成し、形成した第9のレジストパターンをマスクとして合金膜をパターニングすることにより、第1のコンタクト13aと接続されたエミッタ/ソース電極13Aと、第2のコンタクト13bと接続されたゲート配線13Bと、第3のコンタクト13cと接続されたコレクタ電極13Cとが形成される。
【0064】
続いて、第9のレジストパターンを除去した後、プラズマCVD法により、配線及び電極が形成された層間絶縁膜11の上に、SiNからなる保護膜14を形成することにより、低濃度のN型のリサーフ領域2と該リサーフ領域2に形成されたP型のコレクタ領域4とを有する横型IGBT構造のパワートランジスタが得られる。
【0065】
次に、図9に示すように、半導体基板1に対して保護膜14側から、数100KeV〜数MeV程度の加速エネルギーを持つ電子線を200kGy〜1000kGy程度の照射量で照射する。その後、電子線が照射された半導体基板1を300℃〜400℃の温度でアニールすることにより、半導体基板1中に結晶欠陥を導入すると共に、該半導体基板1とゲート絶縁膜6との界面等に形成された結晶欠陥を適度に回復させる。
【0066】
ここで、図10に電子線照射量と基板抵抗との関係を測定した測定結果を示す。図10に示すように、電子線照射を行わない従来の場合と比べて、P型Siからなる半導体基板1の抵抗値が2倍から5倍になる程度の量の結晶欠陥が導入される。
【0067】
半導体基板1に電子線を照射した後には、該半導体基板1における保護膜14とは反対側の面を研削し、半導体基板1の厚さを200μm〜400μmとする(裏面研磨)。
【0068】
このように、第1の実施形態に係る第1の製造方法によると、半導体基板1に結晶欠陥を導入すると共に、その厚さを200μm以上と厚くすることによって、前述したように、特に高温下でのIGBTのオフ時における電流の立ち下がり速度を高速化することができる。
【0069】
なお、第1の製造方法においては、半導体基板1に結晶欠陥を導入する電子線の照射を半導体基板1の上面から行ったが、図11の電子線照射量とIGBTのゲートをオフ状態とした状態でのリーク電流との関係に示すように、電子線の照射により形成されたゲート絶縁膜6とベース領域3との界面の結晶欠陥は、特に高温でのIGBTのリーク電流の要因となる。
【0070】
従って、第1の製造方法の一変形例として、半導体基板1に対する電子線の照射を、半導体基板1の裏面から行って、ゲート絶縁膜6とベース領域3との界面の結晶欠陥の生成を抑制しながら、半導体基板1中に結晶欠陥を生成することにより、IGBTにおける電流の立ち下がり速度の高速化を実現し且つリーク電流を低減することができ、より高性能なIGBTを得ることができる。
【0071】
(第2の製造方法)
以下、図1のように構成された第1の実施形態に係る半導体装置の第2の製造方法について図面を参照しながら説明する。
【0072】
図12は本発明の第1の実施形態に係る半導体装置の第2の製造方法の一工程における断面構成を示している。
【0073】
第2の製造方法の第1の製造方法との相違点は、半導体基板1に導入する結晶欠陥を電子線に代えてプロトン(H+)を用いる点である。
【0074】
図12に示すように、第1の製造方法と同様に、図8(c)に示す工程により、層間絶縁膜11及び電極等を覆う保護膜14を形成した後に、半導体基板1に対して保護膜14側から、数MeV〜数十MeV程度の加速エネルギーを持つプロトン(H+)を5×1010cm−2〜1×1012cm−2程度のドーズ量で照射する。その後、プロトンが照射された半導体基板1を300℃〜400℃の温度でアニールすることにより、半導体基板1中に結晶欠陥を導入する。これにより、P型Siからなる半導体基板1には、その抵抗値が2倍から5倍になる程度の量の結晶欠陥が導入される。
【0075】
その後は、第1の製造方法と同様に、半導体基板1をその厚さが200μm〜400μmとなるように研磨する。
【0076】
このように、第2の製造方法においても、第1の製造方法と同様に、半導体基板1に結晶欠陥を導入すると共に、その厚さを200μm以上と厚くすることによって、前述したように、特に高温下でのIGBTのオフ時における電流の立ち下がり速度を高速化することができる。
【0077】
また、第2の製造方法においても、その一変形例として、半導体基板1に対するプロトンの照射を、半導体基板1の裏面から行って、ゲート絶縁膜6とベース領域3との界面の結晶欠陥の生成を抑制しながら、半導体基板1中に結晶欠陥を生成することにより、IGBTにおける電流の立ち下がり速度の高速化を実現し且つリーク電流を低減することができ、より高性能なIGBTを得ることができる。
【0078】
なお、プロトンは電子線と比べて飛程が短いため、半導体基板1の裏面から照射することにより、半導体基板1にのみ結晶欠陥を導入できるように、プロトンの飛程を調整することが電子線照射の場合と比べて容易であるため、より高性能なIGBTを得るのに適している。
【0079】
(第2の実施形態)
以下、本発明に係る第2の半導体装置について図面を参照しながら説明する。
【0080】
図13は本発明に係る半導体装置の一例であって、低濃度のリサーフ領域を有し、横型MOSFET及び横型IGBTの特性を併せ持つパワートランジスタの平面構成を示し、図14は図13のXIV−XIV線における断面構成を示し、図15は図13のXV−XV線における断面構成を示している。
【0081】
図13〜図15において、図1に示す構成要件と同一の構成要件には同一の符号を付すことにより説明を省略する。
【0082】
図13〜図15に示すように、半導体基板1の上部に選択的に形成されたN型のリサーフ領域2の上部には、ゲート電極7から離隔した部分に形成されたP型のコレクタ領域4と隣接し、且つ、不純物濃度が1×1018cm−3〜1×1020cm−3程度と高濃度のN型のドレイン領域9が形成されている。
【0083】
すなわち、図14に示す図13のXIV−XIV線における断面を含む部分は、横型のIGBT構造を持ち、図15に示す図13のXV−XV線における断面を含む部分は、横型のMOSFET構造を持つ。ここで、符号13Cは、コレクタ領域4とドレイン領域9との両方に電気的に接続されるコレクタ/ドレイン電極である。
【0084】
図16に第2の実施形態に係る半導体装置の電流電圧(I−V)特性を示す。図16からは、約2.2Vよりも低電圧側ではMOSトランジスタの動作をすることにより高速に立ち上がり、約2.2Vよりも高電圧側ではIGBTの動作をすることにより高電流を得られることが分かる。
【0085】
また、第1の実施形態と同様に、P型Siからなる半導体基板1には、そのP型不純物濃度から決まる抵抗値の2倍から4倍程度の抵抗値となるような結晶欠陥が導入されている。これにより、IGBTのオフ時の電流の立ち下がり時間を短縮することができる。すなわち、MOS動作で高速に立ち上がり、且つ急峻な立ち下がり特性を有するIGBT動作に移行することによって、低オン抵抗でさらなる高速スイッチングを行えるようになる。
【0086】
なお、第2の実施形態においても、半導体基板1のみならず、N型のリサーフ領域2とP型のベース領域3とに結晶欠陥を導入すれば、リサーフ領域2及びベース領域3においてもキャリアのライフタイムを短くすることができるため、オフ時における電流の立ち下がり速度のさらなる高速化が可能となる。
【産業上の利用可能性】
【0087】
本発明に係る半導体装置及びその製造方法は、低オン抵抗且つ高耐圧で高速スイッチングが可能な半導体装置を十分な強度を有する半導体基板により実現でき、特に横型IGBT等の電力用半導体装置等に有用である。
【図面の簡単な説明】
【0088】
【図1】本発明の第1の実施形態に係る半導体装置の一例(IGBT)を示す構成断面図である。
【図2】本発明の第1の実施形態に係る半導体装置と従来の半導体装置との電流の立ち下がり時間を比較したグラフである。
【図3】半導体装置における電流の立ち下がり時間の基板の厚さ及び温度依存性を示すグラフである。
【図4】半導体装置における電流の立ち下がり時間のコレクタ濃度及び温度依存性を示すグラフである。
【図5】本発明の第1の実施形態の一変形例に係る半導体装置(IGBT)を示す構成断面図である。
【図6】(a)〜(c)は本発明の第1の実施形態に係る半導体装置の第1の製造方法を示す工程順の断面図である。
【図7】(a)〜(c)は本発明の第1の実施形態に係る半導体装置の第1の製造方法を示す工程順の断面図である。
【図8】(a)〜(c)は本発明の第1の実施形態に係る半導体装置の第1の製造方法を示す工程順の断面図である。
【図9】本発明の第1の実施形態に係る半導体装置の第1の製造方法を示す一工程の断面図である。
【図10】P型半導体基板の抵抗値における電子線照射量依存性を示すグラフである。
【図11】IGBTのリーク電流における電子線照射量及び温度依存性を示すグラフである。
【図12】本発明の第1の実施形態に係る半導体装置の第2の製造方法を示す一工程の断面図である。
【図13】本発明の第2の実施形態に係る半導体装置の一例を示す平面図である。
【図14】図13のXIV−XIV線における断面図である。
【図15】図13のXV−XV線における断面図である。
【図16】本発明の第2の実施形態に係る半導体装置のI−V特性を示すグラフである。
【図17】従来の半導体装置を示す構成断面図である。
【符号の説明】
【0089】
1 半導体基板
2 リサーフ領域
3 ベース領域
4 コレクタ領域
5A 素子分離膜
5B 素子分離膜
6 ゲート絶縁膜
7 ゲート電極
8 エミッタ/ソース領域
9 ドレイン領域
10 ベース接続領域
11 層間絶縁膜
11a 第1のコンタクトホール
11b 第2のコンタクトホール
11c 第3のコンタクトホール
13a 第1のコンタクト
13b 第2のコンタクト
13c 第3のコンタクト
13A エミッタ/ソース電極
13B ゲート配線
13C コレクタ電極
13C コレクタ/ドレイン電極
14 保護膜
15 P型不純物層
102 第1のマスク膜
103 保護膜
104a SiO2膜
104b Si3N4膜
105 第2のマスク膜
106 第2のレジストパターン
107 第4のレジストパターン
【特許請求の範囲】
【請求項1】
第1導電型の半導体基板と、
前記半導体基板の上部に形成された第2導電型のリサーフ領域と、
前記半導体基板の上部に前記リサーフ領域と隣接して形成された第1導電型のベース領域と、
前記ベース領域に前記リサーフ領域と離隔して形成された第2導電型のエミッタ/ソース領域と、
前記ベース領域に前記エミッタ/ソース領域と隣接して形成された第1導電型のベース接続領域と、
前記エミッタ/ソース領域の上から前記ベース領域の上及び少なくとも前記リサーフ領域の上にわたって形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記リサーフ領域に前記ベース領域と離隔して形成された第1導電型のコレクタ領域と、
前記半導体基板の上に形成され且つ前記ベース接続領域及びエミッタ/ソース領域と電気的に接続されたエミッタ/ソース電極とを備え、
前記半導体基板は、該半導体基板の抵抗値が前記半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように結晶欠陥が導入されていることを特徴とする半導体装置。
【請求項2】
前記リサーフ領域に前記ベース領域と離隔して形成された第2導電型のドレイン領域と、
前記コレクタ領域及びドレイン領域と電気的に接続されたコレクタ/ドレイン電極をさらに備えていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記半導体基板の厚さは、200μm以上であることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記リサーフ領域及びベース領域は、前記半導体基板と同様に結晶欠陥が導入されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
【請求項5】
前記リサーフ領域及びベース領域を含む前記半導体基板の厚さは、205μm以上であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
【請求項6】
前記コレクタ領域の不純物濃度は、前記ベース接続領域の不純物濃度よりも低濃度であることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
【請求項7】
第1導電型の半導体基板の上部に、第2導電型のリサーフ領域を選択的に形成する工程と、
前記半導体基板の上部に、前記リサーフ領域と隣接して第1導電型のベース領域を形成する工程と、
前記リサーフ領域の一部及び前記ベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、
前記ベース領域の上部に、前記ゲート電極と隣接して第2導電型のエミッタ/ソース領域を形成する工程と、
前記ベース領域の上部に、前記エミッタ/ソース領域に隣接して第1導電型のベース接続領域を形成する工程と、
前記リサーフ領域に前記ベース領域と離隔して第1導電型のコレクタ領域を形成する工程と、
前記半導体基板の上に、前記ベース接続領域及びエミッタ/ソース領域と電気的に接続するようにエミッタ/ソース電極を形成する工程と、
前記半導体基板に電子線を照射することにより、前記半導体基板の抵抗値が前記半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように、前記半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項8】
前記結晶欠陥を導入する工程は、前記半導体基板における前記リサーフ領域と反対側の面から電子線を照射することを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
第1導電型の半導体基板の上部に、第2導電型のリサーフ領域を選択的に形成する工程と、
前記半導体基板の上部に、前記リサーフ領域と隣接して第1導電型のベース領域を形成する工程と、
前記リサーフ領域の一部及び前記ベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、
前記ベース領域の上部に、前記ゲート電極と隣接して第2導電型のエミッタ/ソース領域を形成する工程と、
前記ベース領域の上部に、前記エミッタ/ソース領域に隣接して第1導電型のベース接続領域を形成する工程と、
前記リサーフ領域に前記ベース領域と離隔して第1導電型のコレクタ領域を形成する工程と、
前記半導体基板の上に、前記ベース接続領域及びエミッタ/ソース領域と電気的に接続するようにエミッタ/ソース電極を形成する工程と、
前記半導体基板にプロトンを照射することにより、前記半導体基板の抵抗値が前記半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように、前記半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項10】
前記結晶欠陥を導入する工程は、前記半導体基板における前記リサーフ領域と反対側の面からプロトンを照射することを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記リサーフ領域に、前記コレクタ領域と隣接して第2導電型のドレイン領域を形成する工程をさらに備えていることを特徴とする請求項7〜10のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
第1導電型の半導体基板と、
前記半導体基板の上部に形成された第2導電型のリサーフ領域と、
前記半導体基板の上部に前記リサーフ領域と隣接して形成された第1導電型のベース領域と、
前記ベース領域に前記リサーフ領域と離隔して形成された第2導電型のエミッタ/ソース領域と、
前記ベース領域に前記エミッタ/ソース領域と隣接して形成された第1導電型のベース接続領域と、
前記エミッタ/ソース領域の上から前記ベース領域の上及び少なくとも前記リサーフ領域の上にわたって形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記リサーフ領域に前記ベース領域と離隔して形成された第1導電型のコレクタ領域と、
前記半導体基板の上に形成され且つ前記ベース接続領域及びエミッタ/ソース領域と電気的に接続されたエミッタ/ソース電極とを備え、
前記半導体基板は、該半導体基板の抵抗値が前記半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように結晶欠陥が導入されていることを特徴とする半導体装置。
【請求項2】
前記リサーフ領域に前記ベース領域と離隔して形成された第2導電型のドレイン領域と、
前記コレクタ領域及びドレイン領域と電気的に接続されたコレクタ/ドレイン電極をさらに備えていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記半導体基板の厚さは、200μm以上であることを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記リサーフ領域及びベース領域は、前記半導体基板と同様に結晶欠陥が導入されていることを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
【請求項5】
前記リサーフ領域及びベース領域を含む前記半導体基板の厚さは、205μm以上であることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
【請求項6】
前記コレクタ領域の不純物濃度は、前記ベース接続領域の不純物濃度よりも低濃度であることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
【請求項7】
第1導電型の半導体基板の上部に、第2導電型のリサーフ領域を選択的に形成する工程と、
前記半導体基板の上部に、前記リサーフ領域と隣接して第1導電型のベース領域を形成する工程と、
前記リサーフ領域の一部及び前記ベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、
前記ベース領域の上部に、前記ゲート電極と隣接して第2導電型のエミッタ/ソース領域を形成する工程と、
前記ベース領域の上部に、前記エミッタ/ソース領域に隣接して第1導電型のベース接続領域を形成する工程と、
前記リサーフ領域に前記ベース領域と離隔して第1導電型のコレクタ領域を形成する工程と、
前記半導体基板の上に、前記ベース接続領域及びエミッタ/ソース領域と電気的に接続するようにエミッタ/ソース電極を形成する工程と、
前記半導体基板に電子線を照射することにより、前記半導体基板の抵抗値が前記半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように、前記半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項8】
前記結晶欠陥を導入する工程は、前記半導体基板における前記リサーフ領域と反対側の面から電子線を照射することを特徴とする請求項7に記載の半導体装置の製造方法。
【請求項9】
第1導電型の半導体基板の上部に、第2導電型のリサーフ領域を選択的に形成する工程と、
前記半導体基板の上部に、前記リサーフ領域と隣接して第1導電型のベース領域を形成する工程と、
前記リサーフ領域の一部及び前記ベース領域の一部の上に跨るようにゲート絶縁膜及びゲート電極を順次積層し且つ選択的に形成する工程と、
前記ベース領域の上部に、前記ゲート電極と隣接して第2導電型のエミッタ/ソース領域を形成する工程と、
前記ベース領域の上部に、前記エミッタ/ソース領域に隣接して第1導電型のベース接続領域を形成する工程と、
前記リサーフ領域に前記ベース領域と離隔して第1導電型のコレクタ領域を形成する工程と、
前記半導体基板の上に、前記ベース接続領域及びエミッタ/ソース領域と電気的に接続するようにエミッタ/ソース電極を形成する工程と、
前記半導体基板にプロトンを照射することにより、前記半導体基板の抵抗値が前記半導体基板に添加された不純物濃度で決まる抵抗値の2倍以上となるように、前記半導体基板に結晶欠陥を導入する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項10】
前記結晶欠陥を導入する工程は、前記半導体基板における前記リサーフ領域と反対側の面からプロトンを照射することを特徴とする請求項9に記載の半導体装置の製造方法。
【請求項11】
前記リサーフ領域に、前記コレクタ領域と隣接して第2導電型のドレイン領域を形成する工程をさらに備えていることを特徴とする請求項7〜10のいずれか1項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2009−194197(P2009−194197A)
【公開日】平成21年8月27日(2009.8.27)
【国際特許分類】
【出願番号】特願2008−34312(P2008−34312)
【出願日】平成20年2月15日(2008.2.15)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
【公開日】平成21年8月27日(2009.8.27)
【国際特許分類】
【出願日】平成20年2月15日(2008.2.15)
【出願人】(000005821)パナソニック株式会社 (73,050)
【Fターム(参考)】
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