半導体装置の製造方法
【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、同一基板にｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴを有する半導体装置及びその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される電界効果トランジスタとして、ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。このＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられている。
【０００３】
ＭＩＳＦＥＴは、ｎチャネル導電型及びｐチャネル導電型を問わず、一般的に、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域等を有する構成となっている。ゲート絶縁膜は、半導体基板の回路形成面（一主面）の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。ゲート電極は、半導体基板の回路形成面の素子形成領域上にゲート絶縁膜を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。チャネル形成領域は、ゲート電極と対向する半導体基板の領域（ゲート電極直下）に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側に設けられた半導体領域（不純物拡散領域）で形成されている。
【０００４】
なお、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、チャネル形成領域とは、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域を言う。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、０．１μｍレベル時代の超微細ＣＭＩＳ（Ｃomplementary ＭＩＳ）プロセスでは、新素材の導入、ＭＩＳＦＥＴの短チャネル効果抑制等の理由から低温化が進んでいる。これは、素子中にプロセス起因の残留応力を残しやすい。プロセス起因の残留応力は、半導体基板の回路形成面の表層部、即ちＭＩＳＦＥＴのチャネル形成領域に働く。
【０００６】
一般的なＣＭＩＳ（相補型ＭＩＳ）プロセスでは、例えば半導体基板の回路形成面上に層間絶縁膜を形成する場合、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴ上で同一材料を用いてきた結果、同一チップ内においてＭＩＳＦＥＴのチャネル形成領域に働く応力はほぼ同じであった。また、通常は、プロセス的な工夫により、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に働く応力の低減化を図ってきた。
【０００７】
また、チャネル形成領域の応力に対するトランジスタ特性の変化については、ドレイン電流（Ｉｄ）が流れる方向（ゲート長方向）と同じ向きに応力をかけた場合、
（１）ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で減少し、引っ張り応力で増加すること、
（２）ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で増加し、引っ張り応力で減少することが知られている。
【０００８】
しかし、その変化は高々数％以下であった（文献：IEEE TRANSACTIONS ON ELECTRON DEVICES .VOL.38.NO.4.APRIL 1991 p898〜p900参照）。これは、例えばゲート長寸法が１μｍのような長寸法のプロセス世代では、十分高温長時間のアニールがなされていたことにもよる。
【０００９】
本発明者等は、前述の技術を検討した結果、以下の問題点を見出した。
【００１０】
ＭＩＳＦＥＴのゲート長を０．１μｍ付近まで微細化し、プロセスを低温化すると、残留応力が増大し、チャネル形成領域の応力によるトランジスタ特性への影響がとても大きくなることがわかった。
【００１１】
例えば、ＭＩＳＦＥＴの形成後に層間絶縁膜を兼ねたセルファラインコンタトク用のプラズマＣＶＤ窒化膜（プラズマＣＶＤ法によって形成される窒化膜）の形成条件を変えると、膜中の応力が圧縮方向から引っ張り方向へと大きく変化し、これに応じてＭＩＳＦＥＴのトランジスタ特性も大きく変化することがわかった。これを第２図のドレイン電流の層間絶縁膜応力依存性に示す。但し、図中の応力の値は、ＭＩＳＦＥＴのチャネル形成領域の内部応力を現すものではなく、層間絶縁膜を被膜した後のウェーハの反りから換算して求めた層間絶縁膜自身の値である。
【００１２】
応力による影響は、前述の文献と同じ傾向であるが、その大きさが±１０〜２０％と一桁以上大きくなっている。更に、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネル導電型ＭＩＳＦＥＴとでは、膜の応力に応じてドレイン電流の増減が明らかに逆の方向を示す。
【００１３】
従って、層間絶縁膜等の形成条件を変えて内部応力の大きさが変わると、ｎチャネル導電型ＭＩＳＦＥＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのドレイン電流が相反する動きを示し、両素子のドレイン電流を同時に向上できないという問題があった。
【００１４】
また、更に、０．１μｍレベル以降では、この応力によるドレイン電流の変動が±１０〜２０％以上にもなり、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネル導電型ＭＩＳＦＥＴとのドレイン電流のバランスが変化するという問題があった。
【００１５】
本発明の目的は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの電流駆動能力の向上を図ることが可能な技術を提供することにある。
【００１６】
本発明の他の目的は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのうち、一方のトランジスタの電流駆動能力の低下を抑制し、他方のトランジスタの電流駆動能力の向上を図ることが可能な技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、
前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力である。
（２）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力が圧縮応力の場合、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力の方が前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力よりも大きい。
（３）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力が引っ張り応力の場合、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力の方が前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力よりも大きい。
（４）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜、及び前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜のうち、少なくとも一方の膜を有する。
（５）前記手段（４）に記載の半導体装置において、
前記膜は窒化シリコン系の膜である。窒化シリコン系の膜としては、ＬＰ−ＣＶＤ（Ｌow Ｐressure−Ｃhemical Ｖapor Ｄeposition：減圧気相化学成長）法で被膜された窒化シリコン（例えばＳｉ３Ｎ４）膜、プラズマＣＶＤ法で被膜された窒化シリコン（例えばＳｉ３Ｎ４）膜、及び枚葉熱ＣＶＤ法で被膜された窒化シリコン（例えばＳｉ３Ｎ４）膜等である。
（６）前記手段（４）に記載の半導体装置において、
前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜は、前記半導体基板の一主面上に前記ｎチャネル導電型電界効果トランジスタを覆うようにして形成された膜であり、
前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜は、前記半導体基板の一主面上に前記ｐチャネル導電型電界効果トランジスタを覆うようにして形成された膜である。
（７）前記手段（４）に記載の半導体装置において、
前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜は、前記ｎチャネル導電型電界効果トランジスタのゲート電極、又は前記ゲート電極の側壁に形成されたサイドウォールスペーサであり、
前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜は、前記ｐチャネル導電型電界効果トランジスタのゲート電極、又は前記ゲート電極の側壁に形成されたサイドウォールスペーサである。
（８）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを形成した後、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜、及び前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜のうち、少なくとも一方の膜を形成する工程を含む。
（９）前記手段（８）に記載の半導体装置の製造方法において、
前記膜は窒化シリコン系の膜である。
（１０）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを形成する工程と、
前記半導体基板の一主面の第１の領域上及び第２の領域上に、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる絶縁膜を形成する工程と、
前記半導体基板の一主面の第２の領域上における前記絶縁膜に不純物を選択的に導入して、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力を緩和する工程とを含む。
（１１）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを形成する工程と、
前記半導体基板の一主面の第１の領域上及び第２の領域上に、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる絶縁膜を形成する工程と、
前記半導体基板の一主面の第１の領域上における前記絶縁膜に不純物を選択的に導入して、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力を緩和する工程とを含む。
【００１９】
本発明のポイント部分の構成を以下に説明する。
【００２０】
本発明のポイントは、ｎチャネル導電型電界効果トランジスタ及びｎチャネル導電型電界効果トランジスタの各々のチャネル形成領域に働く応力の向き、或いは大きさを、各々のドレイン電流が増加する方向に制御することである。例えば以下のようにする。
１）ｎチャネル導電型電界効果トランジスタのチャネル形成領域に対して引っ張り応力、ｐチャネル導電型電界効果トランジスタのチャネル形成領域に対して圧縮応力が働くように、半導体基板の一主面上に形成される膜の材料をｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタで変更する。
２）圧縮応力がｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く場合には、ｎチャネル導電型電界効果トランジスタのチャネル形成領域に働く圧縮応力がｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く圧縮応力よりも小さくなるように、半導体基板の一主面上に形成される膜の材料を変える。
３）引っ張り応力がｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く場合には、ｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く引っ張り応力がｎチャネル導電型電界効果トランジスタのチャネル形成領域に働く引っ張り応力よりも小さくなるように、半導体基板の一主面上に形成される膜の材料を変える。
【００２１】
上述した手段によれば、通常のプロセスで形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタよりも、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流を両方同時に増加することができる。また、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとのドレイン電流比をある程度自由に設定することができる。
【００２２】
即ち、ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力、ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力が別々に与えられる結果、第２図のように、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの各チャネル形成領域に働く応力の大きさに応じて、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタで共にドレイン電流が増加する。
【００２３】
また、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く応力を個別に制御できるため、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとのドレイン電流比を自由に制御できる。
【００２４】
なお、ここでいくつかの用語について定義する。
【００２５】
電界効果トランジスタのチャネル形成領域に働く引っ張り応力とは、チャネル形成領域がシリコン（Ｓｉ）の場合、Ｓｉの格子定数が平衡状態より大きくなる応力を言う。
【００２６】
電界効果トランジスタのチャネル形成領域に働く圧縮応力とは、チャネル形成領域がシリコン（Ｓｉ）の場合、Ｓｉの格子定数が平衡状態より小さくなる応力を言う。
【００２７】
膜がもつ引っ張り応力とは、電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる応力を言う。
【００２８】
膜がもつ圧縮応力とは、電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる応力を言う。
【００２９】
従って、本発明の主旨は、チャネル形成領域におけるシリコン原子の原子間距離が、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとで異なっている、言い換えると歪みの大きさが異なっていること、更にはシリコン原子間距離が、ｐチャネル導電型電界効果トランジスタのチャネル形成領域よりも、ｎチャネル導電型電界効果トランジスタのチャネル形成領域で大きいことを意味している。
【発明の効果】
【００３０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００３１】
本発明によれば、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの電流駆動能力の向上を図ることができる。
【００３２】
また、本発明によれば、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのうち、一方のトランジスタの電流駆動能力の低下を抑制し、他方のトランジスタの電流駆動能力の向上を図ることができる。
【００３３】
また、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く応力を個別に制御できるので、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流比をある程度自由に設定できる。
【図面の簡単な説明】
【００３４】
【図１】第１図は、本発明の実施形態１の半導体装置の概略構成を示す模式的断面図である。
【図２】第２図は、電流駆動能力と膜応力との関係を示す特性図である。
【図３】第３図は、第１図の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。
【図４】第４図は、本発明の実施形態２の半導体装置を製造するプロセスフロー（（ａ），（ｂ），（ｃ）及び（ｄ）は模式的断面図）である。
【図５】第５図は、本発明の実施形態３の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。
【図６】第６図は、本発明の実施形態４の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。
【図７】第７図は、本発明の実施形態５の半導体装置の概略構成を示す模式的断面図である。
【図８】第８図は、本発明の実施形態６の半導体装置の概略構成を示す模式的断面図である。
【図９】第９図は、本発明の実施形態７の半導体装置の概略構成を示す模式的断面図である。
【図１０】第図１０は、本発明の実施形態８の半導体装置の概略構成を示す模式的断面図である。
【図１１】第１１図は、本発明の実施形態３の半導体装置の製造において、斜めインプラ工程を示す模式的断面図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３６】
（実施形態１）
本実施形態１では、電源電圧が１〜１．５Ｖ、ゲート長が０．１〜０．１４μｍ程度の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
第１図は本発明の実施形態１である半導体装置の概略構成を示す模式的断面図であり、第２図は電流駆動能力と膜応力との関係を示す特性図であり、第３図は第１図の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。第１図及び第３図において、向かって左側がｎチャネル導電型ＭＩＳＦＥＴであり、右側がｐチャネル導電型ＭＩＳＦＥＴである。
【００３７】
第１図に示すように、本実施形態の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板１を主体に構成されている。ｐ型シリコン基板１の回路形成面（一主面）は第１の素子形成領域及び第２の素子形成領域を有し、この第１の素子形成領域及び第２の素子形成領域は素子間絶縁分離領域である例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域４によって互いに区画されている。第１の素子形成領域にはｐ型ウエル領域２及びｎチャネル導電型ＭＩＳＦＥＴが形成され、第２の素子形成領域にはｎ型ウエル領域３及びｐチャネル導電型ＭＩＳＦＥＴが形成されている。浅溝アイソレーション領域４は、ｐ型シリコン基板１の回路形成面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。
【００３８】
ｎチャネル導電型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｎ型半導体領域（エクステンション領域）７及びｎ型半導体領域１０を有する構成となっている。ｎ型半導体領域７はゲート電極６に対して自己整合で形成され、ｎ型半導体領域１０はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｎ型半導体領域１０はｎ型半導体領域７よりも高い不純物濃度で形成されている。
【００３９】
ｐチャネル導電型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｐ型半導体領域（エクステンション領域）８及びｐ型半導体領域１１を有する構成となっている。ｐ型半導体領域８はゲート電極６に対して自己整合で形成され、ｐ型半導体領域１１はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｐ型半導体領域１１はｐ型半導体領域８よりも高い不純物濃度で形成されている。
【００４０】
ゲート電極６、ｎ型半導体領域１０、ｐ型半導体領域１１の夫々の表面には、低抵抗化を図るためのシリサイド層（金属・半導体反応層）１２が形成されている。ｐ型シリコン基板１の回路形成面上には、例えば酸化シリコン膜からなる層間絶縁膜１５が形成されている。
【００４１】
ｎチャネル導電型ＭＩＳＦＥＴと層間絶縁膜１５との間には、ｐ型シリコン基板１の回路形成面に引っ張り応力を発生させる膜として第１の窒化膜である例えば窒化シリコン膜１３が形成されている。ｐチャネル導電型ＭＩＳＦＥＴと層間絶縁膜１５との間には、ｐ型シリコン基板１の回路形成面に圧縮応力を発生させる膜として第２の窒化膜である例えば窒化シリコン膜１４が形成されている。本実施形態において、窒化シリコン膜１３はｐ型シリコン基板１の回路形成面上にｎチャネル導電型ＭＩＳＦＥＴを覆うようにして選択的に形成され、窒化シリコン膜１４はｐ型シリコン基板１の回路形成面上にｐチャネル導電型ＭＩＳＦＥＴを覆うようにして選択的に形成されている。
【００４２】
窒化シリコン膜１３及び１４は、例えばプラズマＣＶＤ法によって形成されている。この窒化シリコン膜１３及び１４は、その形成条件（反応ガス、圧力、温度、高周波電力等）を変えることで、ｐ型シリコン基板１の回路形成面に発生させる応力を制御することが可能である。本実施形態において、窒化シリコン膜１３は、例えば膜形成時の高周波電力を３００〜４００Ｗと低電力化して、ｐ型シリコン基板１の回路形成面に発生させる応力を引っ張り方向に制御したものである。窒化シリコン膜１４は、例えば膜形成時の高周波電力を６００〜７００Ｗと高電力化して、ｐ型シリコン基板１の回路形成面に発生させる応力を圧縮方向に制御したものである。
【００４３】
このようにして形成された窒化シリコン膜１３には＋７００〜＋８００ＭＰａ程度の引っ張り応力が存在し、窒化シリコン膜１４には−９００〜−１０００ＭＰａ程度の圧縮応力が存在するため、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域には引っ張り応力が発生し、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域には圧縮応力が発生する。この結果、第２図に示すように、窒化シリコン膜１３及び１４を被膜していない場合と比較して、ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流は１０〜１５％向上し、ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流は１５〜２０％向上した。なお、これらの応力は、前述のように、主として、チャネル形成領域のドレイン電流（Ｉｄ）が流れる方向（ゲート長方向）と同じ向きにかかる。
【００４４】
次に、本実施形態１の半導体装置の製造方法を第３図を用いて説明する。
【００４５】
まず、比抵抗１０Ωｃｍを有する単結晶シリコンからなるｐ型シリコン基板１（以下、単にｐ型基板と呼ぶ）を準備し、その後、ｐ型基板１の回路形成面にｐ型ウエル領域２及びｎ型ウエル領域３を選択的に形成する。
【００４６】
次に、ｐ型基板１の回路形成面に、第１の素子形成領域及び第２の素子形成領域（活性領域）を区画する素子間分離領域として、浅溝アイソレーション領域４を形成する。この浅溝アイソレーション領域４は、ｐ型基板１の回路形成面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、ｐ型基板１の回路形成面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部のみ残るようにＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。
【００４７】
次に、熱処理を施してｐ型基板１の回路形成面の素子形成領域に例えば厚さが２〜３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を形成し、その後、ｐ型基板１の回路形成面上の全面に例えば１５０〜２００ｎｍ程度の厚さの多結晶シリコン膜をＣＶＤ法で形成し、その後、多結晶シリコン膜にパターンニングを施してゲート電極６を形成する。多結晶シリコン膜には、抵抗値を低減する不純物がその堆積中又は堆積後に導入される。
【００４８】
次に、ゲート電極６が形成されていないｐ型ウエル領域２の部分に不純物として例えば砒素（Ａｓ）をイオン打込み法で選択的に導入して一対のｎ型半導体領域（エクステンション領域）７を形成し、その後、ゲート電極６が形成されていないｎ型ウエル領域３の部分に不純物として例えば二フッ化ボロン（ＢＦ２）をイオン打込み法で選択的に導入して一対のｐ型半導体領域（エクステンション領域）８を形成する。ｎ型半導体領域７の形成は、ｐＭＩＳ形成領域をフォトレジストマスクで覆った状態で行なう。また、ｐ型半導体領域８の形成は、ｎＭＩＳ形成領域をフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２×１０１５／ｃｍ２の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２×１０１５／ｃｍ２の条件で行なう。ここまでの工程を第３図（ａ）に示す。
【００４９】
次に、第３図（ｂ）に示すように、ゲート電極６の側壁に例えばゲート長方向の膜厚が５０〜７０ｎｍ程度のサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜又は窒化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。
【００５０】
次に、ゲート電極６及びサイドウォールスペーサ９が形成されていないｐ型ウエル領域２の部分に不純物として例えば砒素（Ａｓ）をイオン打込み法で選択的に導入して一対のｎ型半導体領域１０を形成し、その後、ゲート電極６及びサイドウォールスペーサ９が形成されていないｎ型ウエル領域３の部分に不純物として例えば二フッ化ボロン（ＢＦ２）をイオン打込み法で選択的に導入して一対のｐ型半導体領域１１を形成する。ｎ型半導体領域１０の形成は、ｐＭＩＳ形成領域をフォトレジストマスクで覆った状態で行なう。また、ｐ型半導体領域１１の形成は、ｎＭＩＳ形成領域をフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー３５〜４５ＫｅＶ、ドーズ量２〜４×１０１５／ｃｍ２の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー４０〜５０ＫｅＶ、ドーズ量２〜４×１０１５／ｃｍ２の条件で行なう。
【００５１】
この工程において、ｎ型半導体領域７及びｎ型半導体領域１０からなるソース領域及びドレイン領域が形成される。また、ｐ型半導体領域８及びｐ型半導体領域１１からなるソース領域及びドレイン領域が形成される。
【００５２】
次に、自然酸化膜等を除去してゲート電極６及び半導体領域（１０，１１）の表面を露出させた後、これらの表面上を含むｐ型基板１の回路形成面上の全面に高融点金属膜として例えばコバルト（Ｃｏ）膜をスパッタ法で形成し、その後、熱処理を施し、ゲート電極６のシリコン（Ｓｉ）とコバルト膜のＣｏとを反応させてゲート電極６の表面にシリサイド（ＣｏＳｉｘ）層１２を形成すると共に、半導体領域（１０，１１）のＳｉとコバルト膜のＣｏとを反応させて半導体領域の表面にシリサイド（ＣｏＳｉｘ）層１２を形成し、その後、シリサイド層１２が形成された領域以外の未反応のコバルト膜を選択的に除去し、その後、熱処理を施してシリサイド層１２を活性化する。
【００５３】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１３をプラズマＣＶＤ法で形成する。窒化シリコン膜１３の形成は、例えば高周波電力３５０〜４００Ｗ、或いはチャンバー内圧力３００〜３５０Ｔｏｒｒの条件で行なう。
【００５４】
次に、フォトエッチング技術を用いて窒化シリコン膜１３にパターンニングを施し、第３図（ｃ）に示すように、ｎチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１３を形成する。即ち、ｐチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１３は除去する。このようにして形成された窒化シリコン膜１３は、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に引っ張り応力を発生させることができる。
【００５５】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００ｎｍ程度の厚さの窒化シリコン膜１４をプラズマＣＶＤ法で形成する。窒化シリコン膜１４の形成は、例えば高周波電力６００〜７００Ｗ、或いはチャンバー内圧力５〜１０Ｔｏｒｒの条件で行なう。
【００５６】
次に、フォトエッチング技術を用いて窒化シリコン膜１４にパターンニングを施し、第３図（ｃ）に示すように、ｐチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１４を形成する。即ち、ｎチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１４は除去する。このようにして形成された窒化シリコン膜１４は、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に圧縮応力を発生させることができる。
【００５７】
次に、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１５の表面をＣＭＰ法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
【００５８】
窒化シリコン膜１３及び１４の加工方法については、等方性ドライエッチング、或いはウエットエッチングを使用する。異方性ドライエッチングの場合には、ゲート段差部に窒化シリコン膜が残り、応力の効果が多少弱まるが、これでも良い。
【００５９】
本実施形態１では、ゲート電極６に直接接する窒化シリコン膜で応力を制御しているため、最も効率が良い。特に、ソース領域及びドレイン領域の不純物活性化等の高温熱処理が完了した後に応力制御用の窒化シリコン膜を形成するため、膜応力をほぼそのまま残存できる。更に、電流駆動能力向上と共に、広いアイソレーション領域等における窒化シリコン膜を除去できるため、アイソレーション領域における寄生容量を低減できる。窒化シリコン膜は酸化シリコン膜と比較して誘電率が高い。
【００６０】
なお、本実施形態１においては、窒化シリコン膜１４を省略しても良い。むろん、ｐチャネル導電型ＭＩＳＦＥＴの電流駆動能力向上の効果は小さくなるが、その分製造工程を簡略化することができる。また、窒化シリコン膜１３は枚葉熱ＣＶＤ法で形成しても良いし、窒化シリコン膜１３及び１４共に圧縮応力或いは引っ張り応力が発生するようにし、その大きさが異なるだけでも良い。
【００６１】
要するに、本実施形態１のポイントは、ｎチャネル導電型及びｐチャネル導電型ＭＩＳＦＥＴにおいて少なくとも一方のチャネル形成領域に発生する応力の向き、大きさをドレイン電流が増加する方向に変えることである。
【００６２】
また、本実施形態１において、窒化シリコン膜１３の厚さを厚めに設定すると、窒化シリコン膜１４の加工時のオーバーエッチングによる膜減を防げる。なお、両膜の厚さは何ら規定されるものではない。
【００６３】
更に、窒化シリコン膜の形成方法を変えて膜応力を変える方法としては、前記実施形態の高周波電力を変える方法の他に、下記の方法があげられる。
１）原料ガスを変える方法として、窒化シリコン膜１３の形成にはＳｉＨ４とＮＨ３とＮ２を使用し、窒化シリコン膜１４の形成にはＮＨ３を除いてＳｉＨ４とＮ２を使用する、
２）形成温度を変える方法として、窒化シリコン膜１４の形成時よりも、窒化シリコン膜１３の形成時の温度を高くする、
３）圧力を変える方法として、窒化シリコン膜１４の形成時よりも、窒化シリコン膜１３の形成時の圧力を高くする、
などである。むろん、前記いずれの組み合わせを複合させてもよい。要はいかに窒化シリコン膜１３を引っ張り応力側に、窒化シリコン膜１４を圧縮応力側にするかが重要である。
【００６４】
また、枚葉熱ＣＶＤ法を用いた窒化膜の形成方法としては、膜形成時の圧力を下げるほど、また温度を高くするほど膜応力を引っ張り側にでき、窒化シリコン膜１３に好適である。
【００６５】
（実施形態２）
本実施形態２は、前記実施形態１の製造工程を簡略化することを狙ったものである。第４図は、本発明の実施形態２の半導体装置を製造するプロセスフロー（（ａ），（ｂ），（ｃ）及び（ｄ）は模式的断面図）である。
【００６６】
第４図（ａ）に示すように、前記実施形態１と同様のプロセスで、ｎチャネル導電型及びｐチャネル導電型ＭＩＳＦＥＴ及びシリサイド層１２を形成する。
【００６７】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１３をプラズマＣＶＤ法で形成する。窒化シリコン膜１３の形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。
【００６８】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として酸化シリコン膜１３Ａを形成する。この酸化シリコン膜１３Ａは、例えばＰ−ＴＥＯＳ或いはＯ３−ＴＥＯＳ酸化膜である。
【００６９】
次に、フォトエッチング技術を用いて酸化シリコン膜１３Ａ及び窒化シリコン膜１３に順次パターンニングを施し、第４図（ｂ）に示すように、ｎチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１３及び酸化シリコン膜１３Ａを形成する。即ち、ｐチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１３及び酸化シリコン膜１３Ａは除去する。このようにして形成された窒化シリコン膜１３は、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に引っ張り応力を発生させることができる。
【００７０】
次に、第４図（ｃ）に示すように、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００ｎｍ程度の厚さの窒化シリコン膜１４をプラズマＣＶＤ法で形成する。窒化シリコン膜１４の形成は、例えば高周波電力６００〜７００Ｗの条件で行なう。
【００７１】
次に、フォトエッチング技術を用いて窒化シリコン膜１４にパターンニングを施し、第４図（ｄ）に示すように、ｐチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１４を形成する。即ち、ｎチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１４は除去する。このようにして形成された窒化シリコン膜１４は、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に圧縮応力を発生させることができる。この工程において、酸化シリコン膜１３Ａが窒化シリコン膜１４の加工時のエッチングストッパーとなっている。即ち、窒化シリコン膜１４の加工時のオーバーエッチングによる窒化シリコン膜１３の薄膜化を抑制することができる。
【００７２】
次に、第４図（ｄ）に示すように、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１５の表面をＣＭＰ法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
【００７３】
本実施形態２によれば、前述の実施形態１の効果に加えて、窒化シリコン膜１４の加工の制御性を大きく向上できる。この結果、窒化シリコン膜１３及び１４の膜厚を均一、かつ薄膜にできる。
【００７４】
（実施形態３）
本実施形態３では、電源電圧が１〜１．５Ｖ、ゲート長が０．１〜０．１４μｍ程度の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
【００７５】
本実施形態３は、前記実施形態１の製造工程を簡略化することを狙ったものである。第５図は、本発明の実施形態３の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。第５図において、向かって左側がｎチャネル導電型ＭＩＳＦＥＴであり、右側がｐチャネル導電型ＭＩＳＦＥＴである。
【００７６】
第５図（ａ）に示すように、前記実施形態１と同様のプロセスで、ｎチャネル導電型及びｐチャネル導電型ＭＩＳＦＥＴ及びシリサイド層１２を形成した後、ｐ型基板１の回路形成面上の全面に、絶縁膜としてｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる窒化シリコン膜１６をプラズマＣＶＤ法で形成する。窒化シリコン膜１６の形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。
【００７７】
次に、ｐチャネル導電型ＭＩＳＦＥＴ上を覆い、かつｎチャネル導電型ＭＩＳＦＥＴ上に開口を有するレジスト膜Ｒをｐ型基板１の回路形成面上に形成し、その後、第５図（ｂ）に示すように、レジスト膜Ｒを不純物導入用マスクとして使用して、レジスト膜Ｒから露出する窒化シリコン膜１６中に、Ａｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、Ｉｎ、ＢＦ２等の不純物をイオン打込み法で導入する。なお、図中の符号１７は、これらの不純物が導入された窒化シリコン膜である。
【００７８】
次に、レジスト膜Ｒを除去し、その後、第５図（ｃ）に示すように、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１５の表面をＣＭＰ法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
【００７９】
このようにして得られたｐチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜１６は、−８００〜−１０００ＭＰａの圧縮応力を有し、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる。一方、ｎチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜１７の応力は著しく緩和され、ほぼゼロの状態になっている。即ち、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域における圧縮応力は緩和されている。この結果、窒化シリコン膜１６を被膜していない場合と比較して、ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流は１５〜２０％向上した。この時、ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流は、高圧縮応力の窒化シリコン膜１６を適用したにもかかわらず、ほとんど低下していない。
【００８０】
これは、イオン注入の衝撃により窒化シリコン膜１６中の結晶性が破壊されたことによるものである。従って、窒化シリコン膜の断面を観察すると明らかに破壊された跡が残っている。なお、本実施形態では不純物をｎチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜のみに導入したが、明確な緩和効果に差があれば、不純物自身は、ｎ、ｐチャネル導電型ＭＩＳＦＥＴ上の両方にあってもよい。但し、このときはｎチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜中の不純物量が大きい、或いはイオン注入によって破壊された領域が大きいことが必要である。また、この破壊領域の大きさ、つまり応力緩和効果は、導入する不純物の濃度だけでなく、エネルギーの大きさに大きく左右される。例えば本実施形態では、ｎチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜中に導入される不純物のエネルギーが、ｐチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜中に導入される不純物のエネルギーよりも大きいだけでも同様の効果を得ることができる。なお、導入された不純物の大部分は窒化シリコン膜１６中に存在していることが望ましい。これは、イオン注入の損傷が下部のＭＩＳＦＥＴに悪影響を与える場合があるからである。
【００８１】
また、本実施形態では窒化シリコン膜１６の被膜と、選択的イオン注入工程後、素子が完成するまでの間の熱処理工程は、７００℃が最高温度であった。この程度の比較的低温の熱処理であれば、イオン注入により破壊された窒化シリコン膜が再び結晶化することはほとんどなかった。従って、イオン注入後の応力の状態が、残留応力として素子完成後にもほぼ維持されている。
【００８２】
本実施形態３によると、窒化シリコン膜１６への不純物のイオン注入により、膜中の応力を緩和、或いは逆向きにできることから、本方式でも実施形態１と同様の効果を得ることができる。これにより、前述の実施形態１と比較して、窒化シリコン膜の被膜工程が一回で済むため、第２の窒化シリコン膜の被膜工程とその加工工程を省略でき、製造工程を簡略化できる。むろん、イオン注入により膜応力を変えるのは、ｐチャネル導電型ＭＩＳＦＥＴ側でもよい。この場合、ｐ型基板１の回路形成面上の全面に、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる窒化シリコン膜を形成した後、ｐチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜に前述の不純物をイオン打込み法で選択的に導入する。また、窒化シリコン膜中にイオン注入するイオン種（不純物）としては、比較的重いイオンの方が、低濃度イオン注入で本効果をあげることができ、効率が良いが、何らイオン種を限定するものではない。
【００８３】
また、本実施形態での応力緩和用のイオン注入としては、シリコン基板（ウェーハ）に対して垂直のイオン注入を適用した場合を示したが、第１１図（模式的断面図）に示したように、斜めインプラ注入を適用しても良い。この場合、ＭＩＳＦＥＴのゲート電極を覆っている窒化シリコン膜１６のゲート側壁部分（段差部分）にも不純物を導入できる。この結果、より一層の応力緩和効果を得ることができた。
【００８４】
（実施形態４）
本実施形態４は、本発明の実施形態１の半導体装置の製造方法の変形例である。これを第６図（（ａ），（ｂ）及び（ｃ）は模式的断面図）を用いて説明する。
【００８５】
第６図（ａ）に示すように、前記実施形態１と同様のプロセスで、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴ及びシリサイド層１２を形成する。
【００８６】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１３をプラズマＣＶＤ法で形成する。窒化シリコン膜１３の形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。
【００８７】
次に、フォトエッチング技術を用いて窒化シリコン膜１３にパターンニングを施し、第６図（ｂ）に示すように、ｎチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１３を形成する。即ち、ｐチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１３は除去する。このようにして形成された窒化シリコン膜１３は、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に引っ張り応力を発生させることができる。
【００８８】
次に、第６図（ｃ）に示すように、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１４をプラズマＣＶＤ法で形成する。窒化シリコン膜１４の形成は、例えば高周波電力６００〜７００Ｗの条件で行なう。
【００８９】
次に、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１５の表面をＣＭＰ法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
【００９０】
本実施形態４において、ｐチャネル導電型ＭＩＳＦＥＴ上には窒化シリコン膜１４のみが存在している。一方、ｎチャネル導電型ＭＩＳＦＥＴ上には窒化シリコン膜１３及び１４が存在している。この結果、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域には大きな圧縮応力が発生するが、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に発生する応力は緩和されている。本実施形態では、窒化シリコン膜を被膜していない場合と比較して、ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流のみを１５〜２０％向上させることができた。この時、ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流はほとんど変化していない。
【００９１】
なお、ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流を主に増加させたい場合には、先に窒化シリコン膜１４をｐチャネル導電型ＭＩＳＦＥＴ上に選択的に形成し、その後、窒化シリコン膜１３を全面に形成すればよい。
【００９２】
本実施形態の工程を第１及び第２実施形態と比較すると、ｎチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１４をフォトエッチングで除去する工程が省略されている。この結果、第１及び第２実施形態よりも工程を簡略化できる。
【００９３】
なお、本実施形態においては、窒化シリコン膜１３及び１４の膜厚、及びその膜応力の大きさを変えることで、ｎチャネル導電型及びｐチャネル導電型ＭＩＳＦＥＴのドレイン電流を同時に向上させることもできる。例えば、上記実施形態において、窒化シリコン膜１３の膜厚を１３０〜１５０ｎｍ、そして窒化シリコン膜１４の膜厚を５０〜８０ｎｍにすることにより、窒化シリコン膜１４によってｎチャネル導電型ＭＩＳＦＥＴのドレイン電流向上効果が小さくなることもない。
【００９４】
（実施形態５）
第７図は、本発明の実施形態５の半導体装置の概略構成を示す模式的断面図であり、図中２３は、引っ張り応力をもつ塗布酸化膜（ＳＯＧ（Ｓpin Ｏn Ｇlass）膜）である。
【００９５】
本実施形態５の半導体装置は、応力を制御する膜、構造を変えたものとして、前記応用例の何れかを組み合わせたものである。例えば、第７図に示すように、ゲート電極６の直上を含むｐ型基板１の回路形成面の全面に、自己整合コンタクトプロセス用の、圧縮応力をもつ窒化シリコン膜１９を形成し、その後、窒化シリコン膜１９上に引っ張り応力をもつＳＯＧ膜２３を形成し、その後、ＳＯＧ膜２３にパターンニングを施して、ｎチャネル導電型ＭＩＳＦＥＴ上にＳＯＧ膜２３を選択的に残したものである。ｎチャネル導電型ＭＩＳＦＥＴ側では、窒化シリコン膜１９の圧縮応力をＳＯＧ膜２３の引っ張り応力で打ち消している。
【００９６】
（実施形態６）
第８図は、本発明の実施形態６の半導体装置の概略構成を示す断面図であり、図中２０は圧縮応力をもつ窒化シリコン膜からなるサイドウォールスペーサ、２１は引っ張り応力をもつゲート電極、２２は圧縮応力をもつゲート電極である。
【００９７】
本実施形態６の半導体装置は、第８図に示すように、前記応力を制御する膜、構造を変えたものであり、前記実施形態１におけるサイドウォールスペーサ９を圧縮応力をもつ窒化シリコン膜からなるサイドウォールスペーサ２０に変更したり、また、ゲート電極６を引っ張り応力をもつ材料からなるゲート電極２１に変更したり、また、ゲート電極６を圧縮応力をもつ材料からなるゲート電極２２に変更したりする（構造変更を含む）ことを組み合わせて応力を制御するものである。
【００９８】
例えば、前記応力を制御する膜、構造を変えたものとして、ゲート電極６の材料の変更の組み合わせで応力を制御する場合の一例として、一方のゲート電極６に特別に不純物（Ｇｅ，Ｓｉ他）を多く導入することがあげられる。また、ゲート電極６はポリメタル構造でも良い。
【００９９】
また、応力を制御する膜、構造を変えたものとして、ｎチャネル導電型ＭＩＳＦＥＴ、ｐチャネル導電型ＭＩＳＦＥＴでゲート絶縁膜材料を変えても良い。例えば、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴの何れかに窒化シリコン膜と酸化シリコン膜の積層膜を適用する等である。
【０１００】
（実施形態７）
第９図は、本発明の実施形態７の半導体装置の概略構成を示す模式的断面図である。本実施形態の半導体装置は、第９図に示すように、応力を制御する膜、構造を変えたものとして、前記実施形態１と同様に層間絶縁膜の一部としての窒化シリコン膜を適用するが、ｎチャネル導電型ＭＩＳＦＥＴのゲート電極６上に引っ張り応力をもつ窒化シリコン膜１３を、ｐチャネル導電型ＭＩＳＦＥＴのゲート電極６上に圧縮応力をもつ窒化シリコン膜１４を直接形成するのではなく、層間絶縁膜１５の表面を平坦化した後に、ｎチャネル導電型ＭＩＳＦＥＴのゲート電極６上における層間絶縁膜１５上に引っ張り応力をもつ窒化シリコン膜２４をｐチャネル導電型ＭＩＳＦＥＴのゲート電極６上における層間絶縁膜１５上に圧縮応力をもつ窒化シリコン膜２５を形成したものである。
【０１０１】
このように構成した場合は、一方の窒化シリコン膜の除去が容易になる。
【０１０２】
（実施形態８）
第１０図は、本発明の実施形態８の半導体装置の概略構成を示す模式的断面図である。
【０１０３】
本実施形態８の半導体装置は、ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）基板３０を用いたＳＯＩ構造となっている。ＳＯＩ基板３０は、例えば、支持基板３０Ａと、この支持基板３０Ａ上に設けられた絶縁層３０Ｂと、この絶縁層３０Ｂ上に設けられた半導体層３０Ｃとを有する構成となっている。支持基板３０Ａは例えば単結晶シリコンからなるｐ型シリコン基板で形成され、絶縁層３０Ｂは例えば酸化シリコン膜で形成され、半導体層３０Ｃは例えば単結晶シリコンからなるｐ型半導体で形成されている。半導体層３０Ｃは複数個の素子形成部に分割され、各素子形成部にｎチャネル導電型ＭＩＳＦＥＴ又はｐチャネル導電型ＭＩＳＦＥＴが形成されている。ｎチャネル導電型ＭＩＳＦＥＴが形成される半導体層３０Ｃの素子形成部にはｐ型ウエル領域が形成され、ｐチャネル導電型ＭＩＳＦＥＴが形成される半導体層３０Ｃの素子形成部にはｎ型ウエル領域が形成されている。
【０１０４】
ＳＯＩ構造は半導体層３０Ｃの厚さが薄いため、一層応力の効果が大きい。また、ＳＯＩ構造の場合には、絶縁層（埋め込み層）３０Ｂの厚さを変えることや絶縁層３０Ｂに不純物を選択的に導入することによって応力制御を行なうことができる。この結果、本発明の効果と共にＳＯＩ構造のメリットを享受できる。
【０１０５】
また、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory ）、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）、フラッシュ等のメモリが含まれる製品において、少なくともそのメモリセルの周辺回路やロジック回路部分に本発明の構造を適用すると、より高性能のメモリ製品を得ることができる。
【０１０６】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【０１０７】
１…ｐ型シリコン基板、２…ｐ型ウエル領域、３…ｎ型ウエル領域、４…浅溝アイソレーション領域、５…ゲート絶縁膜、６…ゲート電極、７…ｎ型半導体領域、８…ｐ型半導体領域、９…サイドウォールスペーサ、１０…ｎ型半導体領域、１１…ｐ型半導体領域、１２…シリサイド層、１３，１４…窒化シリコン膜、１３Ａ…酸化シリコン膜、１５…層間絶縁膜、１６，１７…窒化シリコン膜、１９…窒化シリコン膜、２０…サイドウォールスペーサ、２１…ゲート電極、２２…ゲート電極、２３…ＳＯＧ膜、２４，２５…窒化シリコン膜、３０…ＳＯＩ基板、３０Ａ…支持基板、３０Ｂ…絶縁層、３０Ｃ…半導体層。
【技術分野】
【０００１】
本発明は、半導体装置及びその製造技術に関し、特に、同一基板にｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴを有する半導体装置及びその製造技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置に搭載される電界効果トランジスタとして、ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼称される絶縁ゲート型電界効果トランジスタが知られている。このＭＩＳＦＥＴは、高集積化し易いという特徴を持っていることから、集積回路を構成する回路素子として広く用いられている。
【０００３】
ＭＩＳＦＥＴは、ｎチャネル導電型及びｐチャネル導電型を問わず、一般的に、チャネル形成領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレイン領域等を有する構成となっている。ゲート絶縁膜は、半導体基板の回路形成面（一主面）の素子形成領域に設けられ、例えば酸化シリコン膜で形成されている。ゲート電極は、半導体基板の回路形成面の素子形成領域上にゲート絶縁膜を介在して設けられ、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。チャネル形成領域は、ゲート電極と対向する半導体基板の領域（ゲート電極直下）に設けられている。ソース領域及びドレイン領域は、チャネル形成領域のチャネル長方向における両側に設けられた半導体領域（不純物拡散領域）で形成されている。
【０００４】
なお、ＭＩＳＦＥＴにおいて、ゲート絶縁膜が酸化シリコン膜からなるものは、通常、ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）と呼ばれている。また、チャネル形成領域とは、ソース領域とドレイン領域とを結ぶ電流通路（チャネル）が形成される領域を言う。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、０．１μｍレベル時代の超微細ＣＭＩＳ（Ｃomplementary ＭＩＳ）プロセスでは、新素材の導入、ＭＩＳＦＥＴの短チャネル効果抑制等の理由から低温化が進んでいる。これは、素子中にプロセス起因の残留応力を残しやすい。プロセス起因の残留応力は、半導体基板の回路形成面の表層部、即ちＭＩＳＦＥＴのチャネル形成領域に働く。
【０００６】
一般的なＣＭＩＳ（相補型ＭＩＳ）プロセスでは、例えば半導体基板の回路形成面上に層間絶縁膜を形成する場合、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴ上で同一材料を用いてきた結果、同一チップ内においてＭＩＳＦＥＴのチャネル形成領域に働く応力はほぼ同じであった。また、通常は、プロセス的な工夫により、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に働く応力の低減化を図ってきた。
【０００７】
また、チャネル形成領域の応力に対するトランジスタ特性の変化については、ドレイン電流（Ｉｄ）が流れる方向（ゲート長方向）と同じ向きに応力をかけた場合、
（１）ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で減少し、引っ張り応力で増加すること、
（２）ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流は、圧縮応力で増加し、引っ張り応力で減少することが知られている。
【０００８】
しかし、その変化は高々数％以下であった（文献：IEEE TRANSACTIONS ON ELECTRON DEVICES .VOL.38.NO.4.APRIL 1991 p898〜p900参照）。これは、例えばゲート長寸法が１μｍのような長寸法のプロセス世代では、十分高温長時間のアニールがなされていたことにもよる。
【０００９】
本発明者等は、前述の技術を検討した結果、以下の問題点を見出した。
【００１０】
ＭＩＳＦＥＴのゲート長を０．１μｍ付近まで微細化し、プロセスを低温化すると、残留応力が増大し、チャネル形成領域の応力によるトランジスタ特性への影響がとても大きくなることがわかった。
【００１１】
例えば、ＭＩＳＦＥＴの形成後に層間絶縁膜を兼ねたセルファラインコンタトク用のプラズマＣＶＤ窒化膜（プラズマＣＶＤ法によって形成される窒化膜）の形成条件を変えると、膜中の応力が圧縮方向から引っ張り方向へと大きく変化し、これに応じてＭＩＳＦＥＴのトランジスタ特性も大きく変化することがわかった。これを第２図のドレイン電流の層間絶縁膜応力依存性に示す。但し、図中の応力の値は、ＭＩＳＦＥＴのチャネル形成領域の内部応力を現すものではなく、層間絶縁膜を被膜した後のウェーハの反りから換算して求めた層間絶縁膜自身の値である。
【００１２】
応力による影響は、前述の文献と同じ傾向であるが、その大きさが±１０〜２０％と一桁以上大きくなっている。更に、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネル導電型ＭＩＳＦＥＴとでは、膜の応力に応じてドレイン電流の増減が明らかに逆の方向を示す。
【００１３】
従って、層間絶縁膜等の形成条件を変えて内部応力の大きさが変わると、ｎチャネル導電型ＭＩＳＦＥＥＴ及びｐチャネル導電型ＭＩＳＦＥＴのドレイン電流が相反する動きを示し、両素子のドレイン電流を同時に向上できないという問題があった。
【００１４】
また、更に、０．１μｍレベル以降では、この応力によるドレイン電流の変動が±１０〜２０％以上にもなり、ｎチャネル導電型ＭＩＳＦＥＴとｐチャネル導電型ＭＩＳＦＥＴとのドレイン電流のバランスが変化するという問題があった。
【００１５】
本発明の目的は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの電流駆動能力の向上を図ることが可能な技術を提供することにある。
【００１６】
本発明の他の目的は、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのうち、一方のトランジスタの電流駆動能力の低下を抑制し、他方のトランジスタの電流駆動能力の向上を図ることが可能な技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は引っ張り応力であり、
前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力は圧縮応力である。
（２）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力が圧縮応力の場合、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力の方が前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力よりも大きい。
（３）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する内部応力が引っ張り応力の場合、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力の方が前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力よりも大きい。
（４）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置であって、
前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜、及び前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜のうち、少なくとも一方の膜を有する。
（５）前記手段（４）に記載の半導体装置において、
前記膜は窒化シリコン系の膜である。窒化シリコン系の膜としては、ＬＰ−ＣＶＤ（Ｌow Ｐressure−Ｃhemical Ｖapor Ｄeposition：減圧気相化学成長）法で被膜された窒化シリコン（例えばＳｉ３Ｎ４）膜、プラズマＣＶＤ法で被膜された窒化シリコン（例えばＳｉ３Ｎ４）膜、及び枚葉熱ＣＶＤ法で被膜された窒化シリコン（例えばＳｉ３Ｎ４）膜等である。
（６）前記手段（４）に記載の半導体装置において、
前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜は、前記半導体基板の一主面上に前記ｎチャネル導電型電界効果トランジスタを覆うようにして形成された膜であり、
前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜は、前記半導体基板の一主面上に前記ｐチャネル導電型電界効果トランジスタを覆うようにして形成された膜である。
（７）前記手段（４）に記載の半導体装置において、
前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜は、前記ｎチャネル導電型電界効果トランジスタのゲート電極、又は前記ゲート電極の側壁に形成されたサイドウォールスペーサであり、
前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜は、前記ｐチャネル導電型電界効果トランジスタのゲート電極、又は前記ゲート電極の側壁に形成されたサイドウォールスペーサである。
（８）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを形成した後、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる膜、及び前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる膜のうち、少なくとも一方の膜を形成する工程を含む。
（９）前記手段（８）に記載の半導体装置の製造方法において、
前記膜は窒化シリコン系の膜である。
（１０）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを形成する工程と、
前記半導体基板の一主面の第１の領域上及び第２の領域上に、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる絶縁膜を形成する工程と、
前記半導体基板の一主面の第２の領域上における前記絶縁膜に不純物を選択的に導入して、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力を緩和する工程とを含む。
（１１）半導体基板の一主面の第１の領域にチャネル形成領域が構成されたｎチャネル導電型電界効果トランジスタと、前記半導体基板の一主面の第１の領域と異なる第２の領域にチャネル形成領域が構成されたｐチャネル導電型電界効果トランジスタとを有する半導体装置の製造方法であって、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを形成する工程と、
前記半導体基板の一主面の第１の領域上及び第２の領域上に、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる絶縁膜を形成する工程と、
前記半導体基板の一主面の第１の領域上における前記絶縁膜に不純物を選択的に導入して、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引っ張り応力を緩和する工程とを含む。
【００１９】
本発明のポイント部分の構成を以下に説明する。
【００２０】
本発明のポイントは、ｎチャネル導電型電界効果トランジスタ及びｎチャネル導電型電界効果トランジスタの各々のチャネル形成領域に働く応力の向き、或いは大きさを、各々のドレイン電流が増加する方向に制御することである。例えば以下のようにする。
１）ｎチャネル導電型電界効果トランジスタのチャネル形成領域に対して引っ張り応力、ｐチャネル導電型電界効果トランジスタのチャネル形成領域に対して圧縮応力が働くように、半導体基板の一主面上に形成される膜の材料をｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタで変更する。
２）圧縮応力がｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く場合には、ｎチャネル導電型電界効果トランジスタのチャネル形成領域に働く圧縮応力がｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く圧縮応力よりも小さくなるように、半導体基板の一主面上に形成される膜の材料を変える。
３）引っ張り応力がｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く場合には、ｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く引っ張り応力がｎチャネル導電型電界効果トランジスタのチャネル形成領域に働く引っ張り応力よりも小さくなるように、半導体基板の一主面上に形成される膜の材料を変える。
【００２１】
上述した手段によれば、通常のプロセスで形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタよりも、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流を両方同時に増加することができる。また、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとのドレイン電流比をある程度自由に設定することができる。
【００２２】
即ち、ｎチャネル導電型電界効果トランジスタのチャネル形成領域に引っ張り応力、ｐチャネル導電型電界効果トランジスタのチャネル形成領域に圧縮応力が別々に与えられる結果、第２図のように、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの各チャネル形成領域に働く応力の大きさに応じて、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタで共にドレイン電流が増加する。
【００２３】
また、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く応力を個別に制御できるため、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとのドレイン電流比を自由に制御できる。
【００２４】
なお、ここでいくつかの用語について定義する。
【００２５】
電界効果トランジスタのチャネル形成領域に働く引っ張り応力とは、チャネル形成領域がシリコン（Ｓｉ）の場合、Ｓｉの格子定数が平衡状態より大きくなる応力を言う。
【００２６】
電界効果トランジスタのチャネル形成領域に働く圧縮応力とは、チャネル形成領域がシリコン（Ｓｉ）の場合、Ｓｉの格子定数が平衡状態より小さくなる応力を言う。
【００２７】
膜がもつ引っ張り応力とは、電界効果トランジスタのチャネル形成領域に引っ張り応力を発生させる応力を言う。
【００２８】
膜がもつ圧縮応力とは、電界効果トランジスタのチャネル形成領域に圧縮応力を発生させる応力を言う。
【００２９】
従って、本発明の主旨は、チャネル形成領域におけるシリコン原子の原子間距離が、ｎチャネル導電型電界効果トランジスタとｐチャネル導電型電界効果トランジスタとで異なっている、言い換えると歪みの大きさが異なっていること、更にはシリコン原子間距離が、ｐチャネル導電型電界効果トランジスタのチャネル形成領域よりも、ｎチャネル導電型電界効果トランジスタのチャネル形成領域で大きいことを意味している。
【発明の効果】
【００３０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００３１】
本発明によれば、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタの電流駆動能力の向上を図ることができる。
【００３２】
また、本発明によれば、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのうち、一方のトランジスタの電流駆動能力の低下を抑制し、他方のトランジスタの電流駆動能力の向上を図ることができる。
【００３３】
また、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのチャネル形成領域に働く応力を個別に制御できるので、ｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタのドレイン電流比をある程度自由に設定できる。
【図面の簡単な説明】
【００３４】
【図１】第１図は、本発明の実施形態１の半導体装置の概略構成を示す模式的断面図である。
【図２】第２図は、電流駆動能力と膜応力との関係を示す特性図である。
【図３】第３図は、第１図の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。
【図４】第４図は、本発明の実施形態２の半導体装置を製造するプロセスフロー（（ａ），（ｂ），（ｃ）及び（ｄ）は模式的断面図）である。
【図５】第５図は、本発明の実施形態３の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。
【図６】第６図は、本発明の実施形態４の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。
【図７】第７図は、本発明の実施形態５の半導体装置の概略構成を示す模式的断面図である。
【図８】第８図は、本発明の実施形態６の半導体装置の概略構成を示す模式的断面図である。
【図９】第９図は、本発明の実施形態７の半導体装置の概略構成を示す模式的断面図である。
【図１０】第図１０は、本発明の実施形態８の半導体装置の概略構成を示す模式的断面図である。
【図１１】第１１図は、本発明の実施形態３の半導体装置の製造において、斜めインプラ工程を示す模式的断面図である。
【発明を実施するための形態】
【００３５】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３６】
（実施形態１）
本実施形態１では、電源電圧が１〜１．５Ｖ、ゲート長が０．１〜０．１４μｍ程度の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
第１図は本発明の実施形態１である半導体装置の概略構成を示す模式的断面図であり、第２図は電流駆動能力と膜応力との関係を示す特性図であり、第３図は第１図の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。第１図及び第３図において、向かって左側がｎチャネル導電型ＭＩＳＦＥＴであり、右側がｐチャネル導電型ＭＩＳＦＥＴである。
【００３７】
第１図に示すように、本実施形態の半導体装置は、半導体基板として例えば単結晶シリコンからなるｐ型シリコン基板１を主体に構成されている。ｐ型シリコン基板１の回路形成面（一主面）は第１の素子形成領域及び第２の素子形成領域を有し、この第１の素子形成領域及び第２の素子形成領域は素子間絶縁分離領域である例えば浅溝アイソレーション（ＳＧＩ：Ｓhallow Ｇroove Ｉsolation）領域４によって互いに区画されている。第１の素子形成領域にはｐ型ウエル領域２及びｎチャネル導電型ＭＩＳＦＥＴが形成され、第２の素子形成領域にはｎ型ウエル領域３及びｐチャネル導電型ＭＩＳＦＥＴが形成されている。浅溝アイソレーション領域４は、ｐ型シリコン基板１の回路形成面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。
【００３８】
ｎチャネル導電型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｎ型半導体領域（エクステンション領域）７及びｎ型半導体領域１０を有する構成となっている。ｎ型半導体領域７はゲート電極６に対して自己整合で形成され、ｎ型半導体領域１０はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｎ型半導体領域１０はｎ型半導体領域７よりも高い不純物濃度で形成されている。
【００３９】
ｐチャネル導電型ＭＩＳＦＥＴは、主に、チャネル形成領域、ゲート絶縁膜５、ゲート電極６、サイドウォールスペーサ９、ソース領域及びドレイン領域を有する構成となっている。ソース領域及びドレイン領域は、ｐ型半導体領域（エクステンション領域）８及びｐ型半導体領域１１を有する構成となっている。ｐ型半導体領域８はゲート電極６に対して自己整合で形成され、ｐ型半導体領域１１はゲート電極６の側壁に設けられたサイドウォールスペーサ９に対して自己整合で形成されている。ｐ型半導体領域１１はｐ型半導体領域８よりも高い不純物濃度で形成されている。
【００４０】
ゲート電極６、ｎ型半導体領域１０、ｐ型半導体領域１１の夫々の表面には、低抵抗化を図るためのシリサイド層（金属・半導体反応層）１２が形成されている。ｐ型シリコン基板１の回路形成面上には、例えば酸化シリコン膜からなる層間絶縁膜１５が形成されている。
【００４１】
ｎチャネル導電型ＭＩＳＦＥＴと層間絶縁膜１５との間には、ｐ型シリコン基板１の回路形成面に引っ張り応力を発生させる膜として第１の窒化膜である例えば窒化シリコン膜１３が形成されている。ｐチャネル導電型ＭＩＳＦＥＴと層間絶縁膜１５との間には、ｐ型シリコン基板１の回路形成面に圧縮応力を発生させる膜として第２の窒化膜である例えば窒化シリコン膜１４が形成されている。本実施形態において、窒化シリコン膜１３はｐ型シリコン基板１の回路形成面上にｎチャネル導電型ＭＩＳＦＥＴを覆うようにして選択的に形成され、窒化シリコン膜１４はｐ型シリコン基板１の回路形成面上にｐチャネル導電型ＭＩＳＦＥＴを覆うようにして選択的に形成されている。
【００４２】
窒化シリコン膜１３及び１４は、例えばプラズマＣＶＤ法によって形成されている。この窒化シリコン膜１３及び１４は、その形成条件（反応ガス、圧力、温度、高周波電力等）を変えることで、ｐ型シリコン基板１の回路形成面に発生させる応力を制御することが可能である。本実施形態において、窒化シリコン膜１３は、例えば膜形成時の高周波電力を３００〜４００Ｗと低電力化して、ｐ型シリコン基板１の回路形成面に発生させる応力を引っ張り方向に制御したものである。窒化シリコン膜１４は、例えば膜形成時の高周波電力を６００〜７００Ｗと高電力化して、ｐ型シリコン基板１の回路形成面に発生させる応力を圧縮方向に制御したものである。
【００４３】
このようにして形成された窒化シリコン膜１３には＋７００〜＋８００ＭＰａ程度の引っ張り応力が存在し、窒化シリコン膜１４には−９００〜−１０００ＭＰａ程度の圧縮応力が存在するため、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域には引っ張り応力が発生し、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域には圧縮応力が発生する。この結果、第２図に示すように、窒化シリコン膜１３及び１４を被膜していない場合と比較して、ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流は１０〜１５％向上し、ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流は１５〜２０％向上した。なお、これらの応力は、前述のように、主として、チャネル形成領域のドレイン電流（Ｉｄ）が流れる方向（ゲート長方向）と同じ向きにかかる。
【００４４】
次に、本実施形態１の半導体装置の製造方法を第３図を用いて説明する。
【００４５】
まず、比抵抗１０Ωｃｍを有する単結晶シリコンからなるｐ型シリコン基板１（以下、単にｐ型基板と呼ぶ）を準備し、その後、ｐ型基板１の回路形成面にｐ型ウエル領域２及びｎ型ウエル領域３を選択的に形成する。
【００４６】
次に、ｐ型基板１の回路形成面に、第１の素子形成領域及び第２の素子形成領域（活性領域）を区画する素子間分離領域として、浅溝アイソレーション領域４を形成する。この浅溝アイソレーション領域４は、ｐ型基板１の回路形成面に浅溝（例えば３００［ｎｍ］程度の深さの溝）を形成し、その後、ｐ型基板１の回路形成面上に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜が浅溝の内部のみ残るようにＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で平坦化することによって形成される。
【００４７】
次に、熱処理を施してｐ型基板１の回路形成面の素子形成領域に例えば厚さが２〜３ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜５を形成し、その後、ｐ型基板１の回路形成面上の全面に例えば１５０〜２００ｎｍ程度の厚さの多結晶シリコン膜をＣＶＤ法で形成し、その後、多結晶シリコン膜にパターンニングを施してゲート電極６を形成する。多結晶シリコン膜には、抵抗値を低減する不純物がその堆積中又は堆積後に導入される。
【００４８】
次に、ゲート電極６が形成されていないｐ型ウエル領域２の部分に不純物として例えば砒素（Ａｓ）をイオン打込み法で選択的に導入して一対のｎ型半導体領域（エクステンション領域）７を形成し、その後、ゲート電極６が形成されていないｎ型ウエル領域３の部分に不純物として例えば二フッ化ボロン（ＢＦ２）をイオン打込み法で選択的に導入して一対のｐ型半導体領域（エクステンション領域）８を形成する。ｎ型半導体領域７の形成は、ｐＭＩＳ形成領域をフォトレジストマスクで覆った状態で行なう。また、ｐ型半導体領域８の形成は、ｎＭＩＳ形成領域をフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２×１０１５／ｃｍ２の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー１〜５ＫｅＶ、ドーズ量１〜２×１０１５／ｃｍ２の条件で行なう。ここまでの工程を第３図（ａ）に示す。
【００４９】
次に、第３図（ｂ）に示すように、ゲート電極６の側壁に例えばゲート長方向の膜厚が５０〜７０ｎｍ程度のサイドウォールスペーサ９を形成する。サイドウォールスペーサ９は、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜又は窒化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。
【００５０】
次に、ゲート電極６及びサイドウォールスペーサ９が形成されていないｐ型ウエル領域２の部分に不純物として例えば砒素（Ａｓ）をイオン打込み法で選択的に導入して一対のｎ型半導体領域１０を形成し、その後、ゲート電極６及びサイドウォールスペーサ９が形成されていないｎ型ウエル領域３の部分に不純物として例えば二フッ化ボロン（ＢＦ２）をイオン打込み法で選択的に導入して一対のｐ型半導体領域１１を形成する。ｎ型半導体領域１０の形成は、ｐＭＩＳ形成領域をフォトレジストマスクで覆った状態で行なう。また、ｐ型半導体領域１１の形成は、ｎＭＩＳ形成領域をフォトレジストマスクで覆った状態で行なう。砒素の導入は、加速エネルギー３５〜４５ＫｅＶ、ドーズ量２〜４×１０１５／ｃｍ２の条件で行なう。また、二フッ化ボロンの導入は、加速エネルギー４０〜５０ＫｅＶ、ドーズ量２〜４×１０１５／ｃｍ２の条件で行なう。
【００５１】
この工程において、ｎ型半導体領域７及びｎ型半導体領域１０からなるソース領域及びドレイン領域が形成される。また、ｐ型半導体領域８及びｐ型半導体領域１１からなるソース領域及びドレイン領域が形成される。
【００５２】
次に、自然酸化膜等を除去してゲート電極６及び半導体領域（１０，１１）の表面を露出させた後、これらの表面上を含むｐ型基板１の回路形成面上の全面に高融点金属膜として例えばコバルト（Ｃｏ）膜をスパッタ法で形成し、その後、熱処理を施し、ゲート電極６のシリコン（Ｓｉ）とコバルト膜のＣｏとを反応させてゲート電極６の表面にシリサイド（ＣｏＳｉｘ）層１２を形成すると共に、半導体領域（１０，１１）のＳｉとコバルト膜のＣｏとを反応させて半導体領域の表面にシリサイド（ＣｏＳｉｘ）層１２を形成し、その後、シリサイド層１２が形成された領域以外の未反応のコバルト膜を選択的に除去し、その後、熱処理を施してシリサイド層１２を活性化する。
【００５３】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１３をプラズマＣＶＤ法で形成する。窒化シリコン膜１３の形成は、例えば高周波電力３５０〜４００Ｗ、或いはチャンバー内圧力３００〜３５０Ｔｏｒｒの条件で行なう。
【００５４】
次に、フォトエッチング技術を用いて窒化シリコン膜１３にパターンニングを施し、第３図（ｃ）に示すように、ｎチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１３を形成する。即ち、ｐチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１３は除去する。このようにして形成された窒化シリコン膜１３は、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に引っ張り応力を発生させることができる。
【００５５】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００ｎｍ程度の厚さの窒化シリコン膜１４をプラズマＣＶＤ法で形成する。窒化シリコン膜１４の形成は、例えば高周波電力６００〜７００Ｗ、或いはチャンバー内圧力５〜１０Ｔｏｒｒの条件で行なう。
【００５６】
次に、フォトエッチング技術を用いて窒化シリコン膜１４にパターンニングを施し、第３図（ｃ）に示すように、ｐチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１４を形成する。即ち、ｎチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１４は除去する。このようにして形成された窒化シリコン膜１４は、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に圧縮応力を発生させることができる。
【００５７】
次に、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１５の表面をＣＭＰ法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
【００５８】
窒化シリコン膜１３及び１４の加工方法については、等方性ドライエッチング、或いはウエットエッチングを使用する。異方性ドライエッチングの場合には、ゲート段差部に窒化シリコン膜が残り、応力の効果が多少弱まるが、これでも良い。
【００５９】
本実施形態１では、ゲート電極６に直接接する窒化シリコン膜で応力を制御しているため、最も効率が良い。特に、ソース領域及びドレイン領域の不純物活性化等の高温熱処理が完了した後に応力制御用の窒化シリコン膜を形成するため、膜応力をほぼそのまま残存できる。更に、電流駆動能力向上と共に、広いアイソレーション領域等における窒化シリコン膜を除去できるため、アイソレーション領域における寄生容量を低減できる。窒化シリコン膜は酸化シリコン膜と比較して誘電率が高い。
【００６０】
なお、本実施形態１においては、窒化シリコン膜１４を省略しても良い。むろん、ｐチャネル導電型ＭＩＳＦＥＴの電流駆動能力向上の効果は小さくなるが、その分製造工程を簡略化することができる。また、窒化シリコン膜１３は枚葉熱ＣＶＤ法で形成しても良いし、窒化シリコン膜１３及び１４共に圧縮応力或いは引っ張り応力が発生するようにし、その大きさが異なるだけでも良い。
【００６１】
要するに、本実施形態１のポイントは、ｎチャネル導電型及びｐチャネル導電型ＭＩＳＦＥＴにおいて少なくとも一方のチャネル形成領域に発生する応力の向き、大きさをドレイン電流が増加する方向に変えることである。
【００６２】
また、本実施形態１において、窒化シリコン膜１３の厚さを厚めに設定すると、窒化シリコン膜１４の加工時のオーバーエッチングによる膜減を防げる。なお、両膜の厚さは何ら規定されるものではない。
【００６３】
更に、窒化シリコン膜の形成方法を変えて膜応力を変える方法としては、前記実施形態の高周波電力を変える方法の他に、下記の方法があげられる。
１）原料ガスを変える方法として、窒化シリコン膜１３の形成にはＳｉＨ４とＮＨ３とＮ２を使用し、窒化シリコン膜１４の形成にはＮＨ３を除いてＳｉＨ４とＮ２を使用する、
２）形成温度を変える方法として、窒化シリコン膜１４の形成時よりも、窒化シリコン膜１３の形成時の温度を高くする、
３）圧力を変える方法として、窒化シリコン膜１４の形成時よりも、窒化シリコン膜１３の形成時の圧力を高くする、
などである。むろん、前記いずれの組み合わせを複合させてもよい。要はいかに窒化シリコン膜１３を引っ張り応力側に、窒化シリコン膜１４を圧縮応力側にするかが重要である。
【００６４】
また、枚葉熱ＣＶＤ法を用いた窒化膜の形成方法としては、膜形成時の圧力を下げるほど、また温度を高くするほど膜応力を引っ張り側にでき、窒化シリコン膜１３に好適である。
【００６５】
（実施形態２）
本実施形態２は、前記実施形態１の製造工程を簡略化することを狙ったものである。第４図は、本発明の実施形態２の半導体装置を製造するプロセスフロー（（ａ），（ｂ），（ｃ）及び（ｄ）は模式的断面図）である。
【００６６】
第４図（ａ）に示すように、前記実施形態１と同様のプロセスで、ｎチャネル導電型及びｐチャネル導電型ＭＩＳＦＥＴ及びシリサイド層１２を形成する。
【００６７】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１３をプラズマＣＶＤ法で形成する。窒化シリコン膜１３の形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。
【００６８】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として酸化シリコン膜１３Ａを形成する。この酸化シリコン膜１３Ａは、例えばＰ−ＴＥＯＳ或いはＯ３−ＴＥＯＳ酸化膜である。
【００６９】
次に、フォトエッチング技術を用いて酸化シリコン膜１３Ａ及び窒化シリコン膜１３に順次パターンニングを施し、第４図（ｂ）に示すように、ｎチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１３及び酸化シリコン膜１３Ａを形成する。即ち、ｐチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１３及び酸化シリコン膜１３Ａは除去する。このようにして形成された窒化シリコン膜１３は、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に引っ張り応力を発生させることができる。
【００７０】
次に、第４図（ｃ）に示すように、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００ｎｍ程度の厚さの窒化シリコン膜１４をプラズマＣＶＤ法で形成する。窒化シリコン膜１４の形成は、例えば高周波電力６００〜７００Ｗの条件で行なう。
【００７１】
次に、フォトエッチング技術を用いて窒化シリコン膜１４にパターンニングを施し、第４図（ｄ）に示すように、ｐチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１４を形成する。即ち、ｎチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１４は除去する。このようにして形成された窒化シリコン膜１４は、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に圧縮応力を発生させることができる。この工程において、酸化シリコン膜１３Ａが窒化シリコン膜１４の加工時のエッチングストッパーとなっている。即ち、窒化シリコン膜１４の加工時のオーバーエッチングによる窒化シリコン膜１３の薄膜化を抑制することができる。
【００７２】
次に、第４図（ｄ）に示すように、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１５の表面をＣＭＰ法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
【００７３】
本実施形態２によれば、前述の実施形態１の効果に加えて、窒化シリコン膜１４の加工の制御性を大きく向上できる。この結果、窒化シリコン膜１３及び１４の膜厚を均一、かつ薄膜にできる。
【００７４】
（実施形態３）
本実施形態３では、電源電圧が１〜１．５Ｖ、ゲート長が０．１〜０．１４μｍ程度の相補型ＭＩＳＦＥＴを有する半導体装置に本発明を適用した例について説明する。
【００７５】
本実施形態３は、前記実施形態１の製造工程を簡略化することを狙ったものである。第５図は、本発明の実施形態３の半導体装置を製造するプロセスフロー（（ａ），（ｂ）及び（ｃ）は模式的断面図）である。第５図において、向かって左側がｎチャネル導電型ＭＩＳＦＥＴであり、右側がｐチャネル導電型ＭＩＳＦＥＴである。
【００７６】
第５図（ａ）に示すように、前記実施形態１と同様のプロセスで、ｎチャネル導電型及びｐチャネル導電型ＭＩＳＦＥＴ及びシリサイド層１２を形成した後、ｐ型基板１の回路形成面上の全面に、絶縁膜としてｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる窒化シリコン膜１６をプラズマＣＶＤ法で形成する。窒化シリコン膜１６の形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。
【００７７】
次に、ｐチャネル導電型ＭＩＳＦＥＴ上を覆い、かつｎチャネル導電型ＭＩＳＦＥＴ上に開口を有するレジスト膜Ｒをｐ型基板１の回路形成面上に形成し、その後、第５図（ｂ）に示すように、レジスト膜Ｒを不純物導入用マスクとして使用して、レジスト膜Ｒから露出する窒化シリコン膜１６中に、Ａｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、Ｉｎ、ＢＦ２等の不純物をイオン打込み法で導入する。なお、図中の符号１７は、これらの不純物が導入された窒化シリコン膜である。
【００７８】
次に、レジスト膜Ｒを除去し、その後、第５図（ｃ）に示すように、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１５の表面をＣＭＰ法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
【００７９】
このようにして得られたｐチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜１６は、−８００〜−１０００ＭＰａの圧縮応力を有し、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に圧縮応力を発生させる。一方、ｎチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜１７の応力は著しく緩和され、ほぼゼロの状態になっている。即ち、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域における圧縮応力は緩和されている。この結果、窒化シリコン膜１６を被膜していない場合と比較して、ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流は１５〜２０％向上した。この時、ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流は、高圧縮応力の窒化シリコン膜１６を適用したにもかかわらず、ほとんど低下していない。
【００８０】
これは、イオン注入の衝撃により窒化シリコン膜１６中の結晶性が破壊されたことによるものである。従って、窒化シリコン膜の断面を観察すると明らかに破壊された跡が残っている。なお、本実施形態では不純物をｎチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜のみに導入したが、明確な緩和効果に差があれば、不純物自身は、ｎ、ｐチャネル導電型ＭＩＳＦＥＴ上の両方にあってもよい。但し、このときはｎチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜中の不純物量が大きい、或いはイオン注入によって破壊された領域が大きいことが必要である。また、この破壊領域の大きさ、つまり応力緩和効果は、導入する不純物の濃度だけでなく、エネルギーの大きさに大きく左右される。例えば本実施形態では、ｎチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜中に導入される不純物のエネルギーが、ｐチャネル導電型ＭＩＳＦＥＴ上の窒化シリコン膜中に導入される不純物のエネルギーよりも大きいだけでも同様の効果を得ることができる。なお、導入された不純物の大部分は窒化シリコン膜１６中に存在していることが望ましい。これは、イオン注入の損傷が下部のＭＩＳＦＥＴに悪影響を与える場合があるからである。
【００８１】
また、本実施形態では窒化シリコン膜１６の被膜と、選択的イオン注入工程後、素子が完成するまでの間の熱処理工程は、７００℃が最高温度であった。この程度の比較的低温の熱処理であれば、イオン注入により破壊された窒化シリコン膜が再び結晶化することはほとんどなかった。従って、イオン注入後の応力の状態が、残留応力として素子完成後にもほぼ維持されている。
【００８２】
本実施形態３によると、窒化シリコン膜１６への不純物のイオン注入により、膜中の応力を緩和、或いは逆向きにできることから、本方式でも実施形態１と同様の効果を得ることができる。これにより、前述の実施形態１と比較して、窒化シリコン膜の被膜工程が一回で済むため、第２の窒化シリコン膜の被膜工程とその加工工程を省略でき、製造工程を簡略化できる。むろん、イオン注入により膜応力を変えるのは、ｐチャネル導電型ＭＩＳＦＥＴ側でもよい。この場合、ｐ型基板１の回路形成面上の全面に、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に引っ張り応力を発生させる窒化シリコン膜を形成した後、ｐチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜に前述の不純物をイオン打込み法で選択的に導入する。また、窒化シリコン膜中にイオン注入するイオン種（不純物）としては、比較的重いイオンの方が、低濃度イオン注入で本効果をあげることができ、効率が良いが、何らイオン種を限定するものではない。
【００８３】
また、本実施形態での応力緩和用のイオン注入としては、シリコン基板（ウェーハ）に対して垂直のイオン注入を適用した場合を示したが、第１１図（模式的断面図）に示したように、斜めインプラ注入を適用しても良い。この場合、ＭＩＳＦＥＴのゲート電極を覆っている窒化シリコン膜１６のゲート側壁部分（段差部分）にも不純物を導入できる。この結果、より一層の応力緩和効果を得ることができた。
【００８４】
（実施形態４）
本実施形態４は、本発明の実施形態１の半導体装置の製造方法の変形例である。これを第６図（（ａ），（ｂ）及び（ｃ）は模式的断面図）を用いて説明する。
【００８５】
第６図（ａ）に示すように、前記実施形態１と同様のプロセスで、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴ及びシリサイド層１２を形成する。
【００８６】
次に、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１３をプラズマＣＶＤ法で形成する。窒化シリコン膜１３の形成は、例えば高周波電力３５０〜４００Ｗの条件で行なう。
【００８７】
次に、フォトエッチング技術を用いて窒化シリコン膜１３にパターンニングを施し、第６図（ｂ）に示すように、ｎチャネル導電型ＭＩＳＦＥＴを選択的に覆う窒化シリコン膜１３を形成する。即ち、ｐチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１３は除去する。このようにして形成された窒化シリコン膜１３は、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に選択的に引っ張り応力を発生させることができる。
【００８８】
次に、第６図（ｃ）に示すように、ｐ型基板１の回路形成面上の全面に、絶縁膜として例えば１００〜１２０ｎｍ程度の厚さの窒化シリコン膜１４をプラズマＣＶＤ法で形成する。窒化シリコン膜１４の形成は、例えば高周波電力６００〜７００Ｗの条件で行なう。
【００８９】
次に、ｐ型基板１の回路形成面上の全面に例えば酸化シリコン膜からなる層間絶縁膜１５をプラズマＣＶＤ法で形成し、その後、層間絶縁膜１５の表面をＣＭＰ法で平坦化する。この後は、公知の技術でコンタクト孔、メタル配線層を形成して完成する。
【００９０】
本実施形態４において、ｐチャネル導電型ＭＩＳＦＥＴ上には窒化シリコン膜１４のみが存在している。一方、ｎチャネル導電型ＭＩＳＦＥＴ上には窒化シリコン膜１３及び１４が存在している。この結果、ｐチャネル導電型ＭＩＳＦＥＴのチャネル形成領域には大きな圧縮応力が発生するが、ｎチャネル導電型ＭＩＳＦＥＴのチャネル形成領域に発生する応力は緩和されている。本実施形態では、窒化シリコン膜を被膜していない場合と比較して、ｐチャネル導電型ＭＩＳＦＥＴのドレイン電流のみを１５〜２０％向上させることができた。この時、ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流はほとんど変化していない。
【００９１】
なお、ｎチャネル導電型ＭＩＳＦＥＴのドレイン電流を主に増加させたい場合には、先に窒化シリコン膜１４をｐチャネル導電型ＭＩＳＦＥＴ上に選択的に形成し、その後、窒化シリコン膜１３を全面に形成すればよい。
【００９２】
本実施形態の工程を第１及び第２実施形態と比較すると、ｎチャネル導電型ＭＩＳＦＥＴ上における窒化シリコン膜１４をフォトエッチングで除去する工程が省略されている。この結果、第１及び第２実施形態よりも工程を簡略化できる。
【００９３】
なお、本実施形態においては、窒化シリコン膜１３及び１４の膜厚、及びその膜応力の大きさを変えることで、ｎチャネル導電型及びｐチャネル導電型ＭＩＳＦＥＴのドレイン電流を同時に向上させることもできる。例えば、上記実施形態において、窒化シリコン膜１３の膜厚を１３０〜１５０ｎｍ、そして窒化シリコン膜１４の膜厚を５０〜８０ｎｍにすることにより、窒化シリコン膜１４によってｎチャネル導電型ＭＩＳＦＥＴのドレイン電流向上効果が小さくなることもない。
【００９４】
（実施形態５）
第７図は、本発明の実施形態５の半導体装置の概略構成を示す模式的断面図であり、図中２３は、引っ張り応力をもつ塗布酸化膜（ＳＯＧ（Ｓpin Ｏn Ｇlass）膜）である。
【００９５】
本実施形態５の半導体装置は、応力を制御する膜、構造を変えたものとして、前記応用例の何れかを組み合わせたものである。例えば、第７図に示すように、ゲート電極６の直上を含むｐ型基板１の回路形成面の全面に、自己整合コンタクトプロセス用の、圧縮応力をもつ窒化シリコン膜１９を形成し、その後、窒化シリコン膜１９上に引っ張り応力をもつＳＯＧ膜２３を形成し、その後、ＳＯＧ膜２３にパターンニングを施して、ｎチャネル導電型ＭＩＳＦＥＴ上にＳＯＧ膜２３を選択的に残したものである。ｎチャネル導電型ＭＩＳＦＥＴ側では、窒化シリコン膜１９の圧縮応力をＳＯＧ膜２３の引っ張り応力で打ち消している。
【００９６】
（実施形態６）
第８図は、本発明の実施形態６の半導体装置の概略構成を示す断面図であり、図中２０は圧縮応力をもつ窒化シリコン膜からなるサイドウォールスペーサ、２１は引っ張り応力をもつゲート電極、２２は圧縮応力をもつゲート電極である。
【００９７】
本実施形態６の半導体装置は、第８図に示すように、前記応力を制御する膜、構造を変えたものであり、前記実施形態１におけるサイドウォールスペーサ９を圧縮応力をもつ窒化シリコン膜からなるサイドウォールスペーサ２０に変更したり、また、ゲート電極６を引っ張り応力をもつ材料からなるゲート電極２１に変更したり、また、ゲート電極６を圧縮応力をもつ材料からなるゲート電極２２に変更したりする（構造変更を含む）ことを組み合わせて応力を制御するものである。
【００９８】
例えば、前記応力を制御する膜、構造を変えたものとして、ゲート電極６の材料の変更の組み合わせで応力を制御する場合の一例として、一方のゲート電極６に特別に不純物（Ｇｅ，Ｓｉ他）を多く導入することがあげられる。また、ゲート電極６はポリメタル構造でも良い。
【００９９】
また、応力を制御する膜、構造を変えたものとして、ｎチャネル導電型ＭＩＳＦＥＴ、ｐチャネル導電型ＭＩＳＦＥＴでゲート絶縁膜材料を変えても良い。例えば、ｎチャネル導電型ＭＩＳＦＥＴ及びｐチャネル導電型ＭＩＳＦＥＴの何れかに窒化シリコン膜と酸化シリコン膜の積層膜を適用する等である。
【０１００】
（実施形態７）
第９図は、本発明の実施形態７の半導体装置の概略構成を示す模式的断面図である。本実施形態の半導体装置は、第９図に示すように、応力を制御する膜、構造を変えたものとして、前記実施形態１と同様に層間絶縁膜の一部としての窒化シリコン膜を適用するが、ｎチャネル導電型ＭＩＳＦＥＴのゲート電極６上に引っ張り応力をもつ窒化シリコン膜１３を、ｐチャネル導電型ＭＩＳＦＥＴのゲート電極６上に圧縮応力をもつ窒化シリコン膜１４を直接形成するのではなく、層間絶縁膜１５の表面を平坦化した後に、ｎチャネル導電型ＭＩＳＦＥＴのゲート電極６上における層間絶縁膜１５上に引っ張り応力をもつ窒化シリコン膜２４をｐチャネル導電型ＭＩＳＦＥＴのゲート電極６上における層間絶縁膜１５上に圧縮応力をもつ窒化シリコン膜２５を形成したものである。
【０１０１】
このように構成した場合は、一方の窒化シリコン膜の除去が容易になる。
【０１０２】
（実施形態８）
第１０図は、本発明の実施形態８の半導体装置の概略構成を示す模式的断面図である。
【０１０３】
本実施形態８の半導体装置は、ＳＯＩ（Ｓilicon Ｏn Ｉnsulator）基板３０を用いたＳＯＩ構造となっている。ＳＯＩ基板３０は、例えば、支持基板３０Ａと、この支持基板３０Ａ上に設けられた絶縁層３０Ｂと、この絶縁層３０Ｂ上に設けられた半導体層３０Ｃとを有する構成となっている。支持基板３０Ａは例えば単結晶シリコンからなるｐ型シリコン基板で形成され、絶縁層３０Ｂは例えば酸化シリコン膜で形成され、半導体層３０Ｃは例えば単結晶シリコンからなるｐ型半導体で形成されている。半導体層３０Ｃは複数個の素子形成部に分割され、各素子形成部にｎチャネル導電型ＭＩＳＦＥＴ又はｐチャネル導電型ＭＩＳＦＥＴが形成されている。ｎチャネル導電型ＭＩＳＦＥＴが形成される半導体層３０Ｃの素子形成部にはｐ型ウエル領域が形成され、ｐチャネル導電型ＭＩＳＦＥＴが形成される半導体層３０Ｃの素子形成部にはｎ型ウエル領域が形成されている。
【０１０４】
ＳＯＩ構造は半導体層３０Ｃの厚さが薄いため、一層応力の効果が大きい。また、ＳＯＩ構造の場合には、絶縁層（埋め込み層）３０Ｂの厚さを変えることや絶縁層３０Ｂに不純物を選択的に導入することによって応力制御を行なうことができる。この結果、本発明の効果と共にＳＯＩ構造のメリットを享受できる。
【０１０５】
また、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory ）、ＤＲＡＭ（Ｄynamic Ｒandom Ａccess Ｍemory）、フラッシュ等のメモリが含まれる製品において、少なくともそのメモリセルの周辺回路やロジック回路部分に本発明の構造を適用すると、より高性能のメモリ製品を得ることができる。
【０１０６】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【符号の説明】
【０１０７】
１…ｐ型シリコン基板、２…ｐ型ウエル領域、３…ｎ型ウエル領域、４…浅溝アイソレーション領域、５…ゲート絶縁膜、６…ゲート電極、７…ｎ型半導体領域、８…ｐ型半導体領域、９…サイドウォールスペーサ、１０…ｎ型半導体領域、１１…ｐ型半導体領域、１２…シリサイド層、１３，１４…窒化シリコン膜、１３Ａ…酸化シリコン膜、１５…層間絶縁膜、１６，１７…窒化シリコン膜、１９…窒化シリコン膜、２０…サイドウォールスペーサ、２１…ゲート電極、２２…ゲート電極、２３…ＳＯＧ膜、２４，２５…窒化シリコン膜、３０…ＳＯＩ基板、３０Ａ…支持基板、３０Ｂ…絶縁層、３０Ｃ…半導体層。
【特許請求の範囲】
【請求項１】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを覆うように、第１の膜を形成する工程、
（ｂ）前記（ａ）工程後に、前記ｐチャネル導電型電界効果トランジスタ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程、
（ｃ）前記（ｂ）工程後に、前記第１の膜上に層間絶縁膜を形成する工程、
を有し、
前記ｎチャネル型電界効果トランジスタの動作時に、前記ｎチャネル型電界効果トランジスタのソース領域とドレイン領域との間に流れる電流が増加するように、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域には、前記ｎチャネル導電型電界効果トランジスタ上の前記第１の膜によって、主として、前記ｎチャネル型電界効果トランジスタのゲート電極のゲート長方向に引張応力が発生しており、
前記（ｂ）工程によって、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引張応力は、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引張応力よりも小さくなっていることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを覆うように、第１の膜を形成する工程、
（ｂ）前記（ａ）工程後に、前記ｎチャネル導電型電界効果トランジスタ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程、
（ｃ）前記（ｂ）工程後に、前記第１の膜上に層間絶縁膜を形成する工程、
を有し、
前記ｐチャネル型電界効果トランジスタの動作時に、前記ｐチャネル型電界効果トランジスタのソース領域とドレイン領域との間に流れる電流が増加するように、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域には、前記ｐチャネル導電型電界効果トランジスタ上の前記第１の膜によって、主として、前記ｐチャネル型電界効果トランジスタのゲート電極のゲート長方向に圧縮応力が発生しており、
前記（ｂ）工程によって、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力は、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力よりも小さくなっていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２の何れか１項に記載の半導体装置の製造方法において、
前記イオン注入は、前記半導体基板に対して垂直方向から行われることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２の何れか１項に記載の半導体装置の製造方法において、
前記イオン注入は、前記半導体基板に対する垂線よりも斜め方向から行われることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４の何れか１項に記載の半導体装置の製造方法において、
前記不純物は、Ａｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、ＩｎまたはＢＦ２であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５の何れか１項に記載の半導体装置の製造方法において、
前記第１の膜は自己整合コンタクト用絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置の製造方法において、
前記第１の膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７の何れか１項に記載の半導体装置の製造方法において、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタの前記ゲート電極のゲート長さは、それぞれ０．１μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを覆うように、第１の膜を形成する工程、
（ｂ）前記（ａ）工程後に、前記ｐチャネル導電型電界効果トランジスタ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程、
（ｃ）前記（ｂ）工程後に、前記第１の膜上に層間絶縁膜を形成する工程、
を有し、
前記ｎチャネル型電界効果トランジスタの動作時に、前記ｎチャネル型電界効果トランジスタのソース領域とドレイン領域との間に流れる電流が増加するように、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域には、前記ｎチャネル導電型電界効果トランジスタ上の前記第１の膜によって、主として、前記ｎチャネル型電界効果トランジスタのゲート電極のゲート長方向に引張応力が発生しており、
前記（ｂ）工程によって、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引張応力は、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する引張応力よりも小さくなっていることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板に形成されたｎチャネル導電型電界効果トランジスタ及びｐチャネル導電型電界効果トランジスタを有する半導体装置の製造方法であって、
（ａ）前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタを覆うように、第１の膜を形成する工程、
（ｂ）前記（ａ）工程後に、前記ｎチャネル導電型電界効果トランジスタ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程、
（ｃ）前記（ｂ）工程後に、前記第１の膜上に層間絶縁膜を形成する工程、
を有し、
前記ｐチャネル型電界効果トランジスタの動作時に、前記ｐチャネル型電界効果トランジスタのソース領域とドレイン領域との間に流れる電流が増加するように、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域には、前記ｐチャネル導電型電界効果トランジスタ上の前記第１の膜によって、主として、前記ｐチャネル型電界効果トランジスタのゲート電極のゲート長方向に圧縮応力が発生しており、
前記（ｂ）工程によって、前記ｎチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力は、前記ｐチャネル導電型電界効果トランジスタのチャネル形成領域に発生する圧縮応力よりも小さくなっていることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２の何れか１項に記載の半導体装置の製造方法において、
前記イオン注入は、前記半導体基板に対して垂直方向から行われることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２の何れか１項に記載の半導体装置の製造方法において、
前記イオン注入は、前記半導体基板に対する垂線よりも斜め方向から行われることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４の何れか１項に記載の半導体装置の製造方法において、
前記不純物は、Ａｒ、Ｇｅ、Ｓｉ、Ａｓ、Ｓｂ、ＩｎまたはＢＦ２であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５の何れか１項に記載の半導体装置の製造方法において、
前記第１の膜は自己整合コンタクト用絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６の何れか１項に記載の半導体装置の製造方法において、
前記第１の膜は、窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７の何れか１項に記載の半導体装置の製造方法において、
前記ｎチャネル導電型電界効果トランジスタ及び前記ｐチャネル導電型電界効果トランジスタの前記ゲート電極のゲート長さは、それぞれ０．１μｍ以下であることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−１２４５０７（Ｐ２０１２−１２４５０７Ａ）
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願番号】特願２０１２−１３９０８（Ｐ２０１２−１３９０８）
【出願日】平成２４年１月２６日（２０１２．１．２６）
【分割の表示】特願２００８−１７１１８１（Ｐ２００８−１７１１８１）の分割
【原出願日】平成１３年６月２９日（２００１．６．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２４年６月２８日（２０１２．６．２８）
【国際特許分類】
【出願日】平成２４年１月２６日（２０１２．１．２６）
【分割の表示】特願２００８−１７１１８１（Ｐ２００８−１７１１８１）の分割
【原出願日】平成１３年６月２９日（２００１．６．２９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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