【課題】第1の領域において、第２の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止する。第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去する。
【解決手段】半導体装置の製造方法では、基板の第１の領域には第１の積層体を形成し第２の領域には複数の第１の配線を形成する。第1の絶縁膜をマスクとして、第1の領域の主面に第１の不純物のイオン注入を施す。第１の積層体の側壁を覆いかつ複数の第１の配線間を埋設するように第２の絶縁膜を形成する。第２の絶縁膜をマスクとして、第1の領域の主面に第２の不純物のイオン注入を施す。第1のエッチングにより、第２の絶縁膜を第１の絶縁膜に対して選択的に除去した後、基板に熱処理を行う。 （もっと読む）

【課題】ゲート電極膜に注入したイオンがチャネル領域に達してＭＩＳＦＥＴの電気特性に影響を与えていた。
【解決手段】半導体基板の主面上にゲート絶縁膜を介して形成されるとともに、第１導電型となる不純物を含んだシリコンを主体とする第１ゲート電極膜と、前記第１ゲート電極膜上に形成されるとともに、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層と、前記第１ゲート電極膜上に前記介在層を介して形成されるとともに、前記第１導電型となる不純物を含んだシリコンを主体とする第２ゲート電極膜と、を含む電界効果トランジスタを有する。 （もっと読む）

【課題】第1の領域のゲート絶縁膜への酸化剤の進入を防止しつつ、第２の領域の複数の第１の配線間に設けられた酸化アルミニウム膜を選択的に除去する。
【解決手段】第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線を覆うように形成した第１の絶縁膜をマスクとして、第１の領域に第１のイオン注入を施す。その後、第１の領域において第１の積層体の側壁を覆い、第２の領域において複数の第１の配線間を埋設するように形成した、酸化アルミニウムを主体とする第２の絶縁膜をマスクとして、第１の領域に第２のイオン注入を施す。第２の絶縁膜を、第１の絶縁膜に対して選択的に除去する。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板１ａの活性領域１ｃが素子分離絶縁膜２で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極８ａ、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒを有し、ソース・ドレイン領域の両側部に位置する素子分離絶縁膜２ａの表面は、ソース・ドレイン領域の表面より低い位置に形成されており、ゲート電極８ａ、活性領域１ｃ、及び表面がソース・ドレイン領域の表面より低い位置に形成された素子分離絶縁膜２ａを被覆して、チャネル形成領域に対し引張応力を印加する被覆応力膜が形成されている構成とする。 （もっと読む）

【課題】チャネル形成領域に対しトランジスタの電流駆動能力を向上させる方向に応力をかけ、さらに電流駆動能力が向上し、性能が向上された半導体装置を提供する。
【解決手段】半導体基板（１ａ，１ｂ）の活性領域（１ｃ，１ｄ）が素子分離絶縁膜（２，６ａ）で区画され、チャネル形成領域、ゲート絶縁膜、ゲート電極（８ａ，８ｂ）、ソース・ドレイン領域及び被覆応力膜を有するＮＴｒとＰＴｒを有し、活性領域におけるゲート長方向が＜１００＞方向であり、素子分離絶縁膜としてＮＴｒにおけるソース・ドレイン領域の両端部に第１の引張応力膜６ａが形成され、ソース・ドレイン領域の両端部以外に第１の圧縮応力膜２が形成され、ＰＴｒの素子分離絶縁膜は第１の圧縮応力膜２が形成され、被覆応力膜としてＮＴｒに第２の引張応力膜が形成され、ＰＴｒに第２の圧縮応力膜が形成されている構成とする。 （もっと読む）

【課題】相互接続構造の珪化物層と、ロープロファイルバンプを含む、バンプ間ショートを防止したパワーＭＯＳＦＥＴからなる半導体デバイスおよび製造方法を提供する。
【解決手段】基板上にソース領域１６０およびドレイン領域１７０を有し、珪化物層１７４が、ソース領域およびドレイン領域の上に配置されている。第１の相互接続層１９４が、珪化物層上に形成されており、ソース領域に接続される第１のランナー１９６と、ドレイン領域に接続される第２のランナー１９８とが配置される。第２の相互接続層２１４が、第１の相互接続層上に形成されており、第１のランナーに接続される第３のランナー２１６と、第２のランナーに接続される第４のランナー２１８とを含む。第３の相互接続層２３４が形成され、ソースパッド２３６、ソースバンプ２４０が電気的に接続される。 （もっと読む）

【課題】チャネル領域を拡大することが可能な半導体装置の製造方法を提供する。
【解決手段】素子分離用の溝部３を形成した後、素子分離絶縁膜４として、当該溝部３に埋め込まれた状態で基板２の面上を覆うシリコン酸化膜２６，３１を形成する工程と、シリコン酸化膜２６，３１上に少なくとも埋め込みゲート用の溝部１０を形成する位置に開口部を有するマスクパターンを形成する工程と、マスクパターンの開口部を通してシリコン酸化膜３１を異方性エッチングにより選択的に除去することによって、当該シリコン酸化膜３１に第１の溝部９と同じ幅及び深さとなる第２の溝部１０を形成する工程と、第２の溝部１０の底面及び側面に位置するシリコン酸化膜２６，３１を等方性エッチングにより選択的に除去することによって、当該第２の溝部１０を活性領域６に形成される第１の溝部９よりも深く、且つ、第１の溝部９よりも大きい幅とする工程とを含む。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極用溝１８の底部１８ｃから活性領域の一部が突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、ゲート電極用溝１８の下部に埋め込まれ、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成されたゲート電極２２と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、フィン部１５の表面に設けられた準位形成領域３０と、を備える半導体装置１０を選択する。 （もっと読む）

【課題】半導体基板の転移を防止しつつ、絶縁膜の埋め込み性を確保するとともに、エッチング耐性を向上させる。
【解決手段】シリコン含有無機ポリマー膜８にアルカリ金属元素またはアルカリ土類金属元素を含有させ、塗布法などの方法にてトレンチ６内に埋め込まれるようにしてシリコン含有無機ポリマー膜８をライナー膜７上に形成し、水蒸気を含む雰囲気中でシリコン含有無機ポリマー膜８の酸化処理を行うことにより、シリコン含有無機ポリマー膜８をシリコン酸化膜９に変化させる。 （もっと読む）

【課題】 ファセット起因による短チャネル効果を回避すること。
【解決手段】 半導体基板（１）に設けられたＭＩＳトランジスタ（４，５，１３）からなる半導体デバイス（２００）は、半導体基板（１）に設けられた素子分離領域（２）と、素子分離領域（２）によって区画された活性領域（３）と、活性領域（３）に設けられたＭＩＳトランジスタのチャネル領域よりも上方へ突出したＭＩＳトランジスタのソース／ドレイン領域（１３）と、ソース／ドレイン領域（１３）の下方に設けられた拡散層（１２）と、を備える。ソース／ドレイン領域（１３）の導電型に対する拡散層（１２）の導電型が逆の極性となっている。 （もっと読む）

【課題】本発明は、接合リーク電流を低減可能で、かつトランジスタの信頼性を向上させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート電極６１よりも上方に配置されたゲート絶縁膜２１、及びゲート電極６１の上面６１ａを覆う水素含有絶縁膜６２と、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂを埋め込むフッ素含有絶縁膜６３と、を備え、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、半導体基板１３に含まれるシリコンと水素含有絶縁膜６２に含まれる水素とが結合したＳｉ−Ｈ結合、及び半導体基板１３に含まれるシリコンとフッ素含有絶縁膜６３に含まれるフッ素とが結合したＳｉ−Ｆ結合を有する。 （もっと読む）

【課題】ＳＯＧで平坦化した半導体装置であっても水分による閾値変動を抑制した半導体装置を提供する。
【解決手段】ＳＯＧ平坦化後にＳＯＧを除去したＭＯＳトランジスタ領域を単層配線とし、ＳＯＧを残した非ＭＯＳトランジスタ領域を多層配線とすることで、ＳＯＧを介したＭＯＳトランジスタへの水分の影響が無くなり、ＭＯＳトランジスタの閾値変動を抑制できる。 （もっと読む）

【課題】ｎチャネル型電界効果トランジスタとｐチャネル型電界効果トランジスタを有する半導体装置において、ｎチャネル型電界効果トランジスタ、ｐチャネル型電界効果トランジスタ共にドレイン電流特性に優れた半導体装置を実現する。
【解決手段】ｎチャネル型電界効果トランジスタ１０と、ｐチャネル型電界効果トランジスタ３０とを有する半導体装置において、ｎチャネル型電界効果トランジスタ１０のゲート電極１５を覆う応力制御膜１９には、膜応力が引張応力側の膜を用いる。ｐチャネル型電界効果トランジスタ３０のゲート電極３５を覆う応力制御膜３９には、膜応力が、ｎチャネル型トランジスタ１０の応力制御膜１９より、圧縮応力側の膜を用いることにより、ｎチャネル型、ｐチャネル型トランジスタの両方のドレイン電流の向上が期待できる。このため、全体としての特性を向上させることができる。 （もっと読む）

【課題】電界効果トランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】Ｙ方向に延在するように半導体基板１３に設けられ、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂを有するゲート電極用溝１８と、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第１の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように、半導体基板１３に設けられた第２の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】シリサイド化金属ゲートと、シリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物と、同ゲート構造物を製造する方法と、を提供する。
【解決手段】シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を提供する。詳しくは、広義に、第一の厚さを有する第一のシリサイド金属のシリサイド化金属ゲートと、隣接する第二の厚さを有する第二の金属のシリサイド化ソース領域およびドレイン領域とを含み、第二の厚さは第一の厚さより薄く、シリサイド化ソース領域およびドレイン領域は少なくともシリサイド化金属ゲートを含むゲート領域の端に位置合わせした半導体構造物を提供する。さらに、シリサイド化金属ゲートと、シリサイド化金属ゲートに接するシリサイド化ソース領域およびドレイン領域とを備える進歩したゲート構造物を製造する方法も提供する。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】ドーパントの濃度をより高く確保しつつも、ドーパントが拡散されるジャンクション深さを制御することができ、改善された接触抵抗を実現し、チャネル領域との離隔間隔を減らしてチャネルのしきい電圧（Ｖｔ）を改善できる埋没ジャンクションを有する垂直型トランジスタ及びその形成方法を提供すること。
【解決手段】半導体基板に第１の側面に反対される第２の側面を有して突出した壁体）を形成し、壁体の第１の側面の一部を選択的に開口する開口部を有する片側コンタクトマスクを形成した後、開口部に露出した第１の側面部分に互いに拡散度が異なる不純物を拡散させて第１の不純物層及び該第１の不純物層を覆う第２の不純物層を形成することを特徴とする。 （もっと読む）

【課題】半導体素子を提供すること。
【解決手段】半導体素子であって、基板と、該基板内に形成された井戸領域と、該基板の表面の上方に形成されたゲート構造と、該ゲート構造に隣接して基板内に形成されたソース領域と、該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、該ソース領域を通して形成されたトレンチと、該トレンチを通して形成されたプラグと、該トレンチを通して該プラグの上方に形成されたソースタイと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造とを備える、半導体素子。 （もっと読む）

【課題】リフトオフ法を用いずに、簡易な手法で化合物半導体装置のゲート電極、ソース電極、及びドレイン電極を各種パターンに欠陥を生ぜしめることなく形成する。
【解決手段】ＡｌＧａＮ／ＧａＮ・ＨＥＭＴを製造する際に、化合物半導体層上に保護絶縁膜８を形成し、保護絶縁膜８に開口を形成し、開口を埋め込む導電材料を保護絶縁膜８上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてゲート電極１５（又はソース電極４５及びドレイン４６）を形成し、その後、保護絶縁膜８上に保護絶縁膜１６を形成し、保護絶縁膜８，１６に開口を形成し、開口を埋め込む導電材料を保護絶縁膜１６上に形成し、導電材料上の開口上方に相当する部位にマスクを形成し、マスクを用いて導電材料をエッチングしてソース電極２２及びドレイン２３（又はゲート電極５３）を形成する。 （もっと読む）