ポータブル電気素子およびデータ処理センタのための低電圧ＭＯＳＦＥＴを形成する半導体素子および方法
【課題】半導体素子を提供すること。
【解決手段】半導体素子であって、基板と、該基板内に形成された井戸領域と、該基板の表面の上方に形成されたゲート構造と、該ゲート構造に隣接して基板内に形成されたソース領域と、該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、該ソース領域を通して形成されたトレンチと、該トレンチを通して形成されたプラグと、該トレンチを通して該プラグの上方に形成されたソースタイと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造とを備える、半導体素子。
【解決手段】半導体素子であって、基板と、該基板内に形成された井戸領域と、該基板の表面の上方に形成されたゲート構造と、該ゲート構造に隣接して基板内に形成されたソース領域と、該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、該ソース領域を通して形成されたトレンチと、該トレンチを通して形成されたプラグと、該トレンチを通して該プラグの上方に形成されたソースタイと、該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造とを備える、半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、電子回路および半導体素子に関し、より具体的には、ポータブル電気素子およびデータ処理センタと併用するための低電圧ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を形成する半導体素子および方法に関する。
【背景技術】
【０００２】
半導体素子は、現代の電子製品に一般的に見られる。半導体素子は、電気構成要素の数および密度が異なる。個別半導体素子は、概して、１種類の電気構成要素、例えば、発光ダイオード（ＬＥＤ）、小信号トランジスタ、レジスタ、キャパシタ、インダクタ、およびパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。集積半導体素子の実施例は、典型的には、数百乃至数百万の電気構成要素を含む。集積半導体素子の実施例として、マイクロコントローラ、マイクロプロセッサ、電荷結合素子（ＣＣＤ）、太陽電池、およびデジタルマイクロミラー素子（ＤＭＤ）が挙げられる。
【０００３】
半導体素子は、信号処理、高速計算、電磁信号の送受信、電気素子の制御、太陽光の電気への変換、およびテレビ画面のための視覚投影の生成等、広範囲に及ぶ機能を果たす。半導体素子は、娯楽、通信、電力変換、ネットワーク、コンピュータ、および消費者製品の分野に見られる。また、半導体素子は、軍事用途、航空、自動車、産業コントローラ、およびオフィス機器にも見られる。
【０００４】
半導体素子は、半導体材料の電気特性を利用する。半導体材料の原子構造は、電場またはベース電流の印加によって、あるいはドーピングのプロセスを通して、その電気伝導性が操作されることを可能にする。ドーピングは、半導体材料内に不純物を導入し、半導体素子の伝導性を操作および制御する。
【０００５】
半導体素子は、能動的および受動的電気構造を含む。バイポーラおよび電界効果トランジスタを含む、能動的構造は、電流の流動を制御する。ドーピングおよび電場またはベース電流の印加のレベルを変化させることによって、トランジスタは、電流の流動を促進あるいは制限する。レジスタ、キャパシタ、インダクタを含む、受動的構造は、種々の電気機能を果たすために必要な電圧と電流との間の関係を生成する。受動的および能動的構造は、電気的に接続され、回路を形成し、半導体素子が、高速計算および他の有用な機能を果たすことを可能にする。
【０００６】
半導体素子は、概して、２つの複合製造プロセス、すなわち、それぞれ、潜在的に、数百のステップを伴う、フロントエンド製造およびバックエンド製造を使用して製造される。フロントエンド製造は、半導体ウエハの表面上の複数のダイの形成を伴う。各ダイは、典型的には、等しく、能動的および受動的構成要素を電気的に接続することによって形成される回路を含む。バックエンド製造は、完成したウエハから個々のダイを単一化し、ダイをパッケージ化し、構造的支持および環境的隔離を提供することを伴う。
【０００７】
半導体製造の目標の１つは、より小さい半導体素子を生産することである。より小さい素子は、典型的には、電力消費が少なく、より低い電圧で動作し、より高い性能を有し、より効率的に生産可能である。加えて、より小さい半導体素子は、より小さい占有面積を有し、より小さい最終製品に望ましい。より小さいダイサイズは、フロントエンドプロセスにおける改良によって達成され、より小さく、より高い密度の能動的および受動的構成要素を伴うダイをもたらし得る。バックエンドプロセスは、電気的相互接続およびパッケージ化材料における改良によって、より小さい占有面積を伴う半導体素子パッケージをもたらし得る。
【０００８】
最新の電気機器は、その中に含まれる電子構成要素に直流電流（ＤＣ）動作電位を提供するために、電源を必要とする。電源を使用する、一般的種類の電気機器として、パーソナルコンピュータ、エネルギーシステム、電気通信システム、オーディオ−ビデオ機器、消費者電気機器、自動車構成要素、および集積回路、半導体チップを利用するか、または別様にＤＣ動作電位を必要とする他の素子が挙げられる。全部ではないが、大部分の半導体構成要素は、ＤＣ動作電位を必要とする。しかしながら、多くの電力源は、交流電流（ＡＣ）、または、電気機器のためにより低い電圧ＤＣに変換しなければならない、高電圧ＤＣである。
【０００９】
一般的配列の１つでは、ＡＣ／ＤＣ電源は、ＡＣ入力電圧、例えば、１１０乃至２４０ＶＡＣを受け取り、ＡＣ入力電圧を必要なＤＣ動作電圧に変換する。ＡＣ電圧は、全波整流ブリッジを通してルーティングされ、高電圧ＤＣ信号を生成するようにフィルタリングされる。高電圧ＤＣ信号は、パルス幅変調（ＰＷＭ）コントローラおよび変圧器アセンブリを通して処理され、半導体構成要素および電気機器内に低電圧ＤＣ供給を必要とする他の素子のための動作電位として使用される低電圧調整ＤＣ出力電圧を生成する。低電圧ＤＣ信号は、典型的には、５乃至１２ＶＤＣの範囲である。他の場合には、ＤＣ／ＤＣ電源が、高電圧ＤＣ信号を受信し、電気機器のために必要な低電圧ＤＣ信号を提供する。
【００１０】
ＭＯＳＦＥＴは、一般的に、通信システムおよび電源等の電子回路内で使用される。パワーＭＯＳＦＥＴは、比較的に大きな電流の伝導を可能および不能にするための電気スイッチとして使用される場合、特に有用である。パワーＭＯＳＦＥＴのオン／オフ状態は、トリガ信号をゲート電極において印加および除去することによって制御される。オンにされると、ＭＯＳＦＥＴ内の電流は、ドレインとソースとの間を流動する。オフにされると、電流は、ＭＯＳＦＥＴによって遮断される。
【００１１】
パワーＭＯＳＦＥＴは、典型的には、電気的に並列接続された数百または数千の個々のＭＯＳＦＥＴセルのアレイとして配列される。図１は、ｐ−型基板１２の上方に形成される、従来の単一ｎ−チャネルＭＯＳＦＥＴセル１０を示す。ＭＯＳＦＥＴセル１０は、Ｎ＋ドレイン領域１４と、Ｎ＋ソース領域１６と、ポリシリコンゲート構造１８と、ｎ−チャネル２０とを含む。絶縁側壁スペーサ２４は、ゲート構造１８の周囲に形成される。低濃度ドープドレイン（ＬＤＤ）領域２６が側壁スペーサ２４下に形成されることにより、ｎ−チャネル２０を通して、ドレイン領域１４およびソース領域１６へと水平方向伝導を拡張する。Ｐ＋ソースタイ２８は、イオン注入によって形成可能である。
【００１２】
Ｎ＋ドレイン領域１４は、第１の動作電位、すなわち、ＶＤＤに連結される。典型的動作条件では、ＶＤＤは、５−１２ボルトＤＣである。Ｎ＋ソース領域１６は、第２の動作電位、すなわち、接地電位に連結される。ゲート構造１８に印加される電圧ＶＧは、ｎ−チャネル２０にわたって電場を誘発し、ドレイン領域１４とソース領域１６とを通して、電流を流動させる。ＭＯＳＦＥＴセル１０は、伝導状態において、固有のドレイン−ソース抵抗（ＲＤＳＯＮ）を有する。ＭＯＳＦＥＴセル１０は、長さＬと、幅Ｗと、セルピッチ１．３６マイクロメートル（μｍ）とを有する。ＭＯＳＦＥＴセル１０の幅Ｗは、ＭＯＳＦＥＴセルの電気抵抗を制御する。幅Ｗが大きいほど、抵抗がより小さい。幅Ｗの典型的値は、数十または数百マイクロメートル（μｍ）である。各ＭＯＳＦＥＴセル１０は、マイクロアンペア（μａ）または恐らくミリアンペア（ｍａ）のドレイン−ソース電流に対応するように定寸され得る。
【００１３】
ポータブル電気素子およびデータ処理センタ等の多くの用途は、低動作電圧、例えば、５ＶＤＣ未満を必要とする。ポータブル電気素子およびデータ処理センタ内の低電圧電気機器は、必要な動作電位を送達可能な電源の需要をもたらす。
【発明の概要】
【課題を解決するための手段】
【００１４】
ポータブル電気素子およびデータ処理センタ等の用途と併用するために、低電圧ＭＯＳＦＥＴを提供する必要性が存在する。故に、一実施形態では、本発明は、基板を提供するステップと、基板内に井戸領域を形成するステップと、基板の表面の上方にゲート構造を形成するステップと、ゲート構造に隣接して基板内にソース領域を形成するステップと、ソース領域の反対側にゲート構造に隣接して基板内にドレイン領域を形成するステップと、ソース領域およびドレイン領域それぞれの下方に、第１のクランプ領域および第２のクランプ領域を形成するステップと、ソース領域を通して、トレンチを形成するステップと、トレンチを通して、井戸領域内にプラグを形成するステップと、トレンチを通して、プラグの上方にソースタイを形成するステップと、ソース領域、ドレイン領域、およびゲート構造の上方に相互接続構造を形成するステップとを含む、半導体素子を作製する方法である。
【００１５】
別の実施形態では、本発明は、基板を提供するステップと、基板内に井戸領域を形成するステップと、基板の表面の上方にゲート構造を形成するステップと、ゲート構造に隣接して基板内にソース領域を形成するステップと、ソース領域の反対側にゲート構造に隣接して基板内にドレイン領域を形成するステップと、ソース領域を通して、トレンチを形成するステップと、トレンチを通して、プラグを形成するステップと、トレンチを通して、プラグの上方にソースタイを形成するステップと、ソース領域、ドレイン領域、およびゲート構造の上方に相互接続構造を形成するステップとを含む、半導体素子を作製する方法である。
【００１６】
別の実施形態では、本発明は、基板と、基板内に形成される井戸領域とを備える、半導体素子である。ソース領域は、ゲート構造に隣接して基板内に形成される。ドレイン領域は、ソース領域の反対側にゲート構造に隣接して基板内に形成される。トレンチは、ソース領域を通して、形成される。プラグは、トレンチを通して、形成される。ソースタイは、トレンチを通して、プラグの上方に形成される。相互接続構造は、ソース領域、ドレイン領域、およびゲート構造の上方に形成される。
【００１７】
別の実施形態では、本発明は、電源の入力電圧を受け取るように連結される、インダクタを備える、出力電圧を電気機器に提供する電源である。制御回路は、電源の出力電圧を受け取るように連結される、入力を有する。電力トランジスタは、インダクタに連結されるドレイン端子と、制御回路の出力に連結されるゲート端子と、電源導体に連結されるソース端子とを有する。電力トランジスタは、基板内に形成される井戸領域を含む。ゲート構造は、基板の表面の上方に形成され、ゲート端子に連結される。ソース領域は、ゲート構造に隣接して基板内に形成され、ソース端子に連結される。ドレイン領域は、ソース領域の反対側にゲート構造に隣接して基板内に形成され、ドレイン端子に連結される。トレンチは、ソース領域内に形成される。プラグは、トレンチを通して、形成される。ソースタイは、トレンチを通して、プラグの上方に形成される。
【００１８】
例えば、本発明は以下の項目を提供する。
（項目１）
半導体素子を作製する方法であって、
基板を提供するステップと、
該基板内に井戸領域を形成するステップと、
該基板の表面の上方にゲート構造を形成するステップと、
該ゲート構造に隣接して該基板内にソース領域を形成するステップと、
該ソース領域の反対側に該ゲート構造に隣接して基板内にドレイン領域を形成するステップと、
該ソース領域および該ドレイン領域それぞれの下方に、第１のクランプ領域および第２のクランプ領域を形成するステップと、
該ソース領域を通してトレンチを形成するステップと、
該トレンチを通して該井戸領域内にプラグを形成するステップと、
該トレンチを通して該プラグの上方にソースタイを形成するステップと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップと
を含む、方法。
（項目２）
上記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目３）
上記相互接続構造を形成するステップに先立って、上記ソース領域、上記ソースタイ、上記ゲート構造、および上記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目４）
上記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目５）
直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目６）
上記ソース領域は、幅１．１９マイクロメートル未満を有する、上記項目のいずれか一項に記載の方法。
（項目７）
半導体素子を作製する方法であって、
基板を提供するステップと、
該基板内に井戸領域を形成するステップと、
該基板の表面の上方にゲート構造を形成するステップと、
該ゲート構造に隣接して基板内にソース領域を形成するステップと、
該ソース領域の反対側に該ゲート構造に隣接して該基板内にドレイン領域を形成するステップと、
該ソース領域を通してトレンチを形成するステップと、
該トレンチを通してプラグを形成するステップと、
該トレンチを通して該プラグの上方にソースタイを形成するステップと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップと
を含む、方法。
（項目８）
上記ドレイン領域または上記ソース領域の下方にクランプ領域を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目９）
上記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目１０）
上記相互接続構造を形成するステップに先立って、上記ソース領域、上記ソースタイ、上記ゲート構造、および上記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目１１）
上記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目１２）
直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目１３）
上記ソース領域は、幅１．１９マイクロメートル未満を有する、上記項目のいずれか一項に記載の方法。
（項目１４）
半導体素子であって、
基板と、
該基板内に形成された井戸領域と、
該基板の表面の上方に形成されたゲート構造と、
該ゲート構造に隣接して基板内に形成されたソース領域と、
該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、
該ソース領域を通して形成されたトレンチと、
該トレンチを通して形成されたプラグと、
該トレンチを通して該プラグの上方に形成されたソースタイと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造と
を備える、半導体素子。
（項目１５）
上記ドレイン領域または上記ソース領域の下方に形成されたクランプ領域をさらに含む、上記項目のいずれか一項に記載の半導体素子。
（項目１６）
上記ゲート構造に隣接して形成された絶縁層をさらに含む、上記項目のいずれか一項に記載の半導体素子。
（項目１７）
直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成することをさらに含む、上記項目のいずれか一項に記載の半導体素子。
（項目１８）
上記ソース領域は、幅１．１９マイクロメートル未満を有する、上記項目のいずれか一項に記載の半導体素子。
（項目１９）
上記半導体素子を集積し、出力電圧を電気機器に提供するように適合された電源をさらに含む、上記項目のいずれか一項に記載の半導体素子。
（項目２０）
上記電気機器は、ポータブル電気素子またはデータ処理センタを含む、上記項目のいずれか一項に記載の半導体素子。
（項目２１）
出力電圧を電気機器に提供する電源であって、
該電源の入力電圧を受け取るように連結されたインダクタと、
該電源の出力電圧を受け取るように連結された入力を有する制御回路と、
該インダクタに連結されたドレイン端子と、該制御回路の出力に連結されたゲート端子と、電源導体に連結されたソース端子とを有する電力トランジスタであって、
（ａ）基板と、
（ｂ）該基板内に形成された井戸領域と、
（ｃ）該基板の表面の上方に形成され、該ゲート端子に連結されたゲート構造と、
（ｄ）該ゲート構造に隣接して基板内に形成され、該ソース端子に連結されたソース領域と、
（ｅ）該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成され、該ドレイン端子に連結されたドレイン領域と、
（ｆ）該ソース領域を通して形成されたトレンチと、
（ｇ）該トレンチを通して形成されたプラグと、
（ｈ）該トレンチを通して該プラグの上方に形成されたソースタイと
を含む、電力トランジスタと
を備える、電源。
（項目２２）
上記ドレイン領域または上記ソース領域の下方に形成されたクランプ領域をさらに含む、上記項目のいずれか一項に記載の電源。
（項目２３）
直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成することをさらに含む、上記項目のいずれか一項に記載の電源。
（項目２４）
上記ソース領域は、幅１．１９マイクロメートル未満を有する、上記項目のいずれか一項に記載の電源。
（項目２５）
上記電気機器は、ポータブル電気素子またはデータ処理センタを含む、上記項目のいずれか一項に記載の電源。
【００１９】
（摘要）
半導体素子は、基板内に形成される井戸領域を有する。ゲート構造は、基板の表面の上方に形成される。ソース領域は、ゲート構造に隣接して基板内に形成される。ドレイン領域は、ゲート構造に隣接して基板内に形成される。第１のクランプ領域および第２のクランプ領域は、ソース領域およびドレイン領域の下方にある。トレンチは、ソース領域を通して形成される。トレンチは、ソース領域の幅を０．９４乃至１．１９マイクロメートルに縮小可能にする。プラグは、トレンチを通して形成される。ソースタイは、トレンチを通してプラグの上方に形成される。相互接続構造は、ソース領域、ドレイン領域、およびゲート構造の上方に形成される。半導体素子は、ポータブル電気素子およびデータ処理センタ等の電気機器に低電圧を提供するために、電源内で使用可能である。
【図面の簡単な説明】
【００２０】
【図１】図１は、従来の低電圧ＭＯＳＦＥＴセルを例証する。
【図２】図２は、動作電位を電気機器に提供する、電源のブロック図である。
【図３】図３は、パルス幅変調電源の概略ブロック図である。
【図４】図４は、低電圧動作電位を電気機器に提供するように段階付けられた複数の電源のブロック図である。
【図５−１】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−２】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−３】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−４】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−５】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−６】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−７】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−８】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図６】図６は、ソーストレンチ、Ｐ＋プラグ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを例証する。
【図７】図７は、直線ソーストレンチを伴う、低電圧ＭＯＳＦＥＴセルの上面図を例証する。
【図８】図８は、離散オフセット断面ソーストレンチを伴う、低電圧ＭＯＳＦＥＴセルの上面図を例証する。
【図９】図９は、パワーＭＯＳＦＥＴを形成するように、電気的に並列接続された複数の低電圧ＭＯＳＦＥＴセルを例証する。
【図１０】図１０ａ−１０ｂは、ＢＧＡパッケージ内のパワーＭＯＳＦＥＴのための外部電気相互接続を例証する。
【図１１】図１１は、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、およびクランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを例証する。
【図１２】図１２は、ソーストレンチ、Ｐ＋プラグ、およびＰ＋ソースタイを伴う、低電圧ＭＯＳＦＥＴセルを例証する。
【図１３】図１３は、低電圧ＭＯＳＦＥＴセルの異なる実施形態毎のＲＤＳＯＮ値のグラフである。
【図１４】図１４は、低電圧ＭＯＳＦＥＴセルの異なる実施形態毎のＢＶＤＳＳ値のグラフである。
【図１５】図１５は、低電圧ＭＯＳＦＥＴセルの異なる実施形態毎のＶＴＨ値のグラフである。
【発明を実施するための形態】
【００２１】
本発明は、図面（同一番号は、同一または類似要素を表す）を参照して、以下の説明における１つ以上の実施形態に説明される。本発明は、本発明の目的を達成するための最良の形態の観点から説明されるが、当業者は、以下の開示および図面によって支持される、添付の請求項によって定義される発明の精神および範囲内ならびにそれらの均等物に含まれ得る、代替、修正、均等物を網羅することが意図されることを理解するであろう。
【００２２】
半導体素子は、概して、２つの複合製造プロセス、すなわち、フロントエンド製造およびバックエンド製造を使用して製造される。フロントエンド製造は、半導体ウエハの表面上に複数のダイの形成を伴う。ウエハ上の各ダイは、能動的および受動的電気構成要素を含み、それらは機能的電気回路を形成するように電気的に接続される。トランジスタおよびダイオード等の能動的電気構成要素は、電流の流動を制御する能力を有する。キャパシタ、インダクタ、レジスタ、および変圧器等の受動的電気構成要素は、電気回路機能を果たすために必要な電圧と電流との間の関係を生成する。
【００２３】
受動的および能動的構成要素は、ドーピング、蒸着、フォトリソグラフィ、エッチング、および平坦化を含む一連のプロセスステップによって、半導体ウエハの表面の上方に形成される。ドーピングは、イオン注入または熱拡散等の技法によって、半導体材料内に不純物を導入する。ドーピングプロセスは、能動的素子内の半導体材料の電気伝導性を修正し、半導体材料を絶縁体、導体に変換し、あるいは電場またはベース電流に応答して、半導体材料の伝導性を動的に変化させる。トランジスタは、トランジスタが、電場またはベース電流の印加に応じて、電流の流動を促進あるいは制限可能となるように、必要に応じて配列される様々な種類および程度のドーピングの領域を含む。
【００２４】
能動的および受動的構成要素は、異なる電気特性を伴う材料の層によって形成される。層は、堆積される材料の種類によって、部分的に決定される種々の堆積技法によって形成可能である。例えば、薄膜堆積は、化学的気相蒸着（ＣＶＤ）、物理的気相蒸着（ＰＶＤ）、電解めっき、および無電解めっきプロセスを伴い得る。各層は、概して、能動的構成要素、受動的構成要素、または構成要素間の電気接続の一部を形成するようにパターン化される。
【００２５】
層は、パターン化される層の上方に感光材料、例えば、フォトレジストの堆積を伴うフォトリソグラフィを使用して、パターン化可能である。パターンは、光を使用して、フォトマスクからフォトレジストに転写される。光に曝露されるフォトレジストパターンの一部は、溶媒を使用して除去され、パターン化されるべき下層の一部を曝露する。フォトレジストの残りが除去され、パターン化された層を残す。代替として、いくつかの種類の材料は、無電解および電解めっき等の技法を使用して、先の堆積／エッチングプロセスによって形成されたエリアまたは空隙内に材料を直接堆積することによって、パターン化される。
【００２６】
既存のパターンの上に材料の薄膜を堆積することによって、下層のパターンを強調し、非均一平坦表面を生成することが可能である。均一平坦表面は、より小さく、より密集した能動的および受動的構成要素を生成するために必要とされる。平坦化は、ウエハの表面から材料を除去し、均一平坦表面を生成するために使用可能である。平坦化は、研磨パッドによって、ウエハの表面を研磨するステップを伴う。摩耗材料および腐食性化学物質が、研磨の際、ウエハの表面に添加される。摩耗の機械的作用および化学物質の腐食作用の組み合わせによって、いかなる不規則なトポグラフィも除去し、均一平坦表面をもたらす。
【００２７】
バックエンド製造とは、完成したウエハを個々のダイに切断または単一化し、次いで、構造的支持および環境的隔離のために、ダイをパッケージ化することを指す。ダイを単一化するために、ウエハは、鋸切断路または切出部（ｓｃｒｉｂｅ）と呼ばれる、ウエハの非機能的領域に沿って、分割および破断される。ウエハは、レーザ切断ツールまたは鋸刃を使用して、単一化される。単一化後、個々のダイは、他のシステム構成要素との相互接続のためのピンまたは接触パッドを含むパッケージ基板に搭載される。次いで、半導体ダイの上方に形成される接触パッドは、パッケージ内の接触パッドに接続される。電気接続は、はんだバンプ、スタッドバンプ、導体ペースト、またはワイヤボンドによって成されることが可能である。封入材料または他の成形材料は、物理的支持および電気絶縁を提供するように、パッケージの上方に堆積される。次いで、完成したパッケージは、電気システム内に挿入され、半導体素子の機能性が、他のシステム構成要素に対して利用可能となる。
【００２８】
最新の電気機器は、その中に含まれる電子構成要素にＤＣ動作電位を提供するために、電源を必要とする。電源を使用する一般的種類の電気機器として、パーソナルコンピュータ、エネルギーシステム、電気通信システム、オーディオ−ビデオ機器、消費者電気機器、自動車構成要素、ポータブル電気機器、データ処理センタ、および、集積回路、半導体チップを利用するかまたは別様にＤＣ動作電位を必要とする他の素子が挙げられる。多くの半導体構成要素は、低電圧ＤＣ動作電位を必要とする。しかしながら、多くの電力源は、ＡＣ、または、電気機器のために低電圧ＤＣに変換されなければならない高電圧ＤＣである。
【００２９】
一般的配列の１つでは、ＡＣ／ＤＣ電源は、ＡＣ入力電圧、例えば、１１０乃至２４０ＶＡＣを受け取り、ＡＣ入力電圧をＤＣ動作電圧に変換する。図２を参照すると、ＤＣ動作電位を電気機器３２に提供するＰＷＭ電源３０が示される。電源３０は、入力電圧ＶＩＮを受け取り、１つ以上のＤＣ出力電圧を生成する。電気機器３２は、パーソナルコンピュータ、エネルギーシステム、電気通信システム、オーディオ−ビデオ機器、消費者電気機器、自動車構成要素、ポータブル電気機器、データ処理センタ、および、集積回路、半導体チップを利用するかまたは別様に電源からＤＣ動作電位を必要とする他の素子の形態をとり得る。
【００３０】
ＰＷＭ電源３０のさらなる詳細は、図３に示される。入力電圧ＶＩＮは、ＡＣ信号、例えば、１１０ＶＡＣ、またはＤＣ信号、例えば、４８ボルトであり得る。ＡＣ入力電圧の場合、電源３０は、全波整流ブリッジ３４を有する。全波整流ブリッジ３４は、ＡＣ入力電圧をＤＣ電圧に変換する。ＤＣ入力電圧の場合、全波整流ブリッジ３４は、省略される。キャパシタ３６は、ＤＣ電圧を平滑化およびフィルタリングする。ＤＣ電圧は、変圧器３８の一次巻線またはインダクタに印加される。また、変圧器３８の一次巻線は、電力トランジスタ４０を通して、接地端子４２に連結される。一実施形態では、電力トランジスタ４０は、図５ａ−５ｑおよび６−１２に説明されるように、マルチセルパワーＭＯＳＦＥＴである。ＭＯＳＦＥＴ４０のゲートは、ＰＷＭコントローラ４４からＰＷＭ制御信号を受信する。変圧器３８の二次巻線は、整流ダイオード４６に連結され、ノード４８において、電源３０のＤＣ出力電圧ＶＯＵＴを生成する。キャパシタ５０は、ＤＣ出力電圧ＶＯＵＴをフィルタリングする。ＤＣ出力電圧ＶＯＵＴは、フィードバック調整ループ５２を通して、ＰＷＭコントローラ４４の制御入力にルーティングされる。ＤＣ出力電圧ＶＯＵＴは、ＰＷＭコントローラ４４が使用するフィードバック信号を生成し、電力変換プロセスを調整し、可変負荷下、比較的に一定の出力電圧ＶＯＵＴを維持する。電源モジュールの上述の電気構成要素は、典型的には、プリント回路基板に搭載され、プリント回路基板を通して、電気的に相互接続される。
【００３１】
電力変換プロセスでは、ＰＷＭコントローラ４４は、ＭＯＳＦＥＴ４０の伝導時間デューティサイクルを設定し、変圧器３８の一次巻線内にエネルギーを貯蔵し、次いで、ＭＯＳＦＥＴ４０のオフ時間の際、貯蔵されたエネルギーを二次巻線に伝達する。出力電圧ＶＯＵＴは、変圧器３８の一次巻線と二次巻線との間のエネルギー伝達によって決定される。エネルギー伝達は、ＭＯＳＦＥＴ４０へのＰＷＭ制御信号のデューティサイクルを介して、ＰＷＭコントローラ４４によって調整される。フィードバック調整ループ５２は、出力電圧ＶＯＵＴに応答して、フィードバック信号をＰＷＭコントローラ４４に生成し、ＭＯＳＦＥＴ４０の伝導時間デューティサイクルを設定する。
【００３２】
負荷が、ゼロからある公称値に増加する場合を検討する。負荷が増加するのに伴って、電源３０からの出力電流需要は、増加し、出力電圧ＶＯＵＴは、減少する。出力電圧が低いほど、ＰＷＭコントローラ４４は、パワーＭＯＳＦＥＴ４０に対するパルス幅を増加させる。パワーＭＯＳＦＥＴ４０の伝導時間が長いほど、変圧器３８の一次巻線内により多くのエネルギーを貯蔵する。故に、より多くのエネルギーが、パワーＭＯＳＦＥＴ４０のオフ時間の際、変圧器３８の二次巻線に伝達される。電源３０の出力電圧ＶＯＵＴは、電流需要の増加を補償するように上昇する。
【００３３】
電気機器のいくつかの用途では、複数の電源が、ＤＣ電圧を個々のステップにおいて必要とされるレベルまで低減させるように、直列に接続される。図４では、電源６０は、１１０ＶＡＣのＶＩＮを受け取り、１２ＶＤＣのＶＯＵＴ１を電源６２に提供する。電源６０は、ＡＣ入力電圧をＤＣ電圧に変換するために、全波整流３４を含む一方、電源６２および６４は、図３に説明されるように、ＤＣ−ＤＣ変換器である。電源６２は、１２ＶＤＣを受け取り、３．０ＶＤＣのＶＯＵＴ２を電源６４に提供する。電源６４は、３．０ＶＤＣを受け取り、０．７ＶＤＣのＶＯＵＴ３を電気機器６６に提供する。電源６４内のパワーＭＯＳＦＥＴの３．３ＶＤＣ最大定格によって、電気機器６６は、より低い電源オーバーヘッドで動作し、低ＲＤＳＯＮ、高速ゲート電荷回復時間、および高速切替スピードを呈することが可能となる。
【００３４】
図５ａ−５ｒは、ＤＣ−ＤＣ電力変換器、データ処理センタ内の論理和関数、および汎用ポータブル電気素子における用途を有する、低電圧（３．３ＶＤＣ）ＭＯＳＦＥＴセル７８を形成するプロセスを例証する。複数のＭＯＳＦＥＴセル７８は、電気的に並列接続され、高電流搬送能力のためのパワーＭＯＳＦＥＴを形成する。一実施形態では、複数の相互接続されたＭＯＳＦＥＴセル７８は、図３におけるパワーＭＯＳＦＥＴ４０を形成する。ＭＯＳＦＥＴセル７８の低電圧特性は、電気機器６６に対して０．７ＶＤＣ動作電位を生成するための３．３ボルト定格パワーＭＯＳＦＥＴを必要とする電源６４において、特に有用である。
【００３５】
図５ａは、構造的支持のために、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、または炭化ケイ素等のベース半導体材料８２を含む基板８０を示す。Ｎ−ＭＯＳ素子の場合、基板８０は、最初に、ホウ素、アルミニウム、またはガリウム不純物等のｐ−型半導体材料によってドープされ、基板の表面８６下方に、深さ３００ナノメートル（ｎｍ）まで、逆行ｐ−井戸領域８４を形成する。ｐ−型ドーパントは、数百ｋｅＶにおいて、用量１Ｅ１３乃至１Ｅ１４を伴うイオン注入によって堆積された。他の注入物も、適切な用量およびエネルギーレベルにおいて、堆積可能である。イオン注入のために、マスクは必要ない。逆行ｐ−井戸領域８４は、パンチスルー効果を低減し、ドレイン／ソース降伏電圧（ＢＶＤＳＳ）を固定する役割を果たし、逆方向回復時間を短縮し、概して、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００３６】
ＭＯＳＦＥＴセル７８は、ｎ−チャネル素子（Ｎ−ＭＯＳ）またはｐ−チャネル素子（Ｐ−ＭＯＳ）であることが可能であって、「ｐ」は、正のキャリア型（正孔）を指し、「ｎ」は、負のキャリア型（電子）を指す。本実施形態は、Ｎ−ＭＯＳ素子の観点から説明されるが、反対の型の半導体材料を使用して、Ｐ−ＭＯＳ素子を形成することも可能である。例えば、ｎ−型基板が、最初に、リン、アンチモン、またはヒ素不純物等のｎ−型半導体材料によってドープされ、逆行ｎ−井戸領域を形成可能である。
【００３７】
Ｎ−ＭＯＳ素子の形成を継続すると、図５ｂは、基板の表面８６上に電圧閾値（ＶＴＨ）調節領域８８を形成するための基板８０内へのｐ−型半導体材料の第２の注入を示す。ｐ−型ドーパントは、数十ｋｅＶにおいて、用量１Ｅ１２を伴うイオン注入によって堆積される。イオン注入のために、マスクは必要ない。ＶＴＨ調節領域８８は、ＶＴＨを制御し、パンチスルー効果を低減するために、ドーパントレベルによって調整可能である。
【００３８】
図５ｃでは、絶縁または誘電層９０が、ゲート酸化層として、基板８０の表面８６の上方に形成される。絶縁層９０は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、酸窒化ケイ素（ＳｉＯＮ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、または他の好適な誘電材料のうちの１つ以上の層を含む。絶縁層９０は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して形成される。一実施形態では、ゲート酸化層９０は、厚さ１００オングストロームである。ゲート酸化層９０の厚さは、ＶＴＨ、ホットキャリア注入（ＨＣＩ）、ＢＶＤＳＳ、およびゲート−ソース電圧（ＶＧＳ）定格を制御する。
【００３９】
図５ｄでは、ポリシリコン層９２が、厚さ１００−２００ｎｍまで、絶縁層９０の上方に形成される。ポリシリコン層９２の抵抗は、ヒ素等のｎ−型半導体材料を伴う高濃度ドーピングによって、低減可能である。フォトレジスト層９４が、ポリシリコン層９２の上方に形成される。フォトレジスト層９４の一部は、図５ｅに示されるように、ゲートパターンの載置に対応するように、エッチングプロセスによって除去される。フォトレジスト層９４外側のポリシリコン層９２の一部は、図５ｆに示されるように、エッチングプロセスによって除去される。
【００４０】
図５ｇでは、フォトレジスト層９４が、除去される。基板８０は、基板の表面８６の下方に、深さ２０ｎｍまで、ヒ素等のｎ−型半導体材料によってドープされ、低濃度ドープドレイン（ＬＤＤ）領域９６および９８を形成する。ｎ−型ドーパントは、１０−５０ｋｅＶにおいて、用量１Ｅ１３乃至１Ｅ１４を伴うイオン注入によって堆積される。他の注入物も、適切な用量およびエネルギーレベルにおいて、堆積可能である。ＬＤＤ領域９６および９８は、パンチスルー効果を低減し、ＨＣＩおよびＢＶＤＳＳを制御するために、ドーパントレベルによって調整可能である。ＬＤＤ領域９６と９８との間のエリアは、ｎ−チャネル１００として設計される。
【００４１】
図５ｈでは、絶縁層１０２が、絶縁層９０の上方にポリシリコン層９２の周囲に形成される。絶縁層１０２は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の好適な誘電材料のうちの１つ以上の層を含む。絶縁層１０２は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。ＬＤＤ領域９６および９８の上方の絶縁層９０の一部は、マスクとしてポリシリコン層９２および絶縁層１０２を使用して、エッチングプロセスによって除去される。絶縁層９０の残りの部分は、ＬＤＤ領域９６および９８の上方でポリシリコン層９２を越えて、約１５０−２００ｎｍ延在する。また、絶縁層１０２は、後続のドレインおよびソースイオン注入をマスクするための側壁スペーサとして作用する。
【００４２】
図５ｉでは、マスクの外側のＬＤＤ領域９６および９８の一部は、ヒ素等のｎ−型半導体材料によって、高濃度ドープされ、Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８を形成する。ｎ−型ドーパントは、マスクとしてポリシリコン層９２および絶縁層１０２を使用して、１０−５０ＫｅＶにおいて、用量３Ｅ１５を伴うイオン注入によって堆積される。Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８は、ＭＯＳＦＥＴセル７８のための低抵抗オーム接点を有する。
【００４３】
図５ｊでは、Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８直下かつマスクの外側の基板８０の一部は、基板の表面８６下方に、深さ３５０ｎｍまで、ホウ素等のｐ−型半導体材料によって共注入され、Ｐ＋クランプ領域１１０および１１２を形成する。ｐ−型ドーパントは、マスクとしてポリシリコン層９２および絶縁層１０２を使用して、１００ｋｅＶにおいて、用量１Ｅ１４を伴うイオン注入によって堆積される。共注入Ｐ＋クランプ領域１１０および１１２とＮ＋領域１０６および１０８は、それぞれ、ツェナーダイオードとして作用し、ＨＣＩを低減し、ＢＶＤＳＳを５−６ボルトに固定し、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００４４】
図５ｋは、ポリシリコン層９２と絶縁層９０および１０２（絶縁層の側壁を含む）の上方に形成される、フォトレジスト層１１３を伴う、代替実施形態を示す。Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８の直下かつマスクの外側の基板８０の一部は、基板の表面８６下方に、深さ３５０ｎｍまで、ホウ素等のｐ−型半導体材料が注入され、Ｐ＋クランプ領域１１０および１１２を形成する。ｐ−型ドーパントは、マスクとしてフォトレジスト層１１３を使用して、１００ｋｅＶにおいて、用量１Ｅ１４を伴うイオン注入によって堆積される。注入Ｐ＋クランプ領域１１０および１１２とＮ＋領域１０６および１０８は、それぞれ、ツェナーダイオードとして作用し、ＨＣＩを低減し、ＢＶＤＳＳを５−６ボルトに固定し、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００４５】
図５ｌでは、フォトレジスト層１１４は、Ｎ＋ソース領域１０６、Ｎ＋ドレイン領域１０８、ポリシリコン層９２、および絶縁層１０２の上方に形成される。Ｎ＋ソース領域１０６の上方のフォトレジスト層１１４の一部は、エッチングプロセスによって除去され、Ｎ＋ソース領域の一部を曝露する。Ｎ＋ソース領域１０６の曝露された部分は、エッチングプロセスによって除去され、ソーストレンチ１１６を形成する。ソーストレンチ１１６は、ＭＯＳＦＥＴセル７８の幅Ｗに沿った連続ストライプである。ソーストレンチ１１６は、幅０．３５μｍおよび深さ０．１５−０．２０（μｍ）を有する。
【００４６】
図５ｍでは、Ｐ＋プラグ１１８は、深さ０．３−０．４μｍまで、ホウ素等のｐ−型半導体材料を注入することによって、ソーストレンチ１１６を通して、形成される。ｐ−型ドーパントは、マスクとしてフォトレジスト層１１４を使用して、５０−１００ｋｅＶにおいて、用量１Ｅ１４を伴うイオン注入によって堆積される。Ｐ＋プラグ１１８は、寄生ベース抵抗を低減することによって、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００４７】
図５ｎでは、Ｐ＋ソースタイ１２０が、Ｐ＋プラグ１１８の上方にＢＦ２またはホウ素等のｐ−型半導体材料を注入することによって、ソーストレンチ１１６を通して、形成される。ｐ−型ドーパントは、マスクとしてフォトレジスト層１１４を使用して、２０ｋｅＶにおいて、用量１Ｅ１５を伴うイオン注入によって堆積される。ソーストレンチ１１６は、セルピッチを低減させる一方、Ｐ＋ソースタイ１２０に対して、連続的低抵抗接点を維持する。Ｐ＋ソースタイ１２０は、寄生ベース抵抗を低減することによって、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００４８】
図５ｏでは、フォトレジスト層１１４が除去された後、高速熱アニールが続き、ＭＯＳＦＥＴセル７８内のドーパントを活性化させる。
【００４９】
図５ｐでは、サリサイド層１２２が、Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８とポリシリコン層９２との上方に形成される。サリサイド層１２２は、ソーストレンチ１１６の輪郭、Ｎ＋ソース領域１０６、およびＰ＋ソースタイ１２０に続き、ソーストレンチ１１６内に延在する。サリサイド層１２２は、寄生相互接続抵抗を低減するための低抵抗層である。
【００５０】
図５ｑでは、絶縁層または層間絶縁膜（ＩＬＤ）１２６が、サリサイド層１２２の上方に形成される。ＩＬＤ１２６は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の好適な誘電材料のうちの１つ以上の層を含む。ＩＬＤ１２６は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。ＩＬＤ１２６の一部は、エッチングプロセスによって除去され、Ｐ＋ソースタイ１２０、Ｎ＋ソース領域１０６の一部、ポリシリコン層９２、およびＮ＋ドレイン領域１０８の上方のサリサイド層１２２を曝露する。伝導層１２８が、サリサイド層１２２の曝露された部分の上方に形成される。特に、伝導層１２８ａは、ソース接点または端子として、Ｎ＋ソース領域１０６の上方にソーストレンチ１１６からＰ＋ソースタイ１２０内に形成され、伝導層１２８ｂは、ドレイン接点または端子として、Ｎ＋ドレイン領域１０８の上方に形成され、伝導層１２８ｃは、ゲート接点または端子として、ポリシリコン層９２の上方に形成される。伝導層１２８は、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属堆積プロセスによるパターン化を使用して形成される、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、あるいは他の好適な電気的伝導性材料のうちの１つ以上の層であることが可能である。
【００５１】
図５ｒは、ＭＯＳＦＥＴセル７８の上方に形成される、付加的相互接続層である。絶縁層または保護層１３０が、電気絶縁のために、ＩＬＤ１２６および伝導層１２８の上方に形成される。絶縁層１３０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、または絶縁および構造特性を有する他の好適な材料のうちの１つ以上の層を含む。絶縁層１３０は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層１３０の一部は、エッチングプロセスによって除去され、伝導層１２８ａおよび１２８ｂを曝露する。伝導層１３１が、伝導層１２８ａおよび１２８ｂの上方に形成される。伝導層１３２が、伝導層１３１ａおよび１３１ｂと絶縁層１３０との上方に形成される。伝導層１３１および１３２は、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属蒸着プロセスによるパターン化を使用して形成される、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、あるいは他の好適な電気的伝導性材料のうちの１つ以上の層であることが可能である。伝導層１３２ａは、伝導層１３１ａに電気的に接続され、伝導層１３２ｂは、伝導層１３１ｂに電気的に接続される。伝導層１３２ａ−１３２ｂは、ＭＯＳＦＥＴセル７８の設計および機能に応じて、電気的に絶縁されるか、または電気的に共通であることが可能である。伝導層１２８、１３１、および１３２は、第１のレベルの相互接続層である。
【００５２】
絶縁層または保護層１３４が、伝導層１３２の上方に形成される。絶縁層１３４は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、または絶縁および構造特性を有する他の好適な材料のうちの１つ以上の層を含む。絶縁層１３４は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層１３４の一部は、エッチングプロセスによって除去され、伝導層１３２ａおよび１３２ｂを曝露する。伝導層１３６が、伝導層１３２ａおよび１３２ｂの上方に形成される。伝導層１３８が、伝導層１３６ａおよび１３６ｂと絶縁層１３４との上方に形成される。伝導層１３６および１３８は、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属堆積プロセスによるパターン化を使用して形成される、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、あるいは他の好適な電気的伝導性材料のうちの１つ以上の層であることが可能である。伝導層１３６ａおよび１３８ａは、伝導層１３２ａに電気的に接続され、伝導層１３６ｂおよび１３８ｂは、伝導層１３２ｂに電気的に接続される。伝導層１３８は、ＭＯＳＦＥＴセル７８の設計および機能に応じて、電気的に絶縁されるか、または電気的に共通であることが可能である。伝導層１３６−１３８は、第２のレベルの相互接続層である。
【００５３】
絶縁層または保護層１４０が、伝導層１３８の上方に形成される。絶縁層１４０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、または絶縁および構造特性を有する他の好適な材料のうちの１つ以上の層を含む。絶縁層１４０は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層１４０の一部は、エッチングプロセスによって除去され、伝導層１３８ａおよび１３８ｂを曝露する。伝導層１４２が、伝導層１３８ａおよび１３８ｂの上方に形成される。伝導層１４４が、伝導層１４２ａおよび１４２ｂと絶縁層１４０の上方に形成される。伝導層１４２および１４４は、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属蒸着プロセスによるパターン化を使用して形成される、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、あるいは他の好適な電気的伝導性材料のうちの１つ以上の層であることが可能である。伝導層１４２ａおよび１４４ａは、伝導層１３８ａに電気的に接続され、伝導層１４２ｂおよび１４４ｂは、伝導層１３８ｂに電気的に接続される。伝導層１４４は、ＭＯＳＦＥＴセル７８の設計および機能に応じて、電気的に絶縁されるか、または電気的に共通であることが可能である。伝導層１４２−１４４は、第３のレベルの相互接続層である。
【００５４】
絶縁層または保護層１４６が、伝導層１４４の上方に形成される。絶縁層１４６は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、または絶縁および構造特性を有する他の好適な材料のうちの１つ以上の層を含む。絶縁層１４６は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層１４６の一部は、エッチングプロセスによって除去され、付加的電気的相互接続のために、伝導層１４４ａおよび１４４ｂを曝露する。第１、第２、および第３のレベルの相互接続層は、複数のＭＯＳＦＥＴセル７８のために、各Ｎ＋ソース領域１０６への共通接続、各Ｎ＋ドレイン領域１０８への共通接続、および各ゲート構造９２への共通接続を提供する。また、第１、第２、および第３のレベルの相互接続層は、ＭＯＳＦＥＴセル７８を含む半導体パッケージの外部端子への接続も提供する。他の電気素子も、アナログまたはデジタル回路機能を実現するために、基板８０の上方に形成可能である。
【００５５】
図６は、長さＬおよび幅Ｗを有する、ＭＯＳＦＥＴセル７８の斜視図を例証する。逆行ｐ−井戸領域８４は、基板８０内に形成される。Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８は、共注入Ｐ＋クランプ領域１１０ならびに１１２の上方に形成される。ゲート構造９０−９２は、ｎ−チャネル１００の上方に形成され、ｎ−チャネル１００は、Ｎ＋ソース領域１０６およびＬＤＤ領域９６をＮ＋ドレイン領域１０８ならびにＬＤＤ領域９８から分離する。絶縁側壁スペーサ１０２は、ゲート構造９０−９２の周囲に形成される。Ｎ＋ソース領域１０６を通して形成される、ソーストレンチ１１６は、Ｐ＋プラグ１１８およびＰ＋ソースタイ１２０の形成を可能にする。伝導層１２８ａは、Ｎ＋ソース領域１０６の上方に、かつ、ソーストレンチ内に形成され、Ｎ＋ソース領域１０６、Ｐ＋ソースタイ１２０、およびＰ＋プラグ１１８に電気的に接続する。図６に見られるように、絶縁層１５０もまた、伝導層１２８ａ間のソーストレンチ内に形成される。伝導層１２８ｂは、Ｎ＋ドレイン領域１０８の上方に形成され、Ｎ＋ドレイン領域に電気的に接続する。
【００５６】
図７は、直線構成におけるソーストレンチ１１６を伴う、ＭＯＳＦＥＴセル７８の上面図を示す。一実施形態では、ポリシリコン層９２の幅ＤＧは、０．２０μｍである。Ｎ＋ソース領域１０６の幅ＤＳは、１．１４−１．１９μｍである。Ｎ＋ドレイン領域１０８の幅ＤＤは、０．７４−０．７９μｍである。他の実施形態では、Ｎ＋ソース領域１０６の幅ＤＳは、０．５０μｍ程度であることが可能である。ソーストレンチ１１６は、Ｎ＋ソース領域幅ＤＳを低減させ、故に、ＭＯＳＦＥＴセルピッチを約２．２８μｍまで低減させる。セルピッチが小さいほど、ＭＯＳＦＥＴセル７８に対して、数百マイクロオームの範囲まで、ＲＤＳＯＮを低減させる。また、ソーストレンチ１１６は、蛇行、鋸歯、または離散オフセット断面構成として配列可能である。
【００５７】
図８は、離散オフセット断面構成における、ソーストレンチ１１６を伴う、ＭＯＳＦＥＴセル７８の上面図を示す。一実施形態では、ポリシリコン層９２の幅ＤＧは、０．２０μｍである。Ｎ＋ソース領域１０６の幅ＤＳは、０．９４μｍである。Ｎ＋ドレイン領域１０８の幅ＤＤは、０．７４μｍである。オフセットソーストレンチ１１６は、Ｎ＋ソース領域幅ＤＳをさらに低減させ、故に、ＭＯＳＦＥＴセルピッチを約２．０８μｍまで低減させる。セルピッチが小さいほど、ＭＯＳＦＥＴセル７８に対して、数百マイクロオームの範囲まで、ＲＤＳＯＮを低減させる。
【００５８】
図９は、電気的に並列接続され、パワーＭＯＳＦＥＴ１６０を形成する、潜在的に、数百または数千のセルのＭＯＳＦＥＴセル７８のストライプアレイを示す。Ｎ＋ソース領域１０６は、伝導トレース１６２と共通接続され、ポリシリコン層９２は、伝導トレース１６４と共通接続され、Ｎ＋ドレイン領域１０８は、伝導トレース１６６と共通接続される。パワーＭＯＳＦＥＴ１６０は、多アンペアの電流に対応可能な単一モノリシックスイッチング素子として作用する。伝導相互接続１６２−１６６のルーティングは、パワーＭＯＳＦＥＴ１６０全体の寄生抵抗およびインダクタンスを最小限にする。
【００５９】
図１０ａおよび１０ｂは、３．１７５ｍｍ×３．１７５ｍｍの寸法を有する、ボールグリッドアレイ（ＢＧＡ）パッケージ１６８内に含まれる、パワーＭＯＳＦＥＴ１６０を示す。相互接続されたＭＯＳＦＥＴセル７８のストライプアレイを含むパワーＭＯＳＦＥＴ１６０は、ダイまたはパッケージ面積の大部分を被覆する。外部接点Ｓは、Ｎ＋ソース領域１０６のための伝導トレース１６２に電気的に接続され、接点Ｇは、ポリシリコンゲート領域９２のための伝導トレース１６４に電気的に接続され、接点Ｄは、Ｎ＋ドレイン領域１０８のための伝導トレース１６６に電気的に接続される。一実施形態では、接点Ｓ、接点Ｄ、および接点Ｇは、相互接続バンプである。また、パワーＭＯＳＦＥＴ１６０は、フリップチップ型半導体素子内に構成され、寄生抵抗、インダクタンス、および静電容量を最小限にし、ＭＨｚ範囲内の高周波数スイッチング用途に好適な素子を作製可能にする。例えば、低電圧ＤＣ−ＤＣ変換器は、非常に小さく作製され、高スイッチング周波数を可能にすることによって、高性能を有することが可能である。
【００６０】
パワーＭＯＳＦＥＴ１６０は、低電圧用途、すなわち、図４に説明されるように、最大範囲３．３ＶＤＣを実装するもののために設計される。低電圧ＭＯＳＦＥＴの目標の１つは、低ＲＤＳＯＮおよび低ＢＶＤＳＳを提供することである。パワーＭＯＳＦＥＴでは、アバランシェ降伏の可能性は、信頼性および性能の問題を生じさせる。低電圧用途、例えば、３．３ＶＤＣの場合、外部から印加されたドレイン／ソース電圧は、ＭＯＳＦＥＴセル７８のＢＶＤＳＳを超え、潜在的に、素子をアバランシェ状態にし得る。通常、表面アバランシェ降伏は、ドレイン領域とゲート酸化物との間の領域に生じる。ホットキャリアが、ゲート酸化物内に注入され、素子パラメトリックスの長期劣化につながる。加えて、高電圧および高電流が、同時に存在し、過剰な熱発生を生じさせる。ＭＯＳＦＥＴ内の固有の寄生Ｎ−Ｐ−Ｎバイポーラトランジスタは、スナップバックとして知られる状態において起動され得、ゲート酸化物とドレイン領域との間のアバランシェ降伏によって発生される少数キャリアは、Ｎ＋ソース（寄生ＮＰＮのエミッタ）に到達するために、短距離のみ進行しなければならない。有効ＮＰＮベース長（ＬＢ）は、非常に小さくなり、可能性として、素子のスナップバック状態および長期的劣化につながる。ＭＯＳＦＥＴセル７８では、アバランシェ降伏が生じる場合、Ｐ＋クランプ領域１１０および１１２は、表面８６はるか下方のエリア、すなわち、Ｐ＋クランプ領域、Ｎ＋ソース領域１０６、およびＮ＋ドレイン領域１０８によって形成される、ｐ−ｎ接合への影響を制限する。アバランシェ降伏キャリアをエミッタからさらに発生させることによって、有効ＬＢが増加し、素子は、より高いレベルのアバランシェ降伏電流を安全に処理可能となる。クランプダイオード内のベースドーピング濃度は、可能な限り高くされ、ベース内でより高い割合の少数キャリア再結合を生成する。一実施形態では、クランプダイオード注入は、図５ｊに示されるように、自己整合Ｎ＋ソース／ドレイン注入による共注入として、または逆行ｐ−井戸注入を利用することによって、あるいは両方の組み合わせによって、達成可能である。ＭＯＳＦＥＴセル７８のレイアウト特徴、すなわち、ソーストレンチ１１６によるより小さい幅のＮ＋ソース領域１０６は、低減されたセルピッチとより低いＲＤＳＯＮおよびＢＶＤＳＳを提供する。
【００６１】
加えて、基板（または、ｐ井戸）とＰ＋ソース領域１０６との間の寄生ベース抵抗（ＲＢ）は、ＭＯＳＦＥＴセル７８の幅Ｗ全体にわたって可能な限り小さくされるべきである。ベース抵抗ＲＢは、ソーストレンチ１１６内またはその下に、連続ストライプとして、あるいは接離間された離散配列として、ＭＯＳＦＥＴセル７８の幅Ｗ全体に沿って、Ｐ＋ソースタイ１２０を載置することによって低減される。補助的Ｐ＋プラグ注入１１８は、Ｐ＋ソースタイ１２０の下に載置され、ベース内の少数キャリア再結合を増加させ、さらに、スナップバックを低減させ、アバランシェ降伏耐久性を向上させる。
【００６２】
図１１は、Ｎ＋ドレイン領域１０８下に単一注入Ｐ＋クランプ領域１１２を伴う、図６に類似する、ＭＯＳＦＥＴセル１７０の別の実施形態を例証する。逆行ｐ−井戸領域８４は、基板８０内に形成される。Ｎ＋ドレイン領域１０８は、単一注入Ｐ＋クランプ領域１１２の上方に形成される。ゲート構造９０−９２は、ｎ−チャネル１００の上方に形成され、Ｎ＋ソース領域１０６およびＬＤＤ領域９６をＮ＋ドレイン領域１０８およびＬＤＤ領域９８から分離する。絶縁側壁スペーサ１０２は、ゲート構造９０−９２の周囲に形成される。Ｎ＋ソース領域１０６を通して形成される、ソーストレンチ１１６は、Ｐ＋プラグ１１８およびＰ＋ソースタイ１２０の形成を可能にする。伝導層１２８ａは、Ｎ＋ソース領域１０６の上方に、かつソーストレンチ内に形成され、Ｎ＋ソース領域１０６、Ｐ＋ソースタイ１２０、およびＰ＋プラグ１１８に電気的に接続する。絶縁層１５０は、伝導層１２８ａ間のソーストレンチ内に形成される。伝導層１２８ｂは、Ｎ＋ドレイン領域１０８の上方に形成され、Ｎ＋ドレイン領域に電気的に接続する。
【００６３】
図１２は、連続的Ｐ＋ソーストレンチ１１６を伴う、すなわち、Ｐ＋クランプ領域１１０および１１２を伴わない、図６に類似する、ＭＯＳＦＥＴセル１７８の別の実施形態を例証する。逆行ｐ−井戸領域８４は、基板８０内に形成される。ゲート構造９０−９２は、ｎ−チャネル１００の上方に形成され、Ｎ＋ソース領域１０６およびＬＤＤ領域９６をＮ＋ドレイン領域１０８およびＬＤＤ領域９８から分離する。絶縁側壁スペーサ１０２は、ゲート構造９０−９２の周囲に形成される。Ｎ＋ソース領域１０６を通して形成される、ソーストレンチ１１６は、Ｐ＋プラグ１１８およびＰ＋ソースタイ１２０の形成を可能にする。伝導層１２８ａは、Ｎ＋ソース領域１０６の上方に、かつソーストレンチ内に形成され、Ｎ＋ソース領域１０６、Ｐ＋ソースタイ１２０、およびＰ＋プラグ１１８に電気的に接続する。絶縁層１５０は、伝導層１２８ａ間のソーストレンチ内に形成される。伝導層１２８ｂは、Ｎ＋ドレイン領域１０８の上方に形成され、Ｎ＋ドレイン領域に電気的に接続する。
【００６４】
図１３は、ＭＯＳＦＥＴの異なる構成別のドレイン電流およびドレイン／ソース電圧のグラフである。曲線１９０は、図７による、３．３ＶＤＣ ＭＯＳＦＥＴセルの実施形態を表す。曲線１９２は、３．３ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線１９４は、５．０ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線１９０、１９２、および１９４の線形領域は、ＲＤＳＯＮの典型的値を示す。
【００６５】
図１４は、ＭＯＳＦＥＴの異なる構成別のドレイン電流およびドレイン／ソース電圧のグラフである。曲線２００は、図７による、３．３ＶＤＣ ＭＯＳＦＥＴセルの実施形態を表す。曲線２０２は、３．３ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線２０４は、５．０ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線２００、２０２、および２０４の非線形領域は、ＢＶＤＳＳの典型的値を示す。
【００６６】
図１５は、ＭＯＳＦＥＴの異なる構成別のドレイン電流およびゲート／ソース電圧のグラフである。曲線２１０は、図７による、３．３ＶＤＣ ＭＯＳＦＥＴセルの実施形態を表す。曲線２１２は、３．３ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線２１４は、５．０ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線２１０、２１２、および２１４の非線形領域は、ＶＴＨの典型的値を示す。
【００６７】
本発明の１つ以上の実施形態が、詳細に例証されたが、当業者は、以下の請求項に記載される、本発明の範囲から逸脱することなく、それらの実施形態に修正および適合が行われてもよいことを理解するであろう。
【技術分野】
【０００１】
本発明は、概して、電子回路および半導体素子に関し、より具体的には、ポータブル電気素子およびデータ処理センタと併用するための低電圧ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）を形成する半導体素子および方法に関する。
【背景技術】
【０００２】
半導体素子は、現代の電子製品に一般的に見られる。半導体素子は、電気構成要素の数および密度が異なる。個別半導体素子は、概して、１種類の電気構成要素、例えば、発光ダイオード（ＬＥＤ）、小信号トランジスタ、レジスタ、キャパシタ、インダクタ、およびパワー金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を含む。集積半導体素子の実施例は、典型的には、数百乃至数百万の電気構成要素を含む。集積半導体素子の実施例として、マイクロコントローラ、マイクロプロセッサ、電荷結合素子（ＣＣＤ）、太陽電池、およびデジタルマイクロミラー素子（ＤＭＤ）が挙げられる。
【０００３】
半導体素子は、信号処理、高速計算、電磁信号の送受信、電気素子の制御、太陽光の電気への変換、およびテレビ画面のための視覚投影の生成等、広範囲に及ぶ機能を果たす。半導体素子は、娯楽、通信、電力変換、ネットワーク、コンピュータ、および消費者製品の分野に見られる。また、半導体素子は、軍事用途、航空、自動車、産業コントローラ、およびオフィス機器にも見られる。
【０００４】
半導体素子は、半導体材料の電気特性を利用する。半導体材料の原子構造は、電場またはベース電流の印加によって、あるいはドーピングのプロセスを通して、その電気伝導性が操作されることを可能にする。ドーピングは、半導体材料内に不純物を導入し、半導体素子の伝導性を操作および制御する。
【０００５】
半導体素子は、能動的および受動的電気構造を含む。バイポーラおよび電界効果トランジスタを含む、能動的構造は、電流の流動を制御する。ドーピングおよび電場またはベース電流の印加のレベルを変化させることによって、トランジスタは、電流の流動を促進あるいは制限する。レジスタ、キャパシタ、インダクタを含む、受動的構造は、種々の電気機能を果たすために必要な電圧と電流との間の関係を生成する。受動的および能動的構造は、電気的に接続され、回路を形成し、半導体素子が、高速計算および他の有用な機能を果たすことを可能にする。
【０００６】
半導体素子は、概して、２つの複合製造プロセス、すなわち、それぞれ、潜在的に、数百のステップを伴う、フロントエンド製造およびバックエンド製造を使用して製造される。フロントエンド製造は、半導体ウエハの表面上の複数のダイの形成を伴う。各ダイは、典型的には、等しく、能動的および受動的構成要素を電気的に接続することによって形成される回路を含む。バックエンド製造は、完成したウエハから個々のダイを単一化し、ダイをパッケージ化し、構造的支持および環境的隔離を提供することを伴う。
【０００７】
半導体製造の目標の１つは、より小さい半導体素子を生産することである。より小さい素子は、典型的には、電力消費が少なく、より低い電圧で動作し、より高い性能を有し、より効率的に生産可能である。加えて、より小さい半導体素子は、より小さい占有面積を有し、より小さい最終製品に望ましい。より小さいダイサイズは、フロントエンドプロセスにおける改良によって達成され、より小さく、より高い密度の能動的および受動的構成要素を伴うダイをもたらし得る。バックエンドプロセスは、電気的相互接続およびパッケージ化材料における改良によって、より小さい占有面積を伴う半導体素子パッケージをもたらし得る。
【０００８】
最新の電気機器は、その中に含まれる電子構成要素に直流電流（ＤＣ）動作電位を提供するために、電源を必要とする。電源を使用する、一般的種類の電気機器として、パーソナルコンピュータ、エネルギーシステム、電気通信システム、オーディオ−ビデオ機器、消費者電気機器、自動車構成要素、および集積回路、半導体チップを利用するか、または別様にＤＣ動作電位を必要とする他の素子が挙げられる。全部ではないが、大部分の半導体構成要素は、ＤＣ動作電位を必要とする。しかしながら、多くの電力源は、交流電流（ＡＣ）、または、電気機器のためにより低い電圧ＤＣに変換しなければならない、高電圧ＤＣである。
【０００９】
一般的配列の１つでは、ＡＣ／ＤＣ電源は、ＡＣ入力電圧、例えば、１１０乃至２４０ＶＡＣを受け取り、ＡＣ入力電圧を必要なＤＣ動作電圧に変換する。ＡＣ電圧は、全波整流ブリッジを通してルーティングされ、高電圧ＤＣ信号を生成するようにフィルタリングされる。高電圧ＤＣ信号は、パルス幅変調（ＰＷＭ）コントローラおよび変圧器アセンブリを通して処理され、半導体構成要素および電気機器内に低電圧ＤＣ供給を必要とする他の素子のための動作電位として使用される低電圧調整ＤＣ出力電圧を生成する。低電圧ＤＣ信号は、典型的には、５乃至１２ＶＤＣの範囲である。他の場合には、ＤＣ／ＤＣ電源が、高電圧ＤＣ信号を受信し、電気機器のために必要な低電圧ＤＣ信号を提供する。
【００１０】
ＭＯＳＦＥＴは、一般的に、通信システムおよび電源等の電子回路内で使用される。パワーＭＯＳＦＥＴは、比較的に大きな電流の伝導を可能および不能にするための電気スイッチとして使用される場合、特に有用である。パワーＭＯＳＦＥＴのオン／オフ状態は、トリガ信号をゲート電極において印加および除去することによって制御される。オンにされると、ＭＯＳＦＥＴ内の電流は、ドレインとソースとの間を流動する。オフにされると、電流は、ＭＯＳＦＥＴによって遮断される。
【００１１】
パワーＭＯＳＦＥＴは、典型的には、電気的に並列接続された数百または数千の個々のＭＯＳＦＥＴセルのアレイとして配列される。図１は、ｐ−型基板１２の上方に形成される、従来の単一ｎ−チャネルＭＯＳＦＥＴセル１０を示す。ＭＯＳＦＥＴセル１０は、Ｎ＋ドレイン領域１４と、Ｎ＋ソース領域１６と、ポリシリコンゲート構造１８と、ｎ−チャネル２０とを含む。絶縁側壁スペーサ２４は、ゲート構造１８の周囲に形成される。低濃度ドープドレイン（ＬＤＤ）領域２６が側壁スペーサ２４下に形成されることにより、ｎ−チャネル２０を通して、ドレイン領域１４およびソース領域１６へと水平方向伝導を拡張する。Ｐ＋ソースタイ２８は、イオン注入によって形成可能である。
【００１２】
Ｎ＋ドレイン領域１４は、第１の動作電位、すなわち、ＶＤＤに連結される。典型的動作条件では、ＶＤＤは、５−１２ボルトＤＣである。Ｎ＋ソース領域１６は、第２の動作電位、すなわち、接地電位に連結される。ゲート構造１８に印加される電圧ＶＧは、ｎ−チャネル２０にわたって電場を誘発し、ドレイン領域１４とソース領域１６とを通して、電流を流動させる。ＭＯＳＦＥＴセル１０は、伝導状態において、固有のドレイン−ソース抵抗（ＲＤＳＯＮ）を有する。ＭＯＳＦＥＴセル１０は、長さＬと、幅Ｗと、セルピッチ１．３６マイクロメートル（μｍ）とを有する。ＭＯＳＦＥＴセル１０の幅Ｗは、ＭＯＳＦＥＴセルの電気抵抗を制御する。幅Ｗが大きいほど、抵抗がより小さい。幅Ｗの典型的値は、数十または数百マイクロメートル（μｍ）である。各ＭＯＳＦＥＴセル１０は、マイクロアンペア（μａ）または恐らくミリアンペア（ｍａ）のドレイン−ソース電流に対応するように定寸され得る。
【００１３】
ポータブル電気素子およびデータ処理センタ等の多くの用途は、低動作電圧、例えば、５ＶＤＣ未満を必要とする。ポータブル電気素子およびデータ処理センタ内の低電圧電気機器は、必要な動作電位を送達可能な電源の需要をもたらす。
【発明の概要】
【課題を解決するための手段】
【００１４】
ポータブル電気素子およびデータ処理センタ等の用途と併用するために、低電圧ＭＯＳＦＥＴを提供する必要性が存在する。故に、一実施形態では、本発明は、基板を提供するステップと、基板内に井戸領域を形成するステップと、基板の表面の上方にゲート構造を形成するステップと、ゲート構造に隣接して基板内にソース領域を形成するステップと、ソース領域の反対側にゲート構造に隣接して基板内にドレイン領域を形成するステップと、ソース領域およびドレイン領域それぞれの下方に、第１のクランプ領域および第２のクランプ領域を形成するステップと、ソース領域を通して、トレンチを形成するステップと、トレンチを通して、井戸領域内にプラグを形成するステップと、トレンチを通して、プラグの上方にソースタイを形成するステップと、ソース領域、ドレイン領域、およびゲート構造の上方に相互接続構造を形成するステップとを含む、半導体素子を作製する方法である。
【００１５】
別の実施形態では、本発明は、基板を提供するステップと、基板内に井戸領域を形成するステップと、基板の表面の上方にゲート構造を形成するステップと、ゲート構造に隣接して基板内にソース領域を形成するステップと、ソース領域の反対側にゲート構造に隣接して基板内にドレイン領域を形成するステップと、ソース領域を通して、トレンチを形成するステップと、トレンチを通して、プラグを形成するステップと、トレンチを通して、プラグの上方にソースタイを形成するステップと、ソース領域、ドレイン領域、およびゲート構造の上方に相互接続構造を形成するステップとを含む、半導体素子を作製する方法である。
【００１６】
別の実施形態では、本発明は、基板と、基板内に形成される井戸領域とを備える、半導体素子である。ソース領域は、ゲート構造に隣接して基板内に形成される。ドレイン領域は、ソース領域の反対側にゲート構造に隣接して基板内に形成される。トレンチは、ソース領域を通して、形成される。プラグは、トレンチを通して、形成される。ソースタイは、トレンチを通して、プラグの上方に形成される。相互接続構造は、ソース領域、ドレイン領域、およびゲート構造の上方に形成される。
【００１７】
別の実施形態では、本発明は、電源の入力電圧を受け取るように連結される、インダクタを備える、出力電圧を電気機器に提供する電源である。制御回路は、電源の出力電圧を受け取るように連結される、入力を有する。電力トランジスタは、インダクタに連結されるドレイン端子と、制御回路の出力に連結されるゲート端子と、電源導体に連結されるソース端子とを有する。電力トランジスタは、基板内に形成される井戸領域を含む。ゲート構造は、基板の表面の上方に形成され、ゲート端子に連結される。ソース領域は、ゲート構造に隣接して基板内に形成され、ソース端子に連結される。ドレイン領域は、ソース領域の反対側にゲート構造に隣接して基板内に形成され、ドレイン端子に連結される。トレンチは、ソース領域内に形成される。プラグは、トレンチを通して、形成される。ソースタイは、トレンチを通して、プラグの上方に形成される。
【００１８】
例えば、本発明は以下の項目を提供する。
（項目１）
半導体素子を作製する方法であって、
基板を提供するステップと、
該基板内に井戸領域を形成するステップと、
該基板の表面の上方にゲート構造を形成するステップと、
該ゲート構造に隣接して該基板内にソース領域を形成するステップと、
該ソース領域の反対側に該ゲート構造に隣接して基板内にドレイン領域を形成するステップと、
該ソース領域および該ドレイン領域それぞれの下方に、第１のクランプ領域および第２のクランプ領域を形成するステップと、
該ソース領域を通してトレンチを形成するステップと、
該トレンチを通して該井戸領域内にプラグを形成するステップと、
該トレンチを通して該プラグの上方にソースタイを形成するステップと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップと
を含む、方法。
（項目２）
上記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目３）
上記相互接続構造を形成するステップに先立って、上記ソース領域、上記ソースタイ、上記ゲート構造、および上記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目４）
上記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目５）
直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目６）
上記ソース領域は、幅１．１９マイクロメートル未満を有する、上記項目のいずれか一項に記載の方法。
（項目７）
半導体素子を作製する方法であって、
基板を提供するステップと、
該基板内に井戸領域を形成するステップと、
該基板の表面の上方にゲート構造を形成するステップと、
該ゲート構造に隣接して基板内にソース領域を形成するステップと、
該ソース領域の反対側に該ゲート構造に隣接して該基板内にドレイン領域を形成するステップと、
該ソース領域を通してトレンチを形成するステップと、
該トレンチを通してプラグを形成するステップと、
該トレンチを通して該プラグの上方にソースタイを形成するステップと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップと
を含む、方法。
（項目８）
上記ドレイン領域または上記ソース領域の下方にクランプ領域を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目９）
上記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目１０）
上記相互接続構造を形成するステップに先立って、上記ソース領域、上記ソースタイ、上記ゲート構造、および上記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目１１）
上記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目１２）
直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成するステップをさらに含む、上記項目のいずれか一項に記載の方法。
（項目１３）
上記ソース領域は、幅１．１９マイクロメートル未満を有する、上記項目のいずれか一項に記載の方法。
（項目１４）
半導体素子であって、
基板と、
該基板内に形成された井戸領域と、
該基板の表面の上方に形成されたゲート構造と、
該ゲート構造に隣接して基板内に形成されたソース領域と、
該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、
該ソース領域を通して形成されたトレンチと、
該トレンチを通して形成されたプラグと、
該トレンチを通して該プラグの上方に形成されたソースタイと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造と
を備える、半導体素子。
（項目１５）
上記ドレイン領域または上記ソース領域の下方に形成されたクランプ領域をさらに含む、上記項目のいずれか一項に記載の半導体素子。
（項目１６）
上記ゲート構造に隣接して形成された絶縁層をさらに含む、上記項目のいずれか一項に記載の半導体素子。
（項目１７）
直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成することをさらに含む、上記項目のいずれか一項に記載の半導体素子。
（項目１８）
上記ソース領域は、幅１．１９マイクロメートル未満を有する、上記項目のいずれか一項に記載の半導体素子。
（項目１９）
上記半導体素子を集積し、出力電圧を電気機器に提供するように適合された電源をさらに含む、上記項目のいずれか一項に記載の半導体素子。
（項目２０）
上記電気機器は、ポータブル電気素子またはデータ処理センタを含む、上記項目のいずれか一項に記載の半導体素子。
（項目２１）
出力電圧を電気機器に提供する電源であって、
該電源の入力電圧を受け取るように連結されたインダクタと、
該電源の出力電圧を受け取るように連結された入力を有する制御回路と、
該インダクタに連結されたドレイン端子と、該制御回路の出力に連結されたゲート端子と、電源導体に連結されたソース端子とを有する電力トランジスタであって、
（ａ）基板と、
（ｂ）該基板内に形成された井戸領域と、
（ｃ）該基板の表面の上方に形成され、該ゲート端子に連結されたゲート構造と、
（ｄ）該ゲート構造に隣接して基板内に形成され、該ソース端子に連結されたソース領域と、
（ｅ）該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成され、該ドレイン端子に連結されたドレイン領域と、
（ｆ）該ソース領域を通して形成されたトレンチと、
（ｇ）該トレンチを通して形成されたプラグと、
（ｈ）該トレンチを通して該プラグの上方に形成されたソースタイと
を含む、電力トランジスタと
を備える、電源。
（項目２２）
上記ドレイン領域または上記ソース領域の下方に形成されたクランプ領域をさらに含む、上記項目のいずれか一項に記載の電源。
（項目２３）
直線、蛇行、鋸歯、または離散オフセット断面構成として、上記トレンチを形成することをさらに含む、上記項目のいずれか一項に記載の電源。
（項目２４）
上記ソース領域は、幅１．１９マイクロメートル未満を有する、上記項目のいずれか一項に記載の電源。
（項目２５）
上記電気機器は、ポータブル電気素子またはデータ処理センタを含む、上記項目のいずれか一項に記載の電源。
【００１９】
（摘要）
半導体素子は、基板内に形成される井戸領域を有する。ゲート構造は、基板の表面の上方に形成される。ソース領域は、ゲート構造に隣接して基板内に形成される。ドレイン領域は、ゲート構造に隣接して基板内に形成される。第１のクランプ領域および第２のクランプ領域は、ソース領域およびドレイン領域の下方にある。トレンチは、ソース領域を通して形成される。トレンチは、ソース領域の幅を０．９４乃至１．１９マイクロメートルに縮小可能にする。プラグは、トレンチを通して形成される。ソースタイは、トレンチを通してプラグの上方に形成される。相互接続構造は、ソース領域、ドレイン領域、およびゲート構造の上方に形成される。半導体素子は、ポータブル電気素子およびデータ処理センタ等の電気機器に低電圧を提供するために、電源内で使用可能である。
【図面の簡単な説明】
【００２０】
【図１】図１は、従来の低電圧ＭＯＳＦＥＴセルを例証する。
【図２】図２は、動作電位を電気機器に提供する、電源のブロック図である。
【図３】図３は、パルス幅変調電源の概略ブロック図である。
【図４】図４は、低電圧動作電位を電気機器に提供するように段階付けられた複数の電源のブロック図である。
【図５−１】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−２】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−３】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−４】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−５】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−６】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−７】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図５−８】図５ａ−５ｒは、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを形成するプロセスを例証する。
【図６】図６は、ソーストレンチ、Ｐ＋プラグ、および共注入クランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを例証する。
【図７】図７は、直線ソーストレンチを伴う、低電圧ＭＯＳＦＥＴセルの上面図を例証する。
【図８】図８は、離散オフセット断面ソーストレンチを伴う、低電圧ＭＯＳＦＥＴセルの上面図を例証する。
【図９】図９は、パワーＭＯＳＦＥＴを形成するように、電気的に並列接続された複数の低電圧ＭＯＳＦＥＴセルを例証する。
【図１０】図１０ａ−１０ｂは、ＢＧＡパッケージ内のパワーＭＯＳＦＥＴのための外部電気相互接続を例証する。
【図１１】図１１は、ソーストレンチ、Ｐ＋プラグ、Ｐ＋ソースタイ、およびクランプダイオードを伴う、低電圧ＭＯＳＦＥＴセルを例証する。
【図１２】図１２は、ソーストレンチ、Ｐ＋プラグ、およびＰ＋ソースタイを伴う、低電圧ＭＯＳＦＥＴセルを例証する。
【図１３】図１３は、低電圧ＭＯＳＦＥＴセルの異なる実施形態毎のＲＤＳＯＮ値のグラフである。
【図１４】図１４は、低電圧ＭＯＳＦＥＴセルの異なる実施形態毎のＢＶＤＳＳ値のグラフである。
【図１５】図１５は、低電圧ＭＯＳＦＥＴセルの異なる実施形態毎のＶＴＨ値のグラフである。
【発明を実施するための形態】
【００２１】
本発明は、図面（同一番号は、同一または類似要素を表す）を参照して、以下の説明における１つ以上の実施形態に説明される。本発明は、本発明の目的を達成するための最良の形態の観点から説明されるが、当業者は、以下の開示および図面によって支持される、添付の請求項によって定義される発明の精神および範囲内ならびにそれらの均等物に含まれ得る、代替、修正、均等物を網羅することが意図されることを理解するであろう。
【００２２】
半導体素子は、概して、２つの複合製造プロセス、すなわち、フロントエンド製造およびバックエンド製造を使用して製造される。フロントエンド製造は、半導体ウエハの表面上に複数のダイの形成を伴う。ウエハ上の各ダイは、能動的および受動的電気構成要素を含み、それらは機能的電気回路を形成するように電気的に接続される。トランジスタおよびダイオード等の能動的電気構成要素は、電流の流動を制御する能力を有する。キャパシタ、インダクタ、レジスタ、および変圧器等の受動的電気構成要素は、電気回路機能を果たすために必要な電圧と電流との間の関係を生成する。
【００２３】
受動的および能動的構成要素は、ドーピング、蒸着、フォトリソグラフィ、エッチング、および平坦化を含む一連のプロセスステップによって、半導体ウエハの表面の上方に形成される。ドーピングは、イオン注入または熱拡散等の技法によって、半導体材料内に不純物を導入する。ドーピングプロセスは、能動的素子内の半導体材料の電気伝導性を修正し、半導体材料を絶縁体、導体に変換し、あるいは電場またはベース電流に応答して、半導体材料の伝導性を動的に変化させる。トランジスタは、トランジスタが、電場またはベース電流の印加に応じて、電流の流動を促進あるいは制限可能となるように、必要に応じて配列される様々な種類および程度のドーピングの領域を含む。
【００２４】
能動的および受動的構成要素は、異なる電気特性を伴う材料の層によって形成される。層は、堆積される材料の種類によって、部分的に決定される種々の堆積技法によって形成可能である。例えば、薄膜堆積は、化学的気相蒸着（ＣＶＤ）、物理的気相蒸着（ＰＶＤ）、電解めっき、および無電解めっきプロセスを伴い得る。各層は、概して、能動的構成要素、受動的構成要素、または構成要素間の電気接続の一部を形成するようにパターン化される。
【００２５】
層は、パターン化される層の上方に感光材料、例えば、フォトレジストの堆積を伴うフォトリソグラフィを使用して、パターン化可能である。パターンは、光を使用して、フォトマスクからフォトレジストに転写される。光に曝露されるフォトレジストパターンの一部は、溶媒を使用して除去され、パターン化されるべき下層の一部を曝露する。フォトレジストの残りが除去され、パターン化された層を残す。代替として、いくつかの種類の材料は、無電解および電解めっき等の技法を使用して、先の堆積／エッチングプロセスによって形成されたエリアまたは空隙内に材料を直接堆積することによって、パターン化される。
【００２６】
既存のパターンの上に材料の薄膜を堆積することによって、下層のパターンを強調し、非均一平坦表面を生成することが可能である。均一平坦表面は、より小さく、より密集した能動的および受動的構成要素を生成するために必要とされる。平坦化は、ウエハの表面から材料を除去し、均一平坦表面を生成するために使用可能である。平坦化は、研磨パッドによって、ウエハの表面を研磨するステップを伴う。摩耗材料および腐食性化学物質が、研磨の際、ウエハの表面に添加される。摩耗の機械的作用および化学物質の腐食作用の組み合わせによって、いかなる不規則なトポグラフィも除去し、均一平坦表面をもたらす。
【００２７】
バックエンド製造とは、完成したウエハを個々のダイに切断または単一化し、次いで、構造的支持および環境的隔離のために、ダイをパッケージ化することを指す。ダイを単一化するために、ウエハは、鋸切断路または切出部（ｓｃｒｉｂｅ）と呼ばれる、ウエハの非機能的領域に沿って、分割および破断される。ウエハは、レーザ切断ツールまたは鋸刃を使用して、単一化される。単一化後、個々のダイは、他のシステム構成要素との相互接続のためのピンまたは接触パッドを含むパッケージ基板に搭載される。次いで、半導体ダイの上方に形成される接触パッドは、パッケージ内の接触パッドに接続される。電気接続は、はんだバンプ、スタッドバンプ、導体ペースト、またはワイヤボンドによって成されることが可能である。封入材料または他の成形材料は、物理的支持および電気絶縁を提供するように、パッケージの上方に堆積される。次いで、完成したパッケージは、電気システム内に挿入され、半導体素子の機能性が、他のシステム構成要素に対して利用可能となる。
【００２８】
最新の電気機器は、その中に含まれる電子構成要素にＤＣ動作電位を提供するために、電源を必要とする。電源を使用する一般的種類の電気機器として、パーソナルコンピュータ、エネルギーシステム、電気通信システム、オーディオ−ビデオ機器、消費者電気機器、自動車構成要素、ポータブル電気機器、データ処理センタ、および、集積回路、半導体チップを利用するかまたは別様にＤＣ動作電位を必要とする他の素子が挙げられる。多くの半導体構成要素は、低電圧ＤＣ動作電位を必要とする。しかしながら、多くの電力源は、ＡＣ、または、電気機器のために低電圧ＤＣに変換されなければならない高電圧ＤＣである。
【００２９】
一般的配列の１つでは、ＡＣ／ＤＣ電源は、ＡＣ入力電圧、例えば、１１０乃至２４０ＶＡＣを受け取り、ＡＣ入力電圧をＤＣ動作電圧に変換する。図２を参照すると、ＤＣ動作電位を電気機器３２に提供するＰＷＭ電源３０が示される。電源３０は、入力電圧ＶＩＮを受け取り、１つ以上のＤＣ出力電圧を生成する。電気機器３２は、パーソナルコンピュータ、エネルギーシステム、電気通信システム、オーディオ−ビデオ機器、消費者電気機器、自動車構成要素、ポータブル電気機器、データ処理センタ、および、集積回路、半導体チップを利用するかまたは別様に電源からＤＣ動作電位を必要とする他の素子の形態をとり得る。
【００３０】
ＰＷＭ電源３０のさらなる詳細は、図３に示される。入力電圧ＶＩＮは、ＡＣ信号、例えば、１１０ＶＡＣ、またはＤＣ信号、例えば、４８ボルトであり得る。ＡＣ入力電圧の場合、電源３０は、全波整流ブリッジ３４を有する。全波整流ブリッジ３４は、ＡＣ入力電圧をＤＣ電圧に変換する。ＤＣ入力電圧の場合、全波整流ブリッジ３４は、省略される。キャパシタ３６は、ＤＣ電圧を平滑化およびフィルタリングする。ＤＣ電圧は、変圧器３８の一次巻線またはインダクタに印加される。また、変圧器３８の一次巻線は、電力トランジスタ４０を通して、接地端子４２に連結される。一実施形態では、電力トランジスタ４０は、図５ａ−５ｑおよび６−１２に説明されるように、マルチセルパワーＭＯＳＦＥＴである。ＭＯＳＦＥＴ４０のゲートは、ＰＷＭコントローラ４４からＰＷＭ制御信号を受信する。変圧器３８の二次巻線は、整流ダイオード４６に連結され、ノード４８において、電源３０のＤＣ出力電圧ＶＯＵＴを生成する。キャパシタ５０は、ＤＣ出力電圧ＶＯＵＴをフィルタリングする。ＤＣ出力電圧ＶＯＵＴは、フィードバック調整ループ５２を通して、ＰＷＭコントローラ４４の制御入力にルーティングされる。ＤＣ出力電圧ＶＯＵＴは、ＰＷＭコントローラ４４が使用するフィードバック信号を生成し、電力変換プロセスを調整し、可変負荷下、比較的に一定の出力電圧ＶＯＵＴを維持する。電源モジュールの上述の電気構成要素は、典型的には、プリント回路基板に搭載され、プリント回路基板を通して、電気的に相互接続される。
【００３１】
電力変換プロセスでは、ＰＷＭコントローラ４４は、ＭＯＳＦＥＴ４０の伝導時間デューティサイクルを設定し、変圧器３８の一次巻線内にエネルギーを貯蔵し、次いで、ＭＯＳＦＥＴ４０のオフ時間の際、貯蔵されたエネルギーを二次巻線に伝達する。出力電圧ＶＯＵＴは、変圧器３８の一次巻線と二次巻線との間のエネルギー伝達によって決定される。エネルギー伝達は、ＭＯＳＦＥＴ４０へのＰＷＭ制御信号のデューティサイクルを介して、ＰＷＭコントローラ４４によって調整される。フィードバック調整ループ５２は、出力電圧ＶＯＵＴに応答して、フィードバック信号をＰＷＭコントローラ４４に生成し、ＭＯＳＦＥＴ４０の伝導時間デューティサイクルを設定する。
【００３２】
負荷が、ゼロからある公称値に増加する場合を検討する。負荷が増加するのに伴って、電源３０からの出力電流需要は、増加し、出力電圧ＶＯＵＴは、減少する。出力電圧が低いほど、ＰＷＭコントローラ４４は、パワーＭＯＳＦＥＴ４０に対するパルス幅を増加させる。パワーＭＯＳＦＥＴ４０の伝導時間が長いほど、変圧器３８の一次巻線内により多くのエネルギーを貯蔵する。故に、より多くのエネルギーが、パワーＭＯＳＦＥＴ４０のオフ時間の際、変圧器３８の二次巻線に伝達される。電源３０の出力電圧ＶＯＵＴは、電流需要の増加を補償するように上昇する。
【００３３】
電気機器のいくつかの用途では、複数の電源が、ＤＣ電圧を個々のステップにおいて必要とされるレベルまで低減させるように、直列に接続される。図４では、電源６０は、１１０ＶＡＣのＶＩＮを受け取り、１２ＶＤＣのＶＯＵＴ１を電源６２に提供する。電源６０は、ＡＣ入力電圧をＤＣ電圧に変換するために、全波整流３４を含む一方、電源６２および６４は、図３に説明されるように、ＤＣ−ＤＣ変換器である。電源６２は、１２ＶＤＣを受け取り、３．０ＶＤＣのＶＯＵＴ２を電源６４に提供する。電源６４は、３．０ＶＤＣを受け取り、０．７ＶＤＣのＶＯＵＴ３を電気機器６６に提供する。電源６４内のパワーＭＯＳＦＥＴの３．３ＶＤＣ最大定格によって、電気機器６６は、より低い電源オーバーヘッドで動作し、低ＲＤＳＯＮ、高速ゲート電荷回復時間、および高速切替スピードを呈することが可能となる。
【００３４】
図５ａ−５ｒは、ＤＣ−ＤＣ電力変換器、データ処理センタ内の論理和関数、および汎用ポータブル電気素子における用途を有する、低電圧（３．３ＶＤＣ）ＭＯＳＦＥＴセル７８を形成するプロセスを例証する。複数のＭＯＳＦＥＴセル７８は、電気的に並列接続され、高電流搬送能力のためのパワーＭＯＳＦＥＴを形成する。一実施形態では、複数の相互接続されたＭＯＳＦＥＴセル７８は、図３におけるパワーＭＯＳＦＥＴ４０を形成する。ＭＯＳＦＥＴセル７８の低電圧特性は、電気機器６６に対して０．７ＶＤＣ動作電位を生成するための３．３ボルト定格パワーＭＯＳＦＥＴを必要とする電源６４において、特に有用である。
【００３５】
図５ａは、構造的支持のために、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウム、または炭化ケイ素等のベース半導体材料８２を含む基板８０を示す。Ｎ−ＭＯＳ素子の場合、基板８０は、最初に、ホウ素、アルミニウム、またはガリウム不純物等のｐ−型半導体材料によってドープされ、基板の表面８６下方に、深さ３００ナノメートル（ｎｍ）まで、逆行ｐ−井戸領域８４を形成する。ｐ−型ドーパントは、数百ｋｅＶにおいて、用量１Ｅ１３乃至１Ｅ１４を伴うイオン注入によって堆積された。他の注入物も、適切な用量およびエネルギーレベルにおいて、堆積可能である。イオン注入のために、マスクは必要ない。逆行ｐ−井戸領域８４は、パンチスルー効果を低減し、ドレイン／ソース降伏電圧（ＢＶＤＳＳ）を固定する役割を果たし、逆方向回復時間を短縮し、概して、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００３６】
ＭＯＳＦＥＴセル７８は、ｎ−チャネル素子（Ｎ−ＭＯＳ）またはｐ−チャネル素子（Ｐ−ＭＯＳ）であることが可能であって、「ｐ」は、正のキャリア型（正孔）を指し、「ｎ」は、負のキャリア型（電子）を指す。本実施形態は、Ｎ−ＭＯＳ素子の観点から説明されるが、反対の型の半導体材料を使用して、Ｐ−ＭＯＳ素子を形成することも可能である。例えば、ｎ−型基板が、最初に、リン、アンチモン、またはヒ素不純物等のｎ−型半導体材料によってドープされ、逆行ｎ−井戸領域を形成可能である。
【００３７】
Ｎ−ＭＯＳ素子の形成を継続すると、図５ｂは、基板の表面８６上に電圧閾値（ＶＴＨ）調節領域８８を形成するための基板８０内へのｐ−型半導体材料の第２の注入を示す。ｐ−型ドーパントは、数十ｋｅＶにおいて、用量１Ｅ１２を伴うイオン注入によって堆積される。イオン注入のために、マスクは必要ない。ＶＴＨ調節領域８８は、ＶＴＨを制御し、パンチスルー効果を低減するために、ドーパントレベルによって調整可能である。
【００３８】
図５ｃでは、絶縁または誘電層９０が、ゲート酸化層として、基板８０の表面８６の上方に形成される。絶縁層９０は、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（Ｓｉ３Ｎ４）、酸窒化ケイ素（ＳｉＯＮ）、五酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウム（Ａｌ２Ｏ３）、ポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリベンゾオキサゾール（ＰＢＯ）、または他の好適な誘電材料のうちの１つ以上の層を含む。絶縁層９０は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して形成される。一実施形態では、ゲート酸化層９０は、厚さ１００オングストロームである。ゲート酸化層９０の厚さは、ＶＴＨ、ホットキャリア注入（ＨＣＩ）、ＢＶＤＳＳ、およびゲート−ソース電圧（ＶＧＳ）定格を制御する。
【００３９】
図５ｄでは、ポリシリコン層９２が、厚さ１００−２００ｎｍまで、絶縁層９０の上方に形成される。ポリシリコン層９２の抵抗は、ヒ素等のｎ−型半導体材料を伴う高濃度ドーピングによって、低減可能である。フォトレジスト層９４が、ポリシリコン層９２の上方に形成される。フォトレジスト層９４の一部は、図５ｅに示されるように、ゲートパターンの載置に対応するように、エッチングプロセスによって除去される。フォトレジスト層９４外側のポリシリコン層９２の一部は、図５ｆに示されるように、エッチングプロセスによって除去される。
【００４０】
図５ｇでは、フォトレジスト層９４が、除去される。基板８０は、基板の表面８６の下方に、深さ２０ｎｍまで、ヒ素等のｎ−型半導体材料によってドープされ、低濃度ドープドレイン（ＬＤＤ）領域９６および９８を形成する。ｎ−型ドーパントは、１０−５０ｋｅＶにおいて、用量１Ｅ１３乃至１Ｅ１４を伴うイオン注入によって堆積される。他の注入物も、適切な用量およびエネルギーレベルにおいて、堆積可能である。ＬＤＤ領域９６および９８は、パンチスルー効果を低減し、ＨＣＩおよびＢＶＤＳＳを制御するために、ドーパントレベルによって調整可能である。ＬＤＤ領域９６と９８との間のエリアは、ｎ−チャネル１００として設計される。
【００４１】
図５ｈでは、絶縁層１０２が、絶縁層９０の上方にポリシリコン層９２の周囲に形成される。絶縁層１０２は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の好適な誘電材料のうちの１つ以上の層を含む。絶縁層１０２は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。ＬＤＤ領域９６および９８の上方の絶縁層９０の一部は、マスクとしてポリシリコン層９２および絶縁層１０２を使用して、エッチングプロセスによって除去される。絶縁層９０の残りの部分は、ＬＤＤ領域９６および９８の上方でポリシリコン層９２を越えて、約１５０−２００ｎｍ延在する。また、絶縁層１０２は、後続のドレインおよびソースイオン注入をマスクするための側壁スペーサとして作用する。
【００４２】
図５ｉでは、マスクの外側のＬＤＤ領域９６および９８の一部は、ヒ素等のｎ−型半導体材料によって、高濃度ドープされ、Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８を形成する。ｎ−型ドーパントは、マスクとしてポリシリコン層９２および絶縁層１０２を使用して、１０−５０ＫｅＶにおいて、用量３Ｅ１５を伴うイオン注入によって堆積される。Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８は、ＭＯＳＦＥＴセル７８のための低抵抗オーム接点を有する。
【００４３】
図５ｊでは、Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８直下かつマスクの外側の基板８０の一部は、基板の表面８６下方に、深さ３５０ｎｍまで、ホウ素等のｐ−型半導体材料によって共注入され、Ｐ＋クランプ領域１１０および１１２を形成する。ｐ−型ドーパントは、マスクとしてポリシリコン層９２および絶縁層１０２を使用して、１００ｋｅＶにおいて、用量１Ｅ１４を伴うイオン注入によって堆積される。共注入Ｐ＋クランプ領域１１０および１１２とＮ＋領域１０６および１０８は、それぞれ、ツェナーダイオードとして作用し、ＨＣＩを低減し、ＢＶＤＳＳを５−６ボルトに固定し、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００４４】
図５ｋは、ポリシリコン層９２と絶縁層９０および１０２（絶縁層の側壁を含む）の上方に形成される、フォトレジスト層１１３を伴う、代替実施形態を示す。Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８の直下かつマスクの外側の基板８０の一部は、基板の表面８６下方に、深さ３５０ｎｍまで、ホウ素等のｐ−型半導体材料が注入され、Ｐ＋クランプ領域１１０および１１２を形成する。ｐ−型ドーパントは、マスクとしてフォトレジスト層１１３を使用して、１００ｋｅＶにおいて、用量１Ｅ１４を伴うイオン注入によって堆積される。注入Ｐ＋クランプ領域１１０および１１２とＮ＋領域１０６および１０８は、それぞれ、ツェナーダイオードとして作用し、ＨＣＩを低減し、ＢＶＤＳＳを５−６ボルトに固定し、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００４５】
図５ｌでは、フォトレジスト層１１４は、Ｎ＋ソース領域１０６、Ｎ＋ドレイン領域１０８、ポリシリコン層９２、および絶縁層１０２の上方に形成される。Ｎ＋ソース領域１０６の上方のフォトレジスト層１１４の一部は、エッチングプロセスによって除去され、Ｎ＋ソース領域の一部を曝露する。Ｎ＋ソース領域１０６の曝露された部分は、エッチングプロセスによって除去され、ソーストレンチ１１６を形成する。ソーストレンチ１１６は、ＭＯＳＦＥＴセル７８の幅Ｗに沿った連続ストライプである。ソーストレンチ１１６は、幅０．３５μｍおよび深さ０．１５−０．２０（μｍ）を有する。
【００４６】
図５ｍでは、Ｐ＋プラグ１１８は、深さ０．３−０．４μｍまで、ホウ素等のｐ−型半導体材料を注入することによって、ソーストレンチ１１６を通して、形成される。ｐ−型ドーパントは、マスクとしてフォトレジスト層１１４を使用して、５０−１００ｋｅＶにおいて、用量１Ｅ１４を伴うイオン注入によって堆積される。Ｐ＋プラグ１１８は、寄生ベース抵抗を低減することによって、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００４７】
図５ｎでは、Ｐ＋ソースタイ１２０が、Ｐ＋プラグ１１８の上方にＢＦ２またはホウ素等のｐ−型半導体材料を注入することによって、ソーストレンチ１１６を通して、形成される。ｐ−型ドーパントは、マスクとしてフォトレジスト層１１４を使用して、２０ｋｅＶにおいて、用量１Ｅ１５を伴うイオン注入によって堆積される。ソーストレンチ１１６は、セルピッチを低減させる一方、Ｐ＋ソースタイ１２０に対して、連続的低抵抗接点を維持する。Ｐ＋ソースタイ１２０は、寄生ベース抵抗を低減することによって、ＭＯＳＦＥＴセル７８の頑健性を向上させる。
【００４８】
図５ｏでは、フォトレジスト層１１４が除去された後、高速熱アニールが続き、ＭＯＳＦＥＴセル７８内のドーパントを活性化させる。
【００４９】
図５ｐでは、サリサイド層１２２が、Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８とポリシリコン層９２との上方に形成される。サリサイド層１２２は、ソーストレンチ１１６の輪郭、Ｎ＋ソース領域１０６、およびＰ＋ソースタイ１２０に続き、ソーストレンチ１１６内に延在する。サリサイド層１２２は、寄生相互接続抵抗を低減するための低抵抗層である。
【００５０】
図５ｑでは、絶縁層または層間絶縁膜（ＩＬＤ）１２６が、サリサイド層１２２の上方に形成される。ＩＬＤ１２６は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、ポリイミド、ＢＣＢ、ＰＢＯ、または他の好適な誘電材料のうちの１つ以上の層を含む。ＩＬＤ１２６は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。ＩＬＤ１２６の一部は、エッチングプロセスによって除去され、Ｐ＋ソースタイ１２０、Ｎ＋ソース領域１０６の一部、ポリシリコン層９２、およびＮ＋ドレイン領域１０８の上方のサリサイド層１２２を曝露する。伝導層１２８が、サリサイド層１２２の曝露された部分の上方に形成される。特に、伝導層１２８ａは、ソース接点または端子として、Ｎ＋ソース領域１０６の上方にソーストレンチ１１６からＰ＋ソースタイ１２０内に形成され、伝導層１２８ｂは、ドレイン接点または端子として、Ｎ＋ドレイン領域１０８の上方に形成され、伝導層１２８ｃは、ゲート接点または端子として、ポリシリコン層９２の上方に形成される。伝導層１２８は、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属堆積プロセスによるパターン化を使用して形成される、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、スズ（Ｓｎ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）、あるいは他の好適な電気的伝導性材料のうちの１つ以上の層であることが可能である。
【００５１】
図５ｒは、ＭＯＳＦＥＴセル７８の上方に形成される、付加的相互接続層である。絶縁層または保護層１３０が、電気絶縁のために、ＩＬＤ１２６および伝導層１２８の上方に形成される。絶縁層１３０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、または絶縁および構造特性を有する他の好適な材料のうちの１つ以上の層を含む。絶縁層１３０は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層１３０の一部は、エッチングプロセスによって除去され、伝導層１２８ａおよび１２８ｂを曝露する。伝導層１３１が、伝導層１２８ａおよび１２８ｂの上方に形成される。伝導層１３２が、伝導層１３１ａおよび１３１ｂと絶縁層１３０との上方に形成される。伝導層１３１および１３２は、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属蒸着プロセスによるパターン化を使用して形成される、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、あるいは他の好適な電気的伝導性材料のうちの１つ以上の層であることが可能である。伝導層１３２ａは、伝導層１３１ａに電気的に接続され、伝導層１３２ｂは、伝導層１３１ｂに電気的に接続される。伝導層１３２ａ−１３２ｂは、ＭＯＳＦＥＴセル７８の設計および機能に応じて、電気的に絶縁されるか、または電気的に共通であることが可能である。伝導層１２８、１３１、および１３２は、第１のレベルの相互接続層である。
【００５２】
絶縁層または保護層１３４が、伝導層１３２の上方に形成される。絶縁層１３４は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、または絶縁および構造特性を有する他の好適な材料のうちの１つ以上の層を含む。絶縁層１３４は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層１３４の一部は、エッチングプロセスによって除去され、伝導層１３２ａおよび１３２ｂを曝露する。伝導層１３６が、伝導層１３２ａおよび１３２ｂの上方に形成される。伝導層１３８が、伝導層１３６ａおよび１３６ｂと絶縁層１３４との上方に形成される。伝導層１３６および１３８は、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属堆積プロセスによるパターン化を使用して形成される、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、あるいは他の好適な電気的伝導性材料のうちの１つ以上の層であることが可能である。伝導層１３６ａおよび１３８ａは、伝導層１３２ａに電気的に接続され、伝導層１３６ｂおよび１３８ｂは、伝導層１３２ｂに電気的に接続される。伝導層１３８は、ＭＯＳＦＥＴセル７８の設計および機能に応じて、電気的に絶縁されるか、または電気的に共通であることが可能である。伝導層１３６−１３８は、第２のレベルの相互接続層である。
【００５３】
絶縁層または保護層１４０が、伝導層１３８の上方に形成される。絶縁層１４０は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、または絶縁および構造特性を有する他の好適な材料のうちの１つ以上の層を含む。絶縁層１４０は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層１４０の一部は、エッチングプロセスによって除去され、伝導層１３８ａおよび１３８ｂを曝露する。伝導層１４２が、伝導層１３８ａおよび１３８ｂの上方に形成される。伝導層１４４が、伝導層１４２ａおよび１４２ｂと絶縁層１４０の上方に形成される。伝導層１４２および１４４は、ＰＶＤ、ＣＶＤ、スパッタリング、電解めっき、無電解めっきプロセス、または他の好適な金属蒸着プロセスによるパターン化を使用して形成される、Ｗ、Ａｌ、Ｃｕ、Ｓｎ、Ｎｉ、Ａｕ、Ａｇ、あるいは他の好適な電気的伝導性材料のうちの１つ以上の層であることが可能である。伝導層１４２ａおよび１４４ａは、伝導層１３８ａに電気的に接続され、伝導層１４２ｂおよび１４４ｂは、伝導層１３８ｂに電気的に接続される。伝導層１４４は、ＭＯＳＦＥＴセル７８の設計および機能に応じて、電気的に絶縁されるか、または電気的に共通であることが可能である。伝導層１４２−１４４は、第３のレベルの相互接続層である。
【００５４】
絶縁層または保護層１４６が、伝導層１４４の上方に形成される。絶縁層１４６は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯＮ、Ｔａ２Ｏ５、Ａｌ２Ｏ３、または絶縁および構造特性を有する他の好適な材料のうちの１つ以上の層を含む。絶縁層１４６は、ＰＶＤ、ＣＶＤ、スクリーン印刷、スピンコーティング、スプレーコーティング、焼結、または熱酸化を使用して、形成される。絶縁層１４６の一部は、エッチングプロセスによって除去され、付加的電気的相互接続のために、伝導層１４４ａおよび１４４ｂを曝露する。第１、第２、および第３のレベルの相互接続層は、複数のＭＯＳＦＥＴセル７８のために、各Ｎ＋ソース領域１０６への共通接続、各Ｎ＋ドレイン領域１０８への共通接続、および各ゲート構造９２への共通接続を提供する。また、第１、第２、および第３のレベルの相互接続層は、ＭＯＳＦＥＴセル７８を含む半導体パッケージの外部端子への接続も提供する。他の電気素子も、アナログまたはデジタル回路機能を実現するために、基板８０の上方に形成可能である。
【００５５】
図６は、長さＬおよび幅Ｗを有する、ＭＯＳＦＥＴセル７８の斜視図を例証する。逆行ｐ−井戸領域８４は、基板８０内に形成される。Ｎ＋ソース領域１０６およびＮ＋ドレイン領域１０８は、共注入Ｐ＋クランプ領域１１０ならびに１１２の上方に形成される。ゲート構造９０−９２は、ｎ−チャネル１００の上方に形成され、ｎ−チャネル１００は、Ｎ＋ソース領域１０６およびＬＤＤ領域９６をＮ＋ドレイン領域１０８ならびにＬＤＤ領域９８から分離する。絶縁側壁スペーサ１０２は、ゲート構造９０−９２の周囲に形成される。Ｎ＋ソース領域１０６を通して形成される、ソーストレンチ１１６は、Ｐ＋プラグ１１８およびＰ＋ソースタイ１２０の形成を可能にする。伝導層１２８ａは、Ｎ＋ソース領域１０６の上方に、かつ、ソーストレンチ内に形成され、Ｎ＋ソース領域１０６、Ｐ＋ソースタイ１２０、およびＰ＋プラグ１１８に電気的に接続する。図６に見られるように、絶縁層１５０もまた、伝導層１２８ａ間のソーストレンチ内に形成される。伝導層１２８ｂは、Ｎ＋ドレイン領域１０８の上方に形成され、Ｎ＋ドレイン領域に電気的に接続する。
【００５６】
図７は、直線構成におけるソーストレンチ１１６を伴う、ＭＯＳＦＥＴセル７８の上面図を示す。一実施形態では、ポリシリコン層９２の幅ＤＧは、０．２０μｍである。Ｎ＋ソース領域１０６の幅ＤＳは、１．１４−１．１９μｍである。Ｎ＋ドレイン領域１０８の幅ＤＤは、０．７４−０．７９μｍである。他の実施形態では、Ｎ＋ソース領域１０６の幅ＤＳは、０．５０μｍ程度であることが可能である。ソーストレンチ１１６は、Ｎ＋ソース領域幅ＤＳを低減させ、故に、ＭＯＳＦＥＴセルピッチを約２．２８μｍまで低減させる。セルピッチが小さいほど、ＭＯＳＦＥＴセル７８に対して、数百マイクロオームの範囲まで、ＲＤＳＯＮを低減させる。また、ソーストレンチ１１６は、蛇行、鋸歯、または離散オフセット断面構成として配列可能である。
【００５７】
図８は、離散オフセット断面構成における、ソーストレンチ１１６を伴う、ＭＯＳＦＥＴセル７８の上面図を示す。一実施形態では、ポリシリコン層９２の幅ＤＧは、０．２０μｍである。Ｎ＋ソース領域１０６の幅ＤＳは、０．９４μｍである。Ｎ＋ドレイン領域１０８の幅ＤＤは、０．７４μｍである。オフセットソーストレンチ１１６は、Ｎ＋ソース領域幅ＤＳをさらに低減させ、故に、ＭＯＳＦＥＴセルピッチを約２．０８μｍまで低減させる。セルピッチが小さいほど、ＭＯＳＦＥＴセル７８に対して、数百マイクロオームの範囲まで、ＲＤＳＯＮを低減させる。
【００５８】
図９は、電気的に並列接続され、パワーＭＯＳＦＥＴ１６０を形成する、潜在的に、数百または数千のセルのＭＯＳＦＥＴセル７８のストライプアレイを示す。Ｎ＋ソース領域１０６は、伝導トレース１６２と共通接続され、ポリシリコン層９２は、伝導トレース１６４と共通接続され、Ｎ＋ドレイン領域１０８は、伝導トレース１６６と共通接続される。パワーＭＯＳＦＥＴ１６０は、多アンペアの電流に対応可能な単一モノリシックスイッチング素子として作用する。伝導相互接続１６２−１６６のルーティングは、パワーＭＯＳＦＥＴ１６０全体の寄生抵抗およびインダクタンスを最小限にする。
【００５９】
図１０ａおよび１０ｂは、３．１７５ｍｍ×３．１７５ｍｍの寸法を有する、ボールグリッドアレイ（ＢＧＡ）パッケージ１６８内に含まれる、パワーＭＯＳＦＥＴ１６０を示す。相互接続されたＭＯＳＦＥＴセル７８のストライプアレイを含むパワーＭＯＳＦＥＴ１６０は、ダイまたはパッケージ面積の大部分を被覆する。外部接点Ｓは、Ｎ＋ソース領域１０６のための伝導トレース１６２に電気的に接続され、接点Ｇは、ポリシリコンゲート領域９２のための伝導トレース１６４に電気的に接続され、接点Ｄは、Ｎ＋ドレイン領域１０８のための伝導トレース１６６に電気的に接続される。一実施形態では、接点Ｓ、接点Ｄ、および接点Ｇは、相互接続バンプである。また、パワーＭＯＳＦＥＴ１６０は、フリップチップ型半導体素子内に構成され、寄生抵抗、インダクタンス、および静電容量を最小限にし、ＭＨｚ範囲内の高周波数スイッチング用途に好適な素子を作製可能にする。例えば、低電圧ＤＣ−ＤＣ変換器は、非常に小さく作製され、高スイッチング周波数を可能にすることによって、高性能を有することが可能である。
【００６０】
パワーＭＯＳＦＥＴ１６０は、低電圧用途、すなわち、図４に説明されるように、最大範囲３．３ＶＤＣを実装するもののために設計される。低電圧ＭＯＳＦＥＴの目標の１つは、低ＲＤＳＯＮおよび低ＢＶＤＳＳを提供することである。パワーＭＯＳＦＥＴでは、アバランシェ降伏の可能性は、信頼性および性能の問題を生じさせる。低電圧用途、例えば、３．３ＶＤＣの場合、外部から印加されたドレイン／ソース電圧は、ＭＯＳＦＥＴセル７８のＢＶＤＳＳを超え、潜在的に、素子をアバランシェ状態にし得る。通常、表面アバランシェ降伏は、ドレイン領域とゲート酸化物との間の領域に生じる。ホットキャリアが、ゲート酸化物内に注入され、素子パラメトリックスの長期劣化につながる。加えて、高電圧および高電流が、同時に存在し、過剰な熱発生を生じさせる。ＭＯＳＦＥＴ内の固有の寄生Ｎ−Ｐ−Ｎバイポーラトランジスタは、スナップバックとして知られる状態において起動され得、ゲート酸化物とドレイン領域との間のアバランシェ降伏によって発生される少数キャリアは、Ｎ＋ソース（寄生ＮＰＮのエミッタ）に到達するために、短距離のみ進行しなければならない。有効ＮＰＮベース長（ＬＢ）は、非常に小さくなり、可能性として、素子のスナップバック状態および長期的劣化につながる。ＭＯＳＦＥＴセル７８では、アバランシェ降伏が生じる場合、Ｐ＋クランプ領域１１０および１１２は、表面８６はるか下方のエリア、すなわち、Ｐ＋クランプ領域、Ｎ＋ソース領域１０６、およびＮ＋ドレイン領域１０８によって形成される、ｐ−ｎ接合への影響を制限する。アバランシェ降伏キャリアをエミッタからさらに発生させることによって、有効ＬＢが増加し、素子は、より高いレベルのアバランシェ降伏電流を安全に処理可能となる。クランプダイオード内のベースドーピング濃度は、可能な限り高くされ、ベース内でより高い割合の少数キャリア再結合を生成する。一実施形態では、クランプダイオード注入は、図５ｊに示されるように、自己整合Ｎ＋ソース／ドレイン注入による共注入として、または逆行ｐ−井戸注入を利用することによって、あるいは両方の組み合わせによって、達成可能である。ＭＯＳＦＥＴセル７８のレイアウト特徴、すなわち、ソーストレンチ１１６によるより小さい幅のＮ＋ソース領域１０６は、低減されたセルピッチとより低いＲＤＳＯＮおよびＢＶＤＳＳを提供する。
【００６１】
加えて、基板（または、ｐ井戸）とＰ＋ソース領域１０６との間の寄生ベース抵抗（ＲＢ）は、ＭＯＳＦＥＴセル７８の幅Ｗ全体にわたって可能な限り小さくされるべきである。ベース抵抗ＲＢは、ソーストレンチ１１６内またはその下に、連続ストライプとして、あるいは接離間された離散配列として、ＭＯＳＦＥＴセル７８の幅Ｗ全体に沿って、Ｐ＋ソースタイ１２０を載置することによって低減される。補助的Ｐ＋プラグ注入１１８は、Ｐ＋ソースタイ１２０の下に載置され、ベース内の少数キャリア再結合を増加させ、さらに、スナップバックを低減させ、アバランシェ降伏耐久性を向上させる。
【００６２】
図１１は、Ｎ＋ドレイン領域１０８下に単一注入Ｐ＋クランプ領域１１２を伴う、図６に類似する、ＭＯＳＦＥＴセル１７０の別の実施形態を例証する。逆行ｐ−井戸領域８４は、基板８０内に形成される。Ｎ＋ドレイン領域１０８は、単一注入Ｐ＋クランプ領域１１２の上方に形成される。ゲート構造９０−９２は、ｎ−チャネル１００の上方に形成され、Ｎ＋ソース領域１０６およびＬＤＤ領域９６をＮ＋ドレイン領域１０８およびＬＤＤ領域９８から分離する。絶縁側壁スペーサ１０２は、ゲート構造９０−９２の周囲に形成される。Ｎ＋ソース領域１０６を通して形成される、ソーストレンチ１１６は、Ｐ＋プラグ１１８およびＰ＋ソースタイ１２０の形成を可能にする。伝導層１２８ａは、Ｎ＋ソース領域１０６の上方に、かつソーストレンチ内に形成され、Ｎ＋ソース領域１０６、Ｐ＋ソースタイ１２０、およびＰ＋プラグ１１８に電気的に接続する。絶縁層１５０は、伝導層１２８ａ間のソーストレンチ内に形成される。伝導層１２８ｂは、Ｎ＋ドレイン領域１０８の上方に形成され、Ｎ＋ドレイン領域に電気的に接続する。
【００６３】
図１２は、連続的Ｐ＋ソーストレンチ１１６を伴う、すなわち、Ｐ＋クランプ領域１１０および１１２を伴わない、図６に類似する、ＭＯＳＦＥＴセル１７８の別の実施形態を例証する。逆行ｐ−井戸領域８４は、基板８０内に形成される。ゲート構造９０−９２は、ｎ−チャネル１００の上方に形成され、Ｎ＋ソース領域１０６およびＬＤＤ領域９６をＮ＋ドレイン領域１０８およびＬＤＤ領域９８から分離する。絶縁側壁スペーサ１０２は、ゲート構造９０−９２の周囲に形成される。Ｎ＋ソース領域１０６を通して形成される、ソーストレンチ１１６は、Ｐ＋プラグ１１８およびＰ＋ソースタイ１２０の形成を可能にする。伝導層１２８ａは、Ｎ＋ソース領域１０６の上方に、かつソーストレンチ内に形成され、Ｎ＋ソース領域１０６、Ｐ＋ソースタイ１２０、およびＰ＋プラグ１１８に電気的に接続する。絶縁層１５０は、伝導層１２８ａ間のソーストレンチ内に形成される。伝導層１２８ｂは、Ｎ＋ドレイン領域１０８の上方に形成され、Ｎ＋ドレイン領域に電気的に接続する。
【００６４】
図１３は、ＭＯＳＦＥＴの異なる構成別のドレイン電流およびドレイン／ソース電圧のグラフである。曲線１９０は、図７による、３．３ＶＤＣ ＭＯＳＦＥＴセルの実施形態を表す。曲線１９２は、３．３ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線１９４は、５．０ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線１９０、１９２、および１９４の線形領域は、ＲＤＳＯＮの典型的値を示す。
【００６５】
図１４は、ＭＯＳＦＥＴの異なる構成別のドレイン電流およびドレイン／ソース電圧のグラフである。曲線２００は、図７による、３．３ＶＤＣ ＭＯＳＦＥＴセルの実施形態を表す。曲線２０２は、３．３ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線２０４は、５．０ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線２００、２０２、および２０４の非線形領域は、ＢＶＤＳＳの典型的値を示す。
【００６６】
図１５は、ＭＯＳＦＥＴの異なる構成別のドレイン電流およびゲート／ソース電圧のグラフである。曲線２１０は、図７による、３．３ＶＤＣ ＭＯＳＦＥＴセルの実施形態を表す。曲線２１２は、３．３ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線２１４は、５．０ＶＤＣ ＭＯＳＦＥＴセルを伴う、図１による、従来技術構造を表す。曲線２１０、２１２、および２１４の非線形領域は、ＶＴＨの典型的値を示す。
【００６７】
本発明の１つ以上の実施形態が、詳細に例証されたが、当業者は、以下の請求項に記載される、本発明の範囲から逸脱することなく、それらの実施形態に修正および適合が行われてもよいことを理解するであろう。
【特許請求の範囲】
【請求項１】
半導体素子を作製する方法であって、
基板を提供するステップと、
該基板内に井戸領域を形成するステップと、
該基板の表面の上方にゲート構造を形成するステップと、
該ゲート構造に隣接して該基板内にソース領域を形成するステップと、
該ソース領域の反対側に該ゲート構造に隣接して基板内にドレイン領域を形成するステップと、
該ソース領域および該ドレイン領域それぞれの下方に、第１のクランプ領域および第２のクランプ領域を形成するステップと、
該ソース領域を通してトレンチを形成するステップと、
該トレンチを通して該井戸領域内にプラグを形成するステップと、
該トレンチを通して該プラグの上方にソースタイを形成するステップと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップと
を含む、方法。
【請求項２】
前記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記相互接続構造を形成するステップに先立って、前記ソース領域、前記ソースタイ、前記ゲート構造、および前記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項５】
直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記ソース領域は、幅１．１９マイクロメートル未満を有する、請求項１に記載の方法。
【請求項７】
半導体素子を作製する方法であって、
基板を提供するステップと、
該基板内に井戸領域を形成するステップと、
該基板の表面の上方にゲート構造を形成するステップと、
該ゲート構造に隣接して基板内にソース領域を形成するステップと、
該ソース領域の反対側に該ゲート構造に隣接して該基板内にドレイン領域を形成するステップと、
該ソース領域を通してトレンチを形成するステップと、
該トレンチを通してプラグを形成するステップと、
該トレンチを通して該プラグの上方にソースタイを形成するステップと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップと
を含む、方法。
【請求項８】
前記ドレイン領域または前記ソース領域の下方にクランプ領域を形成するステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、請求項７に記載の方法。
【請求項１０】
前記相互接続構造を形成するステップに先立って、前記ソース領域、前記ソースタイ、前記ゲート構造、および前記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、請求項７に記載の方法。
【請求項１１】
前記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、請求項７に記載の方法。
【請求項１２】
直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成するステップをさらに含む、請求項７に記載の方法。
【請求項１３】
前記ソース領域は、幅１．１９マイクロメートル未満を有する、請求項７に記載の方法。
【請求項１４】
半導体素子であって、
基板と、
該基板内に形成された井戸領域と、
該基板の表面の上方に形成されたゲート構造と、
該ゲート構造に隣接して基板内に形成されたソース領域と、
該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、
該ソース領域を通して形成されたトレンチと、
該トレンチを通して形成されたプラグと、
該トレンチを通して該プラグの上方に形成されたソースタイと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造と
を備える、半導体素子。
【請求項１５】
前記ドレイン領域または前記ソース領域の下方に形成されたクランプ領域をさらに含む、請求項１４に記載の半導体素子。
【請求項１６】
前記ゲート構造に隣接して形成された絶縁層をさらに含む、請求項１４に記載の半導体素子。
【請求項１７】
直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成することをさらに含む、請求項１４に記載の半導体素子。
【請求項１８】
前記ソース領域は、幅１．１９マイクロメートル未満を有する、請求項１４に記載の半導体素子。
【請求項１９】
前記半導体素子を集積し、出力電圧を電気機器に提供するように適合された電源をさらに含む、請求項１４に記載の半導体素子。
【請求項２０】
前記電気機器は、ポータブル電気素子またはデータ処理センタを含む、請求項１４に記載の半導体素子。
【請求項２１】
出力電圧を電気機器に提供する電源であって、
該電源の入力電圧を受け取るように連結されたインダクタと、
該電源の出力電圧を受け取るように連結された入力を有する制御回路と、
該インダクタに連結されたドレイン端子と、該制御回路の出力に連結されたゲート端子と、電源導体に連結されたソース端子とを有する電力トランジスタであって、
（ａ）基板と、
（ｂ）該基板内に形成された井戸領域と、
（ｃ）該基板の表面の上方に形成され、該ゲート端子に連結されたゲート構造と、
（ｄ）該ゲート構造に隣接して基板内に形成され、該ソース端子に連結されたソース領域と、
（ｅ）該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成され、該ドレイン端子に連結されたドレイン領域と、
（ｆ）該ソース領域を通して形成されたトレンチと、
（ｇ）該トレンチを通して形成されたプラグと、
（ｈ）該トレンチを通して該プラグの上方に形成されたソースタイと
を含む、電力トランジスタと
を備える、電源。
【請求項２２】
前記ドレイン領域または前記ソース領域の下方に形成されたクランプ領域をさらに含む、請求項２１に記載の電源。
【請求項２３】
直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成することをさらに含む、請求項２１に記載の電源。
【請求項２４】
前記ソース領域は、幅１．１９マイクロメートル未満を有する、請求項２１に記載の電源。
【請求項２５】
前記電気機器は、ポータブル電気素子またはデータ処理センタを含む、請求項２１に記載の電源。
【請求項１】
半導体素子を作製する方法であって、
基板を提供するステップと、
該基板内に井戸領域を形成するステップと、
該基板の表面の上方にゲート構造を形成するステップと、
該ゲート構造に隣接して該基板内にソース領域を形成するステップと、
該ソース領域の反対側に該ゲート構造に隣接して基板内にドレイン領域を形成するステップと、
該ソース領域および該ドレイン領域それぞれの下方に、第１のクランプ領域および第２のクランプ領域を形成するステップと、
該ソース領域を通してトレンチを形成するステップと、
該トレンチを通して該井戸領域内にプラグを形成するステップと、
該トレンチを通して該プラグの上方にソースタイを形成するステップと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップと
を含む、方法。
【請求項２】
前記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記相互接続構造を形成するステップに先立って、前記ソース領域、前記ソースタイ、前記ゲート構造、および前記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項５】
直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記ソース領域は、幅１．１９マイクロメートル未満を有する、請求項１に記載の方法。
【請求項７】
半導体素子を作製する方法であって、
基板を提供するステップと、
該基板内に井戸領域を形成するステップと、
該基板の表面の上方にゲート構造を形成するステップと、
該ゲート構造に隣接して基板内にソース領域を形成するステップと、
該ソース領域の反対側に該ゲート構造に隣接して該基板内にドレイン領域を形成するステップと、
該ソース領域を通してトレンチを形成するステップと、
該トレンチを通してプラグを形成するステップと、
該トレンチを通して該プラグの上方にソースタイを形成するステップと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に相互接続構造を形成するステップと
を含む、方法。
【請求項８】
前記ドレイン領域または前記ソース領域の下方にクランプ領域を形成するステップをさらに含む、請求項７に記載の方法。
【請求項９】
前記基板の表面上に電圧閾値調節領域を形成するステップをさらに含む、請求項７に記載の方法。
【請求項１０】
前記相互接続構造を形成するステップに先立って、前記ソース領域、前記ソースタイ、前記ゲート構造、および前記ドレイン領域の上方にサリサイド層を形成するステップをさらに含む、請求項７に記載の方法。
【請求項１１】
前記ゲート構造に隣接して絶縁層を形成するステップをさらに含む、請求項７に記載の方法。
【請求項１２】
直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成するステップをさらに含む、請求項７に記載の方法。
【請求項１３】
前記ソース領域は、幅１．１９マイクロメートル未満を有する、請求項７に記載の方法。
【請求項１４】
半導体素子であって、
基板と、
該基板内に形成された井戸領域と、
該基板の表面の上方に形成されたゲート構造と、
該ゲート構造に隣接して基板内に形成されたソース領域と、
該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成されたドレイン領域と、
該ソース領域を通して形成されたトレンチと、
該トレンチを通して形成されたプラグと、
該トレンチを通して該プラグの上方に形成されたソースタイと、
該ソース領域、該ドレイン領域、および該ゲート構造の上方に形成された相互接続構造と
を備える、半導体素子。
【請求項１５】
前記ドレイン領域または前記ソース領域の下方に形成されたクランプ領域をさらに含む、請求項１４に記載の半導体素子。
【請求項１６】
前記ゲート構造に隣接して形成された絶縁層をさらに含む、請求項１４に記載の半導体素子。
【請求項１７】
直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成することをさらに含む、請求項１４に記載の半導体素子。
【請求項１８】
前記ソース領域は、幅１．１９マイクロメートル未満を有する、請求項１４に記載の半導体素子。
【請求項１９】
前記半導体素子を集積し、出力電圧を電気機器に提供するように適合された電源をさらに含む、請求項１４に記載の半導体素子。
【請求項２０】
前記電気機器は、ポータブル電気素子またはデータ処理センタを含む、請求項１４に記載の半導体素子。
【請求項２１】
出力電圧を電気機器に提供する電源であって、
該電源の入力電圧を受け取るように連結されたインダクタと、
該電源の出力電圧を受け取るように連結された入力を有する制御回路と、
該インダクタに連結されたドレイン端子と、該制御回路の出力に連結されたゲート端子と、電源導体に連結されたソース端子とを有する電力トランジスタであって、
（ａ）基板と、
（ｂ）該基板内に形成された井戸領域と、
（ｃ）該基板の表面の上方に形成され、該ゲート端子に連結されたゲート構造と、
（ｄ）該ゲート構造に隣接して基板内に形成され、該ソース端子に連結されたソース領域と、
（ｅ）該ソース領域の反対側に該ゲート構造に隣接して該基板内に形成され、該ドレイン端子に連結されたドレイン領域と、
（ｆ）該ソース領域を通して形成されたトレンチと、
（ｇ）該トレンチを通して形成されたプラグと、
（ｈ）該トレンチを通して該プラグの上方に形成されたソースタイと
を含む、電力トランジスタと
を備える、電源。
【請求項２２】
前記ドレイン領域または前記ソース領域の下方に形成されたクランプ領域をさらに含む、請求項２１に記載の電源。
【請求項２３】
直線、蛇行、鋸歯、または離散オフセット断面構成として、前記トレンチを形成することをさらに含む、請求項２１に記載の電源。
【請求項２４】
前記ソース領域は、幅１．１９マイクロメートル未満を有する、請求項２１に記載の電源。
【請求項２５】
前記電気機器は、ポータブル電気素子またはデータ処理センタを含む、請求項２１に記載の電源。
【図１】
【図２】
【図３】
【図４】
【図５−１】
【図５−２】
【図５−３】
【図５−４】
【図５−５】
【図５−６】
【図５−７】
【図５−８】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５−１】
【図５−２】
【図５−３】
【図５−４】
【図５−５】
【図５−６】
【図５−７】
【図５−８】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−４４１８５（Ｐ２０１２−４４１８５Ａ）
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−１７９７１２（Ｐ２０１１−１７９７１２）
【出願日】平成２３年８月１９日（２０１１．８．１９）
【出願人】（５１１２０３５６９）グレート ウォール セミコンダクター コーポレイション (2)
【Ｆターム（参考）】
【公開日】平成２４年３月１日（２０１２．３．１）
【国際特許分類】
【出願番号】特願２０１１−１７９７１２（Ｐ２０１１−１７９７１２）
【出願日】平成２３年８月１９日（２０１１．８．１９）
【出願人】（５１１２０３５６９）グレート ウォール セミコンダクター コーポレイション (2)
【Ｆターム（参考）】
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