電界効果トランジスタを備える半導体素子及びその製造方法
【課題】電界効果トランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、電界効果トランジスタ（ＦＥＴ）素子及びＦＥＴ素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子のサイズが持続的に減少するにつれて、既存のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ ＳｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）素子を信頼して代替できる素子が要求されている。そのうち一つがＦｉｎＦＥＴ素子であるが、この素子は、減少した漏れ電流及び高い駆動電流の特性を有することが知られている。例えば、セルにＮＭＯＳ及びＰＭＯＳが同時に存在するデュアルゲート構造であるＳＲＡＭで、ＮＭＯＳとＰＭＯＳとをそれぞれ代替して、ｎ型ＦｉｎＦＥＴとｐ型ＦｉｎＦＥＴとを形成する方法に関し、特許文献１に開示されている。
【０００３】
しかし、製造工程上の問題によって、ＦｉｎＦＥＴ素子をメモリチップ内に具現し難い。特に、ゲートがフィンの両側面と上面とを包んでいるトリゲート構造のＦｉｎＦＥＴの場合、不純物をドーピングし難い。これは、垂直角度でイオンを注入することによって、上面ゲートに対して両側面ゲートに不純物が十分にドーピングされないので、両側面ゲートの空乏が深化されるためである。このような問題及び他の製造工程上の問題によって、ＦｉｎＦＥＴ基盤のメモリ素子の具現に限界がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６，６５７，２５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、半導体素子の性能低下なしに、セル領域には、ＦｉｎＦＥＴを備え、周辺回路領域には、ＭＯＳＦＥＴを備える半導体素子の製造方法を提供するところにある。
【０００６】
本発明が解決しようとする他の課題は、相異なる導電型のＦＥＴを備える高集積の半導体素子を提供するところにある。
【０００７】
本発明が解決しようとするさらに他の課題は、半導体素子の性能低下なしに、相異なる導電型のＦＥＴを備える半導体素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、セル領域と周辺回路領域とを有する半導体基板を提供する工程、前記半導体基板の前記セル領域及び前記周辺回路領域上に、マスク膜を形成する工程、前記マスク膜内に第１開口部を形成して、前記半導体基板の前記セル領域の第１ゲート領域を露出させた後、前記第１開口部内にダマシン方法でＦｉｎＦＥＴゲート電極を形成して、ＦｉｎＦＥＴゲートを形成する工程、及び前記マスク膜内に第２開口部を形成して、前記半導体基板の前記周辺回路領域の第２ゲート領域を露出させた後、前記第２開口部内にダマシン方法でＭＯＳＦＥＴゲート電極を形成して、ＭＯＳＦＥＴゲートを形成する工程を含む半導体素子の製造方法が提供される。
【０００９】
本発明の他の態様によれば、半導体基板のセル領域上に、第１物質から形成されたＦｉｎＦＥＴゲート電極をダマシン方法で形成する工程、及び前記半導体基板の周辺回路領域上に、第２物質から形成されたＭＯＳＦＥＴゲート電極をダマシン方法で形成する工程を含む半導体素子の製造方法が提供される。
【００１０】
本発明のさらに他の態様によれば、半導体基板、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子、前記第１ＦＥＴ素子上に形成された層間絶縁膜、及び前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子を備える半導体素子が提供される。
【００１１】
本発明のさらに他の態様によれば、半導体基板上に、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子を形成する工程、前記第１ＦＥＴ素子上に層間絶縁膜を形成する工程、及び前記層間絶縁膜上に、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子を形成する工程を含む半導体素子の製造方法が提供される。
【００１２】
本発明のさらに他の態様によれば、セル領域と周辺回路領域とを有する半導体基板を提供する工程、前記半導体基板の前記セル領域及び前記周辺回路領域上に、マスク膜を形成する工程、第１開口部を前記マスク膜内に形成して、前記半導体基板の前記セル領域の第１ゲート領域を露出させた後、前記第１開口部内にダマシン方法で第１ＦｉｎＦＥＴゲート電極を形成して、第１ＦｉｎＦＥＴゲートを形成する工程、第２開口部を前記マスク膜内に形成して、前記半導体基板の前記周辺回路領域の第２ゲート領域を露出させた後、前記第２開口部内にダマシン方法でＭＯＳＦＥＴゲート電極を形成して、ＭＯＳＦＥＴゲートを形成する工程、前記第１ＦｉｎＦＥＴゲートの両側に第１ソース／ドレイン領域を形成して、第１ＦｉｎＦＥＴを定義する工程、前記ＭＯＳＦＥＴゲートの両側に第２ソース／ドレイン領域を形成して、ＭＯＳＦＥＴを定義する工程、前記第１ＦｉｎＦＥＴ及びＭＯＳＦＥＴ上に層間絶縁膜を形成する工程、及び前記層間絶縁膜上に、第２ＦｉｎＦＥＴゲート電極を有し、前記第１ＦｉｎＦＥＴと積層される第２ＦｉｎＦＥＴを形成する工程を含む半導体素子の製造方法が提供される。
【００１３】
本発明のさらに他の態様によれば、半導体基板のセル領域上に、第１物質から形成された第１ＦｉｎＦＥＴゲート電極をダマシン方法で形成する工程、前記半導体基板の周辺回路領域上に、第２物質から形成されたＭＯＳＦＥＴゲート電極をダマシン方法で形成する工程、及び層間絶縁膜を介して前記第１ＦｉｎＦＥＴゲート電極上に積層され、第３物質から形成された第２ＦｉｎＦＥＴゲート電極を形成する工程を含む半導体素子の製造方法が提供される。
【００１４】
本発明のさらに他の態様によれば、セル領域と周辺回路領域とを有する半導体基板、前記半導体基板の前記セル領域内に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子、前記周辺回路領域上に位置し、第２ゲート電極を有するＭＯＳＦＥＴ素子、前記第１ＦＥＴ素子及びＭＯＳＦＥＴ素子上に形成された層間絶縁膜、及び前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第３ゲート電極を有する第２導電型の第２ＦＥＴ素子を備える半導体素子が提供される。
【発明の効果】
【００１５】
本発明は、ＳＲＡＭのように相異なる二つの導電型のＦｉｎＦＥＴを備える素子において、異なる導電型を有したＦｉｎＦＥＴを基板の同一な平面上に形成する代わりに、垂直に積層することによって、基板の使用面積を減少できるので、さらに高集積化が可能である。
【００１６】
また、第１導電型ＦｉｎＦＥＴと第２導電型ＦｉｎＦＥＴとを形成するときに、それぞれの特性に合う相異なる種類のゲート導電層を適用して、ＦｉｎＦＥＴの特性を大きく向上させることができる。
【００１７】
ダマシンゲート工程を適用する場合、従来のゲート導電層のエッチングによる難しさを解決でき、これと共に、既存のＦｉｎＦＥＴ工程を適用して活性領域の全体をフィンで作る場合、減った活性領域の幅によって、ソース／ドレインの直列抵抗が増加し、また、コンタクトの形成及びシリサイド工程の難しさが発生して素子の劣化を引き起こすという問題を共に解決できる。すなわち、既存工程の大きい変化なしに、ＦｉｎＦＥＴの長所、すなわち活性領域幅の増加による素子電流の増加効果及びダマシンゲートの長所（例えば、局部的なチャンネルのイオン注入を適用して、接合静電容量を減少させることができる）を共に有した素子を製作できる。
【００１８】
一方、従来のＦｉｎＦＥＴは、通常、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を利用して製作するが、これは、ウェーハコストが高く、ＳＯＩ ＭＯＳＦＥＴ素子で可能なフローティングボディ効果やドレイン／ソース間の降伏電圧降下、オフ電流の増加を引き起こし、基板に熱伝導がよくならないという問題がある。しかし、本発明では、ＳＯＩ基板の代りに、バルクシリコン基板を使用できるので、このような問題を解決できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態による半導体素子の製造方法で、製造する半導体素子のレイアウトの概略図である。
【図２Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図３Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図３Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図４Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図４Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図５Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図５Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図６Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図６Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図７Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図７Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図８Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図８Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図９Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図９Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１０Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図１０Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１１】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１２】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１３】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１４】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１５】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１６】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１７】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１８】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１９】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２０Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２０Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２１Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２１Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２２Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２２Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２３Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２３Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２４Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２４Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２５Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２５Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２６Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２６Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２７Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２７Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２８Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２８Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２９Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２９Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図３０Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図３０Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図３１Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図３１Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図３２Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図３２Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【発明を実施するための形態】
【００２０】
本発明の利点及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲により定義されるだけである。明細書の全体にわたって、同一な参照符号は同一な構成要素を指称する。
【００２１】
本発明は、セル領域には、ＦｉｎＦＥＴを備え、周辺回路領域には、ＭＯＳＦＥＴを備える半導体素子の製造方法を提供する。本発明は、また、セル領域に相異なる導電型のＦｉｎＦＥＴを備える半導体素子及びその製造方法を提供する。この半導体素子の周辺回路領域には、望ましくは、ＭＯＳＦＥＴを備え、ＭＯＳＦＥＴの代りにＦｉｎＦＥＴを備えることもある。
【００２２】
第１実施形態
図１は、本発明の実施形態による半導体素子の製造方法で製造しようとする半導体素子のレイアウトの概略図である。図１に示すように、この半導体素子は、セル領域と周辺回路領域とを有する。また、説明のために、行（Ｘ）方向は、図面で横に伸張し、列（Ｙ）方向は、図面で縦に伸張する。
【００２３】
この半導体素子は、セル領域にＦｉｎＦＥＴを備え、周辺回路領域にＭＯＳＦＥＴを備える。図１に示すように、活性領域３５が、セル領域と周辺回路領域とで横Ｘ方向に伸張し、素子分離膜３０により定義されている。セル領域の素子分離膜３０及び活性領域３５上には、縦Ｙ方向に伸張するＦｉｎＦＥＴゲート電極６５ａが形成されている。ＦｉｎＦＥＴゲート電極６５ａ側の活性領域３５内には、ＦｉｎＦＥＴソース／ドレイン領域（図示せず）が形成される。周辺回路領域の素子分離膜３０及び活性領域３５上には、縦Ｙ方向に伸張するＭＯＳＦＥＴゲート電極８５ａが形成されている。ＭＯＳＦＥＴゲート電極８５ａ側の活性領域３５内には、ＭＯＳＦＥＴソース／ドレイン領域（図示せず）が形成される。
【００２４】
図２Ａないし図１０Ｂは、本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａは、図１のａ−ａ’（Ｘ方向）断面に対応し、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ及び図１０Ｂは、図１のｂ−ｂ’（Ｙ方向）断面に対応する。
【００２５】
まず、図２Ａ及び図２Ｂに示すように、半導体基板１０、望ましくは、バルクシリコン基板内に素子分離膜３０を形成する。活性領域３５は、素子分離膜３０が形成されていない部分の半導体基板１０の表面領域と定義される。
【００２６】
ここで、素子分離膜３０は、トレンチ素子分離膜で形成でき、通常、次のような方法で形成できる。例えば、半導体基板１０の所定部分をエッチングして、素子分離用トレンチ１５を形成する。半導体基板１０のエッチングには、例えばＨＢｒまたはＣｌ２のようなハロゲンガスと酸素とを混合して使用するドライエッチングを利用する。次いで、トレンチ１５の内壁に絶縁膜ライナー２０を形成する。絶縁膜ライナー２０は、トレンチ１５のエッチング時の損傷を補完し、トレンチ１５に埋め込まれる酸化膜との応力を調節できるように、シリコン酸化膜、シリコン窒化膜、またはそれらの積層膜で形成でき、省略してもよい。このときのシリコン酸化膜は、熱酸化方式で形成する。次いで、トレンチ１５を充填するギャップフィル酸化膜２５を蒸着する。ギャップフィル酸化膜２５の蒸着には、例えばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤを利用する。次いで、半導体基板１０上に形成されているギャップフィル酸化膜２５及び絶縁膜ライナー２０の部分を除去して、基板１０内に埋め込まれた素子分離膜３０を完成する。
【００２７】
次に、図３Ａ及び図３Ｂに示すように、半導体基板１０上にマスク膜５０を形成する。本実施形態において、マスク膜５０は、マスク酸化膜４０とマスク窒化膜４５との積層膜で形成する。マスク酸化膜４０は、熱酸化方式で形成し、マスク窒化膜４５は、低圧ＣＶＤ（ＬＰＣＶＤ）で形成できる。マスク膜５０の厚さは、ＦｉｎＦＥＴゲート電極の高さを考慮して決定する。
【００２８】
次いで、セル領域のマスク膜５０をエッチングして、ＦｉｎＦＥＴゲート形成領域５５を定義する。周辺回路領域は、マスク膜５０で覆われたままで置く。次いで、ＦｉｎＦＥＴゲート形成領域５５内に露出されている素子分離膜３０、すなわち絶縁膜ライナー２０とギャップフィル酸化膜２５とを所定厚さにエッチングして、活性領域３５を素子分離膜３０’より突出させて、いわゆるフィン３５’を形成する。絶縁膜ライナー２０とギャップフィル酸化膜２５とのエッチングには、ドライエッチングまたはウェットエッチングを利用する。
【００２９】
次に、図４Ａ及び図４Ｂに示すように、露出されたＦｉｎＦＥＴゲート形成領域（図３Ａの５５）内の半導体基板１０、すなわちフィン（図３Ｂの３５’）の表面に沿ってＦｉｎＦＥＴゲート酸化膜６０を形成する。ＦｉｎＦＥＴゲート酸化膜６０は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、マスク膜５０上にＦｉｎＦＥＴゲート導電層６５を形成して、ＦｉｎＦＥＴゲート形成領域（図３Ａの５５）を充填する。ＦｉｎＦＥＴゲート導電層６５は、アンドープトポリシリコン膜で形成した後、後続工程で適切にドーピングして使用することもあるが、フィン（図３Ｂの３５’）による段差のため、イオン注入時に均一にドーピングされないことを考慮すれば、インシチュ（ｉｎ ｓｉｔｕ）ドープトポリシリコン膜で形成することが望ましい。例えば、インシチュｎ＋ドープトポリシリコン膜で形成する。代りに、ＦｉｎＦＥＴゲート導電層６５は、ＳｉＧｅでも形成できる。ＦｉｎＦＥＴゲート導電層６５は、金属であることもある。
【００３０】
図５Ａ及び図５Ｂに示すように、マスク膜５０の上面が露出されるまで、ＦｉｎＦＥＴゲート導電層６５を平坦化させて、ＦｉｎＦＥＴゲート形成領域（図３Ａの５５）内にダマシン方法でＦｉｎＦＥＴゲート電極６５ａを形成する。これにより、ＦｉｎＦＥＴゲート酸化膜６０上にフィン３５’を包みつつ、上面が平坦なＦｉｎＦＥＴゲート電極６５ａが形成される。ＦｉｎＦＥＴゲート導電層６５の平坦化には、ＣＭＰを利用できる。これにより、ＦｉｎＦＥＴゲート電極６５ａは、ＦｉｎＦＥＴゲート酸化膜６０を介して活性領域、特にフィン３５’の三面に接する。
【００３１】
従来には、ＦｉｎＦＥＴの形成において、ゲート電極形成時にフィン形成で発生するゲート導電層の段差問題、これによるゲート導電層の露光問題及びエッチング問題がある。特に、ゲート導電層のエッチングを通じて、ゲート電極の形成工程を進めるとき、最後のエッチング阻止膜でゲート酸化膜が使われるが、ＦｉｎＦＥＴの場合は、フィンにより発生するゲート導電層の段差によって、ゲート導電層の絶対的なエッチング量が増加するだけでなく、フィン周囲にゲート導電層の残留物がスペーサで形成される可能性が高い。
【００３２】
しかし、本発明のように、ダマシンゲート工程を適用する場合、このようなゲート導電層のエッチングによる難しさを解決でき、これと共に、既存のＦｉｎＦＥＴ工程を適用して活性領域の全体をフィンで作る場合、減った活性領域の幅によって、ソース／ドレインの直列抵抗が増加し、また、コンタクトの形成及びシリサイド工程の難しさが発生して素子の劣化を引き起こすという問題を共に解決できる。すなわち、既存工程の大きい変化なしに、ＦｉｎＦＥＴの長所、すなわち活性領域幅の増加による素子電流の増加効果及びダマシンゲートの長所（例えば、局部的なチャンネルのイオン注入を適用して、接合静電容量を減少させることができる）を共に有した素子を製作できる。
【００３３】
次いで、図６Ａ及び図６Ｂに示すように、後続工程からＦｉｎＦＥＴゲート電極６５ａを保護できる保護膜７０、例えばＨＤＰ−ＣＶＤ酸化膜を半導体基板１０の全面に蒸着する。保護膜７０の蒸着は、選択的な事項であり、省略してもよい。保護膜７０は、ＰＥＯＸまたはＰＥ−ＴＥＯＳ（ＰＥ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）酸化膜で形成してもよい。ＰＥＯＸは、ＳｉＨ４とＯ２（またはＮ２Ｏ）との反応を利用し、ＰＥ−ＴＥＯＳは、Ｓｉ（ＯＣ２Ｈ５）４とＯ２との反応を利用する。しかし、保護膜７０の種類が必ずしもこれに限定されるものではなく、ＣＶＤ、ＬＰＣＶＤ、あるいはＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｅｐｏｓｉｔｉｏｎ）によってもよい。
【００３４】
次いで、図７Ａ及び図７Ｂに示すように、周辺回路領域の保護膜７０とマスク膜５０とをエッチングして、ＭＯＳＦＥＴゲート形成領域７５をオープンする。セル領域は、保護膜７０で覆われたままで置く。次いで、ＭＯＳＦＥＴゲート形成領域７０内の半導体基板１０上に、ＭＯＳＦＥＴゲート酸化膜８０を形成する。ＭＯＳＦＥＴゲート酸化膜８０も、熱酸化方法でシリコン酸化膜を成長させて形成できる。
【００３５】
次いで、図８Ａ及び図８Ｂに示すように、保護膜７０上にＭＯＳＦＥＴゲート導電層８５を形成して、ＭＯＳＦＥＴゲート形成領域（図７Ａの７５）を充填する。ＭＯＳＦＥＴゲート導電層８５は、ＦｉｎＦＥＴゲート導電層６５と種類を異ならせることが可能である。特に、アンドープトポリシリコン膜で形成して、後続的に導電型に合うようにイオン注入を実施することが望ましい。しかし、ＭＯＳＦＥＴゲート導電層８５の形成に、他の方法を利用することもある。ＭＯＳＦＥＴゲート導電層８５は、金属であってもよい。
【００３６】
図９Ａ及び図９Ｂに示すように、マスク膜５０の上面が露出されるまで、ＭＯＳＦＥＴゲート導電層８５を平坦化させて、ＭＯＳＦＥＴゲート形成領域（図７Ａの７５）内にＭＯＳＦＥＴゲート電極８５ａをダマシン方法で形成する。ＭＯＳＦＥＴゲート導電層８５の平坦化には、ＣＭＰを利用できる。
【００３７】
次に、図１０Ａ及び図１０Ｂに示すように、マスク膜５０を除去した後、適切なイオン注入工程を実施して、ゲートのドーピング及びソース／ドレイン領域を形成する。マスク窒化膜４５の除去には、燐酸ストリップを利用でき、マスク酸化膜４０の除去には、ＨＦ希釈液やＢＯＥ溶液を利用したウェットエッチングを利用できる。半導体基板１０の表面保護のために、マスク酸化膜４０は、除去せずに残すこともある。
ＦｉｎＦＥＴゲート電極６５ａをインシチュドープトポリシリコン膜で形成した場合には、ＦｉｎＦＥＴゲートをドーピングする必要なく、ＦｉｎＦＥＴゲート電極６５ａの両側にＦｉｎＦＥＴソース／ドレイン領域９０を形成する。ＦｉｎＦＥＴをいずれもｎ型で形成する場合には、ＦｉｎＦＥＴゲート電極６５ａをインシチュｎ＋ドープトポリシリコン膜で形成した後、ここでは、ｎ型ＦｉｎＦＥＴソース／ドレインのみを形成すればよいが、ｐ型ＦｉｎＦＥＴも基板上に共に形成する場合には、ｎ型、ｐ型による適切なイオン注入のマスクを利用して、適正なトーパントでドーピングする。例えば、Ｂ、Ｉｎ、Ｇａなどを注入して、ｎ型ＦｉｎＦＥＴソース／ドレイン領域を形成し、Ｐ、Ａｓ、Ｓｂなどを注入して、ｐ型ＦｉｎＦＥＴゲートをドーピングした後、ｐ型ＦｉｎＦＥＴソース／ドレイン領域を形成する。この際、ｐ型ＦｉｎＦＥＴのスレショルド電圧の増加を防止するために、ｐ型ＦｉｎＦＥＴチャンネルの方にカウンタのドーピングを実施することが望ましい。
【００３８】
一方、ＭＯＳＦＥＴゲート電極８５ａについても、ｎ型、ｐ型による適切なイオン注入マスクを利用してゲートをドーピングする。次いで、ＭＯＳＦＥＴゲート電極８５ａの両側に、ＭＯＳＦＥＴソース／ドレイン領域９５を形成する。ＦｉｎＦＥＴソース／ドレイン領域９０及びＭＯＳＦＥＴドレイン領域９５は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）タイプに形成することもあり、その場合、高濃度（Ｅ１５／ｃｍ２レベル）のイオン注入と低濃度（Ｅ１２／ｃｍ２〜Ｅ１３／ｃｍ２レベル）のイオン注入との間に、ＦｉｎＦＥＴゲート電極６５ａ及びＭＯＳＦＥＴゲート電極８５ａの側壁に、スペーサを形成する工程を追加する必要がある。
【００３９】
本実施形態では、ＦｉｎＦＥＴゲート電極６５ａをＭＯＳＦＥＴゲート電極８５ａより先に形成する例を挙げたが、ＭＯＳＦＥＴゲート電極８５ａをＦｉｎＦＥＴゲート電極６５ａより先に形成することもあるということを、本明細書の記載から当業者であれば分かることである。
【００４０】
第２実施形態
図１１ないし図１９は、本発明の第２実施形態による半導体素子の製造方法を説明するための断面図である。本実施形態では、相異なる導電型のＦＥＴ素子、例えばＦｉｎＦＥＴが垂直に積層された構造を含む半導体素子及びその製造方法を説明する。例えば、図１のセル領域のレイアウトのようなＦｉｎＦＥＴを、いずれも第１導電型で半導体基板上に形成した後、その上部に、第２導電型ＦｉｎＦＥＴを形成する。本実施形態では、第１導電型がｎ型であり、第２導電型がｐ型であるが、それらが互いに変わることができる。
【００４１】
図１１ないし図１９で左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、各図面の右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する。この際、周辺回路領域は、第１実施形態のように、ＭＯＳＦＥＴを備えるように形成してもよく、セル領域と類似している方法で垂直積層されたＦｉｎＦＥＴで形成することもある。セル領域にＦｉｎＦＥＴを垂直積層しつつ、周辺回路領域にＭＯＳＦＥＴを形成する方法は、次の第３実施形態で後述する。
【００４２】
本発明は、ＦｉｎＦＥＴを備えるいかなる種類の半導体素子にも応用できる。本実施形態は、特にＳＲＡＭセルの設計及び製造方法に関する。ＳＲＡＭで２つのＮＭＯＳと２つのＰＭＯＳとは、ストレージセルを形成し、他の２つのＮＭＯＳは、ストレージセルとビットラインとの連結を制御するパスゲートトランジスタとして利用される。本発明では、ＳＲＡＭのＮＭＯＳとＰＭＯＳを、それぞれｎ型ＦｉｎＦＥＴとｐ型ＦｉｎＦＥＴに代替する。パスゲートトランジスタとして使われるｎ型ＦｉｎＦＥＴ、及びストレージセルとして使われるｎ型ＦｉｎＦＥＴをいずれも下層に形成した後、ストレージセルとして使われるｐ型ＦｉｎＦＥＴをｎ型ＦｉｎＦＥＴの上層に形成する。もちろん、これと逆に、ｐ型ＦｉｎＦＥＴをいずれも下層に形成した後、ｎ型ＦｉｎＦＥＴをいずれもその上層に形成することもある。
【００４３】
まず、図１１に示すように、半導体基板１１０、望ましくは、バルクシリコン基板内に素子分離膜１３０を形成して、素子分離膜１３０が形成されていない部分を第１活性領域１３５と定義する。素子分離膜１３０の形成方法は、前記第１実施形態と同一に可能である。すなわち、半導体基板１１０の所定部分をエッチングして、素子分離用トレンチ１１５を形成した後、トレンチ１１５の内壁に絶縁膜ライナー１２０を形成し、トレンチ１１５を充填するギャップフィル酸化膜１２５を形成した後、基板１１０内に埋め込めて素子分離膜１３０を完成する。
【００４４】
次に、図１２に示すように、半導体基板１１０上にマスク膜１５０を形成する。マスク膜１５０は、マスク酸化膜１４０とマスク窒化膜１４５との積層膜で形成する。次いで、マスク膜１５０をエッチングして、第１ゲート形成領域１５５（第１導電型ＦｉｎＦＥＴゲート形成領域）をオープンする。次いで、第１導電型ＦｉｎＦＥＴゲート形成領域１５５内に露出されている素子分離膜１３０、すなわち絶縁膜ライナー１２０とギャップフィル酸化膜１２５とを所定厚さにエッチングして、第１活性領域１３５を素子分離膜１３０’より突出させてフィン１３５’を形成する。
【００４５】
次に、図１３に示すように、露出された第１ゲート形成領域（図１２の１５５）内の半導体基板１１０、すなわちフィン（図１２の１３５’）上に、フィンの表面に沿って第１ゲート酸化膜１６０（第１導電型ＦｉｎＦＥＴゲート酸化膜）を形成する。第１ゲート酸化膜１６０は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、マスク膜１５０上に第１ゲート導電層１６５（第１導電型ＦｉｎＦＥＴゲート導電層）を形成して、第１ゲート形成領域（図１２の１５５）を充填する。ここで、第１ゲート導電層１６５は、インシチュｎ＋ドープトポリシリコン膜で形成することが望ましい。
【００４６】
図１４に示すように、マスク膜１５０の上面が露出されるまで、第１ゲート導電層１６５をＣＭＰなどの方法で平坦化させて、第１ゲート形成領域（図１２の１５５）内にダマシン方法で第１ゲート電極１６５ａ（第１導電型ＦｉｎＦＥＴゲート電極）を形成する。しかし、第１ゲート電極１６５ａの形成方法は、ここに説明したダマシン方法に限定されるものではなく、従来のフィン形成、ゲート導電層の形成及びゲート導電層のパターニングのような方式により形成されることもある。
【００４７】
次に、図１５に示すように、マスク膜１５０を除去した後、適切なイオン注入工程を実施して、ゲートのドーピング及び第１ソース／ドレイン領域１７０（第１導電型ＦｉｎＦＥＴソース／ドレイン領域）を形成する。第１ゲート電極１６５ａをインシチュｎ＋ドープトポリシリコン膜で形成した場合には、ＦｉｎＦＥＴゲートをドーピングする必要なく、セル領域に第１ソース／ドレイン領域１７０を形成する。第１ソース／ドレイン領域１７０は、ＬＤＤタイプに形成することもあり、その場合、第１ゲート電極１６５ａの側壁にスペーサを形成する工程を追加する必要がある。
【００４８】
次に、図１６に示すように、ＨＤＰ−ＣＶＤ酸化膜のような層間絶縁膜１７５を基板１１０の全面に形成する。次いで、第１ソース／ドレイン領域１７０のうち、いずれか一つを露出させるホール１８０を形成する。
【００４９】
次に、図１７に示すように、ホール１８０を通じて露出された第１ソース／ドレイン領域１７０から、シリコンの選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ：ＳＥＧ）を進めて、層間絶縁膜１７５の上層までシリコン層を形成した後、適切な形態でパターニングして、第２導電型ＦｉｎＦＥＴ形成のためのフィン状の第２活性領域１８５を形成する。
【００５０】
次に、図１８に示すように、第２活性領域１８５上に第２ゲート酸化膜１９０（第２導電型ＦｉｎＦＥＴゲート酸化膜）を形成する。第２ゲート酸化膜１９０は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、第２ゲート導電層１９５（第２導電型ＦｉｎＦＥＴゲート導電層）を形成する。ここで、第２ゲート導電層１９５は、第１ゲート導電層１６５と物質の種類を異ならせることが可能であるので、導電型に適した物質を選択できる。例えば、第２ゲート導電層１９５は、インシチュｐ＋ドープトポリシリコンで形成することもあるが、アンドープトポリシリコンで形成した後、後続工程で適切にドーピングして使用することが望ましい。
【００５１】
次に、図１９に示すように、第２ゲート導電層１９５をパターニングして、第２ゲート電極１９５ａ（第２導電型ＦｉｎＦＥＴゲート電極）を形成する。次いで、適切なイオン注入工程を実施してゲートをドーピングし、第２ゲート電極１９５ａの両側に第２ソース／ドレイン領域２００（第２導電型ＦｉｎＦＥＴソース／ドレイン領域）を形成する。第２ゲート電極１９５ａをインシチュｐ＋ドープトポリシリコン膜で形成した場合には、ＦｉｎＦＥＴゲートをドーピングする必要なく、第２活性領域１８５に第２ソース／ドレイン領域２００を形成する。第２ゲート電極１９５ａをアンドープトポリシリコン膜で形成した場合には、ゲートを先にドーピングした後、第２ソース／ドレイン領域２００を形成する。第２ソース／ドレイン領域２００は、ＬＤＤタイプに形成することもあり、その場合、第２ゲート電極１９５ａの側壁にスペーサを形成する工程を追加する必要がある。
【００５２】
一方、本実施形態では、第１導電型ＦｉｎＦＥＴをダマシン方法で形成し、第２導電型ＦｉｎＦＥＴは、一般的なゲートパターニング方法で形成する例を説明したが、第１導電型ＦｉｎＦＥＴを一般的なゲートパターニング方法で形成することもあり、第２導電型ＦｉｎＦＥＴをダマシン方法で形成することもある。第１導電型ＦｉｎＦＥＴ及び第２導電型ＦｉｎＦＥＴをＳＥＧシリコンで連結させて、上下垂直に積層すればよく、その細部的なゲートの形成方法に限定されるものではない。
【００５３】
図１９に示すように、本発明による半導体素子は、第１導電型ＦｉｎＦＥＴ及び第１導電型ＦｉｎＦＥＴ上に積層された第２導電型ＦｉｎＦＥＴを備える。積層された第１及び第２導電型ＦｉｎＦＥＴは、半導体基板１１０のセル領域に形成されている。第１導電型ＦｉｎＦＥＴは、第１活性領域１３５に形成された第１ゲート酸化膜１６０、第１ゲート電極１６５ａ及び第１ソース／ドレイン領域１７０を備える。第１ゲート電極１６５ａは、第１活性領域１３５の上面及び向き合う側面を経て伸張する。第１導電型ＦｉｎＦＥＴ上には、層間絶縁膜１７５が形成されている。そして、第２活性領域１８５は、層間絶縁膜１７５を貫通して第１ソース／ドレイン領域１７０と連結され、層間絶縁膜１７５上に形成されている。第２導電型ＦｉｎＦＥＴは、この第２活性領域１８５上に形成された第２ゲート酸化膜１９０、第２ゲート電極１９５ａ及び第２ソース／ドレイン領域２００を備える。第２ゲート電極１９５ａは、第２活性領域１８５の上面及び向き合う側面を経て伸張する。
【００５４】
第１導電型ＦｉｎＦＥＴは、ダマシン方法で形成されるので、半導体基板１１０は、半導体基板１１０より低い素子分離膜１３０’を備え、第１活性領域１３５は、素子分離膜１３０’より突出されて、フィン１３５’をなしており、第１導電型ＦｉｎＦＥＴゲート酸化膜１６０は、このフィン１３５’の表面に沿って形成されている。そして、第１導電型ＦｉｎＦＥＴゲート電極１６５ａは、フィン１３５’を包みつつ上面が平坦である。そして、第２活性領域１８５は、第１導電型ＦｉｎＦＥＴソース／ドレイン領域１７０からのＳＥＧシリコン層である。
【００５５】
このように本発明によれば、セル領域に相異なる導電型のＦｉｎＦＥＴを形成するときに、下層ＦｉｎＦＥＴは、いずれも第１導電型で形成し、上層ＦｉｎＦＥＴは、いずれも第２導電型で形成する。例えば、ＳＲＡＭでストレージセルを構成する２つのＮＭＯＳ及び２つのＰＭＯＳ、ストレージセルとビットラインとの連結を制御するパスゲートトランジスタとして利用される他の２つのＮＭＯＳをＦｉｎＦＥＴに代替して、パスゲートトランジスタとして使われるｎ型ＦｉｎＦＥＴと、ストレージセルとして使われるｎ型ＦｉｎＦＥＴとをいずれも下層に形成した後、ストレージセルとして使われるｐ型ＦｉｎＦＥＴをｎ型ＦｉｎＦＥＴの上層に形成する。
【００５６】
このように、相異なる２つの導電型のＦｉｎＦＥＴを備える素子において、異なる導電型を有したＦｉｎＦＥＴを基板の同一な平面上に形成する代わりに、垂直に積層することによって、基板の使用面積を減少できるので、セルの面積を縮少することによって、さらに高集積化が可能である。また、第１導電型ＦｉｎＦＥＴと第２導電型ＦｉｎＦＥＴとを形成するとき、それぞれの特性に合う相異なる種類のゲート導電層を適用して、ＦｉｎＦＥＴの特性を大きく向上させることができる。
【００５７】
第３実施形態
図２０Ａないし図３２Ｂは、本発明の第３実施形態による半導体素子の製造方法を説明するための断面図である。本実施形態では、セル領域に相異なる導電型のＦｉｎＦＥＴが垂直に積層された構造であり、周辺回路領域には、ＭＯＳＦＥＴを備える半導体素子の製造方法を説明する。例えば、本実施形態による半導体素子は、セル領域にｎ型ＦｉｎＦＥＴ及びその上部に積層されたｐ型ＦｉｎＦＥＴを備える。
【００５８】
図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ及び図３２Ａの左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ及び図３２Ａの右側は、図１の周辺回路領域のうちａ−ａ’（Ｘ方向）断面に対応し、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、図２４Ｂ、図２５Ｂ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ及び図３２Ｂの左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、図２４Ｂ、図２５Ｂ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ及び図３２Ｂの右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する。
【００５９】
まず、図２０Ａ及び図２０Ｂに示すように、半導体基板２１０、望ましくは、バルクシリコン基板内に素子分離膜２３０を形成して、素子分離膜２３０が形成されていない部分を第１活性領域２３５と定義する。素子分離膜２３０は、また、セル領域及び周辺回路領域も定義する。
【００６０】
ここで、素子分離膜２３０の形成方法は、前記第１実施形態と同様にできる。すなわち、半導体基板２１０の所定部分をエッチングして、素子分離用トレンチ２１５を形成した後、トレンチ２１５の内壁に絶縁膜ライナー２２０を形成し、トレンチ２１５を充填するギャップフィル酸化膜２２５を形成した後、基板２１０内に埋め込んで素子分離膜２３０を完成する。
【００６１】
次に、図２１Ａ及び図２１Ｂに示すように、半導体基板２１０上にマスク酸化膜２４０とマスク窒化膜２４５とを積層して、マスク膜２５０を形成する。次いで、マスク膜２５０をエッチングして、第１ゲート形成領域２５５をオープンする。次いで、第１ゲート形成領域２５５内に露出されている素子分離膜２３０、すなわち絶縁膜ライナー２２０とギャップフィル酸化膜２２５とを所定厚さにエッチングして、第１活性領域２３５を素子分離膜２３０’より突出させてフィン２３５’を形成する。
【００６２】
次に、図２２Ａ及び図２２Ｂに示すように、露出された第１ゲート形成領域（図２１Ａの１５５）内の半導体基板２１０、すなわちフィン（図２１Ｂの２３５’）上に第１ゲート酸化膜２６０を形成する。第１ゲート酸化膜２６０は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、マスク膜２５０上に第１ゲート導電層２６５を形成して、第１ゲート形成領域（図２１Ａの２５５）を充填する。第１ゲート導電層２６５は、インシチュｎ＋ドープトポリシリコン膜で形成することが望ましい。
【００６３】
図２３Ａ及び図２３Ｂに示すように、マスク膜２５０の上面が露出されるまで、ＣＭＰなどの方法で第１ゲート導電層２６５を平坦化させて、第１ゲート形成領域（図２１Ａの２５５）内にダマシン方法で第１ゲート電極２６５ａを形成する。
【００６４】
次に、図２４Ａ及び図２４Ｂに示すように、後続工程から第１ゲート電極２６５ａを保護できる保護膜２７０、例えばＨＤＰ−ＣＶＤ酸化膜を半導体基板２１０の全面に蒸着する。保護膜２７０の蒸着は、選択的な事項であり、省略してもよい。
【００６５】
次いで、図２５Ａ及び図２５Ｂに示すように、周辺回路領域の保護膜２７０とマスク膜２５０とをエッチングして、ＭＯＳＦＥＴゲート形成領域２７５をオープンする。セル領域は、保護膜２７０で覆われたままで置く。次いで、ＭＯＳＦＥＴゲート形成領域２７５内の半導体基板２１０上に、ＭＯＳＦＥＴゲート酸化膜２８０を形成する。ＭＯＳＦＥＴゲート酸化膜２８０も、熱酸化方法でシリコン酸化膜を成長させて形成できる。
【００６６】
次いで、図２６Ａ及び図２６Ｂに示すように、保護膜２７０上にＭＯＳＦＥＴゲート導電層２８５を形成して、ＭＯＳＦＥＴゲート形成領域（図２５Ａの２７５）を充填する。ＭＯＳＦＥＴゲート導電層２８５は、第１ゲート導電層２６５と異なることがあり、ＭＯＳＦＥＴゲート導電層２８５は、アンドープトポリシリコン膜で形成することが望ましい。
【００６７】
図２７Ａ及び図２７Ｂに示すように、マスク膜２５０の上面が露出されるまで、ＭＯＳＦＥＴゲート導電層２８５を平坦化させて、ＭＯＳＦＥＴゲート形成領域（図２６Ａの２７５）内にダマシン方法でＭＯＳＦＥＴゲート電極２８５ａを形成する。ＭＯＳＦＥＴゲート導電層２８５の平坦化には、ＣＭＰを利用できる。
【００６８】
次に、図２８Ａ及び図２８Ｂに示すように、マスク膜２５０を除去した後、適切なイオン注入工程を実施して、ゲートのドーピング及びソース／ドレイン領域を形成する。第１ゲート電極２６５ａをインシチュｎ＋ドープトポリシリコン膜で形成した場合には、ＦｉｎＦＥＴゲートをドーピングする必要なく、セル領域に第１ソース／ドレイン領域２９０を形成する。
【００６９】
一方、ＭＯＳＦＥＴゲート電極２８５ａについても、ｎ型、ｐ型による適切なイオン注入マスクを利用してゲートをドーピングする。次いで、ＭＯＳＦＥＴソース／ドレイン領域２９５を形成する。第１ソース／ドレイン領域２９０及びＭＯＳＦＥＴソース／ドレイン領域２９５は、ＬＤＤタイプに形成することもあり、その場合、第１ゲート電極２６５ａ及びＭＯＳＦＥＴゲート電極２８５ａの側壁にスペーサを形成する工程を追加する必要がある。
【００７０】
次に、図２９Ａ及び図２９Ｂに示すように、層間絶縁膜３００を基板２１０の全面に形成する。次いで、第１ソース／ドレイン領域２９０のうち、いずれか一つを露出させるホール３０５を形成する。
【００７１】
次に、図３０Ａ及び図３０Ｂに示すように、ホール３０５を通じて露出された第１ソース／ドレイン領域２９０からシリコンのＳＥＧを進めて、層間絶縁膜３００の上層までシリコン層を形成した後、適切な形態でパターニングして、フィン状の第２活性領域３１０を形成する。
【００７２】
次に、図３１Ａ及び図３１Ｂに示すように、第２活性領域３１０上に第２ゲート酸化膜３１５を形成する。第２ゲート酸化膜３１５は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、第２ゲート導電層３２０を形成する。第２ゲート導電層３２０は、第１ゲート導電層２６５及びＭＯＳＦＥＴゲート導電層２８５と異なることがある。ここでは、第２ゲート導電層３２０は、アンドープトポリシリコン膜で形成できる。
【００７３】
次に、図３２Ａ及び図３２Ｂに示すように、第２ゲート導電層３２０をパターニングして第２ゲート電極３２０ａを形成する。次いで、適切なイオン注入工程を実施して、ゲートのドーピング及び第２ソース／ドレイン領域３２５を形成する。第２ソース／ドレイン領域３２５は、ＬＤＤタイプに形成することもあり、その場合、第２ゲート電極３２０ａの側壁にスペーサを形成する工程を追加する必要がある。
【００７４】
図３２Ａ及び図３２Ｂに示すように、本発明による半導体素子は、セル領域と周辺回路領域とを備える半導体基板２１０のセル領域の第１活性領域２３５に形成され、第１ゲート酸化膜２６０、第１ゲート電極２６５ａ及び第１ソース／ドレイン領域２９０から形成された第１導電型ＦｉｎＦＥＴを備える。第１導電型ＦｉｎＦＥＴ上には、層間絶縁膜３００が形成されている。そして、層間絶縁膜３００を貫通して第１ソース／ドレイン領域２９０と連結され、層間絶縁膜３００上に第２活性領域３１０が形成されている。この第２活性領域３１０には、第２ゲート酸化膜３１５、第２ゲート電極３２０ａ及び第２ソース／ドレイン領域３２５から形成された第２導電型ＦｉｎＦＥＴが形成されている。
【００７５】
第１導電型ＦｉｎＦＥＴは、ダマシン方法で形成されるので、半導体基板２１０は、半導体基板２１０より低い素子分離膜２３０’を備え、第１活性領域２３５は、素子分離膜２３０’より突出されてフィン２３５’をなしており、第１ゲート酸化膜２６０は、このフィン２３５’の表面に沿って形成されている。そして、第１ゲート電極２６５ａは、フィン２３５’を包みつつ、上面が平坦である。そして、第２活性領域３１０は、第１ソース／ドレイン領域２９０からのＳＥＧシリコン層である。周辺回路領域には、ＭＯＳＦＥＴゲート酸化膜２８０、ＭＯＳＦＥＴゲート電極２８５ａ及びＭＯＳＦＥＴソース／ドレイン領域２９５から形成されたＭＯＳＦＥＴをさらに備える。
【００７６】
このように、本実施形態では、セル領域に、下層ＦｉｎＦＥＴは、いずれも第１導電型で形成し、上層ＦｉｎＦＥＴは、いずれも第２導電型で形成し、周辺回路領域にＭＯＳＦＥＴを形成する。したがって、ＳＲＡＭのように、セル領域に相異なる導電型のトランジスタ（特に、ＦｉｎＦＥＴ）が必要であり、特に周辺回路領域には、スレッショルド電圧の固定を憂慮してＭＯＳＦＥＴを形成する場合、本発明が有用に適用されることができる。
【００７７】
本発明の特定な実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって色々な多くの修正及び変形が可能であるということは明白である。例えば、本実施形態では、相異なる２つの導電型のＦｉｎＦＥＴが、上下２層で積層される場合を例と挙げたが、同一な層に形成されるＦｉｎＦＥＴの導電型が同一であれば、導電型を交互に３層以上に積層することもあるということが分かる。例えば、第２導電型ＦｉｎＦＥＴ上に第２層間絶縁膜を形成し、この第２層間絶縁膜上に、第３活性領域の上面及び向き合う側面を経て伸張する第３ゲート電極を有する第１導電型の第３ＦｉｎＦＥＴ素子をさらに備え、前記第３ＦｉｎＦＥＴ素子の前記第３活性領域は、前記第２層間絶縁膜内のホールを通じて、前記第２ＦＥＴ素子のソース／ドレイン領域と連結できる。本発明の範囲は、特許請求の範囲及びその等価物により限定される。
【産業上の利用可能性】
【００７８】
本発明は、セル領域には、ＦｉｎＦＥＴを備え、周辺回路領域には、ＭＯＳＦＥＴを備える半導体素子の製造に利用できる。本発明は、また、セル領域に相異なる導電型のＦｉｎＦＥＴを備える半導体素子及びその製造方法に利用できる。この半導体素子の周辺回路領域には、望ましくは、ＭＯＳＦＥＴを備え、ＭＯＳＦＥＴの代わりにＦｉｎＦＥＴを備えることもある。
【符号の説明】
【００７９】
１１０、２１０ 半導体基板、
１２５、２２５ ギャップフィル酸化膜、
１３５、２３５ フィン、
１４０、２４０ マスク酸化膜、
１４５、２４５ マスク窒化膜、
１５０、２５０ マスク膜、
１５５、２５５ 第１ゲート形成領域、
１６０、２６０ 第１ゲート酸化膜、
１６５ａ、２６５ａ 第１ゲート電極、
２７５ ＭＯＳＦＥＴゲート形成領域、
２８０ ＭＯＳＦＥＴゲート酸化膜、
２８５ａ ＭＯＳＦＥＴゲート電極、
１７０、２９０ 第１ソース／ドレイン領域、
２９５ ＭＯＳＦＥＴソース／ドレイン領域、
１７５、３００ 層間絶縁膜、
１８０、３０５ ホール、
１９０、３１５ 第２ゲート酸化膜、
１９５ａ、３２０ａ 第２ゲート電極、
２００、３２５ 第２ソース／ドレイン領域。
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、特に、電界効果トランジスタ（ＦＥＴ）素子及びＦＥＴ素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子のサイズが持続的に減少するにつれて、既存のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ ＳｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）素子を信頼して代替できる素子が要求されている。そのうち一つがＦｉｎＦＥＴ素子であるが、この素子は、減少した漏れ電流及び高い駆動電流の特性を有することが知られている。例えば、セルにＮＭＯＳ及びＰＭＯＳが同時に存在するデュアルゲート構造であるＳＲＡＭで、ＮＭＯＳとＰＭＯＳとをそれぞれ代替して、ｎ型ＦｉｎＦＥＴとｐ型ＦｉｎＦＥＴとを形成する方法に関し、特許文献１に開示されている。
【０００３】
しかし、製造工程上の問題によって、ＦｉｎＦＥＴ素子をメモリチップ内に具現し難い。特に、ゲートがフィンの両側面と上面とを包んでいるトリゲート構造のＦｉｎＦＥＴの場合、不純物をドーピングし難い。これは、垂直角度でイオンを注入することによって、上面ゲートに対して両側面ゲートに不純物が十分にドーピングされないので、両側面ゲートの空乏が深化されるためである。このような問題及び他の製造工程上の問題によって、ＦｉｎＦＥＴ基盤のメモリ素子の具現に限界がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６，６５７，２５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、半導体素子の性能低下なしに、セル領域には、ＦｉｎＦＥＴを備え、周辺回路領域には、ＭＯＳＦＥＴを備える半導体素子の製造方法を提供するところにある。
【０００６】
本発明が解決しようとする他の課題は、相異なる導電型のＦＥＴを備える高集積の半導体素子を提供するところにある。
【０００７】
本発明が解決しようとするさらに他の課題は、半導体素子の性能低下なしに、相異なる導電型のＦＥＴを備える半導体素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、セル領域と周辺回路領域とを有する半導体基板を提供する工程、前記半導体基板の前記セル領域及び前記周辺回路領域上に、マスク膜を形成する工程、前記マスク膜内に第１開口部を形成して、前記半導体基板の前記セル領域の第１ゲート領域を露出させた後、前記第１開口部内にダマシン方法でＦｉｎＦＥＴゲート電極を形成して、ＦｉｎＦＥＴゲートを形成する工程、及び前記マスク膜内に第２開口部を形成して、前記半導体基板の前記周辺回路領域の第２ゲート領域を露出させた後、前記第２開口部内にダマシン方法でＭＯＳＦＥＴゲート電極を形成して、ＭＯＳＦＥＴゲートを形成する工程を含む半導体素子の製造方法が提供される。
【０００９】
本発明の他の態様によれば、半導体基板のセル領域上に、第１物質から形成されたＦｉｎＦＥＴゲート電極をダマシン方法で形成する工程、及び前記半導体基板の周辺回路領域上に、第２物質から形成されたＭＯＳＦＥＴゲート電極をダマシン方法で形成する工程を含む半導体素子の製造方法が提供される。
【００１０】
本発明のさらに他の態様によれば、半導体基板、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子、前記第１ＦＥＴ素子上に形成された層間絶縁膜、及び前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子を備える半導体素子が提供される。
【００１１】
本発明のさらに他の態様によれば、半導体基板上に、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子を形成する工程、前記第１ＦＥＴ素子上に層間絶縁膜を形成する工程、及び前記層間絶縁膜上に、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子を形成する工程を含む半導体素子の製造方法が提供される。
【００１２】
本発明のさらに他の態様によれば、セル領域と周辺回路領域とを有する半導体基板を提供する工程、前記半導体基板の前記セル領域及び前記周辺回路領域上に、マスク膜を形成する工程、第１開口部を前記マスク膜内に形成して、前記半導体基板の前記セル領域の第１ゲート領域を露出させた後、前記第１開口部内にダマシン方法で第１ＦｉｎＦＥＴゲート電極を形成して、第１ＦｉｎＦＥＴゲートを形成する工程、第２開口部を前記マスク膜内に形成して、前記半導体基板の前記周辺回路領域の第２ゲート領域を露出させた後、前記第２開口部内にダマシン方法でＭＯＳＦＥＴゲート電極を形成して、ＭＯＳＦＥＴゲートを形成する工程、前記第１ＦｉｎＦＥＴゲートの両側に第１ソース／ドレイン領域を形成して、第１ＦｉｎＦＥＴを定義する工程、前記ＭＯＳＦＥＴゲートの両側に第２ソース／ドレイン領域を形成して、ＭＯＳＦＥＴを定義する工程、前記第１ＦｉｎＦＥＴ及びＭＯＳＦＥＴ上に層間絶縁膜を形成する工程、及び前記層間絶縁膜上に、第２ＦｉｎＦＥＴゲート電極を有し、前記第１ＦｉｎＦＥＴと積層される第２ＦｉｎＦＥＴを形成する工程を含む半導体素子の製造方法が提供される。
【００１３】
本発明のさらに他の態様によれば、半導体基板のセル領域上に、第１物質から形成された第１ＦｉｎＦＥＴゲート電極をダマシン方法で形成する工程、前記半導体基板の周辺回路領域上に、第２物質から形成されたＭＯＳＦＥＴゲート電極をダマシン方法で形成する工程、及び層間絶縁膜を介して前記第１ＦｉｎＦＥＴゲート電極上に積層され、第３物質から形成された第２ＦｉｎＦＥＴゲート電極を形成する工程を含む半導体素子の製造方法が提供される。
【００１４】
本発明のさらに他の態様によれば、セル領域と周辺回路領域とを有する半導体基板、前記半導体基板の前記セル領域内に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子、前記周辺回路領域上に位置し、第２ゲート電極を有するＭＯＳＦＥＴ素子、前記第１ＦＥＴ素子及びＭＯＳＦＥＴ素子上に形成された層間絶縁膜、及び前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第３ゲート電極を有する第２導電型の第２ＦＥＴ素子を備える半導体素子が提供される。
【発明の効果】
【００１５】
本発明は、ＳＲＡＭのように相異なる二つの導電型のＦｉｎＦＥＴを備える素子において、異なる導電型を有したＦｉｎＦＥＴを基板の同一な平面上に形成する代わりに、垂直に積層することによって、基板の使用面積を減少できるので、さらに高集積化が可能である。
【００１６】
また、第１導電型ＦｉｎＦＥＴと第２導電型ＦｉｎＦＥＴとを形成するときに、それぞれの特性に合う相異なる種類のゲート導電層を適用して、ＦｉｎＦＥＴの特性を大きく向上させることができる。
【００１７】
ダマシンゲート工程を適用する場合、従来のゲート導電層のエッチングによる難しさを解決でき、これと共に、既存のＦｉｎＦＥＴ工程を適用して活性領域の全体をフィンで作る場合、減った活性領域の幅によって、ソース／ドレインの直列抵抗が増加し、また、コンタクトの形成及びシリサイド工程の難しさが発生して素子の劣化を引き起こすという問題を共に解決できる。すなわち、既存工程の大きい変化なしに、ＦｉｎＦＥＴの長所、すなわち活性領域幅の増加による素子電流の増加効果及びダマシンゲートの長所（例えば、局部的なチャンネルのイオン注入を適用して、接合静電容量を減少させることができる）を共に有した素子を製作できる。
【００１８】
一方、従来のＦｉｎＦＥＴは、通常、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を利用して製作するが、これは、ウェーハコストが高く、ＳＯＩ ＭＯＳＦＥＴ素子で可能なフローティングボディ効果やドレイン／ソース間の降伏電圧降下、オフ電流の増加を引き起こし、基板に熱伝導がよくならないという問題がある。しかし、本発明では、ＳＯＩ基板の代りに、バルクシリコン基板を使用できるので、このような問題を解決できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施形態による半導体素子の製造方法で、製造する半導体素子のレイアウトの概略図である。
【図２Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図３Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図３Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図４Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図４Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図５Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図５Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図６Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図６Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図７Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図７Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図８Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図８Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図９Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図９Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１０Ａ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のａ−ａ’（Ｘ方向）断面に対応する図面である。
【図１０Ｂ】本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図１のｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１１】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１２】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１３】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１４】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１５】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１６】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１７】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１８】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図１９】本発明の第２実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２０Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２０Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２１Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２１Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２２Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２２Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２３Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２３Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２４Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２４Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２５Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２５Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２６Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２６Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２７Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２７Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２８Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２８Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図２９Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図２９Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図３０Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図３０Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図３１Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図３１Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【図３２Ａ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、右側は、図１の周辺回路領域のうち、ａ−ａ’（Ｘ方向）断面に対応する図面である。
【図３２Ｂ】本発明の第３実施形態による半導体素子の製造方法を説明するための断面図であって、左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する図面である。
【発明を実施するための形態】
【００２０】
本発明の利点及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範囲を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲により定義されるだけである。明細書の全体にわたって、同一な参照符号は同一な構成要素を指称する。
【００２１】
本発明は、セル領域には、ＦｉｎＦＥＴを備え、周辺回路領域には、ＭＯＳＦＥＴを備える半導体素子の製造方法を提供する。本発明は、また、セル領域に相異なる導電型のＦｉｎＦＥＴを備える半導体素子及びその製造方法を提供する。この半導体素子の周辺回路領域には、望ましくは、ＭＯＳＦＥＴを備え、ＭＯＳＦＥＴの代りにＦｉｎＦＥＴを備えることもある。
【００２２】
第１実施形態
図１は、本発明の実施形態による半導体素子の製造方法で製造しようとする半導体素子のレイアウトの概略図である。図１に示すように、この半導体素子は、セル領域と周辺回路領域とを有する。また、説明のために、行（Ｘ）方向は、図面で横に伸張し、列（Ｙ）方向は、図面で縦に伸張する。
【００２３】
この半導体素子は、セル領域にＦｉｎＦＥＴを備え、周辺回路領域にＭＯＳＦＥＴを備える。図１に示すように、活性領域３５が、セル領域と周辺回路領域とで横Ｘ方向に伸張し、素子分離膜３０により定義されている。セル領域の素子分離膜３０及び活性領域３５上には、縦Ｙ方向に伸張するＦｉｎＦＥＴゲート電極６５ａが形成されている。ＦｉｎＦＥＴゲート電極６５ａ側の活性領域３５内には、ＦｉｎＦＥＴソース／ドレイン領域（図示せず）が形成される。周辺回路領域の素子分離膜３０及び活性領域３５上には、縦Ｙ方向に伸張するＭＯＳＦＥＴゲート電極８５ａが形成されている。ＭＯＳＦＥＴゲート電極８５ａ側の活性領域３５内には、ＭＯＳＦＥＴソース／ドレイン領域（図示せず）が形成される。
【００２４】
図２Ａないし図１０Ｂは、本発明の第１実施形態による半導体素子の製造方法を説明するための断面図であって、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａは、図１のａ−ａ’（Ｘ方向）断面に対応し、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ及び図１０Ｂは、図１のｂ−ｂ’（Ｙ方向）断面に対応する。
【００２５】
まず、図２Ａ及び図２Ｂに示すように、半導体基板１０、望ましくは、バルクシリコン基板内に素子分離膜３０を形成する。活性領域３５は、素子分離膜３０が形成されていない部分の半導体基板１０の表面領域と定義される。
【００２６】
ここで、素子分離膜３０は、トレンチ素子分離膜で形成でき、通常、次のような方法で形成できる。例えば、半導体基板１０の所定部分をエッチングして、素子分離用トレンチ１５を形成する。半導体基板１０のエッチングには、例えばＨＢｒまたはＣｌ２のようなハロゲンガスと酸素とを混合して使用するドライエッチングを利用する。次いで、トレンチ１５の内壁に絶縁膜ライナー２０を形成する。絶縁膜ライナー２０は、トレンチ１５のエッチング時の損傷を補完し、トレンチ１５に埋め込まれる酸化膜との応力を調節できるように、シリコン酸化膜、シリコン窒化膜、またはそれらの積層膜で形成でき、省略してもよい。このときのシリコン酸化膜は、熱酸化方式で形成する。次いで、トレンチ１５を充填するギャップフィル酸化膜２５を蒸着する。ギャップフィル酸化膜２５の蒸着には、例えばＨＤＰ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ）−ＣＶＤを利用する。次いで、半導体基板１０上に形成されているギャップフィル酸化膜２５及び絶縁膜ライナー２０の部分を除去して、基板１０内に埋め込まれた素子分離膜３０を完成する。
【００２７】
次に、図３Ａ及び図３Ｂに示すように、半導体基板１０上にマスク膜５０を形成する。本実施形態において、マスク膜５０は、マスク酸化膜４０とマスク窒化膜４５との積層膜で形成する。マスク酸化膜４０は、熱酸化方式で形成し、マスク窒化膜４５は、低圧ＣＶＤ（ＬＰＣＶＤ）で形成できる。マスク膜５０の厚さは、ＦｉｎＦＥＴゲート電極の高さを考慮して決定する。
【００２８】
次いで、セル領域のマスク膜５０をエッチングして、ＦｉｎＦＥＴゲート形成領域５５を定義する。周辺回路領域は、マスク膜５０で覆われたままで置く。次いで、ＦｉｎＦＥＴゲート形成領域５５内に露出されている素子分離膜３０、すなわち絶縁膜ライナー２０とギャップフィル酸化膜２５とを所定厚さにエッチングして、活性領域３５を素子分離膜３０’より突出させて、いわゆるフィン３５’を形成する。絶縁膜ライナー２０とギャップフィル酸化膜２５とのエッチングには、ドライエッチングまたはウェットエッチングを利用する。
【００２９】
次に、図４Ａ及び図４Ｂに示すように、露出されたＦｉｎＦＥＴゲート形成領域（図３Ａの５５）内の半導体基板１０、すなわちフィン（図３Ｂの３５’）の表面に沿ってＦｉｎＦＥＴゲート酸化膜６０を形成する。ＦｉｎＦＥＴゲート酸化膜６０は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、マスク膜５０上にＦｉｎＦＥＴゲート導電層６５を形成して、ＦｉｎＦＥＴゲート形成領域（図３Ａの５５）を充填する。ＦｉｎＦＥＴゲート導電層６５は、アンドープトポリシリコン膜で形成した後、後続工程で適切にドーピングして使用することもあるが、フィン（図３Ｂの３５’）による段差のため、イオン注入時に均一にドーピングされないことを考慮すれば、インシチュ（ｉｎ ｓｉｔｕ）ドープトポリシリコン膜で形成することが望ましい。例えば、インシチュｎ＋ドープトポリシリコン膜で形成する。代りに、ＦｉｎＦＥＴゲート導電層６５は、ＳｉＧｅでも形成できる。ＦｉｎＦＥＴゲート導電層６５は、金属であることもある。
【００３０】
図５Ａ及び図５Ｂに示すように、マスク膜５０の上面が露出されるまで、ＦｉｎＦＥＴゲート導電層６５を平坦化させて、ＦｉｎＦＥＴゲート形成領域（図３Ａの５５）内にダマシン方法でＦｉｎＦＥＴゲート電極６５ａを形成する。これにより、ＦｉｎＦＥＴゲート酸化膜６０上にフィン３５’を包みつつ、上面が平坦なＦｉｎＦＥＴゲート電極６５ａが形成される。ＦｉｎＦＥＴゲート導電層６５の平坦化には、ＣＭＰを利用できる。これにより、ＦｉｎＦＥＴゲート電極６５ａは、ＦｉｎＦＥＴゲート酸化膜６０を介して活性領域、特にフィン３５’の三面に接する。
【００３１】
従来には、ＦｉｎＦＥＴの形成において、ゲート電極形成時にフィン形成で発生するゲート導電層の段差問題、これによるゲート導電層の露光問題及びエッチング問題がある。特に、ゲート導電層のエッチングを通じて、ゲート電極の形成工程を進めるとき、最後のエッチング阻止膜でゲート酸化膜が使われるが、ＦｉｎＦＥＴの場合は、フィンにより発生するゲート導電層の段差によって、ゲート導電層の絶対的なエッチング量が増加するだけでなく、フィン周囲にゲート導電層の残留物がスペーサで形成される可能性が高い。
【００３２】
しかし、本発明のように、ダマシンゲート工程を適用する場合、このようなゲート導電層のエッチングによる難しさを解決でき、これと共に、既存のＦｉｎＦＥＴ工程を適用して活性領域の全体をフィンで作る場合、減った活性領域の幅によって、ソース／ドレインの直列抵抗が増加し、また、コンタクトの形成及びシリサイド工程の難しさが発生して素子の劣化を引き起こすという問題を共に解決できる。すなわち、既存工程の大きい変化なしに、ＦｉｎＦＥＴの長所、すなわち活性領域幅の増加による素子電流の増加効果及びダマシンゲートの長所（例えば、局部的なチャンネルのイオン注入を適用して、接合静電容量を減少させることができる）を共に有した素子を製作できる。
【００３３】
次いで、図６Ａ及び図６Ｂに示すように、後続工程からＦｉｎＦＥＴゲート電極６５ａを保護できる保護膜７０、例えばＨＤＰ−ＣＶＤ酸化膜を半導体基板１０の全面に蒸着する。保護膜７０の蒸着は、選択的な事項であり、省略してもよい。保護膜７０は、ＰＥＯＸまたはＰＥ−ＴＥＯＳ（ＰＥ−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）酸化膜で形成してもよい。ＰＥＯＸは、ＳｉＨ４とＯ２（またはＮ２Ｏ）との反応を利用し、ＰＥ−ＴＥＯＳは、Ｓｉ（ＯＣ２Ｈ５）４とＯ２との反応を利用する。しかし、保護膜７０の種類が必ずしもこれに限定されるものではなく、ＣＶＤ、ＬＰＣＶＤ、あるいはＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｅｐｏｓｉｔｉｏｎ）によってもよい。
【００３４】
次いで、図７Ａ及び図７Ｂに示すように、周辺回路領域の保護膜７０とマスク膜５０とをエッチングして、ＭＯＳＦＥＴゲート形成領域７５をオープンする。セル領域は、保護膜７０で覆われたままで置く。次いで、ＭＯＳＦＥＴゲート形成領域７０内の半導体基板１０上に、ＭＯＳＦＥＴゲート酸化膜８０を形成する。ＭＯＳＦＥＴゲート酸化膜８０も、熱酸化方法でシリコン酸化膜を成長させて形成できる。
【００３５】
次いで、図８Ａ及び図８Ｂに示すように、保護膜７０上にＭＯＳＦＥＴゲート導電層８５を形成して、ＭＯＳＦＥＴゲート形成領域（図７Ａの７５）を充填する。ＭＯＳＦＥＴゲート導電層８５は、ＦｉｎＦＥＴゲート導電層６５と種類を異ならせることが可能である。特に、アンドープトポリシリコン膜で形成して、後続的に導電型に合うようにイオン注入を実施することが望ましい。しかし、ＭＯＳＦＥＴゲート導電層８５の形成に、他の方法を利用することもある。ＭＯＳＦＥＴゲート導電層８５は、金属であってもよい。
【００３６】
図９Ａ及び図９Ｂに示すように、マスク膜５０の上面が露出されるまで、ＭＯＳＦＥＴゲート導電層８５を平坦化させて、ＭＯＳＦＥＴゲート形成領域（図７Ａの７５）内にＭＯＳＦＥＴゲート電極８５ａをダマシン方法で形成する。ＭＯＳＦＥＴゲート導電層８５の平坦化には、ＣＭＰを利用できる。
【００３７】
次に、図１０Ａ及び図１０Ｂに示すように、マスク膜５０を除去した後、適切なイオン注入工程を実施して、ゲートのドーピング及びソース／ドレイン領域を形成する。マスク窒化膜４５の除去には、燐酸ストリップを利用でき、マスク酸化膜４０の除去には、ＨＦ希釈液やＢＯＥ溶液を利用したウェットエッチングを利用できる。半導体基板１０の表面保護のために、マスク酸化膜４０は、除去せずに残すこともある。
ＦｉｎＦＥＴゲート電極６５ａをインシチュドープトポリシリコン膜で形成した場合には、ＦｉｎＦＥＴゲートをドーピングする必要なく、ＦｉｎＦＥＴゲート電極６５ａの両側にＦｉｎＦＥＴソース／ドレイン領域９０を形成する。ＦｉｎＦＥＴをいずれもｎ型で形成する場合には、ＦｉｎＦＥＴゲート電極６５ａをインシチュｎ＋ドープトポリシリコン膜で形成した後、ここでは、ｎ型ＦｉｎＦＥＴソース／ドレインのみを形成すればよいが、ｐ型ＦｉｎＦＥＴも基板上に共に形成する場合には、ｎ型、ｐ型による適切なイオン注入のマスクを利用して、適正なトーパントでドーピングする。例えば、Ｂ、Ｉｎ、Ｇａなどを注入して、ｎ型ＦｉｎＦＥＴソース／ドレイン領域を形成し、Ｐ、Ａｓ、Ｓｂなどを注入して、ｐ型ＦｉｎＦＥＴゲートをドーピングした後、ｐ型ＦｉｎＦＥＴソース／ドレイン領域を形成する。この際、ｐ型ＦｉｎＦＥＴのスレショルド電圧の増加を防止するために、ｐ型ＦｉｎＦＥＴチャンネルの方にカウンタのドーピングを実施することが望ましい。
【００３８】
一方、ＭＯＳＦＥＴゲート電極８５ａについても、ｎ型、ｐ型による適切なイオン注入マスクを利用してゲートをドーピングする。次いで、ＭＯＳＦＥＴゲート電極８５ａの両側に、ＭＯＳＦＥＴソース／ドレイン領域９５を形成する。ＦｉｎＦＥＴソース／ドレイン領域９０及びＭＯＳＦＥＴドレイン領域９５は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）タイプに形成することもあり、その場合、高濃度（Ｅ１５／ｃｍ２レベル）のイオン注入と低濃度（Ｅ１２／ｃｍ２〜Ｅ１３／ｃｍ２レベル）のイオン注入との間に、ＦｉｎＦＥＴゲート電極６５ａ及びＭＯＳＦＥＴゲート電極８５ａの側壁に、スペーサを形成する工程を追加する必要がある。
【００３９】
本実施形態では、ＦｉｎＦＥＴゲート電極６５ａをＭＯＳＦＥＴゲート電極８５ａより先に形成する例を挙げたが、ＭＯＳＦＥＴゲート電極８５ａをＦｉｎＦＥＴゲート電極６５ａより先に形成することもあるということを、本明細書の記載から当業者であれば分かることである。
【００４０】
第２実施形態
図１１ないし図１９は、本発明の第２実施形態による半導体素子の製造方法を説明するための断面図である。本実施形態では、相異なる導電型のＦＥＴ素子、例えばＦｉｎＦＥＴが垂直に積層された構造を含む半導体素子及びその製造方法を説明する。例えば、図１のセル領域のレイアウトのようなＦｉｎＦＥＴを、いずれも第１導電型で半導体基板上に形成した後、その上部に、第２導電型ＦｉｎＦＥＴを形成する。本実施形態では、第１導電型がｎ型であり、第２導電型がｐ型であるが、それらが互いに変わることができる。
【００４１】
図１１ないし図１９で左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、各図面の右側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応する。この際、周辺回路領域は、第１実施形態のように、ＭＯＳＦＥＴを備えるように形成してもよく、セル領域と類似している方法で垂直積層されたＦｉｎＦＥＴで形成することもある。セル領域にＦｉｎＦＥＴを垂直積層しつつ、周辺回路領域にＭＯＳＦＥＴを形成する方法は、次の第３実施形態で後述する。
【００４２】
本発明は、ＦｉｎＦＥＴを備えるいかなる種類の半導体素子にも応用できる。本実施形態は、特にＳＲＡＭセルの設計及び製造方法に関する。ＳＲＡＭで２つのＮＭＯＳと２つのＰＭＯＳとは、ストレージセルを形成し、他の２つのＮＭＯＳは、ストレージセルとビットラインとの連結を制御するパスゲートトランジスタとして利用される。本発明では、ＳＲＡＭのＮＭＯＳとＰＭＯＳを、それぞれｎ型ＦｉｎＦＥＴとｐ型ＦｉｎＦＥＴに代替する。パスゲートトランジスタとして使われるｎ型ＦｉｎＦＥＴ、及びストレージセルとして使われるｎ型ＦｉｎＦＥＴをいずれも下層に形成した後、ストレージセルとして使われるｐ型ＦｉｎＦＥＴをｎ型ＦｉｎＦＥＴの上層に形成する。もちろん、これと逆に、ｐ型ＦｉｎＦＥＴをいずれも下層に形成した後、ｎ型ＦｉｎＦＥＴをいずれもその上層に形成することもある。
【００４３】
まず、図１１に示すように、半導体基板１１０、望ましくは、バルクシリコン基板内に素子分離膜１３０を形成して、素子分離膜１３０が形成されていない部分を第１活性領域１３５と定義する。素子分離膜１３０の形成方法は、前記第１実施形態と同一に可能である。すなわち、半導体基板１１０の所定部分をエッチングして、素子分離用トレンチ１１５を形成した後、トレンチ１１５の内壁に絶縁膜ライナー１２０を形成し、トレンチ１１５を充填するギャップフィル酸化膜１２５を形成した後、基板１１０内に埋め込めて素子分離膜１３０を完成する。
【００４４】
次に、図１２に示すように、半導体基板１１０上にマスク膜１５０を形成する。マスク膜１５０は、マスク酸化膜１４０とマスク窒化膜１４５との積層膜で形成する。次いで、マスク膜１５０をエッチングして、第１ゲート形成領域１５５（第１導電型ＦｉｎＦＥＴゲート形成領域）をオープンする。次いで、第１導電型ＦｉｎＦＥＴゲート形成領域１５５内に露出されている素子分離膜１３０、すなわち絶縁膜ライナー１２０とギャップフィル酸化膜１２５とを所定厚さにエッチングして、第１活性領域１３５を素子分離膜１３０’より突出させてフィン１３５’を形成する。
【００４５】
次に、図１３に示すように、露出された第１ゲート形成領域（図１２の１５５）内の半導体基板１１０、すなわちフィン（図１２の１３５’）上に、フィンの表面に沿って第１ゲート酸化膜１６０（第１導電型ＦｉｎＦＥＴゲート酸化膜）を形成する。第１ゲート酸化膜１６０は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、マスク膜１５０上に第１ゲート導電層１６５（第１導電型ＦｉｎＦＥＴゲート導電層）を形成して、第１ゲート形成領域（図１２の１５５）を充填する。ここで、第１ゲート導電層１６５は、インシチュｎ＋ドープトポリシリコン膜で形成することが望ましい。
【００４６】
図１４に示すように、マスク膜１５０の上面が露出されるまで、第１ゲート導電層１６５をＣＭＰなどの方法で平坦化させて、第１ゲート形成領域（図１２の１５５）内にダマシン方法で第１ゲート電極１６５ａ（第１導電型ＦｉｎＦＥＴゲート電極）を形成する。しかし、第１ゲート電極１６５ａの形成方法は、ここに説明したダマシン方法に限定されるものではなく、従来のフィン形成、ゲート導電層の形成及びゲート導電層のパターニングのような方式により形成されることもある。
【００４７】
次に、図１５に示すように、マスク膜１５０を除去した後、適切なイオン注入工程を実施して、ゲートのドーピング及び第１ソース／ドレイン領域１７０（第１導電型ＦｉｎＦＥＴソース／ドレイン領域）を形成する。第１ゲート電極１６５ａをインシチュｎ＋ドープトポリシリコン膜で形成した場合には、ＦｉｎＦＥＴゲートをドーピングする必要なく、セル領域に第１ソース／ドレイン領域１７０を形成する。第１ソース／ドレイン領域１７０は、ＬＤＤタイプに形成することもあり、その場合、第１ゲート電極１６５ａの側壁にスペーサを形成する工程を追加する必要がある。
【００４８】
次に、図１６に示すように、ＨＤＰ−ＣＶＤ酸化膜のような層間絶縁膜１７５を基板１１０の全面に形成する。次いで、第１ソース／ドレイン領域１７０のうち、いずれか一つを露出させるホール１８０を形成する。
【００４９】
次に、図１７に示すように、ホール１８０を通じて露出された第１ソース／ドレイン領域１７０から、シリコンの選択エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ：ＳＥＧ）を進めて、層間絶縁膜１７５の上層までシリコン層を形成した後、適切な形態でパターニングして、第２導電型ＦｉｎＦＥＴ形成のためのフィン状の第２活性領域１８５を形成する。
【００５０】
次に、図１８に示すように、第２活性領域１８５上に第２ゲート酸化膜１９０（第２導電型ＦｉｎＦＥＴゲート酸化膜）を形成する。第２ゲート酸化膜１９０は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、第２ゲート導電層１９５（第２導電型ＦｉｎＦＥＴゲート導電層）を形成する。ここで、第２ゲート導電層１９５は、第１ゲート導電層１６５と物質の種類を異ならせることが可能であるので、導電型に適した物質を選択できる。例えば、第２ゲート導電層１９５は、インシチュｐ＋ドープトポリシリコンで形成することもあるが、アンドープトポリシリコンで形成した後、後続工程で適切にドーピングして使用することが望ましい。
【００５１】
次に、図１９に示すように、第２ゲート導電層１９５をパターニングして、第２ゲート電極１９５ａ（第２導電型ＦｉｎＦＥＴゲート電極）を形成する。次いで、適切なイオン注入工程を実施してゲートをドーピングし、第２ゲート電極１９５ａの両側に第２ソース／ドレイン領域２００（第２導電型ＦｉｎＦＥＴソース／ドレイン領域）を形成する。第２ゲート電極１９５ａをインシチュｐ＋ドープトポリシリコン膜で形成した場合には、ＦｉｎＦＥＴゲートをドーピングする必要なく、第２活性領域１８５に第２ソース／ドレイン領域２００を形成する。第２ゲート電極１９５ａをアンドープトポリシリコン膜で形成した場合には、ゲートを先にドーピングした後、第２ソース／ドレイン領域２００を形成する。第２ソース／ドレイン領域２００は、ＬＤＤタイプに形成することもあり、その場合、第２ゲート電極１９５ａの側壁にスペーサを形成する工程を追加する必要がある。
【００５２】
一方、本実施形態では、第１導電型ＦｉｎＦＥＴをダマシン方法で形成し、第２導電型ＦｉｎＦＥＴは、一般的なゲートパターニング方法で形成する例を説明したが、第１導電型ＦｉｎＦＥＴを一般的なゲートパターニング方法で形成することもあり、第２導電型ＦｉｎＦＥＴをダマシン方法で形成することもある。第１導電型ＦｉｎＦＥＴ及び第２導電型ＦｉｎＦＥＴをＳＥＧシリコンで連結させて、上下垂直に積層すればよく、その細部的なゲートの形成方法に限定されるものではない。
【００５３】
図１９に示すように、本発明による半導体素子は、第１導電型ＦｉｎＦＥＴ及び第１導電型ＦｉｎＦＥＴ上に積層された第２導電型ＦｉｎＦＥＴを備える。積層された第１及び第２導電型ＦｉｎＦＥＴは、半導体基板１１０のセル領域に形成されている。第１導電型ＦｉｎＦＥＴは、第１活性領域１３５に形成された第１ゲート酸化膜１６０、第１ゲート電極１６５ａ及び第１ソース／ドレイン領域１７０を備える。第１ゲート電極１６５ａは、第１活性領域１３５の上面及び向き合う側面を経て伸張する。第１導電型ＦｉｎＦＥＴ上には、層間絶縁膜１７５が形成されている。そして、第２活性領域１８５は、層間絶縁膜１７５を貫通して第１ソース／ドレイン領域１７０と連結され、層間絶縁膜１７５上に形成されている。第２導電型ＦｉｎＦＥＴは、この第２活性領域１８５上に形成された第２ゲート酸化膜１９０、第２ゲート電極１９５ａ及び第２ソース／ドレイン領域２００を備える。第２ゲート電極１９５ａは、第２活性領域１８５の上面及び向き合う側面を経て伸張する。
【００５４】
第１導電型ＦｉｎＦＥＴは、ダマシン方法で形成されるので、半導体基板１１０は、半導体基板１１０より低い素子分離膜１３０’を備え、第１活性領域１３５は、素子分離膜１３０’より突出されて、フィン１３５’をなしており、第１導電型ＦｉｎＦＥＴゲート酸化膜１６０は、このフィン１３５’の表面に沿って形成されている。そして、第１導電型ＦｉｎＦＥＴゲート電極１６５ａは、フィン１３５’を包みつつ上面が平坦である。そして、第２活性領域１８５は、第１導電型ＦｉｎＦＥＴソース／ドレイン領域１７０からのＳＥＧシリコン層である。
【００５５】
このように本発明によれば、セル領域に相異なる導電型のＦｉｎＦＥＴを形成するときに、下層ＦｉｎＦＥＴは、いずれも第１導電型で形成し、上層ＦｉｎＦＥＴは、いずれも第２導電型で形成する。例えば、ＳＲＡＭでストレージセルを構成する２つのＮＭＯＳ及び２つのＰＭＯＳ、ストレージセルとビットラインとの連結を制御するパスゲートトランジスタとして利用される他の２つのＮＭＯＳをＦｉｎＦＥＴに代替して、パスゲートトランジスタとして使われるｎ型ＦｉｎＦＥＴと、ストレージセルとして使われるｎ型ＦｉｎＦＥＴとをいずれも下層に形成した後、ストレージセルとして使われるｐ型ＦｉｎＦＥＴをｎ型ＦｉｎＦＥＴの上層に形成する。
【００５６】
このように、相異なる２つの導電型のＦｉｎＦＥＴを備える素子において、異なる導電型を有したＦｉｎＦＥＴを基板の同一な平面上に形成する代わりに、垂直に積層することによって、基板の使用面積を減少できるので、セルの面積を縮少することによって、さらに高集積化が可能である。また、第１導電型ＦｉｎＦＥＴと第２導電型ＦｉｎＦＥＴとを形成するとき、それぞれの特性に合う相異なる種類のゲート導電層を適用して、ＦｉｎＦＥＴの特性を大きく向上させることができる。
【００５７】
第３実施形態
図２０Ａないし図３２Ｂは、本発明の第３実施形態による半導体素子の製造方法を説明するための断面図である。本実施形態では、セル領域に相異なる導電型のＦｉｎＦＥＴが垂直に積層された構造であり、周辺回路領域には、ＭＯＳＦＥＴを備える半導体素子の製造方法を説明する。例えば、本実施形態による半導体素子は、セル領域にｎ型ＦｉｎＦＥＴ及びその上部に積層されたｐ型ＦｉｎＦＥＴを備える。
【００５８】
図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ及び図３２Ａの左側は、図１のセル領域のうちａ−ａ’（Ｘ方向）断面に対応し、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、図２４Ａ、図２５Ａ、図２６Ａ、図２７Ａ、図２８Ａ、図２９Ａ、図３０Ａ、図３１Ａ及び図３２Ａの右側は、図１の周辺回路領域のうちａ−ａ’（Ｘ方向）断面に対応し、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、図２４Ｂ、図２５Ｂ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ及び図３２Ｂの左側は、図１のセル領域のうちｂ−ｂ’（Ｙ方向）断面に対応し、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、図２４Ｂ、図２５Ｂ、図２６Ｂ、図２７Ｂ、図２８Ｂ、図２９Ｂ、図３０Ｂ、図３１Ｂ及び図３２Ｂの右側は、図１の周辺回路領域のうちｂ−ｂ’（Ｙ方向）断面に対応する。
【００５９】
まず、図２０Ａ及び図２０Ｂに示すように、半導体基板２１０、望ましくは、バルクシリコン基板内に素子分離膜２３０を形成して、素子分離膜２３０が形成されていない部分を第１活性領域２３５と定義する。素子分離膜２３０は、また、セル領域及び周辺回路領域も定義する。
【００６０】
ここで、素子分離膜２３０の形成方法は、前記第１実施形態と同様にできる。すなわち、半導体基板２１０の所定部分をエッチングして、素子分離用トレンチ２１５を形成した後、トレンチ２１５の内壁に絶縁膜ライナー２２０を形成し、トレンチ２１５を充填するギャップフィル酸化膜２２５を形成した後、基板２１０内に埋め込んで素子分離膜２３０を完成する。
【００６１】
次に、図２１Ａ及び図２１Ｂに示すように、半導体基板２１０上にマスク酸化膜２４０とマスク窒化膜２４５とを積層して、マスク膜２５０を形成する。次いで、マスク膜２５０をエッチングして、第１ゲート形成領域２５５をオープンする。次いで、第１ゲート形成領域２５５内に露出されている素子分離膜２３０、すなわち絶縁膜ライナー２２０とギャップフィル酸化膜２２５とを所定厚さにエッチングして、第１活性領域２３５を素子分離膜２３０’より突出させてフィン２３５’を形成する。
【００６２】
次に、図２２Ａ及び図２２Ｂに示すように、露出された第１ゲート形成領域（図２１Ａの１５５）内の半導体基板２１０、すなわちフィン（図２１Ｂの２３５’）上に第１ゲート酸化膜２６０を形成する。第１ゲート酸化膜２６０は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、マスク膜２５０上に第１ゲート導電層２６５を形成して、第１ゲート形成領域（図２１Ａの２５５）を充填する。第１ゲート導電層２６５は、インシチュｎ＋ドープトポリシリコン膜で形成することが望ましい。
【００６３】
図２３Ａ及び図２３Ｂに示すように、マスク膜２５０の上面が露出されるまで、ＣＭＰなどの方法で第１ゲート導電層２６５を平坦化させて、第１ゲート形成領域（図２１Ａの２５５）内にダマシン方法で第１ゲート電極２６５ａを形成する。
【００６４】
次に、図２４Ａ及び図２４Ｂに示すように、後続工程から第１ゲート電極２６５ａを保護できる保護膜２７０、例えばＨＤＰ−ＣＶＤ酸化膜を半導体基板２１０の全面に蒸着する。保護膜２７０の蒸着は、選択的な事項であり、省略してもよい。
【００６５】
次いで、図２５Ａ及び図２５Ｂに示すように、周辺回路領域の保護膜２７０とマスク膜２５０とをエッチングして、ＭＯＳＦＥＴゲート形成領域２７５をオープンする。セル領域は、保護膜２７０で覆われたままで置く。次いで、ＭＯＳＦＥＴゲート形成領域２７５内の半導体基板２１０上に、ＭＯＳＦＥＴゲート酸化膜２８０を形成する。ＭＯＳＦＥＴゲート酸化膜２８０も、熱酸化方法でシリコン酸化膜を成長させて形成できる。
【００６６】
次いで、図２６Ａ及び図２６Ｂに示すように、保護膜２７０上にＭＯＳＦＥＴゲート導電層２８５を形成して、ＭＯＳＦＥＴゲート形成領域（図２５Ａの２７５）を充填する。ＭＯＳＦＥＴゲート導電層２８５は、第１ゲート導電層２６５と異なることがあり、ＭＯＳＦＥＴゲート導電層２８５は、アンドープトポリシリコン膜で形成することが望ましい。
【００６７】
図２７Ａ及び図２７Ｂに示すように、マスク膜２５０の上面が露出されるまで、ＭＯＳＦＥＴゲート導電層２８５を平坦化させて、ＭＯＳＦＥＴゲート形成領域（図２６Ａの２７５）内にダマシン方法でＭＯＳＦＥＴゲート電極２８５ａを形成する。ＭＯＳＦＥＴゲート導電層２８５の平坦化には、ＣＭＰを利用できる。
【００６８】
次に、図２８Ａ及び図２８Ｂに示すように、マスク膜２５０を除去した後、適切なイオン注入工程を実施して、ゲートのドーピング及びソース／ドレイン領域を形成する。第１ゲート電極２６５ａをインシチュｎ＋ドープトポリシリコン膜で形成した場合には、ＦｉｎＦＥＴゲートをドーピングする必要なく、セル領域に第１ソース／ドレイン領域２９０を形成する。
【００６９】
一方、ＭＯＳＦＥＴゲート電極２８５ａについても、ｎ型、ｐ型による適切なイオン注入マスクを利用してゲートをドーピングする。次いで、ＭＯＳＦＥＴソース／ドレイン領域２９５を形成する。第１ソース／ドレイン領域２９０及びＭＯＳＦＥＴソース／ドレイン領域２９５は、ＬＤＤタイプに形成することもあり、その場合、第１ゲート電極２６５ａ及びＭＯＳＦＥＴゲート電極２８５ａの側壁にスペーサを形成する工程を追加する必要がある。
【００７０】
次に、図２９Ａ及び図２９Ｂに示すように、層間絶縁膜３００を基板２１０の全面に形成する。次いで、第１ソース／ドレイン領域２９０のうち、いずれか一つを露出させるホール３０５を形成する。
【００７１】
次に、図３０Ａ及び図３０Ｂに示すように、ホール３０５を通じて露出された第１ソース／ドレイン領域２９０からシリコンのＳＥＧを進めて、層間絶縁膜３００の上層までシリコン層を形成した後、適切な形態でパターニングして、フィン状の第２活性領域３１０を形成する。
【００７２】
次に、図３１Ａ及び図３１Ｂに示すように、第２活性領域３１０上に第２ゲート酸化膜３１５を形成する。第２ゲート酸化膜３１５は、熱酸化方法でシリコン酸化膜を成長させて形成できる。次いで、第２ゲート導電層３２０を形成する。第２ゲート導電層３２０は、第１ゲート導電層２６５及びＭＯＳＦＥＴゲート導電層２８５と異なることがある。ここでは、第２ゲート導電層３２０は、アンドープトポリシリコン膜で形成できる。
【００７３】
次に、図３２Ａ及び図３２Ｂに示すように、第２ゲート導電層３２０をパターニングして第２ゲート電極３２０ａを形成する。次いで、適切なイオン注入工程を実施して、ゲートのドーピング及び第２ソース／ドレイン領域３２５を形成する。第２ソース／ドレイン領域３２５は、ＬＤＤタイプに形成することもあり、その場合、第２ゲート電極３２０ａの側壁にスペーサを形成する工程を追加する必要がある。
【００７４】
図３２Ａ及び図３２Ｂに示すように、本発明による半導体素子は、セル領域と周辺回路領域とを備える半導体基板２１０のセル領域の第１活性領域２３５に形成され、第１ゲート酸化膜２６０、第１ゲート電極２６５ａ及び第１ソース／ドレイン領域２９０から形成された第１導電型ＦｉｎＦＥＴを備える。第１導電型ＦｉｎＦＥＴ上には、層間絶縁膜３００が形成されている。そして、層間絶縁膜３００を貫通して第１ソース／ドレイン領域２９０と連結され、層間絶縁膜３００上に第２活性領域３１０が形成されている。この第２活性領域３１０には、第２ゲート酸化膜３１５、第２ゲート電極３２０ａ及び第２ソース／ドレイン領域３２５から形成された第２導電型ＦｉｎＦＥＴが形成されている。
【００７５】
第１導電型ＦｉｎＦＥＴは、ダマシン方法で形成されるので、半導体基板２１０は、半導体基板２１０より低い素子分離膜２３０’を備え、第１活性領域２３５は、素子分離膜２３０’より突出されてフィン２３５’をなしており、第１ゲート酸化膜２６０は、このフィン２３５’の表面に沿って形成されている。そして、第１ゲート電極２６５ａは、フィン２３５’を包みつつ、上面が平坦である。そして、第２活性領域３１０は、第１ソース／ドレイン領域２９０からのＳＥＧシリコン層である。周辺回路領域には、ＭＯＳＦＥＴゲート酸化膜２８０、ＭＯＳＦＥＴゲート電極２８５ａ及びＭＯＳＦＥＴソース／ドレイン領域２９５から形成されたＭＯＳＦＥＴをさらに備える。
【００７６】
このように、本実施形態では、セル領域に、下層ＦｉｎＦＥＴは、いずれも第１導電型で形成し、上層ＦｉｎＦＥＴは、いずれも第２導電型で形成し、周辺回路領域にＭＯＳＦＥＴを形成する。したがって、ＳＲＡＭのように、セル領域に相異なる導電型のトランジスタ（特に、ＦｉｎＦＥＴ）が必要であり、特に周辺回路領域には、スレッショルド電圧の固定を憂慮してＭＯＳＦＥＴを形成する場合、本発明が有用に適用されることができる。
【００７７】
本発明の特定な実施形態についての以上の説明は、例示及び説明を目的として提供された。本発明は、前記実施形態に限定されず、本発明の技術的思想内で当業者によって色々な多くの修正及び変形が可能であるということは明白である。例えば、本実施形態では、相異なる２つの導電型のＦｉｎＦＥＴが、上下２層で積層される場合を例と挙げたが、同一な層に形成されるＦｉｎＦＥＴの導電型が同一であれば、導電型を交互に３層以上に積層することもあるということが分かる。例えば、第２導電型ＦｉｎＦＥＴ上に第２層間絶縁膜を形成し、この第２層間絶縁膜上に、第３活性領域の上面及び向き合う側面を経て伸張する第３ゲート電極を有する第１導電型の第３ＦｉｎＦＥＴ素子をさらに備え、前記第３ＦｉｎＦＥＴ素子の前記第３活性領域は、前記第２層間絶縁膜内のホールを通じて、前記第２ＦＥＴ素子のソース／ドレイン領域と連結できる。本発明の範囲は、特許請求の範囲及びその等価物により限定される。
【産業上の利用可能性】
【００７８】
本発明は、セル領域には、ＦｉｎＦＥＴを備え、周辺回路領域には、ＭＯＳＦＥＴを備える半導体素子の製造に利用できる。本発明は、また、セル領域に相異なる導電型のＦｉｎＦＥＴを備える半導体素子及びその製造方法に利用できる。この半導体素子の周辺回路領域には、望ましくは、ＭＯＳＦＥＴを備え、ＭＯＳＦＥＴの代わりにＦｉｎＦＥＴを備えることもある。
【符号の説明】
【００７９】
１１０、２１０ 半導体基板、
１２５、２２５ ギャップフィル酸化膜、
１３５、２３５ フィン、
１４０、２４０ マスク酸化膜、
１４５、２４５ マスク窒化膜、
１５０、２５０ マスク膜、
１５５、２５５ 第１ゲート形成領域、
１６０、２６０ 第１ゲート酸化膜、
１６５ａ、２６５ａ 第１ゲート電極、
２７５ ＭＯＳＦＥＴゲート形成領域、
２８０ ＭＯＳＦＥＴゲート酸化膜、
２８５ａ ＭＯＳＦＥＴゲート電極、
１７０、２９０ 第１ソース／ドレイン領域、
２９５ ＭＯＳＦＥＴソース／ドレイン領域、
１７５、３００ 層間絶縁膜、
１８０、３０５ ホール、
１９０、３１５ 第２ゲート酸化膜、
１９５ａ、３２０ａ 第２ゲート電極、
２００、３２５ 第２ソース／ドレイン領域。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、
前記第１ＦＥＴ素子上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備えることを特徴とする半導体素子。
【請求項２】
前記第１及び第２ＦＥＴ素子は、ＦｉｎＦＥＴ素子であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２ＦＥＴ素子の前記第２活性領域は、前記層間絶縁膜内のホールを通じて、前記第１ＦＥＴ素子のソース／ドレイン領域と連結されたことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１ゲート電極をなす物質と前記第２ゲート電極をなす物質とが、異なることを特徴とする請求項２に記載の半導体素子。
【請求項５】
前記第１ゲート電極は、ｎ＋ドープトポリシリコンを含むことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第１ゲート電極は、ＳｉＧｅを含むことを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記第２ゲート電極は、ｐ＋ドープトポリシリコンを含むことを特徴とする請求項５または請求項６に記載の半導体素子。
【請求項８】
前記第２ＦＥＴ素子上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成され、第３活性領域の上面及び向き合う側面を経て伸張する第３ゲート電極を有する第１導電型の第３ＦｉｎＦＥＴ素子と、をさらに備え、
前記第３ＦｉｎＦＥＴ素子の前記第３活性領域は、前記第２層間絶縁膜内のホールを通じて、前記第２ＦＥＴ素子のソース／ドレイン領域と連結されたことを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記第１ゲート電極をなす物質と前記第２及び第３ゲート電極をなす物質とが、異なることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第２ゲート電極をなす物質と前記第３ゲート電極をなす物質とが、異なることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
半導体基板上に、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子を形成する工程と、
前記第１ＦＥＴ素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記第１及び第２ＦＥＴ素子は、ＦｉｎＦＥＴ素子であることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記層間絶縁膜内のホールを通じて、前記第２ＦＥＴ素子の前記第２活性領域を前記第１ＦＥＴ素子のソース／ドレイン領域と連結する工程をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第２活性領域は、前記層間絶縁膜内の前記ホールを通じた選択的なエピタキシャル成長で形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記第１ゲート電極をなす物質と前記第２ゲート電極をなす物質とが、異なることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１６】
前記第１ゲート電極は、ｎ＋ドープトポリシリコンを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記第１ゲート電極は、ＳｉＧｅを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記第２ゲート電極は、ｐ＋ドープトポリシリコンを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１９】
前記第２ゲート電極は、ｐ＋ドープトポリシリコンを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１】
半導体基板と、
前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、
前記第１ＦＥＴ素子上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備えることを特徴とする半導体素子。
【請求項２】
前記第１及び第２ＦＥＴ素子は、ＦｉｎＦＥＴ素子であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２ＦＥＴ素子の前記第２活性領域は、前記層間絶縁膜内のホールを通じて、前記第１ＦＥＴ素子のソース／ドレイン領域と連結されたことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第１ゲート電極をなす物質と前記第２ゲート電極をなす物質とが、異なることを特徴とする請求項２に記載の半導体素子。
【請求項５】
前記第１ゲート電極は、ｎ＋ドープトポリシリコンを含むことを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記第１ゲート電極は、ＳｉＧｅを含むことを特徴とする請求項４に記載の半導体素子。
【請求項７】
前記第２ゲート電極は、ｐ＋ドープトポリシリコンを含むことを特徴とする請求項５または請求項６に記載の半導体素子。
【請求項８】
前記第２ＦＥＴ素子上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成され、第３活性領域の上面及び向き合う側面を経て伸張する第３ゲート電極を有する第１導電型の第３ＦｉｎＦＥＴ素子と、をさらに備え、
前記第３ＦｉｎＦＥＴ素子の前記第３活性領域は、前記第２層間絶縁膜内のホールを通じて、前記第２ＦＥＴ素子のソース／ドレイン領域と連結されたことを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記第１ゲート電極をなす物質と前記第２及び第３ゲート電極をなす物質とが、異なることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記第２ゲート電極をなす物質と前記第３ゲート電極をなす物質とが、異なることを特徴とする請求項９に記載の半導体素子。
【請求項１１】
半導体基板上に、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子を形成する工程と、
前記第１ＦＥＴ素子上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子を形成する工程と、を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記第１及び第２ＦＥＴ素子は、ＦｉｎＦＥＴ素子であることを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記層間絶縁膜内のホールを通じて、前記第２ＦＥＴ素子の前記第２活性領域を前記第１ＦＥＴ素子のソース／ドレイン領域と連結する工程をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第２活性領域は、前記層間絶縁膜内の前記ホールを通じた選択的なエピタキシャル成長で形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記第１ゲート電極をなす物質と前記第２ゲート電極をなす物質とが、異なることを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１６】
前記第１ゲート電極は、ｎ＋ドープトポリシリコンを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記第１ゲート電極は、ＳｉＧｅを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記第２ゲート電極は、ｐ＋ドープトポリシリコンを含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１９】
前記第２ゲート電極は、ｐ＋ドープトポリシリコンを含むことを特徴とする請求項１６に記載の半導体素子の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２５Ａ】
【図２５Ｂ】
【図２６Ａ】
【図２６Ｂ】
【図２７Ａ】
【図２７Ｂ】
【図２８Ａ】
【図２８Ｂ】
【図２９Ａ】
【図２９Ｂ】
【図３０Ａ】
【図３０Ｂ】
【図３１Ａ】
【図３１Ｂ】
【図３２Ａ】
【図３２Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７Ａ】
【図７Ｂ】
【図８Ａ】
【図８Ｂ】
【図９Ａ】
【図９Ｂ】
【図１０Ａ】
【図１０Ｂ】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２１Ａ】
【図２１Ｂ】
【図２２Ａ】
【図２２Ｂ】
【図２３Ａ】
【図２３Ｂ】
【図２４Ａ】
【図２４Ｂ】
【図２５Ａ】
【図２５Ｂ】
【図２６Ａ】
【図２６Ｂ】
【図２７Ａ】
【図２７Ｂ】
【図２８Ａ】
【図２８Ｂ】
【図２９Ａ】
【図２９Ｂ】
【図３０Ａ】
【図３０Ｂ】
【図３１Ａ】
【図３１Ｂ】
【図３２Ａ】
【図３２Ｂ】
【公開番号】特開２０１２−１６０７４９（Ｐ２０１２−１６０７４９Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１２−７７７３６（Ｐ２０１２−７７７３６）
【出願日】平成２４年３月２９日（２０１２．３．２９）
【分割の表示】特願２００５−１４４２６４（Ｐ２００５−１４４２６４）の分割
【原出願日】平成１７年５月１７日（２００５．５．１７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２４年３月２９日（２０１２．３．２９）
【分割の表示】特願２００５−１４４２６４（Ｐ２００５−１４４２６４）の分割
【原出願日】平成１７年５月１７日（２００５．５．１７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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