【課題】ＳＯＩ基板を用いることなく、絶縁層上にフィン型半導体を形成する。
【解決手段】半導体基板１上に支柱型半導体４を形成し、支柱型半導体４の下部を埋め込む絶縁層５を半導体基板１上に形成し、支柱型半導体４の上部の側面に接合されたフィン型半導体６を絶縁層５上に形成し、フィン型半導体６を絶縁層５上に残したまま支柱型半導体４を除去する。 （もっと読む）

【課題】トンネル型ＦＥＴのオン電流とオフ電流との比と、単位基板面積あたりのオン電流を増大させる。
【解決手段】実施形態によれば、半導体装置は、半導体基板と、前記半導体基板上に絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成されたゲート絶縁膜とを備える。さらに、前記装置は、前記半導体基板上に順に積層された第１導電型の下部主端子層と、中間層と、第２導電型の上部主端子層とを有し、前記ゲート絶縁膜を介して前記ゲート電極の側面に形成された積層体とを備える。さらに、前記上部主端子層は、前記ゲート電極の側面に、前記ゲート絶縁膜と半導体層を介して形成されている。 （もっと読む）

【課題】ＳＯＩ基板に形成されるＭＯＳトランジスタの特性を向上することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上に埋込絶縁層２を介して形成される第１半導体層３と、前記第１半導体層３及び前記絶縁層２内に形成され、前記第１半導体層３に接する第２半導体層１２と、前記第２半導体層１２の上に形成されるゲート絶縁膜１３と、前記ゲート絶縁膜１３上に形成されるゲート電極１４ｇと、前記ゲート電極１４ｇの側壁に形成されるサイドウォール７とを有する。 （もっと読む）

【課題】トランジスタの電流駆動力増大を図りつつ、オフリーク電流を低減させる。
【解決手段】半導体突出部２は、半導体基板１上に形成されている。ソース／ドレイン層５、６は、半導体突出部２の上下方向に設けられている。ゲート電極７、８は、半導体突出部２の側面にゲート絶縁膜４を介して設けられている。チャネル領域３は、半導体突出部２の側面に設けられ、ドレイン層６側とソース層５側とでポテンシャルの高さが異なっている。 （もっと読む）

【課題】 素子特性の劣化を抑制する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。 （もっと読む）

【課題】縦型ＰＮ接合において確実にオン／オフの制御をすることができる半導体装置を提供する。
【解決手段】半導体装置は、半導体層と、半導体層上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極とを備える。第１導電型の第１のチャネル領域が、ゲート絶縁膜の下にある半導体層の表面の一部に設けられている。第１導電型とは異なる導電型である第２導電型の拡散層が、第１のチャネル領域のさらに下の半導体層に設けられ、半導体層の表面に対してほぼ垂直方向に第１のチャネル領域の底部と接し、該第１のチャネル領域の底部とＰＮ接合を形成する。第１導電型のドレインおよび第２導電型のソースが、第１のチャネル領域の両側にある半導体層内にそれぞれ設けられている。側壁絶縁膜は、第１のチャネル領域の拡散層側の側面を被覆する。 （もっと読む）

【課題】低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供する。
【解決手段】第１の領域に形成された第１導電型の不純物層及び第１のエピタキシャル半導体層と、第１のエピタキシャル半導体層上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１の領域に形成された第１のソース／ドレイン領域とを有する第１のトランジスタと、第２の領域に形成された第２導電型の不純物層及び第１のエピタキシャル半導体層とは膜厚の異なる第２のエピタキシャル半導体層と、第２のエピタキシャル半導体層上に第１のゲート絶縁膜と同じ膜厚の第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２の領域に形成された第２のソース／ドレイン領域とを有する第２のトランジスタとを有する。 （もっと読む）

【課題】電界効果トランジスタを備える半導体素子及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板上に形成され、第１活性領域の上面及び向き合う側面を経て伸張する第１ゲート電極を有する第１導電型の第１ＦＥＴ素子と、前記第１ＦＥＴ素子上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、第２活性領域の上面及び向き合う側面を経て伸張する第２ゲート電極を有する第２導電型の第２ＦＥＴ素子と、を備える。 （もっと読む）

【課題】コンタクトホールの位置合わせが容易で、コンタクト抵抗の低いフィン型の電界効果型トランジスタを有する半導体装置に提供する。
【解決手段】フィン型の電界効果型トランジスタであって、ソース／ドレイン領域５０３の少なくともその幅が最も大きい部分では半導体領域５０２の幅よりも大きく、かつソース／ドレイン領域５０３の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部５１０を有し、該傾斜部表面にシリサイド膜５０４が形成されていることを特徴とする半導体装置とする。 （もっと読む）

【課題】横方向延伸を減少し、素子サイズを小さくすることができる半導体装置を提供する。
【解決手段】半導体基板上に延伸し、ＳＴＩ領域を間に有する第１および第２のフィンを形成する。ＳＴＩ領域の上面と第１および第２のフィンの上面の間の寸法を第１の高さとし、ＳＴＩ領域の第１と第２のフィンとの間の間隙内に誘電材料を堆積し、ＳＴＩ領域の上面上に上面を有して、誘電材料の上面と第１および第２のフィンの上面との寸法を第２の高さとし、第２の高さは、第１の高さより低くなるように誘電材料を堆積した後、第１および第２のフィン上でそれぞれ誘電体の上方に、第１および第２のフィン延伸をエピタキシャル成長で形成する。 （もっと読む）

【課題】トンネルＦＥＴの閾値ばらつきの抑制をはかる。
【解決手段】Ｓｉ_1-x Ｇｅ_x （０＜ｘ≦１）の第１の半導体層１３上にゲート絶縁膜２１を介して形成されたゲート電極２２と、Ｇｅを主成分とする第２の半導体と金属との化合物で形成されたソース電極２４と、第１の半導体と金属との化合物で形成されたドレイン電極２５と、ソース電極２４と第１の半導体層１３との間に形成されたＳｉ薄膜２６とを具備した半導体装置であって、ゲート電極２２に対しソース電極２４のゲート側端部とドレイン電極２５のゲート側端部とは非対称の位置関係にあり、ドレイン電極２５のゲート側の端部の方がソース電極２４のゲート側の端部よりも、ゲート電極２２の端部からゲート外側方向に遠く離れている。 （もっと読む）

【課題】貼り合わせＳＯＩ基板を使用せずに、容易なプロセスにより、高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】ｐ型のＳｉ基板１上に、一部に空孔４を有するシリコン酸化膜２が設けられ、空孔４を挟んでシリコン酸化膜２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜３により素子分離されている。空孔４に自己整合して、ＳＯＩＣ基板５上にゲート酸化膜１０を介してゲート電極１１が設けられ、ゲート電極１１の側壁にサイドウォール１２が設けられ、ＳＯＩＣ基板５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ型ソースドレイン領域（６、９）が設けられ、ｎ型ソースドレイン領域には、バリアメタル１５を有する導電プラグ１６を介してバリアメタル１８を有するＣｕ配線１９が接続されている構造からなるＮチャネルのＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）

【課題】ソース・ドレイン領域の寄生抵抗の上昇を抑えつつ短チャネル効果の発生を抑えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２中のゲート電極１２の両側に形成され、ゲート電極１２側にエクステンション領域１６１を有し、導電型不純物を含むソース・ドレイン領域１６と、ソース・ドレイン領域１６のエクステンション領域１６１のゲート電極１２側の側面のみに接し、導電型不純物の半導体基板２中での拡散を抑制する性質を有する拡散抑制不純物を含む拡散抑制層１５と、を有する。 （もっと読む）

【課題】 ＭＯＳトランジスタを備える半導体素子を提供する。
【解決手段】 半導体素子は、半導体基板の所定領域に形成されて活性領域を区画する素子分離膜を有する。第１活性領域９ａ及び第２活性領域９ｂは（１００）面の中心上面９ｔ及び中心上面９ｔから素子分離膜１４に向けて延びる傾斜エッジ面９ｅを有する。第１活性領域９ａ及び第２活性領域９ｂの中心上面９ｔ及び傾斜エッジ面９ｅは第１半導体パターン１５ａ及び第２半導体パターン１５ｂで覆われる。第１半導体パターン１５ａ及び第２半導体パターン１５ｂは中心上面９ｔに平行な（１００）面の平坦な上面１５ｔ及び平坦な上面に実質的に垂直な側壁１５ｓを有する。第１半導体パターン１５ａ及び第２半導体パターン１５ｂの上部を通って側壁に交差する方向に第１ゲートパターン２６ａ及び第２ゲートパターン２６ｂが配置される。 （もっと読む）

【課題】ｎ型ＭＯＳデバイス（ＮＭＯＳ）の電子の移動度の向上、およびｐ型ＭＯＳデバイス（ＰＭＯＳ）のホールの移動度の向上した半導体装置および製造方法の提供。
【解決手段】（１）選択的に蒸着されたシリコン材料が、第１の領域における傾斜シリコンゲルマニウム基板材料の格子面間隔より小さい、シリコン材料の格子面間隔によって引き起こされる引っ張り歪を経験するべく、傾斜シリコンゲルマニウム基板の第１の領域上に選択的に蒸着されたシリコン材料のＮＭＯＳチャンネル、および（２）選択的に蒸着されたシリコンゲルマニウム材料が、第２の領域における傾斜シリコンゲルマニウム基板の格子面間隔よりも大きい、選択的に蒸着されたシリコンゲルマニウム材料の格子面間隔によって引き起こされる圧縮歪を経験すべく、基板の第２の領域上に選択的に蒸着されたシリコンゲルマニウム材料のＰＭＯＳチャンネルを有する。 （もっと読む）

【課題】Ｇｅを含む半導体で構成されるチャネル領域を有するＰ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性を改善する。
【解決手段】半導体装置は、半導体基板１００上に形成されたＰ型ＦＥＴを備えている。Ｐ型ＦＥＴは、半導体基板１００上に形成され、Ｇｅを含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のＧｅを含有する第２の半導体層１０４と、第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２とを有している。 （もっと読む）

【課題】ゲート電極を形成してからチャネル形成用半導体部を形成する方法において、結晶品質の良い単結晶Ｓｉを用いて良質なゲート絶縁膜を形成した縦型半導体装置を提供する。
【解決手段】単結晶半導体基板に少なくとも第１絶縁層を有する積層体を形成する工程Ｓ１と、前記積層体に、前記単結晶半導体基板が露出する孔を形成する工程Ｓ２と、前記孔の底面に露出している前記単結晶半導体基板を種結晶領域とすることにより、前記第１絶縁層の上にゲート電極となる単結晶半導体部を形成する工程Ｓ３と、前記孔内に埋められた前記単結晶半導体部を除去することで、前記孔の底面に前記単結晶半導体基板を再び露出させる工程Ｓ４と、前記単結晶半導体部の前記孔の側面に露出している部分にゲート絶縁膜を形成する工程Ｓ５と、前記孔にチャネル形成用半導体部を形成する工程Ｓ６と、を有する半導体装置の製造方法。 （もっと読む）

【課題】FinFET、集積回路、およびFinFETの形成方法を提供する。
【解決手段】基板１２０、前記基板上にあり、ソース１０６とドレイン１１０との間のチャネル１０８を含み、前記ソース１０６、前記ドレイン１１０、および前記チャネル１０８は、第１型ドーパントを有し、前記チャネル１０８は、ゲルマニウム、シリコンゲルマニウム、またはIII−V族半導体の少なくとも１つを含むフィン構造、前記チャネル１０８上のゲート誘電体層１１４、および前記ゲート誘電体層１１４上のゲート１１６を含むFinFET。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）