半導体装置及びその製造方法
【課題】Ｇｅを含む半導体で構成されるチャネル領域を有するＰ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性を改善する。
【解決手段】半導体装置は、半導体基板１００上に形成されたＰ型ＦＥＴを備えている。Ｐ型ＦＥＴは、半導体基板１００上に形成され、Ｇｅを含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のＧｅを含有する第２の半導体層１０４と、第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２とを有している。
【解決手段】半導体装置は、半導体基板１００上に形成されたＰ型ＦＥＴを備えている。Ｐ型ＦＥＴは、半導体基板１００上に形成され、Ｇｅを含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のＧｅを含有する第２の半導体層１０４と、第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２とを有している。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に開示された技術は、ゲルマニウム（Ｇｅ）を含む半導体で構成されたチャネル領域を有するＰチャネル型電界効果型トランジスタ（P型FET）とその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴って回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタ（FET）を搭載することも可能となっている。高性能なトランジスタを実現するためには、ゲート長の縮小だけでなく、ゲート絶縁膜の薄膜化も求められている。従来、ゲート絶縁膜としてはシリコン酸化膜、あるいは、その窒化膜であるシリコン酸窒化膜が用いられてきたが、ＥＯＴ（Equivalent Oxide Thickness）が２ｎｍ以下の薄膜領域になると、ゲートリーク電流が増大し、回路の消費電力が増大するという不具合が発生する。
【０００３】
そこで、ゲートリーク電流を低減しつつ、ＥＯＴ薄膜化を実現するために、高誘電率ゲート絶縁膜に関心が寄せられている。例えば、更なるＥＯＴ薄膜化のために、窒化チタンや窒化タンタルなどといったメタル材料を含むゲート電極を、高誘電率ゲート絶縁膜と組み合わせた、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタについて、多くの研究開発がなされている。
【０００４】
高誘電率ゲート絶縁膜／メタルゲート電極構造を実現する上での課題の一つに、トランジスタのしきい値電圧制御がある。従来から用いられているシリコン電極では、不純物イオン注入によってゲート電極の仕事関数を調整し、Ｎ型ＦＥＴ、Ｐ型ＦＥＴでそれぞれに適したしきい値電圧を実現している。具体的には、Ｎ型ＦＥＴに対しては、シリコン電極にヒ素やリンなどのｎ型不純物を注入することで仕事関数を低減させ、Ｐ型ＦＥＴに対してはシリコン電極にボロンなどのｐ型不純物を注入することで、仕事関数の増大を図っている。一方、メタル電極に対しては、不純物注入による仕事関数制御ができないため、トランジスタのしきい値電圧制御が大きな課題となっている。
【０００５】
Ｐ型ＦＥＴのしきい値電圧制御、特にしきい値電圧を低減するための対策として、トランジスタのチャネル領域を従来のシリコン（Ｓｉ）に対して、Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）（以下、単に「ＳｉＧｅ」と表記する場合もあり）で形成することが提案されている（非特許文献１参照）。
【０００６】
図８（ａ）は、非特許文献１記載のＰ型ＦＥＴの断面形状を模式的に示す図である。このＰ型ＦＥＴは、半導体基板５００と、半導体基板５００の活性領域５００ａ上に設けられた厚さ５０ｎｍ程度のＳｉＧｅ層５０４ａと、ＳｉＧｅ層５０４ａ上にゲート絶縁膜５０７ａを間に挟んで設けられたゲート電極５１０ａと、ＳｉＧｅ層５０４ａのうちゲート電極５１０ａの両側方に位置する領域にそれぞれ設けられたｐ型のエクステンション領域５１１ａ及びｎ型のポケット不純物領域５１２ａと、活性領域５００ａ及びＳｉＧｅ層５０４ａのうちゲート電極５１０ａの両側方であってゲート電極５１０ａから見てエクステンション領域５１１ａの外側に設けられたｐ型のソース領域／ドレイン領域５１４ａとを備えている。ＳｉＧｅ層５０４ａのうちゲート電極５１０ａの直下領域はｎ型ＳｉＧｅ層５０４となっており、チャネル領域はこのｎ型ＳｉＧｅ層５０４内に形成される。
【０００７】
ゲート絶縁膜５０７ａは下部ゲート絶縁膜５０５ａと上部ゲート絶縁膜５０６ａとで構成され、ゲート電極５１０ａは下部ゲート電極５０８ａと上部ゲート電極５０９ａとで構成されている。
【０００８】
チャネル領域をＳｉＧｅで構成することで、しきい値電圧が低減するメカニズムは以下の通りである。
【０００９】
Ｓｉのバンドギャップは、１．１２ｅＶであるのに対して、Ｇｅのバンドギャップは０．６６ｅＶと小さく、それらの混晶であるＳｉ１−ｘＧｅｘ（０＜ｘ≦１）のバンドギャップはＧｅ組成比ｘに応じて、０．６６ｅＶ〜１．１２ｅＶで連続的に変化する。ＳｉとＧｅの電子親和力はほぼ同じであるため、組成比ｘの変化に伴うＳｉ１−ｘＧｅｘ（０＜ｘ≦１）のバンドギャップの変動は主に、価電子帯のエネルギーの変動に起因する。つまり、Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）の価電子帯のエネルギーは、Ｓｉの価電子帯のエネルギーに対して高くなる。その結果、ＳｉＧｅでチャネルを構成することで、しきい値電圧を低減することが可能となる。非特許文献１によれば、ｎ型ＳｉＧｅ層５０４の一部にチャネルを形成することで、２５０〜３００ｍＶ程度のしきい値電圧の低減が報告されている。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】H. R. Harris et al., Symp. VLSI Technology, p.154, 2007.
【非特許文献２】Sumitomo & Matsumoto, Journal of The Electrochemical Society, 155 (4), H210-H212 (2008年)
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、チャネルにＳｉＧｅ層を用いる場合、トランジスタのＶｔ ｒｏｌｌ−ｏｆｆ（以下、短チャネル特性と表記する場合もあり）が劣化しやすいという課題が発生する。
【００１２】
図８（ａ）に示す従来の半導体装置では、短チャネル特性すなわちゲート長を短くした場合にしきい値電圧が急激に低下する特性を改善するためにエクステンション領域５１１ａの周囲にｎ型のポケット不純物領域５１２ａが設けられている。
【００１３】
図８（ｂ）は、従来の半導体装置におけるしきい値電圧Ｖｔとゲート長Ｌｇとの関係を示す図である。ここでは、チャネル領域がＳｉで構成されている半導体装置、チャネル領域がＳｉＧｅで構成され、高濃度の不純物を含むポケット不純物領域を備えた半導体装置、及びチャネル領域がＳｉＧｅで構成され、低濃度の不純物を含むポケット不純物領域を備えた半導体装置のそれぞれについてのシミュレーション結果を示している。
【００１４】
図８（ｂ）に示す結果から、チャネル領域がＳｉで構成されている半導体装置では広いゲート長範囲でしきい値電圧がほぼ一定になっているが、低濃度の不純物を含むポケット不純物領域を備えた半導体装置ではゲート長が減少するのに伴ってしきい値電圧が低下し、短チャネル特性が劣化していることが分かった。
【００１５】
本願発明者らが原因を究明したところ、ＳｉＧｅ層中ではＳｉ層中に比べてポケット不純物領域内の不純物の拡散係数が大きく、活性化アニール時にポケット不純物領域内の不純物が拡散し、不純物濃度が低下するために生じたものと考えられた。なお、非特許文献２によれば、Ｇｅ濃度が２５％増大すると、ヒ素（Ａｓ）の拡散係数が１桁増大するとのことである。
【００１６】
ここで、ポケット不純物領域内の不純物濃度を増大させる場合、図８（ｂ）に示すように、ある程度短チャネル特性を改善することができる。しかし、この場合にはポケット不純物領域からゲート電極の下方に拡散する不純物の量が増大するので、ゲート長が短い場合に一旦しきい値電圧が上昇する現象（逆短チャネル特性）が発生してしまう。
【００１７】
特に、ＳｉＧｅ層中では、ポケット不純物領域内の不純物の拡散が増大するため、ゲート電極下部へのポケット不純物の拡散が顕著になり、逆短チャネル特性が強く表れてしまう。
【００１８】
つまり、ポケット不純物濃度の増大により、ゲート寸法の変動に伴うしきい値電圧の変動を低減（短チャネル特性の改善）させることは可能であるが、ショートトランジスタ（すなわち、ゲート長が短いトランジスタ）のしきい値電圧が全体的に上昇するのを抑制しつつ、しきい値電圧の変動を抑えることは容易ではないと考えられる。
【００１９】
本発明の目的は、Ｇｅを含む半導体で構成されるチャネル領域を有するＰ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性を改善することにある。
【課題を解決するための手段】
【００２０】
本発明の一例である半導体装置は、半導体基板上に形成されたＰチャネル型トランジスタを備えた半導体装置であって、前記Ｐチャネル型トランジスタは、前記半導体基板上に形成され、ゲルマニウムを含有する第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも低濃度のゲルマニウムを含有する第２の半導体層と、前記第２の半導体層上に第１のゲート絶縁膜を間に挟んで形成された第１のゲート電極と、前記第２の半導体層のうち前記第１のゲート電極の両側方に位置する部分に形成されたｐ型の第１のエクステンション領域と、少なくとも前記第１の半導体層内に設けられ、且つ前記第１のエクステンション領域の下に形成されたｎ型不純物領域とを有している。
【００２１】
上述の構成によれば、第１のエクステンション領域の下にｎ型不純物領域が設けられていることでソース−ドレイン間のリーク電流を低減できる等、短チャネル効果を抑制することができる。また、ＳｉＧｅ層中でのｎ型不純物の拡散係数は、Ｇｅ濃度の増大に伴い増加する。従って、第２の半導体層に含まれるＧｅ濃度を第１の半導体層中のＧｅ濃度よりも低くすることで、ｎ型不純物領域中のｎ型不純物がゲート電極の下方領域に拡散するのを抑えることができるので、ゲート長が短い場合でもしきい値電圧が上昇する等の逆短チャネル効果の発生を抑えることができる。
【００２２】
これに対し、第１のエクステンション領域に含まれるｐ型不純物の拡散係数は、半導体層中のＧｅ濃度が増大するにつれて減少する。そのため、Ｇｅ濃度が第２の半導体層よりも高い第１の半導体層中ではｐ型不純物の拡散が抑えられるので、従来の半導体装置に比べて第１のエクステンション領域とｎ型不純物領域との接合部の深さを浅くすることができる。そのため、短チャネル効果を効果的に抑制することができる。また、ゲート電極の下方にＳｉＧｅからなる第２の半導体層が設けられているので、シリコン基板上にゲート電極を設ける場合に比べてＰ型ＦＥＴのしきい値電圧を下げることができる。
【００２３】
本発明の一例に係る半導体装置の製造方法は、半導体基板上にゲルマニウムを含有する第１の半導体層を形成する工程と、前記第１の半導体層上に前記第１の半導体層よりも低濃度のゲルマニウムを含有する第２の半導体層を形成する工程と、前記第２の半導体層上にゲート絶縁膜を間に挟んでゲート電極を形成する工程と、前記ゲート電極をマスクとして前記第２の半導体層にｐ型不純物イオンを注入しエクステンション注入領域を形成する工程と、前記半導体基板に熱処理を加えることで前記エクステンション注入領域内の不純物を活性化させ、前記第２の半導体層のうち前記ゲート電極の両側方に位置する領域にｐ型のエクステンション領域を形成する工程とを備えている。
【００２４】
この方法によれば、Ｇｅを含む第１の半導体層と、第１の半導体層よりも低濃度のＧｅを含む第２の半導体層を設けることで、ｎ型不純物領域を形成するためのｎ型不純物が製造工程中に第２の半導体層のうちゲート電極の下方に位置する部分に拡散するのを抑えることができる。また、エクステンション注入領域中のｐ型不純物が第１の半導体層中に拡散するのを抑えることで、エクステンション領域のｎ型不純物領域との接合部の深さを浅くすることができ、短チャネル効果が抑制された半導体装置を製造することが可能となる。このため、ゲート長を短くした場合でも、Ｇｅを含む第２の半導体層をチャネルとして用いることによるしきい値電圧低減効果を発揮させることができる。
【発明の効果】
【００２５】
本発明の一例に係る半導体装置によれば、Ｐ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性の改善が可能となるので、Ｇｅを含む半導体層をチャネルとして用いることによるしきい値電圧低減効果を、ゲート長を短くした場合にも維持することが可能になる。
【図面の簡単な説明】
【００２６】
【図１】（ａ）は、本発明の一例である実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置及び従来の半導体装置におけるゲート長としきい値電圧の関係を示す図である。
【図２】（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を模式的に示す断面図である。
【図３】（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を模式的に示す断面図である。
【図４】（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を模式的に示す断面図である。
【図５】（ａ）は、図１（ａ）に示す半導体装置の変形例を示す断面図であり、（ｂ）は、当該変形例に係る半導体装置と従来の半導体装置におけるゲート長としきい値電圧の関係を示す図である。
【図６】（ａ）〜（ｃ）は、図５（ａ）に示す変形例に係る半導体装置の製造方法を模式的に示す断面図である。
【図７】（ａ）〜（ｃ）は、図５（ａ）に示す変形例に係る半導体装置の製造方法を模式的に示す断面図である。
【図８】（ａ）は、非特許文献１記載のＰ型ＦＥＴの断面形状を模式的に示す図であり、（ｂ）は、従来の半導体装置におけるしきい値電圧Ｖｔとゲート長Ｌｇとの関係を示す図である。
【発明を実施するための形態】
【００２７】
図１（ａ）は、本発明の一例である実施形態に係る半導体装置を示す断面図である。
【００２８】
本実施形態の半導体装置は、Ｐ型ＦＥＴ領域とＮ型ＦＥＴ領域とが形成された半導体基板１００と、半導体基板１００のＰ型ＦＥＴ領域に形成されたｎウェル領域１００ａと、ｎウェル領域１００ａのうちの素子分離領域１０１に囲まれた部分である活性領域１０２ａと、半導体基板１００のＮ型ＦＥＴ領域に形成されたｐウェル領域１００ｂと、ｐウェル領域１００ｂのうちの素子分離領域１０１に囲まれた部分である活性領域１０２ｂと、半導体基板１００のＰ型ＦＥＴ領域上（活性領域１０２ａ上）に設けられたＰ型ＦＥＴと、半導体基板１００のＮ型ＦＥＴ領域上（活性領域１０２ｂ上）に設けられたＮ型ＦＥＴとを備えている。ここで、活性領域１０２ａは、半導体基板１００に形成されたｎウェル領域１００ａと、ｎウェル領域１００ａ上に形成されたゲルマニウム（Ｇｅ）を含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のゲルマニウムを含有する第２の半導体層１０４とを有している。また、活性領域１０２ｂは半導体基板１００に形成されたｐウェル領域１００ｂを有している。
【００２９】
Ｐ型ＦＥＴは、活性領域１０２ａにおける第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、ゲート電極１１０ａの側面上に形成されたサイドウォールスペーサ１１３ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、少なくとも活性領域１０２ａにおける第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２と、活性領域１０２ａのうちゲート電極１１０ａの両側方であって、ゲート電極１１０ａから見てｐ型エクステンション領域１１１ａの外側に位置する部分に形成されたｐ型ソース／ドレイン領域１１４ａとを有している。
【００３０】
なお、本明細書中で「ソース／ドレイン領域」とは、「ソース領域又はドレイン領域」の意味であり、ゲート電極を挟んで設けられたソース／ドレイン領域の一方がソース領域であれば他方がドレイン領域となり、一方がドレイン領域であれば他方がソース領域となる。ｐ型ソース／ドレイン領域１１４ａのｐ型不純物濃度はｐ型エクステンション領域１１１ａよりも高濃度のｐ型不純物を含んでいる。
【００３１】
第１の半導体層１０３中のＧｅの原子濃度（結晶格子を構成する原子中のＧｅ原子の１００分率）は例えば５０％であり、第２の半導体層１０４中のＧｅの原子濃度は例えば２５％である。以下、本明細書で単に「Ｇｅの濃度」という場合は、Ｇｅの原子濃度を意味するものとする。
【００３２】
ゲート絶縁膜１０７ａは例えば膜厚が１ｎｍのシリコン酸化膜１０５ａと、シリコン酸化膜１０５ａ上に設けられ、膜厚が２ｎｍである高誘電率絶縁膜１０６ａとで構成されている。高誘電率絶縁膜１０６ａは例えばハフニウム（Ｈｆ）酸化物等の高誘電率絶縁体である金属酸化物等で構成されている。ここで、「高誘電率絶縁体」とは、シリコン窒化膜よりも誘電率が高い物質を意味するものとする。
【００３３】
ゲート電極１１０ａは、ゲート絶縁膜１０７ａ上に設けられた金属または導電性の金属化合物からなる下部ゲート電極１０８ａと、下部ゲート電極１０８ａ上に設けられたポリシリコン等からなる上部ゲート電極１０９ａとで構成されている。下部ゲート電極１０８ａは例えば窒化チタン（ＴｉＮ）等で構成されている。下部ゲート電極１０８ａの膜厚は例えば１０ｎｍ程度であり、上部ゲート電極１０９ａの膜厚は例えば１００ｎｍ程度である。ゲート電極１１０ａのゲート長方向の幅は４０ｎｍ程度であり、サイドウォールスペーサ１１３ａの幅は例えば４０ｎｍ程度である。
【００３４】
ｐ型エクステンション領域１１１ａはサイドウォールスペーサ１１３ａの直下に位置するとともに、平面視においてゲート電極１１０ａのゲート長方向の端部と重なっている。
【００３５】
ｎ型不純物領域１５２のうちｐ型エクステンション領域１１１ａの下に位置する部分はｎ型ポケット領域１１２ａとなっている。ｎ型ポケット領域１１２ａは第１の半導体層１０３中でｐ型エクステンション領域１１１ａよりも内側まで拡がっており、且つ第２の半導体層１０４の下部にまで拡がっている。ｎ型不純物領域１５２のうちゲート電極１１０ａの直下方に位置する部分（すなわちｎ型下層ＳｉＧｅ層１０３ａ）は、ｎ型不純物領域１５２のうちｐ型エクステンション領域１１１ａの下で且つ第１の半導体層１０３内に設けられた部分（ｎ型ポケット領域１１２ａ）よりもｎ型不純物濃度が低くなっている。また、ｎ型ポケット領域１１２ａのうち第２の半導体層１０４内に設けられた部分のｎ型不純物濃度は、ｎ型ポケット領域１１２ａのうちｐ型エクステンション領域１１１ａの下で、且つ、第１の半導体層１０３内に設けられた部分のｎ型不純物濃度よりも低くなっている。なお、ｐ型エクステンション領域１１１ａとｎ型ポケット領域１１２ａとの接合界面は、第２の半導体層１０４の上面から例えば深さ２０ｎｍの位置にある。
【００３６】
また、第２の半導体層１０４のうちゲート電極１１０ａの直下に位置する部分は、ｎ型下層ＳｉＧｅ層１０３ａと同程度の濃度でｎ型不純物を含むｎ型上層ＳｉＧｅ層１０４ａとなっており、このｎ型上層ＳｉＧｅ層１０４ａは、Ｐ型ＦＥＴの動作時にはチャネル領域となる。
【００３７】
ｎ型ポケット領域１１２ａのうち第１の半導体層１０３に設けられた部分のｎ型不純物濃度は例えば３×１０１８ａｔｏｍｓ／ｃｍ３であり、ｎ型下層ＳｉＧｅ層１０３ａ及びｎ型上層ＳｉＧｅ層１０４ａのｎ型不純物濃度は例えば１×１０１７ａｔｏｍｓ／ｃｍ３である。なお、ｎ型ポケット領域１１２ａのうち第１の半導体層１０３内で且つｐ型エクステンション領域１１１ａの下に位置する部分には、ｎ型不純物の濃度ピークがある。
【００３８】
一方、半導体基板１００のＮ型ＦＥＴ領域における活性領域１０２ｂにはＳｉＧｅ層等のＧｅを含む半導体層は設けられていない。
【００３９】
Ｎ型ＦＥＴは、活性領域１０２ｂ上にゲート絶縁膜１０７ｂを間に挟んで形成されたゲート電極１１０ｂと、ゲート電極１１０ｂの側面上に形成されたサイドウォールスペーサ１１３ｂと、活性領域１０２ｂ（半導体基板１００）のうちゲート電極１１０ｂの両側方に位置する部分に形成されたｎ型エクステンション領域１１１ｂと、活性領域１０２ｂのうちｎ型エクステンション領域１１１ｂの下に位置する部分に形成されたｐ型ポケット領域１１２ｂと、活性領域１０２ｂのうちゲート電極１１０ｂの両側方であって、ゲート電極１１０ｂから見てｎ型エクステンション領域１１１ｂの外側に位置する部分に形成されたｎ型ソース領域／ドレイン領域１１４ｂとを有している。
【００４０】
図１（ａ）に示す例では活性領域１０２ｂのうちゲート電極１１０ｂの直下部分がチャネル領域となる。
【００４１】
ゲート絶縁膜１０７ｂはシリコン酸化膜１０５ｂと、シリコン酸化膜１０５ｂ上に設けられ、金属酸化物等からなる高誘電率絶縁膜１０６ｂとで構成されている。
【００４２】
ゲート電極１１０ｂは、ゲート絶縁膜１０７ｂ上に設けられた金属または導電性の金属化合物からなる下部ゲート電極１０８ｂと、下部ゲート電極１０８ｂ上に設けられたポリシリコン等からなる上部ゲート電極１０９ｂとで構成されている。下部ゲート電極１０８ｂは例えばＴｉＮ等で構成されている。
【００４３】
図１（ｂ）は、本実施形態の半導体装置と従来の半導体装置におけるゲート長としきい値電圧の関係を示す図である。同図では、（１）図１（ａ）に示す積層ＳｉＧｅ層上にゲート電極を設けた本実施形態の半導体装置と、（２）単層ＳｉＧｅ層上にゲート電極を設けた従来の半導体装置と、（３）一般的なＳｉ基板上にゲート電極を設けた従来の半導体装置とについてのシミュレーション結果を示している。
【００４４】
本実施形態の半導体装置では、ＳｉＧｅで構成されたチャネル領域を備えているので、図１（ｂ）に示すように、同じゲート長（Ｌｇ）で比べた場合のしきい値電圧が大きく低減されている。このため、半導体装置のオン電流を向上させることができる。
【００４５】
また、Ｐ型ＦＥＴにｎ型ポケット領域１１２ａを設けているので、ソース−ドレイン間のリーク電流は効果的に低減されている。特に、ｐ型不純物（例えばボロン）はＳｉＧｅ層中のＧｅ濃度が高い方が拡散しにくくなっている。本実施形態のＰ型ＦＥＴではｐ型エクステンション領域１１１ａに含まれるｐ型不純物の拡散がＧｅ濃度の高い第１の半導体層１０３中では抑制されるので、ｐ型エクステンション領域１１１ａとｎ型ポケット領域１１２ａとのＰＮ接合位置を浅くすることができる。このため、Ｐ型ＦＥＴにおける短チャネル特性は従来の単層ＳｉＧｅ層を有する半導体装置に比べて大きく改善されている。
【００４６】
また、ＳｉＧｅ層におけるｎ型不純物の拡散係数は、ＳｉＧｅ層中のＧｅ濃度が増加するほど大きくなる。ここで、本実施形態の半導体装置では、積層ＳｉＧｅ層を有し、チャネル領域を含む第２の半導体層１０４のＧｅ濃度が第１の半導体層１０３のＧｅ濃度よりも低くなっているので、ｎ型ポケット領域１１２ａを形成するために注入した砒素（Ａｓ）やリン（Ｐ）などの不純物が熱処理の際にチャネル領域に拡散しにくくなっている。このため、図１（ｂ）の線（１）に示すように、従来の単層ＳｉＧｅ層を有する半導体装置（線（２））に比べ、広いゲート長の範囲でしきい値電圧の変動が小さくなっている。
【００４７】
このように、本実施形態の半導体装置では、ｎ型ポケット領域１１２ａを主にＧｅ濃度の高い第１の半導体層１０３内に形成することによってＰ型ＦＥＴにおける短チャネル効果の発生を抑えつつ、ゲート長が短い範囲でもしきい値電圧の変動を小さくすることができる。このため、本実施形態の半導体装置では、多数のＰ型ＦＥＴを設けた場合に、ゲート長のばらつきが生じてもしきい値電圧のばらつきが生じにくくなっており、しきい値電圧の制御が容易となっている。また、Ｐ型ＦＥＴにＳｉＧｅチャネルを用いたことによるしきい値電圧低減効果を、ゲート長が小さいＰ型ＦＥＴにおいても維持することが可能となっている。
【００４８】
なお、各層の膜厚や第１の半導体層１０３、第２の半導体層１０４中のＧｅ濃度などは上述の例に限定されず、設定したいしきい値電圧や短チャネル特性の劣化の度合に合わせて任意に選択することができる。
【００４９】
例えば、第１の半導体層１０３中のＧｅ濃度は０％を越え、且つ１００％以下であればよく、第２の半導体層１０４中のＧｅ濃度は第１の半導体層１０３のＧｅ濃度より小さければ、０％以上で且つ１００％未満であってよい。ただし、しきい値電圧低減の観点から、第２の半導体層１０４のＧｅ濃度は１０％以上であることが好ましい。また、ゲート電極１１０ａの下方領域へのポケット不純物（ｎ型ポケット領域１１２ａを形成するために注入された不純物）の拡散抑制や、ｐ型エクステンション領域１１１ａのｎ型ポケット領域１１２ａとの接合位置を浅くする観点から、第１の半導体層１０３中のＧｅ濃度は第２の半導体層１０４中のＧｅ濃度よりも１０％以上高いことが望ましい。また、第１の半導体層１０３の膜厚は、ポケット不純物による短チャネル特性の抑制効果を保つため、５ｎｍ以上２０ｎｍ以下の範囲とすることが望ましい。
【００５０】
また、上述の例では、ｐ型エクステンション領域１１１ａを第２の半導体層１０４内に形成し、ｎ型ポケット領域１１２ａの不純物濃度のピークを第１の半導体層１０３内に形成するが、ｐ型エクステンション領域１１１ａの形成位置及びｎ型ポケット領域１１２ａの不純物濃度のピーク位置はこれに限られない。例えば、ｐ型エクステンション領域１１１ａが第２の半導体層１０４内だけでなく、第１の半導体層１０３内にも形成されていてもよいし、ｎ型ポケット領域１１２ａの不純物濃度のピーク位置が第２の半導体層１０４内にあってもよい。後者の場合においても、従来の半導体装置に比べてポケット領域形成用のｎ型不純物はゲート電極１１０ａの下方領域へと拡散しにくくなるため、逆短チャネル効果は抑えられる。
【００５１】
なお、ｎ型ポケット領域１１２ａに導入されているｎ型不純物は、ヒ素又はリン、あるいはこの両方であってよい。ｐ型エクステンション領域１１１ａ、ｐ型ソース／ドレイン領域１１４ａに含まれるｐ型不純物は例えばボロンであってよい。
【００５２】
また、上述の例では、第２の半導体層１０４上にシリコン酸化膜１０５ａが形成されているが、第２の半導体層１０４上に例えばエピタキシャル成長させた薄いＳｉ層を形成した後、当該Ｓｉ層の上部を酸化することでシリコン酸化膜１０５ａを形成してもよい。Ｓｉ層を形成することにより、シリコン酸化膜１０５ａの膜質を向上させることができ、移動度劣化などのＰ型ＦＥＴの特性劣化を抑制することが可能となる。ただし、Ｓｉ層を厚くし過ぎるとＳｉＧｅで構成された第２の半導体層だけでなくＳｉ層中にもチャネルが形成され、しきい値電圧低減効果が減少する。このため、Ｓｉ層の膜厚は０ｎｍを越え、且つ３ｎｍ以下であることが望ましい。
【００５３】
また、第１の半導体層１０３、第２の半導体層１０４の歪状態については特に限定しないが、しきい値電圧を効果的に低減させるため、両層には適切な歪が印加されていることが望ましい。このような歪みは種々の方法で印加することができるが、例えば第１の半導体層１０３及び第２の半導体層１０４をシリコンからなる半導体基板１上にエピタキシャル成長させることでＳｉＧｅ層の格子を歪ませることができる。
【００５４】
また、シリコン酸化膜１０５ａ、高誘電率絶縁膜１０６ａ、下部ゲート電極１０８ａ、上部ゲート電極１０９ａ、サイドウォールスペーサ１１３ａ等の構成材料、膜厚は上記で説明した内容に限定されない。これらの部材の構成は、本実施形態の構成によって得られる効果には影響を与えない。
【００５５】
−本実施形態に係る半導体装置の製造方法−
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、及び図４（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を模式的に示す断面図である。図２（ａ）〜（ｃ）では理解しやすいようにＣＭＯＳ構造を形成する際のＰ型ＦＥＴ領域とＮ型ＦＥＴ領域の両方を示すが、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）はＰ型ＦＥＴ領域のみを示す。
【００５６】
まず、図２（ａ）に示すように、シリコン等からなり、リンやヒ素などのｎ型不純物を含む半導体基板１００にｎウェル領域１００ａ、ｐウェル領域１００ｂを形成した後、ＳＴＩ（Shallow Trench Isolation）法などにより素子分離領域１０１を形成することで、活性領域１０２ａ、１０２ｂを形成する。
【００５７】
次いで、半導体基板１００上の全面に保護膜１５０を形成する。保護膜１５０としては、例えば厚さ１０ｎｍ程度のシリコン酸化膜が用いられる。続いて、公知のリソグラフィ及びフッ酸等によるエッチングにより、保護膜１５０のＰ型ＦＥＴ領域上部分に開口を設ける。この保護膜１５０はＳｉＧｅ層の成長を阻害する目的で形成される。
【００５８】
次に、図２（ｂ）に示すように、保護膜１５０をマスクとしてＳｉエッチング１５１を行い、後に形成するＳｉＧｅ層の厚み分（例えば３０ｎｍ）程度半導体基板１００を薄くする。具体的には、塩化水素（ＨＣｌ）雰囲気中８５０度で半導体基板１００を熱処理することで、露出しているＰ型ＦＥＴ領域をエッチングする。
【００５９】
次に、図２（ｃ）に示すように、半導体基板１００（活性領域１０２ａ）のＰ型ＦＥＴ領域上にＧｅ濃度が５０％でノンドープのＳｉＧｅからなる第１の半導体層１０３と、Ｇｅ濃度が２５％でノンドープの第２の半導体層１０４とを形成する。第１の半導体層１０３の膜厚は例えば１０ｎｍとし、第２の半導体層１０４の膜厚は例えば２０ｎｍとする。ここで、第１の半導体層１０３及び第２の半導体層１０４を構成するＳｉＧｅ層はＣＶＤ（Chemical Vapor Deposition）法などによってエピタキシャル成長される。
【００６０】
ＳｉＧｅ層を形成する際には、シリコン系の原料ガスとして、例えばモノシラン（ＳｉＨ４）を用いる。また、ゲルマニウム系の原料ガスとしては、例えばモノゲルマン（ＧｅＨ４）を用いる。それらの混合ガスを用い、水素、あるいは窒素ガス雰囲気中５５０℃の条件下でＳｉＧｅ層を堆積する。また、Ｇｅ濃度の制御は、堆積中のゲルマニウム系の原料ガスの流量を制御することで調整する。ゲルマニウム系の原料ガスの流量を増大させることで、より高濃度にＧｅを含有するＳｉＧｅ層が形成される。
【００６１】
次に、図３（ａ）に示すように、フッ酸処理により保護膜１５０（図示せず）を除去した後、第２の半導体層１０４の表面をオゾンで酸化させて膜厚が１ｎｍのシリコン酸化膜１０５を形成し、シリコン酸化膜１０５上に膜厚が２ｎｍのハフニウム酸化物等で構成された高誘電率絶縁膜１０６を形成する。続いて、高誘電率絶縁膜１０６上に膜厚が１０ｎｍのＴｉＮ膜１０８を形成し、その上に、膜厚が１００ｎｍのポリシリコン膜１０９を形成する。
【００６２】
その後、図３（ｂ）に示すように、レジストパターニング、ドライエッチングを行うことで、シリコン酸化膜１０５ａ及び高誘電率絶縁膜１０６ａで構成されたゲート絶縁膜１０７ａと、下部ゲート電極１０８ａ及び上部ゲート電極１０９ａで構成されたゲート電極１１０ａとを形成する。ゲート電極１１０ａのゲート寸法（ゲート長）は例えば４０ｎｍとする。
【００６３】
次に、図３（ｃ）に示すように、ゲート電極１１０ａをマスクとして、第２の半導体層１０４中にボロンを注入することでｐ型エクステンション注入領域１１１Ａを形成する。また、ゲート電極１１０ａをマスクとして第１の半導体層１０３中にヒ素を注入することでｎ型ポケット注入領域１１２Ａを形成する。ｐ型エクステンション注入領域１１１Ａの形成とｎ型ポケット注入領域１１２Ａの形成はどちらを先に行ってもよい。
【００６４】
本工程において、ボロンのイオン注入は、加速エネルギー０．５ｋｅＶ、ドーズ量５×１０１４ａｔｏｍｓ／ｃｍ２、チルト角０度の条件下（注入深さＲｐ＝４ｎｍ）で行う。また、ヒ素のイオン注入は、加速エネルギー２５ｋｅＶ、ドーズ量３×１０１３ａｔｏｍｓ／ｃｍ２、チルト角１５度、４回転の条件下（注入深さＲｐ＝２５ｎｍ）で行う。
【００６５】
次いで、図４（ａ）に示すように、基板（作製中の半導体装置）上に膜厚が４０ｎｍ程度のシリコン窒化膜を形成した後、ドライエッチングによって全面エッチバックをすることで、ゲート電極の側面上に幅４０ｎｍのシリコン窒化膜からなるサイドウォールスペーサ１１３ａを形成する。
【００６６】
次に、図４（ｂ）に示すように、ゲート電極１１０ａ及びサイドウォールスペーサ１１３ａをマスクとしてｐ型不純物を活性領域１０２ａに注入することで、ｐ型ソース／ドレイン注入領域１１４Ａを形成する。注入用の不純物としてボロンを用い、加速エネルギー１．５ｋｅＶ、ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２の条件下でイオン注入を行うことで、第１の半導体層１０３、第２の半導体層１０４及び半導体基板１００の上部にｐ型ソース／ドレイン注入領域１１４Ａを形成する。
【００６７】
次に、図４（ｃ）に示すように、１０００℃、０秒の条件下でスパイクアニールを行うことで、イオン注入により導入された不純物を活性化させる。このアニールにより、ｐ型エクステンション注入領域１１１Ａ中のボロンが拡散してｐ型エクステンション領域１１１ａが形成され、ｎ型ポケット注入領域１１２Ａ中のヒ素が拡散してｐ型エクステンション領域１１１ａと接するｎ型ポケット領域１１２ａが形成される。また、ｐ型ソース／ドレイン注入領域１１４Ａはｐ型ソース／ドレイン領域１１４ａとなる。なお、ｐ型エクステンション領域１１１ａとｎ型ポケット領域１１２ａとの接合部の第２の半導体層１０４の上面からの深さは約２０ｎｍとなる。
【００６８】
本工程では、Ｇｅ濃度が高い第１の半導体層１０３によってボロンの拡散が抑制されるため、ｐ型エクステンション領域１１１ａとｎ型ポケット領域１１２ａとの接合部の深さは第２の半導体層１０４の膜厚と同程度になる。また、ｎ型ポケット注入領域１１２Ａ中のヒ素は、第２の半導体層１０４によって上方への拡散が抑えられ、主に第１の半導体層１０３中を拡散する。
【００６９】
なお、図２（ｃ）に示すエピタキシャル成長の際に加わる熱と、本工程の熱処理とによってｎウェル領域１００ａやｎ型ポケット注入領域１１２Ａに含まれるｎ型不純物が第１の半導体層１０３のうちゲート電極１１０ａの下方に位置する部分に拡散することで、ｎ型下層ＳｉＧｅ層１０３ａが形成され、ｎ型不純物が第２の半導体層１０４のうちゲート電極１１０ａの下方に位置する部分に拡散することで、ｎ型上層ＳｉＧｅ層１０４ａが形成される。
【００７０】
このように、本実施形態の方法では、半導体基板１００上に下層のＧｅ濃度が高く、上層のＧｅ濃度が低い積層ＳｉＧｅ層を形成する。これにより、活性化アニール中に、ポケット不純物がゲート電極１１０ａの下方領域へと拡散するのが抑制される。また、エクステンション不純物の下層のＳｉＧｅ層（第１の半導体層１０３）への拡散は抑制されるので、ｐ型エクステンション領域１１１ａの接合深さを上層のＳｉＧｅ層（第２の半導体層１０４）の膜厚と同程度まで浅くすることが可能となる。その結果、逆短チャネル特性の発生を抑制しつつ、短チャネル特性の改善が可能となり、ＳｉＧｅチャネルを適用することによるしきい値電圧低減効果を、ゲート長の短いトランジスタにおいても維持することが可能になる。
【００７１】
なお、以上で説明した第１の半導体層１０３や第２の半導体層１０４の形成条件、ｐ型エクステンション注入領域１１１Ａ、ｎ型ポケット注入領域１１２Ａ、ｐ型ソース／ドレイン注入領域１１４Ａを形成する際のイオン注入条件、活性化アニール条件などは一例であって、これらの条件に限定されるものではない。
【００７２】
なお、上記の例では、ｐ型エクステンション注入領域１１１Ａ、ｎ型ポケット注入領域１１２Ａを形成する目的で、それぞれ、ボロン、ヒ素をイオン注入しているが、これらに限らない。ｐ型エクステンション領域１１１ａ形成用の不純物としてボロン以外にもＢＦ２が挙げられる。また、ｎ型ポケット領域１１２ａ形成用の不純物として、リンが挙げられる。
【００７３】
また、上記説明では、保護膜１５０としてシリコン酸化膜を例に挙げているが、ＳｉＧｅ層の堆積を阻害し、容易に除去できる膜であればこれに限らない。例えば、保護膜１５０としてシリコン窒化膜を用いることも可能である。この場合、熱燐酸を用いることで保護膜１５０の除去が可能になる。
【００７４】
また、図２（ｂ）に示す工程では、半導体基板１００のＰ型ＦＥＴ領域をエッチングする方法として、半導体基板１００を高温下ＨＣｌ雰囲気中に暴露する例に挙げているが、これに限らない。例えば、反応性イオンエッチング法を用いて半導体基板１００をエッチングしてもよい。
【００７５】
なお、第２の半導体層１０４の上にシリコン酸化膜を形成する例について説明したが、第２の半導体層１０４上にＣＶＤ法などによりＳｉ層を形成してもよい。Ｓｉ層を形成することで、第２の半導体層１０４上にシリコン酸化膜１０５ａを形成する場合に比べてシリコン酸化膜１０５ａの膜質を向上させることができ、移動度の劣化等を抑制することができる。ただし、Ｓｉ層が厚すぎるとＳｉ層中にチャネルが形成されてしきい値電圧低減効果が減少するため、Ｓｉ層の膜厚は３ｎｍ以下であることが望ましい。
【００７６】
なお、ここではＰ型ＦＥＴの製造方法について説明したが、ＣＭＯＳ構造を形成する場合、図１（ａ）に示すように公知のシリコンチャネルを有するＮ型ＦＥＴをＰ型ＦＥＴと同一基板上に形成することが望ましい。
【００７７】
−ｎ型不純物領域の変形例−
図１（ａ）に示す半導体装置は、ｎ型不純物領域１５２のうちｐ型エクステンション領域１１１ａの下に位置する部分に含まれるｎ型不純物の濃度が、ｎ型不純物領域１５２のうちゲート電極１１０ａの下方に位置する部分に含まれるｎ型不純物の濃度より高い。これに対し、ｎ型不純物領域１５２のうち第１の半導体層１０３内に設けられた部分の不純物濃度がほぼ均一な半導体装置について以下説明する。
【００７８】
図５（ａ）は、図１（ａ）に示す半導体装置の変形例を示す断面図である。同図において、図１に示す半導体装置と同一又は対応する層又は部材には図１と同じ符号を付している。
【００７９】
図５（ａ）に示すように、本変形例に係る半導体装置では、図１（ａ）に示す半導体装置と同様に、半導体基板１００の活性領域１０２ａ上にＳｉＧｅからなる第１の半導体層１０３と、第１の半導体層１０３よりもＧｅ濃度が低いＳｉＧｅからなる第２の半導体層１０４とが設けられている。しかし、ｎ型不純物領域１５２の第２の半導体層１０４及び半導体基板１００への拡がりは図１（ａ）に示す半導体装置よりも小さい。これは、後述のように、ＣＶＤ法を用いたin-situドーピングを行うため、制御性良く不純物を導入できるからである。また、ｎ型不純物領域１５２のうち第１の半導体層１０３内に形成された部分に含まれるｎ型不純物の濃度は熱拡散によるばらつきが多少あるものの、ほぼ均一になっている。特に、ｎ型不純物領域１５２のうち第１の半導体層１０３内であって、且つゲート電極１１０ａの下方に位置する部分の不純物濃度は均一になっている。
【００８０】
第１の半導体層１０３のｎ型不純物濃度は例えば３×１０１８ａｔｏｍｓ／ｃｍ３であり、ｎ型上層ＳｉＧｅ層２０４中のｎ型不純物濃度は、例えば１×１０１７ａｔｏｍｓ／ｃｍ３である。このように、第２の半導体層１０４のうちのゲート電極１１０ａの下方に位置する部分であるｎ型上層ＳｉＧｅ層２０４中のｎ型不純物濃度は第１の半導体層１０３中のｎ型不純物濃度より低くてよい。ｎ型不純物領域１５２（及び第１の半導体層１０３）に含まれるｎ型不純物は例えばヒ素であるが、リンであってもよい。
【００８１】
図５（ｂ）は、本変形例に係る半導体装置と従来の半導体装置におけるゲート長としきい値電圧の関係を示す図である。同図では、（１）図５（ａ）に示す積層ＳｉＧｅ層上にゲート電極を設けた本変形例の半導体装置と、（２）単層ＳｉＧｅ層上にゲート電極を設けた従来の半導体装置と、（３）一般的なＳｉ基板上にゲート電極を設けた従来の半導体装置とについてのシミュレーション結果を示している。
【００８２】
この構成においても、ＳｉＧｅで構成された第２の半導体層１０４内にチャネルが形成されるので、Ｓｉチャネルを有する半導体装置に比べてしきい値電圧を大きく低減できる（図５（ｂ）参照）。また、ｎ型不純物領域１５２のうちｐ型エクステンション領域１１１ａの下に位置する部分は、図１（ａ）に示すｎ型ポケット領域１１２ａと同様に、ゲート長の短縮に伴うしきい値電圧の急激な低下やソース−ドレイン間のリーク電流の発生などの短チャネル効果を効果的に抑えることができる。このことは、図５（ｂ）で、ゲート長Ｌｇが所定値以上であれば、広いゲート長範囲でしきい値電圧の変動が従来の半導体装置よりも非常に小さくなっていることからも分かる。
【００８３】
また、第２の半導体層１０４のＧｅ濃度は第１の半導体層１０３のＧｅ濃度より低くなっているため、ｎ型不純物の第２の半導体層１０４内への拡散量は少なくなっており、図１（ａ）に示す半導体装置と同様に逆短チャネル特性は改善されている（図５（ｂ）参照）。さらに、ｐ型不純物の第１の半導体層１０３への拡散量も比較的少なくなっているので、ｐ型エクステンション領域１１１ａとｎ型不純物領域１５２との接合部の深さを従来の半導体装置に比べて浅くすることができる。
【００８４】
なお、本変形例に係る半導体装置において、ここで説明した以外の構成は図１（ａ）に示す半導体装置と実質的に同じである。例えば、ゲート絶縁膜１０７ａは膜厚が１ｎｍのシリコン酸化膜１０５ａと膜厚が２ｎｍの高誘電率絶縁膜１０６ａとで構成され、ゲート電極１１０ａはＴｉＮからなり、膜厚が１０ｎｍの下部ゲート電極１０８ａと、ポリシリコンからなり、膜厚が１００ｎｍの上部ゲート電極１０９ａとで構成されている。
【００８５】
ゲート長方向のゲート電極１１０ａの幅は４０ｎｍであり、ゲート電極１１０ａの側面上に設けられたサイドウォールスペーサ１１３ａの幅は４０ｎｍである。また、第１の半導体層１０３中のＧｅ濃度は５０％であり、第２の半導体層１０４中のＧｅ濃度は２５％である。
【００８６】
第１の半導体層１０３の膜厚は例えば１０ｎｍであり、第２の半導体層１０４の膜厚は例えば２０ｎｍである。ｐ型エクステンション領域１１１ａとｎ型不純物領域１５２との接合部の深さは、第２の半導体層１０４の上面から２０ｎｍであり、第２の半導体層１０４の膜厚と同程度となっている。
【００８７】
−変形例に係る半導体装置の製造方法−
図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法を模式的に示す断面図である。
【００８８】
まず、図２（ａ）に示す工程と同様の工程により、シリコンなどからなるｎ型の半導体基板１００にｎウェル領域１００ａを形成した後、素子分離領域（図示せず）を形成することで、活性領域１０２ａを形成する。
【００８９】
次に、図６（ａ）に示すように、半導体基板１００の活性領域１０２ａ上にヒ素が例えば３×１０１８ａｔｏｍｓ／ｃｍ３の濃度で添加され、ＳｉＧｅからなり、膜厚が１０ｎｍの第１の半導体層１０３と、ノンドープのＳｉＧｅからなり、膜厚が２０ｎｍの第２の半導体層１０４とを順次エピタキシャル成長させる。第１の半導体層１０３中のＧｅ濃度は例えば５０％とし、第２の半導体層１０４中のＧｅ濃度は２５％とする。第１の半導体層１０３及び第２の半導体層１０４のエピタキシャル成長は例えばＣＶＤ法によって行う。
【００９０】
シリコン系の原料ガスとして、例えばモノシラン（ＳｉＨ４）を用いる。また、ゲルマニウム系の原料ガスとしては、例えばモノゲルマン（ＧｅＨ４）を用いる。それらの混合ガスを用い、水素、あるいは窒素ガス雰囲気中５５０℃の条件下でＳｉＧｅ層を堆積する。また、Ｇｅ濃度の制御は、堆積中のゲルマニウム系の原料ガスの流量を制御することで調整する。ゲルマニウム系の原料ガスの流量を増大させることで、より高濃度にＧｅを含有するＳｉＧｅ層が形成される。
【００９１】
また、第１の半導体層１０３へのｎ型不純物導入は、当該ＣＶＤ法を用いたin-situドーピングにより行われる。具体的には、第１の半導体層１０３を構成するＳｉＧｅ層の堆積時にモノシラン、モノゲルマンに加え、アルシン（ＡｓＨ３）をドーピングガスとして添加することで、ヒ素を第１の半導体層１０３中にドーピングする。
【００９２】
次に、図６（ｂ）に示すように、ゲート絶縁膜１０７ａ及びゲート電極１１０ａを形成する。
【００９３】
具体的には、第２の半導体層１０４の表面をオゾンで酸化させて膜厚が１ｎｍのシリコン酸化膜を形成し、シリコン酸化膜上に膜厚が２ｎｍのハフニウム酸化物等で構成された高誘電率絶縁膜を形成する。続いて、高誘電率絶縁膜上に膜厚が１０ｎｍのＴｉＮ膜を形成し、その上に、膜厚が１００ｎｍのポリシリコン膜を形成する。
【００９４】
その後、レジストパターニング、ドライエッチングを行うことで、シリコン酸化膜１０５ａ及び高誘電率絶縁膜１０６ａで構成されたゲート絶縁膜１０７ａと、下部ゲート電極１０８ａ及び上部ゲート電極１０９ａで構成されたゲート電極１１０ａとを形成する。ゲート電極１１０ａのゲート寸法（ゲート長）は例えば４０ｎｍとする。
【００９５】
次に、図６（ｃ）に示すように、ゲート電極１１０ａをマスクとして、第２の半導体層１０４中にボロンを注入することでｐ型エクステンション注入領域１１１Ａを形成する。本工程において、ボロンのイオン注入は、加速エネルギー０．５ｋｅＶ、ドーズ量５×１０１４ａｔｏｍｓ／ｃｍ２、チルト角０度の条件下（注入深さＲｐ＝４ｎｍ）で行う。これにより、ｐ型エクステンション注入領域は上層部の第２の半導体層１０４中に主に形成される。
【００９６】
次いで、図７（ａ）に示すように、基板（作製中の半導体装置）上に膜厚が４０ｎｍ程度のシリコン窒化膜を形成した後、ドライエッチングによって全面エッチバックをすることで、ゲート電極の側面上に幅４０ｎｍのシリコン窒化膜からなるサイドウォールスペーサ１１３ａを形成する。
【００９７】
次に、図７（ｂ）に示すように、ゲート電極１１０ａ及びサイドウォールスペーサ１１３ａをマスクとしてｐ型不純物を活性領域１０２ａに注入することで、ｐ型ソース／ドレイン注入領域１１４Ａを形成する。注入用の不純物としてボロンを用い、加速エネルギー１．５ｋｅＶ、ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２の条件下でイオン注入を行うことで、第１の半導体層１０３、第２の半導体層１０４及び半導体基板１００の上部にｐ型ソース／ドレイン注入領域１１４Ａを形成する。
【００９８】
次に、図７（ｃ）に示すように、１０００℃、０秒の条件下でスパイクアニールを行うことで、イオン注入により導入された不純物を活性化させる。このアニールにより、ｐ型エクステンション注入領域１１１Ａ中のボロンが拡散してｐ型エクステンション領域１１１ａが形成される。また、ｐ型ソース／ドレイン注入領域１１４Ａはｐ型ソース／ドレイン領域１１４ａとなる。第１の半導体層１０３に含まれるｎ型不純物が周囲に拡散することで、ｎ型不純物領域１５２が形成される。なお、ｐ型エクステンション領域１１１ａとｎ型不純物領域１５２との接合部の第２の半導体層１０４の上面からの深さは第２の半導体層１０４の膜厚と同程度（例えば約２０ｎｍ）となる。これは、第１の半導体層１０３中のＧｅの濃度が高いので、ボロンの第１の半導体層１０３への拡散が抑制されるからである。
【００９９】
また、本工程の熱処理によって第２の半導体層１０４のうちゲート電極１１０ａの直下に位置する部分には、第１の半導体層１０３からｎ型不純物が拡散し、ｎ型上層ＳｉＧｅ層２０４が形成される。
【０１００】
以上の方法によれば、図６（ａ）に示す工程で、ＳｉＧｅ層のうち、第１の半導体層１０３にのみin-situドーピングによって均一な濃度でｎ型不純物が導入されるため、注入ばらつきや結晶欠陥の発生がほとんど生じない。そのため、第２の半導体層１０４の上面部へのｎ型不純物の拡散が抑えられ、逆短チャネル効果の発生が効果的に防がれている。そのため、ポケット領域として機能するｎ型不純物領域１５２を、図１（ａ）に示す半導体装置に比べて、第２の半導体層１０４の上面からさらに遠ざけることが可能になる。
【０１０１】
なお、ｎ型不純物をイオン注入により導入する方法では、ターゲットとなる注入深さ（Ｒｐ）に対して深さばらつき（ΔＲｐ）を有し、さらに、イオン注入時のダメージにより半導体基板１００中に欠陥を発生させる場合がある。これに対し、本変形例に係る方法では、ｎ型ポケット領域として機能するｎ型不純物領域１５２の形成位置のばらつきを抑えることができる。
【０１０２】
また、上述のように、ｐ型エクステンション領域１１１ａとｎ型不純物領域１５２との接合部の深さを浅くすることができるので、短チャネル特性も大きく改善される。このため、ＳｉＧｅ層にチャネルを形成させることによるしきい値電圧低減効果を、ゲート長が短縮されたトランジスタにおいても維持することが可能になる。
【０１０３】
なお、各層の膜厚や第１の半導体層１０３、第２の半導体層１０４中のＧｅ濃度、ｎ型不純物濃度などは上述の例に限定されず、設定したいしきい値電圧や短チャネル特性の劣化の度合に合わせて任意に選択することができる。
【０１０４】
また、以上の方法によれば、図６（ａ）に示す工程で、in-situドーピングによって第１の半導体層１０３中にｎ型不純物が導入されるので、イオン注入によってｎ型不純物を導入する場合に比べてｎ型不純物領域１５２の位置及び濃度を精度良く制御することが可能になる。その結果、図１（ａ）に示す半導体装置に比べてより高精度に短チャネル特性が改善されうる。
【０１０５】
また、第２の半導体層１０４の膜厚をｐ型エクステンション領域１１１ａのｎ型不純物領域１５２との接合部の深さと同程度にし、第１の半導体層１０３中へのエクステンション不純物の拡散を抑制することで、短チャネル特性の更なる改善が可能になる。
【０１０６】
第１の半導体層１０３中のＧｅ濃度は０％を越え、且つ１００％以下であればよく、第２の半導体層１０４中のＧｅ濃度は第１の半導体層１０３のＧｅ濃度より小さければ、０％以上で且つ１００％未満であってよい。ただし、しきい値電圧低減の観点から、第２の半導体層１０４のＧｅ濃度は１０％以上であることが好ましい。また、ゲート電極１１０ａの下方領域へのｎ型不純物の拡散抑制や、ｐ型エクステンション領域１１１ａのｎ型不純物領域１５２との接合位置を浅くする観点から、第１の半導体層１０３中のＧｅ濃度は第２の半導体層１０４中のＧｅ濃度よりも１０％以上高いことが望ましい。また、第１の半導体層１０３の膜厚は、ｎ型不純物領域１５２による短チャネル特性の抑制効果を保つため、５ｎｍ以上２０ｎｍ以下の範囲とすることが望ましい。
【０１０７】
また、上述の例では、ｐ型エクステンション領域１１１ａを第２の半導体層１０４内に形成しているが、ｐ型エクステンション領域１１１ａの形成位置の不純物濃度のピーク位置はこれに限られない。例えば、ｐ型エクステンション領域１１１ａが第２の半導体層１０４内だけでなく、第１の半導体層１０３内に形成されていてもよい。
【０１０８】
また、上述の方法では、短チャネル効果抑制用のｎ型不純物が第１の半導体層１０３内でほぼ均一に含まれている例を説明したが、ｎ型不純物のin-situドーピングとイオン注入とを組み合わせて行ってもよい。この場合、図６（ｃ）に示すｐ型エクステンション注入領域１１１Ａの形成前後にｎ型不純物のイオン注入を行えばよい。これにより、ｎ型不純物領域１５２またはｎ型ポケット領域の位置や不純物濃度の設定の自由が増し、不純物の分布等を最適化することが容易に可能となる。
【０１０９】
また、上述の例では、第２の半導体層１０４上にシリコン酸化膜１０５ａが形成されているが、第２の半導体層１０４上に例えばエピタキシャル成長させた薄いＳｉ層を形成した後、当該Ｓｉ層の上にシリコン酸化膜を形成してもよい。Ｓｉ層を形成することにより、シリコン酸化膜１０５ａの膜質を向上させることができ、移動度劣化などのＰ型ＦＥＴの特性劣化を抑制することが可能となる。ただし、Ｓｉ層を厚くし過ぎるとＳｉＧｅで構成された第２の半導体層だけでなくＳｉ層中にもチャネルが形成され、しきい値電圧低減効果が減少する。このため、Ｓｉ層の膜厚は０ｎｍを越え、且つ３ｎｍ以下であることが望ましい。
【０１１０】
また、第１の半導体層１０３、第２の半導体層１０４の歪状態については特に限定しないが、しきい値電圧を効果的に低減させるため、両層には適切な歪が印加されていることが望ましい。
【０１１１】
また、シリコン酸化膜１０５ａ、高誘電率絶縁膜１０６ａ、下部ゲート電極１０８ａ、上部ゲート電極１０９ａ、サイドウォールスペーサ１１３ａ等の構成材料、膜厚は上記で説明した内容に限定されない。これらの部材の構成は、本実施形態の構成によって得られる効果には影響を与えない。
【０１１２】
なお、上記では、Ｐ型ＦＥＴについて説明を行っているが、ＣＭＯＳ構造を形成する場合は、図１（ａ）に示す半導体装置と同様、チャネル領域がＳｉで構成されたＮ型ＦＥＴをＰ型ＦＥＴと同一の半導体基板上に設けることが望ましい。この場合、図２（ａ）〜（ｃ）に示す工程によりＳｉＧｅで構成された第１の半導体層１０３及び第２の半導体層１０４をＰ型ＦＥＴ領域上に選択的に形成すればよい。
【０１１３】
なお、以上で説明した第１の半導体層１０３や第２の半導体層１０４の形成条件、ｐ型エクステンション注入領域１１１Ａ、ｐ型ソース／ドレイン注入領域１１４Ａを形成する際のイオン注入条件、活性化アニール条件などは一例であって、これらの条件に限定されるものではない。
【０１１４】
なお、上記説明では、ｐ型エクステンション領域１１１ａを形成するために、ボロンをイオン注入しているが、これ以外のイオンを注入してもよい。ボロンに代えて例えばＢＦ２を注入してもよい。また、第１の半導体層１０３を形成する際にはアルシンをドーピングガスとして用いているが、これに限らずフォスフィン（ＰＨ３）を用いてもよい。
【産業上の利用可能性】
【０１１５】
以上、説明を行ったように、上述の実施形態及びその変形例に係る半導体装置は、微細化が進んだＰ型ＦＥＴを含む集積回路などに利用される。
【符号の説明】
【０１１６】
１００ 半導体基板
１００ａ ｎウェル領域
１００ｂ ｐウェル領域
１０１ 素子分離領域
１０２ａ、１０２ｂ 活性領域
１０３ 第１の半導体層
１０３ａ ｎ型下層ＳｉＧｅ層
１０４ 第２の半導体層
１０４ａ ｎ型上層ＳｉＧｅ層
１０５、１０５ａ、１０５ｂ シリコン酸化膜
１０６、１０６ａ、１０６ｂ 高誘電率絶縁膜
１０７ａ、１０７ｂ ゲート絶縁膜
１０８ ＴｉＮ膜
１０８ａ、１０８ｂ 下部ゲート電極
１０９ ポリシリコン膜
１０９ａ、１０９ｂ 上部ゲート電極
１１０ａ、１１０ｂ ゲート電極
１１１Ａ ｐ型エクステンション注入領域
１１１ａ ｐ型エクステンション領域
１１１ｂ ｎ型エクステンション領域
１１２Ａ ｎ型ポケット注入領域
１１２ａ ｎ型ポケット領域
１１２ｂ ｐ型ポケット領域
１１３ａ、１１３ｂ サイドウォールスペーサ
１１４Ａ ｐ型ソース／ドレイン注入領域
１１４ａ ｐ型ソース／ドレイン領域
１１４ｂ ｎ型ソース領域／ドレイン領域
１５０ 保護膜
１５１ Ｓｉエッチング
１５２ ｎ型不純物領域
２０４ ｎ型上層ＳｉＧｅ層
【技術分野】
【０００１】
本明細書に開示された技術は、ゲルマニウム（Ｇｅ）を含む半導体で構成されたチャネル領域を有するＰチャネル型電界効果型トランジスタ（P型FET）とその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置のデザインルールの縮小に伴って回路の集積度は飛躍的に向上し、１チップ上に１億個以上の電界効果型トランジスタ（FET）を搭載することも可能となっている。高性能なトランジスタを実現するためには、ゲート長の縮小だけでなく、ゲート絶縁膜の薄膜化も求められている。従来、ゲート絶縁膜としてはシリコン酸化膜、あるいは、その窒化膜であるシリコン酸窒化膜が用いられてきたが、ＥＯＴ（Equivalent Oxide Thickness）が２ｎｍ以下の薄膜領域になると、ゲートリーク電流が増大し、回路の消費電力が増大するという不具合が発生する。
【０００３】
そこで、ゲートリーク電流を低減しつつ、ＥＯＴ薄膜化を実現するために、高誘電率ゲート絶縁膜に関心が寄せられている。例えば、更なるＥＯＴ薄膜化のために、窒化チタンや窒化タンタルなどといったメタル材料を含むゲート電極を、高誘電率ゲート絶縁膜と組み合わせた、高誘電率ゲート絶縁膜／メタルゲート電極構造を有するトランジスタについて、多くの研究開発がなされている。
【０００４】
高誘電率ゲート絶縁膜／メタルゲート電極構造を実現する上での課題の一つに、トランジスタのしきい値電圧制御がある。従来から用いられているシリコン電極では、不純物イオン注入によってゲート電極の仕事関数を調整し、Ｎ型ＦＥＴ、Ｐ型ＦＥＴでそれぞれに適したしきい値電圧を実現している。具体的には、Ｎ型ＦＥＴに対しては、シリコン電極にヒ素やリンなどのｎ型不純物を注入することで仕事関数を低減させ、Ｐ型ＦＥＴに対してはシリコン電極にボロンなどのｐ型不純物を注入することで、仕事関数の増大を図っている。一方、メタル電極に対しては、不純物注入による仕事関数制御ができないため、トランジスタのしきい値電圧制御が大きな課題となっている。
【０００５】
Ｐ型ＦＥＴのしきい値電圧制御、特にしきい値電圧を低減するための対策として、トランジスタのチャネル領域を従来のシリコン（Ｓｉ）に対して、Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）（以下、単に「ＳｉＧｅ」と表記する場合もあり）で形成することが提案されている（非特許文献１参照）。
【０００６】
図８（ａ）は、非特許文献１記載のＰ型ＦＥＴの断面形状を模式的に示す図である。このＰ型ＦＥＴは、半導体基板５００と、半導体基板５００の活性領域５００ａ上に設けられた厚さ５０ｎｍ程度のＳｉＧｅ層５０４ａと、ＳｉＧｅ層５０４ａ上にゲート絶縁膜５０７ａを間に挟んで設けられたゲート電極５１０ａと、ＳｉＧｅ層５０４ａのうちゲート電極５１０ａの両側方に位置する領域にそれぞれ設けられたｐ型のエクステンション領域５１１ａ及びｎ型のポケット不純物領域５１２ａと、活性領域５００ａ及びＳｉＧｅ層５０４ａのうちゲート電極５１０ａの両側方であってゲート電極５１０ａから見てエクステンション領域５１１ａの外側に設けられたｐ型のソース領域／ドレイン領域５１４ａとを備えている。ＳｉＧｅ層５０４ａのうちゲート電極５１０ａの直下領域はｎ型ＳｉＧｅ層５０４となっており、チャネル領域はこのｎ型ＳｉＧｅ層５０４内に形成される。
【０００７】
ゲート絶縁膜５０７ａは下部ゲート絶縁膜５０５ａと上部ゲート絶縁膜５０６ａとで構成され、ゲート電極５１０ａは下部ゲート電極５０８ａと上部ゲート電極５０９ａとで構成されている。
【０００８】
チャネル領域をＳｉＧｅで構成することで、しきい値電圧が低減するメカニズムは以下の通りである。
【０００９】
Ｓｉのバンドギャップは、１．１２ｅＶであるのに対して、Ｇｅのバンドギャップは０．６６ｅＶと小さく、それらの混晶であるＳｉ１−ｘＧｅｘ（０＜ｘ≦１）のバンドギャップはＧｅ組成比ｘに応じて、０．６６ｅＶ〜１．１２ｅＶで連続的に変化する。ＳｉとＧｅの電子親和力はほぼ同じであるため、組成比ｘの変化に伴うＳｉ１−ｘＧｅｘ（０＜ｘ≦１）のバンドギャップの変動は主に、価電子帯のエネルギーの変動に起因する。つまり、Ｓｉ１−ｘＧｅｘ（０＜ｘ≦１）の価電子帯のエネルギーは、Ｓｉの価電子帯のエネルギーに対して高くなる。その結果、ＳｉＧｅでチャネルを構成することで、しきい値電圧を低減することが可能となる。非特許文献１によれば、ｎ型ＳｉＧｅ層５０４の一部にチャネルを形成することで、２５０〜３００ｍＶ程度のしきい値電圧の低減が報告されている。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】H. R. Harris et al., Symp. VLSI Technology, p.154, 2007.
【非特許文献２】Sumitomo & Matsumoto, Journal of The Electrochemical Society, 155 (4), H210-H212 (2008年)
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、チャネルにＳｉＧｅ層を用いる場合、トランジスタのＶｔ ｒｏｌｌ−ｏｆｆ（以下、短チャネル特性と表記する場合もあり）が劣化しやすいという課題が発生する。
【００１２】
図８（ａ）に示す従来の半導体装置では、短チャネル特性すなわちゲート長を短くした場合にしきい値電圧が急激に低下する特性を改善するためにエクステンション領域５１１ａの周囲にｎ型のポケット不純物領域５１２ａが設けられている。
【００１３】
図８（ｂ）は、従来の半導体装置におけるしきい値電圧Ｖｔとゲート長Ｌｇとの関係を示す図である。ここでは、チャネル領域がＳｉで構成されている半導体装置、チャネル領域がＳｉＧｅで構成され、高濃度の不純物を含むポケット不純物領域を備えた半導体装置、及びチャネル領域がＳｉＧｅで構成され、低濃度の不純物を含むポケット不純物領域を備えた半導体装置のそれぞれについてのシミュレーション結果を示している。
【００１４】
図８（ｂ）に示す結果から、チャネル領域がＳｉで構成されている半導体装置では広いゲート長範囲でしきい値電圧がほぼ一定になっているが、低濃度の不純物を含むポケット不純物領域を備えた半導体装置ではゲート長が減少するのに伴ってしきい値電圧が低下し、短チャネル特性が劣化していることが分かった。
【００１５】
本願発明者らが原因を究明したところ、ＳｉＧｅ層中ではＳｉ層中に比べてポケット不純物領域内の不純物の拡散係数が大きく、活性化アニール時にポケット不純物領域内の不純物が拡散し、不純物濃度が低下するために生じたものと考えられた。なお、非特許文献２によれば、Ｇｅ濃度が２５％増大すると、ヒ素（Ａｓ）の拡散係数が１桁増大するとのことである。
【００１６】
ここで、ポケット不純物領域内の不純物濃度を増大させる場合、図８（ｂ）に示すように、ある程度短チャネル特性を改善することができる。しかし、この場合にはポケット不純物領域からゲート電極の下方に拡散する不純物の量が増大するので、ゲート長が短い場合に一旦しきい値電圧が上昇する現象（逆短チャネル特性）が発生してしまう。
【００１７】
特に、ＳｉＧｅ層中では、ポケット不純物領域内の不純物の拡散が増大するため、ゲート電極下部へのポケット不純物の拡散が顕著になり、逆短チャネル特性が強く表れてしまう。
【００１８】
つまり、ポケット不純物濃度の増大により、ゲート寸法の変動に伴うしきい値電圧の変動を低減（短チャネル特性の改善）させることは可能であるが、ショートトランジスタ（すなわち、ゲート長が短いトランジスタ）のしきい値電圧が全体的に上昇するのを抑制しつつ、しきい値電圧の変動を抑えることは容易ではないと考えられる。
【００１９】
本発明の目的は、Ｇｅを含む半導体で構成されるチャネル領域を有するＰ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性を改善することにある。
【課題を解決するための手段】
【００２０】
本発明の一例である半導体装置は、半導体基板上に形成されたＰチャネル型トランジスタを備えた半導体装置であって、前記Ｐチャネル型トランジスタは、前記半導体基板上に形成され、ゲルマニウムを含有する第１の半導体層と、前記第１の半導体層上に形成され、前記第１の半導体層よりも低濃度のゲルマニウムを含有する第２の半導体層と、前記第２の半導体層上に第１のゲート絶縁膜を間に挟んで形成された第１のゲート電極と、前記第２の半導体層のうち前記第１のゲート電極の両側方に位置する部分に形成されたｐ型の第１のエクステンション領域と、少なくとも前記第１の半導体層内に設けられ、且つ前記第１のエクステンション領域の下に形成されたｎ型不純物領域とを有している。
【００２１】
上述の構成によれば、第１のエクステンション領域の下にｎ型不純物領域が設けられていることでソース−ドレイン間のリーク電流を低減できる等、短チャネル効果を抑制することができる。また、ＳｉＧｅ層中でのｎ型不純物の拡散係数は、Ｇｅ濃度の増大に伴い増加する。従って、第２の半導体層に含まれるＧｅ濃度を第１の半導体層中のＧｅ濃度よりも低くすることで、ｎ型不純物領域中のｎ型不純物がゲート電極の下方領域に拡散するのを抑えることができるので、ゲート長が短い場合でもしきい値電圧が上昇する等の逆短チャネル効果の発生を抑えることができる。
【００２２】
これに対し、第１のエクステンション領域に含まれるｐ型不純物の拡散係数は、半導体層中のＧｅ濃度が増大するにつれて減少する。そのため、Ｇｅ濃度が第２の半導体層よりも高い第１の半導体層中ではｐ型不純物の拡散が抑えられるので、従来の半導体装置に比べて第１のエクステンション領域とｎ型不純物領域との接合部の深さを浅くすることができる。そのため、短チャネル効果を効果的に抑制することができる。また、ゲート電極の下方にＳｉＧｅからなる第２の半導体層が設けられているので、シリコン基板上にゲート電極を設ける場合に比べてＰ型ＦＥＴのしきい値電圧を下げることができる。
【００２３】
本発明の一例に係る半導体装置の製造方法は、半導体基板上にゲルマニウムを含有する第１の半導体層を形成する工程と、前記第１の半導体層上に前記第１の半導体層よりも低濃度のゲルマニウムを含有する第２の半導体層を形成する工程と、前記第２の半導体層上にゲート絶縁膜を間に挟んでゲート電極を形成する工程と、前記ゲート電極をマスクとして前記第２の半導体層にｐ型不純物イオンを注入しエクステンション注入領域を形成する工程と、前記半導体基板に熱処理を加えることで前記エクステンション注入領域内の不純物を活性化させ、前記第２の半導体層のうち前記ゲート電極の両側方に位置する領域にｐ型のエクステンション領域を形成する工程とを備えている。
【００２４】
この方法によれば、Ｇｅを含む第１の半導体層と、第１の半導体層よりも低濃度のＧｅを含む第２の半導体層を設けることで、ｎ型不純物領域を形成するためのｎ型不純物が製造工程中に第２の半導体層のうちゲート電極の下方に位置する部分に拡散するのを抑えることができる。また、エクステンション注入領域中のｐ型不純物が第１の半導体層中に拡散するのを抑えることで、エクステンション領域のｎ型不純物領域との接合部の深さを浅くすることができ、短チャネル効果が抑制された半導体装置を製造することが可能となる。このため、ゲート長を短くした場合でも、Ｇｅを含む第２の半導体層をチャネルとして用いることによるしきい値電圧低減効果を発揮させることができる。
【発明の効果】
【００２５】
本発明の一例に係る半導体装置によれば、Ｐ型ＦＥＴにおいて、逆短チャネル特性の発生を抑制しつつ、短チャネル特性の改善が可能となるので、Ｇｅを含む半導体層をチャネルとして用いることによるしきい値電圧低減効果を、ゲート長を短くした場合にも維持することが可能になる。
【図面の簡単な説明】
【００２６】
【図１】（ａ）は、本発明の一例である実施形態に係る半導体装置を示す断面図であり、（ｂ）は、当該半導体装置及び従来の半導体装置におけるゲート長としきい値電圧の関係を示す図である。
【図２】（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を模式的に示す断面図である。
【図３】（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を模式的に示す断面図である。
【図４】（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を模式的に示す断面図である。
【図５】（ａ）は、図１（ａ）に示す半導体装置の変形例を示す断面図であり、（ｂ）は、当該変形例に係る半導体装置と従来の半導体装置におけるゲート長としきい値電圧の関係を示す図である。
【図６】（ａ）〜（ｃ）は、図５（ａ）に示す変形例に係る半導体装置の製造方法を模式的に示す断面図である。
【図７】（ａ）〜（ｃ）は、図５（ａ）に示す変形例に係る半導体装置の製造方法を模式的に示す断面図である。
【図８】（ａ）は、非特許文献１記載のＰ型ＦＥＴの断面形状を模式的に示す図であり、（ｂ）は、従来の半導体装置におけるしきい値電圧Ｖｔとゲート長Ｌｇとの関係を示す図である。
【発明を実施するための形態】
【００２７】
図１（ａ）は、本発明の一例である実施形態に係る半導体装置を示す断面図である。
【００２８】
本実施形態の半導体装置は、Ｐ型ＦＥＴ領域とＮ型ＦＥＴ領域とが形成された半導体基板１００と、半導体基板１００のＰ型ＦＥＴ領域に形成されたｎウェル領域１００ａと、ｎウェル領域１００ａのうちの素子分離領域１０１に囲まれた部分である活性領域１０２ａと、半導体基板１００のＮ型ＦＥＴ領域に形成されたｐウェル領域１００ｂと、ｐウェル領域１００ｂのうちの素子分離領域１０１に囲まれた部分である活性領域１０２ｂと、半導体基板１００のＰ型ＦＥＴ領域上（活性領域１０２ａ上）に設けられたＰ型ＦＥＴと、半導体基板１００のＮ型ＦＥＴ領域上（活性領域１０２ｂ上）に設けられたＮ型ＦＥＴとを備えている。ここで、活性領域１０２ａは、半導体基板１００に形成されたｎウェル領域１００ａと、ｎウェル領域１００ａ上に形成されたゲルマニウム（Ｇｅ）を含有する第１の半導体層１０３と、第１の半導体層１０３上に形成され、第１の半導体層１０３よりも低濃度のゲルマニウムを含有する第２の半導体層１０４とを有している。また、活性領域１０２ｂは半導体基板１００に形成されたｐウェル領域１００ｂを有している。
【００２９】
Ｐ型ＦＥＴは、活性領域１０２ａにおける第２の半導体層１０４上にゲート絶縁膜１０７ａを間に挟んで形成されたゲート電極１１０ａと、ゲート電極１１０ａの側面上に形成されたサイドウォールスペーサ１１３ａと、第２の半導体層１０４のうちゲート電極１１０ａの両側方に位置する部分に形成されたｐ型エクステンション領域１１１ａと、少なくとも活性領域１０２ａにおける第１の半導体層１０３内に設けられ、且つｐ型エクステンション領域１１１ａの下に形成されたｎ型不純物領域１５２と、活性領域１０２ａのうちゲート電極１１０ａの両側方であって、ゲート電極１１０ａから見てｐ型エクステンション領域１１１ａの外側に位置する部分に形成されたｐ型ソース／ドレイン領域１１４ａとを有している。
【００３０】
なお、本明細書中で「ソース／ドレイン領域」とは、「ソース領域又はドレイン領域」の意味であり、ゲート電極を挟んで設けられたソース／ドレイン領域の一方がソース領域であれば他方がドレイン領域となり、一方がドレイン領域であれば他方がソース領域となる。ｐ型ソース／ドレイン領域１１４ａのｐ型不純物濃度はｐ型エクステンション領域１１１ａよりも高濃度のｐ型不純物を含んでいる。
【００３１】
第１の半導体層１０３中のＧｅの原子濃度（結晶格子を構成する原子中のＧｅ原子の１００分率）は例えば５０％であり、第２の半導体層１０４中のＧｅの原子濃度は例えば２５％である。以下、本明細書で単に「Ｇｅの濃度」という場合は、Ｇｅの原子濃度を意味するものとする。
【００３２】
ゲート絶縁膜１０７ａは例えば膜厚が１ｎｍのシリコン酸化膜１０５ａと、シリコン酸化膜１０５ａ上に設けられ、膜厚が２ｎｍである高誘電率絶縁膜１０６ａとで構成されている。高誘電率絶縁膜１０６ａは例えばハフニウム（Ｈｆ）酸化物等の高誘電率絶縁体である金属酸化物等で構成されている。ここで、「高誘電率絶縁体」とは、シリコン窒化膜よりも誘電率が高い物質を意味するものとする。
【００３３】
ゲート電極１１０ａは、ゲート絶縁膜１０７ａ上に設けられた金属または導電性の金属化合物からなる下部ゲート電極１０８ａと、下部ゲート電極１０８ａ上に設けられたポリシリコン等からなる上部ゲート電極１０９ａとで構成されている。下部ゲート電極１０８ａは例えば窒化チタン（ＴｉＮ）等で構成されている。下部ゲート電極１０８ａの膜厚は例えば１０ｎｍ程度であり、上部ゲート電極１０９ａの膜厚は例えば１００ｎｍ程度である。ゲート電極１１０ａのゲート長方向の幅は４０ｎｍ程度であり、サイドウォールスペーサ１１３ａの幅は例えば４０ｎｍ程度である。
【００３４】
ｐ型エクステンション領域１１１ａはサイドウォールスペーサ１１３ａの直下に位置するとともに、平面視においてゲート電極１１０ａのゲート長方向の端部と重なっている。
【００３５】
ｎ型不純物領域１５２のうちｐ型エクステンション領域１１１ａの下に位置する部分はｎ型ポケット領域１１２ａとなっている。ｎ型ポケット領域１１２ａは第１の半導体層１０３中でｐ型エクステンション領域１１１ａよりも内側まで拡がっており、且つ第２の半導体層１０４の下部にまで拡がっている。ｎ型不純物領域１５２のうちゲート電極１１０ａの直下方に位置する部分（すなわちｎ型下層ＳｉＧｅ層１０３ａ）は、ｎ型不純物領域１５２のうちｐ型エクステンション領域１１１ａの下で且つ第１の半導体層１０３内に設けられた部分（ｎ型ポケット領域１１２ａ）よりもｎ型不純物濃度が低くなっている。また、ｎ型ポケット領域１１２ａのうち第２の半導体層１０４内に設けられた部分のｎ型不純物濃度は、ｎ型ポケット領域１１２ａのうちｐ型エクステンション領域１１１ａの下で、且つ、第１の半導体層１０３内に設けられた部分のｎ型不純物濃度よりも低くなっている。なお、ｐ型エクステンション領域１１１ａとｎ型ポケット領域１１２ａとの接合界面は、第２の半導体層１０４の上面から例えば深さ２０ｎｍの位置にある。
【００３６】
また、第２の半導体層１０４のうちゲート電極１１０ａの直下に位置する部分は、ｎ型下層ＳｉＧｅ層１０３ａと同程度の濃度でｎ型不純物を含むｎ型上層ＳｉＧｅ層１０４ａとなっており、このｎ型上層ＳｉＧｅ層１０４ａは、Ｐ型ＦＥＴの動作時にはチャネル領域となる。
【００３７】
ｎ型ポケット領域１１２ａのうち第１の半導体層１０３に設けられた部分のｎ型不純物濃度は例えば３×１０１８ａｔｏｍｓ／ｃｍ３であり、ｎ型下層ＳｉＧｅ層１０３ａ及びｎ型上層ＳｉＧｅ層１０４ａのｎ型不純物濃度は例えば１×１０１７ａｔｏｍｓ／ｃｍ３である。なお、ｎ型ポケット領域１１２ａのうち第１の半導体層１０３内で且つｐ型エクステンション領域１１１ａの下に位置する部分には、ｎ型不純物の濃度ピークがある。
【００３８】
一方、半導体基板１００のＮ型ＦＥＴ領域における活性領域１０２ｂにはＳｉＧｅ層等のＧｅを含む半導体層は設けられていない。
【００３９】
Ｎ型ＦＥＴは、活性領域１０２ｂ上にゲート絶縁膜１０７ｂを間に挟んで形成されたゲート電極１１０ｂと、ゲート電極１１０ｂの側面上に形成されたサイドウォールスペーサ１１３ｂと、活性領域１０２ｂ（半導体基板１００）のうちゲート電極１１０ｂの両側方に位置する部分に形成されたｎ型エクステンション領域１１１ｂと、活性領域１０２ｂのうちｎ型エクステンション領域１１１ｂの下に位置する部分に形成されたｐ型ポケット領域１１２ｂと、活性領域１０２ｂのうちゲート電極１１０ｂの両側方であって、ゲート電極１１０ｂから見てｎ型エクステンション領域１１１ｂの外側に位置する部分に形成されたｎ型ソース領域／ドレイン領域１１４ｂとを有している。
【００４０】
図１（ａ）に示す例では活性領域１０２ｂのうちゲート電極１１０ｂの直下部分がチャネル領域となる。
【００４１】
ゲート絶縁膜１０７ｂはシリコン酸化膜１０５ｂと、シリコン酸化膜１０５ｂ上に設けられ、金属酸化物等からなる高誘電率絶縁膜１０６ｂとで構成されている。
【００４２】
ゲート電極１１０ｂは、ゲート絶縁膜１０７ｂ上に設けられた金属または導電性の金属化合物からなる下部ゲート電極１０８ｂと、下部ゲート電極１０８ｂ上に設けられたポリシリコン等からなる上部ゲート電極１０９ｂとで構成されている。下部ゲート電極１０８ｂは例えばＴｉＮ等で構成されている。
【００４３】
図１（ｂ）は、本実施形態の半導体装置と従来の半導体装置におけるゲート長としきい値電圧の関係を示す図である。同図では、（１）図１（ａ）に示す積層ＳｉＧｅ層上にゲート電極を設けた本実施形態の半導体装置と、（２）単層ＳｉＧｅ層上にゲート電極を設けた従来の半導体装置と、（３）一般的なＳｉ基板上にゲート電極を設けた従来の半導体装置とについてのシミュレーション結果を示している。
【００４４】
本実施形態の半導体装置では、ＳｉＧｅで構成されたチャネル領域を備えているので、図１（ｂ）に示すように、同じゲート長（Ｌｇ）で比べた場合のしきい値電圧が大きく低減されている。このため、半導体装置のオン電流を向上させることができる。
【００４５】
また、Ｐ型ＦＥＴにｎ型ポケット領域１１２ａを設けているので、ソース−ドレイン間のリーク電流は効果的に低減されている。特に、ｐ型不純物（例えばボロン）はＳｉＧｅ層中のＧｅ濃度が高い方が拡散しにくくなっている。本実施形態のＰ型ＦＥＴではｐ型エクステンション領域１１１ａに含まれるｐ型不純物の拡散がＧｅ濃度の高い第１の半導体層１０３中では抑制されるので、ｐ型エクステンション領域１１１ａとｎ型ポケット領域１１２ａとのＰＮ接合位置を浅くすることができる。このため、Ｐ型ＦＥＴにおける短チャネル特性は従来の単層ＳｉＧｅ層を有する半導体装置に比べて大きく改善されている。
【００４６】
また、ＳｉＧｅ層におけるｎ型不純物の拡散係数は、ＳｉＧｅ層中のＧｅ濃度が増加するほど大きくなる。ここで、本実施形態の半導体装置では、積層ＳｉＧｅ層を有し、チャネル領域を含む第２の半導体層１０４のＧｅ濃度が第１の半導体層１０３のＧｅ濃度よりも低くなっているので、ｎ型ポケット領域１１２ａを形成するために注入した砒素（Ａｓ）やリン（Ｐ）などの不純物が熱処理の際にチャネル領域に拡散しにくくなっている。このため、図１（ｂ）の線（１）に示すように、従来の単層ＳｉＧｅ層を有する半導体装置（線（２））に比べ、広いゲート長の範囲でしきい値電圧の変動が小さくなっている。
【００４７】
このように、本実施形態の半導体装置では、ｎ型ポケット領域１１２ａを主にＧｅ濃度の高い第１の半導体層１０３内に形成することによってＰ型ＦＥＴにおける短チャネル効果の発生を抑えつつ、ゲート長が短い範囲でもしきい値電圧の変動を小さくすることができる。このため、本実施形態の半導体装置では、多数のＰ型ＦＥＴを設けた場合に、ゲート長のばらつきが生じてもしきい値電圧のばらつきが生じにくくなっており、しきい値電圧の制御が容易となっている。また、Ｐ型ＦＥＴにＳｉＧｅチャネルを用いたことによるしきい値電圧低減効果を、ゲート長が小さいＰ型ＦＥＴにおいても維持することが可能となっている。
【００４８】
なお、各層の膜厚や第１の半導体層１０３、第２の半導体層１０４中のＧｅ濃度などは上述の例に限定されず、設定したいしきい値電圧や短チャネル特性の劣化の度合に合わせて任意に選択することができる。
【００４９】
例えば、第１の半導体層１０３中のＧｅ濃度は０％を越え、且つ１００％以下であればよく、第２の半導体層１０４中のＧｅ濃度は第１の半導体層１０３のＧｅ濃度より小さければ、０％以上で且つ１００％未満であってよい。ただし、しきい値電圧低減の観点から、第２の半導体層１０４のＧｅ濃度は１０％以上であることが好ましい。また、ゲート電極１１０ａの下方領域へのポケット不純物（ｎ型ポケット領域１１２ａを形成するために注入された不純物）の拡散抑制や、ｐ型エクステンション領域１１１ａのｎ型ポケット領域１１２ａとの接合位置を浅くする観点から、第１の半導体層１０３中のＧｅ濃度は第２の半導体層１０４中のＧｅ濃度よりも１０％以上高いことが望ましい。また、第１の半導体層１０３の膜厚は、ポケット不純物による短チャネル特性の抑制効果を保つため、５ｎｍ以上２０ｎｍ以下の範囲とすることが望ましい。
【００５０】
また、上述の例では、ｐ型エクステンション領域１１１ａを第２の半導体層１０４内に形成し、ｎ型ポケット領域１１２ａの不純物濃度のピークを第１の半導体層１０３内に形成するが、ｐ型エクステンション領域１１１ａの形成位置及びｎ型ポケット領域１１２ａの不純物濃度のピーク位置はこれに限られない。例えば、ｐ型エクステンション領域１１１ａが第２の半導体層１０４内だけでなく、第１の半導体層１０３内にも形成されていてもよいし、ｎ型ポケット領域１１２ａの不純物濃度のピーク位置が第２の半導体層１０４内にあってもよい。後者の場合においても、従来の半導体装置に比べてポケット領域形成用のｎ型不純物はゲート電極１１０ａの下方領域へと拡散しにくくなるため、逆短チャネル効果は抑えられる。
【００５１】
なお、ｎ型ポケット領域１１２ａに導入されているｎ型不純物は、ヒ素又はリン、あるいはこの両方であってよい。ｐ型エクステンション領域１１１ａ、ｐ型ソース／ドレイン領域１１４ａに含まれるｐ型不純物は例えばボロンであってよい。
【００５２】
また、上述の例では、第２の半導体層１０４上にシリコン酸化膜１０５ａが形成されているが、第２の半導体層１０４上に例えばエピタキシャル成長させた薄いＳｉ層を形成した後、当該Ｓｉ層の上部を酸化することでシリコン酸化膜１０５ａを形成してもよい。Ｓｉ層を形成することにより、シリコン酸化膜１０５ａの膜質を向上させることができ、移動度劣化などのＰ型ＦＥＴの特性劣化を抑制することが可能となる。ただし、Ｓｉ層を厚くし過ぎるとＳｉＧｅで構成された第２の半導体層だけでなくＳｉ層中にもチャネルが形成され、しきい値電圧低減効果が減少する。このため、Ｓｉ層の膜厚は０ｎｍを越え、且つ３ｎｍ以下であることが望ましい。
【００５３】
また、第１の半導体層１０３、第２の半導体層１０４の歪状態については特に限定しないが、しきい値電圧を効果的に低減させるため、両層には適切な歪が印加されていることが望ましい。このような歪みは種々の方法で印加することができるが、例えば第１の半導体層１０３及び第２の半導体層１０４をシリコンからなる半導体基板１上にエピタキシャル成長させることでＳｉＧｅ層の格子を歪ませることができる。
【００５４】
また、シリコン酸化膜１０５ａ、高誘電率絶縁膜１０６ａ、下部ゲート電極１０８ａ、上部ゲート電極１０９ａ、サイドウォールスペーサ１１３ａ等の構成材料、膜厚は上記で説明した内容に限定されない。これらの部材の構成は、本実施形態の構成によって得られる効果には影響を与えない。
【００５５】
−本実施形態に係る半導体装置の製造方法−
図２（ａ）〜（ｃ）、図３（ａ）〜（ｃ）、及び図４（ａ）〜（ｃ）は、図１に示す半導体装置の製造方法を模式的に示す断面図である。図２（ａ）〜（ｃ）では理解しやすいようにＣＭＯＳ構造を形成する際のＰ型ＦＥＴ領域とＮ型ＦＥＴ領域の両方を示すが、図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）はＰ型ＦＥＴ領域のみを示す。
【００５６】
まず、図２（ａ）に示すように、シリコン等からなり、リンやヒ素などのｎ型不純物を含む半導体基板１００にｎウェル領域１００ａ、ｐウェル領域１００ｂを形成した後、ＳＴＩ（Shallow Trench Isolation）法などにより素子分離領域１０１を形成することで、活性領域１０２ａ、１０２ｂを形成する。
【００５７】
次いで、半導体基板１００上の全面に保護膜１５０を形成する。保護膜１５０としては、例えば厚さ１０ｎｍ程度のシリコン酸化膜が用いられる。続いて、公知のリソグラフィ及びフッ酸等によるエッチングにより、保護膜１５０のＰ型ＦＥＴ領域上部分に開口を設ける。この保護膜１５０はＳｉＧｅ層の成長を阻害する目的で形成される。
【００５８】
次に、図２（ｂ）に示すように、保護膜１５０をマスクとしてＳｉエッチング１５１を行い、後に形成するＳｉＧｅ層の厚み分（例えば３０ｎｍ）程度半導体基板１００を薄くする。具体的には、塩化水素（ＨＣｌ）雰囲気中８５０度で半導体基板１００を熱処理することで、露出しているＰ型ＦＥＴ領域をエッチングする。
【００５９】
次に、図２（ｃ）に示すように、半導体基板１００（活性領域１０２ａ）のＰ型ＦＥＴ領域上にＧｅ濃度が５０％でノンドープのＳｉＧｅからなる第１の半導体層１０３と、Ｇｅ濃度が２５％でノンドープの第２の半導体層１０４とを形成する。第１の半導体層１０３の膜厚は例えば１０ｎｍとし、第２の半導体層１０４の膜厚は例えば２０ｎｍとする。ここで、第１の半導体層１０３及び第２の半導体層１０４を構成するＳｉＧｅ層はＣＶＤ（Chemical Vapor Deposition）法などによってエピタキシャル成長される。
【００６０】
ＳｉＧｅ層を形成する際には、シリコン系の原料ガスとして、例えばモノシラン（ＳｉＨ４）を用いる。また、ゲルマニウム系の原料ガスとしては、例えばモノゲルマン（ＧｅＨ４）を用いる。それらの混合ガスを用い、水素、あるいは窒素ガス雰囲気中５５０℃の条件下でＳｉＧｅ層を堆積する。また、Ｇｅ濃度の制御は、堆積中のゲルマニウム系の原料ガスの流量を制御することで調整する。ゲルマニウム系の原料ガスの流量を増大させることで、より高濃度にＧｅを含有するＳｉＧｅ層が形成される。
【００６１】
次に、図３（ａ）に示すように、フッ酸処理により保護膜１５０（図示せず）を除去した後、第２の半導体層１０４の表面をオゾンで酸化させて膜厚が１ｎｍのシリコン酸化膜１０５を形成し、シリコン酸化膜１０５上に膜厚が２ｎｍのハフニウム酸化物等で構成された高誘電率絶縁膜１０６を形成する。続いて、高誘電率絶縁膜１０６上に膜厚が１０ｎｍのＴｉＮ膜１０８を形成し、その上に、膜厚が１００ｎｍのポリシリコン膜１０９を形成する。
【００６２】
その後、図３（ｂ）に示すように、レジストパターニング、ドライエッチングを行うことで、シリコン酸化膜１０５ａ及び高誘電率絶縁膜１０６ａで構成されたゲート絶縁膜１０７ａと、下部ゲート電極１０８ａ及び上部ゲート電極１０９ａで構成されたゲート電極１１０ａとを形成する。ゲート電極１１０ａのゲート寸法（ゲート長）は例えば４０ｎｍとする。
【００６３】
次に、図３（ｃ）に示すように、ゲート電極１１０ａをマスクとして、第２の半導体層１０４中にボロンを注入することでｐ型エクステンション注入領域１１１Ａを形成する。また、ゲート電極１１０ａをマスクとして第１の半導体層１０３中にヒ素を注入することでｎ型ポケット注入領域１１２Ａを形成する。ｐ型エクステンション注入領域１１１Ａの形成とｎ型ポケット注入領域１１２Ａの形成はどちらを先に行ってもよい。
【００６４】
本工程において、ボロンのイオン注入は、加速エネルギー０．５ｋｅＶ、ドーズ量５×１０１４ａｔｏｍｓ／ｃｍ２、チルト角０度の条件下（注入深さＲｐ＝４ｎｍ）で行う。また、ヒ素のイオン注入は、加速エネルギー２５ｋｅＶ、ドーズ量３×１０１３ａｔｏｍｓ／ｃｍ２、チルト角１５度、４回転の条件下（注入深さＲｐ＝２５ｎｍ）で行う。
【００６５】
次いで、図４（ａ）に示すように、基板（作製中の半導体装置）上に膜厚が４０ｎｍ程度のシリコン窒化膜を形成した後、ドライエッチングによって全面エッチバックをすることで、ゲート電極の側面上に幅４０ｎｍのシリコン窒化膜からなるサイドウォールスペーサ１１３ａを形成する。
【００６６】
次に、図４（ｂ）に示すように、ゲート電極１１０ａ及びサイドウォールスペーサ１１３ａをマスクとしてｐ型不純物を活性領域１０２ａに注入することで、ｐ型ソース／ドレイン注入領域１１４Ａを形成する。注入用の不純物としてボロンを用い、加速エネルギー１．５ｋｅＶ、ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２の条件下でイオン注入を行うことで、第１の半導体層１０３、第２の半導体層１０４及び半導体基板１００の上部にｐ型ソース／ドレイン注入領域１１４Ａを形成する。
【００６７】
次に、図４（ｃ）に示すように、１０００℃、０秒の条件下でスパイクアニールを行うことで、イオン注入により導入された不純物を活性化させる。このアニールにより、ｐ型エクステンション注入領域１１１Ａ中のボロンが拡散してｐ型エクステンション領域１１１ａが形成され、ｎ型ポケット注入領域１１２Ａ中のヒ素が拡散してｐ型エクステンション領域１１１ａと接するｎ型ポケット領域１１２ａが形成される。また、ｐ型ソース／ドレイン注入領域１１４Ａはｐ型ソース／ドレイン領域１１４ａとなる。なお、ｐ型エクステンション領域１１１ａとｎ型ポケット領域１１２ａとの接合部の第２の半導体層１０４の上面からの深さは約２０ｎｍとなる。
【００６８】
本工程では、Ｇｅ濃度が高い第１の半導体層１０３によってボロンの拡散が抑制されるため、ｐ型エクステンション領域１１１ａとｎ型ポケット領域１１２ａとの接合部の深さは第２の半導体層１０４の膜厚と同程度になる。また、ｎ型ポケット注入領域１１２Ａ中のヒ素は、第２の半導体層１０４によって上方への拡散が抑えられ、主に第１の半導体層１０３中を拡散する。
【００６９】
なお、図２（ｃ）に示すエピタキシャル成長の際に加わる熱と、本工程の熱処理とによってｎウェル領域１００ａやｎ型ポケット注入領域１１２Ａに含まれるｎ型不純物が第１の半導体層１０３のうちゲート電極１１０ａの下方に位置する部分に拡散することで、ｎ型下層ＳｉＧｅ層１０３ａが形成され、ｎ型不純物が第２の半導体層１０４のうちゲート電極１１０ａの下方に位置する部分に拡散することで、ｎ型上層ＳｉＧｅ層１０４ａが形成される。
【００７０】
このように、本実施形態の方法では、半導体基板１００上に下層のＧｅ濃度が高く、上層のＧｅ濃度が低い積層ＳｉＧｅ層を形成する。これにより、活性化アニール中に、ポケット不純物がゲート電極１１０ａの下方領域へと拡散するのが抑制される。また、エクステンション不純物の下層のＳｉＧｅ層（第１の半導体層１０３）への拡散は抑制されるので、ｐ型エクステンション領域１１１ａの接合深さを上層のＳｉＧｅ層（第２の半導体層１０４）の膜厚と同程度まで浅くすることが可能となる。その結果、逆短チャネル特性の発生を抑制しつつ、短チャネル特性の改善が可能となり、ＳｉＧｅチャネルを適用することによるしきい値電圧低減効果を、ゲート長の短いトランジスタにおいても維持することが可能になる。
【００７１】
なお、以上で説明した第１の半導体層１０３や第２の半導体層１０４の形成条件、ｐ型エクステンション注入領域１１１Ａ、ｎ型ポケット注入領域１１２Ａ、ｐ型ソース／ドレイン注入領域１１４Ａを形成する際のイオン注入条件、活性化アニール条件などは一例であって、これらの条件に限定されるものではない。
【００７２】
なお、上記の例では、ｐ型エクステンション注入領域１１１Ａ、ｎ型ポケット注入領域１１２Ａを形成する目的で、それぞれ、ボロン、ヒ素をイオン注入しているが、これらに限らない。ｐ型エクステンション領域１１１ａ形成用の不純物としてボロン以外にもＢＦ２が挙げられる。また、ｎ型ポケット領域１１２ａ形成用の不純物として、リンが挙げられる。
【００７３】
また、上記説明では、保護膜１５０としてシリコン酸化膜を例に挙げているが、ＳｉＧｅ層の堆積を阻害し、容易に除去できる膜であればこれに限らない。例えば、保護膜１５０としてシリコン窒化膜を用いることも可能である。この場合、熱燐酸を用いることで保護膜１５０の除去が可能になる。
【００７４】
また、図２（ｂ）に示す工程では、半導体基板１００のＰ型ＦＥＴ領域をエッチングする方法として、半導体基板１００を高温下ＨＣｌ雰囲気中に暴露する例に挙げているが、これに限らない。例えば、反応性イオンエッチング法を用いて半導体基板１００をエッチングしてもよい。
【００７５】
なお、第２の半導体層１０４の上にシリコン酸化膜を形成する例について説明したが、第２の半導体層１０４上にＣＶＤ法などによりＳｉ層を形成してもよい。Ｓｉ層を形成することで、第２の半導体層１０４上にシリコン酸化膜１０５ａを形成する場合に比べてシリコン酸化膜１０５ａの膜質を向上させることができ、移動度の劣化等を抑制することができる。ただし、Ｓｉ層が厚すぎるとＳｉ層中にチャネルが形成されてしきい値電圧低減効果が減少するため、Ｓｉ層の膜厚は３ｎｍ以下であることが望ましい。
【００７６】
なお、ここではＰ型ＦＥＴの製造方法について説明したが、ＣＭＯＳ構造を形成する場合、図１（ａ）に示すように公知のシリコンチャネルを有するＮ型ＦＥＴをＰ型ＦＥＴと同一基板上に形成することが望ましい。
【００７７】
−ｎ型不純物領域の変形例−
図１（ａ）に示す半導体装置は、ｎ型不純物領域１５２のうちｐ型エクステンション領域１１１ａの下に位置する部分に含まれるｎ型不純物の濃度が、ｎ型不純物領域１５２のうちゲート電極１１０ａの下方に位置する部分に含まれるｎ型不純物の濃度より高い。これに対し、ｎ型不純物領域１５２のうち第１の半導体層１０３内に設けられた部分の不純物濃度がほぼ均一な半導体装置について以下説明する。
【００７８】
図５（ａ）は、図１（ａ）に示す半導体装置の変形例を示す断面図である。同図において、図１に示す半導体装置と同一又は対応する層又は部材には図１と同じ符号を付している。
【００７９】
図５（ａ）に示すように、本変形例に係る半導体装置では、図１（ａ）に示す半導体装置と同様に、半導体基板１００の活性領域１０２ａ上にＳｉＧｅからなる第１の半導体層１０３と、第１の半導体層１０３よりもＧｅ濃度が低いＳｉＧｅからなる第２の半導体層１０４とが設けられている。しかし、ｎ型不純物領域１５２の第２の半導体層１０４及び半導体基板１００への拡がりは図１（ａ）に示す半導体装置よりも小さい。これは、後述のように、ＣＶＤ法を用いたin-situドーピングを行うため、制御性良く不純物を導入できるからである。また、ｎ型不純物領域１５２のうち第１の半導体層１０３内に形成された部分に含まれるｎ型不純物の濃度は熱拡散によるばらつきが多少あるものの、ほぼ均一になっている。特に、ｎ型不純物領域１５２のうち第１の半導体層１０３内であって、且つゲート電極１１０ａの下方に位置する部分の不純物濃度は均一になっている。
【００８０】
第１の半導体層１０３のｎ型不純物濃度は例えば３×１０１８ａｔｏｍｓ／ｃｍ３であり、ｎ型上層ＳｉＧｅ層２０４中のｎ型不純物濃度は、例えば１×１０１７ａｔｏｍｓ／ｃｍ３である。このように、第２の半導体層１０４のうちのゲート電極１１０ａの下方に位置する部分であるｎ型上層ＳｉＧｅ層２０４中のｎ型不純物濃度は第１の半導体層１０３中のｎ型不純物濃度より低くてよい。ｎ型不純物領域１５２（及び第１の半導体層１０３）に含まれるｎ型不純物は例えばヒ素であるが、リンであってもよい。
【００８１】
図５（ｂ）は、本変形例に係る半導体装置と従来の半導体装置におけるゲート長としきい値電圧の関係を示す図である。同図では、（１）図５（ａ）に示す積層ＳｉＧｅ層上にゲート電極を設けた本変形例の半導体装置と、（２）単層ＳｉＧｅ層上にゲート電極を設けた従来の半導体装置と、（３）一般的なＳｉ基板上にゲート電極を設けた従来の半導体装置とについてのシミュレーション結果を示している。
【００８２】
この構成においても、ＳｉＧｅで構成された第２の半導体層１０４内にチャネルが形成されるので、Ｓｉチャネルを有する半導体装置に比べてしきい値電圧を大きく低減できる（図５（ｂ）参照）。また、ｎ型不純物領域１５２のうちｐ型エクステンション領域１１１ａの下に位置する部分は、図１（ａ）に示すｎ型ポケット領域１１２ａと同様に、ゲート長の短縮に伴うしきい値電圧の急激な低下やソース−ドレイン間のリーク電流の発生などの短チャネル効果を効果的に抑えることができる。このことは、図５（ｂ）で、ゲート長Ｌｇが所定値以上であれば、広いゲート長範囲でしきい値電圧の変動が従来の半導体装置よりも非常に小さくなっていることからも分かる。
【００８３】
また、第２の半導体層１０４のＧｅ濃度は第１の半導体層１０３のＧｅ濃度より低くなっているため、ｎ型不純物の第２の半導体層１０４内への拡散量は少なくなっており、図１（ａ）に示す半導体装置と同様に逆短チャネル特性は改善されている（図５（ｂ）参照）。さらに、ｐ型不純物の第１の半導体層１０３への拡散量も比較的少なくなっているので、ｐ型エクステンション領域１１１ａとｎ型不純物領域１５２との接合部の深さを従来の半導体装置に比べて浅くすることができる。
【００８４】
なお、本変形例に係る半導体装置において、ここで説明した以外の構成は図１（ａ）に示す半導体装置と実質的に同じである。例えば、ゲート絶縁膜１０７ａは膜厚が１ｎｍのシリコン酸化膜１０５ａと膜厚が２ｎｍの高誘電率絶縁膜１０６ａとで構成され、ゲート電極１１０ａはＴｉＮからなり、膜厚が１０ｎｍの下部ゲート電極１０８ａと、ポリシリコンからなり、膜厚が１００ｎｍの上部ゲート電極１０９ａとで構成されている。
【００８５】
ゲート長方向のゲート電極１１０ａの幅は４０ｎｍであり、ゲート電極１１０ａの側面上に設けられたサイドウォールスペーサ１１３ａの幅は４０ｎｍである。また、第１の半導体層１０３中のＧｅ濃度は５０％であり、第２の半導体層１０４中のＧｅ濃度は２５％である。
【００８６】
第１の半導体層１０３の膜厚は例えば１０ｎｍであり、第２の半導体層１０４の膜厚は例えば２０ｎｍである。ｐ型エクステンション領域１１１ａとｎ型不純物領域１５２との接合部の深さは、第２の半導体層１０４の上面から２０ｎｍであり、第２の半導体層１０４の膜厚と同程度となっている。
【００８７】
−変形例に係る半導体装置の製造方法−
図６（ａ）〜（ｃ）及び図７（ａ）〜（ｃ）は、本変形例に係る半導体装置の製造方法を模式的に示す断面図である。
【００８８】
まず、図２（ａ）に示す工程と同様の工程により、シリコンなどからなるｎ型の半導体基板１００にｎウェル領域１００ａを形成した後、素子分離領域（図示せず）を形成することで、活性領域１０２ａを形成する。
【００８９】
次に、図６（ａ）に示すように、半導体基板１００の活性領域１０２ａ上にヒ素が例えば３×１０１８ａｔｏｍｓ／ｃｍ３の濃度で添加され、ＳｉＧｅからなり、膜厚が１０ｎｍの第１の半導体層１０３と、ノンドープのＳｉＧｅからなり、膜厚が２０ｎｍの第２の半導体層１０４とを順次エピタキシャル成長させる。第１の半導体層１０３中のＧｅ濃度は例えば５０％とし、第２の半導体層１０４中のＧｅ濃度は２５％とする。第１の半導体層１０３及び第２の半導体層１０４のエピタキシャル成長は例えばＣＶＤ法によって行う。
【００９０】
シリコン系の原料ガスとして、例えばモノシラン（ＳｉＨ４）を用いる。また、ゲルマニウム系の原料ガスとしては、例えばモノゲルマン（ＧｅＨ４）を用いる。それらの混合ガスを用い、水素、あるいは窒素ガス雰囲気中５５０℃の条件下でＳｉＧｅ層を堆積する。また、Ｇｅ濃度の制御は、堆積中のゲルマニウム系の原料ガスの流量を制御することで調整する。ゲルマニウム系の原料ガスの流量を増大させることで、より高濃度にＧｅを含有するＳｉＧｅ層が形成される。
【００９１】
また、第１の半導体層１０３へのｎ型不純物導入は、当該ＣＶＤ法を用いたin-situドーピングにより行われる。具体的には、第１の半導体層１０３を構成するＳｉＧｅ層の堆積時にモノシラン、モノゲルマンに加え、アルシン（ＡｓＨ３）をドーピングガスとして添加することで、ヒ素を第１の半導体層１０３中にドーピングする。
【００９２】
次に、図６（ｂ）に示すように、ゲート絶縁膜１０７ａ及びゲート電極１１０ａを形成する。
【００９３】
具体的には、第２の半導体層１０４の表面をオゾンで酸化させて膜厚が１ｎｍのシリコン酸化膜を形成し、シリコン酸化膜上に膜厚が２ｎｍのハフニウム酸化物等で構成された高誘電率絶縁膜を形成する。続いて、高誘電率絶縁膜上に膜厚が１０ｎｍのＴｉＮ膜を形成し、その上に、膜厚が１００ｎｍのポリシリコン膜を形成する。
【００９４】
その後、レジストパターニング、ドライエッチングを行うことで、シリコン酸化膜１０５ａ及び高誘電率絶縁膜１０６ａで構成されたゲート絶縁膜１０７ａと、下部ゲート電極１０８ａ及び上部ゲート電極１０９ａで構成されたゲート電極１１０ａとを形成する。ゲート電極１１０ａのゲート寸法（ゲート長）は例えば４０ｎｍとする。
【００９５】
次に、図６（ｃ）に示すように、ゲート電極１１０ａをマスクとして、第２の半導体層１０４中にボロンを注入することでｐ型エクステンション注入領域１１１Ａを形成する。本工程において、ボロンのイオン注入は、加速エネルギー０．５ｋｅＶ、ドーズ量５×１０１４ａｔｏｍｓ／ｃｍ２、チルト角０度の条件下（注入深さＲｐ＝４ｎｍ）で行う。これにより、ｐ型エクステンション注入領域は上層部の第２の半導体層１０４中に主に形成される。
【００９６】
次いで、図７（ａ）に示すように、基板（作製中の半導体装置）上に膜厚が４０ｎｍ程度のシリコン窒化膜を形成した後、ドライエッチングによって全面エッチバックをすることで、ゲート電極の側面上に幅４０ｎｍのシリコン窒化膜からなるサイドウォールスペーサ１１３ａを形成する。
【００９７】
次に、図７（ｂ）に示すように、ゲート電極１１０ａ及びサイドウォールスペーサ１１３ａをマスクとしてｐ型不純物を活性領域１０２ａに注入することで、ｐ型ソース／ドレイン注入領域１１４Ａを形成する。注入用の不純物としてボロンを用い、加速エネルギー１．５ｋｅＶ、ドーズ量４×１０１５ａｔｏｍｓ／ｃｍ２の条件下でイオン注入を行うことで、第１の半導体層１０３、第２の半導体層１０４及び半導体基板１００の上部にｐ型ソース／ドレイン注入領域１１４Ａを形成する。
【００９８】
次に、図７（ｃ）に示すように、１０００℃、０秒の条件下でスパイクアニールを行うことで、イオン注入により導入された不純物を活性化させる。このアニールにより、ｐ型エクステンション注入領域１１１Ａ中のボロンが拡散してｐ型エクステンション領域１１１ａが形成される。また、ｐ型ソース／ドレイン注入領域１１４Ａはｐ型ソース／ドレイン領域１１４ａとなる。第１の半導体層１０３に含まれるｎ型不純物が周囲に拡散することで、ｎ型不純物領域１５２が形成される。なお、ｐ型エクステンション領域１１１ａとｎ型不純物領域１５２との接合部の第２の半導体層１０４の上面からの深さは第２の半導体層１０４の膜厚と同程度（例えば約２０ｎｍ）となる。これは、第１の半導体層１０３中のＧｅの濃度が高いので、ボロンの第１の半導体層１０３への拡散が抑制されるからである。
【００９９】
また、本工程の熱処理によって第２の半導体層１０４のうちゲート電極１１０ａの直下に位置する部分には、第１の半導体層１０３からｎ型不純物が拡散し、ｎ型上層ＳｉＧｅ層２０４が形成される。
【０１００】
以上の方法によれば、図６（ａ）に示す工程で、ＳｉＧｅ層のうち、第１の半導体層１０３にのみin-situドーピングによって均一な濃度でｎ型不純物が導入されるため、注入ばらつきや結晶欠陥の発生がほとんど生じない。そのため、第２の半導体層１０４の上面部へのｎ型不純物の拡散が抑えられ、逆短チャネル効果の発生が効果的に防がれている。そのため、ポケット領域として機能するｎ型不純物領域１５２を、図１（ａ）に示す半導体装置に比べて、第２の半導体層１０４の上面からさらに遠ざけることが可能になる。
【０１０１】
なお、ｎ型不純物をイオン注入により導入する方法では、ターゲットとなる注入深さ（Ｒｐ）に対して深さばらつき（ΔＲｐ）を有し、さらに、イオン注入時のダメージにより半導体基板１００中に欠陥を発生させる場合がある。これに対し、本変形例に係る方法では、ｎ型ポケット領域として機能するｎ型不純物領域１５２の形成位置のばらつきを抑えることができる。
【０１０２】
また、上述のように、ｐ型エクステンション領域１１１ａとｎ型不純物領域１５２との接合部の深さを浅くすることができるので、短チャネル特性も大きく改善される。このため、ＳｉＧｅ層にチャネルを形成させることによるしきい値電圧低減効果を、ゲート長が短縮されたトランジスタにおいても維持することが可能になる。
【０１０３】
なお、各層の膜厚や第１の半導体層１０３、第２の半導体層１０４中のＧｅ濃度、ｎ型不純物濃度などは上述の例に限定されず、設定したいしきい値電圧や短チャネル特性の劣化の度合に合わせて任意に選択することができる。
【０１０４】
また、以上の方法によれば、図６（ａ）に示す工程で、in-situドーピングによって第１の半導体層１０３中にｎ型不純物が導入されるので、イオン注入によってｎ型不純物を導入する場合に比べてｎ型不純物領域１５２の位置及び濃度を精度良く制御することが可能になる。その結果、図１（ａ）に示す半導体装置に比べてより高精度に短チャネル特性が改善されうる。
【０１０５】
また、第２の半導体層１０４の膜厚をｐ型エクステンション領域１１１ａのｎ型不純物領域１５２との接合部の深さと同程度にし、第１の半導体層１０３中へのエクステンション不純物の拡散を抑制することで、短チャネル特性の更なる改善が可能になる。
【０１０６】
第１の半導体層１０３中のＧｅ濃度は０％を越え、且つ１００％以下であればよく、第２の半導体層１０４中のＧｅ濃度は第１の半導体層１０３のＧｅ濃度より小さければ、０％以上で且つ１００％未満であってよい。ただし、しきい値電圧低減の観点から、第２の半導体層１０４のＧｅ濃度は１０％以上であることが好ましい。また、ゲート電極１１０ａの下方領域へのｎ型不純物の拡散抑制や、ｐ型エクステンション領域１１１ａのｎ型不純物領域１５２との接合位置を浅くする観点から、第１の半導体層１０３中のＧｅ濃度は第２の半導体層１０４中のＧｅ濃度よりも１０％以上高いことが望ましい。また、第１の半導体層１０３の膜厚は、ｎ型不純物領域１５２による短チャネル特性の抑制効果を保つため、５ｎｍ以上２０ｎｍ以下の範囲とすることが望ましい。
【０１０７】
また、上述の例では、ｐ型エクステンション領域１１１ａを第２の半導体層１０４内に形成しているが、ｐ型エクステンション領域１１１ａの形成位置の不純物濃度のピーク位置はこれに限られない。例えば、ｐ型エクステンション領域１１１ａが第２の半導体層１０４内だけでなく、第１の半導体層１０３内に形成されていてもよい。
【０１０８】
また、上述の方法では、短チャネル効果抑制用のｎ型不純物が第１の半導体層１０３内でほぼ均一に含まれている例を説明したが、ｎ型不純物のin-situドーピングとイオン注入とを組み合わせて行ってもよい。この場合、図６（ｃ）に示すｐ型エクステンション注入領域１１１Ａの形成前後にｎ型不純物のイオン注入を行えばよい。これにより、ｎ型不純物領域１５２またはｎ型ポケット領域の位置や不純物濃度の設定の自由が増し、不純物の分布等を最適化することが容易に可能となる。
【０１０９】
また、上述の例では、第２の半導体層１０４上にシリコン酸化膜１０５ａが形成されているが、第２の半導体層１０４上に例えばエピタキシャル成長させた薄いＳｉ層を形成した後、当該Ｓｉ層の上にシリコン酸化膜を形成してもよい。Ｓｉ層を形成することにより、シリコン酸化膜１０５ａの膜質を向上させることができ、移動度劣化などのＰ型ＦＥＴの特性劣化を抑制することが可能となる。ただし、Ｓｉ層を厚くし過ぎるとＳｉＧｅで構成された第２の半導体層だけでなくＳｉ層中にもチャネルが形成され、しきい値電圧低減効果が減少する。このため、Ｓｉ層の膜厚は０ｎｍを越え、且つ３ｎｍ以下であることが望ましい。
【０１１０】
また、第１の半導体層１０３、第２の半導体層１０４の歪状態については特に限定しないが、しきい値電圧を効果的に低減させるため、両層には適切な歪が印加されていることが望ましい。
【０１１１】
また、シリコン酸化膜１０５ａ、高誘電率絶縁膜１０６ａ、下部ゲート電極１０８ａ、上部ゲート電極１０９ａ、サイドウォールスペーサ１１３ａ等の構成材料、膜厚は上記で説明した内容に限定されない。これらの部材の構成は、本実施形態の構成によって得られる効果には影響を与えない。
【０１１２】
なお、上記では、Ｐ型ＦＥＴについて説明を行っているが、ＣＭＯＳ構造を形成する場合は、図１（ａ）に示す半導体装置と同様、チャネル領域がＳｉで構成されたＮ型ＦＥＴをＰ型ＦＥＴと同一の半導体基板上に設けることが望ましい。この場合、図２（ａ）〜（ｃ）に示す工程によりＳｉＧｅで構成された第１の半導体層１０３及び第２の半導体層１０４をＰ型ＦＥＴ領域上に選択的に形成すればよい。
【０１１３】
なお、以上で説明した第１の半導体層１０３や第２の半導体層１０４の形成条件、ｐ型エクステンション注入領域１１１Ａ、ｐ型ソース／ドレイン注入領域１１４Ａを形成する際のイオン注入条件、活性化アニール条件などは一例であって、これらの条件に限定されるものではない。
【０１１４】
なお、上記説明では、ｐ型エクステンション領域１１１ａを形成するために、ボロンをイオン注入しているが、これ以外のイオンを注入してもよい。ボロンに代えて例えばＢＦ２を注入してもよい。また、第１の半導体層１０３を形成する際にはアルシンをドーピングガスとして用いているが、これに限らずフォスフィン（ＰＨ３）を用いてもよい。
【産業上の利用可能性】
【０１１５】
以上、説明を行ったように、上述の実施形態及びその変形例に係る半導体装置は、微細化が進んだＰ型ＦＥＴを含む集積回路などに利用される。
【符号の説明】
【０１１６】
１００ 半導体基板
１００ａ ｎウェル領域
１００ｂ ｐウェル領域
１０１ 素子分離領域
１０２ａ、１０２ｂ 活性領域
１０３ 第１の半導体層
１０３ａ ｎ型下層ＳｉＧｅ層
１０４ 第２の半導体層
１０４ａ ｎ型上層ＳｉＧｅ層
１０５、１０５ａ、１０５ｂ シリコン酸化膜
１０６、１０６ａ、１０６ｂ 高誘電率絶縁膜
１０７ａ、１０７ｂ ゲート絶縁膜
１０８ ＴｉＮ膜
１０８ａ、１０８ｂ 下部ゲート電極
１０９ ポリシリコン膜
１０９ａ、１０９ｂ 上部ゲート電極
１１０ａ、１１０ｂ ゲート電極
１１１Ａ ｐ型エクステンション注入領域
１１１ａ ｐ型エクステンション領域
１１１ｂ ｎ型エクステンション領域
１１２Ａ ｎ型ポケット注入領域
１１２ａ ｎ型ポケット領域
１１２ｂ ｐ型ポケット領域
１１３ａ、１１３ｂ サイドウォールスペーサ
１１４Ａ ｐ型ソース／ドレイン注入領域
１１４ａ ｐ型ソース／ドレイン領域
１１４ｂ ｎ型ソース領域／ドレイン領域
１５０ 保護膜
１５１ Ｓｉエッチング
１５２ ｎ型不純物領域
２０４ ｎ型上層ＳｉＧｅ層
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＰチャネル型トランジスタを備えた半導体装置であって、
前記Ｐチャネル型トランジスタは、
前記半導体基板上に形成され、ゲルマニウムを含有する第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも低濃度のゲルマニウムを含有する第２の半導体層と、
前記第２の半導体層上に第１のゲート絶縁膜を間に挟んで形成された第１のゲート電極と、
前記第２の半導体層のうち前記第１のゲート電極の両側方に位置する部分に形成されたｐ型の第１のエクステンション領域と、
少なくとも前記第１の半導体層内に設けられ、且つ前記第１のエクステンション領域の下に形成されたｎ型不純物領域とを有している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ｎ型不純物領域は、一方の前記第１のエクステンション領域の下から前記第１のゲート電極の下方領域を通って他方の前記第１のエクステンション領域の下に亘って設けられており、
前記第１の半導体層のうち前記第１のエクステンション領域の下に位置する部分のｎ型不純物濃度は、前記第１の半導体層のうち前記第１のゲート電極の下方に位置する部分のｎ型不純物濃度よりも高い半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ｎ型不純物領域は前記第２の半導体層の下部にまで拡がっており、
前記ｎ型不純物領域のうち前記第２の半導体層の下部に設けられた部分のｎ型不純物濃度は、前記ｎ型不純物領域のうち前記第１のエクステンション領域の下で且つ前記第１の半導体層内に設けられた部分のｎ型不純物濃度よりも低い半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ｎ型不純物領域は、一方の前記第１のエクステンション領域の下から前記第１のゲート電極の下方を通って他方の前記第１のエクステンション領域の下に亘って設けられており、
前記ｎ型不純物領域のうち前記第１の半導体層内に設けられた部分のｎ型不純物濃度はほぼ均一である半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層及び前記第２半導体層には、歪みが印加されている半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
前記第２の半導体層中のゲルマニウムの原子濃度は１０％以上である半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層中のゲルマニウムの原子濃度は、前記第２の半導体層中のゲルマニウムの原子濃度よりも１０％以上高い半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層の膜厚は、５ｎｍ以上且つ２０ｎｍ以下である半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記Ｐチャネル型トランジスタは、前記第２半導体層と前記第１のゲート絶縁膜との間に設けられたシリコンからなる第３の半導体層をさらに有している半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第３の半導体層の膜厚は３ｎｍ以下である半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
前記半導体基板上に第２のゲート絶縁膜を間に挟んで形成された第２のゲート電極と、前記半導体基板のうち前記第２のゲート電極の両側方に位置する部分に形成されたｎ型の第２のエクステンション領域とを備えたＮチャネル型トランジスタをさらに備えている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記半導体基板のうち前記第２のゲート電極の下方に位置する部分は、シリコンで構成されている半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１つに記載の半導体装置において、
前記第１のゲート絶縁膜は高誘電率絶縁体材料を含んでおり、
前記第１のゲート電極は、金属又は導電性の金属化合物からなる下部ゲート電極と、下部ゲート電極上に設けられ、ポリシリコンからなる上部ゲート電極とで構成されている半導体装置。
【請求項１４】
請求項１〜１３のうちいずれか１つに記載の半導体装置において、
前記第２の半導体層の膜厚は、前記第１のエクステンション領域と前記ｎ型不純物領域との接合位置の深さと等しい半導体装置。
【請求項１５】
半導体基板上にゲルマニウムを含有する第１の半導体層を形成する工程と、
前記第１の半導体層上に前記第１の半導体層よりも低濃度のゲルマニウムを含有する第２の半導体層を形成する工程と、
前記第２の半導体層上にゲート絶縁膜を間に挟んでゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記第２の半導体層にｐ型不純物イオンを注入しエクステンション注入領域を形成する工程と、
前記半導体基板に熱処理を加えることで前記エクステンション注入領域内の不純物を活性化させ、前記第２の半導体層のうち前記ゲート電極の両側方に位置する領域にｐ型のエクステンション領域を形成する工程とを備えている半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記ゲート電極の形成後、前記エクステンション領域の形成前に前記ゲート電極をマスクとして前記第１の半導体層にｎ型不純物イオンを注入してポケット注入領域を形成する工程をさらに備え、
前記エクステンション領域の形成工程では、前記ポケット注入領域内のｎ型不純物を活性化させることで、前記第１の半導体層内であって前記エクステンション領域の下にｎ型不純物領域を形成する半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記第１の半導体層を形成する際にはin-situドーピングによりｎ型不純物が導入され、
前記エクステンション領域の形成工程では、ｎ型不純物領域である前記第１の半導体層の上に前記エクステンション領域が形成される半導体装置の製造方法。
【請求項１】
半導体基板上に形成されたＰチャネル型トランジスタを備えた半導体装置であって、
前記Ｐチャネル型トランジスタは、
前記半導体基板上に形成され、ゲルマニウムを含有する第１の半導体層と、
前記第１の半導体層上に形成され、前記第１の半導体層よりも低濃度のゲルマニウムを含有する第２の半導体層と、
前記第２の半導体層上に第１のゲート絶縁膜を間に挟んで形成された第１のゲート電極と、
前記第２の半導体層のうち前記第１のゲート電極の両側方に位置する部分に形成されたｐ型の第１のエクステンション領域と、
少なくとも前記第１の半導体層内に設けられ、且つ前記第１のエクステンション領域の下に形成されたｎ型不純物領域とを有している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ｎ型不純物領域は、一方の前記第１のエクステンション領域の下から前記第１のゲート電極の下方領域を通って他方の前記第１のエクステンション領域の下に亘って設けられており、
前記第１の半導体層のうち前記第１のエクステンション領域の下に位置する部分のｎ型不純物濃度は、前記第１の半導体層のうち前記第１のゲート電極の下方に位置する部分のｎ型不純物濃度よりも高い半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ｎ型不純物領域は前記第２の半導体層の下部にまで拡がっており、
前記ｎ型不純物領域のうち前記第２の半導体層の下部に設けられた部分のｎ型不純物濃度は、前記ｎ型不純物領域のうち前記第１のエクステンション領域の下で且つ前記第１の半導体層内に設けられた部分のｎ型不純物濃度よりも低い半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記ｎ型不純物領域は、一方の前記第１のエクステンション領域の下から前記第１のゲート電極の下方を通って他方の前記第１のエクステンション領域の下に亘って設けられており、
前記ｎ型不純物領域のうち前記第１の半導体層内に設けられた部分のｎ型不純物濃度はほぼ均一である半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層及び前記第２半導体層には、歪みが印加されている半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
前記第２の半導体層中のゲルマニウムの原子濃度は１０％以上である半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層中のゲルマニウムの原子濃度は、前記第２の半導体層中のゲルマニウムの原子濃度よりも１０％以上高い半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
前記第１の半導体層の膜厚は、５ｎｍ以上且つ２０ｎｍ以下である半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記Ｐチャネル型トランジスタは、前記第２半導体層と前記第１のゲート絶縁膜との間に設けられたシリコンからなる第３の半導体層をさらに有している半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第３の半導体層の膜厚は３ｎｍ以下である半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
前記半導体基板上に第２のゲート絶縁膜を間に挟んで形成された第２のゲート電極と、前記半導体基板のうち前記第２のゲート電極の両側方に位置する部分に形成されたｎ型の第２のエクステンション領域とを備えたＮチャネル型トランジスタをさらに備えている半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記半導体基板のうち前記第２のゲート電極の下方に位置する部分は、シリコンで構成されている半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１つに記載の半導体装置において、
前記第１のゲート絶縁膜は高誘電率絶縁体材料を含んでおり、
前記第１のゲート電極は、金属又は導電性の金属化合物からなる下部ゲート電極と、下部ゲート電極上に設けられ、ポリシリコンからなる上部ゲート電極とで構成されている半導体装置。
【請求項１４】
請求項１〜１３のうちいずれか１つに記載の半導体装置において、
前記第２の半導体層の膜厚は、前記第１のエクステンション領域と前記ｎ型不純物領域との接合位置の深さと等しい半導体装置。
【請求項１５】
半導体基板上にゲルマニウムを含有する第１の半導体層を形成する工程と、
前記第１の半導体層上に前記第１の半導体層よりも低濃度のゲルマニウムを含有する第２の半導体層を形成する工程と、
前記第２の半導体層上にゲート絶縁膜を間に挟んでゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記第２の半導体層にｐ型不純物イオンを注入しエクステンション注入領域を形成する工程と、
前記半導体基板に熱処理を加えることで前記エクステンション注入領域内の不純物を活性化させ、前記第２の半導体層のうち前記ゲート電極の両側方に位置する領域にｐ型のエクステンション領域を形成する工程とを備えている半導体装置の製造方法。
【請求項１６】
請求項１５に記載の半導体装置の製造方法において、
前記ゲート電極の形成後、前記エクステンション領域の形成前に前記ゲート電極をマスクとして前記第１の半導体層にｎ型不純物イオンを注入してポケット注入領域を形成する工程をさらに備え、
前記エクステンション領域の形成工程では、前記ポケット注入領域内のｎ型不純物を活性化させることで、前記第１の半導体層内であって前記エクステンション領域の下にｎ型不純物領域を形成する半導体装置の製造方法。
【請求項１７】
請求項１５に記載の半導体装置の製造方法において、
前記第１の半導体層を形成する際にはin-situドーピングによりｎ型不純物が導入され、
前記エクステンション領域の形成工程では、ｎ型不純物領域である前記第１の半導体層の上に前記エクステンション領域が形成される半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１１−１３４９７２（Ｐ２０１１−１３４９７２Ａ）
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２００９−２９４８０５（Ｐ２００９−２９４８０５）
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願日】平成２１年１２月２５日（２００９．１２．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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