半導体装置および半導体装置の製造方法
【課題】ＳＯＩ基板を用いることなく、絶縁層上にフィン型半導体を形成する。
【解決手段】半導体基板１上に支柱型半導体４を形成し、支柱型半導体４の下部を埋め込む絶縁層５を半導体基板１上に形成し、支柱型半導体４の上部の側面に接合されたフィン型半導体６を絶縁層５上に形成し、フィン型半導体６を絶縁層５上に残したまま支柱型半導体４を除去する。
【解決手段】半導体基板１上に支柱型半導体４を形成し、支柱型半導体４の下部を埋め込む絶縁層５を半導体基板１上に形成し、支柱型半導体４の上部の側面に接合されたフィン型半導体６を絶縁層５上に形成し、フィン型半導体６を絶縁層５上に残したまま支柱型半導体４を除去する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタでは、その微細化に伴って短チャネル効果が顕著になり、従来のシングルゲート型トランジスタでは短チャネル効果抑制のために高濃度のチャネル不純物が必要になってきている。しかし、チャネル不純物の高濃度化はチャネル中のキャリア移動度低下によるオン電流の減少、不純物ゆらぎによるしきい値電圧のばらつき増加、接合リーク電流増加などの問題を引き起こすことが知られており、微細化されたトランジスタの高性能化にはチャネル不純物の高濃度化によらない短チャネル効果抑制が必要である。
【０００３】
チャネル不純物の高濃度化によらない短チャネル効果抑制を実現する方法として、チャネルに対してゲート電極を複数配置したマルチゲート型トランジスタが提案されている。マルチゲート型トランジスタは複数のゲート電極でチャネルポテンシャルを制御するため、チャネルポテンシャルに対するゲート電極の支配力をドレイン電極のそれよりも強くすることができ、チャネル不純物を高濃度にすることなく短チャネル効果が抑制できる。フィン型トランジスタはマルチゲート型トランジスタの一つであるが、フィンの高さを高くすることでチャネル幅が増加し、フットプリントを増大させることなくオン電流を増やせるため、たとえば高駆動電流が要求されるメモリのセルトランジスタなどに有効である。
【０００４】
フィン型トランジスタにはバルク半導体基板上に形成されたタイプと、SOI(Silicon On Insulator)基板上に形成されたタイプとがあるが、半導体ウェハのコスト、平面型トランジスタとの混載、自己発熱の抑制、等の観点から前者が好ましい。
前者のタイプのフィン型トランジスタでは、ソース／ドレイン間のリーク電流防止のためフィンチャネルボトムにパンチスルーストッパが必要で、パンチスルーストッパ形成時にチャネルに不純物がドーピングされてしまいチャネル不純物濃度が高くなってしまうことが問題である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−３５３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることなく、絶縁層上にフィン型半導体を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置の製造方法によれば、半導体基板上に支柱型半導体を形成し、前記支柱型半導体の下部を埋め込む絶縁層を前記半導体基板上に形成し、前記支柱型半導体の上部の側面に接合されたフィン型半導体を前記絶縁層上に形成し、前記フィン型半導体を前記絶縁層上に残したまま前記絶縁層上の前記支柱型半導体を除去する。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図１（ｃ）は、半導体層２の深さ方向のＧｅ濃度分布を示す図である。
【図２】図２（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図５（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図７（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図８（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１１（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１２（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１４（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】図１５（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１５（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１６（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】図１７（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１７（ｂ）および図１７（ｃ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】図１８（ａ）および図１８（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９】図１９（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１９（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０】図２０（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図２０（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１】図２１（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図２１（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２】図２２（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図２２（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２３】図２３（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図２３（ｂ）および図２３（ｃ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４】図２４（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２４（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２５】図２５（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２５（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２６】図２６（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２６（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２７】図２７（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２７（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２８】図２８（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２８（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２９】図２９（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２９（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３０】図３０（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３０（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３１】図３１（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３１（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３２】図３２（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３２（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３３】図３３（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３３（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３４】図３４（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３４（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３５】図３５（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３５（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３６】図３６（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３６（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３７】図３７（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３７（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３８】図３８（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３８（ｂ）および図３８（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
図１（ａ）〜図１７（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）〜図１７（ｂ）および図１７（ｃ）は、第１実施形態に係る半導体装置の概略構成を示す断面図である。図１（ｃ）は、半導体層２の深さ方向のＧｅ濃度分布を示す図である。なお、図１（ｂ）〜図１７（ｂ）は、図１（ａ）〜図１７（ａ）のＡ−Ａ線でそれぞれ切断した断面図、図１７（ｃ）は、図１７（ａ）のＢ−Ｂ線で切断した断面図である。
【００１１】
図１（ａ）および図１（ｂ）において、選択エピタキシャル成長にて半導体基板１上に半導体層２を形成する。ここで、半導体基板１上には、図１７（ｂ）のゲート電極１２が形成されるゲート領域Ｒ１および図３（ｂ）の支柱型半導体４が形成される支柱領域Ｒ２を確保することができる。
【００１２】
なお、半導体基板１および半導体層２の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。この時、半導体基板１および半導体層２の材料の組み合わせは、半導体基板１と半導体層２との間の格子整合を確保しつつ、半導体基板１と半導体層２との間でエッチング選択比を稼げることが好ましい。例えば、半導体基板１がＳｉの場合、半導体層２としてＳｉＧｅを選択することができる。半導体基板１がＧａＡｓの場合、半導体層２としてＡｌＧａＡｓを選択することができる。半導体基板１がＩｎＰの場合、半導体層２としてＧａＩｎＡｓＰを選択することができる。
【００１３】
また、図１（ｃ）に示すように、例えば、半導体基板１がＳｉ、半導体層２がＳｉＧｅの場合、半導体基板１と半導体層２との間の格子整合を確保するために、半導体層２のＧｅ濃度を深さ方向に変化させ、半導体基板１と半導体層２との界面に近づくに従って半導体層２のＧｅ濃度を薄くするようにしてもよい。半導体層２のＧｅ濃度を深さ方向に変化させる方法としては、半導体層２のエピタキシャル成長時のソースガスのＧｅ濃度を変化させる方法を挙げることができる
【００１４】
次に、図２（ａ）および図２（ｂ）に示すように、ＣＶＤなどの方法にて半導体層２上の全面にハードマスク材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、半導体層２上にハードマスク層３を形成する。なお、ハードマスク層３の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。
【００１５】
次に、図３（ａ）および図３（ｂ）に示すように、ハードマスク層３をマスクとして半導体層２をエッチングすることにより、半導体基板１上に支柱型半導体４を形成する。
【００１６】
次に、図４（ａ）および図４（ｂ）に示すように、ＣＶＤなどの方法にて支柱型半導体４が埋め込まれるように埋め込み絶縁層５を半導体基板１上に形成する。なお、埋め込み絶縁層５の構造としては、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。また、埋め込み絶縁層５の材料は、例えば、ＳｉＯ２を用いることができる。そして、ＣＭＰなどの方法にて埋め込み絶縁層５を平坦化する。この時、ハードマスク層３は、埋め込み絶縁層５のＣＭＰのエッチストッパ膜として用いることができる。
【００１７】
次に、図５（ａ）および図５（ｂ）に示すように、埋め込み絶縁層５のエッチバックを行うことにより、支柱型半導体４の下部が埋め込み絶縁層５にて埋め込まれるようにして支柱型半導体４の上部を埋め込み絶縁層５から露出させる。
【００１８】
次に、図６（ａ）および図６（ｂ）に示すように、選択エピタキシャル成長にて支柱型半導体４の側面に接合されたフィン型半導体６を埋め込み絶縁層５上に形成する。なお、フィン型半導体６の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。この時、支柱型半導体４およびフィン型半導体６の材料の組み合わせは、支柱型半導体４およびフィン型半導体６との間の格子整合を確保しつつ、支柱型半導体４とフィン型半導体６との間でエッチング選択比を稼げることが好ましい。例えば、支柱型半導体４がＳｉＧｅの場合、フィン型半導体６としてＳｉを選択することができる。
【００１９】
次に、図７（ａ）および図７（ｂ）に示すように、ウェットエッチングなどの方法にて支柱型半導体４上のハードマスク層３を除去する。
【００２０】
次に、図８（ａ）および図８（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体６の側面が覆われるようにサイドウォール７を埋め込み絶縁層５上に形成する。なお、サイドウォール７の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。
【００２１】
次に、図９（ａ）および図９（ｂ）に示すように、サイドウォール７の異方性エッチングにてフィン型半導体６の側面にサイドウォール７が残るようにして支柱型半導体４、フィン型半導体６および埋め込み絶縁層５上のサイドウォール７を除去する。
【００２２】
次に、図１０（ａ）および図１０（ｂ）に示すように、ドライエッチングなどの方法にて支柱型半導体４を選択的に除去する。この時、支柱型半導体４はフィン型半導体６よりもエッチングレートの高い材料にて構成することにより、フィン型半導体６を埋め込み絶縁層５上に残すことができる。また、フィン型半導体６の側面にサイドウォール７を形成することにより、フィン型半導体６の幅が狭い場合においても、フィン型半導体６が倒れるのを防止することができる。また、支柱型半導体４は完全に除去する必要はなく、少なくとも埋め込み絶縁層５の表面より上に位置する支柱型半導体４を除去すればよい。
【００２３】
次に、図１１（ａ）および図１１（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体６の側面が覆われるように保護膜９を半導体基板１上に形成する。なお、保護膜９の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。そして、保護膜９の異方性エッチングにてフィン型半導体６の側面に保護膜９が残るようにしてフィン型半導体６および埋め込み絶縁層５上の保護膜９を除去する。
【００２４】
次に、図１２（ａ）および図１２（ｂ）に示すように、熱酸化などの方法にてフィン型半導体６の上部にキャップ層１０を形成する。なお、キャップ層１０の材料は、例えば、ＳｉＯ２を用いることができる。
【００２５】
次に、図１３（ａ）および図１３（ｂ）に示すように、ウェットエッチングなどの方法にてフィン型半導体６の側面のサイドウォール７および保護膜９を除去する。この時、埋め込み絶縁層５下において支柱型半導体４上に保護膜９が残るようにすることで、支柱型半導体４を絶縁体で塞ぐようにしてもよい。
【００２６】
次に、図１４（ａ）および図１４（ｂ）に示すように、熱酸化またはＣＶＤなどの方法にて埋め込み絶縁層５上のフィン型半導体６の側壁にゲート絶縁膜１１を形成する。なお、ゲート絶縁膜１１の材料は、例えば、ＳｉＯ２、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＳｉＯＮおよびＬａ２Ｏ３などから選択することができる。
【００２７】
次に、図１５（ａ）および図１５（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体６が埋め込まれるようにゲート電極材１２´を埋め込み絶縁層５上に形成する。
【００２８】
次に、図１６（ａ）および図１６（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極材１２´上にハードマスク材を形成する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、ゲート電極材１２´上にハードマスク層１３を形成する。
【００２９】
次に、図１７（ａ）〜図１７（ｃ）に示すように、ハードマスク層１３を介してゲート電極材１２´をエッチングすることにより、フィン型半導体６のチャネル領域１４ａ、１４ｂの側面にゲート絶縁膜１１を介してゲート電極１２を形成する。なお、ゲート電極１２の材料は、例えば、多結晶シリコンを用いることができる。あるいは、ゲート電極１２の材料は、例えば、Ｗ、Ａｌ、ＴａＮ、Ｒｕ、ＴｉＡｌＮ、ＨｆＮ、ＮｉＳｉ、ＭｏおよびＴｉＮなどから選択するようにしてもよい。
【００３０】
また、フィン型半導体６のチャネル領域１４ａ、１４ｂでは、チャネル領域１４ａ、１４ｂの不純物濃度のばらつきに起因する電界効果トランジスタの電気的特性のばらつきや移動度の低下を抑制するために、チャネル領域１４a、１４bの不純物濃度を低減することが好ましい。チャネル領域１４a、１４bはノンドープであってもよい。チャネル領域１４a、１４b内の不純物濃度を十分に低減した場合でも短チャネル効果を抑制するため、フィン幅はゲート長よりも小さく、より具体的には2/3以下にすることが好ましい。なお、チャネル内の不純物濃度を十分低減することでフィン型トランジスタを完全空乏化デバイスとすることができる。
【００３１】
ここで、支柱型半導体４の側面にフィン型半導体６を選択エピタキシャル成長させることにより、ＳＯＩ基板を用いることなく、フィン型半導体６を埋め込み絶縁層５上に形成することができる。このため、ＳＯＩ基板を用いた場合に比べてコストダウンを図りつつ、絶縁体上にフィン型トランジスタを形成することができる。
【００３２】
また、支柱型半導体４の側面にフィン型半導体６を選択エピタキシャル成長させることにより、フィン型半導体６のチャネル領域１４ａのチャネル表面は選択エピタキシャル成長の最表面のためラフネスの小さい面となり、フィン型半導体６のチャネル領域１４ｂのチャネル方面はフォトリソグラフィおよびエッチングで形成されたことでラフネスの大きい面とすることができる。これによりフィン型半導体６のチャネル領域１４ａ、１４ｂとでチャネル表面の粗さが異なるようにすることができる。
【００３３】
フィン型半導体６のチャネル領域１４ａ、１４ｂの表面粗さが大きいと、界面準位密度が増加するとともに、チャネル領域１４ａ、１４ｂでのキャリアのラフネス散乱が起こり、移動度が低下する。このため、フィン型半導体６のチャネル領域１４ａでは表面ラフネスが低減することで、フィン型半導体６のチャネル領域１４ａがフォトリソグラフィおよびエッチング面で形成された場合に比べてフィン型トランジスタの特性を向上させることができる。
【００３４】
なお、上述した第１実施形態では、支柱型半導体４とフィン型半導体６との間でエッチング選択比を稼ぐために、支柱型半導体４とフィン型半導体６とで半導体材料を異ならせる方法について説明したが、支柱型半導体４とフィン型半導体６とで不純物濃度を異ならせるようにしてもよい。例えば、支柱型半導体４として不純物ドープシリコン、フィン型半導体６として不純物ノンドープシリコンを用いるようにしてもよい。この時、不純物ドープシリコンが不純物ノンドープシリコンに比べてエッチングレートが大きいようなウェットエッチングを行うことで、不純物ドープシリコンを選択的に除去することができる。この時の不純物としては、例えば、ＰまたＡｓを用いることができ、薬液としてはホット燐酸を用いることができる。
【００３５】
（第２実施形態）
図１８（ａ）および図１８（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
図１８（ａ）において、半導体基板２１上に支柱型半導体２４を形成し、支柱型半導体２４の下部が埋め込まれるように埋め込み絶縁層２２を半導体基板２１上に形成する。この時、支柱型半導体２４上にはハードマスク層２３が形成されている。
【００３６】
そして、支柱型半導体２４の側面に接合されたフィン型半導体２５を埋め込み絶縁層２２上に形成する。次に、フィン型半導体２５の側面に接合されたフィン型半導体２６を埋め込み絶縁層２２上に形成する。次に、フィン型半導体２６の側面に接合されたフィン型半導体２７を埋め込み絶縁層２２上に形成する。次に、フィン型半導体２７の側面に接合されたフィン型半導体２８を埋め込み絶縁層２２上に形成する。次に、フィン型半導体２８の側面に接合されたフィン型半導体２９を埋め込み絶縁層２２上に形成する。
【００３７】
なお、半導体基板２１、支柱型半導体２４およびフィン型半導体２５〜２９の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。この時、支柱型半導体２４およびフィン型半導体２６、２８と半導体基板２１およびフィン型半導体２５〜２９の組み合わせは、支柱型半導体２４およびフィン型半導体２６、２８と半導体基板２１およびフィン型半導体２５〜２９との間の格子整合を確保しつつ、支柱型半導体２４およびフィン型半導体２６、２８と半導体基板２１およびフィン型半導体２５〜２９との間でエッチング選択比を稼げることが好ましい。例えば、半導体基板２１およびフィン型半導体２５〜２９がＳｉの場合、支柱型半導体２４およびフィン型半導体２６、２８としてＳｉＧｅを選択することができる。
【００３８】
次に、図１８（ｂ）に示すように、ハードマスク層２３を除去した後、ドライエッチングなどの方法にて支柱型半導体２４およびフィン型半導体２６、２８を選択的に除去する。なお、埋め込み絶縁層２２下において支柱型半導体２４上に保護膜３０を形成することで、支柱型半導体２４を絶縁体で塞ぐようにしてもよい。
【００３９】
ここで、フィン型半導体２５〜２９を支柱型半導体２４の横方向に交互に繰り返して埋め込み絶縁層２２上に形成することにより、フィン型半導体２５〜２９のフィン幅およびフィンスペースを自由に設定することが可能となる。このため、フィン型トランジスタのフィンのライン＆スペースにおけるフォトリソグラフィ上の制約を解消することができ、ライン＆スペースのパターンレイアウトの自由度を向上させることができる。
【００４０】
（第３実施形態）
図１９（ａ）〜図２３（ａ）は、第３実施形態に係る半導体装置の概略構成を示す平面図、図１９（ｂ）〜図２３（ｂ）および図２３（ｃ）は、第３実施形態に係る半導体装置の概略構成を示す断面図である。なお、図１９（ｂ）〜図２３（ｂ）は、図１９（ａ）〜図２３（ａ）のＡ−Ａ線でそれぞれ切断した断面図、図２３（ｃ）は、図２３（ａ）のＢ−Ｂ線で切断した断面図である。
【００４１】
図１９（ａ）および図１９（ｂ）において、図１（ａ）〜図７（ａ）および図１（ｂ）〜図７（ｂ）の工程後、ウェットエッチングなどの方法にて支柱型半導体４を選択的に除去する。なお、埋め込み絶縁層５下に支柱型半導体４の一部を残してもよい。
【００４２】
次に、図２０（ａ）および図２０（ｂ）に示すように、熱酸化またはＣＶＤなどの方法にて埋め込み絶縁層５上のフィン型半導体６の側面にゲート絶縁膜３１を形成する。
【００４３】
次に、図２１（ａ）および図２１（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体６が埋め込まれるようにゲート電極材３２´を埋め込み絶縁層５上に形成する。
【００４４】
次に、図２２（ａ）および図２２（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極材３２´上にハードマスク材を形成する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、ゲート電極材３２´上にハードマスク層３３を形成する。
【００４５】
次に、図２３（ａ）〜図２３（ｃ）に示すように、ハードマスク層３３をマスクとしてゲート電極材３２´をエッチングすることにより、フィン型半導体６のチャネル領域３４ａ、３４ｂの側面にゲート絶縁膜３１を介してゲート電極３２を形成する。この時、図２３（ｃ）に示すように、ソース／ドレイン領域のフィン型半導体６は上部に残ったゲート絶縁膜３１にてゲート電極のエッチングでのエッチングから保護することができる。
【００４６】
ここで、この第３実施形態では、図９（ａ）および図９（ｂ）のサイドウォール７の形成を省略することにより、工程数を削減することができる。
【００４７】
（第４実施形態）
図２４（ａ）〜図３８（ａ）は、第４実施形態に係る半導体装置の概略構成を示す平面図、図２４（ｂ）〜図３８（ｂ）および図３８（ｃ）は、第４実施形態に係る半導体装置の概略構成を示す断面図である。なお、図２４（ｂ）〜図３８（ｂ）は、図２４（ａ）〜図３８（ａ）のＡ−Ａ線でそれぞれ切断した断面図、図３８（ｃ）は、図３８（ａ）のＢ−Ｂ線で切断した断面図である。
【００４８】
図２４（ａ）および図２４（ｂ）において、選択エピタキシャル成長にて半導体基板４１上に半導体層４２を形成する。ここで、半導体基板４１上には、図３８（ａ）のゲート電極４９が形成されるゲート領域Ｒ１および図２６（ａ）の支柱型半導体４３が形成される支柱領域Ｒ２を確保することができる。
【００４９】
なお、格子整合を確保するために、半導体基板４１および半導体層４２は同一の材料を用いることができる。半導体基板４１および半導体層４２の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。
【００５０】
次に、図２５（ａ）および図２５（ｂ）に示すように、ＣＶＤなどの方法にて半導体層４２上の全面にハードマスク材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、半導体層４２上にハードマスク層４３を形成する。なお、ハードマスク層４３の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。
【００５１】
次に、図２６（ａ）および図２６（ｂ）に示すように、ハードマスク層４３をマスクとして半導体層４２をエッチングすることにより、半導体基板４１上に支柱型半導体４４を形成する。
【００５２】
次に、図２７（ａ）および図２７（ｂ）に示すように、ＣＶＤなどの方法にて支柱型半導体４４が埋め込まれるように埋め込み絶縁層４５を半導体基板４１上に形成する。そして、ＣＭＰなどの方法にてハードマスク層４３が露出するまで埋め込み絶縁層４５を平坦化する。
【００５３】
次に、図２８（ａ）および図２８（ｂ）に示すように、埋め込み絶縁層４５のエッチバックを行うことにより、支柱型半導体４４の下部が埋め込み絶縁層４５にて埋め込まれるようにして支柱型半導体４４の上部を埋め込み絶縁層４５から露出させる。
【００５４】
次に、図２９（ａ）および図２９（ｂ）に示すように、選択エピタキシャル成長にて支柱型半導体４４の側面に接合されたフィン型半導体４６を埋め込み絶縁層４５上に形成する。
【００５５】
なお、格子整合を確保するために、支柱型半導体４４およびフィン型半導体４６は同一の材料を用いることができる。支柱型半導体４４およびフィン型半導体４６の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。
【００５６】
次に、図３０（ａ）および図３０（ｂ）に示すように、ＣＶＤなどの方法にてハードマスク層４３およびフィン型半導体４６が覆われるように保護膜４７を埋め込み絶縁層４５上に形成する。なお、保護膜４７の材料は、例えば、ＳｉＯ２を用いることができる。
【００５７】
次に、図３１（ａ）および図３１（ｂ）に示すように、保護膜４７の異方性エッチングを行うことにより、ハードマスク層４３の表面を露出させる。この時、フィン型半導体４６は保護膜４７にて覆われたままにする。なお、ハードマスク層４３の表面を露出させるために、ハードマスク層４３をストッパ膜とした保護膜４７のＣＭＰを行うようにしてもよい。
【００５８】
次に、図３２（ａ）および図３２（ｂ）に示すように、フィン型半導体４６が保護膜４７にて覆われるようにしたまま支柱型半導体４４上のハードマスク層４３を選択的に除去し、支柱型半導体４４の表面を露出させる開口部５２を保護膜４７に形成する。
【００５９】
次に、図３３（ａ）および図３３（ｂ）に示すように、開口部５２を介して支柱型半導体４４の異方性エッチングを行うことにより、フィン型半導体４６を埋め込み絶縁層４５上に残したまま埋め込み絶縁層４５上の支柱型半導体４４を除去し、フィン型半導体４６の一方の側面を露出させる。
【００６０】
次に、図３４（ａ）および図３４（ｂ）に示すように、ウェットエッチングなどの方法にて埋め込み絶縁層４５上から保護膜４７を除去し、フィン型半導体４６の他方の側面を露出させる。
【００６１】
次に、図３５（ａ）および図３５（ｂ）に示すように、熱酸化またはＣＶＤなどの方法にて埋め込み絶縁層４５上のフィン型半導体４６の側面にゲート絶縁膜４８を形成する。
【００６２】
次に、図３６（ａ）および図３６（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体４６が埋め込まれるようにゲート電極材４９´を埋め込み絶縁層４５上に形成する。
【００６３】
次に、図３７（ａ）および図３７（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極材４９´上にハードマスク材を形成する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、ゲート電極材４９´上にハードマスク層５０を形成する。
【００６４】
次に、図３８（ａ）〜図３８（ｃ）に示すように、ハードマスク層５０をマスクとしてゲート電極材４９´をエッチングすることにより、フィン型半導体４６のチャネル領域５１ａ、５１ｂの側面にゲート絶縁膜４８を介してゲート電極４９を形成する。この時、図３８（ｃ）に示すように、ソース／ドレイン領域のフィン型半導体４６は上部に残ったゲート絶縁膜４８にてゲート電極のエッチングでのエッチングから保護することができる。
【００６５】
ここで、支柱型半導体４４およびフィン型半導体４６は同一の材料を用いることにより、支柱型半導体４４とフィン型半導体４６との間で格子整合を確保することができ、フィン型半導体４６の結晶品質を向上させることができる。
【００６６】
また、フィン型半導体４６間の支柱型半導体４４を除去するために、支柱型半導体４４上のハードマスク層４３を芯材として用いることにより、支柱型半導体４４の位置に対応した開口部５２を保護膜４７に自己整合的に形成することができ、支柱型半導体４４を精度よく除去することができる。
【００６７】
なお、上述した第４実施形態では、支柱型半導体４４を除去するために、ハードマスク層４３を芯材として保護膜４７に開口部５２を形成する方法について説明したが、フォトリソグラフィ技術を用いて支柱型半導体４４を除去するようにしてもよい。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
Ｒ１ ゲート領域、Ｒ２ 支柱領域、１、２１、４１ 半導体基板、２、４２ 半導体層、３、１３、２３、３３、４３、５０ ハードマスク層、４、２４、４４ 支柱型半導体、５、２２、４５ 埋め込み絶縁層、６、２５〜２９、４６ フィン型半導体、７ サイドウォール、９、３０、４７ 保護膜、１０ キャップ層、１１、３１、４８ ゲート絶縁膜、１２´、３２´、４９´ ゲート電極材、１２、３２、４９ ゲート電極、１４ａ、１４ｂ、３４ａ、３４ｂ、５１ａ、５１ｂ チャネル領域、５２ 開口部
【技術分野】
【０００１】
本発明の実施形態は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタでは、その微細化に伴って短チャネル効果が顕著になり、従来のシングルゲート型トランジスタでは短チャネル効果抑制のために高濃度のチャネル不純物が必要になってきている。しかし、チャネル不純物の高濃度化はチャネル中のキャリア移動度低下によるオン電流の減少、不純物ゆらぎによるしきい値電圧のばらつき増加、接合リーク電流増加などの問題を引き起こすことが知られており、微細化されたトランジスタの高性能化にはチャネル不純物の高濃度化によらない短チャネル効果抑制が必要である。
【０００３】
チャネル不純物の高濃度化によらない短チャネル効果抑制を実現する方法として、チャネルに対してゲート電極を複数配置したマルチゲート型トランジスタが提案されている。マルチゲート型トランジスタは複数のゲート電極でチャネルポテンシャルを制御するため、チャネルポテンシャルに対するゲート電極の支配力をドレイン電極のそれよりも強くすることができ、チャネル不純物を高濃度にすることなく短チャネル効果が抑制できる。フィン型トランジスタはマルチゲート型トランジスタの一つであるが、フィンの高さを高くすることでチャネル幅が増加し、フットプリントを増大させることなくオン電流を増やせるため、たとえば高駆動電流が要求されるメモリのセルトランジスタなどに有効である。
【０００４】
フィン型トランジスタにはバルク半導体基板上に形成されたタイプと、SOI(Silicon On Insulator)基板上に形成されたタイプとがあるが、半導体ウェハのコスト、平面型トランジスタとの混載、自己発熱の抑制、等の観点から前者が好ましい。
前者のタイプのフィン型トランジスタでは、ソース／ドレイン間のリーク電流防止のためフィンチャネルボトムにパンチスルーストッパが必要で、パンチスルーストッパ形成時にチャネルに不純物がドーピングされてしまいチャネル不純物濃度が高くなってしまうことが問題である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１１−３５３９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一つの実施形態の目的は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることなく、絶縁層上にフィン型半導体を形成することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態の半導体装置の製造方法によれば、半導体基板上に支柱型半導体を形成し、前記支柱型半導体の下部を埋め込む絶縁層を前記半導体基板上に形成し、前記支柱型半導体の上部の側面に接合されたフィン型半導体を前記絶縁層上に形成し、前記フィン型半導体を前記絶縁層上に残したまま前記絶縁層上の前記支柱型半導体を除去する。
【図面の簡単な説明】
【０００８】
【図１】図１（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図、図１（ｃ）は、半導体層２の深さ方向のＧｅ濃度分布を示す図である。
【図２】図２（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図２（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図３（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】図４（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】図５（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図５（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図６（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図７】図７（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図７（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】図８（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図８（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図９】図９（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図９（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】図１０（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１０（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１１】図１１（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１１（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１２】図１２（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１２（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１３】図１３（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１３（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１４】図１４（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１４（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１５】図１５（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１５（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１６】図１６（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１６（ｂ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１７】図１７（ａ）は、第１実施形態に係る半導体装置の製造方法を示す平面図、図１７（ｂ）および図１７（ｃ）は、第１実施形態に係る半導体装置の製造方法を示す断面図である。
【図１８】図１８（ａ）および図１８（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図１９】図１９（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図１９（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２０】図２０（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図２０（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２１】図２１（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図２１（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２２】図２２（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図２２（ｂ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２３】図２３（ａ）は、第３実施形態に係る半導体装置の製造方法を示す平面図、図２３（ｂ）および図２３（ｃ）は、第３実施形態に係る半導体装置の製造方法を示す断面図である。
【図２４】図２４（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２４（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２５】図２５（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２５（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２６】図２６（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２６（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２７】図２７（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２７（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２８】図２８（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２８（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図２９】図２９（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図２９（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３０】図３０（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３０（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３１】図３１（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３１（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３２】図３２（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３２（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３３】図３３（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３３（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３４】図３４（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３４（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３５】図３５（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３５（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３６】図３６（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３６（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３７】図３７（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３７（ｂ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【図３８】図３８（ａ）は、第４実施形態に係る半導体装置の製造方法を示す平面図、図３８（ｂ）および図３８（ｃ）は、第４実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、実施形態に係る半導体装置および半導体装置の製造方法について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１実施形態）
図１（ａ）〜図１７（ａ）は、第１実施形態に係る半導体装置の概略構成を示す平面図、図１（ｂ）〜図１７（ｂ）および図１７（ｃ）は、第１実施形態に係る半導体装置の概略構成を示す断面図である。図１（ｃ）は、半導体層２の深さ方向のＧｅ濃度分布を示す図である。なお、図１（ｂ）〜図１７（ｂ）は、図１（ａ）〜図１７（ａ）のＡ−Ａ線でそれぞれ切断した断面図、図１７（ｃ）は、図１７（ａ）のＢ−Ｂ線で切断した断面図である。
【００１１】
図１（ａ）および図１（ｂ）において、選択エピタキシャル成長にて半導体基板１上に半導体層２を形成する。ここで、半導体基板１上には、図１７（ｂ）のゲート電極１２が形成されるゲート領域Ｒ１および図３（ｂ）の支柱型半導体４が形成される支柱領域Ｒ２を確保することができる。
【００１２】
なお、半導体基板１および半導体層２の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。この時、半導体基板１および半導体層２の材料の組み合わせは、半導体基板１と半導体層２との間の格子整合を確保しつつ、半導体基板１と半導体層２との間でエッチング選択比を稼げることが好ましい。例えば、半導体基板１がＳｉの場合、半導体層２としてＳｉＧｅを選択することができる。半導体基板１がＧａＡｓの場合、半導体層２としてＡｌＧａＡｓを選択することができる。半導体基板１がＩｎＰの場合、半導体層２としてＧａＩｎＡｓＰを選択することができる。
【００１３】
また、図１（ｃ）に示すように、例えば、半導体基板１がＳｉ、半導体層２がＳｉＧｅの場合、半導体基板１と半導体層２との間の格子整合を確保するために、半導体層２のＧｅ濃度を深さ方向に変化させ、半導体基板１と半導体層２との界面に近づくに従って半導体層２のＧｅ濃度を薄くするようにしてもよい。半導体層２のＧｅ濃度を深さ方向に変化させる方法としては、半導体層２のエピタキシャル成長時のソースガスのＧｅ濃度を変化させる方法を挙げることができる
【００１４】
次に、図２（ａ）および図２（ｂ）に示すように、ＣＶＤなどの方法にて半導体層２上の全面にハードマスク材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、半導体層２上にハードマスク層３を形成する。なお、ハードマスク層３の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。
【００１５】
次に、図３（ａ）および図３（ｂ）に示すように、ハードマスク層３をマスクとして半導体層２をエッチングすることにより、半導体基板１上に支柱型半導体４を形成する。
【００１６】
次に、図４（ａ）および図４（ｂ）に示すように、ＣＶＤなどの方法にて支柱型半導体４が埋め込まれるように埋め込み絶縁層５を半導体基板１上に形成する。なお、埋め込み絶縁層５の構造としては、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を用いることができる。また、埋め込み絶縁層５の材料は、例えば、ＳｉＯ２を用いることができる。そして、ＣＭＰなどの方法にて埋め込み絶縁層５を平坦化する。この時、ハードマスク層３は、埋め込み絶縁層５のＣＭＰのエッチストッパ膜として用いることができる。
【００１７】
次に、図５（ａ）および図５（ｂ）に示すように、埋め込み絶縁層５のエッチバックを行うことにより、支柱型半導体４の下部が埋め込み絶縁層５にて埋め込まれるようにして支柱型半導体４の上部を埋め込み絶縁層５から露出させる。
【００１８】
次に、図６（ａ）および図６（ｂ）に示すように、選択エピタキシャル成長にて支柱型半導体４の側面に接合されたフィン型半導体６を埋め込み絶縁層５上に形成する。なお、フィン型半導体６の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。この時、支柱型半導体４およびフィン型半導体６の材料の組み合わせは、支柱型半導体４およびフィン型半導体６との間の格子整合を確保しつつ、支柱型半導体４とフィン型半導体６との間でエッチング選択比を稼げることが好ましい。例えば、支柱型半導体４がＳｉＧｅの場合、フィン型半導体６としてＳｉを選択することができる。
【００１９】
次に、図７（ａ）および図７（ｂ）に示すように、ウェットエッチングなどの方法にて支柱型半導体４上のハードマスク層３を除去する。
【００２０】
次に、図８（ａ）および図８（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体６の側面が覆われるようにサイドウォール７を埋め込み絶縁層５上に形成する。なお、サイドウォール７の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。
【００２１】
次に、図９（ａ）および図９（ｂ）に示すように、サイドウォール７の異方性エッチングにてフィン型半導体６の側面にサイドウォール７が残るようにして支柱型半導体４、フィン型半導体６および埋め込み絶縁層５上のサイドウォール７を除去する。
【００２２】
次に、図１０（ａ）および図１０（ｂ）に示すように、ドライエッチングなどの方法にて支柱型半導体４を選択的に除去する。この時、支柱型半導体４はフィン型半導体６よりもエッチングレートの高い材料にて構成することにより、フィン型半導体６を埋め込み絶縁層５上に残すことができる。また、フィン型半導体６の側面にサイドウォール７を形成することにより、フィン型半導体６の幅が狭い場合においても、フィン型半導体６が倒れるのを防止することができる。また、支柱型半導体４は完全に除去する必要はなく、少なくとも埋め込み絶縁層５の表面より上に位置する支柱型半導体４を除去すればよい。
【００２３】
次に、図１１（ａ）および図１１（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体６の側面が覆われるように保護膜９を半導体基板１上に形成する。なお、保護膜９の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。そして、保護膜９の異方性エッチングにてフィン型半導体６の側面に保護膜９が残るようにしてフィン型半導体６および埋め込み絶縁層５上の保護膜９を除去する。
【００２４】
次に、図１２（ａ）および図１２（ｂ）に示すように、熱酸化などの方法にてフィン型半導体６の上部にキャップ層１０を形成する。なお、キャップ層１０の材料は、例えば、ＳｉＯ２を用いることができる。
【００２５】
次に、図１３（ａ）および図１３（ｂ）に示すように、ウェットエッチングなどの方法にてフィン型半導体６の側面のサイドウォール７および保護膜９を除去する。この時、埋め込み絶縁層５下において支柱型半導体４上に保護膜９が残るようにすることで、支柱型半導体４を絶縁体で塞ぐようにしてもよい。
【００２６】
次に、図１４（ａ）および図１４（ｂ）に示すように、熱酸化またはＣＶＤなどの方法にて埋め込み絶縁層５上のフィン型半導体６の側壁にゲート絶縁膜１１を形成する。なお、ゲート絶縁膜１１の材料は、例えば、ＳｉＯ２、ＨｆＯ、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＡｌＯ、ＨｆＡｌＳｉＯＮおよびＬａ２Ｏ３などから選択することができる。
【００２７】
次に、図１５（ａ）および図１５（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体６が埋め込まれるようにゲート電極材１２´を埋め込み絶縁層５上に形成する。
【００２８】
次に、図１６（ａ）および図１６（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極材１２´上にハードマスク材を形成する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、ゲート電極材１２´上にハードマスク層１３を形成する。
【００２９】
次に、図１７（ａ）〜図１７（ｃ）に示すように、ハードマスク層１３を介してゲート電極材１２´をエッチングすることにより、フィン型半導体６のチャネル領域１４ａ、１４ｂの側面にゲート絶縁膜１１を介してゲート電極１２を形成する。なお、ゲート電極１２の材料は、例えば、多結晶シリコンを用いることができる。あるいは、ゲート電極１２の材料は、例えば、Ｗ、Ａｌ、ＴａＮ、Ｒｕ、ＴｉＡｌＮ、ＨｆＮ、ＮｉＳｉ、ＭｏおよびＴｉＮなどから選択するようにしてもよい。
【００３０】
また、フィン型半導体６のチャネル領域１４ａ、１４ｂでは、チャネル領域１４ａ、１４ｂの不純物濃度のばらつきに起因する電界効果トランジスタの電気的特性のばらつきや移動度の低下を抑制するために、チャネル領域１４a、１４bの不純物濃度を低減することが好ましい。チャネル領域１４a、１４bはノンドープであってもよい。チャネル領域１４a、１４b内の不純物濃度を十分に低減した場合でも短チャネル効果を抑制するため、フィン幅はゲート長よりも小さく、より具体的には2/3以下にすることが好ましい。なお、チャネル内の不純物濃度を十分低減することでフィン型トランジスタを完全空乏化デバイスとすることができる。
【００３１】
ここで、支柱型半導体４の側面にフィン型半導体６を選択エピタキシャル成長させることにより、ＳＯＩ基板を用いることなく、フィン型半導体６を埋め込み絶縁層５上に形成することができる。このため、ＳＯＩ基板を用いた場合に比べてコストダウンを図りつつ、絶縁体上にフィン型トランジスタを形成することができる。
【００３２】
また、支柱型半導体４の側面にフィン型半導体６を選択エピタキシャル成長させることにより、フィン型半導体６のチャネル領域１４ａのチャネル表面は選択エピタキシャル成長の最表面のためラフネスの小さい面となり、フィン型半導体６のチャネル領域１４ｂのチャネル方面はフォトリソグラフィおよびエッチングで形成されたことでラフネスの大きい面とすることができる。これによりフィン型半導体６のチャネル領域１４ａ、１４ｂとでチャネル表面の粗さが異なるようにすることができる。
【００３３】
フィン型半導体６のチャネル領域１４ａ、１４ｂの表面粗さが大きいと、界面準位密度が増加するとともに、チャネル領域１４ａ、１４ｂでのキャリアのラフネス散乱が起こり、移動度が低下する。このため、フィン型半導体６のチャネル領域１４ａでは表面ラフネスが低減することで、フィン型半導体６のチャネル領域１４ａがフォトリソグラフィおよびエッチング面で形成された場合に比べてフィン型トランジスタの特性を向上させることができる。
【００３４】
なお、上述した第１実施形態では、支柱型半導体４とフィン型半導体６との間でエッチング選択比を稼ぐために、支柱型半導体４とフィン型半導体６とで半導体材料を異ならせる方法について説明したが、支柱型半導体４とフィン型半導体６とで不純物濃度を異ならせるようにしてもよい。例えば、支柱型半導体４として不純物ドープシリコン、フィン型半導体６として不純物ノンドープシリコンを用いるようにしてもよい。この時、不純物ドープシリコンが不純物ノンドープシリコンに比べてエッチングレートが大きいようなウェットエッチングを行うことで、不純物ドープシリコンを選択的に除去することができる。この時の不純物としては、例えば、ＰまたＡｓを用いることができ、薬液としてはホット燐酸を用いることができる。
【００３５】
（第２実施形態）
図１８（ａ）および図１８（ｂ）は、第２実施形態に係る半導体装置の製造方法を示す断面図である。
図１８（ａ）において、半導体基板２１上に支柱型半導体２４を形成し、支柱型半導体２４の下部が埋め込まれるように埋め込み絶縁層２２を半導体基板２１上に形成する。この時、支柱型半導体２４上にはハードマスク層２３が形成されている。
【００３６】
そして、支柱型半導体２４の側面に接合されたフィン型半導体２５を埋め込み絶縁層２２上に形成する。次に、フィン型半導体２５の側面に接合されたフィン型半導体２６を埋め込み絶縁層２２上に形成する。次に、フィン型半導体２６の側面に接合されたフィン型半導体２７を埋め込み絶縁層２２上に形成する。次に、フィン型半導体２７の側面に接合されたフィン型半導体２８を埋め込み絶縁層２２上に形成する。次に、フィン型半導体２８の側面に接合されたフィン型半導体２９を埋め込み絶縁層２２上に形成する。
【００３７】
なお、半導体基板２１、支柱型半導体２４およびフィン型半導体２５〜２９の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。この時、支柱型半導体２４およびフィン型半導体２６、２８と半導体基板２１およびフィン型半導体２５〜２９の組み合わせは、支柱型半導体２４およびフィン型半導体２６、２８と半導体基板２１およびフィン型半導体２５〜２９との間の格子整合を確保しつつ、支柱型半導体２４およびフィン型半導体２６、２８と半導体基板２１およびフィン型半導体２５〜２９との間でエッチング選択比を稼げることが好ましい。例えば、半導体基板２１およびフィン型半導体２５〜２９がＳｉの場合、支柱型半導体２４およびフィン型半導体２６、２８としてＳｉＧｅを選択することができる。
【００３８】
次に、図１８（ｂ）に示すように、ハードマスク層２３を除去した後、ドライエッチングなどの方法にて支柱型半導体２４およびフィン型半導体２６、２８を選択的に除去する。なお、埋め込み絶縁層２２下において支柱型半導体２４上に保護膜３０を形成することで、支柱型半導体２４を絶縁体で塞ぐようにしてもよい。
【００３９】
ここで、フィン型半導体２５〜２９を支柱型半導体２４の横方向に交互に繰り返して埋め込み絶縁層２２上に形成することにより、フィン型半導体２５〜２９のフィン幅およびフィンスペースを自由に設定することが可能となる。このため、フィン型トランジスタのフィンのライン＆スペースにおけるフォトリソグラフィ上の制約を解消することができ、ライン＆スペースのパターンレイアウトの自由度を向上させることができる。
【００４０】
（第３実施形態）
図１９（ａ）〜図２３（ａ）は、第３実施形態に係る半導体装置の概略構成を示す平面図、図１９（ｂ）〜図２３（ｂ）および図２３（ｃ）は、第３実施形態に係る半導体装置の概略構成を示す断面図である。なお、図１９（ｂ）〜図２３（ｂ）は、図１９（ａ）〜図２３（ａ）のＡ−Ａ線でそれぞれ切断した断面図、図２３（ｃ）は、図２３（ａ）のＢ−Ｂ線で切断した断面図である。
【００４１】
図１９（ａ）および図１９（ｂ）において、図１（ａ）〜図７（ａ）および図１（ｂ）〜図７（ｂ）の工程後、ウェットエッチングなどの方法にて支柱型半導体４を選択的に除去する。なお、埋め込み絶縁層５下に支柱型半導体４の一部を残してもよい。
【００４２】
次に、図２０（ａ）および図２０（ｂ）に示すように、熱酸化またはＣＶＤなどの方法にて埋め込み絶縁層５上のフィン型半導体６の側面にゲート絶縁膜３１を形成する。
【００４３】
次に、図２１（ａ）および図２１（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体６が埋め込まれるようにゲート電極材３２´を埋め込み絶縁層５上に形成する。
【００４４】
次に、図２２（ａ）および図２２（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極材３２´上にハードマスク材を形成する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、ゲート電極材３２´上にハードマスク層３３を形成する。
【００４５】
次に、図２３（ａ）〜図２３（ｃ）に示すように、ハードマスク層３３をマスクとしてゲート電極材３２´をエッチングすることにより、フィン型半導体６のチャネル領域３４ａ、３４ｂの側面にゲート絶縁膜３１を介してゲート電極３２を形成する。この時、図２３（ｃ）に示すように、ソース／ドレイン領域のフィン型半導体６は上部に残ったゲート絶縁膜３１にてゲート電極のエッチングでのエッチングから保護することができる。
【００４６】
ここで、この第３実施形態では、図９（ａ）および図９（ｂ）のサイドウォール７の形成を省略することにより、工程数を削減することができる。
【００４７】
（第４実施形態）
図２４（ａ）〜図３８（ａ）は、第４実施形態に係る半導体装置の概略構成を示す平面図、図２４（ｂ）〜図３８（ｂ）および図３８（ｃ）は、第４実施形態に係る半導体装置の概略構成を示す断面図である。なお、図２４（ｂ）〜図３８（ｂ）は、図２４（ａ）〜図３８（ａ）のＡ−Ａ線でそれぞれ切断した断面図、図３８（ｃ）は、図３８（ａ）のＢ−Ｂ線で切断した断面図である。
【００４８】
図２４（ａ）および図２４（ｂ）において、選択エピタキシャル成長にて半導体基板４１上に半導体層４２を形成する。ここで、半導体基板４１上には、図３８（ａ）のゲート電極４９が形成されるゲート領域Ｒ１および図２６（ａ）の支柱型半導体４３が形成される支柱領域Ｒ２を確保することができる。
【００４９】
なお、格子整合を確保するために、半導体基板４１および半導体層４２は同一の材料を用いることができる。半導体基板４１および半導体層４２の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。
【００５０】
次に、図２５（ａ）および図２５（ｂ）に示すように、ＣＶＤなどの方法にて半導体層４２上の全面にハードマスク材を成膜する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、半導体層４２上にハードマスク層４３を形成する。なお、ハードマスク層４３の材料は、例えば、Ｓｉ３Ｎ４を用いることができる。
【００５１】
次に、図２６（ａ）および図２６（ｂ）に示すように、ハードマスク層４３をマスクとして半導体層４２をエッチングすることにより、半導体基板４１上に支柱型半導体４４を形成する。
【００５２】
次に、図２７（ａ）および図２７（ｂ）に示すように、ＣＶＤなどの方法にて支柱型半導体４４が埋め込まれるように埋め込み絶縁層４５を半導体基板４１上に形成する。そして、ＣＭＰなどの方法にてハードマスク層４３が露出するまで埋め込み絶縁層４５を平坦化する。
【００５３】
次に、図２８（ａ）および図２８（ｂ）に示すように、埋め込み絶縁層４５のエッチバックを行うことにより、支柱型半導体４４の下部が埋め込み絶縁層４５にて埋め込まれるようにして支柱型半導体４４の上部を埋め込み絶縁層４５から露出させる。
【００５４】
次に、図２９（ａ）および図２９（ｂ）に示すように、選択エピタキシャル成長にて支柱型半導体４４の側面に接合されたフィン型半導体４６を埋め込み絶縁層４５上に形成する。
【００５５】
なお、格子整合を確保するために、支柱型半導体４４およびフィン型半導体４６は同一の材料を用いることができる。支柱型半導体４４およびフィン型半導体４６の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＰ、ＧａＩｎＡｓＰ、ＧａＰ、ＩｎＧａＡｓ、ＧａＮ、ＳｉＣなどから選択することができる。
【００５６】
次に、図３０（ａ）および図３０（ｂ）に示すように、ＣＶＤなどの方法にてハードマスク層４３およびフィン型半導体４６が覆われるように保護膜４７を埋め込み絶縁層４５上に形成する。なお、保護膜４７の材料は、例えば、ＳｉＯ２を用いることができる。
【００５７】
次に、図３１（ａ）および図３１（ｂ）に示すように、保護膜４７の異方性エッチングを行うことにより、ハードマスク層４３の表面を露出させる。この時、フィン型半導体４６は保護膜４７にて覆われたままにする。なお、ハードマスク層４３の表面を露出させるために、ハードマスク層４３をストッパ膜とした保護膜４７のＣＭＰを行うようにしてもよい。
【００５８】
次に、図３２（ａ）および図３２（ｂ）に示すように、フィン型半導体４６が保護膜４７にて覆われるようにしたまま支柱型半導体４４上のハードマスク層４３を選択的に除去し、支柱型半導体４４の表面を露出させる開口部５２を保護膜４７に形成する。
【００５９】
次に、図３３（ａ）および図３３（ｂ）に示すように、開口部５２を介して支柱型半導体４４の異方性エッチングを行うことにより、フィン型半導体４６を埋め込み絶縁層４５上に残したまま埋め込み絶縁層４５上の支柱型半導体４４を除去し、フィン型半導体４６の一方の側面を露出させる。
【００６０】
次に、図３４（ａ）および図３４（ｂ）に示すように、ウェットエッチングなどの方法にて埋め込み絶縁層４５上から保護膜４７を除去し、フィン型半導体４６の他方の側面を露出させる。
【００６１】
次に、図３５（ａ）および図３５（ｂ）に示すように、熱酸化またはＣＶＤなどの方法にて埋め込み絶縁層４５上のフィン型半導体４６の側面にゲート絶縁膜４８を形成する。
【００６２】
次に、図３６（ａ）および図３６（ｂ）に示すように、ＣＶＤなどの方法にてフィン型半導体４６が埋め込まれるようにゲート電極材４９´を埋め込み絶縁層４５上に形成する。
【００６３】
次に、図３７（ａ）および図３７（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極材４９´上にハードマスク材を形成する。そして、フォトリソグラフィ技術およびエッチング技術にてハードマスク材をパターニングすることにより、ゲート電極材４９´上にハードマスク層５０を形成する。
【００６４】
次に、図３８（ａ）〜図３８（ｃ）に示すように、ハードマスク層５０をマスクとしてゲート電極材４９´をエッチングすることにより、フィン型半導体４６のチャネル領域５１ａ、５１ｂの側面にゲート絶縁膜４８を介してゲート電極４９を形成する。この時、図３８（ｃ）に示すように、ソース／ドレイン領域のフィン型半導体４６は上部に残ったゲート絶縁膜４８にてゲート電極のエッチングでのエッチングから保護することができる。
【００６５】
ここで、支柱型半導体４４およびフィン型半導体４６は同一の材料を用いることにより、支柱型半導体４４とフィン型半導体４６との間で格子整合を確保することができ、フィン型半導体４６の結晶品質を向上させることができる。
【００６６】
また、フィン型半導体４６間の支柱型半導体４４を除去するために、支柱型半導体４４上のハードマスク層４３を芯材として用いることにより、支柱型半導体４４の位置に対応した開口部５２を保護膜４７に自己整合的に形成することができ、支柱型半導体４４を精度よく除去することができる。
【００６７】
なお、上述した第４実施形態では、支柱型半導体４４を除去するために、ハードマスク層４３を芯材として保護膜４７に開口部５２を形成する方法について説明したが、フォトリソグラフィ技術を用いて支柱型半導体４４を除去するようにしてもよい。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６９】
Ｒ１ ゲート領域、Ｒ２ 支柱領域、１、２１、４１ 半導体基板、２、４２ 半導体層、３、１３、２３、３３、４３、５０ ハードマスク層、４、２４、４４ 支柱型半導体、５、２２、４５ 埋め込み絶縁層、６、２５〜２９、４６ フィン型半導体、７ サイドウォール、９、３０、４７ 保護膜、１０ キャップ層、１１、３１、４８ ゲート絶縁膜、１２´、３２´、４９´ ゲート電極材、１２、３２、４９ ゲート電極、１４ａ、１４ｂ、３４ａ、３４ｂ、５１ａ、５１ｂ チャネル領域、５２ 開口部
【特許請求の範囲】
【請求項１】
半導体基板上に支柱型半導体を形成する工程と、
前記支柱型半導体の下部を埋め込む絶縁層を前記半導体基板上に形成する工程と、
前記支柱型半導体の上部の側面に接合されたフィン型半導体を前記絶縁層上に形成する工程と、
前記フィン型半導体を前記絶縁層上に残したまま前記絶縁層上の前記支柱型半導体を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記支柱型半導体は前記フィン型半導体よりもエッチングレートの高い材料にて構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
互いにエッチングレートの異なる第１および第２のフィン型半導体を前記支柱型半導体の横方向に交互に繰り返して前記絶縁層上に形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
選択エピタキシャル成長にて半導体基板上に半導体層を形成する工程と、
前記半導体層上にハードマスク層を形成する工程と、
前記ハードマスク層をマスクとして前記半導体層をエッチングすることにより、前記半導体基板上に支柱型半導体を形成する工程と、
前記支柱型半導体の下部を埋め込む絶縁層を前記半導体基板上に形成する工程と、
前記支柱型半導体の上部の側面に接合されたフィン型半導体を前記絶縁層上に形成する工程と、
前記ハードマスク層および前記フィン型半導体を覆う保護膜を前記絶縁層上に形成する工程と、
前記フィン型半導体を前記保護膜で覆ったまま前記ハードマスク層の表面を前記保護膜から露出させる工程と、
前記ハードマスク層を除去することにより、前記支柱型半導体の表面を露出させる工程と、
前記ハードマスク層が除去された前記支柱型半導体の異方性エッチングにて前記支柱型半導体を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
チャネルとして用いる二つの対向する側面の表面ラフネスが異なるフィン型半導体と、前記フィン型半導体の側面にゲート絶縁膜を介して形成されたゲート電極と、
前記フィン型半導体の両端部に形成されたソース／ドレインとを備えることを特徴とする半導体装置。
【請求項１】
半導体基板上に支柱型半導体を形成する工程と、
前記支柱型半導体の下部を埋め込む絶縁層を前記半導体基板上に形成する工程と、
前記支柱型半導体の上部の側面に接合されたフィン型半導体を前記絶縁層上に形成する工程と、
前記フィン型半導体を前記絶縁層上に残したまま前記絶縁層上の前記支柱型半導体を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記支柱型半導体は前記フィン型半導体よりもエッチングレートの高い材料にて構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
互いにエッチングレートの異なる第１および第２のフィン型半導体を前記支柱型半導体の横方向に交互に繰り返して前記絶縁層上に形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
選択エピタキシャル成長にて半導体基板上に半導体層を形成する工程と、
前記半導体層上にハードマスク層を形成する工程と、
前記ハードマスク層をマスクとして前記半導体層をエッチングすることにより、前記半導体基板上に支柱型半導体を形成する工程と、
前記支柱型半導体の下部を埋め込む絶縁層を前記半導体基板上に形成する工程と、
前記支柱型半導体の上部の側面に接合されたフィン型半導体を前記絶縁層上に形成する工程と、
前記ハードマスク層および前記フィン型半導体を覆う保護膜を前記絶縁層上に形成する工程と、
前記フィン型半導体を前記保護膜で覆ったまま前記ハードマスク層の表面を前記保護膜から露出させる工程と、
前記ハードマスク層を除去することにより、前記支柱型半導体の表面を露出させる工程と、
前記ハードマスク層が除去された前記支柱型半導体の異方性エッチングにて前記支柱型半導体を除去する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
チャネルとして用いる二つの対向する側面の表面ラフネスが異なるフィン型半導体と、前記フィン型半導体の側面にゲート絶縁膜を介して形成されたゲート電極と、
前記フィン型半導体の両端部に形成されたソース／ドレインとを備えることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【公開番号】特開２０１３−３８３０１（Ｐ２０１３−３８３０１Ａ）
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願番号】特願２０１１−１７４７１２（Ｐ２０１１−１７４７１２）
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月２１日（２０１３．２．２１）
【国際特許分類】
【出願日】平成２３年８月１０日（２０１１．８．１０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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