半導体装置
【課題】 素子特性の劣化を抑制する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
シリコン大規模集積回路は、他のデバイス技術の中で、情報化社会の進歩を支援するために広く使用されている。集積回路は、トランジスタ又は同様のもののような複数の半導体装置からなることができる。それは、様々な技術によって生産することができる。半導体装置の集積度及び速度を増加し続けるために、半導体装置を縮小し続ける傾向があった（例えば、半導体装置のサイズ及び機構を縮小する）。半導体及び／又は半導体機構サイズの縮小により、集積回路は、改善された速度、性能、密度、１ユニット当たりのコスト等が得られる。しかしながら、半導体装置及び装置機構がより縮小し、さらに進歩するにつれて、従来の製造技術では、精巧に規定された特徴を生み出すために、それらの性能が制限されている。さらに、半導体が縮小するにつれて、スケーリングは制限される。
【０００３】
一例として、様々な技術は、集積回路のスケーリングを促進する。ある技術は、シャロートレンチ分離である。それは、隣接した半導体装置間の電流リークを防ぐ集積回路機構である。従来のシャロートレンチ分離の形成は、半導体基板上にパッド酸化物及び保護窒化層を堆積することを含んでいる。開口が、保護窒化層内に形成される。また、半導体基板は、トレンチを形成するためにエッチングされる。トレンチは、例えば二酸化ケイ素のような誘電体で埋め込むことができる。保護窒化物及びパッド酸化物の除去により、平坦化される。続いて、半導体装置の活性領域が、形成される。
【０００４】
別の技術は、エピタキシャル成長によって基板の上部上に不整合な半導体格子を形成することにより、トランジスタ（例えば、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）、特に、高誘電体／金属ＭＯＳＦＥＴ）の閾値電圧を調整することを伴う。エピタキシャル層の導入は、さらに、スケーリングを容易にするためにキャリヤ（例えば、電子及び／又はホール）モビリティを増加させるシリコン格子にひずみをもたらす。エピタキシャル成長プロセスは、単結晶基板又はウェハ上の材料の単結晶膜を成長させることを含んでいる。
【０００５】
シャロートレンチ分離に隣接する活性領域上にエピタキシャル層を堆積することは、マスキング、エピタキシャル成長及び洗浄工程を含んでいる。そのような洗浄工程中に、シャロートレンチ分離の一部は、絶縁材料の中にボイド又はディボットを残して、等方的に除去される。ディボットは、電流リーク及び／又はショートニングを生じさせる。ディボットのサイズ及び／又は深さが増加するにしたがって、接合リークによる劣化が増加する。従って、縮小されたディボット形成を備えたエピタキシャル層を有する半導体装置を製造するための技術を提供することが望まれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１００５８０号公報
【特許文献２】特開平１０−０９２９２２号公報
【特許文献３】特許第２９２９６３０号公報
【特許文献４】特許第４５４４７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
素子特性の劣化を抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、前記トランジスタ領域は、基板上に形成された半導体領域と、前記半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、前記半導体領域上及び前記半導体領域と前記素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。
【図面の簡単な説明】
【０００９】
【図１Ａ】一態様による非ラテラルエピタキシャルプロセスを示す代表的なブロック図。
【図１Ｂ】一態様によるラテラルエピタキシャルプロセスを示す代表的なブロック図。
【図２Ａ】従来のプロセスによって製造された半導体装置の一部を示す断面図。
【図２Ｂ】従来のプロセスによって製造された半導体装置の一部を示す断面図。
【図３Ａ】従来のプロセスによって製造された半導体装置のスタティックランダムアクセスメモリ（ＳＲＡＭ）エリアを示す断面図。
【図３Ｂ】従来のプロセスによって製造された半導体装置のスタティックランダムアクセスメモリ（ＳＲＡＭ）エリアを示す断面図。
【図４Ａ】従来のプロセスによる半導体装置の製造中のシャロートレンチ分離ディボットの形成を示す図。
【図４Ｂ】従来のプロセスによる半導体装置の製造中のシャロートレンチ分離ディボットの形成を示す図。
【図４Ｃ】従来のプロセスによる半導体装置の製造中のシャロートレンチ分離ディボットの形成を示す図。
【図５】半導体装置を形成するための別の従来のプロセスを示す図。
【図６】一態様による半導体装置の製造工程を示す図。
【図７】一態様による工程例を示す図。
【図８】一態様によるトランジスタを形成するプロセスを示す図。
【図９】一態様による半導体装置を示す図。
【図１０】図８に関して示され議論されたプロセスによって形成された半導体装置を示す断面図及び平面図。
【図１１】１以上の開示された態様によるプロセス及び従来のプロセスよって製造された半導体装置の比較を示す図。
【図１２】一態様による半導体装置の製造方法を示す図。
【発明を実施するための形態】
【００１０】
従来の半導体装置の製造方法中に、シャロートレンチ分離（ＳＴＩ）ディボットは、後続処理工程で（例えば、サイズ及び／又は深さが）徐々に大きくなることがある。大きなＳＴＩディボットは、Ｖｔ−Ｗ、接合リーク及び／又はブレークダウン電圧を含むいくつかのデバイス特性に悪影響を与える可能性がある。さらに、大きなＳＴＩディボットは、メタルゲートカバレッジ及びゲート電極エッチング工程に影響を及ぼす場合がある。他の欠陥と同様に上記を回避するために、１以上の開示された態様は、ラテラルエピタキシャル構造を備えたチャネルエピタキシャル構造を有するトランジスタを具備する半導体装置を提供する。
【００１１】
いくつかの態様によれば、ラテラルエピタキシャル構造を備えたチャネルエピタキシャル層が形成される。ラテラルエピタキシャル構造は、ゲート電極の下にある。ここで、ゲート電極は、ＳＴＩエッジに直接触れない。従って、ＳＴＩエッジは、チャネルエピタキシャル形成の後続処理工程から保護される。例えば、ラテラルエピタキシャル層は、後続のエッチング処理工程からＳＴＩエッジを保護することができる。それは、ＳＴＩディボットの減少につながる。ゲート高誘電体層とＳＴＩ酸化物との間の距離を広げることができるので、トランジスタＶｔ−Ｗ効果も改善することができる。
【００１２】
図１Ａは、一態様による非ラテラルエピタキシャルプロセス１００の代表的なブロック図を示す。図ｌＢは、一態様によるラテラルエピタキシャルプロセス１０２の代表的なブロック図を示す。図示されるように、非ラテラルエピタキシャルプロセス１００は、インサイチュー（In-Situ）プリベーク工程１０４を含む。次は、エピタキシャル成長１０６である。その後、ポストパージ工程１０８が続く。ラテラルエピタキシャルプロセス１０２によって示されるように、エピタキシャル成長１１２は、インサイチュープリベーク工程１１０に続く。さらに、ラテラルエピタキシャル構造は、ポストパージ工程の最適化１１４で形成することができる。ポストパージは、エピタキシャル形成工程の後に、Ｈ２雰囲気で、約５５０℃から６５０℃の温度の下で処理することができる。いくつかの態様によれば、ラテラルエピタキシャル構造は、パージプロセス工程を省略して形成することができる。
【００１３】
一態様は、トランジスタ領域を有する半導体装置に関する。トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域とを具備する。トランジスタ領域は、ラテラルエピタキシャル層を備えたエピタキシャル層をさらに具備する。エピタキシャル層は、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長する。
【００１４】
一態様では、エピタキシャル層は、エッチング工程からシャロートレンチ分離エッジを保護するために、横方向に成長する。別の態様では、エピタキシャル層は、ゲート電極の底部で横方向に成長する。さらなる態様では、エピタキシャル層は、ドレイン領域で成長する。
【００１５】
別の態様では、エピタキシャル層は、ゲート電極の底部で並びにソース領域及びドレイン領域上で成長する。ここで、エピタキシャル層は、ゲート電極、ソース領域及びドレイン領域の少なくとも１つから除去される。別の態様では、エピタキシャル層は、デュアルゲート酸化膜形成のためのウェットエッチングプロセス中のＳＴＩディボットの形成を緩和するために、単層の積層構造で形成される。いくつかの態様では、エピタキシャル層は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせで形成される。
【００１６】
さらなる態様では、エピタキシャル層は、縦方向膜厚Ｍ１と横方向膜厚Ｍ２とを有する。縦方向膜厚Ｍ１は、横方向膜厚Ｍ２より厚い。
【００１７】
いくつかの態様では、素子分離領域は、シャロートレンチ分離によって形成される。ここで、ディボットは、シャロートレンチ分離中に形成される。ラテラルエピタキシャル層は、ディボットの高さを制限する。
【００１８】
さらなる態様は、シャロートレンチ分離によって形成された少なくとも１つの分離領域と、チャネル領域とを具備する半導体装置に関する。半導体装置は、チャネル領域上に形成されたチャネルエピタキシャル層と、少なくとも１つの分離領域とチャネル領域との間に形成されたラテラルエピタキシャル層とをさらに具備する。
【００１９】
一態様では、ラテラルエピタキシャル層は、ディボットの形成を制限するために、少なくとも１つの分離領域とチャネル領域との間で横方向に形成される。いくつかの態様によれば、ディボットの高さは、制限される。
【００２０】
いくつかの態様では、少なくとも１つの分離領域のエッジは、チャネルエピタキシャル層上で行なわれた後続処理工程から保護される。いくつかの態様によれば、ラテラルエピタキシャル層は、ゲート電極の底部で横方向に成長する。
【００２１】
別の態様は、半導体装置の製造方法に関する。その方法は、ソース領域及びドレイン領域上に半導体基板を形成する工程と、半導体基板上に半導体領域を形成する工程とを具備する。方法は、半導体領域に隣接する少なくとも１つの素子分離領域を作成する工程と、半導体領域上及び半導体領域と少なくとも１つの素子分離領域との間で横方向にエピタキシャル層を堆積する工程とをさらに具備する。
【００２２】
一態様では、少なくとも１つの素子分離領域を形成する工程は、シャロートレンチ分離を行う工程と、シャロートレンチ分離を行う工程中に形成されたディボットの高さを制限する工程とを具備する。
【００２３】
いくつかの態様によれば、エピタキシャル層を堆積する工程は、ゲート電極の底部でエピタキシャル層を横方向に形成する工程を具備する。いくつかの態様では、エピタキシャル層を堆積する工程は、ドレイン領域のエピタキシャル層を成長する工程を具備する。他の態様によれば、エピタキシャル層を堆積する工程は、ゲート電極の底部で並びにソース領域及びドレイン領域上でエピタキシャル層を成長する工程と、ゲート電極、ソース領域及びドレイン領域の少なくとも１つからエピタキシャル層を除去する工程とを具備する。いくつかの態様によれば、エピタキシャル層を堆積する工程は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせを備えたエピタキシャル層を形成する工程を具備する。
【００２４】
図面を参照して、種々の態様が説明される。次の記述では、説明の目的として、多数の特定の詳細が１以上の態様の十分な理解を提供するために述べられる。しかし、種々の態様は、これらの特定の詳細なく、実施されてもよいことは明白である。他の例では、よく知られた構造及び装置は、１以上の態様についての記述を容易にするためにブロック図で示される。
【００２５】
図２Ａ及び２Ｂは、従来のプロセスによって製造された半導体装置の一部の断面図２００及び２０２を示す。断面図２００及び２０２には、第１の素子分離領域２０４が示される。例において、第１の素子分離領域２０４は、シャロートレンチ分離（ＳＴＩ）によって形成することができる。第１の素子分離領域２０４と第２の素子分離領域２０６との間には、シリコン基板２０８がある。特に、シリコン基板２０８の活性領域又はチャネル領域が、断面図２００及び２０２に示される。一態様では、第１の素子分離領域２０４及び第２素子分離領域２０６（他の素子分離領域と同様）は、シリコン基板２０８の他の活性領域からシリコン基板２０８のチャネル領域を隔離又は分離する働きをする。さらに、Ｔｉ／ＴｉＮ等で作られたメタルゲート２１０が示される。
【００２６】
エピタキシャル層は、シリサイド形成の前に、長方形エリア（図２Ａのメタルゲート２１０下の）によって示された領域内に形成することができる。エピタキシャル層２１２は、シリサイド形成で消費され、シリサイド層になる。一実施形態では、エピタキシャル層２１２は、ヘテロピタキシャル層になりえる。例えば、シリコン基板２０８、結晶シリコンを含むことができる。また、エピタキシャル層２１２は、結晶シリコンゲルマニウム（ＳｉＧｅ）を含むことができる。エピタキシャル層２１２（例えば、ＳｉＧｅ層）がシリコン基板２０８のチャネル領域又は活性領域上にある場合、それはｃＳｉＧｅ層として表示することができる。
【００２７】
シリコン基板２０８上でエピタキシャル層が成長するプロセス中、第１の素子分離領域２０４、第２の素子分離領域２０６及びシリコン基板２０８は、複数のマスキング、エッチング及び／又は洗浄工程を経験する。その工程では、第１の素子分離領域２０４及び第２の素子分離領域２０６の一部が除去される場合がある。第１の素子分離領域２０４及び第２の素子分離領域２０６の一部の除去は、第１の素子分離領域２０４内に第１のディボット２１４及び第２の素子分離領域２０６内に第２のディボット２１６を生成する。断面図２００は、第１のディボット２１４の底部とエピタキシャル層２１２の上部との間の高さの差ｈ１を示す。さらに、ディボットが大きい（例えば、サイズ及び／又は深さ）場合、エピタキシャルプロセスのプリベーク工程（例えば、一般的に水素雰囲気中で摂氏８００度）は、シリコン基板２０８のコーナーの丸みを促進する。
【００２８】
第１のディボット２１４の底部は、第１の素子分離領域２０４とシリコン基板２０８との間の接合コーナーにおける第１の素子分離領域２０４の高さと呼ぶことができる。断面図２００では、ｈ１は、約２１ナノメートル（ｎｍ）と２６ｎｍとの間にある。例では、ｈ１は、約２１．４ｎｍである。しかしながら、高さの差は、半導体装置を製造するために使用された特定のプロセス及びシステムによって変わる場合がある。別の実施形態では、第１のディボット２１４とシリコン基板２０８及びエピタキシャル層２１２の界面との間の高さの差は、高さの差ｓ１と等しい場合がある。しかしながら、ディボットの深さは、変化することがあり得る。
【００２９】
高さの差ｈ１（又はｓ１）が増加するにしたがって、接合リークも増加する。実施形態によれば、断面図２００に示された半導体装置は、ｐ型電界効果トランジスタ（ＰＦＥＴ）を含むことができる。従って、接合リークは、Ｐ＋／Ｐ−ウェル接合で生じる場合がある。そのようなＰＦＥＴ半導体装置は、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに組み込むことがある。従って、従来のプロセスは、チャネルエピタキシャル形成プロセスにより、ゲート誘電体下のＳＴＩディボットを形成する場合がある。
【００３０】
さらに、高さの差ｈ１（又はｓ１）が増加するにしたがって、大きなＳＴＩディボットにより、ブレークダウン電圧が低下する。さらに、メタルゲートカバレッジが、活性デバイスエリア又は活性領域エッジで劣化する。例えば、２１８で示されるように、メタルゲート（例えば、Ｔｉ、ＴｉＮ等）２１０は、壊れる（例えば、電界は、活性領域コーナーで増加している）。断面図２０２に示されるように、大きなＳＴＩディボットにより、ゲート電極プロファイルがさらに劣化する。加えて、大きなＳＴＩディボットにより、Ｖｔ−Ｗが劣化する。さらに、２２０に示すように、シリサイドは、活性デバイスエリアの十分な幅に広がらない。ゲート構造が両側でそれを阻害している。さらに、２２２に示すように、活性領域のシリサイドは、ゲート電極のＳｉと接触する。
【００３１】
図３Ａ及び３Ｂは、従来のプロセスによって形成された半導体装置のスタティックランダムアクセスメモリ（ＳＲＡＭ）エリアの断面図３００及び３０２を示す。断面図３００及び３０２は、第１の素子分離領域３０４、第２の素子分離領域３０６及びそれらの間にシリコン基板３０８をそれぞれ示す。さらに、窒化ライナー３１０が示される。エピタキシャル層３１２は、シリサイドの形成の前に形成される。エピタキシャル層３１２は、シリサイドの形成で消費する。
【００３２】
断面図３００に示されるように、従来のプロセスは、大きなディボット３１４を形成する場合がある。例において、ディボット３１４は、高さｈ１を有している。それは、約３６ｎｍである。図３Ｂは、小さなディボット３１４を形成する従来のプロセスを示す。例において、ディボット３１６は、高さｈ１を有している。それは、約２６ｎｍである。ディボット３１４及び３１６は、シリサイドの厚さを増加させる。それは、他の問題と同様に、接合リーク及びブレークダウン電圧の低下を導く。それらは、ここに示された１以上の態様で回避することができる。
【００３３】
図４Ａ〜４Ｃは、従来のプロセスによる半導体装置の製造中にシャロートレンチ分離（ＳＴ１）ディボットの形成を示す。図４Ａは、ポストエピタキシャルプロセス中のデバイスの断面図４００である。ここで、ディボット４０２の高さｈ１は、約１１ｎｍである。図４Ｂは、ポストゲート電極の形成後のデバイスの断面図４０４である。ここで、ディボット４０２の高さｈ１は、約２１〜２６ｎｍに増加する。図４Ｃは、デバイスの断面図４０６である。ここで、ディボット４０２の高さｈ１は、約３６ｎｍに増加する。従って、図示するように、ＳＴＩディボットは、チャネルエピタキシャルの形成から増加し始め、シリサイドの形成まで、後のウェット工程（例えば、デュアルゲート酸化膜形成）で増加する（例えば、高さが増加）。いくつかの態様によれば、ＳＴＩディボットは、ウェット工程及びドライエッチング工程（例えば、スペーサ形成等）で増加される。
【００３４】
図５は、半導体装置を形成する別の従来のプロセスを示す。５０２には、チャネルエピタキシャルの形成が示される。分離領域（ＳＴＩ５０４）及びチャネル領域又は活性領域５０６は、チャネルエピタキシャル層５０８（Ｃ−ｅｐｉ）と同様に示される。５１０には、デュアルゲート酸化膜形成のウェットプロセス後の半導体装置が示される。５１２には、ポストゲート電極の形成が示される。スペーサからシリサイド形成工程間のディボット増加は、５１４に示すゲート電極直下の断面図とゲート直下以外の断面図５１６に示される。
【００３５】
図５に示されるように、活性領域エッジにおけるメタルゲートカバレッジ、ゲート電極プロファイル及びＶｔ−Ｗの劣化は、大きなＳＴＩディボット５１８及び５２０によるものである。ソースドレインインプラント及びシリサイド形成を備えた大きなＳＴＩディボットの存在は、他の問題と同様、接合リーク及びブレークダウン電圧の劣化を導く。
【００３６】
従来のプロセスによれば、チャネルエピタキシャル構造を有するトランジスタを提供するために、ＳＴＩディボットは、後続プロセス工程で徐々に大きくなる（例えば、高さが増加する）。しかしながら、１以上の示された態様では、ラテラルエピタキシャル層は、後続のエッチングプロセス工程からのＳＴＩエッジを保護することができる。従って、従来のプロセスと比較して、ＳＴＴディボット高さを縮小又は制限することができる。ラテラルエピタキシャル構造のため、ゲート電極はＳＴＩエッジに直接接触せず、トランジスタＶｔ−Ｗ効果を改善することができる。さらに、ゲート高誘電体層とＳＴＩ酸化物との間の距離は、ラテラルエピタキシャル構造で広げることができるので、トランジスタＶｔ−Ｗ効果を改善することができる。
【００３７】
図６は、一態様による半導体装置の製造工程を示す。ＳＴＩディボットの高さの増加は、ラテラルエピタキシャル層で緩和される。６０２には、チャネルエピタキシャルの形成が示される。チャネルエピタキシャルの形成は、ラテラルエピタキシャルの形成を含んでいる。一態様では、チャネルエピタキシャル層は、デュアルゲート酸化物形成のためのウェットプロセスエッチング中のＳＩＴディボットの形成を緩和するために、単層膜の表面保護と共に形成される。いくつかの態様では、チャネルエピタキシャル層は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせで形成される。
【００３８】
素子分離領域６０４（ＳＩＴ）及びチャネル領域又は活性領域６０６は、チャネルエピタキシャル層（Ｃ−ｅｐｉ）６０８と同様に示される。さらに、化学蒸着法（例えば、ＣＶＤプロセス）の後の半導体装置６１０が示される。６１２には、ポストゲート電極の形成後の半導体装置が示される。スペーサからシリサイド形成工程間のディボット増加は、６１４に示すゲート電極直下の断面図とゲート直下以外の断面図６１６に示される。
【００３９】
例えば、ＳＲＡＭセルのプルアップトランジスタのようなＰＦＢＴは、エピタキシャル成長によって形成することができる。特に、エピタキシャル層６０８は、シリコン基板上に成長させることができる。エピタキシャル層６０８を成長するために、まず、シリコン基板の表面（例えば、チャネル領域）を露出するために、酸化膜をエッチングする。実施形態では、ウェットエッチング工程６１０により、酸化膜が除去される。ウェットエッチング工程６１０では、素子分離領域６０４の一部が等方的に除去される。ウェットエッチング工程６１０の後、酸化膜は、除去される。また、素子分離領域６０４は、部分的に除去される。特に、素子分離領域６０４は、ウェットエッチング工程６１０中に横方向に後退する。
【００４０】
図７は、一態様によるプロセス例を示す。７０２には、素子分離領域７０４、７０６及びチャネル領域７０８を有する半導体装置が示される。エピタキシャル成長は、ラテラルエピタキシャル構造を備えたチャネルエピタキシャル層７１０を形成することを含む。７１２では、チャネルエピタキシャルの形成後、ダミーＣＶＤが堆積され、ラテラルエピタキシャル構造とＳＴＩディボットとの間のスペースがＣＶＤで充填される。Ａ（７１２で矢印によって示される）とＢ（７１２で曲がった矢印によって示される）の膜厚差により、７１４で、ＳＴＩディボット部分をウェットエッチングから保護することができる。ＣＶＤ絶縁層は、素子分離領域７０４、７０６のチャネルエピタキシャル層７１０側の端部のディボット内に形成され、チャネルエピタキシャル層７１０におけるチャネル領域（半導体領域）７０８から素子分離領域７０４、７０６へ突出した部分下を埋め込む。従って、ＣＶＤは、デュアルゲート酸化物の形成等のためのウェットプロセスエッチングから増加するＳＴＩディボットを緩和することができる。さらに、ＳＴＩディボットは、スペーサの形成のためのドライエッチングプロセスから保護することができる。
【００４１】
エピタキシャル成長の前に、前処理工程により、シリコン基板の表面が改善される。エピタキシャル成長を成功させるために、シリコン基板のチャネル領域上の欠陥及び汚染は最小限に抑えられる必要がある。前処理には、ＲＣＡ洗浄又は他の適切な洗浄が適用される。その後、フッ酸浸漬（hydrofluoric acid dip）及び純水洗浄処理（deionized water rinse）が続く。しかしながら、エピタキシャル成長のために、他の前処理プロセスがシリコン基板表面に適用されることが好ましい。前処理の後、一部は、プリベークプロセスを行ってもよい。プリベーク中に、一部は、水素雰囲気に晒され、加熱される。前処理及び／又はプリベーク工程は、エピタキシャル成長に最適な表面を提供するが、これらの工程は、素子分離領域の完全性を失わせることがある。例えば、前処理及びプリベークは、素子分離領域中のディボットの形成を導く場合がある。
【００４２】
ラテラルエピタキシャルは、スペーサの形成で除去されてなくなる。開示された態様の利点は、ゲート下のラテラルエピタキシャルを備えたＳＴＩディボットの高さの緩和により、活性領域エッジにおけるメタルゲートカバレッジ、ゲート電極プロファイル及びＶｔ−Ｗの改良を含んでいる。別の利点としては、ラテラルエピタキシャルを備えたゲート下のＳＴＩ酸化物及びゲート高誘電体の間の増加した距離によって、Ｖｔ−Ｗが改善されることがある。さらなる利点としては、ラテラルエピタキシャルを備えたＳＴＩディボットの高さの緩和により、接合リーク及びブレークダウン電圧が改善されることがある。
【００４３】
図８は、一態様によるトランジスタを形成するプロセスを示す。８０２では、シャロートレンチ分離（ＳＴＩ）８０４、ウェル及びチャネル形成（活性領域）８０６が示される。８０８では、チャネル上のチャネルエピタキシャル（Ｃ−ｅｐｉ）８１０の形成及びラテラルエピタキシャル８１２の形成が示される。一態様では、図９に示されるように、エピタキシャル層８１０は、縦方向膜厚Ｍ１及び横方向膜厚Ｍ２を有する。ここで、縦方向膜厚Ｍ１は、横方向膜厚Ｍ２より厚い。いくつかの態様によれば、素子分離領域は、シャロートレンチ分離によって形成される。ここで、ディボットは、シャロートレンチ分離中に形成され、ラテラルエピタキシャル層は、ゲート電極９００で示されるように、ディボットの高さを制限する。
【００４４】
図８を再び参照して、８１４では、オフセットスペーサの形成が示され、オフセットスペーサ８１６及びゲート構造８１８が示される。ラテラルエピタキシャル８１２は、オフセットスペーサ８１６の真下に存在する。活性素子領域に隣接するＳＴＩリセスは、ここに議論されるようなラテラルエピタキシャルによって緩和することができる。８２０では、スペーサの形成が示される。ラテラルエピタキシャル８１２は、スペーサの形成で除去することができる。８２２では、シリサイドの形成が示される。
【００４５】
図１０は、図８に関して示され議論されたプロセスによって形成された半導体装置１０００の断面図及び平面図を示す。半導体装置１０００は、基板上に形成された半導体領域１００２及び半導体領域１００２上に成長されたエピタキシャル層１００４を含んでいるトランジスタ領域を具備する。トランジスタ領域は、半導体領域１００２に隣接する少なくとも１つの分離領域１００６をさらに具備する。ここで、ラテラルエピタキシャル層１００８は、半導体領域１００２と少なくとも１つの分離領域１００６との間で横方向に成長する。ゲートオフセットスペーサ１０１０は、半導体装置１０００上に形成される。
【００４６】
断面図１０１２の線Ａ−Ａ’に沿った断面図は、１０１４（ゲートの真下）で示される。断面図１０１２の線Ｂ−Ｂ’に沿った断面図は、１０１６（ゲートの真下ではない）で示される。図示されるように、Ｓ／Ｄ上のラテラルエピタキシャル（線Ｂ−Ｂ’に沿った）は、除去することができる。
【００４７】
図１１は、１以上の開示された態様によるプロセス及び従来のプロセスによって製造された半導体装置の比較を示す。従来のプロセスによって形成された半導体装置１１０２は、左側に描かれる。１以上の開示された態様によって形成された半導体装置１１０４は、右側に描かれる。両方の半導体装置１１０２及び１１０４、第１の素子分離領域１１０６及び第２の素子分離領域１１０８をそれぞれ具備する。一例では、第１の素子分離領域１１０６及び第２の素子分離領域１１０８は、シャロートレンチ分離（ＳＴＩ）によって形成される。第１の素子分離領域１１０６と第２の素子分離領域１１０８との間には、シリコン基板１１１０がある。さらに、シリコン基板１１１０の活性領域又はチャネル領域は、図に示される。
【００４８】
いくつかの一態様では、エピタキシャル層は、シリコン基板１１１０の上部上に位置することができる。例えば、従来のプロセスによって形成された半導体装置１１０２のエピタキシャル層１１１２は、シリコン基板１１１０上にある。開示された態様によって形成された半導体装置１１０４は、エピタキシャル層１１１４及びラテラルエピタキシャル層１１１６を含む。ラテラルエピタキシャル層１１１６は、後続のエッチングプロセス工程からＳＴＩエッジを保護することができる。その結果、さらに詳細に後述されるように、ディボットサイズを縮小することができる。
【００４９】
エピタキシャル層１１１２又はエピタキシャル層１１１４及びラテラルエピタキシャル層１１１６の成長プロセス中に、第１の素子分離領域１１０６及び第２の素子分離領域１１０８は、複数のマスキング、エッチング及び／又は洗浄工程を経験する。その工程は、第１の素子分離領域１１０６及び第２の素子分離領域１１０８の一部を除去する場合がある。
【００５０】
従来のプロセスによって形成された半導体装置１１０２で示されるように、第１の素子分離領域１１０６及び第２の素子分離領域１１０８の一部の除去は、第１の素子分離領域１１０６中の第１のディボット１１１８及び第２の素子分離領域１１０８中の第２のディボット１１２０を生成する。開示された態様によって形成された半導体装置１１０４は、第１の素子分離領域１１０６の一部の除去によって生成された第１のディボット１１２２及び第２の素子分離領域１１０８の一部の除去によって生成された第２のディボット１１２４を有する。異なるディボットとして呼ばれたが、第１のディボット１１１８及び１１２２と第２のディボット１１２０及び１１２４は、輪を形成する単一のディボットの異なる部分から成ることができる。
【００５１】
第１のディボット１１１８及び第２のディボット１１２０の底部とエピタキシャル層１１１２との間には、高さの差ｈ１が形成される。さらに、第１のディボット１１２２及び第２のディボット１１２４の底部とエピタキシャル層１１１２との間には、高さの差ｈ２が形成される。図示するように、従来のプロセスによって形成された半導体装置１１０２中の高さの差ｈ１は、１以上の開示された態様によって形成された半導体装置１１０４内に形成された高さの差ｈ２と比較して、大きい。
【００５２】
高さの差の増加にしたがって、接合リークも増加する。さらに、高さの差の増加にしたがって、大きなＳＴＩディボットによりブレークダウン電圧が低下する場合がある。さらに、活性素子領域エッジにおけるメタルゲートカバレッジが低下することがある。大きなＳＴＩディボットにより、ゲート電極プロファイルがさらに低下することがある。さらに、大きなＳＴＩディボットにより、Ｖｔ−Ｗが低下することもある。
【００５３】
１以上の開示された態様によって形成された小さな高さの差ｈ２によって、ゲートの真下のラテラルエピタキシャルでＳＴＩディボットを縮小するため、活性領域エッジにおけるメタルゲートカバレッジ、ゲート電極プロファイル及びＶｔ−Ｗが改良される。Ｖｔ−Ｗは、ラテラルエピタキシャルを備えたゲートの真下のＳＴＩ酸化物及びゲート高誘電体の間の増加した距離によって改善される。なぜなら、Ｖｔ−Ｗは、ＳＴＩ酸化物からの酸素によってゲート高誘電体の酸化で劣化することがある。接合リーク及びブレークダウン電圧は、ラテラルエピタキシャルを備えたＳＴＩディボットのサイズの縮小により改善される。
【００５４】
図１２は、一態様による半導体装置の製造方法１２００を示す。方法１２００では、まず、１２０２で、半導体基板がソース領域及びドレイン領域上に形成される。１２０４で、半導体領域が半導体基板上に形成される。１２０６で、少なくとも１つの第１の素子分離領域が形成される。第１の素子分離領域は、半導体領域に隣接して形成される。いくつかの態様では、第１の素子分離領域の形成は、シャロートレンチ分離を行うことを含んでいる。
【００５５】
１２０８で、エピタキシャル層は、半導体領域上及び半導体領域と少なくとも１つの第１の素子分離領域との間に横方向に堆積される。いくつかの態様によれば、堆積することは、ゲート電極の底部でエピタキシャル層を横方向に堆積することを含む。いくつかの態様では、堆積することは、ドレイン領域にエピタキシャル層を成長することを含む。他の態様では、堆積することは、ゲート電極の底部で並びにソース領域及びドレイン領域上でエピタキシャル層を成長し、ゲート電極、ソース領域及びドレイン領域の少なくとも１つからエピタキシャル層を除去することを含む。いくつかの態様では、堆積することは、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせを備えたエピタキシャル層を形成することを含む。
【００５６】
上述した本実施形態に係る第１の半導体装置は、トランジスタ領域を有する半導体装置であって、前記トランジスタ領域は、基板上に形成された半導体領域と、前記半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、前記半導体領域上及び前記半導体領域と前記素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。
【００５７】
前記第１の半導体装置において、前記エピタキシャル層は、ドレイン領域で成長する。
【００５８】
前記第１の半導体装置において、前記素子分離領域は、シャロートレンチ分離によって形成され、ディボットは、前記シャロートレンチ分離中に形成され、前記ラテラルエピタキシャル層は、前記ディボットの高さを制限する。
【００５９】
前記第１の半導体装置において、前記エピタキシャル層は、デュアルゲート酸化膜形成のためのウェットエッチングプロセス中のＳＴＩディボットの形成を緩和するために、単層膜の表面保護と共に形成される。
【００６０】
上述した本実施形態に係る第２の半導体装置は、シャロートレンチ分離によって形成された少なくとも１つの分離領域と、チャネル領域と、前記チャネル領域上に形成されたチャネルエピタキシャル層と、前記少なくとも１つの分離領域と前記チャネル領域との間に形成されたラテラルエピタキシャル層と、を具備する。
【００６１】
前記第２の半導体装置において、前記ラテラルエピタキシャル層は、ディボットの形成を制限するために、前記少なくとも１つの分離領域と前記チャネル領域との間で横方向に形成される。
【００６２】
前記第２の半導体装置において、前記ラテラルエピタキシャル層によって、ディボットの高さを制限する。
【００６３】
前記第２の半導体装置において、前記少なくとも１つの分離領域のエッジは、前記チャネルエピタキシャル層上で行なわれた後続処理工程から保護される。
【００６４】
前記第２の半導体装置において、前記ラテラルエピタキシャル層は、ゲート電極の底部で横方向に成長する。
【００６５】
上述した本実施形態に係る第３の半導体装置の製造方法は、ソース領域及びドレイン領域上に半導体基板を形成する工程と、前記半導体基板上に半導体領域を形成する工程と、前記半導体領域に隣接する少なくとも１つの素子分離領域を形成する工程と、前記半導体領域上及び前記半導体領域と前記少なくとも１つの素子分離領域との間で横方向にエピタキシャル層を堆積する工程と、を具備する。
【００６６】
前記第３の半導体装置の製造方法において、前記少なくとも１つの素子分離領域を形成する工程は、シャロートレンチ分離を行う工程と、前記シャロートレンチ分離を行う工程中に形成されたディボットの高さを制限する工程と、を具備する。
【００６７】
前記第３の半導体装置の製造方法において、前記エピタキシャル層を堆積する工程は、ゲート電極の底部で前記エピタキシャル層を横方向に形成する工程を具備する。
【００６８】
前記第３の半導体装置の製造方法において、前記エピタキシャル層を堆積する工程は、前記ドレイン領域の前記エピタキシャル層を成長する工程を具備する。
【００６９】
前記第３の半導体装置の製造方法において、前記エピタキシャル層を堆積する工程は、ゲート電極の底部並びに前記ソース領域及び前記ドレイン領域上で前記エピタキシャル層を成長する工程と、前記ゲート電極、前記ソース領域及び前記ドレイン領域の少なくとも１つから前記エピタキシャル層を除去する工程と、を具備する。
【００７０】
前記第３の半導体装置の製造方法において、前記エピタキシャル層を堆積する工程は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせを備えた前記エピタキシャル層を形成することを具備する。
【００７１】
特定の特徴のための任意の図又は数値の範囲に関して、図又は１つの範囲からのパラメータは、別の図又は数値の範囲を生成する同じ特徴の異なる範囲からのパラメータと組み合わせてもよい。明細書及び請求項で使用された、構成要素の数、反応条件等を示す全ての数、値、及び／又は式は、「約」という用語によって全ての例で変形できることが理解される。
【００７２】
説明を簡単にするために、方法は、一連のブロックとして示され記載されている。しかし、開示された態様では、いくつかのブロックがここに示され記載されたものとは異なる順序及び／又は他のブロックと実質的に同時に行われることがあるように、ブロックの数又は順序が限定されないことが理解され認識されるだろう。さらに、説明された全てのブロックが、ここで記載された方法を実現するために必須でなくてもよい。
【００７３】
上述されたものは、開示された発明の一例を含んでいる。勿論、それは、開示された発明を説明するための構成又は方法の全ての考えられる組み合わせについて説明することが可能である。しかし、当業者は、開示された発明における複数のさらなる組み合わせ及び置き換えが可能であることを認識することができる。従って、開示された発明は、請求項の思想及び範囲内で、そのような修正、変更及び変形を全て含むように意図される。さらに、詳細な説明又は請求項で使用された「含有する」、「含む」、「有する」、「必要とする」又はそれらの変形のような用語の範囲については、そのような用語は、請求項で暫定的な用語として使用される場合の「具備する」のように、「具備する」という用語と同様の方法で使われる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
６０４，７０４，７０６，８０４，１００６，１１０６，１１０８…素子分離領域、６０６，７０８，８０６，１００２，１１１０…チャネル領域又は活性領域（半導体基板）、６０８，７１０，８１０，１００４，１１１２…チャネルエピタキシャル層、８１２，１００８，１１１６…ラテラルエピタキシャル層、８１６，１０１０…オフセットスペーサ、８１８…ゲート構造、９００…ゲート電極、１０００，１１０２，１１０４…半導体装置、１１１８，１１２０，１１２２，１１２４…ディボット。
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
シリコン大規模集積回路は、他のデバイス技術の中で、情報化社会の進歩を支援するために広く使用されている。集積回路は、トランジスタ又は同様のもののような複数の半導体装置からなることができる。それは、様々な技術によって生産することができる。半導体装置の集積度及び速度を増加し続けるために、半導体装置を縮小し続ける傾向があった（例えば、半導体装置のサイズ及び機構を縮小する）。半導体及び／又は半導体機構サイズの縮小により、集積回路は、改善された速度、性能、密度、１ユニット当たりのコスト等が得られる。しかしながら、半導体装置及び装置機構がより縮小し、さらに進歩するにつれて、従来の製造技術では、精巧に規定された特徴を生み出すために、それらの性能が制限されている。さらに、半導体が縮小するにつれて、スケーリングは制限される。
【０００３】
一例として、様々な技術は、集積回路のスケーリングを促進する。ある技術は、シャロートレンチ分離である。それは、隣接した半導体装置間の電流リークを防ぐ集積回路機構である。従来のシャロートレンチ分離の形成は、半導体基板上にパッド酸化物及び保護窒化層を堆積することを含んでいる。開口が、保護窒化層内に形成される。また、半導体基板は、トレンチを形成するためにエッチングされる。トレンチは、例えば二酸化ケイ素のような誘電体で埋め込むことができる。保護窒化物及びパッド酸化物の除去により、平坦化される。続いて、半導体装置の活性領域が、形成される。
【０００４】
別の技術は、エピタキシャル成長によって基板の上部上に不整合な半導体格子を形成することにより、トランジスタ（例えば、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）、特に、高誘電体／金属ＭＯＳＦＥＴ）の閾値電圧を調整することを伴う。エピタキシャル層の導入は、さらに、スケーリングを容易にするためにキャリヤ（例えば、電子及び／又はホール）モビリティを増加させるシリコン格子にひずみをもたらす。エピタキシャル成長プロセスは、単結晶基板又はウェハ上の材料の単結晶膜を成長させることを含んでいる。
【０００５】
シャロートレンチ分離に隣接する活性領域上にエピタキシャル層を堆積することは、マスキング、エピタキシャル成長及び洗浄工程を含んでいる。そのような洗浄工程中に、シャロートレンチ分離の一部は、絶縁材料の中にボイド又はディボットを残して、等方的に除去される。ディボットは、電流リーク及び／又はショートニングを生じさせる。ディボットのサイズ及び／又は深さが増加するにしたがって、接合リークによる劣化が増加する。従って、縮小されたディボット形成を備えたエピタキシャル層を有する半導体装置を製造するための技術を提供することが望まれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１００５８０号公報
【特許文献２】特開平１０−０９２９２２号公報
【特許文献３】特許第２９２９６３０号公報
【特許文献４】特許第４５４４７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
素子特性の劣化を抑制することが可能な半導体装置を提供する。
【課題を解決するための手段】
【０００８】
実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、前記トランジスタ領域は、基板上に形成された半導体領域と、前記半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、前記半導体領域上及び前記半導体領域と前記素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。
【図面の簡単な説明】
【０００９】
【図１Ａ】一態様による非ラテラルエピタキシャルプロセスを示す代表的なブロック図。
【図１Ｂ】一態様によるラテラルエピタキシャルプロセスを示す代表的なブロック図。
【図２Ａ】従来のプロセスによって製造された半導体装置の一部を示す断面図。
【図２Ｂ】従来のプロセスによって製造された半導体装置の一部を示す断面図。
【図３Ａ】従来のプロセスによって製造された半導体装置のスタティックランダムアクセスメモリ（ＳＲＡＭ）エリアを示す断面図。
【図３Ｂ】従来のプロセスによって製造された半導体装置のスタティックランダムアクセスメモリ（ＳＲＡＭ）エリアを示す断面図。
【図４Ａ】従来のプロセスによる半導体装置の製造中のシャロートレンチ分離ディボットの形成を示す図。
【図４Ｂ】従来のプロセスによる半導体装置の製造中のシャロートレンチ分離ディボットの形成を示す図。
【図４Ｃ】従来のプロセスによる半導体装置の製造中のシャロートレンチ分離ディボットの形成を示す図。
【図５】半導体装置を形成するための別の従来のプロセスを示す図。
【図６】一態様による半導体装置の製造工程を示す図。
【図７】一態様による工程例を示す図。
【図８】一態様によるトランジスタを形成するプロセスを示す図。
【図９】一態様による半導体装置を示す図。
【図１０】図８に関して示され議論されたプロセスによって形成された半導体装置を示す断面図及び平面図。
【図１１】１以上の開示された態様によるプロセス及び従来のプロセスよって製造された半導体装置の比較を示す図。
【図１２】一態様による半導体装置の製造方法を示す図。
【発明を実施するための形態】
【００１０】
従来の半導体装置の製造方法中に、シャロートレンチ分離（ＳＴＩ）ディボットは、後続処理工程で（例えば、サイズ及び／又は深さが）徐々に大きくなることがある。大きなＳＴＩディボットは、Ｖｔ−Ｗ、接合リーク及び／又はブレークダウン電圧を含むいくつかのデバイス特性に悪影響を与える可能性がある。さらに、大きなＳＴＩディボットは、メタルゲートカバレッジ及びゲート電極エッチング工程に影響を及ぼす場合がある。他の欠陥と同様に上記を回避するために、１以上の開示された態様は、ラテラルエピタキシャル構造を備えたチャネルエピタキシャル構造を有するトランジスタを具備する半導体装置を提供する。
【００１１】
いくつかの態様によれば、ラテラルエピタキシャル構造を備えたチャネルエピタキシャル層が形成される。ラテラルエピタキシャル構造は、ゲート電極の下にある。ここで、ゲート電極は、ＳＴＩエッジに直接触れない。従って、ＳＴＩエッジは、チャネルエピタキシャル形成の後続処理工程から保護される。例えば、ラテラルエピタキシャル層は、後続のエッチング処理工程からＳＴＩエッジを保護することができる。それは、ＳＴＩディボットの減少につながる。ゲート高誘電体層とＳＴＩ酸化物との間の距離を広げることができるので、トランジスタＶｔ−Ｗ効果も改善することができる。
【００１２】
図１Ａは、一態様による非ラテラルエピタキシャルプロセス１００の代表的なブロック図を示す。図ｌＢは、一態様によるラテラルエピタキシャルプロセス１０２の代表的なブロック図を示す。図示されるように、非ラテラルエピタキシャルプロセス１００は、インサイチュー（In-Situ）プリベーク工程１０４を含む。次は、エピタキシャル成長１０６である。その後、ポストパージ工程１０８が続く。ラテラルエピタキシャルプロセス１０２によって示されるように、エピタキシャル成長１１２は、インサイチュープリベーク工程１１０に続く。さらに、ラテラルエピタキシャル構造は、ポストパージ工程の最適化１１４で形成することができる。ポストパージは、エピタキシャル形成工程の後に、Ｈ２雰囲気で、約５５０℃から６５０℃の温度の下で処理することができる。いくつかの態様によれば、ラテラルエピタキシャル構造は、パージプロセス工程を省略して形成することができる。
【００１３】
一態様は、トランジスタ領域を有する半導体装置に関する。トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域とを具備する。トランジスタ領域は、ラテラルエピタキシャル層を備えたエピタキシャル層をさらに具備する。エピタキシャル層は、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長する。
【００１４】
一態様では、エピタキシャル層は、エッチング工程からシャロートレンチ分離エッジを保護するために、横方向に成長する。別の態様では、エピタキシャル層は、ゲート電極の底部で横方向に成長する。さらなる態様では、エピタキシャル層は、ドレイン領域で成長する。
【００１５】
別の態様では、エピタキシャル層は、ゲート電極の底部で並びにソース領域及びドレイン領域上で成長する。ここで、エピタキシャル層は、ゲート電極、ソース領域及びドレイン領域の少なくとも１つから除去される。別の態様では、エピタキシャル層は、デュアルゲート酸化膜形成のためのウェットエッチングプロセス中のＳＴＩディボットの形成を緩和するために、単層の積層構造で形成される。いくつかの態様では、エピタキシャル層は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせで形成される。
【００１６】
さらなる態様では、エピタキシャル層は、縦方向膜厚Ｍ１と横方向膜厚Ｍ２とを有する。縦方向膜厚Ｍ１は、横方向膜厚Ｍ２より厚い。
【００１７】
いくつかの態様では、素子分離領域は、シャロートレンチ分離によって形成される。ここで、ディボットは、シャロートレンチ分離中に形成される。ラテラルエピタキシャル層は、ディボットの高さを制限する。
【００１８】
さらなる態様は、シャロートレンチ分離によって形成された少なくとも１つの分離領域と、チャネル領域とを具備する半導体装置に関する。半導体装置は、チャネル領域上に形成されたチャネルエピタキシャル層と、少なくとも１つの分離領域とチャネル領域との間に形成されたラテラルエピタキシャル層とをさらに具備する。
【００１９】
一態様では、ラテラルエピタキシャル層は、ディボットの形成を制限するために、少なくとも１つの分離領域とチャネル領域との間で横方向に形成される。いくつかの態様によれば、ディボットの高さは、制限される。
【００２０】
いくつかの態様では、少なくとも１つの分離領域のエッジは、チャネルエピタキシャル層上で行なわれた後続処理工程から保護される。いくつかの態様によれば、ラテラルエピタキシャル層は、ゲート電極の底部で横方向に成長する。
【００２１】
別の態様は、半導体装置の製造方法に関する。その方法は、ソース領域及びドレイン領域上に半導体基板を形成する工程と、半導体基板上に半導体領域を形成する工程とを具備する。方法は、半導体領域に隣接する少なくとも１つの素子分離領域を作成する工程と、半導体領域上及び半導体領域と少なくとも１つの素子分離領域との間で横方向にエピタキシャル層を堆積する工程とをさらに具備する。
【００２２】
一態様では、少なくとも１つの素子分離領域を形成する工程は、シャロートレンチ分離を行う工程と、シャロートレンチ分離を行う工程中に形成されたディボットの高さを制限する工程とを具備する。
【００２３】
いくつかの態様によれば、エピタキシャル層を堆積する工程は、ゲート電極の底部でエピタキシャル層を横方向に形成する工程を具備する。いくつかの態様では、エピタキシャル層を堆積する工程は、ドレイン領域のエピタキシャル層を成長する工程を具備する。他の態様によれば、エピタキシャル層を堆積する工程は、ゲート電極の底部で並びにソース領域及びドレイン領域上でエピタキシャル層を成長する工程と、ゲート電極、ソース領域及びドレイン領域の少なくとも１つからエピタキシャル層を除去する工程とを具備する。いくつかの態様によれば、エピタキシャル層を堆積する工程は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせを備えたエピタキシャル層を形成する工程を具備する。
【００２４】
図面を参照して、種々の態様が説明される。次の記述では、説明の目的として、多数の特定の詳細が１以上の態様の十分な理解を提供するために述べられる。しかし、種々の態様は、これらの特定の詳細なく、実施されてもよいことは明白である。他の例では、よく知られた構造及び装置は、１以上の態様についての記述を容易にするためにブロック図で示される。
【００２５】
図２Ａ及び２Ｂは、従来のプロセスによって製造された半導体装置の一部の断面図２００及び２０２を示す。断面図２００及び２０２には、第１の素子分離領域２０４が示される。例において、第１の素子分離領域２０４は、シャロートレンチ分離（ＳＴＩ）によって形成することができる。第１の素子分離領域２０４と第２の素子分離領域２０６との間には、シリコン基板２０８がある。特に、シリコン基板２０８の活性領域又はチャネル領域が、断面図２００及び２０２に示される。一態様では、第１の素子分離領域２０４及び第２素子分離領域２０６（他の素子分離領域と同様）は、シリコン基板２０８の他の活性領域からシリコン基板２０８のチャネル領域を隔離又は分離する働きをする。さらに、Ｔｉ／ＴｉＮ等で作られたメタルゲート２１０が示される。
【００２６】
エピタキシャル層は、シリサイド形成の前に、長方形エリア（図２Ａのメタルゲート２１０下の）によって示された領域内に形成することができる。エピタキシャル層２１２は、シリサイド形成で消費され、シリサイド層になる。一実施形態では、エピタキシャル層２１２は、ヘテロピタキシャル層になりえる。例えば、シリコン基板２０８、結晶シリコンを含むことができる。また、エピタキシャル層２１２は、結晶シリコンゲルマニウム（ＳｉＧｅ）を含むことができる。エピタキシャル層２１２（例えば、ＳｉＧｅ層）がシリコン基板２０８のチャネル領域又は活性領域上にある場合、それはｃＳｉＧｅ層として表示することができる。
【００２７】
シリコン基板２０８上でエピタキシャル層が成長するプロセス中、第１の素子分離領域２０４、第２の素子分離領域２０６及びシリコン基板２０８は、複数のマスキング、エッチング及び／又は洗浄工程を経験する。その工程では、第１の素子分離領域２０４及び第２の素子分離領域２０６の一部が除去される場合がある。第１の素子分離領域２０４及び第２の素子分離領域２０６の一部の除去は、第１の素子分離領域２０４内に第１のディボット２１４及び第２の素子分離領域２０６内に第２のディボット２１６を生成する。断面図２００は、第１のディボット２１４の底部とエピタキシャル層２１２の上部との間の高さの差ｈ１を示す。さらに、ディボットが大きい（例えば、サイズ及び／又は深さ）場合、エピタキシャルプロセスのプリベーク工程（例えば、一般的に水素雰囲気中で摂氏８００度）は、シリコン基板２０８のコーナーの丸みを促進する。
【００２８】
第１のディボット２１４の底部は、第１の素子分離領域２０４とシリコン基板２０８との間の接合コーナーにおける第１の素子分離領域２０４の高さと呼ぶことができる。断面図２００では、ｈ１は、約２１ナノメートル（ｎｍ）と２６ｎｍとの間にある。例では、ｈ１は、約２１．４ｎｍである。しかしながら、高さの差は、半導体装置を製造するために使用された特定のプロセス及びシステムによって変わる場合がある。別の実施形態では、第１のディボット２１４とシリコン基板２０８及びエピタキシャル層２１２の界面との間の高さの差は、高さの差ｓ１と等しい場合がある。しかしながら、ディボットの深さは、変化することがあり得る。
【００２９】
高さの差ｈ１（又はｓ１）が増加するにしたがって、接合リークも増加する。実施形態によれば、断面図２００に示された半導体装置は、ｐ型電界効果トランジスタ（ＰＦＥＴ）を含むことができる。従って、接合リークは、Ｐ＋／Ｐ−ウェル接合で生じる場合がある。そのようなＰＦＥＴ半導体装置は、例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイスに組み込むことがある。従って、従来のプロセスは、チャネルエピタキシャル形成プロセスにより、ゲート誘電体下のＳＴＩディボットを形成する場合がある。
【００３０】
さらに、高さの差ｈ１（又はｓ１）が増加するにしたがって、大きなＳＴＩディボットにより、ブレークダウン電圧が低下する。さらに、メタルゲートカバレッジが、活性デバイスエリア又は活性領域エッジで劣化する。例えば、２１８で示されるように、メタルゲート（例えば、Ｔｉ、ＴｉＮ等）２１０は、壊れる（例えば、電界は、活性領域コーナーで増加している）。断面図２０２に示されるように、大きなＳＴＩディボットにより、ゲート電極プロファイルがさらに劣化する。加えて、大きなＳＴＩディボットにより、Ｖｔ−Ｗが劣化する。さらに、２２０に示すように、シリサイドは、活性デバイスエリアの十分な幅に広がらない。ゲート構造が両側でそれを阻害している。さらに、２２２に示すように、活性領域のシリサイドは、ゲート電極のＳｉと接触する。
【００３１】
図３Ａ及び３Ｂは、従来のプロセスによって形成された半導体装置のスタティックランダムアクセスメモリ（ＳＲＡＭ）エリアの断面図３００及び３０２を示す。断面図３００及び３０２は、第１の素子分離領域３０４、第２の素子分離領域３０６及びそれらの間にシリコン基板３０８をそれぞれ示す。さらに、窒化ライナー３１０が示される。エピタキシャル層３１２は、シリサイドの形成の前に形成される。エピタキシャル層３１２は、シリサイドの形成で消費する。
【００３２】
断面図３００に示されるように、従来のプロセスは、大きなディボット３１４を形成する場合がある。例において、ディボット３１４は、高さｈ１を有している。それは、約３６ｎｍである。図３Ｂは、小さなディボット３１４を形成する従来のプロセスを示す。例において、ディボット３１６は、高さｈ１を有している。それは、約２６ｎｍである。ディボット３１４及び３１６は、シリサイドの厚さを増加させる。それは、他の問題と同様に、接合リーク及びブレークダウン電圧の低下を導く。それらは、ここに示された１以上の態様で回避することができる。
【００３３】
図４Ａ〜４Ｃは、従来のプロセスによる半導体装置の製造中にシャロートレンチ分離（ＳＴ１）ディボットの形成を示す。図４Ａは、ポストエピタキシャルプロセス中のデバイスの断面図４００である。ここで、ディボット４０２の高さｈ１は、約１１ｎｍである。図４Ｂは、ポストゲート電極の形成後のデバイスの断面図４０４である。ここで、ディボット４０２の高さｈ１は、約２１〜２６ｎｍに増加する。図４Ｃは、デバイスの断面図４０６である。ここで、ディボット４０２の高さｈ１は、約３６ｎｍに増加する。従って、図示するように、ＳＴＩディボットは、チャネルエピタキシャルの形成から増加し始め、シリサイドの形成まで、後のウェット工程（例えば、デュアルゲート酸化膜形成）で増加する（例えば、高さが増加）。いくつかの態様によれば、ＳＴＩディボットは、ウェット工程及びドライエッチング工程（例えば、スペーサ形成等）で増加される。
【００３４】
図５は、半導体装置を形成する別の従来のプロセスを示す。５０２には、チャネルエピタキシャルの形成が示される。分離領域（ＳＴＩ５０４）及びチャネル領域又は活性領域５０６は、チャネルエピタキシャル層５０８（Ｃ−ｅｐｉ）と同様に示される。５１０には、デュアルゲート酸化膜形成のウェットプロセス後の半導体装置が示される。５１２には、ポストゲート電極の形成が示される。スペーサからシリサイド形成工程間のディボット増加は、５１４に示すゲート電極直下の断面図とゲート直下以外の断面図５１６に示される。
【００３５】
図５に示されるように、活性領域エッジにおけるメタルゲートカバレッジ、ゲート電極プロファイル及びＶｔ−Ｗの劣化は、大きなＳＴＩディボット５１８及び５２０によるものである。ソースドレインインプラント及びシリサイド形成を備えた大きなＳＴＩディボットの存在は、他の問題と同様、接合リーク及びブレークダウン電圧の劣化を導く。
【００３６】
従来のプロセスによれば、チャネルエピタキシャル構造を有するトランジスタを提供するために、ＳＴＩディボットは、後続プロセス工程で徐々に大きくなる（例えば、高さが増加する）。しかしながら、１以上の示された態様では、ラテラルエピタキシャル層は、後続のエッチングプロセス工程からのＳＴＩエッジを保護することができる。従って、従来のプロセスと比較して、ＳＴＴディボット高さを縮小又は制限することができる。ラテラルエピタキシャル構造のため、ゲート電極はＳＴＩエッジに直接接触せず、トランジスタＶｔ−Ｗ効果を改善することができる。さらに、ゲート高誘電体層とＳＴＩ酸化物との間の距離は、ラテラルエピタキシャル構造で広げることができるので、トランジスタＶｔ−Ｗ効果を改善することができる。
【００３７】
図６は、一態様による半導体装置の製造工程を示す。ＳＴＩディボットの高さの増加は、ラテラルエピタキシャル層で緩和される。６０２には、チャネルエピタキシャルの形成が示される。チャネルエピタキシャルの形成は、ラテラルエピタキシャルの形成を含んでいる。一態様では、チャネルエピタキシャル層は、デュアルゲート酸化物形成のためのウェットプロセスエッチング中のＳＩＴディボットの形成を緩和するために、単層膜の表面保護と共に形成される。いくつかの態様では、チャネルエピタキシャル層は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせで形成される。
【００３８】
素子分離領域６０４（ＳＩＴ）及びチャネル領域又は活性領域６０６は、チャネルエピタキシャル層（Ｃ−ｅｐｉ）６０８と同様に示される。さらに、化学蒸着法（例えば、ＣＶＤプロセス）の後の半導体装置６１０が示される。６１２には、ポストゲート電極の形成後の半導体装置が示される。スペーサからシリサイド形成工程間のディボット増加は、６１４に示すゲート電極直下の断面図とゲート直下以外の断面図６１６に示される。
【００３９】
例えば、ＳＲＡＭセルのプルアップトランジスタのようなＰＦＢＴは、エピタキシャル成長によって形成することができる。特に、エピタキシャル層６０８は、シリコン基板上に成長させることができる。エピタキシャル層６０８を成長するために、まず、シリコン基板の表面（例えば、チャネル領域）を露出するために、酸化膜をエッチングする。実施形態では、ウェットエッチング工程６１０により、酸化膜が除去される。ウェットエッチング工程６１０では、素子分離領域６０４の一部が等方的に除去される。ウェットエッチング工程６１０の後、酸化膜は、除去される。また、素子分離領域６０４は、部分的に除去される。特に、素子分離領域６０４は、ウェットエッチング工程６１０中に横方向に後退する。
【００４０】
図７は、一態様によるプロセス例を示す。７０２には、素子分離領域７０４、７０６及びチャネル領域７０８を有する半導体装置が示される。エピタキシャル成長は、ラテラルエピタキシャル構造を備えたチャネルエピタキシャル層７１０を形成することを含む。７１２では、チャネルエピタキシャルの形成後、ダミーＣＶＤが堆積され、ラテラルエピタキシャル構造とＳＴＩディボットとの間のスペースがＣＶＤで充填される。Ａ（７１２で矢印によって示される）とＢ（７１２で曲がった矢印によって示される）の膜厚差により、７１４で、ＳＴＩディボット部分をウェットエッチングから保護することができる。ＣＶＤ絶縁層は、素子分離領域７０４、７０６のチャネルエピタキシャル層７１０側の端部のディボット内に形成され、チャネルエピタキシャル層７１０におけるチャネル領域（半導体領域）７０８から素子分離領域７０４、７０６へ突出した部分下を埋め込む。従って、ＣＶＤは、デュアルゲート酸化物の形成等のためのウェットプロセスエッチングから増加するＳＴＩディボットを緩和することができる。さらに、ＳＴＩディボットは、スペーサの形成のためのドライエッチングプロセスから保護することができる。
【００４１】
エピタキシャル成長の前に、前処理工程により、シリコン基板の表面が改善される。エピタキシャル成長を成功させるために、シリコン基板のチャネル領域上の欠陥及び汚染は最小限に抑えられる必要がある。前処理には、ＲＣＡ洗浄又は他の適切な洗浄が適用される。その後、フッ酸浸漬（hydrofluoric acid dip）及び純水洗浄処理（deionized water rinse）が続く。しかしながら、エピタキシャル成長のために、他の前処理プロセスがシリコン基板表面に適用されることが好ましい。前処理の後、一部は、プリベークプロセスを行ってもよい。プリベーク中に、一部は、水素雰囲気に晒され、加熱される。前処理及び／又はプリベーク工程は、エピタキシャル成長に最適な表面を提供するが、これらの工程は、素子分離領域の完全性を失わせることがある。例えば、前処理及びプリベークは、素子分離領域中のディボットの形成を導く場合がある。
【００４２】
ラテラルエピタキシャルは、スペーサの形成で除去されてなくなる。開示された態様の利点は、ゲート下のラテラルエピタキシャルを備えたＳＴＩディボットの高さの緩和により、活性領域エッジにおけるメタルゲートカバレッジ、ゲート電極プロファイル及びＶｔ−Ｗの改良を含んでいる。別の利点としては、ラテラルエピタキシャルを備えたゲート下のＳＴＩ酸化物及びゲート高誘電体の間の増加した距離によって、Ｖｔ−Ｗが改善されることがある。さらなる利点としては、ラテラルエピタキシャルを備えたＳＴＩディボットの高さの緩和により、接合リーク及びブレークダウン電圧が改善されることがある。
【００４３】
図８は、一態様によるトランジスタを形成するプロセスを示す。８０２では、シャロートレンチ分離（ＳＴＩ）８０４、ウェル及びチャネル形成（活性領域）８０６が示される。８０８では、チャネル上のチャネルエピタキシャル（Ｃ−ｅｐｉ）８１０の形成及びラテラルエピタキシャル８１２の形成が示される。一態様では、図９に示されるように、エピタキシャル層８１０は、縦方向膜厚Ｍ１及び横方向膜厚Ｍ２を有する。ここで、縦方向膜厚Ｍ１は、横方向膜厚Ｍ２より厚い。いくつかの態様によれば、素子分離領域は、シャロートレンチ分離によって形成される。ここで、ディボットは、シャロートレンチ分離中に形成され、ラテラルエピタキシャル層は、ゲート電極９００で示されるように、ディボットの高さを制限する。
【００４４】
図８を再び参照して、８１４では、オフセットスペーサの形成が示され、オフセットスペーサ８１６及びゲート構造８１８が示される。ラテラルエピタキシャル８１２は、オフセットスペーサ８１６の真下に存在する。活性素子領域に隣接するＳＴＩリセスは、ここに議論されるようなラテラルエピタキシャルによって緩和することができる。８２０では、スペーサの形成が示される。ラテラルエピタキシャル８１２は、スペーサの形成で除去することができる。８２２では、シリサイドの形成が示される。
【００４５】
図１０は、図８に関して示され議論されたプロセスによって形成された半導体装置１０００の断面図及び平面図を示す。半導体装置１０００は、基板上に形成された半導体領域１００２及び半導体領域１００２上に成長されたエピタキシャル層１００４を含んでいるトランジスタ領域を具備する。トランジスタ領域は、半導体領域１００２に隣接する少なくとも１つの分離領域１００６をさらに具備する。ここで、ラテラルエピタキシャル層１００８は、半導体領域１００２と少なくとも１つの分離領域１００６との間で横方向に成長する。ゲートオフセットスペーサ１０１０は、半導体装置１０００上に形成される。
【００４６】
断面図１０１２の線Ａ−Ａ’に沿った断面図は、１０１４（ゲートの真下）で示される。断面図１０１２の線Ｂ−Ｂ’に沿った断面図は、１０１６（ゲートの真下ではない）で示される。図示されるように、Ｓ／Ｄ上のラテラルエピタキシャル（線Ｂ−Ｂ’に沿った）は、除去することができる。
【００４７】
図１１は、１以上の開示された態様によるプロセス及び従来のプロセスによって製造された半導体装置の比較を示す。従来のプロセスによって形成された半導体装置１１０２は、左側に描かれる。１以上の開示された態様によって形成された半導体装置１１０４は、右側に描かれる。両方の半導体装置１１０２及び１１０４、第１の素子分離領域１１０６及び第２の素子分離領域１１０８をそれぞれ具備する。一例では、第１の素子分離領域１１０６及び第２の素子分離領域１１０８は、シャロートレンチ分離（ＳＴＩ）によって形成される。第１の素子分離領域１１０６と第２の素子分離領域１１０８との間には、シリコン基板１１１０がある。さらに、シリコン基板１１１０の活性領域又はチャネル領域は、図に示される。
【００４８】
いくつかの一態様では、エピタキシャル層は、シリコン基板１１１０の上部上に位置することができる。例えば、従来のプロセスによって形成された半導体装置１１０２のエピタキシャル層１１１２は、シリコン基板１１１０上にある。開示された態様によって形成された半導体装置１１０４は、エピタキシャル層１１１４及びラテラルエピタキシャル層１１１６を含む。ラテラルエピタキシャル層１１１６は、後続のエッチングプロセス工程からＳＴＩエッジを保護することができる。その結果、さらに詳細に後述されるように、ディボットサイズを縮小することができる。
【００４９】
エピタキシャル層１１１２又はエピタキシャル層１１１４及びラテラルエピタキシャル層１１１６の成長プロセス中に、第１の素子分離領域１１０６及び第２の素子分離領域１１０８は、複数のマスキング、エッチング及び／又は洗浄工程を経験する。その工程は、第１の素子分離領域１１０６及び第２の素子分離領域１１０８の一部を除去する場合がある。
【００５０】
従来のプロセスによって形成された半導体装置１１０２で示されるように、第１の素子分離領域１１０６及び第２の素子分離領域１１０８の一部の除去は、第１の素子分離領域１１０６中の第１のディボット１１１８及び第２の素子分離領域１１０８中の第２のディボット１１２０を生成する。開示された態様によって形成された半導体装置１１０４は、第１の素子分離領域１１０６の一部の除去によって生成された第１のディボット１１２２及び第２の素子分離領域１１０８の一部の除去によって生成された第２のディボット１１２４を有する。異なるディボットとして呼ばれたが、第１のディボット１１１８及び１１２２と第２のディボット１１２０及び１１２４は、輪を形成する単一のディボットの異なる部分から成ることができる。
【００５１】
第１のディボット１１１８及び第２のディボット１１２０の底部とエピタキシャル層１１１２との間には、高さの差ｈ１が形成される。さらに、第１のディボット１１２２及び第２のディボット１１２４の底部とエピタキシャル層１１１２との間には、高さの差ｈ２が形成される。図示するように、従来のプロセスによって形成された半導体装置１１０２中の高さの差ｈ１は、１以上の開示された態様によって形成された半導体装置１１０４内に形成された高さの差ｈ２と比較して、大きい。
【００５２】
高さの差の増加にしたがって、接合リークも増加する。さらに、高さの差の増加にしたがって、大きなＳＴＩディボットによりブレークダウン電圧が低下する場合がある。さらに、活性素子領域エッジにおけるメタルゲートカバレッジが低下することがある。大きなＳＴＩディボットにより、ゲート電極プロファイルがさらに低下することがある。さらに、大きなＳＴＩディボットにより、Ｖｔ−Ｗが低下することもある。
【００５３】
１以上の開示された態様によって形成された小さな高さの差ｈ２によって、ゲートの真下のラテラルエピタキシャルでＳＴＩディボットを縮小するため、活性領域エッジにおけるメタルゲートカバレッジ、ゲート電極プロファイル及びＶｔ−Ｗが改良される。Ｖｔ−Ｗは、ラテラルエピタキシャルを備えたゲートの真下のＳＴＩ酸化物及びゲート高誘電体の間の増加した距離によって改善される。なぜなら、Ｖｔ−Ｗは、ＳＴＩ酸化物からの酸素によってゲート高誘電体の酸化で劣化することがある。接合リーク及びブレークダウン電圧は、ラテラルエピタキシャルを備えたＳＴＩディボットのサイズの縮小により改善される。
【００５４】
図１２は、一態様による半導体装置の製造方法１２００を示す。方法１２００では、まず、１２０２で、半導体基板がソース領域及びドレイン領域上に形成される。１２０４で、半導体領域が半導体基板上に形成される。１２０６で、少なくとも１つの第１の素子分離領域が形成される。第１の素子分離領域は、半導体領域に隣接して形成される。いくつかの態様では、第１の素子分離領域の形成は、シャロートレンチ分離を行うことを含んでいる。
【００５５】
１２０８で、エピタキシャル層は、半導体領域上及び半導体領域と少なくとも１つの第１の素子分離領域との間に横方向に堆積される。いくつかの態様によれば、堆積することは、ゲート電極の底部でエピタキシャル層を横方向に堆積することを含む。いくつかの態様では、堆積することは、ドレイン領域にエピタキシャル層を成長することを含む。他の態様では、堆積することは、ゲート電極の底部で並びにソース領域及びドレイン領域上でエピタキシャル層を成長し、ゲート電極、ソース領域及びドレイン領域の少なくとも１つからエピタキシャル層を除去することを含む。いくつかの態様では、堆積することは、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせを備えたエピタキシャル層を形成することを含む。
【００５６】
上述した本実施形態に係る第１の半導体装置は、トランジスタ領域を有する半導体装置であって、前記トランジスタ領域は、基板上に形成された半導体領域と、前記半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、前記半導体領域上及び前記半導体領域と前記素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。
【００５７】
前記第１の半導体装置において、前記エピタキシャル層は、ドレイン領域で成長する。
【００５８】
前記第１の半導体装置において、前記素子分離領域は、シャロートレンチ分離によって形成され、ディボットは、前記シャロートレンチ分離中に形成され、前記ラテラルエピタキシャル層は、前記ディボットの高さを制限する。
【００５９】
前記第１の半導体装置において、前記エピタキシャル層は、デュアルゲート酸化膜形成のためのウェットエッチングプロセス中のＳＴＩディボットの形成を緩和するために、単層膜の表面保護と共に形成される。
【００６０】
上述した本実施形態に係る第２の半導体装置は、シャロートレンチ分離によって形成された少なくとも１つの分離領域と、チャネル領域と、前記チャネル領域上に形成されたチャネルエピタキシャル層と、前記少なくとも１つの分離領域と前記チャネル領域との間に形成されたラテラルエピタキシャル層と、を具備する。
【００６１】
前記第２の半導体装置において、前記ラテラルエピタキシャル層は、ディボットの形成を制限するために、前記少なくとも１つの分離領域と前記チャネル領域との間で横方向に形成される。
【００６２】
前記第２の半導体装置において、前記ラテラルエピタキシャル層によって、ディボットの高さを制限する。
【００６３】
前記第２の半導体装置において、前記少なくとも１つの分離領域のエッジは、前記チャネルエピタキシャル層上で行なわれた後続処理工程から保護される。
【００６４】
前記第２の半導体装置において、前記ラテラルエピタキシャル層は、ゲート電極の底部で横方向に成長する。
【００６５】
上述した本実施形態に係る第３の半導体装置の製造方法は、ソース領域及びドレイン領域上に半導体基板を形成する工程と、前記半導体基板上に半導体領域を形成する工程と、前記半導体領域に隣接する少なくとも１つの素子分離領域を形成する工程と、前記半導体領域上及び前記半導体領域と前記少なくとも１つの素子分離領域との間で横方向にエピタキシャル層を堆積する工程と、を具備する。
【００６６】
前記第３の半導体装置の製造方法において、前記少なくとも１つの素子分離領域を形成する工程は、シャロートレンチ分離を行う工程と、前記シャロートレンチ分離を行う工程中に形成されたディボットの高さを制限する工程と、を具備する。
【００６７】
前記第３の半導体装置の製造方法において、前記エピタキシャル層を堆積する工程は、ゲート電極の底部で前記エピタキシャル層を横方向に形成する工程を具備する。
【００６８】
前記第３の半導体装置の製造方法において、前記エピタキシャル層を堆積する工程は、前記ドレイン領域の前記エピタキシャル層を成長する工程を具備する。
【００６９】
前記第３の半導体装置の製造方法において、前記エピタキシャル層を堆積する工程は、ゲート電極の底部並びに前記ソース領域及び前記ドレイン領域上で前記エピタキシャル層を成長する工程と、前記ゲート電極、前記ソース領域及び前記ドレイン領域の少なくとも１つから前記エピタキシャル層を除去する工程と、を具備する。
【００７０】
前記第３の半導体装置の製造方法において、前記エピタキシャル層を堆積する工程は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせを備えた前記エピタキシャル層を形成することを具備する。
【００７１】
特定の特徴のための任意の図又は数値の範囲に関して、図又は１つの範囲からのパラメータは、別の図又は数値の範囲を生成する同じ特徴の異なる範囲からのパラメータと組み合わせてもよい。明細書及び請求項で使用された、構成要素の数、反応条件等を示す全ての数、値、及び／又は式は、「約」という用語によって全ての例で変形できることが理解される。
【００７２】
説明を簡単にするために、方法は、一連のブロックとして示され記載されている。しかし、開示された態様では、いくつかのブロックがここに示され記載されたものとは異なる順序及び／又は他のブロックと実質的に同時に行われることがあるように、ブロックの数又は順序が限定されないことが理解され認識されるだろう。さらに、説明された全てのブロックが、ここで記載された方法を実現するために必須でなくてもよい。
【００７３】
上述されたものは、開示された発明の一例を含んでいる。勿論、それは、開示された発明を説明するための構成又は方法の全ての考えられる組み合わせについて説明することが可能である。しかし、当業者は、開示された発明における複数のさらなる組み合わせ及び置き換えが可能であることを認識することができる。従って、開示された発明は、請求項の思想及び範囲内で、そのような修正、変更及び変形を全て含むように意図される。さらに、詳細な説明又は請求項で使用された「含有する」、「含む」、「有する」、「必要とする」又はそれらの変形のような用語の範囲については、そのような用語は、請求項で暫定的な用語として使用される場合の「具備する」のように、「具備する」という用語と同様の方法で使われる。
【００７４】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７５】
６０４，７０４，７０６，８０４，１００６，１１０６，１１０８…素子分離領域、６０６，７０８，８０６，１００２，１１１０…チャネル領域又は活性領域（半導体基板）、６０８，７１０，８１０，１００４，１１１２…チャネルエピタキシャル層、８１２，１００８，１１１６…ラテラルエピタキシャル層、８１６，１０１０…オフセットスペーサ、８１８…ゲート構造、９００…ゲート電極、１０００，１１０２，１１０４…半導体装置、１１１８，１１２０，１１２２，１１２４…ディボット。
【特許請求の範囲】
【請求項１】
トランジスタ領域を有する半導体装置であって、
前記トランジスタ領域は、
基板上に形成された半導体領域と、
前記半導体領域に隣接する素子分離領域と、
ラテラルエピタキシャル層を備え、前記半導体領域上及び前記半導体領域と前記素子分離領域との間で横方向に成長するエピタキシャル層と、
を具備する半導体装置。
【請求項２】
前記エピタキシャル層は、エッチング工程から、前記素子分離領域を形成するシャロートレンチ分離エッジを保護するために、横方向に成長する、請求項１に記載の半導体装置。
【請求項３】
前記エピタキシャル層は、ゲート電極の底部で横方向に成長する、請求項１に記載の半導体装置。
【請求項４】
前記エピタキシャル層は、ゲート電極の底部並びにソース領域及びドレイン領域上で成長し、
前記エピタキシャル層は、前記ゲート電極、前記ソース領域及び前記ドレイン領域の少なくとも１つから除去される、請求項１に記載の半導体装置。
【請求項５】
前記エピタキシャル層は、縦方向膜厚Ｍ１と横方向膜厚Ｍ２とを有し、
前記縦方向膜厚Ｍ１は、前記横方向膜厚Ｍ２より厚い、請求項１に記載の半導体装置。
【請求項６】
前記素子分離領域の前記エピタキシャル層側の端部のディボット内に形成された絶縁層をさらに具備し、
前記絶縁層は、前記エピタキシャル層における前記半導体領域から前記素子分離領域へ突出した部分下を埋め込む、請求項１に記載の半導体装置。
【請求項７】
前記エピタキシャル層は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせで形成される、請求項１に記載の半導体装置。
【請求項１】
トランジスタ領域を有する半導体装置であって、
前記トランジスタ領域は、
基板上に形成された半導体領域と、
前記半導体領域に隣接する素子分離領域と、
ラテラルエピタキシャル層を備え、前記半導体領域上及び前記半導体領域と前記素子分離領域との間で横方向に成長するエピタキシャル層と、
を具備する半導体装置。
【請求項２】
前記エピタキシャル層は、エッチング工程から、前記素子分離領域を形成するシャロートレンチ分離エッジを保護するために、横方向に成長する、請求項１に記載の半導体装置。
【請求項３】
前記エピタキシャル層は、ゲート電極の底部で横方向に成長する、請求項１に記載の半導体装置。
【請求項４】
前記エピタキシャル層は、ゲート電極の底部並びにソース領域及びドレイン領域上で成長し、
前記エピタキシャル層は、前記ゲート電極、前記ソース領域及び前記ドレイン領域の少なくとも１つから除去される、請求項１に記載の半導体装置。
【請求項５】
前記エピタキシャル層は、縦方向膜厚Ｍ１と横方向膜厚Ｍ２とを有し、
前記縦方向膜厚Ｍ１は、前記横方向膜厚Ｍ２より厚い、請求項１に記載の半導体装置。
【請求項６】
前記素子分離領域の前記エピタキシャル層側の端部のディボット内に形成された絶縁層をさらに具備し、
前記絶縁層は、前記エピタキシャル層における前記半導体領域から前記素子分離領域へ突出した部分下を埋め込む、請求項１に記載の半導体装置。
【請求項７】
前記エピタキシャル層は、シリコンゲルマニウム（ＳｉＧｅ）、シリコン（Ｓｉ）又はそれらの組み合わせで形成される、請求項１に記載の半導体装置。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図３Ａ】
【図３Ｂ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−２０４８３８（Ｐ２０１２−２０４８３８Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１２−６７４２０（Ｐ２０１２−６７４２０）
【出願日】平成２４年３月２３日（２０１２．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２４年３月２３日（２０１２．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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