【課題】動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に第１の領域を画定する第１の素子分離絶縁膜と、半導体基板の第１の領域に形成された第１導電型の第１の導電層と、半導体基板上に形成され、第１の領域の一部である第２の領域に第１の導電層に接続して形成された第１導電型の第２の導電層と、第１の領域の他の一部である第３の領域に第１の導電層に接続して形成された第１導電型の第３の導電層とを有する半導体層と、半導体層内に設けられ、第２の導電層と第３の導電層とを分離する第２の素子分離絶縁膜と、第２の導電層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第３の導電層を介して第１の導電層に電気的に接続されたゲート電極とを有する。 （もっと読む）

【課題】 素子特性の劣化を抑制する。
【解決手段】 実施形態による半導体装置は、トランジスタ領域を有する半導体装置であって、トランジスタ領域は、基板上に形成された半導体領域と、半導体領域に隣接する素子分離領域と、ラテラルエピタキシャル層を備え、半導体領域上及び半導体領域と素子分離領域との間で横方向に成長するエピタキシャル層と、を具備する。 （もっと読む）

【課題】工程増を最小限とした簡便な手法で、素子形成領域における化合物半導体と同時に、しかもその結晶性を損なうことなく確実な素子分離を実現し、信頼性の高い化合物半導体装置を実現する。
【解決手段】Ｓｉ基板１上の素子分離領域に初期層３を選択的に形成し、初期層３上を含むＳｉ基板１上の全面に化合物半導体の積層構造４を形成して、積層構造４は、素子分離領域では初期層３と共に素子分離構造４Ｂとなり、素子形成領域ではソース電極５、ドレイン電極６及びゲート電極７が形成される素子形成層４Ａとなる。 （もっと読む）

【課題】光照射面側の素子分離を強化して、混色を低減させ、感度向上、素子分離部の暗電流低減できる固体撮像装置、及びその製造方法を提供すること。
【解決手段】ｎ型の半導体基板３０表面内に形成された前記ｎ型の拡散層３２を含み、前記半導体基板の裏面側から表面側に向かって照射された光により前記半導体基板内で生成された電子を蓄積する電荷蓄積部ＰＤと、前記電荷蓄積部を挟み、前記半導体基板表面からこの半導体基板内に達するように形成されたｐ型の第１、第２拡散層（３６）と、前記電荷蓄積部を電気的に分離し、前記半導体基板の前記裏面側が開口されるよう形成された第１、第２トレンチ５５に埋め込まれたｐ型のａ−アモルファスシリコン化合物（ｐ型ａ−ＳｉＣ）と、を具備する。 （もっと読む）

【課題】バルク領域に形成される素子の不良を低減できるようにした半導体装置の製造方法を提供する。
【解決手段】バルク領域のＳｉ基板１上にアモルファス構造又は多結晶構造のＳｉ層９を形成すると共に、ＳＯＩ領域をＳｉ層９下から露出させる工程と、Ｓｉ層９を形成した後で、ＳＯＩ領域及びバルク領域のＳｉ基板１上にＳｉＧｅ層１１とＳｉ層１３とを順次、エピタキシャル成長法で形成する工程と、Ｓｉ層１３とＳｉＧｅ層１１とを部分的にエッチングして、ＳＯＩ領域のＳｉＧｅ層１１側面を露出させる溝を形成する工程と、この溝を介してＳｉＧｅ層１１をフッ硝酸溶液でウェットエッチングすることによって、ＳＯＩ領域のＳｉ基板１とＳｉ層１３との間に空洞部を形成する工程と、空洞部内にＳｉＯ₂膜を形成する工程と、を含む。 （もっと読む）

【課題】部分ＳＯＩウェーハ、埋め込み酸化膜段差パターン付ＳＯＩウェーハ、埋め込み酸化膜段差パターン付２重ＳＯＩウェーハ、及びその製造方法を提供する。
【解決手段】ＳＯＩウェーハ上に保護膜を形成する工程と、引き続き保護膜の一部分をエッチングによって除去して開口部を設ける工程と、引き続きウェーハを熱処理炉内に導入して埋め込み酸化膜厚を減ずる熱処理工程を含む部分ＳＯＩウェーハおよび埋め込み酸膜化段差パターン付ＳＯＩウェーハの製造方法であり、前記埋め込み酸化膜厚を減ずる熱処理雰囲気には塩素を含有する気体ならびに酸素が含まれ、さらに前記熱処理雰囲気は、当該熱処理温度においてウェーハ表面に表面酸化膜が成長する範囲の酸素分圧を有することを特徴とする部分ＳＯＩウェーハおよび埋め込み酸化膜段差パターン付ＳＯＩウェーハの製造方法。 （もっと読む）

【課題】 トランジスタの性能を改善するために、ベース・コレクタ容量（Ｃｃｂ）及びベース抵抗（Ｒｂ）の寄生成分が著しく低減されたバイポーラ・トランジスタを提供すること。
【解決手段】 ベース・コレクタ容量Ｃｃｂ及びベース抵抗Ｒｂの寄生成分を減少するための、デュアル・シャロー・トレンチ分離を有する改善されたバイポーラ・トランジスタが提供される。この構造体は、少なくとも１対の隣接する第１のシャロー・トレンチ分離（ＳＴＩ）領域が内部に配置された半導体基板を含む。隣接する第１のＳＴＩ領域の対は、基板内に活性領域を定める。この構造体は、半導体基板の活性領域内に配置されたコレクタ、活性領域内の半導体基板の表面の上に配置されたベース層、及びベース層上に配置された隆起型外因性ベースをも含む。本発明によると、隆起型外因性ベースは、ベース層の部分への開口部を有する。エミッタは、この開口部内に配置され、パターン形成された隆起型外因性ベースの部分上に延びており、かつ、隆起型外因性ベースから離間配置され、これから分離される。さらに、第１のＳＴＩ領域に加えて、第１のシャロー・トレンチ分離領域の各対からコレクタに向けて内方に延びる第２のシャロー・トレンチ分離（ＳＴＩ）領域が、半導体基板内に存在する。第２のＳＴＩ領域は、傾斜した内部側壁面を有する。幾つかの実施形態において、ベースは完全に単結晶である。 （もっと読む）

本発明は、表面層（２０’）と、少なくとも１つの埋込み層（３６、４６）と、支持体（３０）とを備える半導体構造を製造する方法に関し、この方法は、第１の支持体上に、第１の材料でパターン（２３）を形成するステップと、前記パターン間及び前記パターン上に半導体層を形成するステップと、前記半導体層と第２の支持体（３０）とを組み合わせるステップとを備える。 （もっと読む）

【課題】トランジスタの特性に悪影響を及ぼすことを抑えることができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供する。
【解決手段】半導体基板４１の製造方法は、まず、ＳＯＩ素子形成領域１３に第１支持体穴２１及び第２支持体穴２２を形成するとともに、ＳＯＩ素子形成領域１３と素子分離層１２との境界に沿った全周に境界溝１４を形成する。次に、シリコン基板１１上の全体に支持体形成層２７を形成する。そのあと、支持体２６とともに、素子分離層１２上の多結晶エピタキシャル膜１８の端部１８ａが露出しないように、支持体形成層２７の一部を残してエッチングする。これにより、端部１８ａが側壁膜２７ａで覆われたままの状態を維持することができ、第１シリコンゲルマニウム層１５ａをエッチングで除去する際に、端部１８ａとエッチング液とが接触することが抑えられる。 （もっと読む）

【課題】半導体基板の大きさ（面積）を小さく製造することができる半導体基板の製造方法及び半導体装置の製造方法、半導体装置を提供する。
【解決手段】半導体基板４１の製造方法は、まず、第１素子分離層１２とＳＯＩ素子形成領域１３との境界上に第１支持体穴２１及び第２支持体穴２２を形成する。次に、支持体穴２１，２２の中及びシリコン層１６上を覆うように支持体形成層２７を形成したあと、支持体２６を形成する。第１支持体穴２１及び第２支持体穴２２を境界上に形成することにより、ＳＯＩ素子形成領域１３の中に占める支持体穴２１，２２の面積を小さくすることが可能となる。 （もっと読む）

【課題】ＳＯＩ構造を有するＳＢＳＩ法によるＭＯＳＦＥＴに、寄生チャンネル抑制イオン注入を効率的に行うことのできる半導体基板の製造方法および半導体装置の製造方法を提供すること。
【解決手段】レジスト１８と露出面を備えた素子領域８との距離ｄｒが、埋め込み絶縁層１７の底面からレジスト１８の表面までの高さＨｒと埋め込み絶縁層１７の厚さＨｓとイオン注入の角度θとで決められる。したがって、イオン注入されるイオンが、レジスト１８に邪魔されることなく、シリコン層１３と埋め込み絶縁層１７の端部の一部が露出した露出面に到達し、寄生チャンネル抑制イオン注入を効率的に行うことができる。 （もっと読む）

【課題】 選択エピタキシャル成長を用いることなく、半導体基板上の一部の領域にＳＯＩ構造を安価に形成する。
【解決手段】 エピタキシャル成長を行うことにより、半導体基板１上のＳＯＩ構造形成領域Ｒ２に第１単結晶半導体層３ａおよび第２単結晶半導体層４ａを順次形成するとともに、ＳＯＩ構造形成領域Ｒ２の周囲および非露光領域Ｒ１に形成された素子分離酸化膜２上に第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを順次形成した後、レジストパターンＲ１をマスクとして第２単結晶半導体層４ａ、第２アモルファス半導体層４ｂ、第１単結晶半導体層３ａおよび第１アモルファス半導体層３ｂをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の半導体基板１の一部を露出させる開口部７を形成するとともに、素子分離酸化膜２上の第１アモルファス半導体層３ｂおよび第２アモルファス半導体層４ｂを除去する。 （もっと読む）

半導体デバイスは、半導体基板と、基板内の複数のシャロー・トレンチ・アイソレーション（ＳＴＩ）領域とを含んでいる。より具体的には、ＳＴＩ領域の少なくとも一部はディボットを含んでいる。半導体デバイスは更に、隣接し合うＳＴＩ領域間それぞれの超格子と、ディボット内それぞれの非単結晶の梁部とを含んでいる。

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本発明は、半導体素子１０の製造方法に関し、半導体デバイス１０は、基板１１と、少なくとも一つの半導体素子１が形成された半導体本体１２とを具え、基板１１には半導体層２が形成され、シリコンとゲルマニウムとの混晶を具えてなる半導体層２はシリコン−ゲルマニウム層２と称され、基板１１に近接する下面と、基板１１から遠く離れた上面とを有し、シリコン−ゲルマニウム層２はその一表面で酸化処理を受ける一方、シリコン−ゲルマニウム層２の他の表面は阻止層３により酸化処理から保護される。本発明によれば、阻止層３がシリコン−ゲルマニウム層２の上面に形成され、キャビティ５が半導体本体の中でシリコン−ゲルマニウム層２の下方に形成され、そしてシリコン−ゲルマニウム層２の下面がキャビティ５を介して酸化処理を受ける。この方法によれば、酸化処理後のシリコン−ゲルマニウム層２の表面は、粗面化および／またはパイルアップに悩まされることのないデバイス１０を得ることができる。これは例えば、シリコン−ゲルマニウム層２の上または内部に、格別なＭＯＳＦＥＴを優れた特性および多産で製造することを可能にする。
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本発明は、標準的な浅いトレンチ分離作製方法を適用してバイポーラートランジスターを作製するための方法を提供するものであり、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２９）又は横型バイポーラートランジスター（４９）と、第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成する。更に本作製方法は、第一トレンチ（５，５０）の中に縦型バイポーラートランジスター（２７）、第三トレンチの中に横型バイポーラートランジスター（４９）、及び第二トレンチ（７，７０）の中に浅いトレンチ分離領域（２７，２７０）を同時に形成することもある。
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【課題】小さい寄生容量及び高いキャリヤ移動度を有する半導体基板を提供する。
【解決手段】Ｓｉ基板１０と、Ｓｉ基板１０上に形成された所定幅のＳｉＯ_２層１２と、両側にそれぞれ第１の端部４０ａ及び第２の端部４０ｂを有し、第１の端部４０ａ及び第２の端部４０ｂから側方向のエピタキシャル成長によって形成され、ＳｉＯ_２層１２を覆うＳｉＧｅ層４０と、ＳｉＯ_２層１２に対応してＳｉＧｅ層４０上にエピタキシャル成長によって形成され、Ｓｉの格子変形が誘導されたストレインＳｉ層５０と、を備える半導体基板である。 （もっと読む）

第１結晶性半導体領域１０４ａ内に誘電領域１１１を形成することによって、単一基板上に異なるタイプの結晶性半導体領域が与えられる。その後、この誘電領域１１１上には、第２結晶領域１５２ａがウェハ接合技術によって位置決めされる。好ましい実施形態では、誘電領域とともに、第１結晶領域にアイソレーション構造が形成されてもよい。特に、結晶方向の異なる結晶性半導体領域が形成されてもよく、高度なフレキシビリティと、現在利用されているＣＭＯＳプロセスとの互換性が維持される。
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