半導体装置およびその製造方法
【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＦＩＮＦＥＴ（FIN Field Effect Transistor）を含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００８−１０７９０号公報（特許文献１）には、ＦＩＮＦＥＴに関する技術が記載されている。特に、ＦＩＮＦＥＴを構成するゲート電極の側壁にサイドウォールが形成されているが、フィンの側壁にもサイドウォールが形成されている。このサイドウォールは、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜で形成されているとしている。
【０００３】
特開昭６３−１８２８６６号公報（特許文献２）には、ゲート電極の側壁に酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなるサイドウォールを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０７９０号公報
【特許文献２】特開昭６３−１８２８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型（平面型）ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。
【０００６】
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。近年、このＦＩＮＦＥＴは、重要なデバイス候補として注目を集めている。
【０００７】
ＦＩＮＦＥＴは、半導体層を加工して形成されたフィンを有している。このフィンは、細い短冊状（直方体状）の形状をした領域であり、このフィンの両側面部をＦＩＮＦＥＴのチャネルとして使用する。そして、ＦＩＮＦＥＴのゲート電極は、フィンを跨ぐような形でフィンの両側面部上に形成されており、いわゆるダブルゲート構造をしている。このように構成されているＦＩＮＦＥＴによれば、従来のシングルゲート構造のＭＩＳＦＥＴに比べて、ゲート電極によるチャネル領域に対するポテンシャル制御性が良好となっている。したがって、ＦＩＮＦＥＴによれば、ソース領域とドレイン領域の間のパンチスルー耐性が高く、より小さなゲート長まで短チャネル効果を抑制できる利点がある。そして、ＦＩＮＦＥＴでは、フィンの両側面部をチャネルとして使用していることから、電流を流すチャネル領域の面積を大きくすることができ、高い電流駆動力を得ることができる。つまり、ＦＩＮＦＥＴによれば、短チャネル効果の抑制と高い電流駆動力の確保を両立できるものと期待されている。
【０００８】
例えば、特許文献１に記載されたＦＩＮＦＥＴでは、ゲート電極の側壁にサイドウォールが形成されているが、このゲート電極の側壁にサイドウォールを形成する工程で、フィンの側壁にもサイドウォールが形成される。この場合、フィンの側壁にサイドウォールが形成されていることから、フィンの側面に均一かつ高濃度な不純物の注入が困難になる。さらには、フィンの表面をシリサイド化する際の阻害要因ともなる。このことから、フィンの側面における寄生抵抗の改善を図ることが困難となっている。
【０００９】
本発明の目的は、ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置は、半導体チップの第１領域に形成された第１ＭＩＳＦＥＴを備える。前記第１ＭＩＳＦＥＴは、（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなるＳＯＩ基板と、（ｂ）前記半導体層を加工して形成され、第１方向に長辺を有する直方体状のフィンとを有する。そして、（ｃ）前記半導体層を加工して形成され、前記フィンの一端と接続されるように形成された第１ソース領域と、（ｄ）前記半導体層を加工して形成され、前記フィンの他端と接続されるように形成された第１ドレイン領域とを有する。さらに、（ｅ）前記フィンの表面上に形成された第１ゲート絶縁膜と、（ｆ）前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように形成された第１ゲート電極とを有する。ここで、前記第１ゲート電極の側壁にはサイドウォールが形成されている一方、前記フィンの側壁にはサイドウォールが形成されていないことを特徴とするものである。
【００１３】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、（ｂ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成する工程とを備える。前記（ｂ）工程は、（ｂ１）前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程とを有する。そして、（ｂ２）前記フィンの表面上に第１ゲート絶縁膜を形成する工程と、（ｂ３）前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆う第１導体膜を形成する工程と、（ｂ４）前記第１導体膜上にハードマスク膜を形成する工程とを有する。さらに、（ｂ５）前記ハードマスク膜をパターニングする工程と、（ｂ６）パターニングした前記ハードマスク膜をマスクにして前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成する工程とを有する。次に、（ｂ７）前記第１ゲート電極から露出している前記フィンと、前記第１ソース領域および前記第２ドレイン領域に導電型不純物を導入する工程と、（ｂ８）前記（ｂ７）工程後、前記ＳＯＩ基板上に第１絶縁膜を形成する工程と、（ｂ９）前記第１絶縁膜上に第２絶縁膜を形成する工程と、（ｂ１０）前記第２絶縁膜上に第３絶縁膜を形成する工程とを有する。続いて、（ｂ１１）前記フィンの側壁に形成されている前記第３絶縁膜が除去されるまで、前記第３絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第３絶縁膜を除去する工程とを有する。その後、（ｂ１２）残存する前記第３絶縁膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜と前記第２絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第２絶縁膜を除去する工程とを有する。次に、（ｂ１３）残存する前記第３絶縁膜および前記第２絶縁膜をマスクにして前記第１絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜を残存させて、前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜からなるサイドウォールを形成しつつ、前記フィンの側壁に形成されている前記第１絶縁膜を除去する工程とを有する。続いて、（ｂ１４）前記サイドウォールから露出している前記フィンと、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程とを有することを特徴とするものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】実施の形態１におけるＦＩＮＦＥＴの構成を示す斜視図である。
【図３】実施の形態１におけるＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴの断面構造を示す断面図である。
【図４】本発明の課題を説明する図であって、ＦＩＮＦＥＴの製造工程を示す断面図である。
【図５】図４に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図６】図５に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図７】図６に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図８】本実施の形態１における半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態２におけるＦＩＮＦＥＴの概略構成を示す図である。
【図３３】図３２のＡ−Ａ線で切断した断面図である。
【図３４】実施の形態４におけるＦＩＮＦＥＴの製造工程を示す断面図である。
【図３５】図３４に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図３６】図３５に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図３７】図３６に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２２】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２３】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２４】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。本実施の形態１では、ＲＡＭ２をＳＲＡＭから構成することとする。
【００２５】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２６】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００２７】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２８】
本実施の形態１における半導体チップＣＨＰは上記のように構成されており、以下に、半導体チップＣＨＰに形成されている半導体素子の構造について説明する。本実施の形態１では、ＲＡＭ２をＦＩＮＦＥＴから構成し、ＣＰＵ１を部分空乏型ＭＩＳＦＥＴから構成している。さらに、Ｉ／Ｏ回路６をバルク型ＭＩＳＦＥＴから構成している。つまり、本実施の形態１における半導体チップＣＨＰには、ＦＩＮＦＥＴと、部分空乏型ＭＩＳＦＥＴと、バルク型ＭＩＳＦＥＴが混載されている。以下に、半導体チップＣＨＰに形成されているＦＩＮＦＥＴと部分空乏型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴのそれぞれの構成について説明する。
【００２９】
まず、ＲＡＭ２（ＳＲＡＭ）を構成するＦＩＮＦＥＴの構造について説明する。ＦＩＮＦＥＴの構造をわかりやすくするため、ＦＩＮＦＥＴの構造を斜視図で説明する。図２は、例えば、ｎチャネル型ＦＩＮＦＥＴの構成を示す斜視図である。図２において、基板層１Ｓ上に埋め込み絶縁層ＢＯＸが形成されている。そして、この埋め込み絶縁層ＢＯＸ上にソース領域ＳＲ１、フィンＦＩＮ１およびドレイン領域ＤＲ１が形成されている。すなわち、ＳＯＩ基板では、埋め込み絶縁層ＢＯＸ上にシリコン層が形成されているが、このシリコン層を加工することにより、ソース領域ＳＲ１、フィンＦＩＮ１およびドレイン領域ＤＲ１が形成されている。具体的に、ソース領域ＳＲ１とドレイン領域ＤＲ１の間にＹ方向に長辺を有する直方体状のフィンＦＩＮ１が形成されており、フィンＦＩＮ１の一端がソース領域ＳＲ１に接続され、フィンＦＩＮ１の他端がドレイン領域ＤＲ１に接続されている。このとき、ソース領域ＳＲ１は、高濃度ｎ型不純物拡散領域ＮＲ１とコバルトシリサイド膜ＣＳを含んでおり、ドレイン領域ＤＲ１も、高濃度ｎ型不純物拡散領域ＮＲ１とコバルトシリサイド膜ＣＳを含んでいる。
【００３０】
さらに、ｎチャネル型ＦＩＮＦＥＴには、Ｙ方向と交差するＸ方向に延在し、かつ、フィンＦＩＮ１と交差する領域で、ゲート絶縁膜（図示されず）を介してフィンＦＩＮ１の表面上を跨ぐようにゲート電極Ｇ１が形成されている。このとき、フィンＦＩＮ１のうち、ゲート電極Ｇ１で覆われている領域がチャネル領域として機能する。特に、ゲート電極Ｇ１に覆われているフィンＦＩＮ１の側面がチャネル領域として機能する。つまり、本実施の形態１におけるＦＩＮＦＥＴでは、フィンＦＩＮ１を構成する直方体の両側側面と上面をチャネル領域として使用するトライゲート構造となっている。ゲート電極Ｇ１上には、例えば、酸化シリコン膜からなるハードマスク膜ＨＭ１が形成され、ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。ここで、フィンＦＩＮ１は、ゲート電極Ｇ１に覆われる領域と、ゲート電極Ｇ１やサイドウォールＳＷで覆われない領域が存在するが、ゲート電極Ｇ１で覆われている領域がチャネル領域となり、ゲート電極Ｇ１やサイドウォールＳＷで覆われていない領域がソース領域ＳＲ１やドレイン領域ＤＲ１の一部となる。詳細には、フィンＦＩＮ１には、ゲート電極Ｇ１に整合して低濃度ｎ型不純物拡散領域（図示せず）が形成され、さらに、サイドウォールＳＷに整合するように高濃度ｎ型不純物拡散領域ＮＲ１が形成されている。
【００３１】
本実施の形態１におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本実施の形態１では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない点に特徴がある。特に、本実施の形態１では、フィンＦＩＮ１の両側面と上面とをチャネルとして使用するトライゲート構造のＦＩＮＦＥＴにおいて、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しないようにするため、サイドウォールＳＷを酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２の積層膜から形成する工夫を施している。このようにサイドウォールＳＷを膜質の異なる積層膜から形成することにより、ゲート電極Ｇ１の側壁にだけサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しないように構成することが可能になるが、この特徴点については、後述する製造方法で詳細に説明する。
【００３２】
このように構成されているｎチャネル型ＦＩＮＦＥＴを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通してｎチャネル型ＦＩＮＦＥＴのソース領域ＳＲ１やドレイン領域ＤＲ１と接続するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に第１層配線Ｌ１が形成されている。
【００３３】
次に、本実施の形態１におけるＦＩＮＦＥＴの構造について、断面図である図３を参照しながら説明する。図３は、ＦＩＮＦＥＴ形成領域と、部分空乏型ＭＩＳＦＥＴ形成領域と、バルク型ＭＩＳＦＥＴ形成領域を図示したものであり、ＦＩＮＦＥＴ形成領域にはＦＩＮＦＥＴの断面構造が示され、部分空乏型ＭＩＳＦＥＴ形成領域には部分空乏型ＭＩＳＦＥＴの断面構造が示されている。そして、バルク型ＭＩＳＦＥＴ形成領域にはバルク型ＭＩＳＦＥＴの断面構造が示されている。
【００３４】
なお、図３では、ＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴをｎチャネル型ＭＩＳＦＥＴとして図示しているが、ＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴには、ｐチャネル型ＭＩＳＦＥＴも含まれる。
【００３５】
図３において、ＦＩＮＦＥＴ形成領域には２つの断面図が記載されているが、左側の断面図は、図２のＡ−Ａ線で切断した断面を示しており、右側の断面図は、図２のＢ−Ｂ線で切断した断面を示している。
【００３６】
まず、図３のＦＩＮＦＥＴ形成領域に示されている左側の断面図を参照しながらＦＩＮＦＥＴの断面構造について説明する。基板層１Ｓ上には埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層上にシリコン層が形成されている。この基板層１Ｓと埋め込み絶縁層ＢＯＸとシリコン層からＳＯＩ基板が構成されている。このＳＯＩ基板のシリコン層を加工することにより、埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ１が形成されている。そして、このフィンＦＩＮ１の両側面と上面を覆うようにゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１を介して、フィンＦＩＮ１を覆うようにゲート電極Ｇ１が形成されている。ゲート電極Ｇ１上にはハードマスクＨＭ１が形成されており、このハードマスクＨＭ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。そして、コンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１が形成されている。
【００３７】
続いて、図３のＦＩＮＦＥＴ形成領域に示されている右側の断面図を参照しながらＦＩＮＦＥＴの断面構造について説明する。基板層１Ｓ上には埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ１が形成されている。すなわち、フィンＦＩＮ１は、埋め込み絶縁層ＢＯＸ上に形成されているＳＯＩ基板のシリコン層から形成されていることになる。このフィンＦＩＮ１上にはゲート絶縁膜ＧＯＸ１が形成されており、ゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１が形成されている。そして、このゲート電極Ｇ１上にハードマスクＨＭ１が形成されている。ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。本実施の形態１では、ゲート電極Ｇ１の両側の側壁に形成されているサイドウォールＳＷを酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２の積層膜から構成している。
【００３８】
ゲート電極Ｇ１の下層に形成されているフィンＦＩＮ１内には低濃度ｎ型不純物拡散領域（エクステンション領域）ＥＸ１が形成されており、低濃度ｎ型不純物拡散領域ＥＸ１の外側のフィンＦＩＮ１内には高濃度ｎ型不純物拡散領域ＮＲ１が形成されている。この高濃度ｎ型不純物拡散領域ＮＲ１の表面にはコバルトシリサイド膜ＣＳが形成されている。このとき、低濃度ｎ型不純物拡散領域ＥＸ１と、高濃度ｎ型不純物拡散領域ＮＲ１と、コバルトシリサイド膜ＣＳにより、ソース領域ＳＲ１とドレイン領域ＤＲ１が形成されている。コバルトシリサイド膜ＣＳは、ソース領域ＳＲ１およびドレイン領域ＤＲ１のシート抵抗を小さくするために形成されている膜であり、コバルトシリサイド膜ＣＳの代わりに、チタンシリサイド膜、ニッケルシリサイド膜あるいはプラチナシリサイド膜などのシリサイド膜を使用してもよい。
【００３９】
このように構成されているＦＩＮＦＥＴを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通してＦＩＮＦＥＴのソース領域ＳＲ１やドレイン領域ＤＲ１と接続するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に第１層配線Ｌ１が形成されている。
【００４０】
本実施の形態１では、ＳＲＡＭを構成する内部回路の半導体素子をＦＩＮＦＥＴから形成しているが、内部回路をＦＩＮＦＥＴから構成する利点について説明する。近年、半導体チップの縮小化が進められており、半導体チップに形成されるＭＩＳＦＥＴの寸法、特に、ゲート電極のゲート長の縮小化が進められている。ＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、ＭＩＳＦＥＴの縮小化が進むにつれて、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型ＭＩＳＦＥＴに代わる新規構造デバイスが望まれている。
【００４１】
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。ＦＩＮＦＥＴは、上述したように、半導体層を加工して形成されたフィンを有している。このフィンは、細い短冊状（直方体状）の形状をした領域であり、このフィンの両側面部をＦＩＮＦＥＴのチャネルとして使用する。そして、ＦＩＮＦＥＴのゲート電極は、フィンを跨ぐような形でフィンの両側面部および上面部上に形成されており、いわゆるトライゲート構造をしている。このように構成されているＦＩＮＦＥＴによれば、従来のプレーナ型ＭＩＳＦＥＴに比べて、ゲート電極によるチャネル領域に対するポテンシャル制御性が良好となっている。したがって、ＦＩＮＦＥＴによれば、ソース領域とドレイン領域の間のパンチスルー耐性が高く、より小さなゲート長まで短チャネル効果を抑制できる利点がある。そして、ＦＩＮＦＥＴでは、フィンの両側面部と上面部をチャネルとして使用していることから、電流を流すチャネル領域の面積を大きくすることができ、高い電流駆動力を得ることができる。つまり、ＦＩＮＦＥＴは、短チャネル効果の抑制と高い電流駆動力の確保を両立できる利点を有しているデバイスである。したがって、ＦＩＮＦＥＴは、微細化されたＭＩＳＦＥＴを使用するＳＲＡＭへの適用に適している。
【００４２】
さらに、例えば、従来のプレーナ型ＭＩＳＦＥＴでは、チャネル領域中の不純物濃度を調整することで、しきい値電圧を制御する。この場合、プレーナ型ＭＩＳＦＥＴを縮小化が進むと、スケーリング則から、チャネル領域に導入される不純物の濃度が高くなる。すなわち、従来のプレーナ型ＭＩＳＦＥＴでは、特に、縮小化するとソース領域とドレイン領域間が近接することとなり、パンチスルーが生じやすくなるため、ソース領域とドレイン領域の間に形成されているチャネルの不純物濃度を高くして、パンチスルーを抑制している。ところが、チャネルの不純物濃度を高くすると、素子間の不純物濃度のばらつきも大きくなるため、プレーナ型ＭＩＳＦＥＴの特性ばらつきが大きくなる。また、チャネルを通るキャリアによる不純物散乱が増大し、キャリアの移動度劣化が生じる。
【００４３】
特に、ＳＲＡＭではＭＩＳＦＥＴの微細化が進んでおり、微細化したプレーナ型ＭＩＳＦＥＴをＳＲＡＭに使用する場合、以下に示すような問題点が生じる。すなわち、微細化に伴ってチャネル領域に導入される不純物濃度が高くなるが、このことは、素子ばらつきが大きくなることを意味しており、例えば、ペア性が要求されるＳＲＡＭでは、素子間のしきい値電圧がばらつくと、正常に動作しなくなるおそれがある。したがって、ＳＲＡＭに微細化したプレーナ型ＭＩＳＦＥＴを使用するには限界があると考えられる。
【００４４】
これに対し、ＦＩＮＦＥＴは、完全空乏型ＭＩＳＦＥＴと同様の動作原理に基づいているため、チャネル中の不純物濃度を低減することが可能であり、高い不純物濃度に起因するＭＩＳＦＥＴの電気特性のばらつきを低減できると考えられている。つまり、ＦＩＮＦＥＴでは、チャネル中に導入される不純物の不純物濃度を調整することにより、しきい値電圧を制御するのではなく、ゲート電極の仕事関数を適切に選択することにより、ＦＩＮＦＥＴのしきい値電圧を制御することになる。したがって、ＦＩＮＦＥＴでは、チャネル領域（フィン）に導入する不純物の不純物濃度を低減することができ、チャネル領域に導入する不純物の高濃度化に起因する電気的特性のばらつきを抑制することができる。このとから、ＦＩＮＦＥＴは、特に、ＳＲＡＭへの適用に適している。以上のように、ＦＩＮＦＥＴによれば、プレーナ型ＭＩＳＦＥＴに比べて、短チャネル効果の抑制と高い電流駆動力を確保できるという利点を有するとともに、微細化しても、チャネル領域の不純物濃度を低減できることから、微細な半導体素子への適用が進められると考えられる。
【００４５】
上述したようにＦＩＮＦＥＴは、完全空乏型ＭＩＳＦＥＴと同様の動作原理に基づいているため、完全空乏型ＭＩＳＦＥＴの利点も有していることになる。すなわち、完全空乏型ＭＩＳＦＥＴでは、サブスレッシュホールド特性を示すＳ値を６０ｍＶ〜７０ｍＶ／ｄｅｃ程度に低くすることができる。ここで、Ｓ値とは、ドレイン電圧を一定とした場合にドレイン電流を１桁変化させるサブスレッシュホールド領域でのゲート電圧値を示している。したがって、Ｓ値が小さいほど、ドレイン電流を増加させるためのゲート電圧値を小さくすることができる。この結果、オフリーク電流を増加させずにしきい値電圧を低く設定することができる。このため、ＦＩＮＦＥＴは、低電圧動作が可能となる利点を有している。
【００４６】
また、バルク型ＭＩＳＦＥＴではソース領域、ドレイン領域と基板あるいはウェルとの間に形成されるＰＮ接合が、完全空乏型ＭＩＳＦＥＴには存在しないことから、完全空乏型ＭＩＳＦＥＴにおいては、接合容量は非常に小さなものとなる。このことから、ＦＩＮＦＥＴにおいても接合容量を非常に小さくすることができ、ＦＩＮＦＥＴの負荷容量を低減することができる。この結果、ＦＩＮＦＥＴによれば、高速、かつ、低消費電力の半導体素子を開発することが容易となる利点がある。
【００４７】
さらに、本実施の形態１におけるＦＩＮＦＥＴはＳＯＩ基板上に形成されており、半導体素子が完全に分離されているので、ラッチアップ現象を含む誤動作防止が可能となる利点も有していることになる。このようにＦＩＮＦＥＴによれば、上述した様々な利点を有していることになるが、問題点も存在する。
【００４８】
例えば、ＦＩＮＦＥＴでは、図２に示すようにフィンＦＩＮ１を介してソース領域ＳＲ１とドレイン領域ＤＲ１の間を電流が流れる。このとき、フィンＦＩＮ１のフィン幅（図２のＸ方向の幅）が狭いため、寄生抵抗が大きくなってしまう問題点がある。そこで、シリコンを主体とするフィンＦＩＮ１に導電型不純物を高濃度に注入することや、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することが考えられる。この場合、フィンＦＩＮ１の側壁にサイドウォールＳＷが形成されていると、このサイドウォールＳＷが邪魔となって均一かつ高濃度な不純物の注入が困難になる。さらには、フィンＦＩＮ１の表面をシリサイド化する際の阻害要因ともなる。このことから、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができなくなる問題点が発生する。
【００４９】
この問題点はフィンＦＩＮ１の側壁にもサイドウォールＳＷが形成されてしまうことに起因するが、通常のサイドウォール形成工程では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成すると、フィンＦＩＮ１の側壁にもサイドウォールＳＷが形成されてしまう。なぜなら、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成するには、まず、ゲート電極Ｇ１を覆うように酸化シリコン膜を形成するが、このとき、フィンＦＩＮ１も覆うように酸化シリコン膜が形成される。そして、ゲート電極Ｇ１を覆うように形成された酸化シリコン膜に対して異方性エッチングを実施することにより、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成する。ところが、酸化シリコン膜を異方性エッチングする際、フィンＦＩＮ１を覆うように形成されている酸化シリコン膜も異方性エッチングされることになる。このため、フィンＦＩＮ１の側壁にもサイドウォールＳＷが形成されてしまうのである。
【００５０】
そこで、本実施の形態１におけるＦＩＮＦＥＴでは、例えば、図２に示すように、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去している。これにより、フィンＦＩＮ１の側壁から導電型不純物を高濃度に注入する場合に、サイドウォールＳＷが邪魔にならないので、均一かつ高濃度な不純物の注入を実施することができる。さらには、サイドウォールＳＷに阻害されることなく、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することができる。この結果、本実施の形態１におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。つまり、本実施の形態１における特徴は、ゲート電極Ｇ１の側壁にはサイドウォールＳＷを形成することにより、ソース領域ＳＲ１とドレイン領域ＤＲ１をＬＤＤ（Lightly Doped Drain）構造にする一方で、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去することにより、フィンＦＩＮ１の表面（側壁および上面）を露出した状態での高濃度の不純物注入およびシリサイド膜の形成を可能としている点にある。これにより、本実施の形態１によれば、フィンＦＩＮ１における寄生抵抗の低減を図ることができる顕著な効果を得ることができるのである。
【００５１】
本実施の形態１におけるＦＩＮＦＥＴは上記のように構成されており、次に、例えば、ＣＰＵ１を構成する部分空乏型ＭＩＳＦＥＴの構造について説明する。図３において、部分空乏型ＭＩＳＦＥＴ形成領域には、部分空乏型ＭＩＳＦＥＴが形成されている。具体的に、部分空乏型ＭＩＳＦＥＴは、基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層からなるＳＯＩ基板上に形成されている。ＳＯＩ基板の半導体層が部分空乏型ＭＩＳＦＥＴのボディ領域ＢＤとなり、このボディ領域ＢＤ上にゲート絶縁膜ＧＯＸ２が形成されている。そして、ゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２が形成され、ゲート電極Ｇ２上にハードマスクＨＭ１が形成されている。ゲート電極Ｇ２の両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２からなる積層膜で構成されている。
【００５２】
ＳＯＩ基板の半導体層内には、ゲート電極Ｇ２に整合した半導体領域として、低濃度ｎ型不純物拡散領域ＥＸ２が形成されている。そして、低濃度ｎ型不純物拡散領域ＥＸ２の外側に高濃度ｎ型不純物拡散領域ＮＲ２が形成され、この高濃度ｎ型不純物拡散領域ＮＲ２の表面にコバルトシリサイド膜ＣＳが形成されている。
【００５３】
サイドウォールＳＷは、部分空乏型ＭＩＳＦＥＴの半導体領域であるソース領域ＳＲ２およびドレイン領域ＤＲ２をＬＤＤ構造とするために形成されたものである。すなわち、部分空乏型ＭＩＳＦＥＴのソース領域ＳＲ２およびドレイン領域ＤＲ２は、低濃度ｎ型不純物拡散領域ＥＸ２と高濃度ｎ型不純物拡散領域ＮＲ２とコバルトシリサイド膜ＣＳより形成されている。このとき、低濃度ｎ型不純物拡散領域ＥＸ２の不純物濃度は、高濃度ｎ型不純物拡散領域ＮＲ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域ＳＲ２およびドレイン領域ＤＲ２を低濃度ｎ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。
【００５４】
このように構成されている部分空乏型ＭＩＳＦＥＴを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通して部分空乏型ＭＩＳＦＥＴのソース領域ＳＲ２やドレイン領域ＤＲ２と接続するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に第１層配線Ｌ１が形成されている。
【００５５】
ＳＯＩ基板上に形成されたＭＩＳＦＥＴのうち、チャネル下のボディ領域がすべて空乏化しているものを完全空乏型ＭＩＳＦＥＴと呼び、ボディ領域の底部に空乏化されていない領域を持つものを部分空乏型ＭＩＳＦＥＴと呼ぶ。したがって、部分空乏型ＭＩＳＦＥＴにおいては、ボディ領域の底部にＰＮ接合が存在するため、完全空乏型ＭＩＳＦＥＴよりも接合容量は大きくなるが、バルク型ＭＩＳＦＥＴに比べると接合容量を小さくすることができる。つまり、部分空乏型ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴの中間に位置するＭＩＳＦＥＴと考えることができる。このことから、部分空乏型ＭＩＳＦＥＴは、バルク型ＭＩＳＦＥＴに比べて、高速動作および低消費電力動作が可能となる。さらに、部分空乏型ＭＩＳＦＥＴはＳＯＩ基板上に形成されており、半導体素子が完全に分離されているので、ラッチアップ現象を含む誤動作防止が可能となる利点も有していることになる。
【００５６】
続いて、Ｉ／Ｏ回路６を構成するバルク型ＭＩＳＦＥＴの構造について説明する。図３において、バルク型ＭＩＳＦＥＴ形成領域には、バルク型ＭＩＳＦＥＴが形成されている。具体的に、Ｉ／Ｏ回路領域では、シリコンよりなる基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板のうち、シリコン層と埋め込み絶縁層ＢＯＸが除去されており、基板層１Ｓだけが残存している。このように構成されている基板層１Ｓにバルク型ＭＩＳＦＥＴが形成されている。
【００５７】
基板層１Ｓには素子を分離する素子分離領域（図示せず）が形成されており、素子分離領域で分割された活性領域に、ｐ型半導体領域よりなるｐ型ウェルＰＷＬが形成されている。
【００５８】
バルク型ＭＩＳＦＥＴは、基板層１Ｓ内に形成されたｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸ３を有しており、このゲート絶縁膜ＧＯＸ３上にゲート電極Ｇ３が形成されている。ゲート絶縁膜ＧＯＸ３は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ３は、例えば、ポリシリコン膜から形成されている。そして、ゲート電極Ｇ３上には、例えば、酸化シリコン膜からなるハードマスクＨＭ１が形成されている。
【００５９】
ゲート電極Ｇ３の両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２からなる積層膜で構成されている。
【００６０】
サイドウォールＳＷ下の基板層１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ３が形成されている。そして、浅いｎ型不純物拡散領域ＥＸ３の外側に深いｎ型不純物拡散領域ＮＲ３が形成され、この深いｎ型不純物拡散領域ＮＲ３の表面にコバルトシリサイド膜ＣＳが形成されている。
【００６１】
サイドウォールＳＷは、バルク型ＭＩＳＦＥＴの半導体領域であるソース領域ＳＲ３およびドレイン領域ＤＲ３をＬＤＤ構造とするために形成されたものである。すなわち、バルク型ＭＩＳＦＥＴのソース領域ＳＲ３およびドレイン領域ＤＲ３は、浅いｎ型不純物拡散領域ＥＸ３と深いｎ型不純物拡散領域ＮＲ３とコバルトシリサイド膜ＣＳより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ３の不純物濃度は、深いｎ型不純物拡散領域ＮＲ３の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域ＳＲ３およびドレイン領域ＤＲ３を低濃度の浅いｎ型不純物拡散領域ＥＸ３とすることにより、ゲート電極Ｇ３の端部下における電界集中を抑制できる。
【００６２】
このように構成されているバルク型ＭＩＳＦＥＴを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通してバルク型ＭＩＳＦＥＴのソース領域ＳＲ３やドレイン領域ＤＲ３と接続するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に第１層配線Ｌ１が形成されている。
【００６３】
本実施の形態１では、ＣＰＵ１などのロジック回路に部分空乏型ＭＩＳＦＥＴを使用し、Ｉ／Ｏ回路６にバルク型ＭＩＳＦＥＴを使用している。ＣＰＵ１などのロジック回路は内部回路を構成しており、低い電圧で動作するようになっている。これに対し、Ｉ／Ｏ回路６は、入出力回路を構成しており、比較的高い電圧で動作するようになっている。つまり、ＣＰＵ１などのロジック回路を構成する部分空乏型ＭＩＳＦＥＴは、電流駆動力の大きな低耐圧ＭＩＳＦＥＴとして構成されており、Ｉ／Ｏ回路６を構成するバルク型ＭＩＳＦＥＴは、耐圧が高い高耐圧ＭＩＳＦＥＴとして構成されている。したがって、部分空乏型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２の膜厚は、バルク型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３の膜厚よりも薄くなっており、かつ、部分空乏型ＭＩＳＦＥＴのゲート電極Ｇ２のゲート長は、バルク型ＭＩＳＦＥＴのゲート電極Ｇ３のゲート長よりも短くなっている。
【００６４】
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について説明する。本実施の形態１における特徴は、トライゲート構造を有するＦＩＮＦＥＴにおいて、例えば、図２に示すように、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去している点にある。このような構成を製造する方法としては、以下に示すような方法が考えられる。すなわち、ゲート電極Ｇ１およびフィンＦＩＮ１を覆うようにＳＯＩ基板上に単層膜からなる絶縁膜を形成し、この絶縁膜を異方性エッチングする。これにより、ゲート電極Ｇ１の側壁にサイドウォールＳＷが形成されるが、フィンＦＩＮ１の側壁にもサイドウォールＳＷが形成される。さらに、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷを除去するため、異方性エッチングを進めてオーバエッチングする。この場合、ゲート電極Ｇ１の高さに比べて、フィンＦＩＮ１の高さが充分低くなっているので、上述したオーバエッチングを実施しても、ゲート電極Ｇ１の側壁にサイドウォールＳＷを残存させながら、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷを除去することができる。
【００６５】
ところが、上述したオーバエッチングでフィンＦＩＮ１自体もエッチングされてフィンＦＩＮ１が消失するおそれがあるのである。つまり、フィンＦＩＮ１はシリコンから構成されており、サイドウォールＳＷを構成する絶縁膜は、例えば、酸化シリコン膜から構成されているので、サイドウォールＳＷを除去するオーバエッチングでフィンＦＩＮ１自体はエッチングされないように思われる。しかし、オーバエッチング（異方性エッチング）はドライエッチングで実施され、かつ、フィンＦＩＮ１自体が小さいことから、フィンＦＩＮ１自体も多少エッチングされることになり、小さなフィンＦＩＮ１が消失してしまうおそれがあるのである。
【００６６】
以下に、この課題について図面を参照しながらさらに詳しく説明し、その後、この課題を解決するための工夫を施した本実施の形態１における半導体装置の製造方法について説明する。ここでの説明では、ＦＩＮＦＥＴ形成領域に形成されているＦＩＮＦＥＴを図２のＣ−Ｃ線で切断した断面と、図２のＤ−Ｄ線で切断した断面とを使用して説明する。例えば、上述した課題を説明する図４〜図７では、左側に図２のＣ−Ｃ線で切断した断面図を示し、右側に図２のＤ−Ｄ線で切断した断面図を示している。
【００６７】
まず、図４に示すように、基板層１Ｓと埋め込み絶縁層ＢＯＸと半導体層を有するＳＯＩ基板を用意し、ＳＯＩ基板の埋め込み絶縁層ＢＯＸ上に形成されている半導体層を加工することにより、フィンＦＩＮ１、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する。その後、フィンＦＩＮ１と交差する方向に延在し、フィンＦＩＮ１と交差する領域でフィンＦＩＮ１を跨るようなゲート電極Ｇ１を形成する。このとき、ゲート電極Ｇ１上にはハードマスクＨＭ１が形成されている。
【００６８】
続いて、図５に示すように、フィンＦＩＮ１およびゲート電極Ｇ１を覆うようにＳＯＩ基板上に酸化シリコン膜ＯＸ１を形成する。その後、図６に示すように、酸化シリコン膜ＯＸ１に対して異方性エッチングを施すことにより、ゲート電極Ｇ１の両側の側壁にサイドウォールＳＷを形成する。このとき、フィンＦＩＮ１の側壁にもサイドウォールＳＷが形成される。さらに、異方性エッチングを進めてオーバエッチングを施す。
【００６９】
すると、図７に示すように、ゲート電極Ｇ１の側壁に形成されているサイドウォールＳＷが小さくなるとともに、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷが除去される。すなわち、ゲート電極Ｇ１の高さに比べて、フィンＦＩＮ１の高さが充分低くなっているので、上述したオーバエッチングを実施しても、ゲート電極Ｇ１の側壁にサイドウォールＳＷを残存させながら、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷを除去することができる。このとき、オーバエッチング（異方性エッチング）はドライエッチングで実施され、かつ、フィンＦＩＮ１自体が小さいことから、フィンＦＩＮ１自体も多少エッチングされることになり、小さなフィンＦＩＮ１が膜減りあるいは消失してしまうおそれがある。つまり、上述した方法では、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷを除去するオーバエッチングで、フィンＦＩＮ１自体もエッチングされてしまう。したがって、フィンＦＩＮ１自体が小さくなり、フィンＦＩＮ１の寄生抵抗が上昇するおそれがある。さらに、ひどい場合は、フィンＦＩＮ１自体が消失してしまい、ＦＩＮＦＥＴとして機能しなくなるおそれもある。
【００７０】
そこで、本実施の形態１におけるＦＩＮＦＥＴでは、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去する構造を形成する方法に工夫を施している。以下に、本実施の形態１におけるＦＩＮＦＥＴの製造方法について、図面を参照しながら説明する。
【００７１】
本実施の形態１における半導体装置の製造方法では、ＦＩＮＦＥＴを形成するＦＩＮＦＥＴ形成領域と、部分空乏型ＭＩＳＦＥＴを形成する部分空乏型ＭＩＳＦＥＴ形成領域と、バルク型ＭＩＳＦＥＴを形成するバルク型ＭＩＳＦＥＴ形成領域とを同時に図示しながら説明する。このとき、ＦＩＮＦＥＴ形成領域は、図２のＣ−Ｃ線で切断した断面図（左側）と、図２のＤ−Ｄ線で切断した断面図（右側）を示して説明する。
【００７２】
まず、図８に示すように、基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩＬからなるＳＯＩ基板を用意する。ＳＯＩ基板は、例えば、表面に酸化シリコン膜が形成された半導体基板（半導体ウェハ）と、もう一枚の半導体基板を熱圧着により貼り合せた後、片側の半導体基板を途中まで研削あるいは除去することにより形成することができる。また、ＳＯＩ基板は、半導体基板に酸素を高エネルギー（〜１８０ｋｅＶ）および高濃度（〜１×１０１８atoms／cm２）でイオン注入した後、半導体基板に対して高温の熱処理を施すことにより半導体基板の内部に埋め込み絶縁層を形成する方法でも形成することができる。
【００７３】
次に、図９に示すように、シリコン層ＳＩＬの表面にパッド酸化膜（パッド酸化シリコン膜）ＰＯＸ１を形成し、このパッド酸化膜ＰＯＸ１上にレジスト膜ＦＲ１を塗布する。パッド酸化膜ＰＯＸ１は、例えば、熱酸化法などにより形成することができる。そして、パッド酸化膜ＰＯＸ１上に形成したレジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ＦＩＮＦＥＴ形成領域と部分空乏型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ１が残り、バルク型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ１が残らないように行なわれる。つまり、ＦＩＮＦＥＴ形成領域と部分空乏型ＭＩＳＦＥＴ形成領域は、レジスト膜ＦＲ１で覆われる一方、バルク型ＭＩＳＦＥＴ形成領域は、パッド酸化膜ＰＯＸ１が露出する。
【００７４】
続いて、図１０に示すように、パターニングしたレジスト膜ＦＲ１をマスクとしたエッチングにより、バルク型ＭＩＳＦＥＴ形成領域に形成されているパッド酸化膜ＰＯＸ１、シリコン層ＳＩＬおよび埋め込み絶縁層ＢＯＸを順次除去する。その後、パターニングされているレジスト膜ＦＲ１を除去し、ＦＩＮＦＥＴ形成領域および部分空乏型ＭＩＳＦＥＴ形成領域に形成されているパッド酸化膜ＰＯＸ１も除去する。
【００７５】
その後、図１１に示すように、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域にわたってパッド酸化膜ＰＯＸ２を形成した後、このパッド酸化膜ＰＯＸ２上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、ＦＩＮＦＥＴ形成領域と部分空乏型ＭＩＳＦＥＴ形成領域を覆い、かつ、バルク型ＭＩＳＦＥＴ形成領域を露出するように行なわれる。続いて、バルク型ＭＩＳＦＥＴ形成領域に露出しているパッド酸化膜ＰＯＸ２を除去した後、バルク型ＭＩＳＦＥＴ形成領域に露出している基板層１Ｓ上にエピタキシャル層ＥＰＩを形成する。このエピタキシャル層ＥＰＩはシリコン層から形成されており、バルク型ＭＩＳＦＥＴ形成領域に選択的に形成される。エピタキシャル層ＥＰＩは、ＦＩＮＦＥＴ形成領域および部分空乏型ＭＩＳＦＥＴ形成領域に形成されているシリコン層ＳＩＬとほぼ同一の高さになるまで形成される。
【００７６】
次に、図１２に示すように、パターニングされたレジスト膜ＦＲ２およびその下層に形成されているパッド酸化膜ＰＯＸ２を除去した後、再び、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域にわたってパッド酸化膜ＰＯＸ３を形成する。そして、図示は省略するが、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＳＯＩ基板にトレンチを形成する。トレンチは、例えば、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域に形成される。このトレンチは、部分空乏型ＭＩＳＦＥＴ形成領域において、埋め込み絶縁層ＢＯＸに達するように形成することができる。これにより、部分空乏型ＭＩＳＦＥＴ形成領域では、素子を形成する活性領域を完全に分離することができる。
【００７７】
そして、トレンチを形成したＳＯＩ基板上に酸化シリコン膜を形成し、トレンチの内部を酸化シリコン膜で埋め込む。そして、ＳＯＩ基板上に形成されている不要な酸化シリコン膜を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法で除去し、トレンチの内部にだけ酸化シリコン膜を残すことにより、トレンチの内部に酸化シリコン膜を埋め込んだ素子分離領域（図示せず）を形成することができる。
【００７８】
続いて、図１３に示すように、パッド酸化膜ＰＯＸ３上にダミー膜ＤＭＹを形成する。ダミー膜は、例えば、アモルファスシリコン膜から形成することができる。このアモルファスシリコン膜には、フッ素（Ｆ）を注入し、多結晶成長をしにくくしている。これにより、多結晶グレイン（結晶粒）によるフィンパターンのラフネスを抑制することができる。なお、アモルファスシリコン膜に導入する元素は、フッ素の他に、炭素（カーボン）やアルゴン（Ａｒ）などの不活性元素を用いてもよい。
【００７９】
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ダミー膜ＤＭＹをパターニングする。ダミー膜ＤＭＹのパターニングは、ＦＩＮＦＥＴ形成領域において、フィンを形成するためのダミーパターンを形成するように行なわれるとともに、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域の全面を覆うように行なわれる。
【００８０】
そして、図１４に示すように、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域にわたって、ダミー膜ＤＭＹを覆うように酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法により形成することができる。続いて、酸化シリコン膜に対して異方性エッチングを実施することにより、ＦＩＮＦＥＴ形成領域においては、ダミー膜ＤＭＹ（ダミーパターン）の側壁に酸化シリコン膜からなるサイドウォールＳＷＦが形成される。一方、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜がすべて除去されてダミー膜ＤＭＹが露出する。
【００８１】
次に、図１５に示すように、露出しているダミー膜ＤＭＹを除去する。ダミー膜ＤＭＹの除去は、例えば、ウェットエッチングにより実施することができる。これにより、ＦＩＮＦＥＴ形成領域においては、サイドウォールＳＷＦに挟まれるように形成されていたダミー膜ＤＭＹが除去され、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域においては、ダミー膜ＤＭＹが全面除去されてパッド酸化膜ＰＯＸ３が露出する。このサイドウォールＳＷＦは、ＦＩＮＦＥＴのフィン幅を決定することになる。本実施の形態１では、ＦＩＮＦＥＴのフィン幅を決定するサイドウォールＳＷＦの幅はフォトリソグラフィではなく、堆積した酸化シリコン膜の膜厚により決定するので、サイドウォールＳＷＦの線幅は均一となる。したがって、このサイドウォールＳＷＦをマスクに使用してフィンを加工すれば、線幅が細く、かつ、均一なフィン幅のフィンを形成することができる。
【００８２】
続いて、図１６に示すように、ＦＩＮＦＥＴ形成領域においては、サイドウォールＳＷＦを形成したパッド酸化膜ＰＯＸ３上にレジスト膜ＦＲ３を形成する。一方、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域においても、パッド酸化膜ＰＯＸ３上にレジスト膜ＦＲ３を形成する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、ＦＩＮＦＥＴ形成領域ではソース領域およびドレイン領域を形成する領域にレジスト膜ＦＲ３が残存するように行なわれ、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域では全面にレジスト膜ＦＲ３が残存するように行なわれる。
【００８３】
次に、図１７に示すように、パターニングされたレジスト膜ＦＲ３をマスクにして、ＳＯＩ基板のシリコン層ＳＩＬをパターニングする。このとき、シリコン層ＳＩＬのパターニングでは、レジスト膜ＦＲ３だけでなく、酸化シリコン膜から形成されているサイドウォールＳＷＦもマスクとなる。この結果、シリコン層ＳＩＬをパターニングすると、シリコン層ＳＩＬは、直方体状のフィンＦＩＮ１と、このフィンＦＩＮ１の一端と接続するソース領域ＳＲ１と、フィンＦＩＮ１の他端と接続するドレイン領域ＤＲ１とに加工される。その後、レジスト膜ＦＲ３を除去する。このようにして、ＦＩＮＦＥＴ形成領域には、直方体状のフィンＦＩＮ１、ソース領域ＳＲ１およびドレイン領域ＤＲ１が形成される一方、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域では、パッド酸化膜ＰＯＸ３が露出する。
【００８４】
そして、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、バルク型ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、基板層１Ｓ内にボロン（Ｂ）などのｐ型不純物を導入することにより形成することができる。その後、しきい値調整用に不純物を導入する。
【００８５】
続いて、図１９に示すように、ＦＩＮＦＥＴ形成領域では、フィンＦＩＮ１の表面にゲート絶縁膜ＧＯＸ１を形成し、部分空乏型ＭＩＳＦＥＴ形成領域では、シリコン層ＳＩＬ上にゲート絶縁膜ＧＯＸ２を形成する。さらに、バルク型ＭＩＳＦＥＴ形成領域では、ｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸ３を形成する。このとき、ゲート絶縁膜ＧＯＸ１は、ゲート絶縁膜ＧＯＸ２に比べて薄く、かつ、ゲート絶縁膜ＧＯＸ２は、ゲート絶縁膜ＧＯＸ３に比べて薄くなるように形成される。ゲート絶縁膜ＧＯＸ１、ゲート絶縁膜ＧＯＸ２およびゲート絶縁膜ＧＯＸ３は、例えば、酸化シリコン膜から形成される。
【００８６】
ただし、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物がフィンＦＩＮ１側や基板層１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。
【００８７】
また、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸ１〜ＧＯＸ３として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００８８】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜より誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜より誘電率の高い高誘電率膜を使用することが望ましい。
【００８９】
例えば、窒化シリコン膜より誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００９０】
次に、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用することにより形成される。このとき、ＦＩＮＦＥＴ形成領域では、フィンＦＩＮ１による段差上にポリシリコン膜ＰＦ１が形成されるため、ポリシリコン膜ＰＦ１の表面も段差が形成される。この場合、ポリシリコン膜ＰＦ１を加工してゲート電極を形成する際、ゲート電極の寸法ばらつきが生じる。ゲート電極の寸法ばらつきが生じると、トランジスタの性能がばらつき、必要なトランジスタ性能を発揮することができなくなるおそれがある。そこで、本実施の形態１では、ポリシリコン膜ＰＦ１を形成した後、このポリシリコン膜ＰＦ１の表面に平坦化処理を施している。具体的には、例えば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、ポリシリコン膜ＰＦ１の表面を平坦化する。この結果、フィンＦＩＮ１による段差上に形成されるポリシリコン膜ＰＦ１の表面を平坦化することができ、ゲート電極の加工寸法の精度を向上させることができる。つまり、ポリシリコン膜ＰＦ１の表面を平坦化することにより、その後形成されるゲート電極の寸法ばらつきを抑制することができ、トランジスタ性能の向上を図ることができる。
【００９１】
ポリシリコン膜ＰＦ１の平坦化処理を実施した後、平坦化したポリシリコン膜ＰＦ１上にハードマスクＨＭ１を形成し、このハードマスクＨＭ１上にハードマスクＨＭ２を形成する。ここで、ハードマスクＨＭ１の高さは、フィンＦＩＮ１の高さより大きく形成される。ハードマスクＨＭ１は、例えば、ＴＥＯＳ膜などの酸化シリコン膜や窒化シリコン膜や酸窒化シリコン膜から形成されており、ハードマスクＨＭ２は、例えば、アモルファスシリコン膜にフッ素を添加した膜から形成されている。ハードマスクＨＭ２は、まず、ハードマスクＨＭ１上にアモルファスシリコン膜を形成し、このアモルファスシリコン膜にフッ素をイオン注入することにより形成することができる。このように、アモルファスシリコン膜にフッ素を添加する理由は、その後、ゲート電極Ｇ１〜Ｇ３を加工する際の熱処理によって、アモルファスシリコン膜が多結晶成長してしまうことを抑制するためである。なお、アモルファスシリコン膜に添加する元素は、フッ素の他に、炭素（カーボン）やアルゴン（Ａｒ）などの不活性元素であってもよい。
【００９２】
続いて、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスクＨＭ２をパターニングする。ハードマスクＨＭ２のパターニングは、ゲート電極形成領域にハードマスクＨＭ２が残るように行なわれる。具体的には、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域のそれぞれに形成されるゲート電極に対応してハードマスクＨＭ２がパターニングされる。このとき、ＦＩＮＦＥＴ形成領域に形成されるハードマスクＨＭ２の幅（ゲート電極のゲート長に対応する）は、部分空乏型ＭＩＳＦＥＴ形成領域に形成されるハードマスクＨＭ２の幅（ゲート電極のゲート長に対応する）よりも細く、かつ、部分空乏型ＭＩＳＦＥＴ形成領域に形成されるハードマスクＨＭ２の幅は、バルク型ＭＩＳＦＥＴ形成領域に形成されるハードマスクＨＭ２の幅（ゲート電極のゲート長に対応する）よりも細く形成される。そして、パターニングしたハードマスクＨＭ２をマスクにしたエッチングにより、ハードマスクＨＭ２の下層に形成されているハードマスクＨＭ１をパターニングする。
【００９３】
次に、図２１に示すように、ハードマスクＨＭ２をマスクにして、ポリシリコン膜ＰＦ１のエッチングを、フィンＦＩＮ１の上面に形成されているゲート絶縁膜ＧＯＸ１が露出するまで実施する。このとき、ハードマスクＨＭ２は、フッ素を含有したアモルファスシリコン膜から形成されているので、ポリシリコン膜ＰＦ１のエッチングでハードマスクＨＭ２もエッチングされていく。そして、例えば、ポリシリコン膜ＰＦ１のエッチングを、フィンＦＩＮ１の上面に形成されているゲート絶縁膜ＧＯＸ１が露出するまで実施した段階で、ハードマスクＨＭ２は消失する。そして、図２２に示すように、フィンＦＩＮ１の高さ分だけ残存するポリシリコン膜ＰＦ１を、ハードマスクＨＭ１をマスクにしてエッチングする。これにより、ＦＩＮＦＥＴ形成領域には、フィンＦＩＮ１の延在方向と交差する方向に延在し、かつ、フィンＦＩＮ１と交差する領域で、フィンＦＩＮ１の表面上を跨ぐようにゲート電極Ｇ１が形成される。一方、部分空乏型ＭＩＳＦＥＴ形成では、ゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２が形成され、バルク型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜ＧＯＸ３上にゲート電極Ｇ３が形成される。このとき、ゲート電極Ｇ１のゲート長は、ゲート電極Ｇ２のゲート長よりも小さく、かつ、ゲート電極Ｇ２のゲート長は、ゲート電極Ｇ３のゲート長よりも小さくなるように形成される。
【００９４】
ここで、本実施の形態１の特徴は、ハードマスクＨＭ２とハードマスクＨＭ１を使用してゲート電極Ｇ１〜Ｇ３を形成している点にある。例えば、酸化シリコン膜からなるハードマスクＨＭ１だけを使用してポリシリコン膜ＰＦ１を加工することにより、ゲート電極Ｇ１〜Ｇ３を形成することが考えられる。しかし、この場合、例えば、ゲート長が最も小さいＦＩＮＦＥＴのゲート電極Ｇ１を精度よく形成することが困難となる。具体的に、ＦＩＮＦＥＴのゲート電極Ｇ１のゲート長は、例えば、十数ｎｍ程度となるが、この長さは、ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ１の結晶粒のサイズよりも小さくなる。このように微細化されたゲート電極Ｇ１を加工するために、酸化シリコン膜からなるハードマスクＨＭ１だけを使用すると、ゲート電極Ｇ１の表面にポリシリコン膜ＰＦ１を構成する結晶粒による凹凸（ラフネス）が生じる。つまり、酸化シリコン膜からなるハードマスクＨＭ１だけを使用してポリシリコン膜ＰＦ１をエッチングする場合、酸化シリコン膜とポリシリコン膜の選択比が高い状態でエッチングがされるが、この選択性の高いエッチングでは、結晶粒間の粒界にそって化学的なエッチングが進み、結晶粒の粒界に沿った凹凸が形成されてしまうのである。すなわち、酸化シリコン膜からなるハードマスクＨＭ１で最初からポリシリコン膜ＰＦ１をエッチングすると、ゲート電極Ｇ１の端面に結晶粒の粒界に沿ったラフネス（凹凸）が形成され、微細化されたゲート電極Ｇ１の形状が劣化するのである。
【００９５】
そこで、本実施の形態１では、フッ素を導入したアモルファスシリコン膜から構成されるハードマスクＨＭ２を使用してポリシリコン膜ＰＦ１のエッチングを実施している。まず、ハードマスクＨＭ２としてフッ素を導入したアモルファスシリコン膜を使用することで、ハードマスクＨＭ２を形成した後の熱処理により、アモルファスシリコン膜がポリシリコン膜に結晶化することを防止できる。つまり、アモルファスシリコン膜にフッ素などの不活性イオンの注入を行なうことで、アモルファスシリコン膜の結晶化を抑制することができる。このため、ハードマスクＨＭ２は、アモルファスシリコン膜の状態を維持していることになる。この状態のハードマスクＨＭ２を使用して、ポリシリコン膜ＰＦ１をエッチングする場合、アモルファスシリコン膜からなるハードマスクＨＭ２を消費しながら、ポリシリコン膜ＰＦ１のエッチングが進むことになる。このとき、第１の利点は、ハードマスクＨＭ２がアモルファスシリコン膜から形成されているので、ハードマスクＨＭ２自体に結晶粒が存在せず、結晶粒の粒界に沿ったラフネスを抑制することができる。つまり、ハードマスクＨＭ２自体のラフネスを小さくすることができる結果、ハードマスクＨＭ２のラフネスが被加工膜であるポリシリコン膜ＰＦ１に反映されることを抑制でき、ポリシリコン膜ＰＦ１の加工精度を向上することができる。さらに、第２の利点は、ハードマスクＨＭ２がアモルファスシリコン膜から形成されており、被加工膜であるポリシリコン膜ＰＦ１との関係で矩形性の高いエッチングが可能となる点である。つまり、ハードマスクＨＭ２は、ポリシリコン膜ＰＦ１のエッチングとともにエッチングされることを前提としていることから、このエッチングを酸化シリコン膜とポリシリコン膜の選択性が低い状態で実施することができる。上述したように、酸化シリコン膜とポリシリコン膜の選択性が高い状態でのエッチングでは、ポリシリコン膜ＰＦ１の結晶粒界に沿った化学的なエッチングが進みやすい。これに対し、本実施の形態１では、酸化シリコン膜とポリシリコン膜の選択性が低い状態でエッチングを実施することができるので、ポリシリコン膜ＰＦ１の結晶粒界に沿った化学的なエッチングを抑制することができ、この結果、ゲート電極Ｇ１のラフネスを小さくして加工精度を向上することができるのである。
【００９６】
なお、本実施の形態１では、まず、ハードマスクＨＭ２によるポリシリコン膜ＰＦ１のエッチングを行なった後、ハードマスクＨＭ１によるポリシリコン膜ＰＦ１のエッチングを行なっている。つまり、本実施の形態１では、２層のハードマスクによる２段階のエッチングでポリシリコン膜ＰＦ１を加工している。これは、以下に示す理由による。まず、ゲート電極Ｇ１の加工精度を向上する観点からは、アモルファスシリコン膜からなるハードマスクＨＭ２でポリシリコン膜ＰＦ１をすべて加工することが望ましい。ところが、ハードマスクＨＭ２をマスクとするエッチングは、酸化シリコン膜とポリシリコン膜ＰＦ１の選択性を低くした状態で行なわれるため、すべてのポリシリコン膜ＰＦ１をハードマスクＨＭ１でエッチングすると、シリコンから構成されているフィンＦＩＮ１自体もエッチングされてしまうのである。そこで、フィンＦＩＮ１自体が露出するまでは、ハードマスクＨＭ２によるエッチングを実施してゲート電極Ｇ１の加工精度を確保しながら、フィンＦＩＮ１の上面に形成されているゲート絶縁膜ＧＯＸ１が露出した後は、ハードマスクＨＭ１によるエッチングに切り替えて、ゲート絶縁膜ＧＯＸ１に覆われているフィンＦＩＮ１自体をエッチングすることなく、ポリシリコン膜ＰＦ１を加工しているのである。以上のようにして、本実施の形態１によれば、微細化されたゲート電極Ｇ１の加工精度を向上することができる。
【００９７】
続いて、図２３に示すように、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、ＦＩＮＦＥＴ形成領域に形成されているソース領域ＳＲ１およびドレイン領域ＤＲ１（ゲート電極Ｇ１で覆われていないフィンＦＩＮ１の一部も含む）にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、低濃度ｎ型不純物拡散領域（エクステンション領域）ＥＸ１を形成する。このとき、フィンＦＩＮ１に対して、両側面から斜めイオン注入を実施する。
【００９８】
次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、部分空乏型ＭＩＳＦＥＴ形成領域に形成されているゲート電極Ｇ２に整合したシリコン層内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、低濃度ｎ型不純物拡散領域ＥＸ２を形成する。さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、バルク型ＭＩＳＦＥＴ形成領域に形成されているゲート電極Ｇ３に整合したｐ型ウェルＰＷＬ内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、浅いｎ型不純物拡散領域ＥＸ３を形成する。その後、導入した不純物を活性化するために活性化アニール（熱処理）を実施する。
【００９９】
ここで、低濃度ｎ型不純物拡散領域ＥＸ１、ＥＸ２および浅いｎ型不純物拡散領域ＥＸ３を形成する方法としてイオン注入法を使用するのではなく、ガスクラスタイオンビーム（ＧＣＩＢ：Gas Cluster Ion Beam）を使用してもよい。このガスクラスタイオンビームは、数百個から数万個からなる分子の塊が主に１価に帯電した荷電ビームである。通常のイオンビーム（分子１個に１価の帯電）に比べて分子１個あたりのエネルギーが非常に小さいため、固体表面に衝突した際に固体表面に与える損傷が小さく、また、衝突した際の横方向へのスパッタリング（ラテラルスパッタリング）効果や物質の横移動効果により、固体表面を平坦化することができるという特徴を有している。このとき、ｐチャネル型ＭＩＳＦＥＴでは、デカボロンクラスタを使用することができるが、ｎチャネル型ＭＩＳＦＥＴでは、クラスタイオンが存在しないため、中性のカーボンクラスタを使用する。すなわち、ｎチャネル型ＭＩＳＦＥＴでは、カーボンクラスタでプレ注入し、その後、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を注入することで、プロファイルの均一化が可能となる。
【０１００】
なお、図２３では図示していないが、パンチスルーを抑制するため、ハロー領域を形成するイオン注入を行なうこともできる。さらに、図２３には図示していないが、ソース領域ＳＲ１やドレイン領域ＤＲ１上にシリコン（Ｓｉ）やシリコンゲルマニウム（ＳｉＧｅ）を選択的に成長させることもできる。これにより、ソース領域ＳＲ１やドレイン領域ＤＲ１を構成するシリコンの体積を増やすことができるので、寄生抵抗を低減することができる効果が得られる。さらに、ソース領域ＳＲ１やドレイン領域ＤＲ１に単結晶シリコンの体積を増やすことで、イオン注入後も結晶種が残り、アニール後の再結晶化が可能となる。つまり、アニール後のソース領域ＳＲ１やドレイン領域ＤＲ１に単結晶シリコン領域が多く残ることにより、非晶質構造や多結晶構造よりも寄生抵抗を低減することができる。
【０１０１】
続いて、図２４に示すように、ＳＯＩ基板の主面の全面に酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からなる積層膜を形成する。このとき、ＦＩＮＦＥＴ形成領域においては、フィンＦＩＮ１およびゲート電極Ｇ１（ハードマスクＨＭ１も含む）を覆うように積層膜が形成される。同様に、部分空乏型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ２（ハードマスクＨＭ１を含む）を覆うように積層膜が形成され、バルク型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３（ハードマスクＨＭ１を含む）を覆うように積層膜が形成される。
【０１０２】
次に、図２５に示すように、酸化シリコン膜ＯＸ２に対して異方性エッチング（ドライエッチング）を実施する。これにより、ＦＩＮＦＥＴ形成領域においては、フィンＦＩＮ１の側壁およびゲート電極Ｇ１（ハードマスクＨＭ１も含む）の側壁にサイドウォール状の酸化シリコン膜ＯＸ２を形成することができる。同様に、部分空乏型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ２（ハードマスクＨＭ１も含む）の側壁にサイドウォール状の酸化シリコン膜ＯＸ２が形成され、バルク型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３（ハードマスクＨＭ１も含む）の側壁にサイドウォール状の酸化シリコン膜ＯＸ２が形成される。
【０１０３】
その後、図２６に示すように、さらに、酸化シリコン膜ＯＸ２に対してオーバエッチングを施す。これにより、ＦＩＮＦＥＴ形成領域においては、フィンＦＩＮ１の側壁に形成されているサイドウォール状の酸化シリコン膜ＯＸ２が除去される。そして、ゲート電極Ｇ１およびハードマスクＨＭ１の側壁に形成されているサイドウォール状の酸化シリコン膜ＯＸ２も後退し、ゲート電極Ｇ１の側壁にだけサイドウォール状の酸化シリコン膜ＯＸ２が形成される。このような現象は、フィンＦＩＮ１の高さに対して、ゲート電極Ｇ１とハードマスクＨＭ１を合わせた高さが充分に高いため生じる。つまり、フィンＦＩＮ１の側壁に形成されている酸化シリコン膜ＯＸ２を充分に除去しても、ゲート電極Ｇ１およびハードマスクＨＭ１の高さがフィンＦＩＮ１の高さに比べて充分に高く形成されているので、フィンＦＩＮ１の側壁に形成されている酸化シリコン膜ＯＸ２を除去するオーバエッチングを実施しても、ゲート電極Ｇ１の側壁にはサイドウォール状の酸化シリコン膜ＯＸ２が残存するのである。同様に、オーバエッチングを実施しても、部分空乏型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ２の側壁にサイドウォール状の酸化シリコン膜ＯＸ２が残存し、バルク型ＭＩＳＦＥＴ形成領域でも、ゲート電極Ｇ３の側壁にサイドウォール状の酸化シリコン膜ＯＸ２が残存する。
【０１０４】
次に、図２７に示すように、サイドウォール状に残存する酸化シリコン膜ＯＸ２をマスクにしたエッチングにより、窒化シリコン膜ＳＮ１を除去する。窒化シリコン膜ＳＮ１の除去には、ドライエッチング（異方性エッチング）、あるいは、ウェットエッチング（等方性エッチング）を使用することができる。これにより、ＦＩＮＦＥＴ形成領域においては、フィンＦＩＮ１を覆うように形成されていた窒化シリコン膜ＳＮ１はすべて除去される。一方、ゲート電極Ｇ１の側壁にはサイドウォール状に酸化シリコン膜ＯＸ２が形成されているので、この酸化シリコン膜ＯＸ２がマスクとなり、ゲート電極Ｇ１の側壁には
窒化シリコン膜ＳＮ１が残存する。同様に、サイドウォール状に形成された酸化シリコン膜ＯＸ２がマスクとなり、部分空乏型ＭＩＳＦＥＴ形成領域においては、ゲート電極Ｇ２の側壁に窒化シリコン膜ＳＮ１が残存し、バルク型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３の側壁に窒化シリコン膜ＳＮ１が残存する。
【０１０５】
続いて、図２８に示すように、残存する酸化シリコン膜ＯＸ２および窒化シリコン膜ＳＮ１をマスクにしたエッチングにより、酸化シリコン膜ＯＸ１を除去する。ＦＩＮＦＥＴ形成領域では、フィンＦＩＮ１を覆うように形成されている酸化シリコン膜ＯＸ１がすべて除去され、ゲート電極Ｇ１の側壁は、サイドウォール状に形成されている酸化シリコン膜ＯＸ２および窒化シリコン膜ＳＮ１がマスクとなり、酸化シリコン膜ＯＸ１が残存する。同様に、部分空乏型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ２の側壁に酸化シリコン膜ＯＸ１が残存し、バルク型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３の側壁に酸化シリコン膜ＯＸ１が残存する。このとき、酸化シリコン膜ＯＸ１のエッチングは、ウェットエッチングで行なわれる。したがって、フィンＦＩＮ１を覆うように形成されている酸化シリコン膜ＯＸ１を除去しても、フィンＦＩＮ１に与えるダメージを抑制できるとともに、フィンＦＩＮ１自体のエッチングを抑制することができる。このようにして、本実施の形態１では、フィンＦＩＮ１自体をエッチングすることなく、フィンＦＩＮ１の側壁に形成されている積層膜を除去することができるとともに、ゲート電極Ｇ１〜Ｇ３の側壁に、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からなるサイドウォールＳＷを形成することができる。
【０１０６】
ここで、本実施の形態１の特徴は、フィンＦＩＮ１の側壁にサイドウォールを形成せず、かつ、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォールＳＷを形成するという特徴的構成を実現するために、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からなる積層膜を使用することにある。これにより、フィンＦＩＮ１自体を消失させることなく、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォールＳＷを形成することができるのである。
【０１０７】
このように、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からサイドウォールＳＷを形成する利点について説明する。第１の利点は、フィンＦＩＮ１を直接覆うように形成されている酸化シリコン膜ＯＸ１をウェットエッチングで除去することができるため、この酸化シリコン膜ＯＸ１とシリコンとの高選択性のエッチングを実現することができ、フィンＦＩＮ１自体を消失させることなく、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォールＳＷを形成できる点である。
【０１０８】
第２の利点は、窒化シリコン膜ＳＮ１からなる中間層が、酸化シリコン膜ＯＸ２からなる最上層をエッチングする際のエッチングストッパとなることから、高段差部に形成される酸化シリコン膜ＯＸ２を除去するためにオーバエッチングを実施しても、フィンＦＩＮ１に代表される活性領域を保護することができる点である。
【０１０９】
さらに、第３の利点は、窒化シリコン膜ＳＮ１からなる中間層の下層に酸化シリコン膜ＯＸ１からなる最下層が形成されていることから、窒化シリコン膜ＳＮ１が直接、フィンＦＩＮ１に代表される活性領域と接触することを防止でき、窒化シリコン膜ＳＮ１によるストレスやダメージを抑制することができ、トランジスタ性能の低下を防止することができる点である。
【０１１０】
また、第４の利点としては、酸化シリコン膜ＯＸ２からなる最上層のエッチングで大まかなサイドウォール形状を既存のエッチング技術で形成できる点である。本実施の形態１では、例えば、最下層の酸化シリコン膜ＯＸ１の膜厚は１０ｎｍ以下であり、中間層を構成する窒化シリコン膜ＳＮ１の膜厚は１０ｎｍ〜３０ｎｍである。そして、最上層の酸化シリコン膜ＯＸ２の膜厚は数十ｎｍ〜数百ｎｍであることから、膜厚の最も厚い最上層の酸化シリコン膜ＯＸ２における異方性エッチングで、積層膜からなるサイドウォールＳＷの形状をほぼ決定することができる。
【０１１１】
第５の利点は、フィンＦＩＮ１の高さに比べて、ハードマスクＨＭ１の高さを高くした点にある。これにより、フィンＦＩＮ１の側壁に形成されている酸化シリコン膜ＯＸ２をオーバエッチングで除去しても、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォール状の酸化シリコン膜ＯＸ２を残存させることができるのである。つまり、フィンＦＩＮ１の高さに比べて、ゲート電極Ｇ１〜Ｇ３の上部に形成されているハードマスクＨＭ１の高さを高くすることにより、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォールＳＷを形成しつつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しないという本実施の形態１における特徴的構成を実現することができるのである。
【０１１２】
次に、図２９に示すように、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、ＦＩＮＦＥＴ形成領域に形成されているソース領域ＳＲ１およびドレイン領域ＤＲ１（ゲート電極Ｇ１で覆われていないフィンＦＩＮ１の一部も含む）にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、高濃度ｎ型不純物拡散領域ＮＲ１を形成する。このとき、フィンＦＩＮ１に対して、両側面から斜めイオン注入を実施する。
【０１１３】
次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、部分空乏型ＭＩＳＦＥＴ形成領域に形成されているサイドウォールＳＷに整合したシリコン層内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、高濃度ｎ型不純物拡散領域ＮＲ２を形成する。さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、バルク型ＭＩＳＦＥＴ形成領域に形成されているサイドウォールＳＷに整合したｐ型ウェルＰＷＬ内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、深いｎ型不純物拡散領域ＮＲ３を形成する。その後、導入した不純物を活性化するために活性化アニール（熱処理）を実施する。
【０１１４】
ここで、高濃度ｎ型不純物拡散領域ＮＲ１、ＮＲ２および深いｎ型不純物拡散領域ＮＲ３を形成する方法としてイオン注入法を使用するのではなく、ガスクラスタイオンビーム（ＧＣＩＢ：Gas Cluster Ion Beam）を使用してもよい。
【０１１５】
本実施の形態１によれば、ＦＩＮＦＥＴ形成領域において、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去している。これにより、フィンＦＩＮ１の側壁から導電型不純物を高濃度に注入する場合に、サイドウォールＳＷが邪魔にならないので、均一かつ高濃度な不純物の注入を実施することができる。この結果、本実施の形態１におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。つまり、本実施の形態１における特徴は、ゲート電極Ｇ１の側壁にはサイドウォールＳＷを形成することにより、ソース領域ＳＲ１とドレイン領域ＤＲ１をＬＤＤ（Lightly Doped Drain）構造にする一方で、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去することにより、フィンＦＩＮ１の表面（側壁および上面）を露出した状態での高濃度の不純物注入を可能としている点にある。これにより、本実施の形態１によれば、フィンＦＩＮ１における寄生抵抗の低減を図ることができる顕著な効果を得ることができるのである。
【０１１６】
続いて、図３０に示すように、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域を含む全面にコバルト膜を形成した後、熱処理を施す。これにより、ＦＩＮＦＥＴ形成領域においては、ソース領域ＳＲ１、ドレイン領域ＤＲ１および露出しているフィンＦＩＮ１の表面にコバルトシリサイド膜ＣＳが形成される。一方、部分空乏型ＭＩＳＦＥＴ形成領域においては、高濃度ｎ型不純物拡散領域ＮＲ２の表面にコバルトシリサイド膜ＣＳが形成される。さらに、バルク型ＭＩＳＦＥＴ形成領域においては、深いｎ型不純物拡散領域ＮＲ３の表面にコバルトシリサイド膜ＣＳが形成される。
【０１１７】
なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。以上のようにして、ＦＩＮＦＥＴ形成領域にＦＩＮＦＥＴを形成し、部分空乏型ＭＩＳＦＥＴ形成領域に部分空乏型ＭＩＳＦＥＴを形成することができる。また、バルク型ＭＩＳＦＥＴ形成領域にバルク型ＭＩＳＦＥＴを形成することができる。
【０１１８】
本実施の形態１におけるＦＩＮＦＥＴでは、ＦＩＮＦＥＴ形成領域において、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去している。これにより、サイドウォールＳＷに阻害されることなく、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することができる。この結果、本実施の形態１におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。つまり、本実施の形態１における特徴は、ゲート電極Ｇ１の側壁にはサイドウォールＳＷを形成することにより、ソース領域ＳＲ１とドレイン領域ＤＲ１をＬＤＤ（Lightly Doped Drain）構造にする一方で、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去することにより、フィンＦＩＮ１の表面（側壁および上面）を露出した状態でのシリサイド膜の形成を可能としている点にある。これにより、本実施の形態１によれば、フィンＦＩＮ１における寄生抵抗の低減を図ることができる顕著な効果を得ることができるのである。
【０１１９】
続いて、図３１に示すように、ＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴを形成した半導体基板（基板層１Ｓ）上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、ＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴを覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【０１２０】
コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板（基板層１Ｓ）にＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴが形成された凹凸のある状態である。つまり、半導体基板（基板層１Ｓ）にＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴが形成されているので、半導体基板（基板層１Ｓ）の表面にはゲート電極Ｇ１〜Ｇ３が形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
【０１２１】
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールを形成する。このコンタクトホールは、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板（基板層１Ｓ）に形成されているＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴのソース領域あるいはドレイン領域に達するように加工される。
【０１２２】
続いて、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールに金属膜を埋め込むことによりプラグＰＬＧ１を形成する。具体的には、コンタクトホールを形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリングを使用してバリア導体膜となるチタン／窒化チタン膜（チタン膜とチタン膜上に形成された窒化チタン膜）を形成する。このチタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板（基板層１Ｓ）になされてダメージを与えることを防ぐためのものである。
【０１２３】
そして、チタン／窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールの内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でコンタクトホールを埋め込むようにタングステン膜が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホール内にだけ、チタン／窒化チタン膜とタングステン膜を埋め込んだプラグＰＬＧ１を形成することができる。
【０１２４】
次に、シングルダマシン法を使用して銅配線を形成する工程について説明する。図３１に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成されており、この酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１２５】
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１にトレンチ（配線溝）ＷＤ１を形成する。このトレンチＷＤ１は、酸化シリコン膜からなる層間絶縁膜ＩＬ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、トレンチＷＤ１の底部でプラグＰＬＧ１の表面が露出することになる。
【０１２６】
その後、トレンチＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。
【０１２７】
続いて、トレンチＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜を形成する。この銅膜は、トレンチＷＤ１に埋め込まれるように形成される。この銅膜は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１２８】
次に、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜および銅膜をＣＭＰ法で除去する。これにより、トレンチＷＤ１にバリア導体膜と銅膜を埋め込んだ配線Ｌ１を形成することができる。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【０１２９】
（実施の形態２）
前記実施の形態１では、サイドウォールＳＷを、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からなる積層膜で形成する例について説明したが、本実施の形態２では、サイドウォールＳＷを、窒化シリコン膜、酸化シリコンおよび窒化シリコン膜から形成する例について説明する。
【０１３０】
図３２は、ＦＩＮＦＥＴを構成するフィンＦＩＮ１とゲート電極Ｇ１の位置関係を示す図である。図３２に示すように、フィンＦＩＮ１はＸ方向に延在している一方、ゲート電極Ｇ１はＹ方向に延在している。そして、ゲート電極Ｇ１は、フィンＦＩＮ１と交差する領域で、フィンＦＩＮ１上を跨るように配置されている。このＹ方向に延在するゲート電極Ｇ１の両側の側壁にはサイドウォールＳＷが形成されている。本実施の形態２において、サイドウォールＳＷは、ゲート電極Ｇ１の側壁上に形成されている窒化シリコン膜ＳＮ１と、この窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ２から構成されている。このように本実施の形態２でも、サイドウォールＳＷをエッチング特性の異なる窒化シリコン膜ＳＮ１、ＳＮ２と酸化シリコン膜ＯＸ１の積層膜から構成することにより、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成しながら、フィンＦＩＮ１の側壁にサイドウォールＳＷを残存させないようにすることが可能となる。この結果、本実施の形態２においても、フィンＦＩＮ１の側壁から導電型不純物を高濃度に注入する場合に、サイドウォールＳＷが邪魔にならないので、均一かつ高濃度な不純物の注入を実施することができる。さらに、サイドウォールＳＷに阻害されずに、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することができる。すなわち、本実施の形態２におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ２からサイドウォールＳＷを形成する本実施の形態２でも、酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ２からサイドウォールＳＷを形成する前記実施の形態１と同様の効果を得ることができる。
【０１３１】
ここで、前記実施の形態１では、窒化シリコン膜ＳＮ１からなる中間層の下層に酸化シリコン膜ＯＸ１からなる最下層が形成されていることから、窒化シリコン膜ＳＮ１が直接、フィンＦＩＮ１に代表される活性領域と接触することを防止でき、窒化シリコン膜ＳＮ１によるストレスやダメージを抑制することができ、トランジスタ性能の低下を防止することができる利点を有している。つまり、前記実施の形態１では、直接、活性領域に窒化シリコン膜ＳＮ１を接触させない構成をとることで、活性領域を保護している。
【０１３２】
これに対し、本実施の形態２では、窒化シリコン膜ＳＮ１をサイドウォールＳＷの最下層に使用している。このため、本実施の形態２では、ゲート電極Ｇ１の側壁に直接窒化シリコン膜ＳＮ１が接触することになる。このように本実施の形態２では、ゲート電極Ｇ１に直接窒化シリコン膜ＳＮ１を接触させている点に特徴がある。
【０１３３】
近年、ＭＩＳＦＥＴの高性能化を図る技術として歪シリコン技術がある。歪シリコン技術とは、ＭＩＳＦＥＴのチャネル形成領域に歪みに起因した応力を与えることにより、チャネルを流れるキャリア（電子や正孔）の移動度を向上させる技術である。この歪シリコン技術によれば、チャネルを流れるキャリアの移動度を向上させることにより、ＭＩＳＦＥＴの高性能化を実現することができる。
【０１３４】
歪シリコン技術ではゲート電極Ｇ１に応力を発生させており、この応力を発生させる機能を有するのが、上述している窒化シリコン膜ＳＮ１である。すなわち、窒化シリコン膜ＳＮ１の格子間隔と、ゲート電極Ｇ１を構成するシリコンとの格子間隔の差によるストレスを生じさせ、このストレスによってゲート電極Ｇ１に跨るように配置されているフィンＦＩＮ１（チャネル形成領域）に応力を発生させているのである。
【０１３５】
図３３は、図３２のＡ−Ａ線で切断した断面図であり、フィンＦＩＮ１に応力が加わる様子を示す図である。図３３に示すように、ゲート電極Ｇ１に直接窒化シリコン膜が接触すると、窒化シリコン膜の格子間隔とシリコンの格子間隔の相違に基づき、窒化シリコン膜とシリコンとの界面にストレスが発生し、ストレスに起因した応力が生成される。このことから、ゲート電極Ｇ１に覆われたフィンＦＩＮ１には、例えば、図３３の矢印で示す方向の応力が加わることになる。ゲート電極Ｇ１で覆われているフィンＦＩＮ１の側面および上面はチャネル領域として機能することから、ゲート電極Ｇ１に発生した応力がチャネル領域に歪みを与える。このため、チャネル領域が歪み、チャネル領域を通過するキャリア（電子あるいは正孔）の移動度が向上する。この結果、本実施の形態２によれば、チャネル領域を流れる電流密度の向上を図ることができるのである。
【０１３６】
（実施の形態３）
前記実施の形態１では、図２７〜図２９に示すように、最下層に形成されている酸化シリコン膜ＯＸ１を除去してサイドウォールＳＷを形成した後、高濃度ｎ型不純物拡散領域ＮＲ１、ＮＲ２および深いｎ型不純物拡散領域ＮＲ３を形成している。つまり、酸化シリコン膜ＯＸ１を除去した後、イオン注入法を実施することにより、高濃度ｎ型不純物拡散領域ＮＲ１、ＮＲ２および深いｎ型不純物拡散領域ＮＲ３を形成している。
【０１３７】
これに対し、本実施の形態３では、最下層に形成されている酸化シリコン膜ＯＸ１を残存させながら、イオン注入法を実施して高濃度ｎ型不純物拡散領域ＮＲ１、ＮＲ２および深いｎ型不純物拡散領域ＮＲ３を形成する例について説明する。
【０１３８】
図２７に示すように、サイドウォールＳＷを構成する最下層の酸化シリコン膜ＯＸ１を除去せずに残存させる。その後、この残存させている酸化シリコン膜ＯＸ１を介してイオン注入法を実施する。これにより、イオン注入法で注入される不純物は、酸化シリコン膜ＯＸ１を介して注入される。その後、酸化シリコン膜ＯＸ１を除去する。このように最下層に形成される酸化シリコン膜ＯＸ１は、例えば、１０ｎｍ程度の膜厚を有しており、薄い膜である、したがって、この酸化シリコン膜ＯＸ１をイオン注入法による不純物の注入の際のスルー酸化膜として使用することができるのである。本実施の形態３では、サイドウォールＳＷを、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２の積層膜から構成するとともに、最下層に形成されている酸化シリコン膜ＯＸ１をスルー酸化膜としても使用している点に特徴がある。
【０１３９】
（実施の形態４）
前記実施の形態１では、フィンＦＩＮ１の両側面と上面をチャネル領域として使用するトライゲート構造のＦＩＮＦＥＴについて説明したが、本発明の技術的思想は、トライゲート構造のＦＩＮＦＥＴに限らず、例えば、ダブルゲート構造のＦＩＮＦＥＴにも適用することができる。ダブルゲート構造のＦＩＮＦＥＴとは、フィンＦＩＮ１の両側面をチャネル領域として使用するが、フィンＦＩＮ１の上面はチャネル領域として使用しないタイプのＦＩＮＦＥＴである。
【０１４０】
このダブルゲート構造のＦＩＮＦＥＴにおいても、ＦＩＮＦＥＴ形成領域において、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去する特徴的構成をとることができる。これにより、ダブルゲート構造のＦＩＮＦＥＴにおいても、フィンＦＩＮ１の側壁から導電型不純物を高濃度に注入する場合に、サイドウォールＳＷが邪魔にならないので、均一かつ高濃度な不純物の注入を実施することができる。さらに、サイドウォールＳＷに阻害されることなく、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することができる。この結果、本実施の形態４におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。
【０１４１】
このダブルゲート構造のＦＩＮＦＥＴにおいても、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去するという特徴的構成を実現するために、前記実施の形態１で説明した３層構造のサイドウォールＳＷを使用することができる。つまり、本実施の形態４におけるダブルゲート構造のＦＩＮＦＥＴにおいても、前記実施の形態１と同様の製造工程を経ることにより、本発明の特徴的構成を実現することができる。
【０１４２】
さらに、本実施の形態４におけるダブルゲート構造のＦＩＮＦＥＴでは、フィンＦＩＮ１の上面をチャネル領域として使用しないことから、フィンＦＩＮ１上に保護膜となるハードマスクを形成することができる。この結果、単層のサイドウォールを形成する方法であっても、フィンＦＩＮ１を保護しながら、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを残さないようにすることが可能となる。以下に、この製造方法について図面を参照しながら簡単に説明する。
【０１４３】
図３４に示すように、前記実施の形態１と同様にして、埋め込み絶縁層ＢＯＸ上に直方体状のフィンＦＩＮ１を形成し、その後、フィンＦＩＮ１を跨ぐようにゲート電極Ｇ１を形成する。このとき、本実施の形態４では、フィンＦＩＮ１の上面をチャネル領域として使用しないため、フィンＦＩＮ１上にはパッド酸化膜ＰＯＸ４が形成され、このパッド酸化膜ＰＯＸ４上にハードマスクＨＭ３が形成されている。パッド酸化膜ＰＯＸ４は、例えば、酸化シリコン膜から形成され、ハードマスクＨＭ３は、例えば、窒化シリコン膜から形成されている。
【０１４４】
次に、図３５に示すように、ＳＯＩ基板の主面の全面に酸化シリコン膜ＯＸ１を形成する。これにより、フィンＦＩＮ１およびゲート電極Ｇ１は、酸化シリコン膜ＯＸ１で覆われることになる。
【０１４５】
続いて、図３６に示すように、酸化シリコン膜ＯＸ１に対して異方性エッチング（ドライエッチング）を施す。これにより、フィンＦＩＮ１の側壁とゲート電極Ｇ１の側壁にサイドウォールＳＷが形成される。その後、さらに、図３７に示すように、酸化シリコン膜ＯＸ１のオーバエッチングを実施する。これにより、フィンＦＩＮ１の側壁に形成されている酸化シリコン膜ＯＸ１が除去される。
【０１４６】
ここで、本実施の形態４では、フィンＦＩＮ１の上部にハードマスクＨＭ３が形成されている。このため、ハードマスクＨＭ３が酸化シリコン膜ＯＸ１のオーバエッチングの際の保護膜となる。したがって、酸化シリコン膜ＯＸ１のオーバエッチングを実施しても、フィンＦＩＮ１はハードマスクＨＭ３により保護されエッチングされることはない。すなわち、本実施の形態４では、フィンＦＩＮ１の上面をチャネル領域として使用しないことから、フィンＦＩＮ１上にハードマスクＨＭ３を形成することができ、このハードマスクＨＭ３がフィンＦＩＮ１をオーバエッチングから保護することになる。このことから、本実施の形態４のようにダブルゲート構造のＦＩＮＦＥＴでは、単層膜からなるサイドウォールＳＷを形成しても、フィンＦＩＮ１を消失させることなく、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを残さないようにすることができる。
【０１４７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１４８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１４９】
１ ＣＰＵ
１Ｓ 基板層
２ ＲＡＭ
３ アナログ回路
４ ＥＥＰＲＯＭ
５ フラッシュメモリ
６ Ｉ／Ｏ回路
ＢＤ ボディ領域
ＢＯＸ 埋め込み絶縁層
ＣＨＰ 半導体チップ
ＣＩＬ コンタクト層間絶縁膜
ＣＳ コバルトシリサイド膜
ＤＭＹ ダミー膜
ＤＲ１ ドレイン領域
ＤＲ２ ドレイン領域
ＤＲ３ ドレイン領域
ＥＰＩ エピタキシャル層
ＥＸ１ 低濃度ｎ型不純物拡散領域
ＥＸ２ 低濃度ｎ型不純物拡散領域
ＥＸ３ 浅いｎ型不純物拡散領域
ＦＩＮ１ フィン
ＦＲ１ レジスト膜
ＦＲ２ レジスト膜
ＦＲ３ レジスト膜
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＧＯＸ３ ゲート絶縁膜
ＨＭ１ ハードマスク
ＨＭ２ ハードマスク
ＨＭ３ ハードマスク
ＩＬ１ 層間絶縁膜
Ｌ１ 第１層配線
ＮＲ１ 高濃度ｎ型不純物拡散領域
ＮＲ２ 高濃度ｎ型不純物拡散領域
ＮＲ３ 深いｎ型不純物拡散領域
ＯＸ１ 酸化シリコン膜
ＯＸ２ 酸化シリコン膜
ＰＬＧ１ プラグ
ＰＯＸ１ パッド酸化膜
ＰＯＸ２ パッド酸化膜
ＰＯＸ３ パッド酸化膜
ＰＯＸ４ パッド酸化膜
ＰＦ１ ポリシリコン膜
ＰＷＬ ｐ型ウェル
ＳＩＬ シリコン層
ＳＮ１ 窒化シリコン膜
ＳＮ２ 窒化シリコン膜
ＳＲ１ ソース領域
ＳＲ２ ソース領域
ＳＲ３ ソース領域
ＳＷ サイドウォール
ＳＷＦ サイドウォール
ＷＤ１ トレンチ
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、ＦＩＮＦＥＴ（FIN Field Effect Transistor）を含む半導体装置およびその製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００８−１０７９０号公報（特許文献１）には、ＦＩＮＦＥＴに関する技術が記載されている。特に、ＦＩＮＦＥＴを構成するゲート電極の側壁にサイドウォールが形成されているが、フィンの側壁にもサイドウォールが形成されている。このサイドウォールは、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜で形成されているとしている。
【０００３】
特開昭６３−１８２８６６号公報（特許文献２）には、ゲート電極の側壁に酸化シリコン膜／窒化シリコン膜／酸化シリコン膜からなるサイドウォールを形成する技術が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０７９０号公報
【特許文献２】特開昭６３−１８２８６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、シリコンを使用したＬＳＩ（Large Scale Integration）において、その構成要素であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寸法、特に、ゲート電極のゲート長は縮小の一途をたどっている。このＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、デバイスの世代が進むごとに種々の問題が見えてきており、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型（平面型）ＭＩＳＦＥＴに代わる新規構造デバイスへの研究開発が盛んに進められている。
【０００６】
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。近年、このＦＩＮＦＥＴは、重要なデバイス候補として注目を集めている。
【０００７】
ＦＩＮＦＥＴは、半導体層を加工して形成されたフィンを有している。このフィンは、細い短冊状（直方体状）の形状をした領域であり、このフィンの両側面部をＦＩＮＦＥＴのチャネルとして使用する。そして、ＦＩＮＦＥＴのゲート電極は、フィンを跨ぐような形でフィンの両側面部上に形成されており、いわゆるダブルゲート構造をしている。このように構成されているＦＩＮＦＥＴによれば、従来のシングルゲート構造のＭＩＳＦＥＴに比べて、ゲート電極によるチャネル領域に対するポテンシャル制御性が良好となっている。したがって、ＦＩＮＦＥＴによれば、ソース領域とドレイン領域の間のパンチスルー耐性が高く、より小さなゲート長まで短チャネル効果を抑制できる利点がある。そして、ＦＩＮＦＥＴでは、フィンの両側面部をチャネルとして使用していることから、電流を流すチャネル領域の面積を大きくすることができ、高い電流駆動力を得ることができる。つまり、ＦＩＮＦＥＴによれば、短チャネル効果の抑制と高い電流駆動力の確保を両立できるものと期待されている。
【０００８】
例えば、特許文献１に記載されたＦＩＮＦＥＴでは、ゲート電極の側壁にサイドウォールが形成されているが、このゲート電極の側壁にサイドウォールを形成する工程で、フィンの側壁にもサイドウォールが形成される。この場合、フィンの側壁にサイドウォールが形成されていることから、フィンの側面に均一かつ高濃度な不純物の注入が困難になる。さらには、フィンの表面をシリサイド化する際の阻害要因ともなる。このことから、フィンの側面における寄生抵抗の改善を図ることが困難となっている。
【０００９】
本発明の目的は、ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
代表的な実施の形態による半導体装置は、半導体チップの第１領域に形成された第１ＭＩＳＦＥＴを備える。前記第１ＭＩＳＦＥＴは、（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなるＳＯＩ基板と、（ｂ）前記半導体層を加工して形成され、第１方向に長辺を有する直方体状のフィンとを有する。そして、（ｃ）前記半導体層を加工して形成され、前記フィンの一端と接続されるように形成された第１ソース領域と、（ｄ）前記半導体層を加工して形成され、前記フィンの他端と接続されるように形成された第１ドレイン領域とを有する。さらに、（ｅ）前記フィンの表面上に形成された第１ゲート絶縁膜と、（ｆ）前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように形成された第１ゲート電極とを有する。ここで、前記第１ゲート電極の側壁にはサイドウォールが形成されている一方、前記フィンの側壁にはサイドウォールが形成されていないことを特徴とするものである。
【００１３】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、（ｂ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成する工程とを備える。前記（ｂ）工程は、（ｂ１）前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程とを有する。そして、（ｂ２）前記フィンの表面上に第１ゲート絶縁膜を形成する工程と、（ｂ３）前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆う第１導体膜を形成する工程と、（ｂ４）前記第１導体膜上にハードマスク膜を形成する工程とを有する。さらに、（ｂ５）前記ハードマスク膜をパターニングする工程と、（ｂ６）パターニングした前記ハードマスク膜をマスクにして前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成する工程とを有する。次に、（ｂ７）前記第１ゲート電極から露出している前記フィンと、前記第１ソース領域および前記第２ドレイン領域に導電型不純物を導入する工程と、（ｂ８）前記（ｂ７）工程後、前記ＳＯＩ基板上に第１絶縁膜を形成する工程と、（ｂ９）前記第１絶縁膜上に第２絶縁膜を形成する工程と、（ｂ１０）前記第２絶縁膜上に第３絶縁膜を形成する工程とを有する。続いて、（ｂ１１）前記フィンの側壁に形成されている前記第３絶縁膜が除去されるまで、前記第３絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第３絶縁膜を除去する工程とを有する。その後、（ｂ１２）残存する前記第３絶縁膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜と前記第２絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第２絶縁膜を除去する工程とを有する。次に、（ｂ１３）残存する前記第３絶縁膜および前記第２絶縁膜をマスクにして前記第１絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜を残存させて、前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜からなるサイドウォールを形成しつつ、前記フィンの側壁に形成されている前記第１絶縁膜を除去する工程とを有する。続いて、（ｂ１４）前記サイドウォールから露出している前記フィンと、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程とを有することを特徴とするものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１における半導体チップのレイアウト構成を示す図である。
【図２】実施の形態１におけるＦＩＮＦＥＴの構成を示す斜視図である。
【図３】実施の形態１におけるＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴの断面構造を示す断面図である。
【図４】本発明の課題を説明する図であって、ＦＩＮＦＥＴの製造工程を示す断面図である。
【図５】図４に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図６】図５に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図７】図６に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図８】本実施の形態１における半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】図１０に続く半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】実施の形態２におけるＦＩＮＦＥＴの概略構成を示す図である。
【図３３】図３２のＡ−Ａ線で切断した断面図である。
【図３４】実施の形態４におけるＦＩＮＦＥＴの製造工程を示す断面図である。
【図３５】図３４に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図３６】図３５に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【図３７】図３６に続くＦＩＮＦＥＴの製造工程を示す断面図である。
【発明を実施するための形態】
【００１７】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１８】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１９】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２０】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２２】
（実施の形態１）
本実施の形態１における半導体装置について図面を参照しながら説明する。まず、マイクロコンピュータを含むシステムが形成された半導体チップのレイアウト構成について説明する。図１は、本実施の形態１における半導体チップＣＨＰのレイアウト構成を示す図である。図１において、半導体チップＣＨＰは、ＣＰＵ（Central Processing Unit）１、ＲＡＭ（Random Access Memory）２、アナログ回路３、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）４、フラッシュメモリ５およびＩ／Ｏ（Input/Output）回路６を有している。
【００２３】
ＣＰＵ（回路）１は、中央演算処理装置とも呼ばれ、コンピュータなどの心臓部にあたる。このＣＰＵ１は、記憶装置から命令を読み出して解読し、それに基づいて多種多様な演算や制御を行なうものである。
【００２４】
ＲＡＭ（回路）２は、記憶情報をランダムに、すなわち随時記憶されている記憶情報を読み出したり、記憶情報を新たに書き込んだりすることができるメモリであり、随時書き込み読み出しができるメモリとも呼ばれる。ＩＣメモリとしてのＲＡＭには、ダイナミック回路を用いたＤＲＡＭ（Dynamic RAM）とスタティック回路を用いたＳＲＡＭ（Static RAM）の２種類がある。ＤＲＡＭは、記憶保持動作が必要な随時書き込み読み出しメモリであり、ＳＲＡＭは、記憶保持動作が不要な随時書き込み読み出しメモリである。本実施の形態１では、ＲＡＭ２をＳＲＡＭから構成することとする。
【００２５】
アナログ回路３は、時間的に連続して変化する電圧や電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路、電源回路などから構成されている。
【００２６】
ＥＥＰＲＯＭ４およびフラッシュメモリ５は、書き込み動作および消去動作とも電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このＥＥＰＲＯＭ４およびフラッシュメモリ５のメモリセルは、記憶（メモリ）用の例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタやＭＮＯＳ（Metal Nitride Oxide Semiconductor）型トランジスタから構成される。ＥＥＰＲＯＭ４およびフラッシュメモリ５の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象を利用する。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。ＥＥＰＲＯＭ４とフラッシュメモリ５の相違点は、ＥＥＰＲＯＭ４が、例えば、バイト単位で消去のできる不揮発性メモリであるのに対し、フラッシュメモリ５が、例えば、ワード線単位で消去できる不揮発性メモリである点である。一般に、フラッシュメモリ５には、ＣＰＵ１で種々の処理を実行するためのプログラムなどが記憶されている。これに対し、ＥＥＰＲＯＭ４には、書き換え頻度の高い各種データが記憶されている。
【００２７】
Ｉ／Ｏ回路６は、入出力回路であり、半導体チップＣＨＰ内から半導体チップＣＨＰの外部に接続された機器へのデータの出力や、半導体チップＣＨＰの外部に接続された機器から半導体チップ内へのデータの入力を行なうための回路である。
【００２８】
本実施の形態１における半導体チップＣＨＰは上記のように構成されており、以下に、半導体チップＣＨＰに形成されている半導体素子の構造について説明する。本実施の形態１では、ＲＡＭ２をＦＩＮＦＥＴから構成し、ＣＰＵ１を部分空乏型ＭＩＳＦＥＴから構成している。さらに、Ｉ／Ｏ回路６をバルク型ＭＩＳＦＥＴから構成している。つまり、本実施の形態１における半導体チップＣＨＰには、ＦＩＮＦＥＴと、部分空乏型ＭＩＳＦＥＴと、バルク型ＭＩＳＦＥＴが混載されている。以下に、半導体チップＣＨＰに形成されているＦＩＮＦＥＴと部分空乏型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴのそれぞれの構成について説明する。
【００２９】
まず、ＲＡＭ２（ＳＲＡＭ）を構成するＦＩＮＦＥＴの構造について説明する。ＦＩＮＦＥＴの構造をわかりやすくするため、ＦＩＮＦＥＴの構造を斜視図で説明する。図２は、例えば、ｎチャネル型ＦＩＮＦＥＴの構成を示す斜視図である。図２において、基板層１Ｓ上に埋め込み絶縁層ＢＯＸが形成されている。そして、この埋め込み絶縁層ＢＯＸ上にソース領域ＳＲ１、フィンＦＩＮ１およびドレイン領域ＤＲ１が形成されている。すなわち、ＳＯＩ基板では、埋め込み絶縁層ＢＯＸ上にシリコン層が形成されているが、このシリコン層を加工することにより、ソース領域ＳＲ１、フィンＦＩＮ１およびドレイン領域ＤＲ１が形成されている。具体的に、ソース領域ＳＲ１とドレイン領域ＤＲ１の間にＹ方向に長辺を有する直方体状のフィンＦＩＮ１が形成されており、フィンＦＩＮ１の一端がソース領域ＳＲ１に接続され、フィンＦＩＮ１の他端がドレイン領域ＤＲ１に接続されている。このとき、ソース領域ＳＲ１は、高濃度ｎ型不純物拡散領域ＮＲ１とコバルトシリサイド膜ＣＳを含んでおり、ドレイン領域ＤＲ１も、高濃度ｎ型不純物拡散領域ＮＲ１とコバルトシリサイド膜ＣＳを含んでいる。
【００３０】
さらに、ｎチャネル型ＦＩＮＦＥＴには、Ｙ方向と交差するＸ方向に延在し、かつ、フィンＦＩＮ１と交差する領域で、ゲート絶縁膜（図示されず）を介してフィンＦＩＮ１の表面上を跨ぐようにゲート電極Ｇ１が形成されている。このとき、フィンＦＩＮ１のうち、ゲート電極Ｇ１で覆われている領域がチャネル領域として機能する。特に、ゲート電極Ｇ１に覆われているフィンＦＩＮ１の側面がチャネル領域として機能する。つまり、本実施の形態１におけるＦＩＮＦＥＴでは、フィンＦＩＮ１を構成する直方体の両側側面と上面をチャネル領域として使用するトライゲート構造となっている。ゲート電極Ｇ１上には、例えば、酸化シリコン膜からなるハードマスク膜ＨＭ１が形成され、ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。ここで、フィンＦＩＮ１は、ゲート電極Ｇ１に覆われる領域と、ゲート電極Ｇ１やサイドウォールＳＷで覆われない領域が存在するが、ゲート電極Ｇ１で覆われている領域がチャネル領域となり、ゲート電極Ｇ１やサイドウォールＳＷで覆われていない領域がソース領域ＳＲ１やドレイン領域ＤＲ１の一部となる。詳細には、フィンＦＩＮ１には、ゲート電極Ｇ１に整合して低濃度ｎ型不純物拡散領域（図示せず）が形成され、さらに、サイドウォールＳＷに整合するように高濃度ｎ型不純物拡散領域ＮＲ１が形成されている。
【００３１】
本実施の形態１におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本実施の形態１では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない点に特徴がある。特に、本実施の形態１では、フィンＦＩＮ１の両側面と上面とをチャネルとして使用するトライゲート構造のＦＩＮＦＥＴにおいて、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しないようにするため、サイドウォールＳＷを酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２の積層膜から形成する工夫を施している。このようにサイドウォールＳＷを膜質の異なる積層膜から形成することにより、ゲート電極Ｇ１の側壁にだけサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しないように構成することが可能になるが、この特徴点については、後述する製造方法で詳細に説明する。
【００３２】
このように構成されているｎチャネル型ＦＩＮＦＥＴを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通してｎチャネル型ＦＩＮＦＥＴのソース領域ＳＲ１やドレイン領域ＤＲ１と接続するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に第１層配線Ｌ１が形成されている。
【００３３】
次に、本実施の形態１におけるＦＩＮＦＥＴの構造について、断面図である図３を参照しながら説明する。図３は、ＦＩＮＦＥＴ形成領域と、部分空乏型ＭＩＳＦＥＴ形成領域と、バルク型ＭＩＳＦＥＴ形成領域を図示したものであり、ＦＩＮＦＥＴ形成領域にはＦＩＮＦＥＴの断面構造が示され、部分空乏型ＭＩＳＦＥＴ形成領域には部分空乏型ＭＩＳＦＥＴの断面構造が示されている。そして、バルク型ＭＩＳＦＥＴ形成領域にはバルク型ＭＩＳＦＥＴの断面構造が示されている。
【００３４】
なお、図３では、ＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴをｎチャネル型ＭＩＳＦＥＴとして図示しているが、ＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴには、ｐチャネル型ＭＩＳＦＥＴも含まれる。
【００３５】
図３において、ＦＩＮＦＥＴ形成領域には２つの断面図が記載されているが、左側の断面図は、図２のＡ−Ａ線で切断した断面を示しており、右側の断面図は、図２のＢ−Ｂ線で切断した断面を示している。
【００３６】
まず、図３のＦＩＮＦＥＴ形成領域に示されている左側の断面図を参照しながらＦＩＮＦＥＴの断面構造について説明する。基板層１Ｓ上には埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層上にシリコン層が形成されている。この基板層１Ｓと埋め込み絶縁層ＢＯＸとシリコン層からＳＯＩ基板が構成されている。このＳＯＩ基板のシリコン層を加工することにより、埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ１が形成されている。そして、このフィンＦＩＮ１の両側面と上面を覆うようにゲート絶縁膜ＧＯＸ１が形成されており、このゲート絶縁膜ＧＯＸ１を介して、フィンＦＩＮ１を覆うようにゲート電極Ｇ１が形成されている。ゲート電極Ｇ１上にはハードマスクＨＭ１が形成されており、このハードマスクＨＭ１上にコンタクト層間絶縁膜ＣＩＬが形成されている。そして、コンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１が形成されている。
【００３７】
続いて、図３のＦＩＮＦＥＴ形成領域に示されている右側の断面図を参照しながらＦＩＮＦＥＴの断面構造について説明する。基板層１Ｓ上には埋め込み絶縁層ＢＯＸが形成されており、この埋め込み絶縁層ＢＯＸ上にフィンＦＩＮ１が形成されている。すなわち、フィンＦＩＮ１は、埋め込み絶縁層ＢＯＸ上に形成されているＳＯＩ基板のシリコン層から形成されていることになる。このフィンＦＩＮ１上にはゲート絶縁膜ＧＯＸ１が形成されており、ゲート絶縁膜ＧＯＸ１上にゲート電極Ｇ１が形成されている。そして、このゲート電極Ｇ１上にハードマスクＨＭ１が形成されている。ゲート電極Ｇ１の両側の側壁には、サイドウォールＳＷが形成されている。本実施の形態１では、ゲート電極Ｇ１の両側の側壁に形成されているサイドウォールＳＷを酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２の積層膜から構成している。
【００３８】
ゲート電極Ｇ１の下層に形成されているフィンＦＩＮ１内には低濃度ｎ型不純物拡散領域（エクステンション領域）ＥＸ１が形成されており、低濃度ｎ型不純物拡散領域ＥＸ１の外側のフィンＦＩＮ１内には高濃度ｎ型不純物拡散領域ＮＲ１が形成されている。この高濃度ｎ型不純物拡散領域ＮＲ１の表面にはコバルトシリサイド膜ＣＳが形成されている。このとき、低濃度ｎ型不純物拡散領域ＥＸ１と、高濃度ｎ型不純物拡散領域ＮＲ１と、コバルトシリサイド膜ＣＳにより、ソース領域ＳＲ１とドレイン領域ＤＲ１が形成されている。コバルトシリサイド膜ＣＳは、ソース領域ＳＲ１およびドレイン領域ＤＲ１のシート抵抗を小さくするために形成されている膜であり、コバルトシリサイド膜ＣＳの代わりに、チタンシリサイド膜、ニッケルシリサイド膜あるいはプラチナシリサイド膜などのシリサイド膜を使用してもよい。
【００３９】
このように構成されているＦＩＮＦＥＴを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通してＦＩＮＦＥＴのソース領域ＳＲ１やドレイン領域ＤＲ１と接続するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に第１層配線Ｌ１が形成されている。
【００４０】
本実施の形態１では、ＳＲＡＭを構成する内部回路の半導体素子をＦＩＮＦＥＴから形成しているが、内部回路をＦＩＮＦＥＴから構成する利点について説明する。近年、半導体チップの縮小化が進められており、半導体チップに形成されるＭＩＳＦＥＴの寸法、特に、ゲート電極のゲート長の縮小化が進められている。ＭＩＳＦＥＴの縮小化は、スケーリング則に沿う形で進められてきたが、ＭＩＳＦＥＴの縮小化が進むにつれて、ＭＩＳＦＥＴの短チャネル効果の抑制と高い電流駆動力の確保の両立が困難になってきている。したがって、従来のプレーナ型ＭＩＳＦＥＴに代わる新規構造デバイスが望まれている。
【００４１】
ＦＩＮＦＥＴは、上述した新規構造デバイスの１つであり、プレーナ型ＭＩＳＦＥＴとは異なる３次元構造のＭＩＳＦＥＴである。ＦＩＮＦＥＴは、上述したように、半導体層を加工して形成されたフィンを有している。このフィンは、細い短冊状（直方体状）の形状をした領域であり、このフィンの両側面部をＦＩＮＦＥＴのチャネルとして使用する。そして、ＦＩＮＦＥＴのゲート電極は、フィンを跨ぐような形でフィンの両側面部および上面部上に形成されており、いわゆるトライゲート構造をしている。このように構成されているＦＩＮＦＥＴによれば、従来のプレーナ型ＭＩＳＦＥＴに比べて、ゲート電極によるチャネル領域に対するポテンシャル制御性が良好となっている。したがって、ＦＩＮＦＥＴによれば、ソース領域とドレイン領域の間のパンチスルー耐性が高く、より小さなゲート長まで短チャネル効果を抑制できる利点がある。そして、ＦＩＮＦＥＴでは、フィンの両側面部と上面部をチャネルとして使用していることから、電流を流すチャネル領域の面積を大きくすることができ、高い電流駆動力を得ることができる。つまり、ＦＩＮＦＥＴは、短チャネル効果の抑制と高い電流駆動力の確保を両立できる利点を有しているデバイスである。したがって、ＦＩＮＦＥＴは、微細化されたＭＩＳＦＥＴを使用するＳＲＡＭへの適用に適している。
【００４２】
さらに、例えば、従来のプレーナ型ＭＩＳＦＥＴでは、チャネル領域中の不純物濃度を調整することで、しきい値電圧を制御する。この場合、プレーナ型ＭＩＳＦＥＴを縮小化が進むと、スケーリング則から、チャネル領域に導入される不純物の濃度が高くなる。すなわち、従来のプレーナ型ＭＩＳＦＥＴでは、特に、縮小化するとソース領域とドレイン領域間が近接することとなり、パンチスルーが生じやすくなるため、ソース領域とドレイン領域の間に形成されているチャネルの不純物濃度を高くして、パンチスルーを抑制している。ところが、チャネルの不純物濃度を高くすると、素子間の不純物濃度のばらつきも大きくなるため、プレーナ型ＭＩＳＦＥＴの特性ばらつきが大きくなる。また、チャネルを通るキャリアによる不純物散乱が増大し、キャリアの移動度劣化が生じる。
【００４３】
特に、ＳＲＡＭではＭＩＳＦＥＴの微細化が進んでおり、微細化したプレーナ型ＭＩＳＦＥＴをＳＲＡＭに使用する場合、以下に示すような問題点が生じる。すなわち、微細化に伴ってチャネル領域に導入される不純物濃度が高くなるが、このことは、素子ばらつきが大きくなることを意味しており、例えば、ペア性が要求されるＳＲＡＭでは、素子間のしきい値電圧がばらつくと、正常に動作しなくなるおそれがある。したがって、ＳＲＡＭに微細化したプレーナ型ＭＩＳＦＥＴを使用するには限界があると考えられる。
【００４４】
これに対し、ＦＩＮＦＥＴは、完全空乏型ＭＩＳＦＥＴと同様の動作原理に基づいているため、チャネル中の不純物濃度を低減することが可能であり、高い不純物濃度に起因するＭＩＳＦＥＴの電気特性のばらつきを低減できると考えられている。つまり、ＦＩＮＦＥＴでは、チャネル中に導入される不純物の不純物濃度を調整することにより、しきい値電圧を制御するのではなく、ゲート電極の仕事関数を適切に選択することにより、ＦＩＮＦＥＴのしきい値電圧を制御することになる。したがって、ＦＩＮＦＥＴでは、チャネル領域（フィン）に導入する不純物の不純物濃度を低減することができ、チャネル領域に導入する不純物の高濃度化に起因する電気的特性のばらつきを抑制することができる。このとから、ＦＩＮＦＥＴは、特に、ＳＲＡＭへの適用に適している。以上のように、ＦＩＮＦＥＴによれば、プレーナ型ＭＩＳＦＥＴに比べて、短チャネル効果の抑制と高い電流駆動力を確保できるという利点を有するとともに、微細化しても、チャネル領域の不純物濃度を低減できることから、微細な半導体素子への適用が進められると考えられる。
【００４５】
上述したようにＦＩＮＦＥＴは、完全空乏型ＭＩＳＦＥＴと同様の動作原理に基づいているため、完全空乏型ＭＩＳＦＥＴの利点も有していることになる。すなわち、完全空乏型ＭＩＳＦＥＴでは、サブスレッシュホールド特性を示すＳ値を６０ｍＶ〜７０ｍＶ／ｄｅｃ程度に低くすることができる。ここで、Ｓ値とは、ドレイン電圧を一定とした場合にドレイン電流を１桁変化させるサブスレッシュホールド領域でのゲート電圧値を示している。したがって、Ｓ値が小さいほど、ドレイン電流を増加させるためのゲート電圧値を小さくすることができる。この結果、オフリーク電流を増加させずにしきい値電圧を低く設定することができる。このため、ＦＩＮＦＥＴは、低電圧動作が可能となる利点を有している。
【００４６】
また、バルク型ＭＩＳＦＥＴではソース領域、ドレイン領域と基板あるいはウェルとの間に形成されるＰＮ接合が、完全空乏型ＭＩＳＦＥＴには存在しないことから、完全空乏型ＭＩＳＦＥＴにおいては、接合容量は非常に小さなものとなる。このことから、ＦＩＮＦＥＴにおいても接合容量を非常に小さくすることができ、ＦＩＮＦＥＴの負荷容量を低減することができる。この結果、ＦＩＮＦＥＴによれば、高速、かつ、低消費電力の半導体素子を開発することが容易となる利点がある。
【００４７】
さらに、本実施の形態１におけるＦＩＮＦＥＴはＳＯＩ基板上に形成されており、半導体素子が完全に分離されているので、ラッチアップ現象を含む誤動作防止が可能となる利点も有していることになる。このようにＦＩＮＦＥＴによれば、上述した様々な利点を有していることになるが、問題点も存在する。
【００４８】
例えば、ＦＩＮＦＥＴでは、図２に示すようにフィンＦＩＮ１を介してソース領域ＳＲ１とドレイン領域ＤＲ１の間を電流が流れる。このとき、フィンＦＩＮ１のフィン幅（図２のＸ方向の幅）が狭いため、寄生抵抗が大きくなってしまう問題点がある。そこで、シリコンを主体とするフィンＦＩＮ１に導電型不純物を高濃度に注入することや、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することが考えられる。この場合、フィンＦＩＮ１の側壁にサイドウォールＳＷが形成されていると、このサイドウォールＳＷが邪魔となって均一かつ高濃度な不純物の注入が困難になる。さらには、フィンＦＩＮ１の表面をシリサイド化する際の阻害要因ともなる。このことから、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができなくなる問題点が発生する。
【００４９】
この問題点はフィンＦＩＮ１の側壁にもサイドウォールＳＷが形成されてしまうことに起因するが、通常のサイドウォール形成工程では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成すると、フィンＦＩＮ１の側壁にもサイドウォールＳＷが形成されてしまう。なぜなら、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成するには、まず、ゲート電極Ｇ１を覆うように酸化シリコン膜を形成するが、このとき、フィンＦＩＮ１も覆うように酸化シリコン膜が形成される。そして、ゲート電極Ｇ１を覆うように形成された酸化シリコン膜に対して異方性エッチングを実施することにより、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成する。ところが、酸化シリコン膜を異方性エッチングする際、フィンＦＩＮ１を覆うように形成されている酸化シリコン膜も異方性エッチングされることになる。このため、フィンＦＩＮ１の側壁にもサイドウォールＳＷが形成されてしまうのである。
【００５０】
そこで、本実施の形態１におけるＦＩＮＦＥＴでは、例えば、図２に示すように、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去している。これにより、フィンＦＩＮ１の側壁から導電型不純物を高濃度に注入する場合に、サイドウォールＳＷが邪魔にならないので、均一かつ高濃度な不純物の注入を実施することができる。さらには、サイドウォールＳＷに阻害されることなく、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することができる。この結果、本実施の形態１におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。つまり、本実施の形態１における特徴は、ゲート電極Ｇ１の側壁にはサイドウォールＳＷを形成することにより、ソース領域ＳＲ１とドレイン領域ＤＲ１をＬＤＤ（Lightly Doped Drain）構造にする一方で、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去することにより、フィンＦＩＮ１の表面（側壁および上面）を露出した状態での高濃度の不純物注入およびシリサイド膜の形成を可能としている点にある。これにより、本実施の形態１によれば、フィンＦＩＮ１における寄生抵抗の低減を図ることができる顕著な効果を得ることができるのである。
【００５１】
本実施の形態１におけるＦＩＮＦＥＴは上記のように構成されており、次に、例えば、ＣＰＵ１を構成する部分空乏型ＭＩＳＦＥＴの構造について説明する。図３において、部分空乏型ＭＩＳＦＥＴ形成領域には、部分空乏型ＭＩＳＦＥＴが形成されている。具体的に、部分空乏型ＭＩＳＦＥＴは、基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成された半導体層からなるＳＯＩ基板上に形成されている。ＳＯＩ基板の半導体層が部分空乏型ＭＩＳＦＥＴのボディ領域ＢＤとなり、このボディ領域ＢＤ上にゲート絶縁膜ＧＯＸ２が形成されている。そして、ゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２が形成され、ゲート電極Ｇ２上にハードマスクＨＭ１が形成されている。ゲート電極Ｇ２の両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２からなる積層膜で構成されている。
【００５２】
ＳＯＩ基板の半導体層内には、ゲート電極Ｇ２に整合した半導体領域として、低濃度ｎ型不純物拡散領域ＥＸ２が形成されている。そして、低濃度ｎ型不純物拡散領域ＥＸ２の外側に高濃度ｎ型不純物拡散領域ＮＲ２が形成され、この高濃度ｎ型不純物拡散領域ＮＲ２の表面にコバルトシリサイド膜ＣＳが形成されている。
【００５３】
サイドウォールＳＷは、部分空乏型ＭＩＳＦＥＴの半導体領域であるソース領域ＳＲ２およびドレイン領域ＤＲ２をＬＤＤ構造とするために形成されたものである。すなわち、部分空乏型ＭＩＳＦＥＴのソース領域ＳＲ２およびドレイン領域ＤＲ２は、低濃度ｎ型不純物拡散領域ＥＸ２と高濃度ｎ型不純物拡散領域ＮＲ２とコバルトシリサイド膜ＣＳより形成されている。このとき、低濃度ｎ型不純物拡散領域ＥＸ２の不純物濃度は、高濃度ｎ型不純物拡散領域ＮＲ２の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域ＳＲ２およびドレイン領域ＤＲ２を低濃度ｎ型不純物拡散領域ＥＸ２とすることにより、ゲート電極Ｇ２の端部下における電界集中を抑制できる。
【００５４】
このように構成されている部分空乏型ＭＩＳＦＥＴを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通して部分空乏型ＭＩＳＦＥＴのソース領域ＳＲ２やドレイン領域ＤＲ２と接続するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に第１層配線Ｌ１が形成されている。
【００５５】
ＳＯＩ基板上に形成されたＭＩＳＦＥＴのうち、チャネル下のボディ領域がすべて空乏化しているものを完全空乏型ＭＩＳＦＥＴと呼び、ボディ領域の底部に空乏化されていない領域を持つものを部分空乏型ＭＩＳＦＥＴと呼ぶ。したがって、部分空乏型ＭＩＳＦＥＴにおいては、ボディ領域の底部にＰＮ接合が存在するため、完全空乏型ＭＩＳＦＥＴよりも接合容量は大きくなるが、バルク型ＭＩＳＦＥＴに比べると接合容量を小さくすることができる。つまり、部分空乏型ＭＩＳＦＥＴは、完全空乏型ＭＩＳＦＥＴとバルク型ＭＩＳＦＥＴの中間に位置するＭＩＳＦＥＴと考えることができる。このことから、部分空乏型ＭＩＳＦＥＴは、バルク型ＭＩＳＦＥＴに比べて、高速動作および低消費電力動作が可能となる。さらに、部分空乏型ＭＩＳＦＥＴはＳＯＩ基板上に形成されており、半導体素子が完全に分離されているので、ラッチアップ現象を含む誤動作防止が可能となる利点も有していることになる。
【００５６】
続いて、Ｉ／Ｏ回路６を構成するバルク型ＭＩＳＦＥＴの構造について説明する。図３において、バルク型ＭＩＳＦＥＴ形成領域には、バルク型ＭＩＳＦＥＴが形成されている。具体的に、Ｉ／Ｏ回路領域では、シリコンよりなる基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板のうち、シリコン層と埋め込み絶縁層ＢＯＸが除去されており、基板層１Ｓだけが残存している。このように構成されている基板層１Ｓにバルク型ＭＩＳＦＥＴが形成されている。
【００５７】
基板層１Ｓには素子を分離する素子分離領域（図示せず）が形成されており、素子分離領域で分割された活性領域に、ｐ型半導体領域よりなるｐ型ウェルＰＷＬが形成されている。
【００５８】
バルク型ＭＩＳＦＥＴは、基板層１Ｓ内に形成されたｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸ３を有しており、このゲート絶縁膜ＧＯＸ３上にゲート電極Ｇ３が形成されている。ゲート絶縁膜ＧＯＸ３は、例えば、酸化シリコン膜から形成され、ゲート電極Ｇ３は、例えば、ポリシリコン膜から形成されている。そして、ゲート電極Ｇ３上には、例えば、酸化シリコン膜からなるハードマスクＨＭ１が形成されている。
【００５９】
ゲート電極Ｇ３の両側の側壁にはサイドウォールＳＷが形成されており、このサイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２からなる積層膜で構成されている。
【００６０】
サイドウォールＳＷ下の基板層１Ｓ内には、半導体領域として、浅いｎ型不純物拡散領域ＥＸ３が形成されている。そして、浅いｎ型不純物拡散領域ＥＸ３の外側に深いｎ型不純物拡散領域ＮＲ３が形成され、この深いｎ型不純物拡散領域ＮＲ３の表面にコバルトシリサイド膜ＣＳが形成されている。
【００６１】
サイドウォールＳＷは、バルク型ＭＩＳＦＥＴの半導体領域であるソース領域ＳＲ３およびドレイン領域ＤＲ３をＬＤＤ構造とするために形成されたものである。すなわち、バルク型ＭＩＳＦＥＴのソース領域ＳＲ３およびドレイン領域ＤＲ３は、浅いｎ型不純物拡散領域ＥＸ３と深いｎ型不純物拡散領域ＮＲ３とコバルトシリサイド膜ＣＳより形成されている。このとき、浅いｎ型不純物拡散領域ＥＸ３の不純物濃度は、深いｎ型不純物拡散領域ＮＲ３の不純物濃度よりも低くなっている。したがって、サイドウォールＳＷ下のソース領域ＳＲ３およびドレイン領域ＤＲ３を低濃度の浅いｎ型不純物拡散領域ＥＸ３とすることにより、ゲート電極Ｇ３の端部下における電界集中を抑制できる。
【００６２】
このように構成されているバルク型ＭＩＳＦＥＴを覆うようにコンタクト層間絶縁膜ＣＩＬが形成されており、このコンタクト層間絶縁膜ＣＩＬを貫通してバルク型ＭＩＳＦＥＴのソース領域ＳＲ３やドレイン領域ＤＲ３と接続するプラグＰＬＧ１が形成されている。そして、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に第１層配線Ｌ１が形成されている。
【００６３】
本実施の形態１では、ＣＰＵ１などのロジック回路に部分空乏型ＭＩＳＦＥＴを使用し、Ｉ／Ｏ回路６にバルク型ＭＩＳＦＥＴを使用している。ＣＰＵ１などのロジック回路は内部回路を構成しており、低い電圧で動作するようになっている。これに対し、Ｉ／Ｏ回路６は、入出力回路を構成しており、比較的高い電圧で動作するようになっている。つまり、ＣＰＵ１などのロジック回路を構成する部分空乏型ＭＩＳＦＥＴは、電流駆動力の大きな低耐圧ＭＩＳＦＥＴとして構成されており、Ｉ／Ｏ回路６を構成するバルク型ＭＩＳＦＥＴは、耐圧が高い高耐圧ＭＩＳＦＥＴとして構成されている。したがって、部分空乏型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ２の膜厚は、バルク型ＭＩＳＦＥＴのゲート絶縁膜ＧＯＸ３の膜厚よりも薄くなっており、かつ、部分空乏型ＭＩＳＦＥＴのゲート電極Ｇ２のゲート長は、バルク型ＭＩＳＦＥＴのゲート電極Ｇ３のゲート長よりも短くなっている。
【００６４】
本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について説明する。本実施の形態１における特徴は、トライゲート構造を有するＦＩＮＦＥＴにおいて、例えば、図２に示すように、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去している点にある。このような構成を製造する方法としては、以下に示すような方法が考えられる。すなわち、ゲート電極Ｇ１およびフィンＦＩＮ１を覆うようにＳＯＩ基板上に単層膜からなる絶縁膜を形成し、この絶縁膜を異方性エッチングする。これにより、ゲート電極Ｇ１の側壁にサイドウォールＳＷが形成されるが、フィンＦＩＮ１の側壁にもサイドウォールＳＷが形成される。さらに、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷを除去するため、異方性エッチングを進めてオーバエッチングする。この場合、ゲート電極Ｇ１の高さに比べて、フィンＦＩＮ１の高さが充分低くなっているので、上述したオーバエッチングを実施しても、ゲート電極Ｇ１の側壁にサイドウォールＳＷを残存させながら、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷを除去することができる。
【００６５】
ところが、上述したオーバエッチングでフィンＦＩＮ１自体もエッチングされてフィンＦＩＮ１が消失するおそれがあるのである。つまり、フィンＦＩＮ１はシリコンから構成されており、サイドウォールＳＷを構成する絶縁膜は、例えば、酸化シリコン膜から構成されているので、サイドウォールＳＷを除去するオーバエッチングでフィンＦＩＮ１自体はエッチングされないように思われる。しかし、オーバエッチング（異方性エッチング）はドライエッチングで実施され、かつ、フィンＦＩＮ１自体が小さいことから、フィンＦＩＮ１自体も多少エッチングされることになり、小さなフィンＦＩＮ１が消失してしまうおそれがあるのである。
【００６６】
以下に、この課題について図面を参照しながらさらに詳しく説明し、その後、この課題を解決するための工夫を施した本実施の形態１における半導体装置の製造方法について説明する。ここでの説明では、ＦＩＮＦＥＴ形成領域に形成されているＦＩＮＦＥＴを図２のＣ−Ｃ線で切断した断面と、図２のＤ−Ｄ線で切断した断面とを使用して説明する。例えば、上述した課題を説明する図４〜図７では、左側に図２のＣ−Ｃ線で切断した断面図を示し、右側に図２のＤ−Ｄ線で切断した断面図を示している。
【００６７】
まず、図４に示すように、基板層１Ｓと埋め込み絶縁層ＢＯＸと半導体層を有するＳＯＩ基板を用意し、ＳＯＩ基板の埋め込み絶縁層ＢＯＸ上に形成されている半導体層を加工することにより、フィンＦＩＮ１、ソース領域ＳＲ１およびドレイン領域ＤＲ１を形成する。その後、フィンＦＩＮ１と交差する方向に延在し、フィンＦＩＮ１と交差する領域でフィンＦＩＮ１を跨るようなゲート電極Ｇ１を形成する。このとき、ゲート電極Ｇ１上にはハードマスクＨＭ１が形成されている。
【００６８】
続いて、図５に示すように、フィンＦＩＮ１およびゲート電極Ｇ１を覆うようにＳＯＩ基板上に酸化シリコン膜ＯＸ１を形成する。その後、図６に示すように、酸化シリコン膜ＯＸ１に対して異方性エッチングを施すことにより、ゲート電極Ｇ１の両側の側壁にサイドウォールＳＷを形成する。このとき、フィンＦＩＮ１の側壁にもサイドウォールＳＷが形成される。さらに、異方性エッチングを進めてオーバエッチングを施す。
【００６９】
すると、図７に示すように、ゲート電極Ｇ１の側壁に形成されているサイドウォールＳＷが小さくなるとともに、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷが除去される。すなわち、ゲート電極Ｇ１の高さに比べて、フィンＦＩＮ１の高さが充分低くなっているので、上述したオーバエッチングを実施しても、ゲート電極Ｇ１の側壁にサイドウォールＳＷを残存させながら、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷを除去することができる。このとき、オーバエッチング（異方性エッチング）はドライエッチングで実施され、かつ、フィンＦＩＮ１自体が小さいことから、フィンＦＩＮ１自体も多少エッチングされることになり、小さなフィンＦＩＮ１が膜減りあるいは消失してしまうおそれがある。つまり、上述した方法では、フィンＦＩＮ１の側壁に形成されているサイドウォールＳＷを除去するオーバエッチングで、フィンＦＩＮ１自体もエッチングされてしまう。したがって、フィンＦＩＮ１自体が小さくなり、フィンＦＩＮ１の寄生抵抗が上昇するおそれがある。さらに、ひどい場合は、フィンＦＩＮ１自体が消失してしまい、ＦＩＮＦＥＴとして機能しなくなるおそれもある。
【００７０】
そこで、本実施の形態１におけるＦＩＮＦＥＴでは、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去する構造を形成する方法に工夫を施している。以下に、本実施の形態１におけるＦＩＮＦＥＴの製造方法について、図面を参照しながら説明する。
【００７１】
本実施の形態１における半導体装置の製造方法では、ＦＩＮＦＥＴを形成するＦＩＮＦＥＴ形成領域と、部分空乏型ＭＩＳＦＥＴを形成する部分空乏型ＭＩＳＦＥＴ形成領域と、バルク型ＭＩＳＦＥＴを形成するバルク型ＭＩＳＦＥＴ形成領域とを同時に図示しながら説明する。このとき、ＦＩＮＦＥＴ形成領域は、図２のＣ−Ｃ線で切断した断面図（左側）と、図２のＤ−Ｄ線で切断した断面図（右側）を示して説明する。
【００７２】
まず、図８に示すように、基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層ＳＩＬからなるＳＯＩ基板を用意する。ＳＯＩ基板は、例えば、表面に酸化シリコン膜が形成された半導体基板（半導体ウェハ）と、もう一枚の半導体基板を熱圧着により貼り合せた後、片側の半導体基板を途中まで研削あるいは除去することにより形成することができる。また、ＳＯＩ基板は、半導体基板に酸素を高エネルギー（〜１８０ｋｅＶ）および高濃度（〜１×１０１８atoms／cm２）でイオン注入した後、半導体基板に対して高温の熱処理を施すことにより半導体基板の内部に埋め込み絶縁層を形成する方法でも形成することができる。
【００７３】
次に、図９に示すように、シリコン層ＳＩＬの表面にパッド酸化膜（パッド酸化シリコン膜）ＰＯＸ１を形成し、このパッド酸化膜ＰＯＸ１上にレジスト膜ＦＲ１を塗布する。パッド酸化膜ＰＯＸ１は、例えば、熱酸化法などにより形成することができる。そして、パッド酸化膜ＰＯＸ１上に形成したレジスト膜ＦＲ１をパターニングする。レジスト膜ＦＲ１のパターニングは、ＦＩＮＦＥＴ形成領域と部分空乏型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ１が残り、バルク型ＭＩＳＦＥＴ形成領域にレジスト膜ＦＲ１が残らないように行なわれる。つまり、ＦＩＮＦＥＴ形成領域と部分空乏型ＭＩＳＦＥＴ形成領域は、レジスト膜ＦＲ１で覆われる一方、バルク型ＭＩＳＦＥＴ形成領域は、パッド酸化膜ＰＯＸ１が露出する。
【００７４】
続いて、図１０に示すように、パターニングしたレジスト膜ＦＲ１をマスクとしたエッチングにより、バルク型ＭＩＳＦＥＴ形成領域に形成されているパッド酸化膜ＰＯＸ１、シリコン層ＳＩＬおよび埋め込み絶縁層ＢＯＸを順次除去する。その後、パターニングされているレジスト膜ＦＲ１を除去し、ＦＩＮＦＥＴ形成領域および部分空乏型ＭＩＳＦＥＴ形成領域に形成されているパッド酸化膜ＰＯＸ１も除去する。
【００７５】
その後、図１１に示すように、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域にわたってパッド酸化膜ＰＯＸ２を形成した後、このパッド酸化膜ＰＯＸ２上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２をパターニングする。レジスト膜ＦＲ２のパターニングは、ＦＩＮＦＥＴ形成領域と部分空乏型ＭＩＳＦＥＴ形成領域を覆い、かつ、バルク型ＭＩＳＦＥＴ形成領域を露出するように行なわれる。続いて、バルク型ＭＩＳＦＥＴ形成領域に露出しているパッド酸化膜ＰＯＸ２を除去した後、バルク型ＭＩＳＦＥＴ形成領域に露出している基板層１Ｓ上にエピタキシャル層ＥＰＩを形成する。このエピタキシャル層ＥＰＩはシリコン層から形成されており、バルク型ＭＩＳＦＥＴ形成領域に選択的に形成される。エピタキシャル層ＥＰＩは、ＦＩＮＦＥＴ形成領域および部分空乏型ＭＩＳＦＥＴ形成領域に形成されているシリコン層ＳＩＬとほぼ同一の高さになるまで形成される。
【００７６】
次に、図１２に示すように、パターニングされたレジスト膜ＦＲ２およびその下層に形成されているパッド酸化膜ＰＯＸ２を除去した後、再び、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域にわたってパッド酸化膜ＰＯＸ３を形成する。そして、図示は省略するが、フォトリソグラフィ技術およびエッチング技術を使用することにより、ＳＯＩ基板にトレンチを形成する。トレンチは、例えば、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域に形成される。このトレンチは、部分空乏型ＭＩＳＦＥＴ形成領域において、埋め込み絶縁層ＢＯＸに達するように形成することができる。これにより、部分空乏型ＭＩＳＦＥＴ形成領域では、素子を形成する活性領域を完全に分離することができる。
【００７７】
そして、トレンチを形成したＳＯＩ基板上に酸化シリコン膜を形成し、トレンチの内部を酸化シリコン膜で埋め込む。そして、ＳＯＩ基板上に形成されている不要な酸化シリコン膜を、例えば、ＣＭＰ（Chemical Mechanical Polishing）法で除去し、トレンチの内部にだけ酸化シリコン膜を残すことにより、トレンチの内部に酸化シリコン膜を埋め込んだ素子分離領域（図示せず）を形成することができる。
【００７８】
続いて、図１３に示すように、パッド酸化膜ＰＯＸ３上にダミー膜ＤＭＹを形成する。ダミー膜は、例えば、アモルファスシリコン膜から形成することができる。このアモルファスシリコン膜には、フッ素（Ｆ）を注入し、多結晶成長をしにくくしている。これにより、多結晶グレイン（結晶粒）によるフィンパターンのラフネスを抑制することができる。なお、アモルファスシリコン膜に導入する元素は、フッ素の他に、炭素（カーボン）やアルゴン（Ａｒ）などの不活性元素を用いてもよい。
【００７９】
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ダミー膜ＤＭＹをパターニングする。ダミー膜ＤＭＹのパターニングは、ＦＩＮＦＥＴ形成領域において、フィンを形成するためのダミーパターンを形成するように行なわれるとともに、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域の全面を覆うように行なわれる。
【００８０】
そして、図１４に示すように、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域にわたって、ダミー膜ＤＭＹを覆うように酸化シリコン膜を形成する。酸化シリコン膜は、例えば、ＣＶＤ法により形成することができる。続いて、酸化シリコン膜に対して異方性エッチングを実施することにより、ＦＩＮＦＥＴ形成領域においては、ダミー膜ＤＭＹ（ダミーパターン）の側壁に酸化シリコン膜からなるサイドウォールＳＷＦが形成される。一方、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域においては、酸化シリコン膜がすべて除去されてダミー膜ＤＭＹが露出する。
【００８１】
次に、図１５に示すように、露出しているダミー膜ＤＭＹを除去する。ダミー膜ＤＭＹの除去は、例えば、ウェットエッチングにより実施することができる。これにより、ＦＩＮＦＥＴ形成領域においては、サイドウォールＳＷＦに挟まれるように形成されていたダミー膜ＤＭＹが除去され、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域においては、ダミー膜ＤＭＹが全面除去されてパッド酸化膜ＰＯＸ３が露出する。このサイドウォールＳＷＦは、ＦＩＮＦＥＴのフィン幅を決定することになる。本実施の形態１では、ＦＩＮＦＥＴのフィン幅を決定するサイドウォールＳＷＦの幅はフォトリソグラフィではなく、堆積した酸化シリコン膜の膜厚により決定するので、サイドウォールＳＷＦの線幅は均一となる。したがって、このサイドウォールＳＷＦをマスクに使用してフィンを加工すれば、線幅が細く、かつ、均一なフィン幅のフィンを形成することができる。
【００８２】
続いて、図１６に示すように、ＦＩＮＦＥＴ形成領域においては、サイドウォールＳＷＦを形成したパッド酸化膜ＰＯＸ３上にレジスト膜ＦＲ３を形成する。一方、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域においても、パッド酸化膜ＰＯＸ３上にレジスト膜ＦＲ３を形成する。その後、フォトリソグラフィ技術を使用することにより、レジスト膜ＦＲ３をパターニングする。レジスト膜ＦＲ３のパターニングは、ＦＩＮＦＥＴ形成領域ではソース領域およびドレイン領域を形成する領域にレジスト膜ＦＲ３が残存するように行なわれ、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域では全面にレジスト膜ＦＲ３が残存するように行なわれる。
【００８３】
次に、図１７に示すように、パターニングされたレジスト膜ＦＲ３をマスクにして、ＳＯＩ基板のシリコン層ＳＩＬをパターニングする。このとき、シリコン層ＳＩＬのパターニングでは、レジスト膜ＦＲ３だけでなく、酸化シリコン膜から形成されているサイドウォールＳＷＦもマスクとなる。この結果、シリコン層ＳＩＬをパターニングすると、シリコン層ＳＩＬは、直方体状のフィンＦＩＮ１と、このフィンＦＩＮ１の一端と接続するソース領域ＳＲ１と、フィンＦＩＮ１の他端と接続するドレイン領域ＤＲ１とに加工される。その後、レジスト膜ＦＲ３を除去する。このようにして、ＦＩＮＦＥＴ形成領域には、直方体状のフィンＦＩＮ１、ソース領域ＳＲ１およびドレイン領域ＤＲ１が形成される一方、部分空乏型ＭＩＳＦＥＴ形成領域とバルク型ＭＩＳＦＥＴ形成領域では、パッド酸化膜ＰＯＸ３が露出する。
【００８４】
そして、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、バルク型ＭＩＳＦＥＴ形成領域にｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、基板層１Ｓ内にボロン（Ｂ）などのｐ型不純物を導入することにより形成することができる。その後、しきい値調整用に不純物を導入する。
【００８５】
続いて、図１９に示すように、ＦＩＮＦＥＴ形成領域では、フィンＦＩＮ１の表面にゲート絶縁膜ＧＯＸ１を形成し、部分空乏型ＭＩＳＦＥＴ形成領域では、シリコン層ＳＩＬ上にゲート絶縁膜ＧＯＸ２を形成する。さらに、バルク型ＭＩＳＦＥＴ形成領域では、ｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸ３を形成する。このとき、ゲート絶縁膜ＧＯＸ１は、ゲート絶縁膜ＧＯＸ２に比べて薄く、かつ、ゲート絶縁膜ＧＯＸ２は、ゲート絶縁膜ＧＯＸ３に比べて薄くなるように形成される。ゲート絶縁膜ＧＯＸ１、ゲート絶縁膜ＧＯＸ２およびゲート絶縁膜ＧＯＸ３は、例えば、酸化シリコン膜から形成される。
【００８６】
ただし、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３は、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３を酸窒化シリコン膜（ＳｉＯＮ）としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３のホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３に酸窒化シリコン膜を用いることにより、ゲート電極中の不純物がフィンＦＩＮ１側や基板層１Ｓ側に拡散することに起因するしきい値電圧の変動を抑制することができる。
【００８７】
また、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３は、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３として酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３の膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸ１〜ＧＯＸ３として使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
【００８８】
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜より誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜より誘電率の高い高誘電率膜を使用することが望ましい。
【００８９】
例えば、窒化シリコン膜より誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ＨｆＡｌＯ膜（ハフニウムアルミネート膜）、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
【００９０】
次に、ゲート絶縁膜ＧＯＸ１〜ＧＯＸ３上にポリシリコン膜ＰＦ１を形成する。ポリシリコン膜ＰＦ１は、例えば、ＣＶＤ法を使用することにより形成される。このとき、ＦＩＮＦＥＴ形成領域では、フィンＦＩＮ１による段差上にポリシリコン膜ＰＦ１が形成されるため、ポリシリコン膜ＰＦ１の表面も段差が形成される。この場合、ポリシリコン膜ＰＦ１を加工してゲート電極を形成する際、ゲート電極の寸法ばらつきが生じる。ゲート電極の寸法ばらつきが生じると、トランジスタの性能がばらつき、必要なトランジスタ性能を発揮することができなくなるおそれがある。そこで、本実施の形態１では、ポリシリコン膜ＰＦ１を形成した後、このポリシリコン膜ＰＦ１の表面に平坦化処理を施している。具体的には、例えば、化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、ポリシリコン膜ＰＦ１の表面を平坦化する。この結果、フィンＦＩＮ１による段差上に形成されるポリシリコン膜ＰＦ１の表面を平坦化することができ、ゲート電極の加工寸法の精度を向上させることができる。つまり、ポリシリコン膜ＰＦ１の表面を平坦化することにより、その後形成されるゲート電極の寸法ばらつきを抑制することができ、トランジスタ性能の向上を図ることができる。
【００９１】
ポリシリコン膜ＰＦ１の平坦化処理を実施した後、平坦化したポリシリコン膜ＰＦ１上にハードマスクＨＭ１を形成し、このハードマスクＨＭ１上にハードマスクＨＭ２を形成する。ここで、ハードマスクＨＭ１の高さは、フィンＦＩＮ１の高さより大きく形成される。ハードマスクＨＭ１は、例えば、ＴＥＯＳ膜などの酸化シリコン膜や窒化シリコン膜や酸窒化シリコン膜から形成されており、ハードマスクＨＭ２は、例えば、アモルファスシリコン膜にフッ素を添加した膜から形成されている。ハードマスクＨＭ２は、まず、ハードマスクＨＭ１上にアモルファスシリコン膜を形成し、このアモルファスシリコン膜にフッ素をイオン注入することにより形成することができる。このように、アモルファスシリコン膜にフッ素を添加する理由は、その後、ゲート電極Ｇ１〜Ｇ３を加工する際の熱処理によって、アモルファスシリコン膜が多結晶成長してしまうことを抑制するためである。なお、アモルファスシリコン膜に添加する元素は、フッ素の他に、炭素（カーボン）やアルゴン（Ａｒ）などの不活性元素であってもよい。
【００９２】
続いて、図２０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスクＨＭ２をパターニングする。ハードマスクＨＭ２のパターニングは、ゲート電極形成領域にハードマスクＨＭ２が残るように行なわれる。具体的には、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域のそれぞれに形成されるゲート電極に対応してハードマスクＨＭ２がパターニングされる。このとき、ＦＩＮＦＥＴ形成領域に形成されるハードマスクＨＭ２の幅（ゲート電極のゲート長に対応する）は、部分空乏型ＭＩＳＦＥＴ形成領域に形成されるハードマスクＨＭ２の幅（ゲート電極のゲート長に対応する）よりも細く、かつ、部分空乏型ＭＩＳＦＥＴ形成領域に形成されるハードマスクＨＭ２の幅は、バルク型ＭＩＳＦＥＴ形成領域に形成されるハードマスクＨＭ２の幅（ゲート電極のゲート長に対応する）よりも細く形成される。そして、パターニングしたハードマスクＨＭ２をマスクにしたエッチングにより、ハードマスクＨＭ２の下層に形成されているハードマスクＨＭ１をパターニングする。
【００９３】
次に、図２１に示すように、ハードマスクＨＭ２をマスクにして、ポリシリコン膜ＰＦ１のエッチングを、フィンＦＩＮ１の上面に形成されているゲート絶縁膜ＧＯＸ１が露出するまで実施する。このとき、ハードマスクＨＭ２は、フッ素を含有したアモルファスシリコン膜から形成されているので、ポリシリコン膜ＰＦ１のエッチングでハードマスクＨＭ２もエッチングされていく。そして、例えば、ポリシリコン膜ＰＦ１のエッチングを、フィンＦＩＮ１の上面に形成されているゲート絶縁膜ＧＯＸ１が露出するまで実施した段階で、ハードマスクＨＭ２は消失する。そして、図２２に示すように、フィンＦＩＮ１の高さ分だけ残存するポリシリコン膜ＰＦ１を、ハードマスクＨＭ１をマスクにしてエッチングする。これにより、ＦＩＮＦＥＴ形成領域には、フィンＦＩＮ１の延在方向と交差する方向に延在し、かつ、フィンＦＩＮ１と交差する領域で、フィンＦＩＮ１の表面上を跨ぐようにゲート電極Ｇ１が形成される。一方、部分空乏型ＭＩＳＦＥＴ形成では、ゲート絶縁膜ＧＯＸ２上にゲート電極Ｇ２が形成され、バルク型ＭＩＳＦＥＴ形成領域では、ゲート絶縁膜ＧＯＸ３上にゲート電極Ｇ３が形成される。このとき、ゲート電極Ｇ１のゲート長は、ゲート電極Ｇ２のゲート長よりも小さく、かつ、ゲート電極Ｇ２のゲート長は、ゲート電極Ｇ３のゲート長よりも小さくなるように形成される。
【００９４】
ここで、本実施の形態１の特徴は、ハードマスクＨＭ２とハードマスクＨＭ１を使用してゲート電極Ｇ１〜Ｇ３を形成している点にある。例えば、酸化シリコン膜からなるハードマスクＨＭ１だけを使用してポリシリコン膜ＰＦ１を加工することにより、ゲート電極Ｇ１〜Ｇ３を形成することが考えられる。しかし、この場合、例えば、ゲート長が最も小さいＦＩＮＦＥＴのゲート電極Ｇ１を精度よく形成することが困難となる。具体的に、ＦＩＮＦＥＴのゲート電極Ｇ１のゲート長は、例えば、十数ｎｍ程度となるが、この長さは、ゲート電極Ｇ１を構成するポリシリコン膜ＰＦ１の結晶粒のサイズよりも小さくなる。このように微細化されたゲート電極Ｇ１を加工するために、酸化シリコン膜からなるハードマスクＨＭ１だけを使用すると、ゲート電極Ｇ１の表面にポリシリコン膜ＰＦ１を構成する結晶粒による凹凸（ラフネス）が生じる。つまり、酸化シリコン膜からなるハードマスクＨＭ１だけを使用してポリシリコン膜ＰＦ１をエッチングする場合、酸化シリコン膜とポリシリコン膜の選択比が高い状態でエッチングがされるが、この選択性の高いエッチングでは、結晶粒間の粒界にそって化学的なエッチングが進み、結晶粒の粒界に沿った凹凸が形成されてしまうのである。すなわち、酸化シリコン膜からなるハードマスクＨＭ１で最初からポリシリコン膜ＰＦ１をエッチングすると、ゲート電極Ｇ１の端面に結晶粒の粒界に沿ったラフネス（凹凸）が形成され、微細化されたゲート電極Ｇ１の形状が劣化するのである。
【００９５】
そこで、本実施の形態１では、フッ素を導入したアモルファスシリコン膜から構成されるハードマスクＨＭ２を使用してポリシリコン膜ＰＦ１のエッチングを実施している。まず、ハードマスクＨＭ２としてフッ素を導入したアモルファスシリコン膜を使用することで、ハードマスクＨＭ２を形成した後の熱処理により、アモルファスシリコン膜がポリシリコン膜に結晶化することを防止できる。つまり、アモルファスシリコン膜にフッ素などの不活性イオンの注入を行なうことで、アモルファスシリコン膜の結晶化を抑制することができる。このため、ハードマスクＨＭ２は、アモルファスシリコン膜の状態を維持していることになる。この状態のハードマスクＨＭ２を使用して、ポリシリコン膜ＰＦ１をエッチングする場合、アモルファスシリコン膜からなるハードマスクＨＭ２を消費しながら、ポリシリコン膜ＰＦ１のエッチングが進むことになる。このとき、第１の利点は、ハードマスクＨＭ２がアモルファスシリコン膜から形成されているので、ハードマスクＨＭ２自体に結晶粒が存在せず、結晶粒の粒界に沿ったラフネスを抑制することができる。つまり、ハードマスクＨＭ２自体のラフネスを小さくすることができる結果、ハードマスクＨＭ２のラフネスが被加工膜であるポリシリコン膜ＰＦ１に反映されることを抑制でき、ポリシリコン膜ＰＦ１の加工精度を向上することができる。さらに、第２の利点は、ハードマスクＨＭ２がアモルファスシリコン膜から形成されており、被加工膜であるポリシリコン膜ＰＦ１との関係で矩形性の高いエッチングが可能となる点である。つまり、ハードマスクＨＭ２は、ポリシリコン膜ＰＦ１のエッチングとともにエッチングされることを前提としていることから、このエッチングを酸化シリコン膜とポリシリコン膜の選択性が低い状態で実施することができる。上述したように、酸化シリコン膜とポリシリコン膜の選択性が高い状態でのエッチングでは、ポリシリコン膜ＰＦ１の結晶粒界に沿った化学的なエッチングが進みやすい。これに対し、本実施の形態１では、酸化シリコン膜とポリシリコン膜の選択性が低い状態でエッチングを実施することができるので、ポリシリコン膜ＰＦ１の結晶粒界に沿った化学的なエッチングを抑制することができ、この結果、ゲート電極Ｇ１のラフネスを小さくして加工精度を向上することができるのである。
【００９６】
なお、本実施の形態１では、まず、ハードマスクＨＭ２によるポリシリコン膜ＰＦ１のエッチングを行なった後、ハードマスクＨＭ１によるポリシリコン膜ＰＦ１のエッチングを行なっている。つまり、本実施の形態１では、２層のハードマスクによる２段階のエッチングでポリシリコン膜ＰＦ１を加工している。これは、以下に示す理由による。まず、ゲート電極Ｇ１の加工精度を向上する観点からは、アモルファスシリコン膜からなるハードマスクＨＭ２でポリシリコン膜ＰＦ１をすべて加工することが望ましい。ところが、ハードマスクＨＭ２をマスクとするエッチングは、酸化シリコン膜とポリシリコン膜ＰＦ１の選択性を低くした状態で行なわれるため、すべてのポリシリコン膜ＰＦ１をハードマスクＨＭ１でエッチングすると、シリコンから構成されているフィンＦＩＮ１自体もエッチングされてしまうのである。そこで、フィンＦＩＮ１自体が露出するまでは、ハードマスクＨＭ２によるエッチングを実施してゲート電極Ｇ１の加工精度を確保しながら、フィンＦＩＮ１の上面に形成されているゲート絶縁膜ＧＯＸ１が露出した後は、ハードマスクＨＭ１によるエッチングに切り替えて、ゲート絶縁膜ＧＯＸ１に覆われているフィンＦＩＮ１自体をエッチングすることなく、ポリシリコン膜ＰＦ１を加工しているのである。以上のようにして、本実施の形態１によれば、微細化されたゲート電極Ｇ１の加工精度を向上することができる。
【００９７】
続いて、図２３に示すように、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、ＦＩＮＦＥＴ形成領域に形成されているソース領域ＳＲ１およびドレイン領域ＤＲ１（ゲート電極Ｇ１で覆われていないフィンＦＩＮ１の一部も含む）にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、低濃度ｎ型不純物拡散領域（エクステンション領域）ＥＸ１を形成する。このとき、フィンＦＩＮ１に対して、両側面から斜めイオン注入を実施する。
【００９８】
次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、部分空乏型ＭＩＳＦＥＴ形成領域に形成されているゲート電極Ｇ２に整合したシリコン層内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、低濃度ｎ型不純物拡散領域ＥＸ２を形成する。さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、バルク型ＭＩＳＦＥＴ形成領域に形成されているゲート電極Ｇ３に整合したｐ型ウェルＰＷＬ内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、浅いｎ型不純物拡散領域ＥＸ３を形成する。その後、導入した不純物を活性化するために活性化アニール（熱処理）を実施する。
【００９９】
ここで、低濃度ｎ型不純物拡散領域ＥＸ１、ＥＸ２および浅いｎ型不純物拡散領域ＥＸ３を形成する方法としてイオン注入法を使用するのではなく、ガスクラスタイオンビーム（ＧＣＩＢ：Gas Cluster Ion Beam）を使用してもよい。このガスクラスタイオンビームは、数百個から数万個からなる分子の塊が主に１価に帯電した荷電ビームである。通常のイオンビーム（分子１個に１価の帯電）に比べて分子１個あたりのエネルギーが非常に小さいため、固体表面に衝突した際に固体表面に与える損傷が小さく、また、衝突した際の横方向へのスパッタリング（ラテラルスパッタリング）効果や物質の横移動効果により、固体表面を平坦化することができるという特徴を有している。このとき、ｐチャネル型ＭＩＳＦＥＴでは、デカボロンクラスタを使用することができるが、ｎチャネル型ＭＩＳＦＥＴでは、クラスタイオンが存在しないため、中性のカーボンクラスタを使用する。すなわち、ｎチャネル型ＭＩＳＦＥＴでは、カーボンクラスタでプレ注入し、その後、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を注入することで、プロファイルの均一化が可能となる。
【０１００】
なお、図２３では図示していないが、パンチスルーを抑制するため、ハロー領域を形成するイオン注入を行なうこともできる。さらに、図２３には図示していないが、ソース領域ＳＲ１やドレイン領域ＤＲ１上にシリコン（Ｓｉ）やシリコンゲルマニウム（ＳｉＧｅ）を選択的に成長させることもできる。これにより、ソース領域ＳＲ１やドレイン領域ＤＲ１を構成するシリコンの体積を増やすことができるので、寄生抵抗を低減することができる効果が得られる。さらに、ソース領域ＳＲ１やドレイン領域ＤＲ１に単結晶シリコンの体積を増やすことで、イオン注入後も結晶種が残り、アニール後の再結晶化が可能となる。つまり、アニール後のソース領域ＳＲ１やドレイン領域ＤＲ１に単結晶シリコン領域が多く残ることにより、非晶質構造や多結晶構造よりも寄生抵抗を低減することができる。
【０１０１】
続いて、図２４に示すように、ＳＯＩ基板の主面の全面に酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からなる積層膜を形成する。このとき、ＦＩＮＦＥＴ形成領域においては、フィンＦＩＮ１およびゲート電極Ｇ１（ハードマスクＨＭ１も含む）を覆うように積層膜が形成される。同様に、部分空乏型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ２（ハードマスクＨＭ１を含む）を覆うように積層膜が形成され、バルク型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３（ハードマスクＨＭ１を含む）を覆うように積層膜が形成される。
【０１０２】
次に、図２５に示すように、酸化シリコン膜ＯＸ２に対して異方性エッチング（ドライエッチング）を実施する。これにより、ＦＩＮＦＥＴ形成領域においては、フィンＦＩＮ１の側壁およびゲート電極Ｇ１（ハードマスクＨＭ１も含む）の側壁にサイドウォール状の酸化シリコン膜ＯＸ２を形成することができる。同様に、部分空乏型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ２（ハードマスクＨＭ１も含む）の側壁にサイドウォール状の酸化シリコン膜ＯＸ２が形成され、バルク型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３（ハードマスクＨＭ１も含む）の側壁にサイドウォール状の酸化シリコン膜ＯＸ２が形成される。
【０１０３】
その後、図２６に示すように、さらに、酸化シリコン膜ＯＸ２に対してオーバエッチングを施す。これにより、ＦＩＮＦＥＴ形成領域においては、フィンＦＩＮ１の側壁に形成されているサイドウォール状の酸化シリコン膜ＯＸ２が除去される。そして、ゲート電極Ｇ１およびハードマスクＨＭ１の側壁に形成されているサイドウォール状の酸化シリコン膜ＯＸ２も後退し、ゲート電極Ｇ１の側壁にだけサイドウォール状の酸化シリコン膜ＯＸ２が形成される。このような現象は、フィンＦＩＮ１の高さに対して、ゲート電極Ｇ１とハードマスクＨＭ１を合わせた高さが充分に高いため生じる。つまり、フィンＦＩＮ１の側壁に形成されている酸化シリコン膜ＯＸ２を充分に除去しても、ゲート電極Ｇ１およびハードマスクＨＭ１の高さがフィンＦＩＮ１の高さに比べて充分に高く形成されているので、フィンＦＩＮ１の側壁に形成されている酸化シリコン膜ＯＸ２を除去するオーバエッチングを実施しても、ゲート電極Ｇ１の側壁にはサイドウォール状の酸化シリコン膜ＯＸ２が残存するのである。同様に、オーバエッチングを実施しても、部分空乏型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ２の側壁にサイドウォール状の酸化シリコン膜ＯＸ２が残存し、バルク型ＭＩＳＦＥＴ形成領域でも、ゲート電極Ｇ３の側壁にサイドウォール状の酸化シリコン膜ＯＸ２が残存する。
【０１０４】
次に、図２７に示すように、サイドウォール状に残存する酸化シリコン膜ＯＸ２をマスクにしたエッチングにより、窒化シリコン膜ＳＮ１を除去する。窒化シリコン膜ＳＮ１の除去には、ドライエッチング（異方性エッチング）、あるいは、ウェットエッチング（等方性エッチング）を使用することができる。これにより、ＦＩＮＦＥＴ形成領域においては、フィンＦＩＮ１を覆うように形成されていた窒化シリコン膜ＳＮ１はすべて除去される。一方、ゲート電極Ｇ１の側壁にはサイドウォール状に酸化シリコン膜ＯＸ２が形成されているので、この酸化シリコン膜ＯＸ２がマスクとなり、ゲート電極Ｇ１の側壁には
窒化シリコン膜ＳＮ１が残存する。同様に、サイドウォール状に形成された酸化シリコン膜ＯＸ２がマスクとなり、部分空乏型ＭＩＳＦＥＴ形成領域においては、ゲート電極Ｇ２の側壁に窒化シリコン膜ＳＮ１が残存し、バルク型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３の側壁に窒化シリコン膜ＳＮ１が残存する。
【０１０５】
続いて、図２８に示すように、残存する酸化シリコン膜ＯＸ２および窒化シリコン膜ＳＮ１をマスクにしたエッチングにより、酸化シリコン膜ＯＸ１を除去する。ＦＩＮＦＥＴ形成領域では、フィンＦＩＮ１を覆うように形成されている酸化シリコン膜ＯＸ１がすべて除去され、ゲート電極Ｇ１の側壁は、サイドウォール状に形成されている酸化シリコン膜ＯＸ２および窒化シリコン膜ＳＮ１がマスクとなり、酸化シリコン膜ＯＸ１が残存する。同様に、部分空乏型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ２の側壁に酸化シリコン膜ＯＸ１が残存し、バルク型ＭＩＳＦＥＴ形成領域では、ゲート電極Ｇ３の側壁に酸化シリコン膜ＯＸ１が残存する。このとき、酸化シリコン膜ＯＸ１のエッチングは、ウェットエッチングで行なわれる。したがって、フィンＦＩＮ１を覆うように形成されている酸化シリコン膜ＯＸ１を除去しても、フィンＦＩＮ１に与えるダメージを抑制できるとともに、フィンＦＩＮ１自体のエッチングを抑制することができる。このようにして、本実施の形態１では、フィンＦＩＮ１自体をエッチングすることなく、フィンＦＩＮ１の側壁に形成されている積層膜を除去することができるとともに、ゲート電極Ｇ１〜Ｇ３の側壁に、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からなるサイドウォールＳＷを形成することができる。
【０１０６】
ここで、本実施の形態１の特徴は、フィンＦＩＮ１の側壁にサイドウォールを形成せず、かつ、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォールＳＷを形成するという特徴的構成を実現するために、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からなる積層膜を使用することにある。これにより、フィンＦＩＮ１自体を消失させることなく、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォールＳＷを形成することができるのである。
【０１０７】
このように、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からサイドウォールＳＷを形成する利点について説明する。第１の利点は、フィンＦＩＮ１を直接覆うように形成されている酸化シリコン膜ＯＸ１をウェットエッチングで除去することができるため、この酸化シリコン膜ＯＸ１とシリコンとの高選択性のエッチングを実現することができ、フィンＦＩＮ１自体を消失させることなく、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォールＳＷを形成できる点である。
【０１０８】
第２の利点は、窒化シリコン膜ＳＮ１からなる中間層が、酸化シリコン膜ＯＸ２からなる最上層をエッチングする際のエッチングストッパとなることから、高段差部に形成される酸化シリコン膜ＯＸ２を除去するためにオーバエッチングを実施しても、フィンＦＩＮ１に代表される活性領域を保護することができる点である。
【０１０９】
さらに、第３の利点は、窒化シリコン膜ＳＮ１からなる中間層の下層に酸化シリコン膜ＯＸ１からなる最下層が形成されていることから、窒化シリコン膜ＳＮ１が直接、フィンＦＩＮ１に代表される活性領域と接触することを防止でき、窒化シリコン膜ＳＮ１によるストレスやダメージを抑制することができ、トランジスタ性能の低下を防止することができる点である。
【０１１０】
また、第４の利点としては、酸化シリコン膜ＯＸ２からなる最上層のエッチングで大まかなサイドウォール形状を既存のエッチング技術で形成できる点である。本実施の形態１では、例えば、最下層の酸化シリコン膜ＯＸ１の膜厚は１０ｎｍ以下であり、中間層を構成する窒化シリコン膜ＳＮ１の膜厚は１０ｎｍ〜３０ｎｍである。そして、最上層の酸化シリコン膜ＯＸ２の膜厚は数十ｎｍ〜数百ｎｍであることから、膜厚の最も厚い最上層の酸化シリコン膜ＯＸ２における異方性エッチングで、積層膜からなるサイドウォールＳＷの形状をほぼ決定することができる。
【０１１１】
第５の利点は、フィンＦＩＮ１の高さに比べて、ハードマスクＨＭ１の高さを高くした点にある。これにより、フィンＦＩＮ１の側壁に形成されている酸化シリコン膜ＯＸ２をオーバエッチングで除去しても、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォール状の酸化シリコン膜ＯＸ２を残存させることができるのである。つまり、フィンＦＩＮ１の高さに比べて、ゲート電極Ｇ１〜Ｇ３の上部に形成されているハードマスクＨＭ１の高さを高くすることにより、ゲート電極Ｇ１〜Ｇ３の側壁にサイドウォールＳＷを形成しつつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しないという本実施の形態１における特徴的構成を実現することができるのである。
【０１１２】
次に、図２９に示すように、フォトリソグラフィ技術および斜めイオン注入法を使用することにより、ＦＩＮＦＥＴ形成領域に形成されているソース領域ＳＲ１およびドレイン領域ＤＲ１（ゲート電極Ｇ１で覆われていないフィンＦＩＮ１の一部も含む）にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入することにより、高濃度ｎ型不純物拡散領域ＮＲ１を形成する。このとき、フィンＦＩＮ１に対して、両側面から斜めイオン注入を実施する。
【０１１３】
次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、部分空乏型ＭＩＳＦＥＴ形成領域に形成されているサイドウォールＳＷに整合したシリコン層内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、高濃度ｎ型不純物拡散領域ＮＲ２を形成する。さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、バルク型ＭＩＳＦＥＴ形成領域に形成されているサイドウォールＳＷに整合したｐ型ウェルＰＷＬ内にリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物を導入する。これにより、深いｎ型不純物拡散領域ＮＲ３を形成する。その後、導入した不純物を活性化するために活性化アニール（熱処理）を実施する。
【０１１４】
ここで、高濃度ｎ型不純物拡散領域ＮＲ１、ＮＲ２および深いｎ型不純物拡散領域ＮＲ３を形成する方法としてイオン注入法を使用するのではなく、ガスクラスタイオンビーム（ＧＣＩＢ：Gas Cluster Ion Beam）を使用してもよい。
【０１１５】
本実施の形態１によれば、ＦＩＮＦＥＴ形成領域において、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去している。これにより、フィンＦＩＮ１の側壁から導電型不純物を高濃度に注入する場合に、サイドウォールＳＷが邪魔にならないので、均一かつ高濃度な不純物の注入を実施することができる。この結果、本実施の形態１におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。つまり、本実施の形態１における特徴は、ゲート電極Ｇ１の側壁にはサイドウォールＳＷを形成することにより、ソース領域ＳＲ１とドレイン領域ＤＲ１をＬＤＤ（Lightly Doped Drain）構造にする一方で、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去することにより、フィンＦＩＮ１の表面（側壁および上面）を露出した状態での高濃度の不純物注入を可能としている点にある。これにより、本実施の形態１によれば、フィンＦＩＮ１における寄生抵抗の低減を図ることができる顕著な効果を得ることができるのである。
【０１１６】
続いて、図３０に示すように、ＦＩＮＦＥＴ形成領域、部分空乏型ＭＩＳＦＥＴ形成領域およびバルク型ＭＩＳＦＥＴ形成領域を含む全面にコバルト膜を形成した後、熱処理を施す。これにより、ＦＩＮＦＥＴ形成領域においては、ソース領域ＳＲ１、ドレイン領域ＤＲ１および露出しているフィンＦＩＮ１の表面にコバルトシリサイド膜ＣＳが形成される。一方、部分空乏型ＭＩＳＦＥＴ形成領域においては、高濃度ｎ型不純物拡散領域ＮＲ２の表面にコバルトシリサイド膜ＣＳが形成される。さらに、バルク型ＭＩＳＦＥＴ形成領域においては、深いｎ型不純物拡散領域ＮＲ３の表面にコバルトシリサイド膜ＣＳが形成される。
【０１１７】
なお、本実施の形態１では、コバルトシリサイド膜ＣＳを形成するように構成しているが、例えば、コバルトシリサイド膜ＣＳに代えてニッケルシリサイド膜やチタンシリサイド膜やプラチナシリサイド膜を形成するようにしてもよい。以上のようにして、ＦＩＮＦＥＴ形成領域にＦＩＮＦＥＴを形成し、部分空乏型ＭＩＳＦＥＴ形成領域に部分空乏型ＭＩＳＦＥＴを形成することができる。また、バルク型ＭＩＳＦＥＴ形成領域にバルク型ＭＩＳＦＥＴを形成することができる。
【０１１８】
本実施の形態１におけるＦＩＮＦＥＴでは、ＦＩＮＦＥＴ形成領域において、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成している一方、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去している。これにより、サイドウォールＳＷに阻害されることなく、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することができる。この結果、本実施の形態１におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。つまり、本実施の形態１における特徴は、ゲート電極Ｇ１の側壁にはサイドウォールＳＷを形成することにより、ソース領域ＳＲ１とドレイン領域ＤＲ１をＬＤＤ（Lightly Doped Drain）構造にする一方で、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去することにより、フィンＦＩＮ１の表面（側壁および上面）を露出した状態でのシリサイド膜の形成を可能としている点にある。これにより、本実施の形態１によれば、フィンＦＩＮ１における寄生抵抗の低減を図ることができる顕著な効果を得ることができるのである。
【０１１９】
続いて、図３１に示すように、ＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴを形成した半導体基板（基板層１Ｓ）上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、ＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴを覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【０１２０】
コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板（基板層１Ｓ）にＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴが形成された凹凸のある状態である。つまり、半導体基板（基板層１Ｓ）にＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴが形成されているので、半導体基板（基板層１Ｓ）の表面にはゲート電極Ｇ１〜Ｇ３が形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
【０１２１】
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールを形成する。このコンタクトホールは、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板（基板層１Ｓ）に形成されているＦＩＮＦＥＴ、部分空乏型ＭＩＳＦＥＴおよびバルク型ＭＩＳＦＥＴのソース領域あるいはドレイン領域に達するように加工される。
【０１２２】
続いて、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールに金属膜を埋め込むことによりプラグＰＬＧ１を形成する。具体的には、コンタクトホールを形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリングを使用してバリア導体膜となるチタン／窒化チタン膜（チタン膜とチタン膜上に形成された窒化チタン膜）を形成する。このチタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板（基板層１Ｓ）になされてダメージを与えることを防ぐためのものである。
【０１２３】
そして、チタン／窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールの内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でコンタクトホールを埋め込むようにタングステン膜が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホール内にだけ、チタン／窒化チタン膜とタングステン膜を埋め込んだプラグＰＬＧ１を形成することができる。
【０１２４】
次に、シングルダマシン法を使用して銅配線を形成する工程について説明する。図３１に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成されており、この酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。
【０１２５】
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１にトレンチ（配線溝）ＷＤ１を形成する。このトレンチＷＤ１は、酸化シリコン膜からなる層間絶縁膜ＩＬ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、トレンチＷＤ１の底部でプラグＰＬＧ１の表面が露出することになる。
【０１２６】
その後、トレンチＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。
【０１２７】
続いて、トレンチＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜を形成する。この銅膜は、トレンチＷＤ１に埋め込まれるように形成される。この銅膜は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１２８】
次に、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜および銅膜をＣＭＰ法で除去する。これにより、トレンチＷＤ１にバリア導体膜と銅膜を埋め込んだ配線Ｌ１を形成することができる。以上のようにして、本実施の形態１における半導体装置を製造することができる。
【０１２９】
（実施の形態２）
前記実施の形態１では、サイドウォールＳＷを、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２からなる積層膜で形成する例について説明したが、本実施の形態２では、サイドウォールＳＷを、窒化シリコン膜、酸化シリコンおよび窒化シリコン膜から形成する例について説明する。
【０１３０】
図３２は、ＦＩＮＦＥＴを構成するフィンＦＩＮ１とゲート電極Ｇ１の位置関係を示す図である。図３２に示すように、フィンＦＩＮ１はＸ方向に延在している一方、ゲート電極Ｇ１はＹ方向に延在している。そして、ゲート電極Ｇ１は、フィンＦＩＮ１と交差する領域で、フィンＦＩＮ１上を跨るように配置されている。このＹ方向に延在するゲート電極Ｇ１の両側の側壁にはサイドウォールＳＷが形成されている。本実施の形態２において、サイドウォールＳＷは、ゲート電極Ｇ１の側壁上に形成されている窒化シリコン膜ＳＮ１と、この窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ２から構成されている。このように本実施の形態２でも、サイドウォールＳＷをエッチング特性の異なる窒化シリコン膜ＳＮ１、ＳＮ２と酸化シリコン膜ＯＸ１の積層膜から構成することにより、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成しながら、フィンＦＩＮ１の側壁にサイドウォールＳＷを残存させないようにすることが可能となる。この結果、本実施の形態２においても、フィンＦＩＮ１の側壁から導電型不純物を高濃度に注入する場合に、サイドウォールＳＷが邪魔にならないので、均一かつ高濃度な不純物の注入を実施することができる。さらに、サイドウォールＳＷに阻害されずに、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することができる。すなわち、本実施の形態２におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ２からサイドウォールＳＷを形成する本実施の形態２でも、酸化シリコン膜ＯＸ１と窒化シリコン膜ＳＮ１と酸化シリコン膜ＯＸ２からサイドウォールＳＷを形成する前記実施の形態１と同様の効果を得ることができる。
【０１３１】
ここで、前記実施の形態１では、窒化シリコン膜ＳＮ１からなる中間層の下層に酸化シリコン膜ＯＸ１からなる最下層が形成されていることから、窒化シリコン膜ＳＮ１が直接、フィンＦＩＮ１に代表される活性領域と接触することを防止でき、窒化シリコン膜ＳＮ１によるストレスやダメージを抑制することができ、トランジスタ性能の低下を防止することができる利点を有している。つまり、前記実施の形態１では、直接、活性領域に窒化シリコン膜ＳＮ１を接触させない構成をとることで、活性領域を保護している。
【０１３２】
これに対し、本実施の形態２では、窒化シリコン膜ＳＮ１をサイドウォールＳＷの最下層に使用している。このため、本実施の形態２では、ゲート電極Ｇ１の側壁に直接窒化シリコン膜ＳＮ１が接触することになる。このように本実施の形態２では、ゲート電極Ｇ１に直接窒化シリコン膜ＳＮ１を接触させている点に特徴がある。
【０１３３】
近年、ＭＩＳＦＥＴの高性能化を図る技術として歪シリコン技術がある。歪シリコン技術とは、ＭＩＳＦＥＴのチャネル形成領域に歪みに起因した応力を与えることにより、チャネルを流れるキャリア（電子や正孔）の移動度を向上させる技術である。この歪シリコン技術によれば、チャネルを流れるキャリアの移動度を向上させることにより、ＭＩＳＦＥＴの高性能化を実現することができる。
【０１３４】
歪シリコン技術ではゲート電極Ｇ１に応力を発生させており、この応力を発生させる機能を有するのが、上述している窒化シリコン膜ＳＮ１である。すなわち、窒化シリコン膜ＳＮ１の格子間隔と、ゲート電極Ｇ１を構成するシリコンとの格子間隔の差によるストレスを生じさせ、このストレスによってゲート電極Ｇ１に跨るように配置されているフィンＦＩＮ１（チャネル形成領域）に応力を発生させているのである。
【０１３５】
図３３は、図３２のＡ−Ａ線で切断した断面図であり、フィンＦＩＮ１に応力が加わる様子を示す図である。図３３に示すように、ゲート電極Ｇ１に直接窒化シリコン膜が接触すると、窒化シリコン膜の格子間隔とシリコンの格子間隔の相違に基づき、窒化シリコン膜とシリコンとの界面にストレスが発生し、ストレスに起因した応力が生成される。このことから、ゲート電極Ｇ１に覆われたフィンＦＩＮ１には、例えば、図３３の矢印で示す方向の応力が加わることになる。ゲート電極Ｇ１で覆われているフィンＦＩＮ１の側面および上面はチャネル領域として機能することから、ゲート電極Ｇ１に発生した応力がチャネル領域に歪みを与える。このため、チャネル領域が歪み、チャネル領域を通過するキャリア（電子あるいは正孔）の移動度が向上する。この結果、本実施の形態２によれば、チャネル領域を流れる電流密度の向上を図ることができるのである。
【０１３６】
（実施の形態３）
前記実施の形態１では、図２７〜図２９に示すように、最下層に形成されている酸化シリコン膜ＯＸ１を除去してサイドウォールＳＷを形成した後、高濃度ｎ型不純物拡散領域ＮＲ１、ＮＲ２および深いｎ型不純物拡散領域ＮＲ３を形成している。つまり、酸化シリコン膜ＯＸ１を除去した後、イオン注入法を実施することにより、高濃度ｎ型不純物拡散領域ＮＲ１、ＮＲ２および深いｎ型不純物拡散領域ＮＲ３を形成している。
【０１３７】
これに対し、本実施の形態３では、最下層に形成されている酸化シリコン膜ＯＸ１を残存させながら、イオン注入法を実施して高濃度ｎ型不純物拡散領域ＮＲ１、ＮＲ２および深いｎ型不純物拡散領域ＮＲ３を形成する例について説明する。
【０１３８】
図２７に示すように、サイドウォールＳＷを構成する最下層の酸化シリコン膜ＯＸ１を除去せずに残存させる。その後、この残存させている酸化シリコン膜ＯＸ１を介してイオン注入法を実施する。これにより、イオン注入法で注入される不純物は、酸化シリコン膜ＯＸ１を介して注入される。その後、酸化シリコン膜ＯＸ１を除去する。このように最下層に形成される酸化シリコン膜ＯＸ１は、例えば、１０ｎｍ程度の膜厚を有しており、薄い膜である、したがって、この酸化シリコン膜ＯＸ１をイオン注入法による不純物の注入の際のスルー酸化膜として使用することができるのである。本実施の形態３では、サイドウォールＳＷを、酸化シリコン膜ＯＸ１、窒化シリコン膜ＳＮ１および酸化シリコン膜ＯＸ２の積層膜から構成するとともに、最下層に形成されている酸化シリコン膜ＯＸ１をスルー酸化膜としても使用している点に特徴がある。
【０１３９】
（実施の形態４）
前記実施の形態１では、フィンＦＩＮ１の両側面と上面をチャネル領域として使用するトライゲート構造のＦＩＮＦＥＴについて説明したが、本発明の技術的思想は、トライゲート構造のＦＩＮＦＥＴに限らず、例えば、ダブルゲート構造のＦＩＮＦＥＴにも適用することができる。ダブルゲート構造のＦＩＮＦＥＴとは、フィンＦＩＮ１の両側面をチャネル領域として使用するが、フィンＦＩＮ１の上面はチャネル領域として使用しないタイプのＦＩＮＦＥＴである。
【０１４０】
このダブルゲート構造のＦＩＮＦＥＴにおいても、ＦＩＮＦＥＴ形成領域において、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去する特徴的構成をとることができる。これにより、ダブルゲート構造のＦＩＮＦＥＴにおいても、フィンＦＩＮ１の側壁から導電型不純物を高濃度に注入する場合に、サイドウォールＳＷが邪魔にならないので、均一かつ高濃度な不純物の注入を実施することができる。さらに、サイドウォールＳＷに阻害されることなく、フィンＦＩＮ１の表面に低抵抗なシリサイド膜を形成することができる。この結果、本実施の形態４におけるＦＩＮＦＥＴによれば、フィンＦＩＮ１の側面における寄生抵抗の改善を図ることができるのである。
【０１４１】
このダブルゲート構造のＦＩＮＦＥＴにおいても、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、フィンＦＩＮ１の側壁に形成されるサイドウォールＳＷを除去するという特徴的構成を実現するために、前記実施の形態１で説明した３層構造のサイドウォールＳＷを使用することができる。つまり、本実施の形態４におけるダブルゲート構造のＦＩＮＦＥＴにおいても、前記実施の形態１と同様の製造工程を経ることにより、本発明の特徴的構成を実現することができる。
【０１４２】
さらに、本実施の形態４におけるダブルゲート構造のＦＩＮＦＥＴでは、フィンＦＩＮ１の上面をチャネル領域として使用しないことから、フィンＦＩＮ１上に保護膜となるハードマスクを形成することができる。この結果、単層のサイドウォールを形成する方法であっても、フィンＦＩＮ１を保護しながら、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを残さないようにすることが可能となる。以下に、この製造方法について図面を参照しながら簡単に説明する。
【０１４３】
図３４に示すように、前記実施の形態１と同様にして、埋め込み絶縁層ＢＯＸ上に直方体状のフィンＦＩＮ１を形成し、その後、フィンＦＩＮ１を跨ぐようにゲート電極Ｇ１を形成する。このとき、本実施の形態４では、フィンＦＩＮ１の上面をチャネル領域として使用しないため、フィンＦＩＮ１上にはパッド酸化膜ＰＯＸ４が形成され、このパッド酸化膜ＰＯＸ４上にハードマスクＨＭ３が形成されている。パッド酸化膜ＰＯＸ４は、例えば、酸化シリコン膜から形成され、ハードマスクＨＭ３は、例えば、窒化シリコン膜から形成されている。
【０１４４】
次に、図３５に示すように、ＳＯＩ基板の主面の全面に酸化シリコン膜ＯＸ１を形成する。これにより、フィンＦＩＮ１およびゲート電極Ｇ１は、酸化シリコン膜ＯＸ１で覆われることになる。
【０１４５】
続いて、図３６に示すように、酸化シリコン膜ＯＸ１に対して異方性エッチング（ドライエッチング）を施す。これにより、フィンＦＩＮ１の側壁とゲート電極Ｇ１の側壁にサイドウォールＳＷが形成される。その後、さらに、図３７に示すように、酸化シリコン膜ＯＸ１のオーバエッチングを実施する。これにより、フィンＦＩＮ１の側壁に形成されている酸化シリコン膜ＯＸ１が除去される。
【０１４６】
ここで、本実施の形態４では、フィンＦＩＮ１の上部にハードマスクＨＭ３が形成されている。このため、ハードマスクＨＭ３が酸化シリコン膜ＯＸ１のオーバエッチングの際の保護膜となる。したがって、酸化シリコン膜ＯＸ１のオーバエッチングを実施しても、フィンＦＩＮ１はハードマスクＨＭ３により保護されエッチングされることはない。すなわち、本実施の形態４では、フィンＦＩＮ１の上面をチャネル領域として使用しないことから、フィンＦＩＮ１上にハードマスクＨＭ３を形成することができ、このハードマスクＨＭ３がフィンＦＩＮ１をオーバエッチングから保護することになる。このことから、本実施の形態４のようにダブルゲート構造のＦＩＮＦＥＴでは、単層膜からなるサイドウォールＳＷを形成しても、フィンＦＩＮ１を消失させることなく、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを残さないようにすることができる。
【０１４７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１４８】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１４９】
１ ＣＰＵ
１Ｓ 基板層
２ ＲＡＭ
３ アナログ回路
４ ＥＥＰＲＯＭ
５ フラッシュメモリ
６ Ｉ／Ｏ回路
ＢＤ ボディ領域
ＢＯＸ 埋め込み絶縁層
ＣＨＰ 半導体チップ
ＣＩＬ コンタクト層間絶縁膜
ＣＳ コバルトシリサイド膜
ＤＭＹ ダミー膜
ＤＲ１ ドレイン領域
ＤＲ２ ドレイン領域
ＤＲ３ ドレイン領域
ＥＰＩ エピタキシャル層
ＥＸ１ 低濃度ｎ型不純物拡散領域
ＥＸ２ 低濃度ｎ型不純物拡散領域
ＥＸ３ 浅いｎ型不純物拡散領域
ＦＩＮ１ フィン
ＦＲ１ レジスト膜
ＦＲ２ レジスト膜
ＦＲ３ レジスト膜
Ｇ１ ゲート電極
Ｇ２ ゲート電極
Ｇ３ ゲート電極
ＧＯＸ１ ゲート絶縁膜
ＧＯＸ２ ゲート絶縁膜
ＧＯＸ３ ゲート絶縁膜
ＨＭ１ ハードマスク
ＨＭ２ ハードマスク
ＨＭ３ ハードマスク
ＩＬ１ 層間絶縁膜
Ｌ１ 第１層配線
ＮＲ１ 高濃度ｎ型不純物拡散領域
ＮＲ２ 高濃度ｎ型不純物拡散領域
ＮＲ３ 深いｎ型不純物拡散領域
ＯＸ１ 酸化シリコン膜
ＯＸ２ 酸化シリコン膜
ＰＬＧ１ プラグ
ＰＯＸ１ パッド酸化膜
ＰＯＸ２ パッド酸化膜
ＰＯＸ３ パッド酸化膜
ＰＯＸ４ パッド酸化膜
ＰＦ１ ポリシリコン膜
ＰＷＬ ｐ型ウェル
ＳＩＬ シリコン層
ＳＮ１ 窒化シリコン膜
ＳＮ２ 窒化シリコン膜
ＳＲ１ ソース領域
ＳＲ２ ソース領域
ＳＲ３ ソース領域
ＳＷ サイドウォール
ＳＷＦ サイドウォール
ＷＤ１ トレンチ
【特許請求の範囲】
【請求項１】
半導体チップの第１領域に形成された第１ＭＩＳＦＥＴを備え、
前記第１ＭＩＳＦＥＴは、
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなるＳＯＩ基板と、
（ｂ）前記半導体層を加工して形成され、第１方向に長辺を有する直方体状のフィンと、
（ｃ）前記半導体層を加工して形成され、前記フィンの一端と接続されるように形成された第１ソース領域と、
（ｄ）前記半導体層を加工して形成され、前記フィンの他端と接続されるように形成された第１ドレイン領域と、
（ｅ）前記フィンの表面上に形成された第１ゲート絶縁膜と、
（ｆ）前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように形成された第１ゲート電極とを有する半導体装置であって、
前記第１ゲート電極の側壁にはサイドウォールが形成されている一方、前記フィンの側壁にはサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１ゲート電極の側壁に形成されている前記サイドウォールは、積層膜から形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記積層膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された第２酸化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記積層膜は、第１窒化シリコン膜と、前記第１窒化シリコン膜上に形成された酸化シリコン膜と、前記酸化シリコン膜上に形成された第２窒化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１ゲート電極上に第１絶縁膜が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１絶縁膜の高さは、前記フィンの高さよりも大きいことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
さらに、前記半導体チップの第２領域に第２ＭＩＳＦＥＴが形成され、前記半導体チップの第３領域に第３ＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第２ＭＩＳＦＥＴは、
（ｇ）前記基板層と、前記基板層上に形成された前記埋め込み絶縁層と、前記埋め込み絶縁層上に形成された前記半導体層とからなる前記ＳＯＩ基板と、
（ｈ）前記ＳＯＩ基板の前記半導体層上に形成された第２ゲート絶縁膜と、
（ｉ）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｊ）前記半導体層内に形成された第２ソース領域と、
（ｋ）前記半導体層内に形成された第２ドレイン領域とを有し、
前記第３ＭＩＳＦＥＴは、
（ｌ）前記半導体層と前記埋め込み絶縁層を除去することにより露出した前記基板層と、
（ｍ）前記基板層上に形成された第３ゲート絶縁膜と、
（ｎ）前記第３ゲート絶縁膜上に形成された第３ゲート電極と、
（ｏ）前記基板層内に形成された第３ソース領域と、
（ｐ）前記基板層内に形成された第３ドレイン領域とを有することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記第２ゲート電極の側壁および前記第３ゲート電極の側壁にも前記サイドウォールが形成されていることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置であって、
前記第２ゲート絶縁膜の膜厚は前記第３ゲート絶縁膜の膜厚よりも薄く、
前記第２ゲート電極のゲート長は前記第３ゲート電極のゲート長よりも小さいことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第１ＭＩＳＦＥＴはＳＲＡＭに使用され、前記第２ＭＩＳＦＥＴはロジック回路に使用され、前記第３ＭＩＳＦＥＴは入出力回路に使用されることを特徴とする半導体装置。
【請求項１２】
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、
（ｂ２）前記フィンの表面上に第１ゲート絶縁膜を形成する工程と、
（ｂ３）前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆う第１導体膜を形成する工程と、
（ｂ４）前記第１導体膜上にハードマスク膜を形成する工程と、
（ｂ５）前記ハードマスク膜をパターニングする工程と、
（ｂ６）パターニングした前記ハードマスク膜をマスクにして前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成する工程と、
（ｂ７）前記第１ゲート電極から露出している前記フィンと、前記第１ソース領域および前記第２ドレイン領域に導電型不純物を導入する工程と、
（ｂ８）前記（ｂ７）工程後、前記ＳＯＩ基板上に第１絶縁膜を形成する工程と、
（ｂ９）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｂ１０）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｂ１１）前記フィンの側壁に形成されている前記第３絶縁膜が除去されるまで、前記第３絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第３絶縁膜を除去する工程と、
（ｂ１２）残存する前記第３絶縁膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜と前記第２絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第２絶縁膜を除去する工程と、
（ｂ１３）残存する前記第３絶縁膜および前記第２絶縁膜をマスクにして前記第１絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜を残存させて、前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜からなるサイドウォールを形成しつつ、前記フィンの側壁に形成されている前記第１絶縁膜を除去する工程と、
（ｂ１４）前記サイドウォールから露出している前記フィンと、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記（ｂ１１）工程で実施されるエッチングは異方性エッチングであるドライエッチングであり、
前記（ｂ１２）工程で実施されるエッチングはドライエッチングあるいはウェットエッチングであり、
前記（ｂ１３）工程で実施されるエッチングは等方性エッチングであるウェットエッチングであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法であって、
前記第１絶縁膜は酸化シリコン膜であり、前記第２絶縁膜は窒化シリコン膜であり、前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法であって、
前記第１絶縁膜は窒化シリコン膜であり、前記第２絶縁膜は酸化シリコン膜であり、前記第３絶縁膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法であって、
前記（ｂ４）工程で形成する前記ハードマスク膜は多層膜であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記ＳＯＩ基板の前記半導体層はシリコン層であり、
前記第１導体膜は第１ポリシリコン膜であり、
前記ハードマスク膜は酸化シリコン膜と前記酸化シリコン膜上に形成された第２ポリシリコン膜から形成されており、
前記（ｂ６）工程は、パターニングされた前記第２ポリシリコン膜をマスクにして、前記第２ポリシリコン膜が無くなり、かつ、前記フィンの表面が露出するまで、前記第１導体膜を加工し、その後、パターニングされた前記酸化シリコン膜をマスクにして、前記第１導体膜をさらに加工することより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される前記第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法であって、
前記ＳＯＩ基板の前記半導体層はシリコン層であり、
前記第１導体膜は第１ポリシリコン膜であり、
前記ハードマスク膜は酸化シリコン膜と前記酸化シリコン膜上に形成され、フッ素が添加された第１アモルファスシリコン膜から形成されており、
前記（ｂ６）工程は、パターニングされた前記第１アモルファスシリコン膜をマスクにして、前記第１アモルファスポリシリコン膜が無くなり、かつ、前記フィンの表面が露出するまで、前記第１導体膜を加工し、その後、パターニングされた前記酸化シリコン膜をマスクにして、前記第１導体膜をさらに加工することより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される前記第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２記載の半導体装置の製造方法であって、
さらに、前記（ｂ１４）工程後、前記サイドウォールから露出している前記フィンの表面と、前記第１ソース領域の表面および前記第２ドレイン領域の表面にシリサイド膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２記載の半導体装置の製造方法であって、
さらに、前記（ｂ６）工程後、前記第１ゲート電極の上面を化学的機械的研磨法で平坦化する工程を有することを特徴とする半導体装置の製造方法。
【請求項２１】
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成し、前記ＳＯＩ基板の第２領域に第２ＭＩＳＦＥＴを形成し、前記ＳＯＩ基板の第３領域に第３ＭＩＳＦＥＴを形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）前記ＳＯＩ基板の前記第３領域に形成されている前記半導体層と前記埋め込み絶縁層を除去して、前記第３領域において前記基板層を露出する工程と、
（ｂ２）前記第３領域に露出している前記基板層上にエピタキシャル層を形成し、前記第１領域の前記半導体層の表面と、前記第２領域の前記半導体層の表面と、前記第３領域の前記エピタキシャル層の表面とを揃える工程と、
（ｂ３）前記ＳＯＩ基板の前記第１領域に形成されている前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、
（ｂ４）前記第１領域における前記フィンの表面上に第１ゲート絶縁膜を形成し、前記第２領域における前記半導体層上に第２ゲート絶縁膜を形成し、前記第３領域における前記基板層上に第３ゲート絶縁膜を形成する工程と、
（ｂ５）前記第１領域、前記第２領域および前記第３領域を覆う第１導体膜を形成する工程と、
（ｂ６）前記第１導体膜上にハードマスク膜を形成する工程と、
（ｂ７）前記ハードマスク膜をパターニングする工程と、
（ｂ８）パターニングした前記ハードマスク膜をマスクにして前記第１導体膜を加工することにより、前記第１領域では、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成し、前記第２領域では、前記第２ゲート絶縁膜上に第２ゲート電極を形成し、前記第３領域では、前記第３ゲート絶縁膜上に第３ゲート電極を形成する工程と、
（ｂ９）前記第１領域では、前記第１ゲート電極から露出する前記フィン、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入し、前記第２領域では、前記第２ゲート電極に整合して前記半導体層内に導電型不純物を導入し、前記第３領域では、前記第３ゲート電極に整合して前記基板層内に導電型不純物を導入する工程と、
（ｂ１０）前記（ｂ９）工程後、前記ＳＯＩ基板上に第１絶縁膜を形成する工程と、
（ｂ１１）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｂ１２）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｂ１３）前記フィンの側壁に形成されている前記第３絶縁膜が除去されるまで、前記第３絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁、前記第２ゲート電極の側壁および前記第３ゲート電極の側壁に前記第３絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第３絶縁膜を除去する工程と、
（ｂ１４）残存する前記第３絶縁膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁、前記第２ゲート電極の側壁および前記第３ゲート電極の側壁に前記第３絶縁膜と前記第２絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第２絶縁膜を除去する工程と、
（ｂ１５）残存する前記第２絶縁膜および前記第３絶縁膜をマスクにして前記第１絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁、前記第２ゲート電極の側壁および前記第３ゲート電極の側壁にそれぞれ前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜を残存させて、前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜からなるサイドウォールを形成する一方、前記フィンの側壁に形成されている前記第１絶縁膜を除去する工程と、
（ｂ１６）前記第１領域において、前記第１ゲート電極の側壁に形成されている前記サイドウォールから露出している前記フィンと、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程と、
（ｂ１７）前記第２領域において、前記第２ゲート電極の側壁に形成されている前記サイドウォールに整合した前記半導体層内に導電型不純物を導入することにより、第２ソース領域および第２ドレイン領域を形成する工程と、
（ｂ１８）前記第３領域において、前記第３ゲート電極の側壁に形成されている前記サイドウォールに整合した前記基板層内に導電型不純物を導入することにより、第３ソース領域および第３ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２２】
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、
（ｂ２）前記フィンの表面上に第１ゲート絶縁膜を形成する工程と、
（ｂ３）前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆う第１導体膜を形成する工程と、
（ｂ４）前記第１導体膜上にハードマスク膜を形成する工程と、
（ｂ５）前記ハードマスク膜をパターニングする工程と、
（ｂ６）パターニングした前記ハードマスク膜をマスクにして前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成する工程と、
（ｂ７）前記第１ゲート電極から露出している前記フィンと、前記第１ソース領域および前記第２ドレイン領域に導電型不純物を導入する工程と、
（ｂ８）前記（ｂ７）工程後、前記ＳＯＩ基板上に第１絶縁膜を形成する工程と、
（ｂ９）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｂ１０）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｂ１１）前記フィンの側壁に形成されている前記第３絶縁膜が除去されるまで、前記第３絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第３絶縁膜を除去する工程と、
（ｂ１２）残存する前記第３絶縁膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜と前記第２絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第２絶縁膜を除去する工程と、
（ｂ１３）前記（ｂ８）工程で形成した前記第１絶縁膜をすべて残存させることにより、前記第１ゲート電極の側壁に前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜からなるサイドウォールを形成し、かつ、前記フィンの表面を前記第１絶縁膜で覆う状態を維持する工程と、
（ｂ１４）前記サイドウォールで覆われていない前記フィンと、前記第１ソース領域および前記第１ドレイン領域に前記第１絶縁膜を介して導電型不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１】
半導体チップの第１領域に形成された第１ＭＩＳＦＥＴを備え、
前記第１ＭＩＳＦＥＴは、
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層とからなるＳＯＩ基板と、
（ｂ）前記半導体層を加工して形成され、第１方向に長辺を有する直方体状のフィンと、
（ｃ）前記半導体層を加工して形成され、前記フィンの一端と接続されるように形成された第１ソース領域と、
（ｄ）前記半導体層を加工して形成され、前記フィンの他端と接続されるように形成された第１ドレイン領域と、
（ｅ）前記フィンの表面上に形成された第１ゲート絶縁膜と、
（ｆ）前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように形成された第１ゲート電極とを有する半導体装置であって、
前記第１ゲート電極の側壁にはサイドウォールが形成されている一方、前記フィンの側壁にはサイドウォールが形成されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第１ゲート電極の側壁に形成されている前記サイドウォールは、積層膜から形成されていることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記積層膜は、第１酸化シリコン膜と、前記第１酸化シリコン膜上に形成された窒化シリコン膜と、前記窒化シリコン膜上に形成された第２酸化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置であって、
前記積層膜は、第１窒化シリコン膜と、前記第１窒化シリコン膜上に形成された酸化シリコン膜と、前記酸化シリコン膜上に形成された第２窒化シリコン膜から形成されていることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、
前記第１ゲート電極上に第１絶縁膜が形成されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第１絶縁膜の高さは、前記フィンの高さよりも大きいことを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、
さらに、前記半導体チップの第２領域に第２ＭＩＳＦＥＴが形成され、前記半導体チップの第３領域に第３ＭＩＳＦＥＴが形成されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第２ＭＩＳＦＥＴは、
（ｇ）前記基板層と、前記基板層上に形成された前記埋め込み絶縁層と、前記埋め込み絶縁層上に形成された前記半導体層とからなる前記ＳＯＩ基板と、
（ｈ）前記ＳＯＩ基板の前記半導体層上に形成された第２ゲート絶縁膜と、
（ｉ）前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
（ｊ）前記半導体層内に形成された第２ソース領域と、
（ｋ）前記半導体層内に形成された第２ドレイン領域とを有し、
前記第３ＭＩＳＦＥＴは、
（ｌ）前記半導体層と前記埋め込み絶縁層を除去することにより露出した前記基板層と、
（ｍ）前記基板層上に形成された第３ゲート絶縁膜と、
（ｎ）前記第３ゲート絶縁膜上に形成された第３ゲート電極と、
（ｏ）前記基板層内に形成された第３ソース領域と、
（ｐ）前記基板層内に形成された第３ドレイン領域とを有することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置であって、
前記第２ゲート電極の側壁および前記第３ゲート電極の側壁にも前記サイドウォールが形成されていることを特徴とする半導体装置。
【請求項１０】
請求項８記載の半導体装置であって、
前記第２ゲート絶縁膜の膜厚は前記第３ゲート絶縁膜の膜厚よりも薄く、
前記第２ゲート電極のゲート長は前記第３ゲート電極のゲート長よりも小さいことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置であって、
前記第１ＭＩＳＦＥＴはＳＲＡＭに使用され、前記第２ＭＩＳＦＥＴはロジック回路に使用され、前記第３ＭＩＳＦＥＴは入出力回路に使用されることを特徴とする半導体装置。
【請求項１２】
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、
（ｂ２）前記フィンの表面上に第１ゲート絶縁膜を形成する工程と、
（ｂ３）前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆う第１導体膜を形成する工程と、
（ｂ４）前記第１導体膜上にハードマスク膜を形成する工程と、
（ｂ５）前記ハードマスク膜をパターニングする工程と、
（ｂ６）パターニングした前記ハードマスク膜をマスクにして前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成する工程と、
（ｂ７）前記第１ゲート電極から露出している前記フィンと、前記第１ソース領域および前記第２ドレイン領域に導電型不純物を導入する工程と、
（ｂ８）前記（ｂ７）工程後、前記ＳＯＩ基板上に第１絶縁膜を形成する工程と、
（ｂ９）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｂ１０）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｂ１１）前記フィンの側壁に形成されている前記第３絶縁膜が除去されるまで、前記第３絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第３絶縁膜を除去する工程と、
（ｂ１２）残存する前記第３絶縁膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜と前記第２絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第２絶縁膜を除去する工程と、
（ｂ１３）残存する前記第３絶縁膜および前記第２絶縁膜をマスクにして前記第１絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜を残存させて、前記第１絶縁膜と前記第２絶縁膜と前記第３絶縁膜からなるサイドウォールを形成しつつ、前記フィンの側壁に形成されている前記第１絶縁膜を除去する工程と、
（ｂ１４）前記サイドウォールから露出している前記フィンと、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２記載の半導体装置の製造方法であって、
前記（ｂ１１）工程で実施されるエッチングは異方性エッチングであるドライエッチングであり、
前記（ｂ１２）工程で実施されるエッチングはドライエッチングあるいはウェットエッチングであり、
前記（ｂ１３）工程で実施されるエッチングは等方性エッチングであるウェットエッチングであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２記載の半導体装置の製造方法であって、
前記第１絶縁膜は酸化シリコン膜であり、前記第２絶縁膜は窒化シリコン膜であり、前記第３絶縁膜は酸化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２記載の半導体装置の製造方法であって、
前記第１絶縁膜は窒化シリコン膜であり、前記第２絶縁膜は酸化シリコン膜であり、前記第３絶縁膜は窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２記載の半導体装置の製造方法であって、
前記（ｂ４）工程で形成する前記ハードマスク膜は多層膜であることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６記載の半導体装置の製造方法であって、
前記ＳＯＩ基板の前記半導体層はシリコン層であり、
前記第１導体膜は第１ポリシリコン膜であり、
前記ハードマスク膜は酸化シリコン膜と前記酸化シリコン膜上に形成された第２ポリシリコン膜から形成されており、
前記（ｂ６）工程は、パターニングされた前記第２ポリシリコン膜をマスクにして、前記第２ポリシリコン膜が無くなり、かつ、前記フィンの表面が露出するまで、前記第１導体膜を加工し、その後、パターニングされた前記酸化シリコン膜をマスクにして、前記第１導体膜をさらに加工することより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される前記第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６記載の半導体装置の製造方法であって、
前記ＳＯＩ基板の前記半導体層はシリコン層であり、
前記第１導体膜は第１ポリシリコン膜であり、
前記ハードマスク膜は酸化シリコン膜と前記酸化シリコン膜上に形成され、フッ素が添加された第１アモルファスシリコン膜から形成されており、
前記（ｂ６）工程は、パターニングされた前記第１アモルファスシリコン膜をマスクにして、前記第１アモルファスポリシリコン膜が無くなり、かつ、前記フィンの表面が露出するまで、前記第１導体膜を加工し、その後、パターニングされた前記酸化シリコン膜をマスクにして、前記第１導体膜をさらに加工することより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される前記第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１２記載の半導体装置の製造方法であって、
さらに、前記（ｂ１４）工程後、前記サイドウォールから露出している前記フィンの表面と、前記第１ソース領域の表面および前記第２ドレイン領域の表面にシリサイド膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２記載の半導体装置の製造方法であって、
さらに、前記（ｂ６）工程後、前記第１ゲート電極の上面を化学的機械的研磨法で平坦化する工程を有することを特徴とする半導体装置の製造方法。
【請求項２１】
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成し、前記ＳＯＩ基板の第２領域に第２ＭＩＳＦＥＴを形成し、前記ＳＯＩ基板の第３領域に第３ＭＩＳＦＥＴを形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）前記ＳＯＩ基板の前記第３領域に形成されている前記半導体層と前記埋め込み絶縁層を除去して、前記第３領域において前記基板層を露出する工程と、
（ｂ２）前記第３領域に露出している前記基板層上にエピタキシャル層を形成し、前記第１領域の前記半導体層の表面と、前記第２領域の前記半導体層の表面と、前記第３領域の前記エピタキシャル層の表面とを揃える工程と、
（ｂ３）前記ＳＯＩ基板の前記第１領域に形成されている前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、
（ｂ４）前記第１領域における前記フィンの表面上に第１ゲート絶縁膜を形成し、前記第２領域における前記半導体層上に第２ゲート絶縁膜を形成し、前記第３領域における前記基板層上に第３ゲート絶縁膜を形成する工程と、
（ｂ５）前記第１領域、前記第２領域および前記第３領域を覆う第１導体膜を形成する工程と、
（ｂ６）前記第１導体膜上にハードマスク膜を形成する工程と、
（ｂ７）前記ハードマスク膜をパターニングする工程と、
（ｂ８）パターニングした前記ハードマスク膜をマスクにして前記第１導体膜を加工することにより、前記第１領域では、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成し、前記第２領域では、前記第２ゲート絶縁膜上に第２ゲート電極を形成し、前記第３領域では、前記第３ゲート絶縁膜上に第３ゲート電極を形成する工程と、
（ｂ９）前記第１領域では、前記第１ゲート電極から露出する前記フィン、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入し、前記第２領域では、前記第２ゲート電極に整合して前記半導体層内に導電型不純物を導入し、前記第３領域では、前記第３ゲート電極に整合して前記基板層内に導電型不純物を導入する工程と、
（ｂ１０）前記（ｂ９）工程後、前記ＳＯＩ基板上に第１絶縁膜を形成する工程と、
（ｂ１１）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｂ１２）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｂ１３）前記フィンの側壁に形成されている前記第３絶縁膜が除去されるまで、前記第３絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁、前記第２ゲート電極の側壁および前記第３ゲート電極の側壁に前記第３絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第３絶縁膜を除去する工程と、
（ｂ１４）残存する前記第３絶縁膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁、前記第２ゲート電極の側壁および前記第３ゲート電極の側壁に前記第３絶縁膜と前記第２絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第２絶縁膜を除去する工程と、
（ｂ１５）残存する前記第２絶縁膜および前記第３絶縁膜をマスクにして前記第１絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁、前記第２ゲート電極の側壁および前記第３ゲート電極の側壁にそれぞれ前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜を残存させて、前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜からなるサイドウォールを形成する一方、前記フィンの側壁に形成されている前記第１絶縁膜を除去する工程と、
（ｂ１６）前記第１領域において、前記第１ゲート電極の側壁に形成されている前記サイドウォールから露出している前記フィンと、前記第１ソース領域および前記第１ドレイン領域に導電型不純物を導入する工程と、
（ｂ１７）前記第２領域において、前記第２ゲート電極の側壁に形成されている前記サイドウォールに整合した前記半導体層内に導電型不純物を導入することにより、第２ソース領域および第２ドレイン領域を形成する工程と、
（ｂ１８）前記第３領域において、前記第３ゲート電極の側壁に形成されている前記サイドウォールに整合した前記基板層内に導電型不純物を導入することにより、第３ソース領域および第３ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２２】
（ａ）基板層と、前記基板層上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された半導体層からなるＳＯＩ基板を用意する工程と、
（ｂ）前記ＳＯＩ基板の第１領域に第１ＭＩＳＦＥＴを形成する工程とを備え、
前記（ｂ）工程は、
（ｂ１）前記ＳＯＩ基板の前記半導体層を加工することにより、第１方向に長辺を有する直方体状のフィンと、前記フィンの一端と接続する第１ソース領域と、前記フィンの他端と接続する第１ドレイン領域とを形成する工程と、
（ｂ２）前記フィンの表面上に第１ゲート絶縁膜を形成する工程と、
（ｂ３）前記フィンを形成した前記ＳＯＩ基板上に前記フィンを覆う第１導体膜を形成する工程と、
（ｂ４）前記第１導体膜上にハードマスク膜を形成する工程と、
（ｂ５）前記ハードマスク膜をパターニングする工程と、
（ｂ６）パターニングした前記ハードマスク膜をマスクにして前記第１導体膜を加工することにより、前記第１方向と交差する第２方向に延在し、かつ、前記フィンと交差する領域で、前記第１ゲート絶縁膜を介して前記フィンの表面上を跨ぐように配置される第１ゲート電極を形成する工程と、
（ｂ７）前記第１ゲート電極から露出している前記フィンと、前記第１ソース領域および前記第２ドレイン領域に導電型不純物を導入する工程と、
（ｂ８）前記（ｂ７）工程後、前記ＳＯＩ基板上に第１絶縁膜を形成する工程と、
（ｂ９）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｂ１０）前記第２絶縁膜上に第３絶縁膜を形成する工程と、
（ｂ１１）前記フィンの側壁に形成されている前記第３絶縁膜が除去されるまで、前記第３絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第３絶縁膜を除去する工程と、
（ｂ１２）残存する前記第３絶縁膜をマスクにして前記第２絶縁膜をエッチングすることにより、前記第１ゲート電極の側壁に前記第３絶縁膜と前記第２絶縁膜を残存させつつ、前記フィンの側壁に形成されている前記第２絶縁膜を除去する工程と、
（ｂ１３）前記（ｂ８）工程で形成した前記第１絶縁膜をすべて残存させることにより、前記第１ゲート電極の側壁に前記第１絶縁膜、前記第２絶縁膜および前記第３絶縁膜からなるサイドウォールを形成し、かつ、前記フィンの表面を前記第１絶縁膜で覆う状態を維持する工程と、
（ｂ１４）前記サイドウォールで覆われていない前記フィンと、前記第１ソース領域および前記第１ドレイン領域に前記第１絶縁膜を介して導電型不純物を導入する工程とを有することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１１−５４７１８（Ｐ２０１１−５４７１８Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２０１５９４（Ｐ２００９−２０１５９４）
【出願日】平成２１年９月１日（２００９．９．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年９月１日（２００９．９．１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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