【課題】半導体基板の洗浄をより効率的に行うことができる半導体装置の製造方法及び半導体基板の洗浄方法等を提供する。
【解決手段】半導体基板２０をその主面を鉛直方向及び水平方向から傾斜させて保持し、酸を含む洗浄液２６に半導体基板２０を浸漬する。 （もっと読む）

【課題】サリサイド構造を有するＭＩＳ型電界効果トランジスタにおいて、ゲート電極とソース・ドレインコンタクトとの間の短絡を防止する。
【解決手段】ゲート電極１７５上にはシリサイド層２３０が形成されている。シリサイド層２３０の上面は、シリサイド層２３０の中央から両端に向けて低くなっており、当該両端におけるシリサイド層２３０の上面の高さは、オフセットスペーサ１８０の高さ以下である。 （もっと読む）

【課題】各トランジスタの特性を均一化することができるフォトマスクを提供する。
【解決手段】フォトマスク１００には、複数のチャネルパターン１０１と、配線パターン１０２と、補助パターン１０３とが形成されている。複数のチャネルパターン１０１は、半導体基板上に形成された拡散層２１１の２つの縁部に跨って延ばされ、互いに並列に配された複数のチャネル部を形成するために、並列に配されている。配線パターン１０２は、チャネル部から延びたゲート配線部を形成するために、チャネルパターン１０１から延びている。補助パターン１０３は、各々のチャネル部の、拡散層の縁部２１２から一定の距離だけ離れた部分を、該チャネル部が延びている方向と直交する方向Ｔ２に広げるように、各々のチャネルパターン１０１に対して設けられている。各々のチャネルパターンに対して設けられた補助パターン１０３は、互いに同一形状になっている。 （もっと読む）

【課題】多重露光技術において、マスクパタン形成時における工程の複雑化を防止し、設計データに従った均一な形状を形成するためのマスクパタンを効率的に生成する。
【解決手段】目的となる設計データ１０１において、先端部分１０３ａ,１０４ａで所定の離間距離をおいて対向する一対の線状設計パタン１０３，１０４について、設計データ上で仮想的に先端部分１０３ａ,１０４ａ間を接続する補助パタン１０５を配する処理を行い多重露光用マスクパタンを生成する。 （もっと読む）

【課題】プラズマのエッチング工程によって発生する素子特性および信頼性の劣化を防止することのできる半導体素子のゲート形成方法と、プラズマのエッチング工程によって発生する上部の隅部における電界の集中現象を防止することのできる半導体素子のゲート形成方法を提供すること。
【解決手段】支持基板と、埋め込み絶縁層および半導体層からなる基板を備えるステップと、蒸気エッチング工程で前記半導体層をエッチングして互いに離隔した第１トレンチおよび第２トレンチを形成するステップと、前記第１トレンチおよび第２トレンチを備える前記基板の上面にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート導電膜を形成するステップとを含む半導体素子のトリプルゲート形成方法を提供する。 （もっと読む）

【課題】 サブリソグラフィック幅を有する応力誘起ライナによる異方性応力の生成。
【解決手段】 直線端部を有する突出構造体を基板（８）上に形成する。突出構造体は電界効果トランジスタのゲートラインとすることができる。応力誘起ライナを基板（８）上に堆積させる。少なくとも２つの不混和性のポリマブロック成分を含む非感光性自己組織化ブロックコポリマ層を応力誘起ライナ（５０）の上に堆積させ、アニールして不混和性成分を相分離させる。ポリマレジストを現像して少なくとも２つのポリマブロック成分のうちの少なくとも１つを除去し、突出構造体の直線端部（４１）により入れ子になったラインのパターンを形成する。直線型のナノスケール・ストライプが、自己配列及び自己組織化のポリマレジスト内に形成される。応力誘起層は、サブリソグラフィック幅を有する直線型応力誘起ストライプにパターン化される。直線型応力誘起ストライプ（５０）は主にそれらの縦方向に沿った一軸性応力をもたらし、下層の半導体デバイスに異方性応力を加える。 （もっと読む）

【課題】ソース及びドレイン領域の幅を確保しつつ、フィンチャネルの幅のみを狭く形成できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｆｉｎ型トランジスタの製造方法であって、シリコン基板１上に形成されたマスク層８をマスクとして、ＳＴＩ領域２を形成する工程と、マスク層８をウエットエッチングで縮退させて縮退マスク層８ａを形成する工程と、縮退マスク層８ａの表面にストッパ酸化膜１６を形成し、全面にポリシリコン１７を堆積した後、反射防止膜１８、フォトレジスト１９を形成する工程と、ワード線部分のフォトレジスト１９を開口し、当該部分の反射防止膜１８とポリシリコン１７とを除去して、縮退マスク層８ａを露出させた後に、フォトレジスト１９を除去する工程と、縮退マスク層８ａをマスクとして、縮退マスク層８ａの下部両側のシリコン基板１をエッチングして、フィンチャネル３０を形成する工程と、を備える。 （もっと読む）

【課題】ＬＤＤ領域がゲート電極の下部とオーバーラップするのを防止し、素子のパフォーマンスを向上させるようにした半導体素子及びその製造方法を提供する。
【解決手段】ＳＴＩ領域及びゲート領域が定義された下部構造物において、前記ＳＴＩ領域の内部に素子隔離膜を、前記ゲート領域の内部に犠牲層を形成する段階と、前記素子隔離膜及び前記犠牲層をバリア（ｂａｒｒｉｅｒ）とし、前記素子隔離膜と前記犠牲層との間にＬＤＤ領域を形成する段階と、前記ゲート領域の内部に形成された前記犠牲層を選択的に除去する段階と、前記犠牲層が除去された前記ゲート領域の内部側壁にスペーサを形成する段階と、前記犠牲層が除去された前記ゲート領域の内部下側にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜の上部にゲート電極を形成する段階と、前記ＬＤＤ領域の上部に接合領域を形成する段階と、前記ＬＤＤ領域を前記ゲート領域の下部両側端まで拡散させる段階と、を含む。 （もっと読む）

【課題】チャネルが上下方向に形成されるトランジスタアレイ内における各トランジスタの駆動電圧の伝達効率を増大させるための半導体素子及びその製造方法を提供すること。
【解決手段】本発明の半導体素子は、複数の柱パターンと、各々の前記柱パターンを囲むゲート絶縁膜と、各々の前記ゲート絶縁膜を囲み、かつ、隣接する前記ゲート絶縁膜間を連接する導電膜とを備え、該導電膜は、ゲート電極及び配線として機能することを含む。 （もっと読む）

【課題】本発明は、ＦＩＮ状の半導体部やゲート電極を精度良く形成すること、又は素子間の特性バラツキを改善することで、特性の優れたＦＩＮ型トランジスタを備える半導体装置を提供することを目的とする。
【解決手段】本発明は、一方にソース領域、他方にドレイン領域が形成されたＦＩＮ状の半導体部１０と、ソース領域とドレイン領域との間で、ＦＩＮ状の半導体部１０をゲート絶縁膜を介して囲むように形成されたゲート電極１７とを備える半導体装置である。そして、本発明に係る１つ解決手段は、ゲート電極１７が、ウェットエッチング可能なメタル材料又はシリサイド材料を用いている。 （もっと読む）

【課題】リセスゲート工程中にリセス領域のエッチング工程で尖状のホーン（Ｈｏｒｎ）が発生することを抑制できる半導体装置のリセスゲート製造方法を提供すること。
【解決手段】シリコン基板２１をエッチングし、活性領域を画定するトレンチ２２を形成するステップと、該トレンチをギャップフィルする素子分離膜２３を形成するステップと、前記活性領域のチャネル予定領域を開口させ、酸化膜と非晶質カーボン膜とが積層されたハードマスク膜を前記シリコン基板上に形成するステップと、前記ハードマスク膜をエッチング障壁（エッチングマスク）として前記チャネル予定領域を１次エッチングおよび２次エッチング（前記２次エッチングは前記非晶質カーボン膜を取除いた後に行う）の順序でエッチングし、デュアルプロファイルを有するリセス領域１００を形成するステップとを含む。 （もっと読む）

【目的】レベンソン型マスクを用いた場合でもくびれ部分を形成せずにコンパクトな膜パターンを形成する半導体装置の製造方法を提供することを目的とする。
【構成】本発明の一態様の半導体装置の製造方法は、基体上に被加工膜を形成する工程（Ｓ１０４）と、前記被加工膜上に非最細膜パターンを形成する工程（Ｓ１１４）と、前記非最細膜パターンが形成された後、レベンソン型マスクを用いて端部の位置が前記非最細膜パターンと重なるように最細パターンを露光する工程（Ｓ１１６）と、前記最細パターンが露光された後、前記最細パターン幅の最細膜パターンを形成する工程（Ｓ１１８−Ｓ１２２）と、前記非最細膜パターンと前記最細膜パターンとが転写されるように前記被加工膜をエッチングする工程（Ｓ１２６）と、を備えたことを特徴とする。 （もっと読む）

【課題】一方のゲート電極中の不純物が他方のゲート電極に拡散することを抑制するとともに、当該ゲート電極とコンタクトプラグとの接触抵抗を低減することが可能な技術を提供する。
【解決手段】ゲート電極３０は、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとを有している。ゲート電極３０の側面３１には、Ｎ型及びＰ型ゲート部分の境界領域ＢＲに切り欠き部３３が設けられている。Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける切り欠き部３３が形成されている領域３１ＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離は、Ｎ型ゲート部分３０Ｎにおける第１活性領域の直上の部分の幅よりも小さく設定されている。コンタクトプラグ４０は、Ｎ型及びＰ型ゲート部分の上面と、ゲート電極３０の側面３１の切り欠き部３３が形成されている領域とに接触している。 （もっと読む）

【課題】自己整合方式でリセスゲートＭＯＳトランジスタ素子を製作する方法を提供する。
【解決手段】本発明による方法で製作されたＭＯＳトランジスタ素子は、側壁と底部を有するゲート溝を備える基板と、ゲート溝の側壁に設けられるドレイン／ソースドープ領域と、ゲート溝の底部に設けられるゲートチャネル領域と、ゲート溝の側壁と底部に設けられ、ゲート溝の側壁における第一膜厚とゲート溝の底部における第二膜厚が相違するゲート酸化膜と、ゲート溝に埋め込まれるゲート導体とを含む。 （もっと読む）

【課題】ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】半導体基板１１の第１領域１３、第２領域、１４にｎ型、ｐ型ゲート電極膜３４、３７を形成する工程と、ゲート電極膜３４、３７上に第１保護膜３８および第２保護膜３９を形成する工程と、第２保護膜３９に、ゲート電極サイズＬ１、Ｌ２より大きいサイズＬ３のゲート電極パターンを形成する工程と、第２保護膜３９ｂに選択的に燐イオンを注入し、熱酸化速度が第２保護膜３９ａより大きくなるようにする工程と、第２保護膜３９ａ、３９ｂを熱酸化し、生成した第１および第２酸化膜４２、４３を選択的にエッチングして、ゲート電極パターンをスリム化する工程と、スリム化された第２保護膜３９ａ、３９ｂを用いてサイズＬ１、Ｌ２のゲート電極１８、２３を形成する工程と、を具備する。 （もっと読む）

【課題】バルブ型リセスパターンのボールパターン内に残留するボイドの大きさを小さくすることができる半導体素子のリセスゲート及びその製造方法を提供すること。
【解決手段】リセスゲートは、第１直径を有する第１ボールパターン部２５Ａ及び第２直径を有する第２ボールパターン部２７からなり、第１ボールパターン部２５Ａが基板２１の表面側に位置するバルブ型リセスパターン１００を有する基板２１と、バルブ型リセスパターン１００の内面及び基板２１の表面に形成されたゲート絶縁膜２８と、ゲート絶縁膜２８上に形成され、バルブ型リセスパターン１００内に埋め込まれた導電膜２９とを備える。バルブ型リセスパターン１００が、断面形状及び直径が異なる第１と第２のボールパターン部２５Ａ、２７からなるひょうたん形であるので、導電層（例えば、ポリシリコン）内に残留するボイドの大きさを小さくすることができる。 （もっと読む）

【課題】疎パターン領域と密パターン領域を有する半導体の製造方法において、再現性良く疎パターンと密パターン寸法の独立制御を可能とし、各パターンの露光完の寸法及びゲート電極寸法の長期変動を抑制する。
【解決手段】マスクパターンが疎に形成された領域と密に形成された領域とを有する半導体基板上に積層膜を成膜する成膜工程とマスクパターンを形成するリソグラフィ工程Ｓ１と装置内の堆積物を除去するクリーニング工程Ｓ１１Ｃとマスクパターンを細線化するトリミング工程Ｓ３とマスクパターンを積層膜に転写するドライエッチング工程Ｓ４、Ｓ５から成る半導体製造方法において、トリミング工程Ｓ３の前もしくは後に、シーズニング工程Ｓ１１Ｓに続いて堆積ステップ工程Ｓ２を導入する。 （もっと読む）

【課題】ゲートパターンを形成するための二重露光二重レジスト層方法を提供する。
【解決手段】プレーナＣＭＯＳトランジスタを形成する方法は、ゲート層を形成する工程を、ゲート層パターンの第一の部分でレジスト層をパターン形成し、次にゲートのパターンで多結晶シリコンをエッチングする第一の工程に分割する。第二の工程で、ゲートパッドと局所相互接続との画像で第二のレジスト層をパターン形成し、次にゲートパッドと局所相互接続とのパターンで多結晶シリコンをエッチングし、それによって異なる露光区域からの回折およびその他のクロストークの数を減らす。 （もっと読む）

【課題】段差部に近接した領域に導電体パターン（例えばゲート電極）が形成される場合に、導電体パターンの寸法精度を高くすることができる半導体装置の製造方法を提供する。
【解決手段】本半導体装置の製造方法は、素子分離膜２上、絶縁膜１２上、及びゲート絶縁膜３ｂ〜３ｄ上に導電膜４を形成する工程と、絶縁膜１２とゲート絶縁膜３ｂの間に位置する導電膜４に開口部４ｅを形成する工程と、導電膜４上及び開口部４ｅ内にフォトレジスト膜５１を形成し、その後露光及び現像することにより、ゲート絶縁膜３ｂから３ｄそれぞれの上方に位置するレジストパターン５１ｂ〜５１ｄ、及び絶縁膜１２の上方に位置するレジストパターン５１ａを形成する工程と、レジストパターン５１ａ〜５１ｄをマスクとして導電膜４をエッチングすることにより、ゲート電極４ｂ〜４ｄ及び上部導電膜４ａを形成する工程とを具備する。 （もっと読む）

【課題】拡散領域あるいはゲート配線の角部内側に発生する丸まりとマスクの位置合わせ誤差とに起因するトランジスタ特性の変動を防止し得るパターンレイアウトを提供する。
【解決手段】ゲート配線１２に直交する方向にレイアウトされる拡散領域１１に、該ゲート配線１２の一側でＬ字形に屈曲する屈曲部１３を備えたパターンレイアウトであって、ゲート配線１２の他側において、該ゲート配線１２との間隔が屈曲部１３とゲート配線１２との間隔と同一となる補助パターン１４を拡散領域１１に備えた。 （もっと読む）