半導体装置の製造方法、及び半導体装置
【課題】ソース及びドレイン領域の幅を確保しつつ、フィンチャネルの幅のみを狭く形成できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】Ｆｉｎ型トランジスタの製造方法であって、シリコン基板１上に形成されたマスク層８をマスクとして、ＳＴＩ領域２を形成する工程と、マスク層８をウエットエッチングで縮退させて縮退マスク層８ａを形成する工程と、縮退マスク層８ａの表面にストッパ酸化膜１６を形成し、全面にポリシリコン１７を堆積した後、反射防止膜１８、フォトレジスト１９を形成する工程と、ワード線部分のフォトレジスト１９を開口し、当該部分の反射防止膜１８とポリシリコン１７とを除去して、縮退マスク層８ａを露出させた後に、フォトレジスト１９を除去する工程と、縮退マスク層８ａをマスクとして、縮退マスク層８ａの下部両側のシリコン基板１をエッチングして、フィンチャネル３０を形成する工程と、を備える。
【解決手段】Ｆｉｎ型トランジスタの製造方法であって、シリコン基板１上に形成されたマスク層８をマスクとして、ＳＴＩ領域２を形成する工程と、マスク層８をウエットエッチングで縮退させて縮退マスク層８ａを形成する工程と、縮退マスク層８ａの表面にストッパ酸化膜１６を形成し、全面にポリシリコン１７を堆積した後、反射防止膜１８、フォトレジスト１９を形成する工程と、ワード線部分のフォトレジスト１９を開口し、当該部分の反射防止膜１８とポリシリコン１７とを除去して、縮退マスク層８ａを露出させた後に、フォトレジスト１９を除去する工程と、縮退マスク層８ａをマスクとして、縮退マスク層８ａの下部両側のシリコン基板１をエッチングして、フィンチャネル３０を形成する工程と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、更に詳しくは、素子分離（ＳＴＩ，Shallow Trench Isolation）領域で囲まれた活性領域に、Ｆｉｎ型トランジスタを製造するための半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置では、高集積化、高速化の要求に応えるために、トランジスタ等の半導体素子の微細化が進められている。従来のプレーナ構造を有するトランジスタでは、最小加工寸法で形成されるトランジスタのゲート長が９０ｎｍ以下となると、短チャネル効果の抑制が困難となってきた。これを克服するために、半導体基板を島状に加工して表面を突き出させて立体化し、突き出た島の側面をチャネルとして用いるＦｉｎ状部（フィンチャネルともいう）を備えたＦｉｎ型トランジスタの採用が検討されている。
【０００３】
特許文献１〜４には、Ｆｉｎ型トランジスタが記載されている。特に、特許文献１〜３では、例えばマスクとＲＩＥ（Reactive ion etching）との組み合わせでフィンチャネルを予め形成しており、その両側をＳＴＩ領域又は空気絶縁とし、その後の工程で、フィンチャネルを露出させるプロセスが記載されている。
【０００４】
【特許文献１】特開２００６−２７９０１０号公報
【特許文献２】特開２００６−３１０４５８号公報
【特許文献３】特開２００７−４２７９０号公報
【特許文献４】特開２００６−５３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＦｉｎ型トランジスタには、以下に述べるような問題があった。図２７は、ＤＲＡＭのメモリセルアレイの平面レイアウトの一例を示している。ＤＲＡＭのメモリセルアレイ１００Ａは、ＳＴＩ領域１０２と、ＳＴＩ領域１０２で囲まれた活性領域１０３とを備えている。１つの活性領域１０３には、２つのゲート電極１０４が配置される。なお、ゲート電極１０４は、図中、斜線で示されワード線を兼ねている。また、対となる２つのゲート電極１０４の両外側にはソース領域１０５が配置され、その内側には共通のドレイン領域１０６が配置される。
【０００６】
ここで、ＳＴＩ領域１０２及び活性領域１０３は、リソグラフィの解像限界で決まる最小加工寸法を基に形成されているので、平面上の加工の余裕がない。そのため、活性領域１０３に、ゲート電極１０４の幅（即ち、チャネル領域の幅）Ｌｇが狭いフィンチャネルを形成する場合には、チャネル領域に隣接するソース領域１０５の幅Ｌｓ及びドレイン領域１０６の幅Ｌｄも必然的に狭くなってしまう。その結果、ソース領域１０５及びドレイン領域１０６の上面の面積が小さくなり、その上面に形成されるコンタクトプラグとのコンタクト抵抗が増大し、回路動作が遅延するという問題があった。
【０００７】
また、上記特許文献１〜３に記載した技術では、例えばＳＴＩ領域を形成した際に用いたマスク（膜パターン）の形状が、その後のプロセスで損なわれるので、設計通りのフィンチャネルを形成することが困難であるという問題があった。
【０００８】
本発明は、フィンチャネルを設計通りに形成できる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【０００９】
また、本発明は、チャネル領域に隣接するソース及びドレイン領域の幅を確保しつつ、フィンチャネルの幅のみを狭く形成できる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、膜パターンをエッチングマスクとして半導体基板の表面を選択的にエッチングして活性領域及び素子分離領域を形成する工程と、
前記膜パターンの幅を縮退させる工程と、
ゲート電極パターンの反転パターンと前記縮退した膜パターンとをエッチングマスクとして、前記活性領域の表面を更にエッチングし、フィンチャネル及びゲートトレンチを形成する工程と、
前記フィンチャネルの表面及びゲートトレンチの底部にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を覆い且つ前記ゲートトレンチを埋め込むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
【００１１】
また、本発明は、フィンチャネルを有するＭＩＳＦＥＴを備える半導体装置であって、
ソース及びドレイン領域の幅が活性領域の幅と同じであり、前記フィンチャネルの幅が前記活性領域の幅よりも小さいことを特徴とする半導体装置を提供する。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によると、活性領域及び素子分離領域の形成に用いた膜パターンを、活性領域の内側に縮退させるので、この膜パターンを損なうことなく、フィンチャネル及びゲートトレンチ形成用のエッチングマスクとして使用することができる。その結果、設計通りのフィンチャネル形成が可能となり、例えば、ソース及びドレイン領域の幅に比べて、フィンチャネルの幅のみを狭くできる。
【００１３】
また、本発明の半導体装置によると、ソース及びドレイン領域の幅は元の活性領域の幅を維持しているので、ソース及びドレイン領域の上面の面積を確保することができ、コンタクト抵抗の増大を防止できる。さらに、フィンチャネルの幅が元の活性領域の幅より狭くなり、微細なフィンチャネルを得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照し、本発明の実施の形態について詳細に説明する。
（第１の実施形態）
図１〜９を参照し、本発明の実施形態の製造方法を説明する。この方法では、ソース及びドレイン領域となる活性領域の幅と、ゲート電極下でチャネル領域となる活性領域の幅とを作り分けながら、Ｆｉｎ型トランジスタを形成するものである。図１は、本発明の第１の実施形態に係る半導体装置の製造方法が適用されるメモリセルアレイの平面レイアウトの一例を示している。メモリセルアレイ１００は、例えば、半導体基板（以下、シリコン基板という、図２参照）１上に形成されたＳＴＩ領域２と、ＳＴＩ領域２で囲まれた複数の活性領域３とを含む。複数の活性領域３は、規則的に配置されている。１つの活性領域３には、ワード線を兼ねる２つのゲート電極４が活性領域３を横切るように配設される。対となる２つのゲート電極４の外側に位置する活性領域３の部分にはソース領域５が設けられている。また、２つのゲート電極４の内側であって、活性領域３の略中央に位置する部分にはドレイン領域６が設けられている。ドレイン領域６上には、ここでは図示しないコンタクトプラグを介してビット配線がワード線と直交するように配置される。また、ソース領域５上には容量素子が設けられる。なお、以下では、典型的な例として、活性領域３の短辺の幅（以下、単に幅という）を１００ｎｍとし、隣接する活性領域３間のＳＴＩ領域２の幅を８０ｎｍとしている。
【００１５】
以下、各製造工程の説明では、図１に示すＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、及び周辺回路部に形成されるトランジスタの断面をそれぞれ示す、図中（ａ）〜（ｃ），（ｄ）を参照する。ここで、図中（ｄ）に周辺回路部の断面を示す理由は、本実施形態に係る製造方法により、特定の領域、即ちメモリセルアレイ１００のみにフィンチャネルを形成できることを示すためである。つまり、周辺回路部には様々な特性の絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ；metal insulator semiconductor field effect transistor）が含まれるので、全てをＦｉｎ型トランジスタにすると却って不都合となる可能性を考慮している。なお、周辺回路部の断面は、ゲート電極４に直交する方向に沿った断面としている。
【００１６】
図２は、ＳＴＩ絶縁膜を埋め込んだ状態の各部の断面を示している。まず、Ｐ型シリコン単結晶からなるシリコン基板１を熱酸化し、その表面にパッド酸化膜７を１０ｎｍ程度形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン膜を１００ｎｍ〜１５０ｎｍ程度堆積する。次に、フォトリソグラフィ、及び、フロロカーボン系のガスを用いたドライエッチングにより活性領域３上に窒化シリコン膜からなるマスク層８を残し、ＳＴＩ領域２となる部分の窒化シリコン膜、及び、パッド酸化膜を除去する。さらに、フォトレジストを酸等で剥離した後にＳＴＩ領域２となるシリコン基板１を塩素系のガスを用いてドライエッチングして、ＳＴＩトレンチ９を形成する。なお、ＳＴＩトレンチ９の深さは、２００ｎｍ程度となる。
【００１７】
次に、ＳＴＩトレンチ９の内面に厚さ１０ｎｍ程度の熱酸化膜を形成した後に、ＣＶＤ法により酸化シリコン膜からなるＳＴＩ絶縁膜１０を、マスク層８の開口を含むＳＴＩトレンチ９が十分に埋まる程度に堆積する。ここで、ＳＴＩトレンチ９に堆積したＳＴＩ絶縁膜１０には、メモリセルアレイ１００と周辺回路部等とのパターンの違いにより段差が生じている。そのため、この段差をＣＭＰ（Chemical Mechanical Polishing）プロセスにより平坦化する。ＣＭＰプロセスでは、窒化シリコン膜からなるマスク層８の膜厚が７０ｎｍとなるようにする。この段階で、Ａ−Ａ’断面、Ｂ−Ｂ’断面及び周辺回路断面は、図示のように、活性領域３のシリコン基板１上にパッド酸化膜７を介してマスク層８が形成され、その周囲をＳＴＩ絶縁膜１０が囲んでいる。また、Ｃ−Ｃ’断面は、シリコン基板１上にパッド酸化膜７を介してマスク層８が形成されている。
【００１８】
次に、図３に示すように、フッ酸溶液等を用いた時間指定のウエットエッチングにより酸化シリコン膜からなるＳＴＩ絶縁膜１０を、マスク層８とパッド酸化膜７との境界付近の位置までエッチバックする。
【００１９】
以降の各工程では、ゲート電極４を堆積するまでの間に酸化シリコンのウエットエッチングが数回行われる。このため、ＳＴＩ領域２が活性領域３よりも凹む場合がある。その場合には、特に、周辺回路部の活性領域の肩部が露出し、制御困難なサブチャネルが形成され、トランジスタのサブスレッショールド特性にハンプが生じることがある。これを回避するために、周辺回路部をフォトレジストで覆い、メモリセルアレイ１００のみを一度ウエットエッチングし、上記フォトレジストを剥離した後にメモリセルアレイ１００と周辺回路部とをウエットエッチングすることにより、それらのＳＴＩ分離領域の高さを作り分けることが望ましい。
【００２０】
図３の段階で、Ａ−Ａ’断面、Ｂ−Ｂ’断面は、パッド酸化膜７の表面位置までＳＴＩ絶縁膜１０がエッチバックされた状態となっている。また、周辺回路断面は、パッド酸化膜７の表面より上方の位置までエッチバックされた状態となっている。なお、Ｃ−Ｃ’断面は、変化していない。
【００２１】
次に、図４に示すように、リン酸（Ｈ３ＰＯ４）を用いた時間指定のウエットエッチングにより、マスク層８の幅を縮退させ、縮退マスク層８ａを形成する。典型的な縮退マスク層８ａの幅は、５０ｎｍとする。縮退マスク層８ａの幅が５０ｎｍとなるのは、活性領域３の幅が１００ｎｍであり、リン酸ウエットエッチングで両側から２５ｎｍずつ削れたためである。また、縮退マスク層８ａの膜厚は、４５ｎｍとなる。これは、ＣＭＰプロセスでマスク層８の膜厚７０ｎｍから、リン酸ウエットエッチで２５ｎｍ削れたためである。ここで、窒化シリコン膜からなるマスク層８を縮退させるためのウエットエッチングは、１５０℃の熱リン酸に３分浸漬することで行った。但し、このウエットエッチングは、上記条件に限定されず、温度に応じて一義的に決定されるエッチング速度に基づいてエッチング時間を決定できる。なお、温度が高すぎるとエッチング速度が速過ぎて制御が困難となり、一方、温度が低過ぎるとエッチングされなくなることから、例えば、１４５〜１６５℃の範囲で温度を設定することが望ましい。
【００２２】
図４の段階で、Ａ−Ａ’断面、Ｂ−Ｂ’断面は、図示のように、マスク層８が活性領域３の内側に縮退し、縮退マスク層８ａを形成している。また、周辺回路断面は、ＳＴＩ絶縁膜１０の表面より上に位置するマスク層８の部分が縮退している。なお、Ｃ−Ｃ’断面は、変化していない。
【００２３】
次に、図５に示すように、有機ポリマーからなる反射防止膜１１を回転塗布法等により形成する。反射防止膜１１は、リソグラフィで用いる照射光が、凹凸を有するシリコン基板１の表面で反射し、表面に形成されているフォトレジストに到達するのを防止する。ここでは、反射防止膜１１の厚さが、ＳＴＩ絶縁膜１０の表面から９０ｎｍとなるようにしたが、これには限定されず、リソグラフィ条件に関連して厚さは適宜変更可能である。
【００２４】
続いて、反射防止膜１１上にフォトレジスト１２を回転塗布し、ゲート電極４（ワード線）の反転パターンを有するフォトマスクを用いて露光・現像する。図６は、図５に示す段階での平面図である。ゲート電極４の反転パターンを用いて露光・現像するので、ゲート電極４が形成されない領域がフォトレジスト１２で覆われている。
【００２５】
この段階で、Ａ−Ａ’断面は、図５に示すように、表面が反射防止膜１１で覆われた状態となる。また、Ｂ−Ｂ’断面及び周辺回路断面は、反射防止膜１１及びフォトレジスト１２で覆われた状態となる。さらに、Ｃ−Ｃ’断面は、ゲート電極４に対応するパターンがフォトレジスト１２に形成された状態となる。ここで、ゲート電極４の反転パターンを用いることにより、後の工程で、ソース領域５及びドレイン領域６の活性領域３の幅Ｌｓ，Ｌｄと、ゲート電極４下のチャネル領域となる活性領域３の幅Ｌｇとを作り分けることができる（図９参照）。
【００２６】
次に、図７に示すように、フォトレジスト１２をマスクとして、ゲート電極４を形成する領域に表面が露出している反射防止膜１１をフロロカーボン系のガスを用いてドライエッチングする。このドライエッチングでは、反射防止膜１１と共に、窒化シリコン膜からなる縮退マスク層８ａもエッチングされる。その結果、Ａ−Ａ’断面での縮退マスク層８ａは、２０ｎｍ程度の膜厚で一部残存させることができる。なお、この際、縮退マスク層８ａの幅は、５０ｎｍで変化していない。さらに、Ｃ−Ｃ’断面のマスク層８も一部エッチングされた状態となる。
【００２７】
次に、図８に示すように、さらにフロロカーボン系のガスを用いたドライエッチングにより、パッド酸化膜７の膜厚分の酸化膜をエッチングする。これにより、Ａ−Ａ’断面では、後にゲートトレンチ（図９参照）が形成される領域のシリコン基板１の表面を露出させる。この際、縮退マスク層８ａは、１０ｎｍの膜厚であり、幅は５０ｎｍで変化していない。
【００２８】
次に、図９に示すように、縮退マスク層８ａ、パッド酸化膜７及びＳＴＩ絶縁膜１０をマスクとして、塩素系ガスを用いたドライエッチングにより、活性領域３内で表面が露出しているシリコン基板１をエッチングする。その結果、ゲートトレンチ１３が形成される。続いて、フォトレジスト１２及び反射防止膜１１を酸素アッシングにより除去する。
【００２９】
アッシング工程では、縮退マスク層８ａ、パッド酸化膜７の合計膜厚が薄いので、ゲートトレンチ１３の形成中に縮退マスク層８ａ、パッド酸化膜７が消滅する。その結果、Ａ−Ａ’断面に示すように、フィンチャネル（Ｆｉｎ状部）１５の上面１４がＳＴＩ絶縁膜１０の表面よりも落ち込んだＦｉｎ形状が得られる。
【００３０】
この際、例えばシリコンと窒化シリコン（及び酸化シリコン）との選択比が３．５程度と仮定すると、パッド酸化膜７及び縮退マスク層８ａが消滅した段階で、ＳＴＩ絶縁膜１０は２０ｎｍ下がる。そのとき、ゲートトレンチ１３は、シリコン基板１表面から７０ｎｍ程度削れた状態となる。さらにその状態から、ゲートトレンチ１３をシリコン基板１表面から１５０ｎｍの深さまでエッチングすると、ＳＴＩ絶縁膜１０は、シリコン基板１表面から５５ｎｍ程度下がる。その結果、Ｆｉｎ状部１５の高さは、８０ｎｍとなる。また、Ｃ−Ｃ’断面には、図示のように、Ｆｉｎ状部の上面１４を底面とするトレンチが形成される。
【００３１】
上記各工程以降は、図示していないが、表面に残存している縮退マスク層８ａ及びパッド酸化膜７を除去し、露出したシリコン基板１表面にゲート絶縁膜を形成し、さらにゲートトレンチ１３を埋め込むようにゲート電極４を形成する。続いて、ゲート電極４をマスクとしてシリコン基板１に不純物をイオン注入することにより、ソース領域５及びドレイン領域６を形成する。その後、全面に層間絶縁膜を形成し、ソース領域５及びドレイン領域６にコンタクトホールを形成する。さらに、コンタクトホールを多結晶シリコン等の導体で充填し、コンタクトプラグを形成し、さらに上層のビット配線や容量素子との接続を行う。
【００３２】
本実施形態に係る半導体装置の製造方法によれば、ＳＴＩ領域２の形成に用いたマスク層８を縮退させて縮退マスク８ａを形成し、更に、ゲート電極４の反転マスクを用いることにより、活性領域３内のゲート電極４の下にゲートトレンチ１３を形成してＦｉｎ状部１５を形成できる。従って、Ｆｉｎ状部１５の幅Ｌｇが元の活性領域３の幅より狭い、リソグラフィの解像限界以下の微細なフィンチャネルを有するトランジスタを形成できる。また、ソース領域５の幅Ｌｓ及びドレイン領域６の幅Ｌｄは、元の活性領域３の幅を維持しているので、ソース領域５及びドレイン領域６の上面の面積が縮小することを回避する。これにより、コンタクト抵抗が増大することを防止できる。
【００３３】
（第２の実施形態）
次に、図１０〜図２６を参照して、本発明の第２の実施形態に係る半導体装置の製造方法を説明する。本実施形態の製造方法は、第１の実施形態に係る半導体装置の製造方法で示した図４までの各工程と同じ工程を経た後に、図１０以降の各工程に進む。まず、図４までの各工程により、活性領域３を囲むＳＴＩ絶縁膜１０を形成し、活性領域３上にはパッド酸化膜７を介して窒化シリコン膜からなる縮退マスク層８ａが形成される。なお、膜厚等の条件は第１の実施形態と同様とする。
【００３４】
次に、図１０に示すように、ＣＶＤ法によりストッパとなる酸化シリコン膜からなるストッパ酸化膜１６を形成する。ストッパ酸化膜１６は、後述する工程でストッパ酸化膜１６上にポリシリコン１７を堆積し（図１１参照）、リソグラフィ及びドライエッチングにより、パターンを形成する際のストッパとして機能する。また、ポリシリコンと酸化膜とでは、ドライエッチングによる選択性を十分に保つことができるので、ストッパ酸化膜１６の膜厚は数ｎｍ程度（ここでは、５ｎｍとした）で十分である。なお、ストッパ酸化膜１６は、熱酸化法で形成することもできる。
【００３５】
次に、図１１に示すように、ＣＶＤ法によりポリシリコン１７を全面に堆積する。この工程では、図１２に示す平面図のように、ポリシリコン１７がＳＴＩ領域２を埋め込んで全面が略平坦になる程度の膜厚とし、且つ、後の工程でのゲートトレンチ形成用のドライエッチングで除去できる膜厚とする。即ち、ポリシリコン１７を堆積する前のＳＴＩ絶縁膜１０上面からポリシリコン１７を堆積した後の表面までの高さがゲートトレンチ（図１８参照）の深さよりも薄くなる膜厚とする。典型的な膜厚は、１００ｎｍとする。
【００３６】
ここで、ポリシリコン１７を堆積して全面を略平坦にするのは、平坦にしなければ、縮退マスク層８ａが削れてしまい、所望の高さのＦｉｎ状部を形成することが困難となるためである。つまり、ポリシリコン１７は、反射防止膜（図１３参照）をエッチングする際に、ストッパ酸化膜１６や縮退マスク層８ａを保護する機能を有する。
【００３７】
次に、図１３に示すように、反射防止膜１８、及びフォトレジスト１９を塗布し、ゲート電極４（ワード線）の反転パターンを有するレチクル（マスクともいう）を用いて露光・現像する。また、図１４は、この段階での平面図である。この反転パターンを有するマスクを用いて露光・現像を行うことで、ソース領域５及びドレイン領域６と、ゲート電極４下の領域とで仕上がりの活性領域３の幅を作り分けることができる。このようにすれば、作り分けない場合に比べると、ソース領域５及びドレイン領域６のコンタクト抵抗の低減が可能となる。
【００３８】
次に、図１５に示すように、フォトレジスト１９をマスクとして反射防止膜１８をフロロカーボン系のガスを用いて異方性ドライエッチングする。この工程では、第１の実施形態の図７に示す状態と比べると、ポリシリコン１７が窒化シリコン膜からなる縮退マスク層８ａを覆っているので、反射防止膜１８のエッチング時にゲートトレンチ加工のマスクとなるべき上記縮退マスク層８ａをエッチングせずに残存させることができる。
【００３９】
次に、図１６に示すように、上記フォトレジスト１９をマスクとして、ポリシリコン１７を塩素系のガスを用いてドライエッチングして、Ａ−Ａ’断面及びＣ−Ｃ’断面でのストッパ酸化膜１６を露出させる。さらに、反射防止膜１８及びフォトレジスト１９を、有機酸等を用いて剥離する。
【００４０】
次に、図１７に示すように、ストッパ酸化膜１６をフロロカーボン系のガスを用いた時間指定のドライエッチングにより、１０ｎｍ程度エッチングする。このエッチングにより、Ａ−Ａ’断面では、ＳＴＩ絶縁膜１０、及び、パッド酸化膜７を介して縮退マスク層８ａに接するシリコン基板１の上面の一部が露出する。
【００４１】
次に、図１８に示すように、塩素系のガスを用いた時間指定の異方性ドライエッチングにより、シリコン基板１をエッチングして、Ａ−Ａ’断面にゲートトレンチ２０を形成する。なお、Ｃ−Ｃ’断面に示した点線は、断面の裏側に位置するゲートトレンチ２０を透かして見た状態を意図している。これ以降の各工程でのＣ−Ｃ’断面に記載された点線も同様である。このエッチングによりＡ−Ａ’断面では、トランジスタのチャネル領域となるシリコン基板１のＦｉｎ状部３０が形成される。また、その他の断面では、上記ポリシリコン１７がエッチング除去される。典型的なゲートトレンチ２０の深さ、即ちＦｉｎ状部３０の高さは、１５０ｎｍとする。
【００４２】
次に、図１９に示すように、フッ酸等を用いた時間指定のウエットエッチングを行い、図１８でのＢ−Ｂ’断面に示される上記縮退マスク層８ａ上のストッパ酸化膜１６を除去する。
【００４３】
次に、図２０に示すように、熱酸化法を用いて、ドライエッチングにより露出したシリコン表面を酸化シリコン膜２１で覆う。これは、後の工程でのリン酸による窒化シリコン膜（縮退マスク層８ａ）の除去の際に（図２１参照）、シリコン表面を保護するためである。ここで、リン酸によるウエットエッチングでは、窒化シリコンと酸化シリコンとの選択比が十分に大きいので、熱酸化により形成する酸化シリコン膜２１の膜厚は５ｎｍ程度で十分である。また、このプロセスで、Ｆｉｎ状部３０の幅を調整することが可能となる。
【００４４】
次に、図２１に示すように、１６０℃のリン酸を用いて時間指定のウエットエッチングを行い、上記窒化シリコン膜からなる縮退マスク層８ａを除去する。この後、ウエル拡散層形成用の不純物、及びトランジスタの閾値電圧調整用のチャネル不純物等をイオン注入法により、シリコン基板１内に導入する。
【００４５】
次に、図２２に示すように、フッ酸等を用いた時間指定のウエットエッチングにより、シリコン基板１表面のパッド酸化膜７及び酸化シリコン膜２１を除去する。その後に改めて、熱酸化法等を用いてゲート絶縁膜２２を形成する。また、図２３は、この段階での平面図であって、ゲートトレンチ２０に対応する部分を黒く示している。
【００４６】
次に、図２４に示すように、ゲート電極４（ワード線）を形成する。まず、ゲートトレンチ２０を埋め込むようにポリシリコン膜２３を全面に堆積する。続いて、窒化タングステン膜２４、タングステン膜２５、窒化シリコン膜２６をこの順に積層して堆積する。その後、フォトリソグラフィとドライエッチングによりパターニングして、ゲート電極４（ワード線）を形成する。なお、ゲート電極４を加工する途中段階では、Ｃ−Ｃ’断面及び周辺回路断面に示されているように、窒化タングステン膜２４、タングステン膜２５からタングステンが飛散しないように、側壁窒化シリコン膜２７が形成される。
【００４７】
図２５は、図２４に示す段階での略平面図である。上記各工程による製造方法によれば、図示のように、チャネル領域となるゲート電極４下の活性領域３の幅を狭くしながら、コンタクトが形成されるソース領域５及びドレイン領域６の活性領域３の幅を確保できる。その結果、コンタクト抵抗の増大を抑制できる。
【００４８】
図２６は、図２５の平面図に示したＤ−Ｄ’線に沿った断面を示している。ここで、図２４の工程の後に、ゲート電極４をマスクとしてシリコン基板１内にイオン注入を行い、熱処理により、ソース領域５及びドレイン領域６を形成する。続いて、ゲート電極４の側壁にサイドウォール２８を形成し、さらに、層間絶縁膜を形成してフォトリソグラフィとドライエッチングによりコンタクトホールを形成する。コンタクトホールを導体で埋め込み、コンタクトプラグ２９を形成する。なお、このトランジスタ構造をＤＲＡＭのメモリセルアレイ１００に適用する場合には、ソース領域５上のコンタクトプラグ２９には容量素子が接続され、ドレイン領域６上のコンタクトプラグ２９にはビット配線が接続される。
【００４９】
本実施形態に係る半導体装置の製造方法によれば、ゲートトレンチ２０を形成するマスクとして用いる縮退マスク層８ａを一旦ポリシリコンで被覆した後、反射防止膜１８を除去しているので、縮退マスク層８ａがエッチングされることを回避できる。したがって、縮退マスク層８ａは、十分なマスク能力を有しており、深いゲートトレンチ２０を形成して、高いＦｉｎ状部３０を有するチャネル領域を形成できる。その結果、チャネルの断面積が増大して、短チャネル効果を抑制でき、オン、オフ特性に優れ、より大きな電流供給が可能なトランジスタを製造できる。
【００５０】
上記各実施形態では、Ｆｉｎ状部１５，３０を形成するプロセスをメモリデバイスに適用する場合について詳述したが、これに限定されず、ロジックデバイスにも同様に適用してもよい。
【００５１】
本発明の半導体装置の製造方法及び半導体装置では、以下の態様の採用が可能である。縮退させる工程とフィンチャネル及びゲートトレンチを形成する工程との間に、縮退した膜パターンを含む基板表面を覆う反射防止膜を形成する工程と、反転パターンをエッチングマスクとして、反射防止膜をエッチングする工程とをこの順に有する。この場合、縮退した膜パターンの膜厚が小さくなるものの、縮退した膜パターンをマスクとして、フィンチャネルを形成することができる。
【００５２】
縮退させる工程とフィンチャネル及びゲートトレンチを形成する工程との間に、縮退した膜パターンをストッパ膜で保護する工程と、ストッパ膜を含む全面にポリシリコン膜を堆積する工程と、反転パターンをエッチングマスクとして、ポリシリコン膜をエッチングする工程と、ストッパ膜を除去する工程とをこの順に有する。これにより、加工用ハードマスクが、ポリシリコン／ストッパ膜（酸化膜）／膜パターン（窒化膜）の積層構造を有し、ポリシリコンが膜パターンを保護することになる。その結果、膜パターンの形状が損なわれず、フィンチャネルを精度よく形成できる。
【００５３】
ゲート電極をマスクとして、不純物をイオン注入してソース及びドレイン領域を形成する工程を更に有する。このようにして、ソース及びドレイン領域と、ゲート領域とで活性領域の幅が作り分けられることになる。
【００５４】
フィンチャネルの幅が、ゲート長よりも短い。これにより、短チャネル効果を抑制できる。
【００５５】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置の製造方法及び半導体装置は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係る半導体装置の製造方法が適用されるメモリセルアレイの平面レイアウトの一例を示す図。
【図２】ＳＴＩ絶縁膜を埋め込んだ状態を示す断面図。
【図３】ＳＴＩ絶縁膜をエッチバックした状態を示す断面図。
【図４】マスク層の幅を縮退させ、縮退マスク層を形成した状態を示す断面図。
【図５】反射防止膜を回転塗布法により形成した状態を示す断面図。
【図６】図５に示す状態の平面図。
【図７】ゲート電極を形成する領域に表面が露出している反射防止膜をドライエッチングした状態を示す断面図。
【図８】パッド酸化膜の膜厚分の酸化膜をエッチングし、シリコン基板の表面を露出させた状態を示す断面図。
【図９】縮退マスク層、パッド酸化膜及びＳＴＩ絶縁膜をマスクとして、ゲートトレンチを形成した状態を示す断面図。
【図１０】図４に示す状態からＣＶＤ法によりストッパ酸化膜を形成した状態を示す断面図。
【図１１】ＣＶＤ法によりポリシリコンを全面に堆積した状態を示す断面図。
【図１２】図１１に示す状態の平面図。
【図１３】ゲート電極の反転パターンを有するレチクルを用いて露光・現像した状態を示す断面図。
【図１４】図１３に示す状態の平面図。
【図１５】フォトレジストをマスクとして反射防止膜を異方性ドライエッチングした状態を示す断面図。
【図１６】フォトレジストをマスクとしてポリシリコンをドライエッチングした状態を示す断面図。
【図１７】ストッパ酸化膜をドライエッチングした状態を示す断面図。
【図１８】縮退マスク層、ストッパ酸化膜及びポリシリコンをマスクとして、ゲートトレンチを形成した状態を示す断面図。
【図１９】縮退マスク層上のストッパ酸化膜を除去した状態を示す断面図。
【図２０】シリコン表面を酸化シリコン膜で覆った状態を示す断面図。
【図２１】縮退マスク層を除去した状態を示す断面図。
【図２２】パッド酸化膜及び酸化シリコン膜を除去し、ゲート絶縁膜を形成した状態を示す断面図。
【図２３】図２２に示す状態の平面図。
【図２４】ゲート電極を形成した状態を示す断面図。
【図２５】図２４に示す状態の平面図。
【図２６】図２５の平面図に示したＤ−Ｄ’線に沿った断面図。
【図２７】従来のメモリセルアレイの平面レイアウトの一例を示す図。
【符号の説明】
【００５７】
１：半導体基板（シリコン基板）
２，１０２：ＳＴＩ領域
３，１０３：活性領域
４，１０４：ゲート電極（ワード線）
５，１０５：ソース領域
６，１０６：ドレイン領域
７：パッド酸化膜
８：マスク層
８ａ：縮退マスク層
９：ＳＴＩトレンチ
１０：ＳＴＩ絶縁膜
１１，１８：反射防止膜
１２，１９：フォトレジスト
１３，２０：ゲートトレンチ
１４：上面
１５，３０：フィンチャネル（Ｆｉｎ状部）
１６：ストッパ酸化膜
１７：ポリシリコン
２１：酸化シリコン膜
２２：ゲート絶縁膜
２３：ポリシリコン膜
２４：窒化タングステン膜
２５：タングステン膜
２６：窒化シリコン膜
２７：側壁窒化シリコン膜
２８：サイドウォール
２９：コンタクトプラグ
１００：メモリセルアレイ
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、更に詳しくは、素子分離（ＳＴＩ，Shallow Trench Isolation）領域で囲まれた活性領域に、Ｆｉｎ型トランジスタを製造するための半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体装置では、高集積化、高速化の要求に応えるために、トランジスタ等の半導体素子の微細化が進められている。従来のプレーナ構造を有するトランジスタでは、最小加工寸法で形成されるトランジスタのゲート長が９０ｎｍ以下となると、短チャネル効果の抑制が困難となってきた。これを克服するために、半導体基板を島状に加工して表面を突き出させて立体化し、突き出た島の側面をチャネルとして用いるＦｉｎ状部（フィンチャネルともいう）を備えたＦｉｎ型トランジスタの採用が検討されている。
【０００３】
特許文献１〜４には、Ｆｉｎ型トランジスタが記載されている。特に、特許文献１〜３では、例えばマスクとＲＩＥ（Reactive ion etching）との組み合わせでフィンチャネルを予め形成しており、その両側をＳＴＩ領域又は空気絶縁とし、その後の工程で、フィンチャネルを露出させるプロセスが記載されている。
【０００４】
【特許文献１】特開２００６−２７９０１０号公報
【特許文献２】特開２００６−３１０４５８号公報
【特許文献３】特開２００７−４２７９０号公報
【特許文献４】特開２００６−５３４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来のＦｉｎ型トランジスタには、以下に述べるような問題があった。図２７は、ＤＲＡＭのメモリセルアレイの平面レイアウトの一例を示している。ＤＲＡＭのメモリセルアレイ１００Ａは、ＳＴＩ領域１０２と、ＳＴＩ領域１０２で囲まれた活性領域１０３とを備えている。１つの活性領域１０３には、２つのゲート電極１０４が配置される。なお、ゲート電極１０４は、図中、斜線で示されワード線を兼ねている。また、対となる２つのゲート電極１０４の両外側にはソース領域１０５が配置され、その内側には共通のドレイン領域１０６が配置される。
【０００６】
ここで、ＳＴＩ領域１０２及び活性領域１０３は、リソグラフィの解像限界で決まる最小加工寸法を基に形成されているので、平面上の加工の余裕がない。そのため、活性領域１０３に、ゲート電極１０４の幅（即ち、チャネル領域の幅）Ｌｇが狭いフィンチャネルを形成する場合には、チャネル領域に隣接するソース領域１０５の幅Ｌｓ及びドレイン領域１０６の幅Ｌｄも必然的に狭くなってしまう。その結果、ソース領域１０５及びドレイン領域１０６の上面の面積が小さくなり、その上面に形成されるコンタクトプラグとのコンタクト抵抗が増大し、回路動作が遅延するという問題があった。
【０００７】
また、上記特許文献１〜３に記載した技術では、例えばＳＴＩ領域を形成した際に用いたマスク（膜パターン）の形状が、その後のプロセスで損なわれるので、設計通りのフィンチャネルを形成することが困難であるという問題があった。
【０００８】
本発明は、フィンチャネルを設計通りに形成できる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【０００９】
また、本発明は、チャネル領域に隣接するソース及びドレイン領域の幅を確保しつつ、フィンチャネルの幅のみを狭く形成できる半導体装置の製造方法及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明は、膜パターンをエッチングマスクとして半導体基板の表面を選択的にエッチングして活性領域及び素子分離領域を形成する工程と、
前記膜パターンの幅を縮退させる工程と、
ゲート電極パターンの反転パターンと前記縮退した膜パターンとをエッチングマスクとして、前記活性領域の表面を更にエッチングし、フィンチャネル及びゲートトレンチを形成する工程と、
前記フィンチャネルの表面及びゲートトレンチの底部にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を覆い且つ前記ゲートトレンチを埋め込むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法を提供する。
【００１１】
また、本発明は、フィンチャネルを有するＭＩＳＦＥＴを備える半導体装置であって、
ソース及びドレイン領域の幅が活性領域の幅と同じであり、前記フィンチャネルの幅が前記活性領域の幅よりも小さいことを特徴とする半導体装置を提供する。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によると、活性領域及び素子分離領域の形成に用いた膜パターンを、活性領域の内側に縮退させるので、この膜パターンを損なうことなく、フィンチャネル及びゲートトレンチ形成用のエッチングマスクとして使用することができる。その結果、設計通りのフィンチャネル形成が可能となり、例えば、ソース及びドレイン領域の幅に比べて、フィンチャネルの幅のみを狭くできる。
【００１３】
また、本発明の半導体装置によると、ソース及びドレイン領域の幅は元の活性領域の幅を維持しているので、ソース及びドレイン領域の上面の面積を確保することができ、コンタクト抵抗の増大を防止できる。さらに、フィンチャネルの幅が元の活性領域の幅より狭くなり、微細なフィンチャネルを得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照し、本発明の実施の形態について詳細に説明する。
（第１の実施形態）
図１〜９を参照し、本発明の実施形態の製造方法を説明する。この方法では、ソース及びドレイン領域となる活性領域の幅と、ゲート電極下でチャネル領域となる活性領域の幅とを作り分けながら、Ｆｉｎ型トランジスタを形成するものである。図１は、本発明の第１の実施形態に係る半導体装置の製造方法が適用されるメモリセルアレイの平面レイアウトの一例を示している。メモリセルアレイ１００は、例えば、半導体基板（以下、シリコン基板という、図２参照）１上に形成されたＳＴＩ領域２と、ＳＴＩ領域２で囲まれた複数の活性領域３とを含む。複数の活性領域３は、規則的に配置されている。１つの活性領域３には、ワード線を兼ねる２つのゲート電極４が活性領域３を横切るように配設される。対となる２つのゲート電極４の外側に位置する活性領域３の部分にはソース領域５が設けられている。また、２つのゲート電極４の内側であって、活性領域３の略中央に位置する部分にはドレイン領域６が設けられている。ドレイン領域６上には、ここでは図示しないコンタクトプラグを介してビット配線がワード線と直交するように配置される。また、ソース領域５上には容量素子が設けられる。なお、以下では、典型的な例として、活性領域３の短辺の幅（以下、単に幅という）を１００ｎｍとし、隣接する活性領域３間のＳＴＩ領域２の幅を８０ｎｍとしている。
【００１５】
以下、各製造工程の説明では、図１に示すＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−Ｃ’断面、及び周辺回路部に形成されるトランジスタの断面をそれぞれ示す、図中（ａ）〜（ｃ），（ｄ）を参照する。ここで、図中（ｄ）に周辺回路部の断面を示す理由は、本実施形態に係る製造方法により、特定の領域、即ちメモリセルアレイ１００のみにフィンチャネルを形成できることを示すためである。つまり、周辺回路部には様々な特性の絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ；metal insulator semiconductor field effect transistor）が含まれるので、全てをＦｉｎ型トランジスタにすると却って不都合となる可能性を考慮している。なお、周辺回路部の断面は、ゲート電極４に直交する方向に沿った断面としている。
【００１６】
図２は、ＳＴＩ絶縁膜を埋め込んだ状態の各部の断面を示している。まず、Ｐ型シリコン単結晶からなるシリコン基板１を熱酸化し、その表面にパッド酸化膜７を１０ｎｍ程度形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により窒化シリコン膜を１００ｎｍ〜１５０ｎｍ程度堆積する。次に、フォトリソグラフィ、及び、フロロカーボン系のガスを用いたドライエッチングにより活性領域３上に窒化シリコン膜からなるマスク層８を残し、ＳＴＩ領域２となる部分の窒化シリコン膜、及び、パッド酸化膜を除去する。さらに、フォトレジストを酸等で剥離した後にＳＴＩ領域２となるシリコン基板１を塩素系のガスを用いてドライエッチングして、ＳＴＩトレンチ９を形成する。なお、ＳＴＩトレンチ９の深さは、２００ｎｍ程度となる。
【００１７】
次に、ＳＴＩトレンチ９の内面に厚さ１０ｎｍ程度の熱酸化膜を形成した後に、ＣＶＤ法により酸化シリコン膜からなるＳＴＩ絶縁膜１０を、マスク層８の開口を含むＳＴＩトレンチ９が十分に埋まる程度に堆積する。ここで、ＳＴＩトレンチ９に堆積したＳＴＩ絶縁膜１０には、メモリセルアレイ１００と周辺回路部等とのパターンの違いにより段差が生じている。そのため、この段差をＣＭＰ（Chemical Mechanical Polishing）プロセスにより平坦化する。ＣＭＰプロセスでは、窒化シリコン膜からなるマスク層８の膜厚が７０ｎｍとなるようにする。この段階で、Ａ−Ａ’断面、Ｂ−Ｂ’断面及び周辺回路断面は、図示のように、活性領域３のシリコン基板１上にパッド酸化膜７を介してマスク層８が形成され、その周囲をＳＴＩ絶縁膜１０が囲んでいる。また、Ｃ−Ｃ’断面は、シリコン基板１上にパッド酸化膜７を介してマスク層８が形成されている。
【００１８】
次に、図３に示すように、フッ酸溶液等を用いた時間指定のウエットエッチングにより酸化シリコン膜からなるＳＴＩ絶縁膜１０を、マスク層８とパッド酸化膜７との境界付近の位置までエッチバックする。
【００１９】
以降の各工程では、ゲート電極４を堆積するまでの間に酸化シリコンのウエットエッチングが数回行われる。このため、ＳＴＩ領域２が活性領域３よりも凹む場合がある。その場合には、特に、周辺回路部の活性領域の肩部が露出し、制御困難なサブチャネルが形成され、トランジスタのサブスレッショールド特性にハンプが生じることがある。これを回避するために、周辺回路部をフォトレジストで覆い、メモリセルアレイ１００のみを一度ウエットエッチングし、上記フォトレジストを剥離した後にメモリセルアレイ１００と周辺回路部とをウエットエッチングすることにより、それらのＳＴＩ分離領域の高さを作り分けることが望ましい。
【００２０】
図３の段階で、Ａ−Ａ’断面、Ｂ−Ｂ’断面は、パッド酸化膜７の表面位置までＳＴＩ絶縁膜１０がエッチバックされた状態となっている。また、周辺回路断面は、パッド酸化膜７の表面より上方の位置までエッチバックされた状態となっている。なお、Ｃ−Ｃ’断面は、変化していない。
【００２１】
次に、図４に示すように、リン酸（Ｈ３ＰＯ４）を用いた時間指定のウエットエッチングにより、マスク層８の幅を縮退させ、縮退マスク層８ａを形成する。典型的な縮退マスク層８ａの幅は、５０ｎｍとする。縮退マスク層８ａの幅が５０ｎｍとなるのは、活性領域３の幅が１００ｎｍであり、リン酸ウエットエッチングで両側から２５ｎｍずつ削れたためである。また、縮退マスク層８ａの膜厚は、４５ｎｍとなる。これは、ＣＭＰプロセスでマスク層８の膜厚７０ｎｍから、リン酸ウエットエッチで２５ｎｍ削れたためである。ここで、窒化シリコン膜からなるマスク層８を縮退させるためのウエットエッチングは、１５０℃の熱リン酸に３分浸漬することで行った。但し、このウエットエッチングは、上記条件に限定されず、温度に応じて一義的に決定されるエッチング速度に基づいてエッチング時間を決定できる。なお、温度が高すぎるとエッチング速度が速過ぎて制御が困難となり、一方、温度が低過ぎるとエッチングされなくなることから、例えば、１４５〜１６５℃の範囲で温度を設定することが望ましい。
【００２２】
図４の段階で、Ａ−Ａ’断面、Ｂ−Ｂ’断面は、図示のように、マスク層８が活性領域３の内側に縮退し、縮退マスク層８ａを形成している。また、周辺回路断面は、ＳＴＩ絶縁膜１０の表面より上に位置するマスク層８の部分が縮退している。なお、Ｃ−Ｃ’断面は、変化していない。
【００２３】
次に、図５に示すように、有機ポリマーからなる反射防止膜１１を回転塗布法等により形成する。反射防止膜１１は、リソグラフィで用いる照射光が、凹凸を有するシリコン基板１の表面で反射し、表面に形成されているフォトレジストに到達するのを防止する。ここでは、反射防止膜１１の厚さが、ＳＴＩ絶縁膜１０の表面から９０ｎｍとなるようにしたが、これには限定されず、リソグラフィ条件に関連して厚さは適宜変更可能である。
【００２４】
続いて、反射防止膜１１上にフォトレジスト１２を回転塗布し、ゲート電極４（ワード線）の反転パターンを有するフォトマスクを用いて露光・現像する。図６は、図５に示す段階での平面図である。ゲート電極４の反転パターンを用いて露光・現像するので、ゲート電極４が形成されない領域がフォトレジスト１２で覆われている。
【００２５】
この段階で、Ａ−Ａ’断面は、図５に示すように、表面が反射防止膜１１で覆われた状態となる。また、Ｂ−Ｂ’断面及び周辺回路断面は、反射防止膜１１及びフォトレジスト１２で覆われた状態となる。さらに、Ｃ−Ｃ’断面は、ゲート電極４に対応するパターンがフォトレジスト１２に形成された状態となる。ここで、ゲート電極４の反転パターンを用いることにより、後の工程で、ソース領域５及びドレイン領域６の活性領域３の幅Ｌｓ，Ｌｄと、ゲート電極４下のチャネル領域となる活性領域３の幅Ｌｇとを作り分けることができる（図９参照）。
【００２６】
次に、図７に示すように、フォトレジスト１２をマスクとして、ゲート電極４を形成する領域に表面が露出している反射防止膜１１をフロロカーボン系のガスを用いてドライエッチングする。このドライエッチングでは、反射防止膜１１と共に、窒化シリコン膜からなる縮退マスク層８ａもエッチングされる。その結果、Ａ−Ａ’断面での縮退マスク層８ａは、２０ｎｍ程度の膜厚で一部残存させることができる。なお、この際、縮退マスク層８ａの幅は、５０ｎｍで変化していない。さらに、Ｃ−Ｃ’断面のマスク層８も一部エッチングされた状態となる。
【００２７】
次に、図８に示すように、さらにフロロカーボン系のガスを用いたドライエッチングにより、パッド酸化膜７の膜厚分の酸化膜をエッチングする。これにより、Ａ−Ａ’断面では、後にゲートトレンチ（図９参照）が形成される領域のシリコン基板１の表面を露出させる。この際、縮退マスク層８ａは、１０ｎｍの膜厚であり、幅は５０ｎｍで変化していない。
【００２８】
次に、図９に示すように、縮退マスク層８ａ、パッド酸化膜７及びＳＴＩ絶縁膜１０をマスクとして、塩素系ガスを用いたドライエッチングにより、活性領域３内で表面が露出しているシリコン基板１をエッチングする。その結果、ゲートトレンチ１３が形成される。続いて、フォトレジスト１２及び反射防止膜１１を酸素アッシングにより除去する。
【００２９】
アッシング工程では、縮退マスク層８ａ、パッド酸化膜７の合計膜厚が薄いので、ゲートトレンチ１３の形成中に縮退マスク層８ａ、パッド酸化膜７が消滅する。その結果、Ａ−Ａ’断面に示すように、フィンチャネル（Ｆｉｎ状部）１５の上面１４がＳＴＩ絶縁膜１０の表面よりも落ち込んだＦｉｎ形状が得られる。
【００３０】
この際、例えばシリコンと窒化シリコン（及び酸化シリコン）との選択比が３．５程度と仮定すると、パッド酸化膜７及び縮退マスク層８ａが消滅した段階で、ＳＴＩ絶縁膜１０は２０ｎｍ下がる。そのとき、ゲートトレンチ１３は、シリコン基板１表面から７０ｎｍ程度削れた状態となる。さらにその状態から、ゲートトレンチ１３をシリコン基板１表面から１５０ｎｍの深さまでエッチングすると、ＳＴＩ絶縁膜１０は、シリコン基板１表面から５５ｎｍ程度下がる。その結果、Ｆｉｎ状部１５の高さは、８０ｎｍとなる。また、Ｃ−Ｃ’断面には、図示のように、Ｆｉｎ状部の上面１４を底面とするトレンチが形成される。
【００３１】
上記各工程以降は、図示していないが、表面に残存している縮退マスク層８ａ及びパッド酸化膜７を除去し、露出したシリコン基板１表面にゲート絶縁膜を形成し、さらにゲートトレンチ１３を埋め込むようにゲート電極４を形成する。続いて、ゲート電極４をマスクとしてシリコン基板１に不純物をイオン注入することにより、ソース領域５及びドレイン領域６を形成する。その後、全面に層間絶縁膜を形成し、ソース領域５及びドレイン領域６にコンタクトホールを形成する。さらに、コンタクトホールを多結晶シリコン等の導体で充填し、コンタクトプラグを形成し、さらに上層のビット配線や容量素子との接続を行う。
【００３２】
本実施形態に係る半導体装置の製造方法によれば、ＳＴＩ領域２の形成に用いたマスク層８を縮退させて縮退マスク８ａを形成し、更に、ゲート電極４の反転マスクを用いることにより、活性領域３内のゲート電極４の下にゲートトレンチ１３を形成してＦｉｎ状部１５を形成できる。従って、Ｆｉｎ状部１５の幅Ｌｇが元の活性領域３の幅より狭い、リソグラフィの解像限界以下の微細なフィンチャネルを有するトランジスタを形成できる。また、ソース領域５の幅Ｌｓ及びドレイン領域６の幅Ｌｄは、元の活性領域３の幅を維持しているので、ソース領域５及びドレイン領域６の上面の面積が縮小することを回避する。これにより、コンタクト抵抗が増大することを防止できる。
【００３３】
（第２の実施形態）
次に、図１０〜図２６を参照して、本発明の第２の実施形態に係る半導体装置の製造方法を説明する。本実施形態の製造方法は、第１の実施形態に係る半導体装置の製造方法で示した図４までの各工程と同じ工程を経た後に、図１０以降の各工程に進む。まず、図４までの各工程により、活性領域３を囲むＳＴＩ絶縁膜１０を形成し、活性領域３上にはパッド酸化膜７を介して窒化シリコン膜からなる縮退マスク層８ａが形成される。なお、膜厚等の条件は第１の実施形態と同様とする。
【００３４】
次に、図１０に示すように、ＣＶＤ法によりストッパとなる酸化シリコン膜からなるストッパ酸化膜１６を形成する。ストッパ酸化膜１６は、後述する工程でストッパ酸化膜１６上にポリシリコン１７を堆積し（図１１参照）、リソグラフィ及びドライエッチングにより、パターンを形成する際のストッパとして機能する。また、ポリシリコンと酸化膜とでは、ドライエッチングによる選択性を十分に保つことができるので、ストッパ酸化膜１６の膜厚は数ｎｍ程度（ここでは、５ｎｍとした）で十分である。なお、ストッパ酸化膜１６は、熱酸化法で形成することもできる。
【００３５】
次に、図１１に示すように、ＣＶＤ法によりポリシリコン１７を全面に堆積する。この工程では、図１２に示す平面図のように、ポリシリコン１７がＳＴＩ領域２を埋め込んで全面が略平坦になる程度の膜厚とし、且つ、後の工程でのゲートトレンチ形成用のドライエッチングで除去できる膜厚とする。即ち、ポリシリコン１７を堆積する前のＳＴＩ絶縁膜１０上面からポリシリコン１７を堆積した後の表面までの高さがゲートトレンチ（図１８参照）の深さよりも薄くなる膜厚とする。典型的な膜厚は、１００ｎｍとする。
【００３６】
ここで、ポリシリコン１７を堆積して全面を略平坦にするのは、平坦にしなければ、縮退マスク層８ａが削れてしまい、所望の高さのＦｉｎ状部を形成することが困難となるためである。つまり、ポリシリコン１７は、反射防止膜（図１３参照）をエッチングする際に、ストッパ酸化膜１６や縮退マスク層８ａを保護する機能を有する。
【００３７】
次に、図１３に示すように、反射防止膜１８、及びフォトレジスト１９を塗布し、ゲート電極４（ワード線）の反転パターンを有するレチクル（マスクともいう）を用いて露光・現像する。また、図１４は、この段階での平面図である。この反転パターンを有するマスクを用いて露光・現像を行うことで、ソース領域５及びドレイン領域６と、ゲート電極４下の領域とで仕上がりの活性領域３の幅を作り分けることができる。このようにすれば、作り分けない場合に比べると、ソース領域５及びドレイン領域６のコンタクト抵抗の低減が可能となる。
【００３８】
次に、図１５に示すように、フォトレジスト１９をマスクとして反射防止膜１８をフロロカーボン系のガスを用いて異方性ドライエッチングする。この工程では、第１の実施形態の図７に示す状態と比べると、ポリシリコン１７が窒化シリコン膜からなる縮退マスク層８ａを覆っているので、反射防止膜１８のエッチング時にゲートトレンチ加工のマスクとなるべき上記縮退マスク層８ａをエッチングせずに残存させることができる。
【００３９】
次に、図１６に示すように、上記フォトレジスト１９をマスクとして、ポリシリコン１７を塩素系のガスを用いてドライエッチングして、Ａ−Ａ’断面及びＣ−Ｃ’断面でのストッパ酸化膜１６を露出させる。さらに、反射防止膜１８及びフォトレジスト１９を、有機酸等を用いて剥離する。
【００４０】
次に、図１７に示すように、ストッパ酸化膜１６をフロロカーボン系のガスを用いた時間指定のドライエッチングにより、１０ｎｍ程度エッチングする。このエッチングにより、Ａ−Ａ’断面では、ＳＴＩ絶縁膜１０、及び、パッド酸化膜７を介して縮退マスク層８ａに接するシリコン基板１の上面の一部が露出する。
【００４１】
次に、図１８に示すように、塩素系のガスを用いた時間指定の異方性ドライエッチングにより、シリコン基板１をエッチングして、Ａ−Ａ’断面にゲートトレンチ２０を形成する。なお、Ｃ−Ｃ’断面に示した点線は、断面の裏側に位置するゲートトレンチ２０を透かして見た状態を意図している。これ以降の各工程でのＣ−Ｃ’断面に記載された点線も同様である。このエッチングによりＡ−Ａ’断面では、トランジスタのチャネル領域となるシリコン基板１のＦｉｎ状部３０が形成される。また、その他の断面では、上記ポリシリコン１７がエッチング除去される。典型的なゲートトレンチ２０の深さ、即ちＦｉｎ状部３０の高さは、１５０ｎｍとする。
【００４２】
次に、図１９に示すように、フッ酸等を用いた時間指定のウエットエッチングを行い、図１８でのＢ−Ｂ’断面に示される上記縮退マスク層８ａ上のストッパ酸化膜１６を除去する。
【００４３】
次に、図２０に示すように、熱酸化法を用いて、ドライエッチングにより露出したシリコン表面を酸化シリコン膜２１で覆う。これは、後の工程でのリン酸による窒化シリコン膜（縮退マスク層８ａ）の除去の際に（図２１参照）、シリコン表面を保護するためである。ここで、リン酸によるウエットエッチングでは、窒化シリコンと酸化シリコンとの選択比が十分に大きいので、熱酸化により形成する酸化シリコン膜２１の膜厚は５ｎｍ程度で十分である。また、このプロセスで、Ｆｉｎ状部３０の幅を調整することが可能となる。
【００４４】
次に、図２１に示すように、１６０℃のリン酸を用いて時間指定のウエットエッチングを行い、上記窒化シリコン膜からなる縮退マスク層８ａを除去する。この後、ウエル拡散層形成用の不純物、及びトランジスタの閾値電圧調整用のチャネル不純物等をイオン注入法により、シリコン基板１内に導入する。
【００４５】
次に、図２２に示すように、フッ酸等を用いた時間指定のウエットエッチングにより、シリコン基板１表面のパッド酸化膜７及び酸化シリコン膜２１を除去する。その後に改めて、熱酸化法等を用いてゲート絶縁膜２２を形成する。また、図２３は、この段階での平面図であって、ゲートトレンチ２０に対応する部分を黒く示している。
【００４６】
次に、図２４に示すように、ゲート電極４（ワード線）を形成する。まず、ゲートトレンチ２０を埋め込むようにポリシリコン膜２３を全面に堆積する。続いて、窒化タングステン膜２４、タングステン膜２５、窒化シリコン膜２６をこの順に積層して堆積する。その後、フォトリソグラフィとドライエッチングによりパターニングして、ゲート電極４（ワード線）を形成する。なお、ゲート電極４を加工する途中段階では、Ｃ−Ｃ’断面及び周辺回路断面に示されているように、窒化タングステン膜２４、タングステン膜２５からタングステンが飛散しないように、側壁窒化シリコン膜２７が形成される。
【００４７】
図２５は、図２４に示す段階での略平面図である。上記各工程による製造方法によれば、図示のように、チャネル領域となるゲート電極４下の活性領域３の幅を狭くしながら、コンタクトが形成されるソース領域５及びドレイン領域６の活性領域３の幅を確保できる。その結果、コンタクト抵抗の増大を抑制できる。
【００４８】
図２６は、図２５の平面図に示したＤ−Ｄ’線に沿った断面を示している。ここで、図２４の工程の後に、ゲート電極４をマスクとしてシリコン基板１内にイオン注入を行い、熱処理により、ソース領域５及びドレイン領域６を形成する。続いて、ゲート電極４の側壁にサイドウォール２８を形成し、さらに、層間絶縁膜を形成してフォトリソグラフィとドライエッチングによりコンタクトホールを形成する。コンタクトホールを導体で埋め込み、コンタクトプラグ２９を形成する。なお、このトランジスタ構造をＤＲＡＭのメモリセルアレイ１００に適用する場合には、ソース領域５上のコンタクトプラグ２９には容量素子が接続され、ドレイン領域６上のコンタクトプラグ２９にはビット配線が接続される。
【００４９】
本実施形態に係る半導体装置の製造方法によれば、ゲートトレンチ２０を形成するマスクとして用いる縮退マスク層８ａを一旦ポリシリコンで被覆した後、反射防止膜１８を除去しているので、縮退マスク層８ａがエッチングされることを回避できる。したがって、縮退マスク層８ａは、十分なマスク能力を有しており、深いゲートトレンチ２０を形成して、高いＦｉｎ状部３０を有するチャネル領域を形成できる。その結果、チャネルの断面積が増大して、短チャネル効果を抑制でき、オン、オフ特性に優れ、より大きな電流供給が可能なトランジスタを製造できる。
【００５０】
上記各実施形態では、Ｆｉｎ状部１５，３０を形成するプロセスをメモリデバイスに適用する場合について詳述したが、これに限定されず、ロジックデバイスにも同様に適用してもよい。
【００５１】
本発明の半導体装置の製造方法及び半導体装置では、以下の態様の採用が可能である。縮退させる工程とフィンチャネル及びゲートトレンチを形成する工程との間に、縮退した膜パターンを含む基板表面を覆う反射防止膜を形成する工程と、反転パターンをエッチングマスクとして、反射防止膜をエッチングする工程とをこの順に有する。この場合、縮退した膜パターンの膜厚が小さくなるものの、縮退した膜パターンをマスクとして、フィンチャネルを形成することができる。
【００５２】
縮退させる工程とフィンチャネル及びゲートトレンチを形成する工程との間に、縮退した膜パターンをストッパ膜で保護する工程と、ストッパ膜を含む全面にポリシリコン膜を堆積する工程と、反転パターンをエッチングマスクとして、ポリシリコン膜をエッチングする工程と、ストッパ膜を除去する工程とをこの順に有する。これにより、加工用ハードマスクが、ポリシリコン／ストッパ膜（酸化膜）／膜パターン（窒化膜）の積層構造を有し、ポリシリコンが膜パターンを保護することになる。その結果、膜パターンの形状が損なわれず、フィンチャネルを精度よく形成できる。
【００５３】
ゲート電極をマスクとして、不純物をイオン注入してソース及びドレイン領域を形成する工程を更に有する。このようにして、ソース及びドレイン領域と、ゲート領域とで活性領域の幅が作り分けられることになる。
【００５４】
フィンチャネルの幅が、ゲート長よりも短い。これにより、短チャネル効果を抑制できる。
【００５５】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置の製造方法及び半導体装置は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係る半導体装置の製造方法が適用されるメモリセルアレイの平面レイアウトの一例を示す図。
【図２】ＳＴＩ絶縁膜を埋め込んだ状態を示す断面図。
【図３】ＳＴＩ絶縁膜をエッチバックした状態を示す断面図。
【図４】マスク層の幅を縮退させ、縮退マスク層を形成した状態を示す断面図。
【図５】反射防止膜を回転塗布法により形成した状態を示す断面図。
【図６】図５に示す状態の平面図。
【図７】ゲート電極を形成する領域に表面が露出している反射防止膜をドライエッチングした状態を示す断面図。
【図８】パッド酸化膜の膜厚分の酸化膜をエッチングし、シリコン基板の表面を露出させた状態を示す断面図。
【図９】縮退マスク層、パッド酸化膜及びＳＴＩ絶縁膜をマスクとして、ゲートトレンチを形成した状態を示す断面図。
【図１０】図４に示す状態からＣＶＤ法によりストッパ酸化膜を形成した状態を示す断面図。
【図１１】ＣＶＤ法によりポリシリコンを全面に堆積した状態を示す断面図。
【図１２】図１１に示す状態の平面図。
【図１３】ゲート電極の反転パターンを有するレチクルを用いて露光・現像した状態を示す断面図。
【図１４】図１３に示す状態の平面図。
【図１５】フォトレジストをマスクとして反射防止膜を異方性ドライエッチングした状態を示す断面図。
【図１６】フォトレジストをマスクとしてポリシリコンをドライエッチングした状態を示す断面図。
【図１７】ストッパ酸化膜をドライエッチングした状態を示す断面図。
【図１８】縮退マスク層、ストッパ酸化膜及びポリシリコンをマスクとして、ゲートトレンチを形成した状態を示す断面図。
【図１９】縮退マスク層上のストッパ酸化膜を除去した状態を示す断面図。
【図２０】シリコン表面を酸化シリコン膜で覆った状態を示す断面図。
【図２１】縮退マスク層を除去した状態を示す断面図。
【図２２】パッド酸化膜及び酸化シリコン膜を除去し、ゲート絶縁膜を形成した状態を示す断面図。
【図２３】図２２に示す状態の平面図。
【図２４】ゲート電極を形成した状態を示す断面図。
【図２５】図２４に示す状態の平面図。
【図２６】図２５の平面図に示したＤ−Ｄ’線に沿った断面図。
【図２７】従来のメモリセルアレイの平面レイアウトの一例を示す図。
【符号の説明】
【００５７】
１：半導体基板（シリコン基板）
２，１０２：ＳＴＩ領域
３，１０３：活性領域
４，１０４：ゲート電極（ワード線）
５，１０５：ソース領域
６，１０６：ドレイン領域
７：パッド酸化膜
８：マスク層
８ａ：縮退マスク層
９：ＳＴＩトレンチ
１０：ＳＴＩ絶縁膜
１１，１８：反射防止膜
１２，１９：フォトレジスト
１３，２０：ゲートトレンチ
１４：上面
１５，３０：フィンチャネル（Ｆｉｎ状部）
１６：ストッパ酸化膜
１７：ポリシリコン
２１：酸化シリコン膜
２２：ゲート絶縁膜
２３：ポリシリコン膜
２４：窒化タングステン膜
２５：タングステン膜
２６：窒化シリコン膜
２７：側壁窒化シリコン膜
２８：サイドウォール
２９：コンタクトプラグ
１００：メモリセルアレイ
【特許請求の範囲】
【請求項１】
膜パターンをエッチングマスクとして半導体基板の表面を選択的にエッチングして活性領域及び素子分離領域を形成する工程と、
前記膜パターンの幅を縮退させる工程と、
ゲート電極パターンの反転パターンと前記縮退した膜パターンとをエッチングマスクとして、前記活性領域の表面を更にエッチングし、フィンチャネル及びゲートトレンチを形成する工程と、
前記フィンチャネルの表面及びゲートトレンチの底部にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を覆い且つ前記ゲートトレンチを埋め込むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記縮退させる工程と前記フィンチャネル及びゲートトレンチを形成する工程との間に、
前記縮退した膜パターンを含む基板表面を覆う反射防止膜を形成する工程と、
前記反転パターンをエッチングマスクとして、前記反射防止膜をエッチングする工程とをこの順に有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記縮退させる工程と前記フィンチャネル及びゲートトレンチを形成する工程との間に、
前記縮退した膜パターンをストッパ膜で保護する工程と、
前記ストッパ膜を含む全面にポリシリコン膜を堆積する工程と、
前記反転パターンをエッチングマスクとして、前記ポリシリコン膜をエッチングする工程と、
前記ストッパ膜を除去する工程とをこの順に有する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極をマスクとして、不純物をイオン注入してソース及びドレイン領域を形成する工程を更に有する、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
フィンチャネルを有するＭＩＳＦＥＴを備える半導体装置であって、
ソース及びドレイン領域の幅が活性領域の幅と同じであり、前記フィンチャネルの幅が前記活性領域の幅よりも小さいことを特徴とする半導体装置。
【請求項６】
前記フィンチャネルの幅が、ゲート長よりも短い、請求項５に記載の半導体装置。
【請求項１】
膜パターンをエッチングマスクとして半導体基板の表面を選択的にエッチングして活性領域及び素子分離領域を形成する工程と、
前記膜パターンの幅を縮退させる工程と、
ゲート電極パターンの反転パターンと前記縮退した膜パターンとをエッチングマスクとして、前記活性領域の表面を更にエッチングし、フィンチャネル及びゲートトレンチを形成する工程と、
前記フィンチャネルの表面及びゲートトレンチの底部にゲート酸化膜を形成する工程と、
前記ゲート酸化膜を覆い且つ前記ゲートトレンチを埋め込むゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記縮退させる工程と前記フィンチャネル及びゲートトレンチを形成する工程との間に、
前記縮退した膜パターンを含む基板表面を覆う反射防止膜を形成する工程と、
前記反転パターンをエッチングマスクとして、前記反射防止膜をエッチングする工程とをこの順に有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記縮退させる工程と前記フィンチャネル及びゲートトレンチを形成する工程との間に、
前記縮退した膜パターンをストッパ膜で保護する工程と、
前記ストッパ膜を含む全面にポリシリコン膜を堆積する工程と、
前記反転パターンをエッチングマスクとして、前記ポリシリコン膜をエッチングする工程と、
前記ストッパ膜を除去する工程とをこの順に有する、請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極をマスクとして、不純物をイオン注入してソース及びドレイン領域を形成する工程を更に有する、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
フィンチャネルを有するＭＩＳＦＥＴを備える半導体装置であって、
ソース及びドレイン領域の幅が活性領域の幅と同じであり、前記フィンチャネルの幅が前記活性領域の幅よりも小さいことを特徴とする半導体装置。
【請求項６】
前記フィンチャネルの幅が、ゲート長よりも短い、請求項５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２００９−１５８８１３（Ｐ２００９−１５８８１３Ａ）
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願番号】特願２００７−３３７３７８（Ｐ２００７−３３７３７８）
【出願日】平成１９年１２月２７日（２００７．１２．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２１年７月１６日（２００９．７．１６）
【国際特許分類】
【出願日】平成１９年１２月２７日（２００７．１２．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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