【課題】ノードコンタクト構造体を有する半導体素子と、その製造方法を提供する。
【解決手段】半導体基板の上に形成されソース／ドレイン領域を有するバルクモストランジスタを備える。該バルクモストランジスタ上に層間絶縁膜が形成され、該層間絶縁膜上にソース／ドレイン領域を有する薄膜トランジスタが形成される。該バルクモストランジスタのソース／ドレイン領域上に半導体プラグが形成され、該半導体プラグは該層間絶縁膜の少なくとも一部を介して延長される。該薄膜トランジスタのソース／ドレイン領域及び該半導体プラグは金属プラグと接触し、該金属プラグは該層間絶縁膜の少なくとも一部を介して延長される。該半導体プラグ及び該金属プラグは多層のプラグを構成する。 （もっと読む）

【課題】ソフトエラー耐性やラッチアップ耐性の更なる向上が求められている。
【解決手段】ＣＭＯＳレイアウトを有する半導体集積回路を以下のように構成する。その半導体集積回路（１）は、基板（２）と、基板（２）に、第１方向に沿って形成されたＮウェル（５）と、基板（２）に、第１方向に沿って形成され、素子分離領域（７）を介してＮウェル（５）の隣に形成されたＰウェル（６）とを備えていることが好ましい。そして、素子分離領域（７）よりも下の基板（２）に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェル（３）と、第２方向に沿って形成され、ディープＮウェル（３）に隣接して形成されたディープＰウェル（４）とを具備することが好ましい。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】ソフトエラー耐性に優れた、微細構造を有する半導体装置を提供すること。
【解決手段】本発明は、複数のトランジスタを含むメモリセル領域Ｃｅｌｌとメモリセル領域Ｃｅｌｌに隣接して配置されたコア領域Ｃｏｒｅとを備える。メモリセル領域Ｃｅｌｌ及びコア領域Ｃｏｒｅは、基板１と、基板１上に形成されたｐ型ウェル領域２及びｎ型ウェル領域３を備える。また、メモリセル領域Ｃｅｌｌは、基板１とｐ型ウェル領域２及びｎ型ウェル領域３の下に形成されたｐ型深ウェル領域５ａを備える。ｐ型深ウェル領域５ａは、少なくともｐ型ウェル領域２と接している。 （もっと読む）

【課題】抵抗素子の小型化と電界効果トランジスタのラッチアップ耐性の向上とを両立させた半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１１のＮウェル抵抗素子形成領域にＳＴＩ１２を形成する。次に、Ｐ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、ドナー拡散領域２１を形成する。次に、Ｎウェル抵抗素子形成領域及びＰ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、Ｎウェル抵抗素子形成領域におけるＳＴＩ１２の直下域にＮ型ウェル１４を形成すると共に、Ｐ型ＭＯＳトランジスタ形成領域にドナー拡散領域２０を形成する。ドナー拡散領域２１及び２０は重ね合わせられて、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９が形成される。このとき、Ｎ型ウェル１４及びドナー拡散領域２０を形成するための不純物注入量を、ドナー拡散領域２１を形成するための不純物注入量よりも少なくする。 （もっと読む）

【課題】消費電力の増大に対して有利な半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルをそれぞれ備え、半導体基板３５上に複数積層される三次元構造の複数のメモリセルアレイ１０と、半導体基板３５中に設けられる第１導電型の第１ウェル４３と、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し、半導体基板３５中に埋め込み配置される素子分離絶縁膜ＳＴＩと、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し（ＤＰ＜ＤＮ）、素子分離絶縁膜ＳＴＩの少なくとも一部の底面に沿って設けられ、第２導電型の不純物によって形成される第２ウェル４４と、第１ウェルと電気的に接続されるコンタクト配線ＣＬとを具備する。 （もっと読む）

【課題】スタンバイ電流が小さく、ラッチアップに強い半導体記憶装置を提供する。
【解決手段】このＳＲＡＭは、各行に対応して設けられて対応の行のメモリセル電源配線ＭＶＬの一方端と電源電位ＶＤＤ′のラインとの間に接続され、比較的高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１を備える。したがって、スタンバイ電流を低減化し、ラッチアップ現象の発生を抑制することができる。 （もっと読む）

【課題】 本発明は基板上での同軸トランジスタを開示する。
【解決手段】同軸構造のＭＯＳＦEＴであって、チップ或いは基板（Ｗａｆｅｒ Ｂｏｎｄｉｎｇ）を積層し、軸心貫通孔により貫通し接続してより高い集積度及びラッチ効果のない同軸全対称のＣＭＯＳＦＥＴの集積回路を形成することができる。 （もっと読む）

【課題】ソース／ドレイン領域における接合部の耐圧を向上でき、寄生バイポーラトランジスタ特性の影響を低減できる半導体装置を提供する。
【解決手段】（ａ）に示す低耐圧トランジスタは、ソース／ドレイン領域１３，１４間の基板１１の第１領域上に形成されたゲート絶縁膜１５及び第１ゲート電極１６と、ソース／ドレイン領域１３，１４上のシリサイド層１３Ａ，１４Ａとを備える。（ｂ）に示す高耐圧トランジスタは、ソース／ドレイン領域２３，２４間の基板１１の表面が所定の深さ除去された第２領域上に形成された、ゲート絶縁膜１５より膜厚が厚いゲート絶縁膜２５、及び第２ゲート電極１６と、ソース／ドレイン領域２３，２４上のシリサイド層２３Ａ，２４Ａとを備える。所定の深さはゲート絶縁膜２５とゲート絶縁膜１５との厚さの差に相当し、シリサイド層２３Ａ，２４Ａの上面は基板１１の第２領域とゲート絶縁膜２５との界面より高い構造を有する。 （もっと読む）

ゲート端子（１２）を備える少なくとも１個のゲート（Ｇ）と、ソース端子（１４）を備える少なくとも１個のソース（Ｓ）と、ドレイン端子（１６）を備える少なくとも１個のドレイン（Ｄ）と、基板端子（１８）を備える少なくとも１個の基板（１０）とを備える、プログラマブルアンチヒューズトランジスタ（１００）、特に、ＮチャネルＭＯＳトランジスタ、及び少なくとも１個のそのようなアンチヒューズトランジスタ（１００）をプログラムする方法を、能動回路／回路素子をアンチヒューズから著しく離れた場所に位置させる必要がなく、従って、処理ステップを全く追加せずに必要とする面積を最小化するように、更に改良するために、前記ソース端子（１４）と前記基板端子（１８）との間の電位差レベルが約０．５ボルト以下、特に、約０．３ボルト以下であり、ドレイン端子（１６）とソース端子（１４）とが異なる電位に置かれ、そしてドレイン−ソース電圧及び／又はゲート−ソース電圧を調節することによって、ソース（Ｓ）とドレイン（Ｄ）との間に荷電キャリアのフローを生じさせ、ソース（Ｓ）とドレイン（Ｄ）との間で半導体材料（２０）を加熱して局所的に融解し、ソース（Ｓ）とドレイン（Ｄ）との間に少なくとも１個の固定伝導チャネルを形成することが提案される。
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【課題】ラッチアップの発生を防止しつつ、構造の微細化が可能な半導体装置を提供する。
【解決手段】相補型電界効果型トランジスタを含む半導体装置において、寄生的に形成されるバイポーラトランジスタのエミッタ電極となるｐ型不純物拡散領域５ａと、電源供給線１４と電気的に接続されているｎ型不純物拡散領域３とを、ｎ型不純物を有する高融点金属シリサイドからなる接続配線４０により接続する。 （もっと読む）

【課題】スタティック型半導体記憶装置のメモリセルのトランジスタの基板電圧を、早いタイミングで所定電圧レベルに駆動し、スタティック・ノイズ・マージンを十分に確保し、安定にデータの読出を行なう。
【解決手段】メモリセルの負荷トランジスタ（ＰＱ１，ＰＱ２）の基板領域へ印加される基板電圧（ＶＰＳ）の遷移を、遅くともワード線（ＷＬ）の選択状態への駆動タイミングまでのタイミングに設定する。 （もっと読む）

【課題】 同一半導体基板上にメモリセルとショットキーバリアダイオードを混載した、ショットキーバリアダイオードのガードリング層によって形成される寄生バイポーラトランジスタによる電流損失を抑制した高信頼度の半導体装置を提供する。
【解決手段】 第１導電型の半導体基板１上に、メモリセルを形成するためのメモリセル領域と、ショットキーバリアダイオードを形成するためのショットキーバリアダイオード領域を相互に分離して備え、メモリセルを構成するトランジスタの閾値電圧を不純物濃度により調整するためのトランジスタのチャンネル領域に形成された第１導電型の不純物拡散層５と、ショットキーバリアダイオードのショットキーバリアを形成する第１導電型と異なる第２導電型の不純物拡散層４の表面の周囲に第１導電型の不純物拡散層で形成されたガードリング層６を、同一工程で同時に形成された不純物拡散層とする。 （もっと読む）

【課題】寄生容量を低減化，カップリング容量比を向上し、書き込み／消去電圧を低圧化できる。
【解決手段】ｐウェル領域２と、ｎ⁺領域５と６間のウェル領域に跨ってゲート絶縁膜１２を介して形成された選択ゲート電極（ＳＧ）と、ｎ⁺領域６と接するドレイン電極Ｄとからなる選択トランジスタと、ｎ⁺領域１と、ｎ⁺領域５と電気的に接続し、ｎ⁺領域１と離間するｎ⁺領域４と、ｎ⁺領域１の上のトンネル絶縁膜８と、ｎ⁺領域１からｎ⁺領域４の上面に跨って形成されたゲート絶縁膜１２と、ゲート絶縁膜よりも厚い選択絶縁膜１０と、トンネル絶縁膜，ゲート絶縁膜，および選択絶縁膜上のフローティングゲート電極（ＦＧ）と、選択絶縁膜上に形成され、ＦＧと側方で対向して形成されたコントロールゲート電極（ＣＧ）とからなるメモリトランジスタと、選択絶縁膜を挟んでＦＧと対向するフローティングのｎ⁺領域１が形成される不揮発性半導体記憶装置および製造方法。 （もっと読む）

【課題】ソフトエラーを防止しつつ小型化を図ることが容易な半導体記憶装置を提供すること。
【解決手段】ボトムウェル３と、該ボトムウェルよりも不純物の注入深さが浅い複数のウェル５ｐ，５ｎとを有する半導体記憶装置１０を構成するにあたり、複数のウェルの各々はメモリセルアレイＭＣＡを平面視上横切るようにして互いに平行に配置し、メモリセルアレイでのセル配列構造は、複数のバリューセルＣｖが配置されたバリューセル領域Ｖを複数のダミーセルＣｄが配置されたダミーセル領域Ｄで取り囲んだ構造とし、平面視したときに、バリューセル領域はボトムウェルに含まれ、かつボトムウェルの縁はダミーセル領域の下に位置するように、ボトムウェルの形状および大きさを選定する。 （もっと読む）

【課題】
寄生のサイリスタを有した半導体装置のラッチアップを防ぐ。
【解決手段】
ソース領域１７と前記ドレイン領域１４とを跨ぐ方向に直交する方向において、チャネル領域の幅Ｙ２は、前記ドレイン領域１４の幅Ｙ１よりも狭く形成される。この場合、チャネル部分に流れる電流のみが抑制され、ドレイン領域１４の抵抗値を大きくしないでラッチアップを防ぐことができる。 （もっと読む）

【課題】寄生バイポーラとしての動作を防止でき、かつ高集積化に適した不揮発性半導体記憶装置を提供する。
【解決手段】支持基板１と埋め込み絶縁層２と半導体層３とからＳＯＩ基板が構成されている。１ｐｏｌｙ型メモリセル１０は、１対のソース／ドレイン領域１１と、フローティングゲート電極層１３と、コントロールゲート用不純物拡散領域１４とを有している。分離絶縁層６は、半導体層３の表面から埋め込み絶縁層２に達しながらコントロールゲート用不純物拡散領域１４の周囲を取り囲むことで、ソース／ドレイン領域１１が形成された領域とコントロールゲート用不純物拡散領域１４とを分け隔てている。 （もっと読む）

【課題】半導体集積回路装置のレイアウト効率を向上させる。
【解決手段】ＣＭＯＳ回路を構成する一方のトランジスタＴpの配置されたｎ型ウエル２と電源電圧線Ｖddとをスイッチ用トランジスタＴpsを介して電気的に接続し、かつ、ＣＭＯＳ回路を構成する他方のトランジスタＴnの配置されたｐ型ウエル３と電源電圧線Ｖssとをスイッチ用トランジスタＴnsを介して電気的に接続する構成とした。そして、半導体集積回路装置の試験時には、スイッチ用トランジスタＴps,Ｔnsをオフし、ｎ型ウエル２およびｐ型ウエル３に対して外部から試験に適した電位を供給してリーク電流に起因する熱暴走を抑制する一方、半導体集積回路装置の通常動作時には、スイッチ用トランジスタＴps,Ｔnsをオンしてｎ型ウエル２およびｐ型ウエル３をそれぞれ電源電圧Ｖdd,Ｖssに設定してラッチアップを防止する。 （もっと読む）

【課題】リークパスの形成を防止できる半導体記憶装置を提供する。
【解決手段】入力保護回路は、Ｐ型半導体基板７１１と、そのＰ型半導体基板７１１の表面に形成されたＰ⁺型ウェル領域７２０と、Ｐ⁺型ウェル領域７２０と電気的に接続するとともにＰ⁺型ウェル領域７２０よりも深くなるようにＰ型半導体基板７１１の表面に形成されたＰ^-型ウェル領域７１３と、Ｐ^-型ウェル領域７１３を覆うようにＰ型半導体基板７１１の表面に形成されたＮ^-型ウェル領域７１４とを含んでいる。 （もっと読む）

【課題】 微細化するＣＭＯＳ半導体集積回路におけるラッチアップ耐性を向上させる。
【解決手段】 半導体基板１上にパターン化されたマスク層１１を形成する工程と、マスク層１１をマスクとし、半導体基板１の表面に対する垂線に対して所定の角度をもって入射する不純物イオン１２を半導体基板１に注入してＣＭＯＳ回路を構成するウエル２を形成する工程とを含み、不純物イオン注入は、半導体基板１に対して異なる方向から複数回行われる。これにより、レジストなどのマスク層１１による注入イオン１２の入射阻害に基づくシャドーイングを抑制することができ、ウエル端部に生じる不純物濃度不足による高抵抗層の発生をなくし、ラッチアップ耐性を改善することができる。また、その構成から明らかなように新たな工程を追加しないので製造コストを上昇させることがない。 （もっと読む）