半導体装置
【課題】ラッチアップの発生を防止しつつ、構造の微細化が可能な半導体装置を提供する。
【解決手段】相補型電界効果型トランジスタを含む半導体装置において、寄生的に形成されるバイポーラトランジスタのエミッタ電極となるｐ型不純物拡散領域５ａと、電源供給線１４と電気的に接続されているｎ型不純物拡散領域３とを、ｎ型不純物を有する高融点金属シリサイドからなる接続配線４０により接続する。
【解決手段】相補型電界効果型トランジスタを含む半導体装置において、寄生的に形成されるバイポーラトランジスタのエミッタ電極となるｐ型不純物拡散領域５ａと、電源供給線１４と電気的に接続されているｎ型不純物拡散領域３とを、ｎ型不純物を有する高融点金属シリサイドからなる接続配線４０により接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、より特定的には、相補型電界効果型トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の１つとして、スタティック型半導体記憶装置（以下ＳＲＡＭ：static random access memory と記す）が知られている。ＳＲＡＭのメモリセルは、一般にフリップフロップ回路と、データの読出および書込用のトランジスタとから構成される。ＳＲＡＭは、フリップフロップ回路の動作状況により、データを保持する半導体記憶装置である。そして、メモリセルを構成するフリップフロップ回路中の負荷素子として、電界効果型トランジスタを用いるＳＲＡＭが知られている。
【０００３】
図２９は、従来の電界効果型トランジスタを負荷素子として用いたＳＲＡＭのメモリセルの等価回路図である。図２９を参照して、従来の電界効果型トランジスタを負荷素子として用いたＳＲＡＭのメモリセルは、アクセストランジスタＡ１、Ａ２、ドライバトランジスタＤ１、Ｄ２および負荷トランジスタＴ１、Ｔ２の６つのトランジスタから構成されている。ドライバトランジスタＤ１、Ｄ２と負荷トランジスタＴ１、Ｔ２とにより、フリップフロップ回路が構成されている。アクセストランジスタＡ１、Ａ２は、データの読出および書込用のトランジスタである。アクセストランジスタＡ１、Ａ２およびドライバトランジスタＤ１、Ｄ２はｎ型の電界効果型トランジスタであり、負荷トランジスタＴ１、Ｔ２はｐ型の電界効果型トランジスタである。そのため、ドライバトランジスタＤ１、Ｄ２および負荷トランジスタＴ１、Ｔ２により、相補型電界効果型トランジスタが構成されている。アクセストランジスタＡ１、Ａ２のソース／ドレイン領域の一方はそれぞれビット線１１７および補ビット線１１８に接続されている。また、アクセストランジスタＡ１、Ａ２のゲート電極は、ワード線１１３に接続されている。また、負荷トランジスタＴ１、Ｔ２のソース領域は、電源供給線１１４に接続されている。また、ドライバトランジスタＤ１、Ｄ２のソース領域は、接地線（図示せず）に接続されている。
【０００４】
図３０は、従来の電界効果型トランジスタを負荷トランジスタとして用いたＳＲＡＭのメモリセルパターンを示す平面レイアウト図である。図３１は、図３０における線分１００−１００における断面構造図である。図３０および３１を参照して、以下に従来の電界効果型トランジスタを負荷トランジスタとして用いたＳＲＡＭを説明する。
【０００５】
図３０を参照して、従来の電界効果型トランジスタを負荷トランジスタとして用いたＳＲＡＭのメモリセルは、アクセストランジスタＡ１、Ａ２と、ドライバトランジスタＤ１、Ｄ２と、負荷トランジスタＴ１、Ｔ２と、電源供給線１１４と、接地線１１５、１１６と、ビット線１１７と、補ビット線１１８と、アクセストランジスタＡ１、Ａ２のゲート電極としても作用するワード線１１３とを備える。アクセストランジスタＡ１は、ゲート電極１１３と、ソース／ドレイン領域１１１ｃ、１１１ｂとを含む。アクセストランジスタＡ２は、ゲート電極１１３と、ソース／ドレイン領域１１２ｃ、１１２ｂとを含む。ドライバトランジスタＤ１は、ゲート電極１０７と、ソース領域１１１ａと、ドレイン領域１１１ｂとを含む。ドライバトランジスタＤ２は、ゲート電極１０８と、ソース領域１１２ａと、ドレイン領域１１２ｂとを含む。負荷トランジスタＴ１は、ゲート電極１０７と、ソース領域１０５ａと、ドレイン領域１０５ｂとを含む。負荷トランジスタＴ２は、ゲート電極１０８と、ソース領域１０６ａと、ドレイン領域１０６ｂとを含む。アクセストランジスタＡ１、Ａ２およびドライバトランジスタＤ１、Ｄ２のソース／ドレイン領域１１１ａ〜１１１ｃおよび１１２ａ〜１１２ｃは、半導体基板の主表面にｎ型の不純物を注入することにより形成されている。負荷トランジスタＴ１、Ｔ２のソース／ドレイン領域１０５ａ、１０５ｂ、１０６ａ、１０６ｂは、半導体基板の主表面にｐ型の不純物を注入することにより形成されている。また、半導体基板の主表面にはｎ型不純物の拡散領域１０３、１０４が形成されている。
【０００６】
そして、これらのトランジスタＡ１、Ａ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２のゲート電極１１３、１０７、１０８は、半導体基板上に形成されたポリシリコン膜により構成されている。これらのトランジスタの上に位置する領域には、第１の層間絶縁膜１４２（図３１参照）を介して、アルミニウムからなる内部接続配線１０９、１１０と、接地線１１５、１１６と、電源供給用接続配線１４０、１４１と、電源供給線１１４とが形成されている。内部接続配線１０９は、コンタクトホール１２５、１２７、１２９を介して、それぞれ負荷トランジスタＴ１のドレイン領域１０５ｂ、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極１０８、ドライバトランジスタＤ１のドレイン領域であり同時にアクセストランジスタＡ１のソース／ドレイン領域の一方である領域１１１ｂと電気的に接続されている。同様に、内部接続配線１１０は、コンタクトホール１２６、１２８、１３０を介して、負荷トランジスタＴ２のドレイン領域１０６ｂ、負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極１０７、ドライバトランジスタＤ２のドレイン領域であり同時にアクセストランジスタＡ２のソース／ドレイン領域の一方である領域１１２ｂと電気的に接続されている。接地線１１５、１１６は、コンタクトホール１３１、１３２を介して、ドライバトランジスタＤ１、Ｄ２のソース領域１１１ａ、１１２ａにそれぞれ接触している。電源供給線１１４は、コンタクトホール１１９、１２０を介して、ｎ型の不純物拡散領域１０１、１０２に接触している。そして、電源供給用接続配線１０４は、コンタクトホール１２１、１２２を介してｎ型の不純物拡散領域１０３と負荷トランジスタＴ１のソース領域１０５ａとに接触している。電源供給用接続配線１４１は、コンタクトホール１２３、１２４を介して、ｎ型の不純物拡散領域１０４と負荷トランジスタＴ２のソース領域１０６ａとに接触している。
【０００７】
そして、第１の層間絶縁膜１４２と、内部接続配線１０９、１１０と、接地線１１５、１１６と、電源供給用接続配線１４０、１４１と、電源供給線１１４との上には、第２の層間絶縁膜１４３（図３１参照）が形成されている。そして、第２の層間絶縁膜１４３上には、ビット線１１７と補ビット線１１８とが形成されている。アクセストランジスタＡ１、Ａ２のソース／ドレイン領域の他の一方１１１ｃ、１１２ｃは、コンタクトホール１３３、１３４を介して、ビット線１１７および補ビット線１１８にそれぞれ接続されている。
【０００８】
図３１を参照して、半導体基板１３７の主表面にはｎ型ウェル１３８と、ｐ型ウェル１３９とが形成されている。ｎ型ウェル１３８の主表面には、ｎ型の不純物拡散領域１０１、１０３と、負荷トランジスタＴ１（図３０参照）のソース領域であるｐ型の不純物拡散領域１０５ａとが形成されている。ｐ型ウェル１３９の主表面には、ドライバトランジスタＤ１（図３０参照）のソース領域であるｎ型の不純物拡散領域１１１ａが形成されている。負荷トランジスタＴ１のソース領域１０５ａとドライバトランジスタＤ１のソース領域１１１ａとの間の半導体基板１３７の主表面には、分離酸化膜１３５が形成されている。半導体基板１３７の主表面上と分離酸化膜１３５上とには、層間絶縁膜１４２が形成されている。ｎ型の不純物拡散領域１０１、１０３、負荷トランジスタＴ１のソース領域１０５ａおよびドライバトランジスタＤ１のソース領域１１１ａの上に位置する領域の層間絶縁膜１４２の一部を除去することにより、コンタクトホール１１９、１２１、１２２および１３１が形成されている。コンタクトホール１１９内部と層間絶縁膜１４２上とには、ｎ型の不純物拡散領域１０１と接触するように電源供給線１１４が形成されている。コンタクトホール１２１、１２２内部と層間絶縁膜１４２上とには、ｎ型の不純物拡散領域１０３と負荷トランジスタＴ１のソース領域１０５ａとに接触するように、アルミニウムからなる電源供給用接続配線１４０が形成されている。コンタクトホール１３１内部と層間絶縁膜１４２上とには、ドライバトランジスタＤ１のソース領域１１１ａと接触するように、接地線１１５が形成されている。
【０００９】
ここで、従来のＳＲＡＭでは、図３１を参照して、寄生的に２つのバイポーラトランジスタが形成されている。具体的には、負荷トランジスタＴ１のソース領域１０５ａをエミッタ電極、ｎ型ウェル１３８をベース電極、ｐ型ウェル１３９をコレクタ電極とするｐｎｐ型のバイポーラトランジスタＱ１と、ｎ型ウェル１３８をコレクタ電極、ｐ型ウェル１３９をベース電極、ドライバトランジスタＤ１のソース領域１１１ａをエミッタ電極とするｎｐｎ型のバイポーラトランジスタＱ２とが形成されている。そして、これら寄生的に形成されたバイポーラトランジスタＱ１、Ｑ２は、図３２に示すように、寄生的にサイリスタを構成している。ここで、図３２は、従来のＳＲＡＭにおいて寄生的に形成されているサイリスタの等価回路図である。このように寄生的にサイリスタが形成されているので、電源供給線１１４（図３１参照）に供給される電源電圧のノイズにより、寄生的に形成されたサイリスタが動作することがある。そして、このように寄生的に形成されたサイリスタが動作すると、電源供給線１１４から接地線１１５（図３１参照）まで電流が流れ続ける状態となる。こうした現象をラッチアップと呼ぶ。このようなラッチアップが発生すると、半導体素子の動作を阻害するばかりでなく、大電流による発熱のため半導体素子を破壊してしまうといった問題が発生していた。
【００１０】
従来、ラッチアップ対策としては、図３１を参照して、電源供給線１１４から負荷トランジスタＴ１のソース領域１０５ａへ電源を供給する経路の一部として、ｎ型ウェル１３８を使用している。具体的には、電源供給線１１４に供給された電源電流は、ｎ型の不純物拡散領域１０１からｎ型ウェル１３８を経由してｎ型の不純物拡散領域１０３に伝えられる。そして、電源電流はｎ型の不純物拡散領域１０３から電源供給用接続配線１４０を介して負荷トランジスタＴ１のソース領域１０５ａに伝えられる。このため、ｎ型ウェル１３８の基板抵抗によって、寄生的に形成されたバイポーラトランジスタＱ１（図３２参照）のエミッタ電極である負荷トランジスタＴ１のソース領域１０５ａへ供給される電源電圧を降下させることができる。その結果、エミッタ電極である負荷トランジスタＴ１のソース領域１０５ａと、バイポーラトランジスタＱ１のベース電極であるｎ型ウェル１３８とに電源電流を供給するので、このバイポーラトランジスタＱ１のエミッタ電極とベース電極との間が順バイアスになることを防止することができる。このように、従来はラッチアップの発生を防止していた。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年、半導体装置における微細化、高集積化の要求は、益々強くなってきている。そのため、ＳＲＡＭにおいても、図３１を参照して、従来は負荷トランジスタＴ１のソース領域１０５ａとドライバトランジスタＤ１のソース領域１１１ａとの間隔は最少でも５μｍ程度であり、分離酸化膜１３５の長さＬも５μｍ程度であったものを、メモリセルの微細化を図る目的で、さらに小さくしたいという要求がでてきている。しかし、このように負荷トランジスタＴ１のソース領域１０５ａとドライバトランジスタＤ１のソース領域１１１ａとの間隔を５μｍよりさらに狭くすると、寄生的に形成されるバイポーラトランジスタＱ１、Ｑ２の性能が結果的に向上し、従来よりもより微弱な電源電圧のノイズによってラッチアップが発生するようになる。このため、従来用いられていたｎ型ウェル１３８の基板抵抗を利用した対策でけでは、ラッチアップの発生を防止しながら、半導体素子の微細化、高集積化を図ることが困難になってきていた。
【００１２】
本発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ラッチアップの発生を防止しつつ、構造の微細化が可能な半導体装置を提供することである。
【００１３】
この発明のもう１つの目的は、ラッチアップの発生を防止しつつ、構造の微細化が可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
この発明に従った半導体装置は、ｎ型の第１の半導体領域およびｐ型の第２の半導体領域と、ｎ型の第１の不純物領域と、ｐ型の第２の不純物領域と、ｎ型の第３の不純物領域と、層間絶縁膜と第１および第２の配線とを備える。ｎ型の第１の半導体領域およびｐ型の第２の半導体領域は、半導体基板の主表面に互いに隣接して配置される。ｎ型の第１の不純物領域は、第１の半導体領域の主表面に配置される。ｐ型の第２の不純物領域は、第１の半導体領域の主表面に配置される。ｎ型の第３の不純物領域は、第２の半導体領域の主表面に配置される。層間絶縁膜は半導体基板の主表面を覆い、また、当該層間絶縁膜には、第１の不純物領域を露出させる第１のコンタクトホールと、第２の不純物領域を露出させる第２のコンタクトホールと、第３の不純物領域を露出させる第３のコンタクトホールとが配置される。第１の配線は、第１および第２のコンタクトホールを介して第１および第２の不純物領域と接続し、不純物を含んだ高融点金属シリサイドからなり、電源供給線に接続される。第２の配線は、第３のコンタクトホールを介して第３の不純物領域と接続し、接地線に電気的に接続される。
【００１５】
また、この発明に従った半導体装置は、ｎ型の第１の半導体領域およびｐ型の第２の半導体領域と、ｎ型の第１の不純物領域と、ｐ型の第２の不純物領域と、ｎ型の第３の不純物領域と、ｎ型の第４の不純物領域と、層間絶縁膜と、第１〜第３の配線とを備える。ｎ型の第１の半導体領域およびｐ型の第２の半導体領域は、半導体基板の主表面に互いに隣接して配置される。ｎ型の第１の不純物領域は、第１の半導体領域の主表面に配置される。ｐ型の第２の不純物領域は、第１の半導体領域の主表面に配置される。ｎ型の第３の不純物領域は、第２の半導体領域の主表面に配置される。ｎ型の第４の不純物領域は、第１の半導体領域の主表面に配置される。層間絶縁膜は、半導体基板の主表面を覆う。また当該層間絶縁膜には、第１の不純物領域を露出させる第１のコンタクトホールと、第２の不純物領域を露出させる第２のコンタクトホールと、第３の不純物領域を露出させる第３のコンタクトホールと、第４の不純物領域を露出させる第４のコンタクトホールとが配置される。第１の配線は、第１および第２のコンタクトホールを介して第１および第２の不純物領域と接続し、不純物を含んだ高融点金属シリサイドからなる。第２の配線は、第３のコンタクトホールを介して第３の不純物領域と接続し、接地線に電気的に接続される。第３の配線は、第４のコンタクトホールを介して第４の不純物領域と接続し、電源供給線に電気的に接続される。
【００１６】
また、この発明に従った半導体装置は、半導体基板の主表面に、第１導電型の第１の半導体領域および第２導電型の第２の半導体領域が隣接して形成されている。上記第１の半導体領域の主表面には、電源供給線あるいは接地線と電気的に接続されている第１導電型の第１の不純物領域が形成されている。上記第１の半導体領域の主表面には、第２導電型の第２の不純物領域が形成されている。上記第２の半導体領域の主表面には、電源供給線あるいは接地線に電気的に接続されている第１導電型の第３の不純物領域が形成されている。上記第１および第２の不純物領域と接触するように、半導体を含む接続部が形成されている。そして、上記半導体基板の主表面には、第１および第２のバイポーラトランジスタが寄生的に形成されている。上記第１のバイポーラトランジスタは、上記第２の不純物領域からなる第１のエミッタ電極と、上記第１の半導体領域からなる第１のベース電極と、上記第２の半導体領域からなる第１のコレクタ電極とを含む。上記第２のバイポーラトランジスタは、上記第１の半導体領域からなる第２のコレクタ電極と、上記第２の半導体領域からなる第２のベース電極と、上記第３の不純物領域からなる第２のエミッタ電極とを含む。上記第１および第２のバイポーラトランジスタにより、サイリスタが寄生的に形成されている。
【００１７】
このように、本発明に従った半導体装置では、半導体を含む接続部が、上記第１および第２の不純物領域と接触するように形成されているので、上記第１および第２の不純物領域の少なくともいずれか一方と上記接続部との接触領域において、整流素子を形成することができる。これにより、寄生的に形成された上記第１のバイポーラトランジスタの上記第１のエミッタ電極へ、上記整流素子を介して電源電流を供給することができる。また、上記第１のバイポーラトランジスタの上記第１のベース電極へ、上記第１の不純物領域から上記整流素子を介することなく電源電流を供給することができる。このため、上記第１のバイポーラトランジスタにおいて、上記第１のエミッタ電極に印加される電源電圧を上記第１のベース電極に印加される電源電圧より常に低くすることが可能となる。これにより、上記第１のバイポーラトランジスタの上記第１のエミッタ電極−第１のベース電極間が順バイアスになることを防止できる。この結果、寄生的に形成された上記サイリスタが動作することを防止できる。その結果、半導体素子を微細化するために、上記第２の不純物領域と上記第３の不純物領域との間の距離を小さくした場合でも、ラッチアップの発生を防止することができる。このため、ラッチアップの発生を防止しながら、半導体装置の微細化を図ることが可能となる。
【００１８】
上記半導体装置では、上記第２の不純物領域と、上記第３の不純物領域との間の距離を、２．０μｍ以下とする。このようにすれば、上記第２の不純物領域と上記第３の不純物領域との間の距離を、従来の基板抵抗を利用したラッチアップ対策を利用した場合よりも大幅に短縮しているので、ラッチアップの発生を防止しながら、半導体装置の構造を従来より微細化することが可能となる。
【００１９】
上記半導体装置では、上記第２の不純物領域と上記第３の不純物領域との間の上記半導体基板の主表面には、２．０μｍ以下の幅を有する分離酸化膜が形成されている。このようにすれば、上記第２および第３の不純物領域の間に上記分離酸化膜を形成するので、上記半導体装置の製造工程において自己整合的に上記第２および第３の不純物領域を形成することができる。また、上記分離酸化膜の幅を２．０μｍ以下とするので、上記第２および第３の不純物領域の間の距離を、従来の基板抵抗を利用したラッチアップ対策を利用した場合よりも大幅に短縮することができる。この結果、ラッチアップの発生を防止しながら、半導体装置の構造を従来より微細化することが可能となる。
【００２０】
上記半導体装置は、上記接続部が高融点金属シリサイドを有する。このようにすれば、上記半導体装置の他の配線についても上記高融点金属シリサイドを用いることで、上記他の配線を上記接続部と同時に形成することが可能となる。この結果、半導体装置の製造工程数が上記接続部を形成することに起因して従来の半導体装置の製造工程数より大幅に増加することを防止できる。
【００２１】
上記半導体装置は、電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置である。このようにすれば、電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置において、上記接続部を形成する。電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置は、半導体基板の主表面に６つの電界効果型トランジスタを配置しなければならない。この電界効果型トランジスタの数は、他の半導体記憶装置のメモリセルにおける電界効果型トランジスタの数よりも特に多いため、上記スタティック型半導体記憶装置のメモリセルのサイズは他の半導体記憶装置よりも大きくなる。一方、上記スタティック型半導体記憶装置において、上記接続部を形成することにより上記整流素子を形成し、これによりラッチアップの発生を防止しつつ上記第２および第３の不純物領域の間の距離を小さくすることができる。そのため、上記電界効果型トランジスタを他の半導体記憶装置よりもメモリセル当たりに多く備える上記スタティック型半導体記憶装置において、本発明はメモリセルの微細化により顕著な効果を示す。
【００２２】
上記半導体装置では、上記接続部を配線として利用してもよい。このようにすれば、上記接続部を独立して形成する場合よりも、半導体装置の構造を簡略化することができる。この結果、上記半導体装置をより有効に微細化することができると同時に、その製造工程も簡略化することができる。
【００２３】
上記半導体装置では、上記接続部を電源供給線として利用してもよい。このようにすれば、上記電源供給線とは別に上記接続部を形成する場合よりも、半導体装置の構造を簡略化することができる。その結果、上記半導体装置をより有効に微細化することができると同時に、その製造工程も簡略化することができる。
【００２４】
上記半導体装置では、上記接続部と実質的に同一の材質により半導体装置の内部接続配線を形成する。このようにすれば、上記接続部と上記半導体装置の上記内部接続配線とを同じ工程において形成することができる。その結果、半導体装置のラッチアップの発生を防止しつつ、半導体装置の微細化を図ると同時に、製造工程を簡略化することができる。
【００２５】
上記半導体装置では、上記接続部と実質的に同一の材質により形成される配線が、１つのコンタクトホールの内部において２つ以上の導電部と電気的に接続される。このようにすれば、上記２つの導電部に対し、別々のコンタクトホールを形成し、上記配線と上記２つの導電部とをそれぞれの上記コンタクトホールを介して接続する場合よりも、コンタクトホールの数を削減することができる。その結果、半導体装置をより微細化することができる。
【００２６】
上記半導体装置では、相補型電界効果型トランジスタが形成されている。また、第１および第２のバイポーラトランジスタが寄生的に形成されている。上記第１および第２のバイポーラトランジスタによりサイリスタが寄生的に構成されている。上記第１のバイポーラトランジスタのエミッタ電極と電源供給部とに電気的に接続するように整流素子が形成されている。上記電源供給部と電気的に接続するように、上記第１のバイポーラトランジスタのベース電極が形成されている。このように、上記半導体装置では、上記第１のバイポーラトランジスタの上記エミッタ電極へ上記整流素子を介して電源電流を供給する。そして、上記ベース電極へは上記整流素子を介さずに電源電流を供給する。このため、上記エミッタ電極に印加される電源電圧を上記ベース電極に印加される電源電圧より常に低くすることが可能となる。これにより、半導体装置を微細化するため上記相補型電界効果型トランジスタを構成する複数の電界効果型トランジスタの間の距離を小さくしても、上記第１のバイポーラトランジスタの上記エミッタ電極−ベース電極間が順バイアスになることを防止できる。この結果、寄生的に形成されている上記サイリスタが動作することを防止できる。その結果、ラッチアップの発生を防止しながら、半導体装置の微細化を図ることが可能となる。
【００２７】
上記半導体装置では、上記整流素子の逆方向抵抗をＲ１とし、上記相補型電界効果型トランジスタを構成するｐ型ＭＯＳトランジスタのＯＮ抵抗をＲ２とした場合、Ｒ１がＲ２／１００＜Ｒ１＜１００×Ｒ２という関係を満足する。このように、上記整流素子の逆方向抵抗Ｒ１を、Ｒ２／１００＜Ｒ１＜１００×Ｒ２という関係を満足するようにしているので、ラッチアップの発生を防止しつつ、上記相補型電界効果型トランジスタを安定して動作させることができる。ここで、Ｒ１がＲ２／１００より小さい場合は、上記エミッタ電極に印加される電源電圧を十分に低下させることができず、上記エミッタ電極−ベース電極間が順バイアスになることを確実に防止することが困難となる。また、Ｒ１が１００×Ｒ２より大きいと、上記相補型電界効果型トランジスタへ十分な電源電流を供給することが困難となるため、上記相補型電界効果型トランジスタを安定して動作させることが困難となる。
【００２８】
上記半導体装置は、電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置である。このように、上記半導体装置では、電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置において、上記整流素子を形成する。電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置は、半導体基板の主表面に６つの電界効果型トランジスタを配置しなければならない。この電界効果型トランジスタの数は、他の半導体記憶装置のメモリセルにおける電界効果型トランジスタの数よりも特に多いため、上記スタティック型半導体記憶装置のメモリセルのサイズは他の半導体記憶装置よりも大きくなる。一方、上記スタティック型半導体記憶装置において、上記整流素子を形成し、これによりラッチアップの発生を防止できるので、メモリセルを構成する上記電界効果型トランジスタ間の距離を従来より小さくすることができる。そのため、電界効果型トランジスタを他の半導体記憶装置よりもメモリセル当たりに多く備える、上記スタティック型半導体記憶装置において、本発明はメモリセルの微細化により顕著な効果を示す。
【００２９】
上記半導体装置では、上述した構成において、上記スタティック型半導体記憶装置が、それぞれ１つ以上の上記整流素子を含む複数のメモリセルを備える。このため、上記半導体装置では、上記複数のメモリセルにおける電界効果型トランジスタが、それぞれ異なる電気的特性を有する場合でも、上記メモリセルごとに、それぞれの上記メモリセルにおける上記電界効果型トランジスタの電気的特性に合わせて上記整流素子の逆方向抵抗を調整することができる。これによって、ラッチアップの発生をより確実に防止することが可能となる。
【００３０】
上記半導体装置では、上記構成において、上記整流素子が、上記スタティック型半導体記憶装置の２つ以上のメモリセルに対して１つ形成されている。このため、各メモリセルごとに上記整流素子を形成する場合よりも、上記整流素子の数を削減することができ、その結果、半導体装置の構造を簡略化することができる。この結果、半導体装置をより微細化することが可能となる。
【００３１】
この発明に従った半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面に第１導電型の不純物を導入することにより、第１導電型の第１の半導体領域を形成する。上記半導体基板の主表面に、第２導電型の不純物を導入することにより、第２導電型の第２の半導体領域を形成する。上記第１の半導体領域の主表面に第１導電型の不純物を導入することにより、第１導電型の第１の不純物領域を形成する。上記第１の半導体領域の主表面に第２導電型の不純物を導入することにより、第２導電型の第２の不純物領域を形成する。上記第２の半導体領域の主表面に第１導電型の不純物を導入することにより、第１導電型の第３の不純物領域を形成する。上記第１、第２および第３の不純物領域上に、層間絶縁膜を形成する。上記層間絶縁膜の、上記第１および第２の不純物領域上に位置する領域に、それぞれ第１および第２の開口部を形成する。上記第１および第２の開口部の内部と上記層間絶縁膜上とに半導体膜を形成する。上記半導体膜に第１導電型および第２導電型の少なくともいずれか一方の不純物を導入する。上記半導体膜の一部を除去することにより、上記第１および第２の不純物領域と接触する接続部を形成する。上記第１の不純物領域と電気的に接続されている電源供給線を形成する。上記第３の不純物領域と電気的に接続されている接地線を形成する。これにより、第１および第２のバイポーラトランジスタが寄生的に形成されている。上記第１のバイポーラトランジスタは、上記第２の不純物領域からなる第１のエミッタ電極と、上記第１の半導体領域からなる第１のベース電極と、上記第２の半導体領域からなる第１のコレクタ電極とから構成されている。上記第２のバイポーラトランジスタは、上記第１の半導体領域からなる第２のコレクタ電極と、上記第２の半導体領域からなる第２のベース電極と、上記第３の不純物領域からなる第２のエミッタ電極とから構成されている。上記第１および第２のバイポーラトランジスタにより、サイリスタが寄生的に形成されている。このように、請求項１５に記載の発明では、第１導電型および第２導電型の少なくともいずれか一方の不純物を有する半導体膜からなる接続部が、上記第１および第２の不純物領域と接触するように形成されているので、上記第１および第２の不純物領域と上記接続部とのいずれか一方の接触領域において、整流素子を形成することができる。これにより、寄生的に形成された上記第１のバイポーラトランジスタの上記第１のエミッタ電極へ、上記整流素子を介して電源電流を供給することができる。また、第１のバイポーラトランジスタの上記第１のベース電極へ上記第１の不純物領域から上記整流素子を介すことなく電源電流を供給することができる。このため、上記第１のバイポーラトランジスタにおいて、上記第１のエミッタ電極に印加される電源電圧を上記第１のベース電極に印加される電源電圧より常に低くすることが可能となる。これにより、上記第１のバイポーラトランジスタの上記第１のエミッタ電極−第１のベース電極間が順バイアスになることを防止できる。この結果、上記半導体装置の微細化のために上記第２の不純物領域と上記第３の不純物領域との間の距離を小さくした場合でも、寄生的に形成されている上記サイリスタが動作することを防止できる。その結果、ラッチアップの発生を防止しながら、半導体装置の微細化を図ることが可能となる。
【００３２】
上記半導体装置の製造方法では、上述した構成において、上記半導体膜に第１導電型および第２導電型の少なくともいずれか一方の不純物を導入する工程が、上記不純物イオンを上記半導体膜にイオン注入する工程である。このため、上記イオン注入する工程における上記半導体膜へのイオン注入量を制御することにより、上記整流素子の逆方向抵抗を制御することができる。この結果、上記半導体装置の電気的特性に合わせるように、上記整流素子の逆方向抵抗を制御することにより、ラッチアップの発生を確実に防止することが可能となる。
【発明の効果】
【００３３】
以上のように、本発明によれば、寄生的に第１および第２のバイポーラトランジスタが形成されている半導体装置において、上記第１のバイポーラトランジスタの第１のエミッタ電極と電源供給部とに電気的に接続するように整流素子を形成することができる。これにより、上記第１のバイポーラトランジスタの上記第１のエミッタ電極と第１のベース電極との間が順バイアスになることを防止できる。この結果、寄生的に形成された上記第１および第２のバイポーラトランジスタにより構成されるサイリスタが動作することを防止することができ、上記半導体装置を構成する複数の電界効果型トランジスタの間の間隔を小さくしても、ラッチアップが発生することを防止できる。これにより、ラッチアップの発生を防止しつつ、構造の微細化が可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１によるＳＲＡＭの平面レイアウト図である。
【図２】図１に示した本発明の実施の形態１によるＳＲＡＭの線分２００−２００における断面構造図である。
【図３】図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルの等価回路図である。
【図４】図２に示した本発明の実施の形態１によるＳＲＡＭのメモリセルにおいて寄生的に形成されているサイリスタの等価回路図である。
【図５】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第１工程を説明するための平面レイアウト図である。
【図６】図５に示した線分２００−２００における断面構造図である。
【図７】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第２工程を説明するための平面レイアウト図である。
【図８】図７に示した線分２００−２００における断面構造図である。
【図９】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第３工程を説明するための平面レイアウト図である。
【図１０】図９に示した線分２００−２００における断面構造図である。
【図１１】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第４工程を説明するための平面レイアウト図である。
【図１２】図１１に示した線分２００−２００における断面構造図である。
【図１３】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第５工程を説明するための平面レイアウト図である。
【図１４】図１３に示した線分２００−２００における断面構造図である。
【図１５】図１に示した本発明の実施の形態１によるＳＲＡＭの変形例の回路図である。
【図１６】図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルにおける整流素子の電気的特性を示すグラフである。
【図１７】本発明の実施の形態２によるＳＲＡＭのメモリセルの平面レイアウト図である。
【図１８】図１７に示した線分３００−３００における断面構造図である。
【図１９】図１７に示した本発明の実施の形態２によるＳＲＡＭの製造工程の第１工程を説明するための平面レイアウト図である。
【図２０】図１９に示した線分３００−３００における断面構造図である。
【図２１】図１７に示した本発明の実施の形態２によるＳＲＡＭの製造工程の第２工程を説明するための平面レイアウト図である。
【図２２】図２１に示した線分３００−３００における断面構造図である。
【図２３】図１７に示した本発明の実施の形態２によるＳＲＡＭの製造工程の第３工程を説明するための平面レイアウト図である。
【図２４】図２３に示した線分３００−３００における断面構造図である。
【図２５】図１７に示した本発明の実施の形態２によるＳＲＡＭの製造工程の第４工程を説明するための平面レイアウト図である。
【図２６】図２５に示した線分３００−３００における断面構造図である。
【図２７】図１７に示した本発明の実施の形態２によるＳＲＡＭの変形例を示す平面レイアウト図である。
【図２８】図２７に示した線分４００−４００における断面構造図である。
【図２９】従来のＳＲＡＭのメモリセルの等価回路図である。
【図３０】従来のＳＲＡＭのメモリセルを示す平面レイアウト図である。
【図３１】図３０に示した線分１００−１００における断面構造図である。
【図３２】図３１に示した従来のＳＲＡＭのメモリセルにおいて寄生的に形成されているサイリスタの等価回路図である。
【発明を実施するための形態】
【００３５】
以下に、本発明の実施の形態を図面に基づいて説明する。
（実施の形態１）
図１は本発明の実施の形態１による電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置（ＳＲＡＭ）を説明するための平面レイアウト図である。図２は、図１における線分２００−２００における断面構造図である。図１および２を参照して、以下に本発明の実施の形態１によるＳＲＡＭを説明する。
【００３６】
図１を参照して、本発明の実施の形態１によるＳＲＡＭのメモリセルは、アクセストランジスタＡ１、Ａ２と、ドライバトランジスタＤ１、Ｄ２と、負荷トランジスタＴ１、Ｔ２と、電源供給線１４と、接地線１５、１６と、ビット線１７と、補ビット線１８と、アクセストランジスタＡ１、Ａ２のゲート電極としても作用するワード線１３とを備える。アクセストランジスタＡ１は、ゲート電極１３と、ソース／ドレイン領域１１ｃ、１１ｂとを含む。アクセストランジスタＡ２は、ゲート電極１３と、ソース／ドレイン領域１２ｃ、１２ｂとを含む。ドライバトランジスタＤ１は、ゲート電極７と、ソース領域１１ａと、ドレイン領域１１ｂとを含む。ドライバトランジスタＤ２は、ゲート電極８と、ソース領域１２ａと、ドレイン領域１２ｂとを含む。負荷トランジスタＴ１は、ゲート電極７と、ソース領域５ａと、ドレイン領域５ｂとを含む。負荷トランジスタＴ２は、ゲート電極８と、ソース領域６ａと、ドレイン領域６ｂとを含んでいる。アクセストランジスタＡ１、Ａ２およびドライバトランジスタＤ１、Ｄ２のソース／ドレイン領域１１ａ〜１１ｃおよび１２ａ〜１２ｃは、半導体基板３７（図２参照）の主表面にｎ型の不純物を注入することにより形成されている。負荷トランジスタＴ１、Ｔ２のソース／ドレイン領域５ａ、５ｂ、６ａ、６ｂは、半導体基板３７の主表面にｐ型の不純物を注入することにより形成されている。そして、これらのトランジスタＡ１、Ａ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２のゲート電極１３、７および８は、半導体基板３７の主表面上において、ゲート絶縁膜（図示せず）を介して形成されたポリシリコン膜により構成されている。これらのトランジスタの上に位置する領域には、第１の層間絶縁膜４２（図２参照）を介して、タングステンシリサイドからなる電源供給用接続配線４０、４１が形成されている。電源供給用接続配線４０は、コンタクトホール２１、２２を介してｎ型の不純物拡散領域３と負荷トランジスタＴ１のソース領域５ａとに接触している。電源供給用接続配線４１は、コンタクトホール２３、２４を介して、ｎ型の不純物拡散領域４と負荷トランジスタＴ２のソース領域６ａとに接触している。また、この電源供給用接続配線４０、４１には、後述する製造工程において、ｎ型の不純物であるリンがドーズ量１．０×１０20個／ｃｍ2程度、注入エネルギ２０ｋｅＶ程度といった条件で注入されている。
【００３７】
そして、第１の層間絶縁膜４２と、電源供給用接続配線４０、４１との上に、第２の層間絶縁膜４３（図２参照）形成されている。この第２の層間絶縁膜４３上には、内部接続配線９、１０と、接地線１５、１６と、電源供給線１４とが形成されている。内部接続配線９は、コンタクトホール２５、２７、２９を介して、それぞれ負荷トランジスタＴ１のドレイン領域５ｂ、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極８、ドライバトランジスタＤ１のドレイン領域であり同時にアクセストランジスタＡ１のソース／ドレイン領域の一方である領域１１ｂと電気的に接続されている。同様に、内部接続配線１０は、コンタクトホール２６、２８、３０を介して、負荷トランジスタＴ２のドレイン領域６ｂ、負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極７、ドライバトランジスタＤ２のドレイン領域でありかつアクセストランジスタＡ２のソース／ドレイン領域の一方である領域１２ｂと電気的に接続されている。ドライバトランジスタＤ１、Ｄ２のソース領域／１１ａ、１２ａは、コンタクトホール３１、３２を介して、接地線１５、１６にそれぞれ接続されている。電源供給線１４は、コンタクトホール１９、２０を介して、半導体基板３７の主表面に形成されたｎ型の不純物拡散領域１、２に接触している。また、半導体基板３７の主表面にはｎ型の不純物拡散領域３、４が形成されている。
【００３８】
そして、第２の層間絶縁膜４３と内部接続配線９、１０と、接地線１５、１６と、電源供給線１４との上には、第３の層間絶縁膜４９（図２参照）が形成されている。第３の層間絶縁膜４９上には、ビット線１７および補ビット線１８が形成されている。アクセストランジスタＡ１、Ａ２のソース／ドレイン領域の他の一方１１ｃ、１２ｃは、コンタクトホール３３、３４を介して、ビット線１７および補ビット線１８にそれぞれ接続されている。図２を参照して、半導体基板３７の主表面にはｎ型ウェル３８と、ｐ型ウェル３９とが形成されている。半導体基板３７の主表面上の所定領域には、分離酸化膜３５が形成されている。この分離酸化膜３５の幅Ｌは約２．０μｍである。ｎ型ウェル３８の主表面には、ｎ型の不純物拡散領域１、３と、負荷トランジスタＴ１（図１参照）のソース領域であるｐ型の不純物拡散領域５ａとが形成されている。ｐ型ウェル３９の主表面には、ドライバトランジスタＤ１（図１参照）のソース領域であるｎ型の不純物拡散領域１１ａが形成されている。半導体基板３７の主表面と分離酸化膜３５との上には、第１の層間絶縁膜４２が形成されている。ｎ型の不純物拡散領域３と負荷トランジスタＴ１のソース領域５ａとの上に位置する領域の層間絶縁膜４２の一部を除去することにより、コンタクトホール２１、２２が形成されている。コンタクトホール２１、２２の内部と層間絶縁膜４２上とには、ｎ型の不純物拡散領域３および負荷トランジスタＴ１のソース領域５ａに接触するように、タングステンシリサイドからなる電源供給用接続配線４０が形成されている。
【００３９】
電源供給用接続配線４０と層間絶縁膜４２との上には、第２の層間絶縁膜４３が形成されている。ｎ型の不純物拡散領域１とドライバトランジスタＤ１のソース領域１１ａとの上に位置する領域における第１および第２の層間絶縁膜４２、４３の一部を除去することにより、コンタクトホール１９、３１が形成されている。コンタクトホール１９内部と第２の層間絶縁膜４３上とには、ｎ型の不純物拡散領域１と接触するように、アルミニウムからなる電源供給線１４が形成されている。コンタクトホール３１内部と第２の層間絶縁膜４３上とには、ドライバトランジスタＤ１のソース領域１１ａと接触するように、アルミニウムからなる接地線１５が形成されている。第２の層間絶縁膜４３と電源供給線１４と接地線１５との上には、第３の層間絶縁膜４９が形成されている。
【００４０】
ここで、電源供給線１４に供給された電源電流は、ｎ型の不純物拡散領域１から、ｎ型ウェル３８、ｎ型の不純物拡散領域３、電源供給用接続配線４０を経由して負荷トランジスタＴ１のソース領域５ａに流れるようになっている。そして、ｎ型の不純物であるリンが注入されている電源供給用接続配線４０と、ｐ型の不純物領域である負荷トランジスタＴ１のソース領域５ａとの接触領域５１においては、整流素子として作用するｐｎ接合が形成されている。また、図１を参照して、電源供給用接続配線４１と負荷トランジスタＴ２のソース領域６ａとの接触領域においても、同様に整流素子として作用するｐｎ接合が形成されている。
【００４１】
図３は、図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルの等価回路図である。電源供給用接続配線４０（図２参照）と負荷トランジスタＴ１（図２参照）のソース領域５ａ（図２参照）との接触領域５１（図２参照）において形成された整流素子をＤＶ１、電源供給用接続配線４１（図１参照）と、負荷トランジスタＴ２（図１参照）のソース領域６ａ（図１参照）との接触領域において形成された整流素子をＤＶ２とすれば、図３を参照して、これら整流素子ＤＶ１、ＤＶ２は、電源供給線１４と負荷トランジスタＴ１、Ｔ２との間に位置している。
【００４２】
ここで、本発明の実施の形態１によるＳＲＡＭのメモリセルでは、図２を参照して、寄生的に２つのバイポーラトランジスタが形成されている。具体的には、負荷トランジスタＴ１のソース領域５ａを第１のエミッタ電極、ｎ型ウェル３８を第１のベース電極、ｐ型ウェル３９を第１のコレクタ電極とするｐｎｐ型バイポーラトランジスタＱ１（図４参照）と、ｎ型ウェル３８を第２のコレクタ電極、ｐ型ウェル３９を第２のベース電極、ドライバトランジスタＤ１のソース領域１１ａを第２のエミッタ電極とするｎｐｎ型のバイポーラトランジスタＱ２（図４参照）が形成されている。そして、これら寄生的に形成されたバイポーラトランジスタＱ１、Ｑ２は、図４に示すように、寄生的にサイリスタを構成している。ここで、図４は、本発明の実施の形態１によるＳＲＡＭのメモリセルに寄生的に形成されているサイリスタの等価回路図である。そして、電源供給用接続配線４０（図２参照）と負荷トランジスタＴ１のソース領域５ａ（図２参照）との接触領域５１（図２参照）において形成されている整流素子ＤＶ１は、電源供給線１４とｐｎｐ型バイポーラトランジスタＱ１の第１のエミッタ電極との間に位置している。
【００４３】
ここで、本発明の実施の形態１によるＳＲＡＭのメモリセルでは、ｎ型の不純物が注入されたタングステンシリサイドによって、電源供給用接続配線４０（図２参照）が形成されているので、この電源供給用接続配線４０と負荷トランジスタＴ１のソース領域５ａとの接触領域５１において、整流素子ＤＶ１を形成することができる。これにより、図４を参照して、寄生的に形成されたバイポーラトランジスタＱ１の第１のエミッタ電極へ上記整流素子ＤＶ１を介して電源電流を供給することができる。また、上記バイポーラトランジスタＱ１の第１のベース電極へは、上記整流素子ＤＶ１を介すことなく電源電流を供給することができる。このため、バイポーラトランジスタＱ１の上記第１のエミッタ電極に印加される電源電圧を、上記バイポーラトランジスタＱ１の第１のベース電極に印加される電源電圧より常に低くすることが可能となる。これにより、寄生的に形成されたバイポーラトランジスタＱ１の上記第１のエミッタ電極−第１のベース電極間が順バイアスになることを防止できる。この結果、ＳＲＡＭのメモリセルを微細化するために負荷トランジスタＴ１のソース領域５ａとドライバトランジスタＤ１のソース領域１１ａとの間の距離を２．０μｍ程度とした場合でも、寄生的に形成されたサイリスタが動作することを防止できる。その結果、ラッチアップの発生を防止しながら、ＳＲＡＭのメモリセルの微細化を図ることが可能となる。なお、ここで電源供給用接続配線４０、４１をチタンシリサイドといった他の高融点金属シリサイドや、ポリシリコンにより形成しても、同様の効果が得られる。また、ここではｎ型の不純物をタングステンシリサイドに注入しているが、不純物を注入しないポリシリコンまたはタングステンシリサイドなどの高融点金属シリサイドにより電源供給用接続配線４０を形成しても、接触領域５１において整流素子を形成することができ、かつ、電源供給用接続配線４０の電気抵抗を大きくすることができる。これにより、バイポーラトランジスタＱ１の上記第１のエミッタ電極に印加される電源電圧を、上記バイポーラトランジスタＱ１の第１のベース電極に印加される電源電圧より常に低くすることが可能となる。
【００４４】
また、負荷トランジスタＴ１のソース領域５ａとドライバトランジスタＤ１のソース領域１１ａとの間の距離を、従来の基板抵抗を利用したラッチアップ対策を利用した場合よりも大幅に短縮し、２．０μｍとしているので、半導体装置の構造を従来より微細化することが可能となる。
【００４５】
また、負荷トランジスタＴ１のソース領域５ａとドライバトランジスタＤ１のソース領域１１ａとの間の半導体基板３７の主表面に分離酸化膜３５を形成しているので、後述する製造工程において、負荷トランジスタＴ１およびドライバトランジスタＤ１のソース領域５ａ、１１ａを自己整合的に形成することができる。
【００４６】
また、本発明の実施の形態１によるＳＲＡＭは、電界効果型トランジスタを負荷トランジスタＴ１、Ｔ２として用いているため、半導体基板３７の表面に６つの電界効果型トランジスタＡ１、Ａ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２を配置しなければならない。この電界効果型トランジスタの数は、他の半導体記憶装置のメモリセルにおける電界効果型トランジスタの数よりも多く、このＳＲＡＭのメモリセルのサイズは、他の半導体記憶装置よりも大きくなっていた。しかし、上記整流素子ＤＶ１、ＤＶ２によってラッチアップの発生を防止するので、本発明の実施の形態１によるＳＲＡＭでは、電界効果型トランジスタＴ１およびＤ１の間の距離を従来のＳＲＡＭのように長くする必要がない。このため、電界効果型トランジスタを他の半導体記憶装置よりもメモリセルあたり多く備える、電界効果型トランジスタを負荷素子として用いるＳＲＡＭにおいて、メモリセルの微細化に、より顕著な効果を示す。
【００４７】
また、図１に示すように、ＳＲＡＭのメモリセルごとに、電源供給用接続配線４０、４１を形成することによって、上記メモリセルごとにそれぞれ整流素子ＤＶ１、ＤＶ２（図３参照）を形成しているので、各メモリセルの電源供給用接続配線４０、４１ごとに、ｎ型の不純物の濃度を変えることが可能となる。これにより、各メモリセルごとに形成されている整流素子ＤＶ１、ＤＶ２の逆方向抵抗をメモリセル毎に変更することが可能となる。これによって、それぞれのメモリセルにおける半導体素子の電気的特性に合せて、上記整流素子ＤＶ１、ＤＶ２の逆方向抵抗を変更することが可能となり、ラッチアップの発生をより確実に防止することが可能となる。
【００４８】
ここで、電源供給用接続配線４０、４１へｎ型の不純物であるリンを注入する代わりに、ｐ型の不純物であるボロンなどを注入してもよい。ボロンの注入の条件としては、ドーズ量１．０×１０15個／ｃｍ2程度、注入エネルギを２０ｋｅＶ程度とする。このようにすることで、図２を参照して、ｐ型の不純物を電源供給用接続配線４０に注入した場合は、この電源供給用接続配線４０とｎ型の不純物拡散領域３との接触領域において整流素子ＤＶ１として作用するｐｎ接合が形成される。そして、このように整流素子ＤＶ１が形成された場合も、電源供給線１４と寄生トランジスタＱ１（図４参照）の第１のエミッタ電極となる負荷トランジスタＴ１のソース領域５ａとの間の電源電流の通電経路上に上記整流素子ＤＶ１を形成することができ、電源供給用接続配線４０にｎ型の不純物を注入した場合と同様の効果が得られる。
【００４９】
図５〜１４は、本発明の実施の形態１によるＳＲＡＭのメモリセルの製造工程を説明するための平面レイアウト図および断面構造図である。図５〜１４を参照して、以下に本発明の実施の形態１によるＳＲＡＭの製造工程を説明する。
【００５０】
まず、半導体基板３７（図６参照）の主表面にｎ型ウェル３８およびｐ型ウェル３９をそれぞれ不純物を注入することにより形成する。そして、半導体基板３７の主表面にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜上にレジストパターンを形成した後、このレジストパターンをマスクとして、シリコン酸化膜およびシリコン窒化膜の一部を異方性エッチングにより除去する。そして、レジストパターンを除去した後、シリコン基板３７の主表面を酸化することにより、分離酸化膜３５（図５参照）を形成する。その後シリコン酸化膜およびシリコン窒化膜を除去することにより、図５および６に示したような構造を得る。ここで、図５は本発明の実施の形態１によるＳＲＡＭの製造工程の第１工程を説明するための平面レイアウト図である。そして、図６は、図５における線分２００−２００における断面構造図である。
【００５１】
次に、半導体基板３７（図６参照）および分離酸化膜３５上にゲート絶縁膜となるシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にドープトポリシリコン膜（図示せず）を形成する。このドープトポリシリコン膜上にレジストパターンを形成した後、このレジストパターンをマスクとして、上記シリコン酸化膜およびドープトポリシリコン膜の一部を異方性エッチングにより除去する。これにより、図７に示すように、アクセストランジスタＡ１、Ａ２のゲート電極として作用するワード線１３、負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極７と、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極８と、これらのトランジスタＡ１、Ａ２、Ｔ１、Ｔ２、Ｄ１、Ｄ２のゲート絶縁膜（図示せず）とを形成する。その後、レジストパターンを除去する。そして、半導体基板３７の主表面にｎ型不純物を注入することにより、ｎ型の不純物拡散領域１１ａ〜１１ｃ、１２ａ〜１２ｃ、１〜４を自己整合的に形成する。また、ｐ型不純物であるボロンを、半導体基板３７の主表面に注入することにより、ｐ型の不純物拡散領域５ａ、５ｂ、６ａ、６ｂを自己整合的に形成する。このようにして、アクセストランジスタＡ１、Ａ２と、ドライバトランジスタＤ１、Ｄ２と、負荷トランジスタＴ１、Ｔ２とが形成される。ここで、図８は、図７における線分２００−２００における断面構造図である。
【００５２】
次に、半導体基板３７の全面を覆うように、シリコン酸化膜からなる第１の層間絶縁膜４２（図１０参照）を形成する。この層間絶縁膜４２上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、層間絶縁膜４２の一部を異方性エッチングにより除去する。その後、レジストパターンを除去する。これにより、図９に示すように、コンタクトホール２１〜２４が形成される。そして、コンタクトホール２１〜２４の内部と、層間絶縁膜４２上とに、タングステンシリサイド膜４８（図１０参照）を形成する。ここで、図１０は、図９における線分２００−２００における断面構造図である。そして、タングステンシリサイド膜４８に、ｎ型の不純物であるリンを注入する。このリンの注入の条件は、ドーズ量を１．０×１０20個／ｃｍ2程度、注入エネルギを２０ｋｅＶ程度という条件を用いる。これにより、電源供給用接続配線４０、４１（図１参照）と負荷トランジスタＴ１、Ｔ２のソース領域５ａ、６ａとの接触領域において、整流素子ＤＶ１、ＤＶ２（図３参照）として作用するｐｎ接合を形成することができる。また、電源供給用接続配線４０、４１に対して、ｎ型不純物をイオン注入しているので、この注入条件を変更することにより、電源供給用接続配線４０、４１に対するｎ型の不純物の注入量を制御することができる。この結果、このＳＲＡＭのメモリセルの電気的特性に適合するように、上記整流素子ＤＶ１、ＤＶ２の逆方向抵抗値を制御することが可能となり、より確実にラッチアップの発生を防止することができる。
【００５３】
次に、タングステンシリサイド膜４８上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、タングステンシリサイド膜４８の一部を異方性エッチングにより除去する。その後、レジストパターンを除去する。これにより、図１１に示すように、電源供給用接続配線４０、４１を形成する。図１２は、図１１における線分２００−２００における断面構造図である。
【００５４】
次に、第１の層間絶縁膜４２（図１２参照）と電源供給用接続配線４０、４１（図１１参照）との上に、第２の層間絶縁膜４３（図１４参照）を形成する。第２の層間絶縁膜４３上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、第１および第２の層間絶縁膜４２（図１４参照）、４３の一部を異方性エッチングにより除去する。その後、レジストパターンを除去する。これにより、図１３に示すように、コンタクトホール１９、２０、２５、２６、２７、２８、２９、３０、３１、３２を形成する。そして、第２の層間絶縁膜４３上とコンタクトホール１９、２０、２５、２６、２７、２８、２９、３０、３１、３２の内部とに第１のアルミニウム膜４４（図１４参照）を形成する。ここで、図１４は、図１３における線分２００−２００における断面構造図である。
【００５５】
その後、第１のアルミニウム膜４４上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、第１のアルミニウム膜４４の一部を異方性エッチングにより除去する。これにより、図１に示すような、電源供給線１４、メモリセルの内部接続配線９、１０、および接地線１５、１６を形成する。そして、全面を覆うように第３の層間絶縁膜４９（図２参照）を形成した後、この第３の層間絶縁膜４９上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、第１〜３の層間絶縁膜４２、４３、４９の一部を異方性エッチングにより除去する。その後、レジストパターンを除去する。これにより、コンタクトホール３３、３４（図１参照）を形成する。そして、コンタクトホール３３、３４の内部と第３の層間絶縁膜４９上とに第２のアルミニウム膜（図示せず）を形成する。この第２のアルミニウム膜上にレジストパターンを形成する。このレジストパターンをマスクとして、第２のアルミニウム膜の一部を除去することにより、図１に示すようなビット線１７および補ビット線１８を形成する。その後、レジストパターンを除去する。このようにして、図１に示すようなＳＲＡＭのメモリセルを得る。
【００５６】
また、本発明の実施の形態１によるＳＲＡＭのメモリセルにおいては、それぞれのメモリセルに対して、対応する整流素子ＤＶ１、ＤＶ２を形成しているが、図１５に示すように、複数のメモリ素子に対して、１つの整流素子ＤＶ１、ＤＶ２を形成してもよい。こうすることで、各メモリセルごとに整流素子ＤＶ１、ＤＶ２を形成する場合よりも、整流素子の数を削減することができる。これにより、ＳＲＡＭのメモリセルの構造をより簡略化でき、ＳＲＡＭのメモリセルをより微細化することができる。
【００５７】
図１６は、図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルに形成された整流素子ＤＶ１、ＤＶ２の電気的特性の測定結果を示すグラフである。図１６を参照して、図１６に示したグラフの横軸は電圧を示している。また、このグラフの第１の縦軸は電流値を示し、第２の縦軸は電気抵抗を示している。曲線Ａは、本発明の実施の形態１による整流素子ＤＶ１、ＤＶ２において、印加する電圧を変化させたときの電流値を示している。曲線Ｂは同じく電圧を変化させたときの抵抗値の変化を示している。そして、本発明の実施の形態１によるＳＲＡＭの整流素子ＤＶ１、ＤＶ２において通電される電流の値の範囲は０〜２０μＡであり、このときの整流素子ＤＶ１、ＤＶ２の逆方向抵抗は４０〜５０ｋΩとなっている。一方、本発明の実施の形態１によるＳＲＡＭの負荷トランジスタＴ１、Ｔ２のＯＮ抵抗は約５００ｋΩである。そして、この逆方向抵抗が４０〜５０ｋΩである整流素子を有する本発明の実施の形態１によるＳＲＡＭのメモリセルは、安定して動作した。
【００５８】
また、この実施の形態１によるＳＲＡＭについて、コンデンサチャージ法によりラッチアップが発生する電圧（ラッチアップ耐量）を測定した。同時に、比較のため、従来の基板抵抗を用いたラッチアップ対策を施したＳＲＡＭのメモリセルについても同様のコンデンサチャージ法によるテストを行なった。テストに用いた従来のＳＲＡＭのメモリセルにおいても、負荷トランジスタＴ１のソース領域５ａ（図２参照）とドライバトランジスタＤ１のソース領域１１ａ（図２参照）との間の距離Ｌ（図２参照）は、２．０μｍとした。その結果を、表１に示す。表１を参照して、従来のＳＲＡＭにおいては、規定の電源電圧が３．２Ｖに対して±１５０Ｖを電源電圧として印加したときにラッチアップが発生したのに対して、本発明の実施の形態１によるＳＲＡＭにおいては、電源電圧として１２００Ｖという大電圧を印加してもラッチアップは発生しなかった。
【００５９】
【表１】
【００６０】
また、ここで、上記整流素子ＤＶ１、ＤＶ２の逆方向抵抗を５ｋΩとしたサンプルおよび５０ＭΩとしたサンプルについても、ＳＲＡＭのメモリセルが安定して動作し、また、コンデンサチャージ法によるテストにおいても、実施の形態１によるＳＲＡＭのサンプルとほぼ同様の結果が得られる。
【００６１】
（実施の形態２）
図１７は、本発明の実施の形態２によるＳＲＡＭのメモリセルを説明するための平面レイアウト図である。図１７を参照して、以下に本発明の実施の形態２によるＳＲＡＭのメモリセルを説明する。
【００６２】
図１７に示した本発明の実施の形態２によるＳＲＡＭのメモリセルは、基本的には図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルと同様の構造を備えている。しかし、本発明の実施の形態２によるＳＲＡＭのメモリセルにおいては、メモリセルの内部接続配線４５、４６が、電源供給用接続配線４０、４１と同じく、タングステンシリサイド膜により構成されている。また、本発明の実施の形態１によるＳＲＡＭのメモリセルにおいては、図１を参照して、負荷トランジスタＴ１、Ｔ２およびドライバトランジスタＤ１、Ｄ２のゲート電極７、８およびドライバトランジスタＤ１、Ｄ２のドレイン領域１１ｂ、１２ｂは、それぞれ独立したコンタクトホール２７、２８、２９、３０を介して、内部接続配線９、１０と接続していたのに対し、本発明の実施の形態２によるＳＲＡＭのメモリセルにおいては、図１７を参照して、内部接続配線４５、４６に対してそれぞれ１つのコンタクトホール２９、３０によってゲート電極７、８およびドライバトランジスタＤ１、Ｄ２のドレイン領域１１ｂ、１２ｂが接続されている。そして、線分２００−２００における断面構造図は、図２に示した本発明の実施の形態１によるＳＲＡＭの断面構造図と同様である。
【００６３】
図１８は、図１７における線分３００−３００における断面構造図である。図１８を参照して、半導体基板３７の主表面には、ｎ型ウェル３８およびｐ型ウェル３９が形成されている。半導体基板３７の主表面には、所定領域に分離酸化膜３５が形成されている。ｎ型ウェル３８の主表面には負荷トランジスタＴ１（図１７参照）のドレイン領域５ｂが形成されている。ｐ型ウェル３９の主表面には、ドライバトランジスタＤ１（図１７参照）のドレイン領域でありかつアクセストランジスタＡ１（図１７参照）のソース／ドレイン領域の一方であるｎ型の不純物拡散領域１１ｂが形成されている。分離酸化膜３５上の所定領域には、酸化膜５０を介して負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極７と、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極８とが形成されている。
【００６４】
半導体基板３７の主表面上と、分離酸化膜３５上と、ゲート電極７、８上とには、第１の層間絶縁膜４２が形成されている。第１の層間絶縁膜４２の一部を除去することにより、コンタクトホール２５、２９が形成されている。コンタクトホール２５、２９の内部と、第１の層間絶縁膜４２上とには、タングステンシリサイド膜からなる内部接続配線４５が形成されている。コンタクトホール２５の底部において、内部接続配線４５と負荷トランジスタＴ１のドレイン領域５ｂとが接触している。コンタクトホール２９の底部において、内部接続配線４５と、ゲート電極８およびｎ型の不純物拡散領域１１ｂが接触している。
【００６５】
内部接続配線４５上と第１の層間絶縁膜４２上とには、第２の層間絶縁膜４３が形成されている。第２の層間絶縁膜４３上には、第３の層間絶縁膜４９が形成されている。このように、コンタクトホール２９の底部において、内部接続配線４５とゲート電極８およびｎ型の不純物拡散領域１１ｂとが接触しているので、図１に示した本発明の実施の形態１のようにゲート電極８およびｎ型の不純物拡散領域１１ｂに対してそれぞれ独立したコンタクトホール２７、２９（図１参照）を形成する必要がない。このため、図１に示した実施の形態１によるＳＲＡＭのメモリセルよりもコンタクトホールの数を減らすことができる。その結果、図１８を参照して、負荷トランジスタＴ１のソース領域５ｂとドライバトランジスタＤ１のソース領域１１ａとの間の距離Ｌをより狭くすることができる。この結果、半導体装置の微細化および高集積化をより図ることができる。また、電源供給用接続配線４０、４１をタングステンシリサイドによって構成することにより、ＳＲＡＭの内部の接続配線４５，４６も、後述する製造工程において示すように、電源供給用接続配線４０、４１と同じ工程で形成することができる。このため、整流素子ＤＶ１、ＤＶ２（図３参照）を電源供給用接続配線４０、４１と負荷トランジスタＴ１、Ｔ２のソース領域５ａ、６ａとの接触領域に形成するために、従来のＳＲＡＭの製造工程より工程数が大幅に増加することを防止できる。
【００６６】
図１９〜２６は、本発明の実施の形態２によるＳＲＡＭのメモリセルの製造工程を説明するための平面レイアウト図および断面構造図である。図１９〜２６を参照して、以下に本発明の実施の形態２によるＳＲＡＭのメモリセルの製造工程を説明する。
【００６７】
まず、図５および６に示した本発明の実施の形態１によるＳＲＡＭの製造工程と同じ工程を実施した後、図１９に示すように、負荷トランジスタＴ１、Ｔ２およびドライバトランジスタＤ１、Ｄ２のゲート絶縁膜５０（図１８参照）およびゲート電極７、８と、アクセストランジスタＡ１、Ａ２のゲート絶縁膜（図示せず）とゲート電極１３とを形成する。この図１９における製造工程は、図７に示した本発明の実施の形態１によるＳＲＡＭの製造工程と基本的に同一である。ただし、ゲート電極７の一部は、後述する製造工程においてコンタクトホール２６（図１７参照）を形成するために、負荷トランジスタＴ２のドレイン領域６ｂと隣接するように延びるように形成されている。また、ゲート電極８の一部も、同様の理由により、ドライバトランジスタＤ１のドレイン領域１１ｂと隣接するように延びるように形成されている。そして、図１９における線分２００−２００における断面構造図は、図８に示した本発明の実施の形態１によるＳＲＡＭのメモリセルの断面構造図と同じ構造を示している。
【００６８】
図２０は、図１９における線分３００−３００における断面構造図である。図２０を参照して、半導体基板３７の主表面には、ｎ型ウェル３８とｐ型ウェル３９とが形成されている。半導体基板３７の主表面の所定領域には、分離酸化膜３５が形成されている。ｎ型ウェル３８の主表面には、負荷トランジスタＴ１のドレイン領域５ｂが形成されている。ｐ型ウェル３９の主表面には、ドライバトランジスタＤ１のドレイン領域１１ｂが形成されている。そして、分離酸化膜３５上の所定領域には、負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極７が、ゲート絶縁膜５０を介して形成されている。また、分離酸化膜３５上の所定領域には、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極８が、ゲート絶縁膜５０を介して形成されている。
【００６９】
次に、全体を覆うように第１の層間絶縁膜４２（図１８参照）を形成する。そして、図９に示した本発明の実施の形態１によるＳＲＡＭの製造工程とほぼ同一の工程により、コンタクトホール２１、２２、２３、２４、２５、２６、２９、３０を形成する。そして、第１の層間絶縁膜４２上とコンタクトホール２１、２２、２３、２４、２５、２６、２９、３０の内部とにタングステンシリサイド膜４８（図２２参照）を形成する。ここで、図２２は、図２１における線分３００−３００における断面構造図である。また、図２１における線分２００−２００における断面は、図１０に示した本発明の実施の形態１によるＳＲＡＭの断面構造図とほぼ同様である。図２２に示すように、コンタクトホール２５の底部において、負荷トランジスタＴ１のドレイン領域５ｂとタングステンシリサイド膜４８とが接触している。また、コンタクトホール２９の底部において、ゲート電極８およびドライバトランジスタＤ１のドレイン領域１１ｂと、タングステンシリサイド４８とが接触している。
【００７０】
次に、タングステンシリサイド膜４８上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、タングステンシリサイド膜４８の一部を異方性エッチングにより除去する。このようにして、図２３に示すように、電源供給用接続配線４０、４１および内部接続配線４５、４６を形成する。また図２４は図２３における線分３００−３００における断面構造図である。そして、図２３における線分２００−２００における断面構造図は、図１２に示した本発明の実施の形態１によるＳＲＡＭのメモリセルの断面構造図とほぼ同様である。
【００７１】
次に、図２５における製造工程は、図１３に示した本発明の実施の形態１によるＳＲＡＭの製造工程とほぼ同様である。ただし、この図２５における製造工程で形成されるコンタクトホールは、コンタクトホール１９、２０、３１、３２のみである。図２６は、図２５に示した線分３００−３００における断面構造図である。図２６を参照して、第１の層間絶縁膜４２上と内部接続配線４５上とに第２の層間絶縁膜４３が形成されている。第２の層間絶縁膜４３上には、第１のアルミニウム膜４４が形成されている。
【００７２】
また、図２５に示した線分２００−２００における断面構造図は、図１４に示した本発明の実施の形態１によるＳＲＡＭの断面構造図とほぼ同様である。
【００７３】
そして、アルミニウム膜４４上にレジストパターンを形成する工程以降は、本発明の実施の形態１によるＳＲＡＭの製造工程と同様である。このようにして、図１７に示した本発明の実施の形態２によるＳＲＡＭのメモリセルを形成する。
【００７４】
図２７は、本発明の実施の形態２によるＳＲＡＭの変形例の平面レイアウト図である。図２７を参照して、本発明の実施の形態２によるＳＲＡＭのメモリセルの変形例は、基本的には図１７に示した本発明の実施の形態２によるＳＲＡＭのメモリセルと同様の構造を備えている。しかし、この変形例では、電源供給線４７が電源供給用接続配線としても作用している。具体的には、図２８を参照して、タングステンシリサイド膜からなる電源供給線４７は、コンタクトホール２１および２２において、ｎ型の不純物拡散領域３と負荷トランジスタＴ１のソース領域５ａとに接触している。また、同様に、電源供給線４７は、図２７を参照して、コンタクトホール２３、２４において、ｎ型の不純物拡散領域４と負荷トランジスタＴ２のソース領域６ａとに接触している。このように、本発明の実施の形態２の変形例では、電源供給用接続配線と電源供給線とが一体となっているので、図１７に示した実施の形態２のように電源供給線１４と電源供給用接続配線４０、４１とを独立して形成した場合よりも、ＳＲＡＭのメモリセルの構造を簡略化することができる。これにより、ＳＲＡＭのメモリセルをより微細化することが可能となる。
【００７５】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７６】
この発明は、相補型電界効果型トランジスタを含む半導体装置に特に有利に適用される。
【符号の説明】
【００７７】
１〜４ ｎ型の不純物拡散領域、５ａ，６ａ 負荷トランジスタのソース領域、５ｂ，６ｂ 負荷トランジスタのドレイン領域、７，８ ゲート電極、９，１０ アルミニウム配線、１１ａ，１２ａ ドライバトランジスタのソース領域、１１ｂ，１２ｂ ドライバトランジスタのドレイン領域、１１ｃ，１２ｃ アクセストランジスタのソース／ドレイン領域、１３ ワード線、１４ 電源供給線、１５，１６ 接地線、１７ ビット線、１８ 補ビット線、１９〜３４ コンタクトホール、３５ 分離酸化膜、３７ 半導体基板、３８ ｎ型ウェル、３９ ｐ型ウェル、４０，４１ 電源供給用接続配線、４２，４３，４９ 層間絶縁膜、４４ アルミニウム膜、４５，４６ タングステンシリサイドによる内部接続配線、４７ タングステンシリサイドによる電源供給線、４８ タングステンシリサイド膜、５０ ゲート絶縁膜、５１ 電源供給用接続配線とｐ型の不純物拡散領域との接触領域。
【技術分野】
【０００１】
この発明は、半導体装置に関し、より特定的には、相補型電界効果型トランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置の１つとして、スタティック型半導体記憶装置（以下ＳＲＡＭ：static random access memory と記す）が知られている。ＳＲＡＭのメモリセルは、一般にフリップフロップ回路と、データの読出および書込用のトランジスタとから構成される。ＳＲＡＭは、フリップフロップ回路の動作状況により、データを保持する半導体記憶装置である。そして、メモリセルを構成するフリップフロップ回路中の負荷素子として、電界効果型トランジスタを用いるＳＲＡＭが知られている。
【０００３】
図２９は、従来の電界効果型トランジスタを負荷素子として用いたＳＲＡＭのメモリセルの等価回路図である。図２９を参照して、従来の電界効果型トランジスタを負荷素子として用いたＳＲＡＭのメモリセルは、アクセストランジスタＡ１、Ａ２、ドライバトランジスタＤ１、Ｄ２および負荷トランジスタＴ１、Ｔ２の６つのトランジスタから構成されている。ドライバトランジスタＤ１、Ｄ２と負荷トランジスタＴ１、Ｔ２とにより、フリップフロップ回路が構成されている。アクセストランジスタＡ１、Ａ２は、データの読出および書込用のトランジスタである。アクセストランジスタＡ１、Ａ２およびドライバトランジスタＤ１、Ｄ２はｎ型の電界効果型トランジスタであり、負荷トランジスタＴ１、Ｔ２はｐ型の電界効果型トランジスタである。そのため、ドライバトランジスタＤ１、Ｄ２および負荷トランジスタＴ１、Ｔ２により、相補型電界効果型トランジスタが構成されている。アクセストランジスタＡ１、Ａ２のソース／ドレイン領域の一方はそれぞれビット線１１７および補ビット線１１８に接続されている。また、アクセストランジスタＡ１、Ａ２のゲート電極は、ワード線１１３に接続されている。また、負荷トランジスタＴ１、Ｔ２のソース領域は、電源供給線１１４に接続されている。また、ドライバトランジスタＤ１、Ｄ２のソース領域は、接地線（図示せず）に接続されている。
【０００４】
図３０は、従来の電界効果型トランジスタを負荷トランジスタとして用いたＳＲＡＭのメモリセルパターンを示す平面レイアウト図である。図３１は、図３０における線分１００−１００における断面構造図である。図３０および３１を参照して、以下に従来の電界効果型トランジスタを負荷トランジスタとして用いたＳＲＡＭを説明する。
【０００５】
図３０を参照して、従来の電界効果型トランジスタを負荷トランジスタとして用いたＳＲＡＭのメモリセルは、アクセストランジスタＡ１、Ａ２と、ドライバトランジスタＤ１、Ｄ２と、負荷トランジスタＴ１、Ｔ２と、電源供給線１１４と、接地線１１５、１１６と、ビット線１１７と、補ビット線１１８と、アクセストランジスタＡ１、Ａ２のゲート電極としても作用するワード線１１３とを備える。アクセストランジスタＡ１は、ゲート電極１１３と、ソース／ドレイン領域１１１ｃ、１１１ｂとを含む。アクセストランジスタＡ２は、ゲート電極１１３と、ソース／ドレイン領域１１２ｃ、１１２ｂとを含む。ドライバトランジスタＤ１は、ゲート電極１０７と、ソース領域１１１ａと、ドレイン領域１１１ｂとを含む。ドライバトランジスタＤ２は、ゲート電極１０８と、ソース領域１１２ａと、ドレイン領域１１２ｂとを含む。負荷トランジスタＴ１は、ゲート電極１０７と、ソース領域１０５ａと、ドレイン領域１０５ｂとを含む。負荷トランジスタＴ２は、ゲート電極１０８と、ソース領域１０６ａと、ドレイン領域１０６ｂとを含む。アクセストランジスタＡ１、Ａ２およびドライバトランジスタＤ１、Ｄ２のソース／ドレイン領域１１１ａ〜１１１ｃおよび１１２ａ〜１１２ｃは、半導体基板の主表面にｎ型の不純物を注入することにより形成されている。負荷トランジスタＴ１、Ｔ２のソース／ドレイン領域１０５ａ、１０５ｂ、１０６ａ、１０６ｂは、半導体基板の主表面にｐ型の不純物を注入することにより形成されている。また、半導体基板の主表面にはｎ型不純物の拡散領域１０３、１０４が形成されている。
【０００６】
そして、これらのトランジスタＡ１、Ａ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２のゲート電極１１３、１０７、１０８は、半導体基板上に形成されたポリシリコン膜により構成されている。これらのトランジスタの上に位置する領域には、第１の層間絶縁膜１４２（図３１参照）を介して、アルミニウムからなる内部接続配線１０９、１１０と、接地線１１５、１１６と、電源供給用接続配線１４０、１４１と、電源供給線１１４とが形成されている。内部接続配線１０９は、コンタクトホール１２５、１２７、１２９を介して、それぞれ負荷トランジスタＴ１のドレイン領域１０５ｂ、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極１０８、ドライバトランジスタＤ１のドレイン領域であり同時にアクセストランジスタＡ１のソース／ドレイン領域の一方である領域１１１ｂと電気的に接続されている。同様に、内部接続配線１１０は、コンタクトホール１２６、１２８、１３０を介して、負荷トランジスタＴ２のドレイン領域１０６ｂ、負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極１０７、ドライバトランジスタＤ２のドレイン領域であり同時にアクセストランジスタＡ２のソース／ドレイン領域の一方である領域１１２ｂと電気的に接続されている。接地線１１５、１１６は、コンタクトホール１３１、１３２を介して、ドライバトランジスタＤ１、Ｄ２のソース領域１１１ａ、１１２ａにそれぞれ接触している。電源供給線１１４は、コンタクトホール１１９、１２０を介して、ｎ型の不純物拡散領域１０１、１０２に接触している。そして、電源供給用接続配線１０４は、コンタクトホール１２１、１２２を介してｎ型の不純物拡散領域１０３と負荷トランジスタＴ１のソース領域１０５ａとに接触している。電源供給用接続配線１４１は、コンタクトホール１２３、１２４を介して、ｎ型の不純物拡散領域１０４と負荷トランジスタＴ２のソース領域１０６ａとに接触している。
【０００７】
そして、第１の層間絶縁膜１４２と、内部接続配線１０９、１１０と、接地線１１５、１１６と、電源供給用接続配線１４０、１４１と、電源供給線１１４との上には、第２の層間絶縁膜１４３（図３１参照）が形成されている。そして、第２の層間絶縁膜１４３上には、ビット線１１７と補ビット線１１８とが形成されている。アクセストランジスタＡ１、Ａ２のソース／ドレイン領域の他の一方１１１ｃ、１１２ｃは、コンタクトホール１３３、１３４を介して、ビット線１１７および補ビット線１１８にそれぞれ接続されている。
【０００８】
図３１を参照して、半導体基板１３７の主表面にはｎ型ウェル１３８と、ｐ型ウェル１３９とが形成されている。ｎ型ウェル１３８の主表面には、ｎ型の不純物拡散領域１０１、１０３と、負荷トランジスタＴ１（図３０参照）のソース領域であるｐ型の不純物拡散領域１０５ａとが形成されている。ｐ型ウェル１３９の主表面には、ドライバトランジスタＤ１（図３０参照）のソース領域であるｎ型の不純物拡散領域１１１ａが形成されている。負荷トランジスタＴ１のソース領域１０５ａとドライバトランジスタＤ１のソース領域１１１ａとの間の半導体基板１３７の主表面には、分離酸化膜１３５が形成されている。半導体基板１３７の主表面上と分離酸化膜１３５上とには、層間絶縁膜１４２が形成されている。ｎ型の不純物拡散領域１０１、１０３、負荷トランジスタＴ１のソース領域１０５ａおよびドライバトランジスタＤ１のソース領域１１１ａの上に位置する領域の層間絶縁膜１４２の一部を除去することにより、コンタクトホール１１９、１２１、１２２および１３１が形成されている。コンタクトホール１１９内部と層間絶縁膜１４２上とには、ｎ型の不純物拡散領域１０１と接触するように電源供給線１１４が形成されている。コンタクトホール１２１、１２２内部と層間絶縁膜１４２上とには、ｎ型の不純物拡散領域１０３と負荷トランジスタＴ１のソース領域１０５ａとに接触するように、アルミニウムからなる電源供給用接続配線１４０が形成されている。コンタクトホール１３１内部と層間絶縁膜１４２上とには、ドライバトランジスタＤ１のソース領域１１１ａと接触するように、接地線１１５が形成されている。
【０００９】
ここで、従来のＳＲＡＭでは、図３１を参照して、寄生的に２つのバイポーラトランジスタが形成されている。具体的には、負荷トランジスタＴ１のソース領域１０５ａをエミッタ電極、ｎ型ウェル１３８をベース電極、ｐ型ウェル１３９をコレクタ電極とするｐｎｐ型のバイポーラトランジスタＱ１と、ｎ型ウェル１３８をコレクタ電極、ｐ型ウェル１３９をベース電極、ドライバトランジスタＤ１のソース領域１１１ａをエミッタ電極とするｎｐｎ型のバイポーラトランジスタＱ２とが形成されている。そして、これら寄生的に形成されたバイポーラトランジスタＱ１、Ｑ２は、図３２に示すように、寄生的にサイリスタを構成している。ここで、図３２は、従来のＳＲＡＭにおいて寄生的に形成されているサイリスタの等価回路図である。このように寄生的にサイリスタが形成されているので、電源供給線１１４（図３１参照）に供給される電源電圧のノイズにより、寄生的に形成されたサイリスタが動作することがある。そして、このように寄生的に形成されたサイリスタが動作すると、電源供給線１１４から接地線１１５（図３１参照）まで電流が流れ続ける状態となる。こうした現象をラッチアップと呼ぶ。このようなラッチアップが発生すると、半導体素子の動作を阻害するばかりでなく、大電流による発熱のため半導体素子を破壊してしまうといった問題が発生していた。
【００１０】
従来、ラッチアップ対策としては、図３１を参照して、電源供給線１１４から負荷トランジスタＴ１のソース領域１０５ａへ電源を供給する経路の一部として、ｎ型ウェル１３８を使用している。具体的には、電源供給線１１４に供給された電源電流は、ｎ型の不純物拡散領域１０１からｎ型ウェル１３８を経由してｎ型の不純物拡散領域１０３に伝えられる。そして、電源電流はｎ型の不純物拡散領域１０３から電源供給用接続配線１４０を介して負荷トランジスタＴ１のソース領域１０５ａに伝えられる。このため、ｎ型ウェル１３８の基板抵抗によって、寄生的に形成されたバイポーラトランジスタＱ１（図３２参照）のエミッタ電極である負荷トランジスタＴ１のソース領域１０５ａへ供給される電源電圧を降下させることができる。その結果、エミッタ電極である負荷トランジスタＴ１のソース領域１０５ａと、バイポーラトランジスタＱ１のベース電極であるｎ型ウェル１３８とに電源電流を供給するので、このバイポーラトランジスタＱ１のエミッタ電極とベース電極との間が順バイアスになることを防止することができる。このように、従来はラッチアップの発生を防止していた。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
近年、半導体装置における微細化、高集積化の要求は、益々強くなってきている。そのため、ＳＲＡＭにおいても、図３１を参照して、従来は負荷トランジスタＴ１のソース領域１０５ａとドライバトランジスタＤ１のソース領域１１１ａとの間隔は最少でも５μｍ程度であり、分離酸化膜１３５の長さＬも５μｍ程度であったものを、メモリセルの微細化を図る目的で、さらに小さくしたいという要求がでてきている。しかし、このように負荷トランジスタＴ１のソース領域１０５ａとドライバトランジスタＤ１のソース領域１１１ａとの間隔を５μｍよりさらに狭くすると、寄生的に形成されるバイポーラトランジスタＱ１、Ｑ２の性能が結果的に向上し、従来よりもより微弱な電源電圧のノイズによってラッチアップが発生するようになる。このため、従来用いられていたｎ型ウェル１３８の基板抵抗を利用した対策でけでは、ラッチアップの発生を防止しながら、半導体素子の微細化、高集積化を図ることが困難になってきていた。
【００１２】
本発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、ラッチアップの発生を防止しつつ、構造の微細化が可能な半導体装置を提供することである。
【００１３】
この発明のもう１つの目的は、ラッチアップの発生を防止しつつ、構造の微細化が可能な半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
この発明に従った半導体装置は、ｎ型の第１の半導体領域およびｐ型の第２の半導体領域と、ｎ型の第１の不純物領域と、ｐ型の第２の不純物領域と、ｎ型の第３の不純物領域と、層間絶縁膜と第１および第２の配線とを備える。ｎ型の第１の半導体領域およびｐ型の第２の半導体領域は、半導体基板の主表面に互いに隣接して配置される。ｎ型の第１の不純物領域は、第１の半導体領域の主表面に配置される。ｐ型の第２の不純物領域は、第１の半導体領域の主表面に配置される。ｎ型の第３の不純物領域は、第２の半導体領域の主表面に配置される。層間絶縁膜は半導体基板の主表面を覆い、また、当該層間絶縁膜には、第１の不純物領域を露出させる第１のコンタクトホールと、第２の不純物領域を露出させる第２のコンタクトホールと、第３の不純物領域を露出させる第３のコンタクトホールとが配置される。第１の配線は、第１および第２のコンタクトホールを介して第１および第２の不純物領域と接続し、不純物を含んだ高融点金属シリサイドからなり、電源供給線に接続される。第２の配線は、第３のコンタクトホールを介して第３の不純物領域と接続し、接地線に電気的に接続される。
【００１５】
また、この発明に従った半導体装置は、ｎ型の第１の半導体領域およびｐ型の第２の半導体領域と、ｎ型の第１の不純物領域と、ｐ型の第２の不純物領域と、ｎ型の第３の不純物領域と、ｎ型の第４の不純物領域と、層間絶縁膜と、第１〜第３の配線とを備える。ｎ型の第１の半導体領域およびｐ型の第２の半導体領域は、半導体基板の主表面に互いに隣接して配置される。ｎ型の第１の不純物領域は、第１の半導体領域の主表面に配置される。ｐ型の第２の不純物領域は、第１の半導体領域の主表面に配置される。ｎ型の第３の不純物領域は、第２の半導体領域の主表面に配置される。ｎ型の第４の不純物領域は、第１の半導体領域の主表面に配置される。層間絶縁膜は、半導体基板の主表面を覆う。また当該層間絶縁膜には、第１の不純物領域を露出させる第１のコンタクトホールと、第２の不純物領域を露出させる第２のコンタクトホールと、第３の不純物領域を露出させる第３のコンタクトホールと、第４の不純物領域を露出させる第４のコンタクトホールとが配置される。第１の配線は、第１および第２のコンタクトホールを介して第１および第２の不純物領域と接続し、不純物を含んだ高融点金属シリサイドからなる。第２の配線は、第３のコンタクトホールを介して第３の不純物領域と接続し、接地線に電気的に接続される。第３の配線は、第４のコンタクトホールを介して第４の不純物領域と接続し、電源供給線に電気的に接続される。
【００１６】
また、この発明に従った半導体装置は、半導体基板の主表面に、第１導電型の第１の半導体領域および第２導電型の第２の半導体領域が隣接して形成されている。上記第１の半導体領域の主表面には、電源供給線あるいは接地線と電気的に接続されている第１導電型の第１の不純物領域が形成されている。上記第１の半導体領域の主表面には、第２導電型の第２の不純物領域が形成されている。上記第２の半導体領域の主表面には、電源供給線あるいは接地線に電気的に接続されている第１導電型の第３の不純物領域が形成されている。上記第１および第２の不純物領域と接触するように、半導体を含む接続部が形成されている。そして、上記半導体基板の主表面には、第１および第２のバイポーラトランジスタが寄生的に形成されている。上記第１のバイポーラトランジスタは、上記第２の不純物領域からなる第１のエミッタ電極と、上記第１の半導体領域からなる第１のベース電極と、上記第２の半導体領域からなる第１のコレクタ電極とを含む。上記第２のバイポーラトランジスタは、上記第１の半導体領域からなる第２のコレクタ電極と、上記第２の半導体領域からなる第２のベース電極と、上記第３の不純物領域からなる第２のエミッタ電極とを含む。上記第１および第２のバイポーラトランジスタにより、サイリスタが寄生的に形成されている。
【００１７】
このように、本発明に従った半導体装置では、半導体を含む接続部が、上記第１および第２の不純物領域と接触するように形成されているので、上記第１および第２の不純物領域の少なくともいずれか一方と上記接続部との接触領域において、整流素子を形成することができる。これにより、寄生的に形成された上記第１のバイポーラトランジスタの上記第１のエミッタ電極へ、上記整流素子を介して電源電流を供給することができる。また、上記第１のバイポーラトランジスタの上記第１のベース電極へ、上記第１の不純物領域から上記整流素子を介することなく電源電流を供給することができる。このため、上記第１のバイポーラトランジスタにおいて、上記第１のエミッタ電極に印加される電源電圧を上記第１のベース電極に印加される電源電圧より常に低くすることが可能となる。これにより、上記第１のバイポーラトランジスタの上記第１のエミッタ電極−第１のベース電極間が順バイアスになることを防止できる。この結果、寄生的に形成された上記サイリスタが動作することを防止できる。その結果、半導体素子を微細化するために、上記第２の不純物領域と上記第３の不純物領域との間の距離を小さくした場合でも、ラッチアップの発生を防止することができる。このため、ラッチアップの発生を防止しながら、半導体装置の微細化を図ることが可能となる。
【００１８】
上記半導体装置では、上記第２の不純物領域と、上記第３の不純物領域との間の距離を、２．０μｍ以下とする。このようにすれば、上記第２の不純物領域と上記第３の不純物領域との間の距離を、従来の基板抵抗を利用したラッチアップ対策を利用した場合よりも大幅に短縮しているので、ラッチアップの発生を防止しながら、半導体装置の構造を従来より微細化することが可能となる。
【００１９】
上記半導体装置では、上記第２の不純物領域と上記第３の不純物領域との間の上記半導体基板の主表面には、２．０μｍ以下の幅を有する分離酸化膜が形成されている。このようにすれば、上記第２および第３の不純物領域の間に上記分離酸化膜を形成するので、上記半導体装置の製造工程において自己整合的に上記第２および第３の不純物領域を形成することができる。また、上記分離酸化膜の幅を２．０μｍ以下とするので、上記第２および第３の不純物領域の間の距離を、従来の基板抵抗を利用したラッチアップ対策を利用した場合よりも大幅に短縮することができる。この結果、ラッチアップの発生を防止しながら、半導体装置の構造を従来より微細化することが可能となる。
【００２０】
上記半導体装置は、上記接続部が高融点金属シリサイドを有する。このようにすれば、上記半導体装置の他の配線についても上記高融点金属シリサイドを用いることで、上記他の配線を上記接続部と同時に形成することが可能となる。この結果、半導体装置の製造工程数が上記接続部を形成することに起因して従来の半導体装置の製造工程数より大幅に増加することを防止できる。
【００２１】
上記半導体装置は、電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置である。このようにすれば、電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置において、上記接続部を形成する。電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置は、半導体基板の主表面に６つの電界効果型トランジスタを配置しなければならない。この電界効果型トランジスタの数は、他の半導体記憶装置のメモリセルにおける電界効果型トランジスタの数よりも特に多いため、上記スタティック型半導体記憶装置のメモリセルのサイズは他の半導体記憶装置よりも大きくなる。一方、上記スタティック型半導体記憶装置において、上記接続部を形成することにより上記整流素子を形成し、これによりラッチアップの発生を防止しつつ上記第２および第３の不純物領域の間の距離を小さくすることができる。そのため、上記電界効果型トランジスタを他の半導体記憶装置よりもメモリセル当たりに多く備える上記スタティック型半導体記憶装置において、本発明はメモリセルの微細化により顕著な効果を示す。
【００２２】
上記半導体装置では、上記接続部を配線として利用してもよい。このようにすれば、上記接続部を独立して形成する場合よりも、半導体装置の構造を簡略化することができる。この結果、上記半導体装置をより有効に微細化することができると同時に、その製造工程も簡略化することができる。
【００２３】
上記半導体装置では、上記接続部を電源供給線として利用してもよい。このようにすれば、上記電源供給線とは別に上記接続部を形成する場合よりも、半導体装置の構造を簡略化することができる。その結果、上記半導体装置をより有効に微細化することができると同時に、その製造工程も簡略化することができる。
【００２４】
上記半導体装置では、上記接続部と実質的に同一の材質により半導体装置の内部接続配線を形成する。このようにすれば、上記接続部と上記半導体装置の上記内部接続配線とを同じ工程において形成することができる。その結果、半導体装置のラッチアップの発生を防止しつつ、半導体装置の微細化を図ると同時に、製造工程を簡略化することができる。
【００２５】
上記半導体装置では、上記接続部と実質的に同一の材質により形成される配線が、１つのコンタクトホールの内部において２つ以上の導電部と電気的に接続される。このようにすれば、上記２つの導電部に対し、別々のコンタクトホールを形成し、上記配線と上記２つの導電部とをそれぞれの上記コンタクトホールを介して接続する場合よりも、コンタクトホールの数を削減することができる。その結果、半導体装置をより微細化することができる。
【００２６】
上記半導体装置では、相補型電界効果型トランジスタが形成されている。また、第１および第２のバイポーラトランジスタが寄生的に形成されている。上記第１および第２のバイポーラトランジスタによりサイリスタが寄生的に構成されている。上記第１のバイポーラトランジスタのエミッタ電極と電源供給部とに電気的に接続するように整流素子が形成されている。上記電源供給部と電気的に接続するように、上記第１のバイポーラトランジスタのベース電極が形成されている。このように、上記半導体装置では、上記第１のバイポーラトランジスタの上記エミッタ電極へ上記整流素子を介して電源電流を供給する。そして、上記ベース電極へは上記整流素子を介さずに電源電流を供給する。このため、上記エミッタ電極に印加される電源電圧を上記ベース電極に印加される電源電圧より常に低くすることが可能となる。これにより、半導体装置を微細化するため上記相補型電界効果型トランジスタを構成する複数の電界効果型トランジスタの間の距離を小さくしても、上記第１のバイポーラトランジスタの上記エミッタ電極−ベース電極間が順バイアスになることを防止できる。この結果、寄生的に形成されている上記サイリスタが動作することを防止できる。その結果、ラッチアップの発生を防止しながら、半導体装置の微細化を図ることが可能となる。
【００２７】
上記半導体装置では、上記整流素子の逆方向抵抗をＲ１とし、上記相補型電界効果型トランジスタを構成するｐ型ＭＯＳトランジスタのＯＮ抵抗をＲ２とした場合、Ｒ１がＲ２／１００＜Ｒ１＜１００×Ｒ２という関係を満足する。このように、上記整流素子の逆方向抵抗Ｒ１を、Ｒ２／１００＜Ｒ１＜１００×Ｒ２という関係を満足するようにしているので、ラッチアップの発生を防止しつつ、上記相補型電界効果型トランジスタを安定して動作させることができる。ここで、Ｒ１がＲ２／１００より小さい場合は、上記エミッタ電極に印加される電源電圧を十分に低下させることができず、上記エミッタ電極−ベース電極間が順バイアスになることを確実に防止することが困難となる。また、Ｒ１が１００×Ｒ２より大きいと、上記相補型電界効果型トランジスタへ十分な電源電流を供給することが困難となるため、上記相補型電界効果型トランジスタを安定して動作させることが困難となる。
【００２８】
上記半導体装置は、電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置である。このように、上記半導体装置では、電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置において、上記整流素子を形成する。電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置は、半導体基板の主表面に６つの電界効果型トランジスタを配置しなければならない。この電界効果型トランジスタの数は、他の半導体記憶装置のメモリセルにおける電界効果型トランジスタの数よりも特に多いため、上記スタティック型半導体記憶装置のメモリセルのサイズは他の半導体記憶装置よりも大きくなる。一方、上記スタティック型半導体記憶装置において、上記整流素子を形成し、これによりラッチアップの発生を防止できるので、メモリセルを構成する上記電界効果型トランジスタ間の距離を従来より小さくすることができる。そのため、電界効果型トランジスタを他の半導体記憶装置よりもメモリセル当たりに多く備える、上記スタティック型半導体記憶装置において、本発明はメモリセルの微細化により顕著な効果を示す。
【００２９】
上記半導体装置では、上述した構成において、上記スタティック型半導体記憶装置が、それぞれ１つ以上の上記整流素子を含む複数のメモリセルを備える。このため、上記半導体装置では、上記複数のメモリセルにおける電界効果型トランジスタが、それぞれ異なる電気的特性を有する場合でも、上記メモリセルごとに、それぞれの上記メモリセルにおける上記電界効果型トランジスタの電気的特性に合わせて上記整流素子の逆方向抵抗を調整することができる。これによって、ラッチアップの発生をより確実に防止することが可能となる。
【００３０】
上記半導体装置では、上記構成において、上記整流素子が、上記スタティック型半導体記憶装置の２つ以上のメモリセルに対して１つ形成されている。このため、各メモリセルごとに上記整流素子を形成する場合よりも、上記整流素子の数を削減することができ、その結果、半導体装置の構造を簡略化することができる。この結果、半導体装置をより微細化することが可能となる。
【００３１】
この発明に従った半導体装置の製造方法は、以下の工程を備えている。半導体基板の主表面に第１導電型の不純物を導入することにより、第１導電型の第１の半導体領域を形成する。上記半導体基板の主表面に、第２導電型の不純物を導入することにより、第２導電型の第２の半導体領域を形成する。上記第１の半導体領域の主表面に第１導電型の不純物を導入することにより、第１導電型の第１の不純物領域を形成する。上記第１の半導体領域の主表面に第２導電型の不純物を導入することにより、第２導電型の第２の不純物領域を形成する。上記第２の半導体領域の主表面に第１導電型の不純物を導入することにより、第１導電型の第３の不純物領域を形成する。上記第１、第２および第３の不純物領域上に、層間絶縁膜を形成する。上記層間絶縁膜の、上記第１および第２の不純物領域上に位置する領域に、それぞれ第１および第２の開口部を形成する。上記第１および第２の開口部の内部と上記層間絶縁膜上とに半導体膜を形成する。上記半導体膜に第１導電型および第２導電型の少なくともいずれか一方の不純物を導入する。上記半導体膜の一部を除去することにより、上記第１および第２の不純物領域と接触する接続部を形成する。上記第１の不純物領域と電気的に接続されている電源供給線を形成する。上記第３の不純物領域と電気的に接続されている接地線を形成する。これにより、第１および第２のバイポーラトランジスタが寄生的に形成されている。上記第１のバイポーラトランジスタは、上記第２の不純物領域からなる第１のエミッタ電極と、上記第１の半導体領域からなる第１のベース電極と、上記第２の半導体領域からなる第１のコレクタ電極とから構成されている。上記第２のバイポーラトランジスタは、上記第１の半導体領域からなる第２のコレクタ電極と、上記第２の半導体領域からなる第２のベース電極と、上記第３の不純物領域からなる第２のエミッタ電極とから構成されている。上記第１および第２のバイポーラトランジスタにより、サイリスタが寄生的に形成されている。このように、請求項１５に記載の発明では、第１導電型および第２導電型の少なくともいずれか一方の不純物を有する半導体膜からなる接続部が、上記第１および第２の不純物領域と接触するように形成されているので、上記第１および第２の不純物領域と上記接続部とのいずれか一方の接触領域において、整流素子を形成することができる。これにより、寄生的に形成された上記第１のバイポーラトランジスタの上記第１のエミッタ電極へ、上記整流素子を介して電源電流を供給することができる。また、第１のバイポーラトランジスタの上記第１のベース電極へ上記第１の不純物領域から上記整流素子を介すことなく電源電流を供給することができる。このため、上記第１のバイポーラトランジスタにおいて、上記第１のエミッタ電極に印加される電源電圧を上記第１のベース電極に印加される電源電圧より常に低くすることが可能となる。これにより、上記第１のバイポーラトランジスタの上記第１のエミッタ電極−第１のベース電極間が順バイアスになることを防止できる。この結果、上記半導体装置の微細化のために上記第２の不純物領域と上記第３の不純物領域との間の距離を小さくした場合でも、寄生的に形成されている上記サイリスタが動作することを防止できる。その結果、ラッチアップの発生を防止しながら、半導体装置の微細化を図ることが可能となる。
【００３２】
上記半導体装置の製造方法では、上述した構成において、上記半導体膜に第１導電型および第２導電型の少なくともいずれか一方の不純物を導入する工程が、上記不純物イオンを上記半導体膜にイオン注入する工程である。このため、上記イオン注入する工程における上記半導体膜へのイオン注入量を制御することにより、上記整流素子の逆方向抵抗を制御することができる。この結果、上記半導体装置の電気的特性に合わせるように、上記整流素子の逆方向抵抗を制御することにより、ラッチアップの発生を確実に防止することが可能となる。
【発明の効果】
【００３３】
以上のように、本発明によれば、寄生的に第１および第２のバイポーラトランジスタが形成されている半導体装置において、上記第１のバイポーラトランジスタの第１のエミッタ電極と電源供給部とに電気的に接続するように整流素子を形成することができる。これにより、上記第１のバイポーラトランジスタの上記第１のエミッタ電極と第１のベース電極との間が順バイアスになることを防止できる。この結果、寄生的に形成された上記第１および第２のバイポーラトランジスタにより構成されるサイリスタが動作することを防止することができ、上記半導体装置を構成する複数の電界効果型トランジスタの間の間隔を小さくしても、ラッチアップが発生することを防止できる。これにより、ラッチアップの発生を防止しつつ、構造の微細化が可能な半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態１によるＳＲＡＭの平面レイアウト図である。
【図２】図１に示した本発明の実施の形態１によるＳＲＡＭの線分２００−２００における断面構造図である。
【図３】図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルの等価回路図である。
【図４】図２に示した本発明の実施の形態１によるＳＲＡＭのメモリセルにおいて寄生的に形成されているサイリスタの等価回路図である。
【図５】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第１工程を説明するための平面レイアウト図である。
【図６】図５に示した線分２００−２００における断面構造図である。
【図７】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第２工程を説明するための平面レイアウト図である。
【図８】図７に示した線分２００−２００における断面構造図である。
【図９】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第３工程を説明するための平面レイアウト図である。
【図１０】図９に示した線分２００−２００における断面構造図である。
【図１１】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第４工程を説明するための平面レイアウト図である。
【図１２】図１１に示した線分２００−２００における断面構造図である。
【図１３】図１に示した本発明の実施の形態１によるＳＲＡＭの製造工程の第５工程を説明するための平面レイアウト図である。
【図１４】図１３に示した線分２００−２００における断面構造図である。
【図１５】図１に示した本発明の実施の形態１によるＳＲＡＭの変形例の回路図である。
【図１６】図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルにおける整流素子の電気的特性を示すグラフである。
【図１７】本発明の実施の形態２によるＳＲＡＭのメモリセルの平面レイアウト図である。
【図１８】図１７に示した線分３００−３００における断面構造図である。
【図１９】図１７に示した本発明の実施の形態２によるＳＲＡＭの製造工程の第１工程を説明するための平面レイアウト図である。
【図２０】図１９に示した線分３００−３００における断面構造図である。
【図２１】図１７に示した本発明の実施の形態２によるＳＲＡＭの製造工程の第２工程を説明するための平面レイアウト図である。
【図２２】図２１に示した線分３００−３００における断面構造図である。
【図２３】図１７に示した本発明の実施の形態２によるＳＲＡＭの製造工程の第３工程を説明するための平面レイアウト図である。
【図２４】図２３に示した線分３００−３００における断面構造図である。
【図２５】図１７に示した本発明の実施の形態２によるＳＲＡＭの製造工程の第４工程を説明するための平面レイアウト図である。
【図２６】図２５に示した線分３００−３００における断面構造図である。
【図２７】図１７に示した本発明の実施の形態２によるＳＲＡＭの変形例を示す平面レイアウト図である。
【図２８】図２７に示した線分４００−４００における断面構造図である。
【図２９】従来のＳＲＡＭのメモリセルの等価回路図である。
【図３０】従来のＳＲＡＭのメモリセルを示す平面レイアウト図である。
【図３１】図３０に示した線分１００−１００における断面構造図である。
【図３２】図３１に示した従来のＳＲＡＭのメモリセルにおいて寄生的に形成されているサイリスタの等価回路図である。
【発明を実施するための形態】
【００３５】
以下に、本発明の実施の形態を図面に基づいて説明する。
（実施の形態１）
図１は本発明の実施の形態１による電界効果型トランジスタを負荷素子として用いるスタティック型半導体記憶装置（ＳＲＡＭ）を説明するための平面レイアウト図である。図２は、図１における線分２００−２００における断面構造図である。図１および２を参照して、以下に本発明の実施の形態１によるＳＲＡＭを説明する。
【００３６】
図１を参照して、本発明の実施の形態１によるＳＲＡＭのメモリセルは、アクセストランジスタＡ１、Ａ２と、ドライバトランジスタＤ１、Ｄ２と、負荷トランジスタＴ１、Ｔ２と、電源供給線１４と、接地線１５、１６と、ビット線１７と、補ビット線１８と、アクセストランジスタＡ１、Ａ２のゲート電極としても作用するワード線１３とを備える。アクセストランジスタＡ１は、ゲート電極１３と、ソース／ドレイン領域１１ｃ、１１ｂとを含む。アクセストランジスタＡ２は、ゲート電極１３と、ソース／ドレイン領域１２ｃ、１２ｂとを含む。ドライバトランジスタＤ１は、ゲート電極７と、ソース領域１１ａと、ドレイン領域１１ｂとを含む。ドライバトランジスタＤ２は、ゲート電極８と、ソース領域１２ａと、ドレイン領域１２ｂとを含む。負荷トランジスタＴ１は、ゲート電極７と、ソース領域５ａと、ドレイン領域５ｂとを含む。負荷トランジスタＴ２は、ゲート電極８と、ソース領域６ａと、ドレイン領域６ｂとを含んでいる。アクセストランジスタＡ１、Ａ２およびドライバトランジスタＤ１、Ｄ２のソース／ドレイン領域１１ａ〜１１ｃおよび１２ａ〜１２ｃは、半導体基板３７（図２参照）の主表面にｎ型の不純物を注入することにより形成されている。負荷トランジスタＴ１、Ｔ２のソース／ドレイン領域５ａ、５ｂ、６ａ、６ｂは、半導体基板３７の主表面にｐ型の不純物を注入することにより形成されている。そして、これらのトランジスタＡ１、Ａ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２のゲート電極１３、７および８は、半導体基板３７の主表面上において、ゲート絶縁膜（図示せず）を介して形成されたポリシリコン膜により構成されている。これらのトランジスタの上に位置する領域には、第１の層間絶縁膜４２（図２参照）を介して、タングステンシリサイドからなる電源供給用接続配線４０、４１が形成されている。電源供給用接続配線４０は、コンタクトホール２１、２２を介してｎ型の不純物拡散領域３と負荷トランジスタＴ１のソース領域５ａとに接触している。電源供給用接続配線４１は、コンタクトホール２３、２４を介して、ｎ型の不純物拡散領域４と負荷トランジスタＴ２のソース領域６ａとに接触している。また、この電源供給用接続配線４０、４１には、後述する製造工程において、ｎ型の不純物であるリンがドーズ量１．０×１０20個／ｃｍ2程度、注入エネルギ２０ｋｅＶ程度といった条件で注入されている。
【００３７】
そして、第１の層間絶縁膜４２と、電源供給用接続配線４０、４１との上に、第２の層間絶縁膜４３（図２参照）形成されている。この第２の層間絶縁膜４３上には、内部接続配線９、１０と、接地線１５、１６と、電源供給線１４とが形成されている。内部接続配線９は、コンタクトホール２５、２７、２９を介して、それぞれ負荷トランジスタＴ１のドレイン領域５ｂ、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極８、ドライバトランジスタＤ１のドレイン領域であり同時にアクセストランジスタＡ１のソース／ドレイン領域の一方である領域１１ｂと電気的に接続されている。同様に、内部接続配線１０は、コンタクトホール２６、２８、３０を介して、負荷トランジスタＴ２のドレイン領域６ｂ、負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極７、ドライバトランジスタＤ２のドレイン領域でありかつアクセストランジスタＡ２のソース／ドレイン領域の一方である領域１２ｂと電気的に接続されている。ドライバトランジスタＤ１、Ｄ２のソース領域／１１ａ、１２ａは、コンタクトホール３１、３２を介して、接地線１５、１６にそれぞれ接続されている。電源供給線１４は、コンタクトホール１９、２０を介して、半導体基板３７の主表面に形成されたｎ型の不純物拡散領域１、２に接触している。また、半導体基板３７の主表面にはｎ型の不純物拡散領域３、４が形成されている。
【００３８】
そして、第２の層間絶縁膜４３と内部接続配線９、１０と、接地線１５、１６と、電源供給線１４との上には、第３の層間絶縁膜４９（図２参照）が形成されている。第３の層間絶縁膜４９上には、ビット線１７および補ビット線１８が形成されている。アクセストランジスタＡ１、Ａ２のソース／ドレイン領域の他の一方１１ｃ、１２ｃは、コンタクトホール３３、３４を介して、ビット線１７および補ビット線１８にそれぞれ接続されている。図２を参照して、半導体基板３７の主表面にはｎ型ウェル３８と、ｐ型ウェル３９とが形成されている。半導体基板３７の主表面上の所定領域には、分離酸化膜３５が形成されている。この分離酸化膜３５の幅Ｌは約２．０μｍである。ｎ型ウェル３８の主表面には、ｎ型の不純物拡散領域１、３と、負荷トランジスタＴ１（図１参照）のソース領域であるｐ型の不純物拡散領域５ａとが形成されている。ｐ型ウェル３９の主表面には、ドライバトランジスタＤ１（図１参照）のソース領域であるｎ型の不純物拡散領域１１ａが形成されている。半導体基板３７の主表面と分離酸化膜３５との上には、第１の層間絶縁膜４２が形成されている。ｎ型の不純物拡散領域３と負荷トランジスタＴ１のソース領域５ａとの上に位置する領域の層間絶縁膜４２の一部を除去することにより、コンタクトホール２１、２２が形成されている。コンタクトホール２１、２２の内部と層間絶縁膜４２上とには、ｎ型の不純物拡散領域３および負荷トランジスタＴ１のソース領域５ａに接触するように、タングステンシリサイドからなる電源供給用接続配線４０が形成されている。
【００３９】
電源供給用接続配線４０と層間絶縁膜４２との上には、第２の層間絶縁膜４３が形成されている。ｎ型の不純物拡散領域１とドライバトランジスタＤ１のソース領域１１ａとの上に位置する領域における第１および第２の層間絶縁膜４２、４３の一部を除去することにより、コンタクトホール１９、３１が形成されている。コンタクトホール１９内部と第２の層間絶縁膜４３上とには、ｎ型の不純物拡散領域１と接触するように、アルミニウムからなる電源供給線１４が形成されている。コンタクトホール３１内部と第２の層間絶縁膜４３上とには、ドライバトランジスタＤ１のソース領域１１ａと接触するように、アルミニウムからなる接地線１５が形成されている。第２の層間絶縁膜４３と電源供給線１４と接地線１５との上には、第３の層間絶縁膜４９が形成されている。
【００４０】
ここで、電源供給線１４に供給された電源電流は、ｎ型の不純物拡散領域１から、ｎ型ウェル３８、ｎ型の不純物拡散領域３、電源供給用接続配線４０を経由して負荷トランジスタＴ１のソース領域５ａに流れるようになっている。そして、ｎ型の不純物であるリンが注入されている電源供給用接続配線４０と、ｐ型の不純物領域である負荷トランジスタＴ１のソース領域５ａとの接触領域５１においては、整流素子として作用するｐｎ接合が形成されている。また、図１を参照して、電源供給用接続配線４１と負荷トランジスタＴ２のソース領域６ａとの接触領域においても、同様に整流素子として作用するｐｎ接合が形成されている。
【００４１】
図３は、図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルの等価回路図である。電源供給用接続配線４０（図２参照）と負荷トランジスタＴ１（図２参照）のソース領域５ａ（図２参照）との接触領域５１（図２参照）において形成された整流素子をＤＶ１、電源供給用接続配線４１（図１参照）と、負荷トランジスタＴ２（図１参照）のソース領域６ａ（図１参照）との接触領域において形成された整流素子をＤＶ２とすれば、図３を参照して、これら整流素子ＤＶ１、ＤＶ２は、電源供給線１４と負荷トランジスタＴ１、Ｔ２との間に位置している。
【００４２】
ここで、本発明の実施の形態１によるＳＲＡＭのメモリセルでは、図２を参照して、寄生的に２つのバイポーラトランジスタが形成されている。具体的には、負荷トランジスタＴ１のソース領域５ａを第１のエミッタ電極、ｎ型ウェル３８を第１のベース電極、ｐ型ウェル３９を第１のコレクタ電極とするｐｎｐ型バイポーラトランジスタＱ１（図４参照）と、ｎ型ウェル３８を第２のコレクタ電極、ｐ型ウェル３９を第２のベース電極、ドライバトランジスタＤ１のソース領域１１ａを第２のエミッタ電極とするｎｐｎ型のバイポーラトランジスタＱ２（図４参照）が形成されている。そして、これら寄生的に形成されたバイポーラトランジスタＱ１、Ｑ２は、図４に示すように、寄生的にサイリスタを構成している。ここで、図４は、本発明の実施の形態１によるＳＲＡＭのメモリセルに寄生的に形成されているサイリスタの等価回路図である。そして、電源供給用接続配線４０（図２参照）と負荷トランジスタＴ１のソース領域５ａ（図２参照）との接触領域５１（図２参照）において形成されている整流素子ＤＶ１は、電源供給線１４とｐｎｐ型バイポーラトランジスタＱ１の第１のエミッタ電極との間に位置している。
【００４３】
ここで、本発明の実施の形態１によるＳＲＡＭのメモリセルでは、ｎ型の不純物が注入されたタングステンシリサイドによって、電源供給用接続配線４０（図２参照）が形成されているので、この電源供給用接続配線４０と負荷トランジスタＴ１のソース領域５ａとの接触領域５１において、整流素子ＤＶ１を形成することができる。これにより、図４を参照して、寄生的に形成されたバイポーラトランジスタＱ１の第１のエミッタ電極へ上記整流素子ＤＶ１を介して電源電流を供給することができる。また、上記バイポーラトランジスタＱ１の第１のベース電極へは、上記整流素子ＤＶ１を介すことなく電源電流を供給することができる。このため、バイポーラトランジスタＱ１の上記第１のエミッタ電極に印加される電源電圧を、上記バイポーラトランジスタＱ１の第１のベース電極に印加される電源電圧より常に低くすることが可能となる。これにより、寄生的に形成されたバイポーラトランジスタＱ１の上記第１のエミッタ電極−第１のベース電極間が順バイアスになることを防止できる。この結果、ＳＲＡＭのメモリセルを微細化するために負荷トランジスタＴ１のソース領域５ａとドライバトランジスタＤ１のソース領域１１ａとの間の距離を２．０μｍ程度とした場合でも、寄生的に形成されたサイリスタが動作することを防止できる。その結果、ラッチアップの発生を防止しながら、ＳＲＡＭのメモリセルの微細化を図ることが可能となる。なお、ここで電源供給用接続配線４０、４１をチタンシリサイドといった他の高融点金属シリサイドや、ポリシリコンにより形成しても、同様の効果が得られる。また、ここではｎ型の不純物をタングステンシリサイドに注入しているが、不純物を注入しないポリシリコンまたはタングステンシリサイドなどの高融点金属シリサイドにより電源供給用接続配線４０を形成しても、接触領域５１において整流素子を形成することができ、かつ、電源供給用接続配線４０の電気抵抗を大きくすることができる。これにより、バイポーラトランジスタＱ１の上記第１のエミッタ電極に印加される電源電圧を、上記バイポーラトランジスタＱ１の第１のベース電極に印加される電源電圧より常に低くすることが可能となる。
【００４４】
また、負荷トランジスタＴ１のソース領域５ａとドライバトランジスタＤ１のソース領域１１ａとの間の距離を、従来の基板抵抗を利用したラッチアップ対策を利用した場合よりも大幅に短縮し、２．０μｍとしているので、半導体装置の構造を従来より微細化することが可能となる。
【００４５】
また、負荷トランジスタＴ１のソース領域５ａとドライバトランジスタＤ１のソース領域１１ａとの間の半導体基板３７の主表面に分離酸化膜３５を形成しているので、後述する製造工程において、負荷トランジスタＴ１およびドライバトランジスタＤ１のソース領域５ａ、１１ａを自己整合的に形成することができる。
【００４６】
また、本発明の実施の形態１によるＳＲＡＭは、電界効果型トランジスタを負荷トランジスタＴ１、Ｔ２として用いているため、半導体基板３７の表面に６つの電界効果型トランジスタＡ１、Ａ２、Ｄ１、Ｄ２、Ｔ１、Ｔ２を配置しなければならない。この電界効果型トランジスタの数は、他の半導体記憶装置のメモリセルにおける電界効果型トランジスタの数よりも多く、このＳＲＡＭのメモリセルのサイズは、他の半導体記憶装置よりも大きくなっていた。しかし、上記整流素子ＤＶ１、ＤＶ２によってラッチアップの発生を防止するので、本発明の実施の形態１によるＳＲＡＭでは、電界効果型トランジスタＴ１およびＤ１の間の距離を従来のＳＲＡＭのように長くする必要がない。このため、電界効果型トランジスタを他の半導体記憶装置よりもメモリセルあたり多く備える、電界効果型トランジスタを負荷素子として用いるＳＲＡＭにおいて、メモリセルの微細化に、より顕著な効果を示す。
【００４７】
また、図１に示すように、ＳＲＡＭのメモリセルごとに、電源供給用接続配線４０、４１を形成することによって、上記メモリセルごとにそれぞれ整流素子ＤＶ１、ＤＶ２（図３参照）を形成しているので、各メモリセルの電源供給用接続配線４０、４１ごとに、ｎ型の不純物の濃度を変えることが可能となる。これにより、各メモリセルごとに形成されている整流素子ＤＶ１、ＤＶ２の逆方向抵抗をメモリセル毎に変更することが可能となる。これによって、それぞれのメモリセルにおける半導体素子の電気的特性に合せて、上記整流素子ＤＶ１、ＤＶ２の逆方向抵抗を変更することが可能となり、ラッチアップの発生をより確実に防止することが可能となる。
【００４８】
ここで、電源供給用接続配線４０、４１へｎ型の不純物であるリンを注入する代わりに、ｐ型の不純物であるボロンなどを注入してもよい。ボロンの注入の条件としては、ドーズ量１．０×１０15個／ｃｍ2程度、注入エネルギを２０ｋｅＶ程度とする。このようにすることで、図２を参照して、ｐ型の不純物を電源供給用接続配線４０に注入した場合は、この電源供給用接続配線４０とｎ型の不純物拡散領域３との接触領域において整流素子ＤＶ１として作用するｐｎ接合が形成される。そして、このように整流素子ＤＶ１が形成された場合も、電源供給線１４と寄生トランジスタＱ１（図４参照）の第１のエミッタ電極となる負荷トランジスタＴ１のソース領域５ａとの間の電源電流の通電経路上に上記整流素子ＤＶ１を形成することができ、電源供給用接続配線４０にｎ型の不純物を注入した場合と同様の効果が得られる。
【００４９】
図５〜１４は、本発明の実施の形態１によるＳＲＡＭのメモリセルの製造工程を説明するための平面レイアウト図および断面構造図である。図５〜１４を参照して、以下に本発明の実施の形態１によるＳＲＡＭの製造工程を説明する。
【００５０】
まず、半導体基板３７（図６参照）の主表面にｎ型ウェル３８およびｐ型ウェル３９をそれぞれ不純物を注入することにより形成する。そして、半導体基板３７の主表面にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜上にレジストパターンを形成した後、このレジストパターンをマスクとして、シリコン酸化膜およびシリコン窒化膜の一部を異方性エッチングにより除去する。そして、レジストパターンを除去した後、シリコン基板３７の主表面を酸化することにより、分離酸化膜３５（図５参照）を形成する。その後シリコン酸化膜およびシリコン窒化膜を除去することにより、図５および６に示したような構造を得る。ここで、図５は本発明の実施の形態１によるＳＲＡＭの製造工程の第１工程を説明するための平面レイアウト図である。そして、図６は、図５における線分２００−２００における断面構造図である。
【００５１】
次に、半導体基板３７（図６参照）および分離酸化膜３５上にゲート絶縁膜となるシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にドープトポリシリコン膜（図示せず）を形成する。このドープトポリシリコン膜上にレジストパターンを形成した後、このレジストパターンをマスクとして、上記シリコン酸化膜およびドープトポリシリコン膜の一部を異方性エッチングにより除去する。これにより、図７に示すように、アクセストランジスタＡ１、Ａ２のゲート電極として作用するワード線１３、負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極７と、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極８と、これらのトランジスタＡ１、Ａ２、Ｔ１、Ｔ２、Ｄ１、Ｄ２のゲート絶縁膜（図示せず）とを形成する。その後、レジストパターンを除去する。そして、半導体基板３７の主表面にｎ型不純物を注入することにより、ｎ型の不純物拡散領域１１ａ〜１１ｃ、１２ａ〜１２ｃ、１〜４を自己整合的に形成する。また、ｐ型不純物であるボロンを、半導体基板３７の主表面に注入することにより、ｐ型の不純物拡散領域５ａ、５ｂ、６ａ、６ｂを自己整合的に形成する。このようにして、アクセストランジスタＡ１、Ａ２と、ドライバトランジスタＤ１、Ｄ２と、負荷トランジスタＴ１、Ｔ２とが形成される。ここで、図８は、図７における線分２００−２００における断面構造図である。
【００５２】
次に、半導体基板３７の全面を覆うように、シリコン酸化膜からなる第１の層間絶縁膜４２（図１０参照）を形成する。この層間絶縁膜４２上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、層間絶縁膜４２の一部を異方性エッチングにより除去する。その後、レジストパターンを除去する。これにより、図９に示すように、コンタクトホール２１〜２４が形成される。そして、コンタクトホール２１〜２４の内部と、層間絶縁膜４２上とに、タングステンシリサイド膜４８（図１０参照）を形成する。ここで、図１０は、図９における線分２００−２００における断面構造図である。そして、タングステンシリサイド膜４８に、ｎ型の不純物であるリンを注入する。このリンの注入の条件は、ドーズ量を１．０×１０20個／ｃｍ2程度、注入エネルギを２０ｋｅＶ程度という条件を用いる。これにより、電源供給用接続配線４０、４１（図１参照）と負荷トランジスタＴ１、Ｔ２のソース領域５ａ、６ａとの接触領域において、整流素子ＤＶ１、ＤＶ２（図３参照）として作用するｐｎ接合を形成することができる。また、電源供給用接続配線４０、４１に対して、ｎ型不純物をイオン注入しているので、この注入条件を変更することにより、電源供給用接続配線４０、４１に対するｎ型の不純物の注入量を制御することができる。この結果、このＳＲＡＭのメモリセルの電気的特性に適合するように、上記整流素子ＤＶ１、ＤＶ２の逆方向抵抗値を制御することが可能となり、より確実にラッチアップの発生を防止することができる。
【００５３】
次に、タングステンシリサイド膜４８上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、タングステンシリサイド膜４８の一部を異方性エッチングにより除去する。その後、レジストパターンを除去する。これにより、図１１に示すように、電源供給用接続配線４０、４１を形成する。図１２は、図１１における線分２００−２００における断面構造図である。
【００５４】
次に、第１の層間絶縁膜４２（図１２参照）と電源供給用接続配線４０、４１（図１１参照）との上に、第２の層間絶縁膜４３（図１４参照）を形成する。第２の層間絶縁膜４３上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、第１および第２の層間絶縁膜４２（図１４参照）、４３の一部を異方性エッチングにより除去する。その後、レジストパターンを除去する。これにより、図１３に示すように、コンタクトホール１９、２０、２５、２６、２７、２８、２９、３０、３１、３２を形成する。そして、第２の層間絶縁膜４３上とコンタクトホール１９、２０、２５、２６、２７、２８、２９、３０、３１、３２の内部とに第１のアルミニウム膜４４（図１４参照）を形成する。ここで、図１４は、図１３における線分２００−２００における断面構造図である。
【００５５】
その後、第１のアルミニウム膜４４上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、第１のアルミニウム膜４４の一部を異方性エッチングにより除去する。これにより、図１に示すような、電源供給線１４、メモリセルの内部接続配線９、１０、および接地線１５、１６を形成する。そして、全面を覆うように第３の層間絶縁膜４９（図２参照）を形成した後、この第３の層間絶縁膜４９上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、第１〜３の層間絶縁膜４２、４３、４９の一部を異方性エッチングにより除去する。その後、レジストパターンを除去する。これにより、コンタクトホール３３、３４（図１参照）を形成する。そして、コンタクトホール３３、３４の内部と第３の層間絶縁膜４９上とに第２のアルミニウム膜（図示せず）を形成する。この第２のアルミニウム膜上にレジストパターンを形成する。このレジストパターンをマスクとして、第２のアルミニウム膜の一部を除去することにより、図１に示すようなビット線１７および補ビット線１８を形成する。その後、レジストパターンを除去する。このようにして、図１に示すようなＳＲＡＭのメモリセルを得る。
【００５６】
また、本発明の実施の形態１によるＳＲＡＭのメモリセルにおいては、それぞれのメモリセルに対して、対応する整流素子ＤＶ１、ＤＶ２を形成しているが、図１５に示すように、複数のメモリ素子に対して、１つの整流素子ＤＶ１、ＤＶ２を形成してもよい。こうすることで、各メモリセルごとに整流素子ＤＶ１、ＤＶ２を形成する場合よりも、整流素子の数を削減することができる。これにより、ＳＲＡＭのメモリセルの構造をより簡略化でき、ＳＲＡＭのメモリセルをより微細化することができる。
【００５７】
図１６は、図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルに形成された整流素子ＤＶ１、ＤＶ２の電気的特性の測定結果を示すグラフである。図１６を参照して、図１６に示したグラフの横軸は電圧を示している。また、このグラフの第１の縦軸は電流値を示し、第２の縦軸は電気抵抗を示している。曲線Ａは、本発明の実施の形態１による整流素子ＤＶ１、ＤＶ２において、印加する電圧を変化させたときの電流値を示している。曲線Ｂは同じく電圧を変化させたときの抵抗値の変化を示している。そして、本発明の実施の形態１によるＳＲＡＭの整流素子ＤＶ１、ＤＶ２において通電される電流の値の範囲は０〜２０μＡであり、このときの整流素子ＤＶ１、ＤＶ２の逆方向抵抗は４０〜５０ｋΩとなっている。一方、本発明の実施の形態１によるＳＲＡＭの負荷トランジスタＴ１、Ｔ２のＯＮ抵抗は約５００ｋΩである。そして、この逆方向抵抗が４０〜５０ｋΩである整流素子を有する本発明の実施の形態１によるＳＲＡＭのメモリセルは、安定して動作した。
【００５８】
また、この実施の形態１によるＳＲＡＭについて、コンデンサチャージ法によりラッチアップが発生する電圧（ラッチアップ耐量）を測定した。同時に、比較のため、従来の基板抵抗を用いたラッチアップ対策を施したＳＲＡＭのメモリセルについても同様のコンデンサチャージ法によるテストを行なった。テストに用いた従来のＳＲＡＭのメモリセルにおいても、負荷トランジスタＴ１のソース領域５ａ（図２参照）とドライバトランジスタＤ１のソース領域１１ａ（図２参照）との間の距離Ｌ（図２参照）は、２．０μｍとした。その結果を、表１に示す。表１を参照して、従来のＳＲＡＭにおいては、規定の電源電圧が３．２Ｖに対して±１５０Ｖを電源電圧として印加したときにラッチアップが発生したのに対して、本発明の実施の形態１によるＳＲＡＭにおいては、電源電圧として１２００Ｖという大電圧を印加してもラッチアップは発生しなかった。
【００５９】
【表１】
【００６０】
また、ここで、上記整流素子ＤＶ１、ＤＶ２の逆方向抵抗を５ｋΩとしたサンプルおよび５０ＭΩとしたサンプルについても、ＳＲＡＭのメモリセルが安定して動作し、また、コンデンサチャージ法によるテストにおいても、実施の形態１によるＳＲＡＭのサンプルとほぼ同様の結果が得られる。
【００６１】
（実施の形態２）
図１７は、本発明の実施の形態２によるＳＲＡＭのメモリセルを説明するための平面レイアウト図である。図１７を参照して、以下に本発明の実施の形態２によるＳＲＡＭのメモリセルを説明する。
【００６２】
図１７に示した本発明の実施の形態２によるＳＲＡＭのメモリセルは、基本的には図１に示した本発明の実施の形態１によるＳＲＡＭのメモリセルと同様の構造を備えている。しかし、本発明の実施の形態２によるＳＲＡＭのメモリセルにおいては、メモリセルの内部接続配線４５、４６が、電源供給用接続配線４０、４１と同じく、タングステンシリサイド膜により構成されている。また、本発明の実施の形態１によるＳＲＡＭのメモリセルにおいては、図１を参照して、負荷トランジスタＴ１、Ｔ２およびドライバトランジスタＤ１、Ｄ２のゲート電極７、８およびドライバトランジスタＤ１、Ｄ２のドレイン領域１１ｂ、１２ｂは、それぞれ独立したコンタクトホール２７、２８、２９、３０を介して、内部接続配線９、１０と接続していたのに対し、本発明の実施の形態２によるＳＲＡＭのメモリセルにおいては、図１７を参照して、内部接続配線４５、４６に対してそれぞれ１つのコンタクトホール２９、３０によってゲート電極７、８およびドライバトランジスタＤ１、Ｄ２のドレイン領域１１ｂ、１２ｂが接続されている。そして、線分２００−２００における断面構造図は、図２に示した本発明の実施の形態１によるＳＲＡＭの断面構造図と同様である。
【００６３】
図１８は、図１７における線分３００−３００における断面構造図である。図１８を参照して、半導体基板３７の主表面には、ｎ型ウェル３８およびｐ型ウェル３９が形成されている。半導体基板３７の主表面には、所定領域に分離酸化膜３５が形成されている。ｎ型ウェル３８の主表面には負荷トランジスタＴ１（図１７参照）のドレイン領域５ｂが形成されている。ｐ型ウェル３９の主表面には、ドライバトランジスタＤ１（図１７参照）のドレイン領域でありかつアクセストランジスタＡ１（図１７参照）のソース／ドレイン領域の一方であるｎ型の不純物拡散領域１１ｂが形成されている。分離酸化膜３５上の所定領域には、酸化膜５０を介して負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極７と、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極８とが形成されている。
【００６４】
半導体基板３７の主表面上と、分離酸化膜３５上と、ゲート電極７、８上とには、第１の層間絶縁膜４２が形成されている。第１の層間絶縁膜４２の一部を除去することにより、コンタクトホール２５、２９が形成されている。コンタクトホール２５、２９の内部と、第１の層間絶縁膜４２上とには、タングステンシリサイド膜からなる内部接続配線４５が形成されている。コンタクトホール２５の底部において、内部接続配線４５と負荷トランジスタＴ１のドレイン領域５ｂとが接触している。コンタクトホール２９の底部において、内部接続配線４５と、ゲート電極８およびｎ型の不純物拡散領域１１ｂが接触している。
【００６５】
内部接続配線４５上と第１の層間絶縁膜４２上とには、第２の層間絶縁膜４３が形成されている。第２の層間絶縁膜４３上には、第３の層間絶縁膜４９が形成されている。このように、コンタクトホール２９の底部において、内部接続配線４５とゲート電極８およびｎ型の不純物拡散領域１１ｂとが接触しているので、図１に示した本発明の実施の形態１のようにゲート電極８およびｎ型の不純物拡散領域１１ｂに対してそれぞれ独立したコンタクトホール２７、２９（図１参照）を形成する必要がない。このため、図１に示した実施の形態１によるＳＲＡＭのメモリセルよりもコンタクトホールの数を減らすことができる。その結果、図１８を参照して、負荷トランジスタＴ１のソース領域５ｂとドライバトランジスタＤ１のソース領域１１ａとの間の距離Ｌをより狭くすることができる。この結果、半導体装置の微細化および高集積化をより図ることができる。また、電源供給用接続配線４０、４１をタングステンシリサイドによって構成することにより、ＳＲＡＭの内部の接続配線４５，４６も、後述する製造工程において示すように、電源供給用接続配線４０、４１と同じ工程で形成することができる。このため、整流素子ＤＶ１、ＤＶ２（図３参照）を電源供給用接続配線４０、４１と負荷トランジスタＴ１、Ｔ２のソース領域５ａ、６ａとの接触領域に形成するために、従来のＳＲＡＭの製造工程より工程数が大幅に増加することを防止できる。
【００６６】
図１９〜２６は、本発明の実施の形態２によるＳＲＡＭのメモリセルの製造工程を説明するための平面レイアウト図および断面構造図である。図１９〜２６を参照して、以下に本発明の実施の形態２によるＳＲＡＭのメモリセルの製造工程を説明する。
【００６７】
まず、図５および６に示した本発明の実施の形態１によるＳＲＡＭの製造工程と同じ工程を実施した後、図１９に示すように、負荷トランジスタＴ１、Ｔ２およびドライバトランジスタＤ１、Ｄ２のゲート絶縁膜５０（図１８参照）およびゲート電極７、８と、アクセストランジスタＡ１、Ａ２のゲート絶縁膜（図示せず）とゲート電極１３とを形成する。この図１９における製造工程は、図７に示した本発明の実施の形態１によるＳＲＡＭの製造工程と基本的に同一である。ただし、ゲート電極７の一部は、後述する製造工程においてコンタクトホール２６（図１７参照）を形成するために、負荷トランジスタＴ２のドレイン領域６ｂと隣接するように延びるように形成されている。また、ゲート電極８の一部も、同様の理由により、ドライバトランジスタＤ１のドレイン領域１１ｂと隣接するように延びるように形成されている。そして、図１９における線分２００−２００における断面構造図は、図８に示した本発明の実施の形態１によるＳＲＡＭのメモリセルの断面構造図と同じ構造を示している。
【００６８】
図２０は、図１９における線分３００−３００における断面構造図である。図２０を参照して、半導体基板３７の主表面には、ｎ型ウェル３８とｐ型ウェル３９とが形成されている。半導体基板３７の主表面の所定領域には、分離酸化膜３５が形成されている。ｎ型ウェル３８の主表面には、負荷トランジスタＴ１のドレイン領域５ｂが形成されている。ｐ型ウェル３９の主表面には、ドライバトランジスタＤ１のドレイン領域１１ｂが形成されている。そして、分離酸化膜３５上の所定領域には、負荷トランジスタＴ１およびドライバトランジスタＤ１のゲート電極７が、ゲート絶縁膜５０を介して形成されている。また、分離酸化膜３５上の所定領域には、負荷トランジスタＴ２およびドライバトランジスタＤ２のゲート電極８が、ゲート絶縁膜５０を介して形成されている。
【００６９】
次に、全体を覆うように第１の層間絶縁膜４２（図１８参照）を形成する。そして、図９に示した本発明の実施の形態１によるＳＲＡＭの製造工程とほぼ同一の工程により、コンタクトホール２１、２２、２３、２４、２５、２６、２９、３０を形成する。そして、第１の層間絶縁膜４２上とコンタクトホール２１、２２、２３、２４、２５、２６、２９、３０の内部とにタングステンシリサイド膜４８（図２２参照）を形成する。ここで、図２２は、図２１における線分３００−３００における断面構造図である。また、図２１における線分２００−２００における断面は、図１０に示した本発明の実施の形態１によるＳＲＡＭの断面構造図とほぼ同様である。図２２に示すように、コンタクトホール２５の底部において、負荷トランジスタＴ１のドレイン領域５ｂとタングステンシリサイド膜４８とが接触している。また、コンタクトホール２９の底部において、ゲート電極８およびドライバトランジスタＤ１のドレイン領域１１ｂと、タングステンシリサイド４８とが接触している。
【００７０】
次に、タングステンシリサイド膜４８上にレジストパターン（図示せず）を形成する。このレジストパターンをマスクとして、タングステンシリサイド膜４８の一部を異方性エッチングにより除去する。このようにして、図２３に示すように、電源供給用接続配線４０、４１および内部接続配線４５、４６を形成する。また図２４は図２３における線分３００−３００における断面構造図である。そして、図２３における線分２００−２００における断面構造図は、図１２に示した本発明の実施の形態１によるＳＲＡＭのメモリセルの断面構造図とほぼ同様である。
【００７１】
次に、図２５における製造工程は、図１３に示した本発明の実施の形態１によるＳＲＡＭの製造工程とほぼ同様である。ただし、この図２５における製造工程で形成されるコンタクトホールは、コンタクトホール１９、２０、３１、３２のみである。図２６は、図２５に示した線分３００−３００における断面構造図である。図２６を参照して、第１の層間絶縁膜４２上と内部接続配線４５上とに第２の層間絶縁膜４３が形成されている。第２の層間絶縁膜４３上には、第１のアルミニウム膜４４が形成されている。
【００７２】
また、図２５に示した線分２００−２００における断面構造図は、図１４に示した本発明の実施の形態１によるＳＲＡＭの断面構造図とほぼ同様である。
【００７３】
そして、アルミニウム膜４４上にレジストパターンを形成する工程以降は、本発明の実施の形態１によるＳＲＡＭの製造工程と同様である。このようにして、図１７に示した本発明の実施の形態２によるＳＲＡＭのメモリセルを形成する。
【００７４】
図２７は、本発明の実施の形態２によるＳＲＡＭの変形例の平面レイアウト図である。図２７を参照して、本発明の実施の形態２によるＳＲＡＭのメモリセルの変形例は、基本的には図１７に示した本発明の実施の形態２によるＳＲＡＭのメモリセルと同様の構造を備えている。しかし、この変形例では、電源供給線４７が電源供給用接続配線としても作用している。具体的には、図２８を参照して、タングステンシリサイド膜からなる電源供給線４７は、コンタクトホール２１および２２において、ｎ型の不純物拡散領域３と負荷トランジスタＴ１のソース領域５ａとに接触している。また、同様に、電源供給線４７は、図２７を参照して、コンタクトホール２３、２４において、ｎ型の不純物拡散領域４と負荷トランジスタＴ２のソース領域６ａとに接触している。このように、本発明の実施の形態２の変形例では、電源供給用接続配線と電源供給線とが一体となっているので、図１７に示した実施の形態２のように電源供給線１４と電源供給用接続配線４０、４１とを独立して形成した場合よりも、ＳＲＡＭのメモリセルの構造を簡略化することができる。これにより、ＳＲＡＭのメモリセルをより微細化することが可能となる。
【００７５】
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００７６】
この発明は、相補型電界効果型トランジスタを含む半導体装置に特に有利に適用される。
【符号の説明】
【００７７】
１〜４ ｎ型の不純物拡散領域、５ａ，６ａ 負荷トランジスタのソース領域、５ｂ，６ｂ 負荷トランジスタのドレイン領域、７，８ ゲート電極、９，１０ アルミニウム配線、１１ａ，１２ａ ドライバトランジスタのソース領域、１１ｂ，１２ｂ ドライバトランジスタのドレイン領域、１１ｃ，１２ｃ アクセストランジスタのソース／ドレイン領域、１３ ワード線、１４ 電源供給線、１５，１６ 接地線、１７ ビット線、１８ 補ビット線、１９〜３４ コンタクトホール、３５ 分離酸化膜、３７ 半導体基板、３８ ｎ型ウェル、３９ ｐ型ウェル、４０，４１ 電源供給用接続配線、４２，４３，４９ 層間絶縁膜、４４ アルミニウム膜、４５，４６ タングステンシリサイドによる内部接続配線、４７ タングステンシリサイドによる電源供給線、４８ タングステンシリサイド膜、５０ ゲート絶縁膜、５１ 電源供給用接続配線とｐ型の不純物拡散領域との接触領域。
【特許請求の範囲】
【請求項１】
半導体基板の主表面に互いに隣接して配置された、ｎ型の第１の半導体領域およびｐ型の第２の半導体領域と、
前記第１の半導体領域の主表面に配置されたｎ型の第１の不純物領域と、
前記第１の半導体領域の主表面に配置されたｐ型の第２の不純物領域と、
前記第２の半導体領域の主表面に配置されたｎ型の第３の不純物領域と、
前記半導体基板の主表面を覆い、前記第１の不純物領域を露出させる第１のコンタクトホールと、前記第２の不純物領域を露出させる第２のコンタクトホールと、前記第３の不純物領域を露出させる第３のコンタクトホールとが配置された層間絶縁膜と、
前記第１および第２のコンタクトホールを介して前記第１および第２の不純物領域と接続し、不純物を含んだ高融点金属シリサイドからなり、電源供給線に接続された第１の配線と、
前記第３のコンタクトホールを介して前記第３の不純物領域と接続し、接地線に電気的に接続された第２の配線と、を備える半導体装置。
【請求項２】
半導体基板の主表面に互いに隣接して配置された、ｎ型の第１の半導体領域およびｐ型の第２の半導体領域と、
前記第１の半導体領域の主表面に配置されたｎ型の第１の不純物領域と、
前記第１の半導体領域の主表面に配置されたｐ型の第２の不純物領域と、
前記第２の半導体領域の主表面に配置されたｎ型の第３の不純物領域と、
前記第１の半導体領域の主表面に配置されたｎ型の第４の不純物領域と、
前記半導体基板の主表面を覆い、前記第１の不純物領域を露出させる第１のコンタクトホールと、前記第２の不純物領域を露出させる第２のコンタクトホールと、前記第３の不純物領域を露出させる第３のコンタクトホールと、前記第４の不純物領域を露出させる第４のコンタクトホールとが配置された層間絶縁膜と、
前記第１および第２のコンタクトホールを介して前記第１および第２の不純物領域と接続し、不純物を含んだ高融点金属シリサイドからなる第１の配線と、
前記第３のコンタクトホールを介して前記第３の不純物領域と接続し、接地線に電気的に接続された第２の配線と、
前記第４のコンタクトホールを介して前記第４の不純物領域と接続し、電源供給線に電気的に接続された第３の配線と、を備える半導体装置。
【請求項３】
前記不純物はｎ型である請求項１または２に記載の半導体装置。
【請求項４】
前記不純物はｐ型である請求項１または２に記載の半導体装置。
【請求項１】
半導体基板の主表面に互いに隣接して配置された、ｎ型の第１の半導体領域およびｐ型の第２の半導体領域と、
前記第１の半導体領域の主表面に配置されたｎ型の第１の不純物領域と、
前記第１の半導体領域の主表面に配置されたｐ型の第２の不純物領域と、
前記第２の半導体領域の主表面に配置されたｎ型の第３の不純物領域と、
前記半導体基板の主表面を覆い、前記第１の不純物領域を露出させる第１のコンタクトホールと、前記第２の不純物領域を露出させる第２のコンタクトホールと、前記第３の不純物領域を露出させる第３のコンタクトホールとが配置された層間絶縁膜と、
前記第１および第２のコンタクトホールを介して前記第１および第２の不純物領域と接続し、不純物を含んだ高融点金属シリサイドからなり、電源供給線に接続された第１の配線と、
前記第３のコンタクトホールを介して前記第３の不純物領域と接続し、接地線に電気的に接続された第２の配線と、を備える半導体装置。
【請求項２】
半導体基板の主表面に互いに隣接して配置された、ｎ型の第１の半導体領域およびｐ型の第２の半導体領域と、
前記第１の半導体領域の主表面に配置されたｎ型の第１の不純物領域と、
前記第１の半導体領域の主表面に配置されたｐ型の第２の不純物領域と、
前記第２の半導体領域の主表面に配置されたｎ型の第３の不純物領域と、
前記第１の半導体領域の主表面に配置されたｎ型の第４の不純物領域と、
前記半導体基板の主表面を覆い、前記第１の不純物領域を露出させる第１のコンタクトホールと、前記第２の不純物領域を露出させる第２のコンタクトホールと、前記第３の不純物領域を露出させる第３のコンタクトホールと、前記第４の不純物領域を露出させる第４のコンタクトホールとが配置された層間絶縁膜と、
前記第１および第２のコンタクトホールを介して前記第１および第２の不純物領域と接続し、不純物を含んだ高融点金属シリサイドからなる第１の配線と、
前記第３のコンタクトホールを介して前記第３の不純物領域と接続し、接地線に電気的に接続された第２の配線と、
前記第４のコンタクトホールを介して前記第４の不純物領域と接続し、電源供給線に電気的に接続された第３の配線と、を備える半導体装置。
【請求項３】
前記不純物はｎ型である請求項１または２に記載の半導体装置。
【請求項４】
前記不純物はｐ型である請求項１または２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【公開番号】特開２００９−２１８６１０（Ｐ２００９−２１８６１０Ａ）
【公開日】平成２１年９月２４日（２００９．９．２４）
【国際特許分類】
【出願番号】特願２００９−１１９０２６（Ｐ２００９−１１９０２６）
【出願日】平成２１年５月１５日（２００９．５．１５）
【分割の表示】特願平９−３１１９４６の分割
【原出願日】平成９年１１月１３日（１９９７．１１．１３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成２１年９月２４日（２００９．９．２４）
【国際特許分類】
【出願日】平成２１年５月１５日（２００９．５．１５）
【分割の表示】特願平９−３１１９４６の分割
【原出願日】平成９年１１月１３日（１９９７．１１．１３）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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