不揮発性半導体記憶装置およびその製造方法

【課題】寄生容量を低減化，カップリング容量比を向上し、書き込み／消去電圧を低圧化できる。
【解決手段】ｐウェル領域２と、ｎ⁺領域５と６間のウェル領域に跨ってゲート絶縁膜１２を介して形成された選択ゲート電極（ＳＧ）と、ｎ⁺領域６と接するドレイン電極Ｄとからなる選択トランジスタと、ｎ⁺領域１と、ｎ⁺領域５と電気的に接続し、ｎ⁺領域１と離間するｎ⁺領域４と、ｎ⁺領域１の上のトンネル絶縁膜８と、ｎ⁺領域１からｎ⁺領域４の上面に跨って形成されたゲート絶縁膜１２と、ゲート絶縁膜よりも厚い選択絶縁膜１０と、トンネル絶縁膜，ゲート絶縁膜，および選択絶縁膜上のフローティングゲート電極（ＦＧ）と、選択絶縁膜上に形成され、ＦＧと側方で対向して形成されたコントロールゲート電極（ＣＧ）とからなるメモリトランジスタと、選択絶縁膜を挟んでＦＧと対向するフローティングのｎ⁺領域１が形成される不揮発性半導体記憶装置および製造方法。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）を絶縁層を介して対向させた単層ポリシリコンゲート不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
電気的書き換え可能なプログラマブル・リード・オンリ・メモリ（ＥＥＰＲＯＭ：Electrically Erasable and Programmable Read Only Memory）の基本構造はフロトックス（ＦＬＯＴＯＸ：Floating gate tunnel oxide）型と呼ばれるもので、スタックド・ゲート積層型メモリセルトランジスタとこれに直列接続された選択トランジスタとからなる。ＥＥＰＲＯＭには、ゲート間絶縁膜を間に挟み、ポリシリコンを２層に重ねてフローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）を構成する積層型の２層ポリシリコンゲートＥＥＰＲＯＭと、１層のポリシリコンとｎ型半導体領域とでフローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）を構成する単層ポリシリコンゲートＥＥＰＲＯＭがある。
【０００３】
図１８は、従来の２層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の動作説明図であって、電子の注入（消去）動作を説明する模式的断面構造図を示す。
【０００４】
図１９は、従来の２層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の動作説明図であって、電子の放出（書き込み）動作を説明する模式的断面構造図を示す。
【０００５】
図２０は、従来の単層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の動作説明図であって、電子の注入（消去）動作を説明する模式的斜視図を示す。
【０００６】
図２１は、従来の単層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の動作説明図であって、電子の放出（書き込み）動作を説明する模式的斜視図を示す。
【０００７】
図２２は、従来の単層ポリシリコンゲート構造を有する不揮発性半導体記憶装置において、コントロールゲート電極（ＣＧ）、フローティングゲート電極（ＦＧ）及びバックゲート電極ＢＧ間に生じるキャパシタを説明する模式的断面構造図を示す。
【０００８】
従来の２層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の構成は、図１８乃至図１９に示すように、或いは従来の単層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の構成は、図２０乃至図２２に示すように、ｎ型エピタキシャル基板の上に接するｐウェル領域が形成されており、ｐウェル領域の内側の選択トランジスタの形成領域において半導体基板の上面に露出するｎ型ドレイン領域、ｎ型ソース領域が形成され、ｎ型ドレイン領域の上にはドレイン電極Ｄが低抵抗（オーミック）接続されている。
また、同様に、ｐウェル領域の内側のメモリセルトランジスタの形成領域において半導体基板の上面に露出するｎ型ドレイン領域、ｎ型ソース領域が形成され、ｎ型ソース領域の上にはソース電極Ｓが低抵抗（オーミック）接続されている。
【０００９】
また、同様に、ｐウェル領域の内側の半導体基板の上面に露出するｐ⁺型半導体領域が形成され、その上にはバックゲート電極ＢＧが低抵抗（オーミック）接続されている。
【００１０】
ここで、従来の２層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の構成では、図１８乃至図１９に示すように、ソース電極Ｓとドレイン電極Ｄとの間にフローティングゲート電極（ＦＧ）が設けられており、フローティングゲート電極（ＦＧ）の下に絶縁膜を介して半導体基板の上面に露出するように設けられたｎ型半導体領域が形成されている。
【００１１】
また、従来の単層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の構成は、図２０乃至図２２に示すように、ｎ型半導体領域はコントロールゲート電極（ＣＧ）として機能する。
【００１２】
図１８乃至図２２に示すように、各半導体領域と電極が接続される所を除き、半導体基板の上面に絶縁膜が形成されており、フローティングゲート電極（ＦＧ）の側方には局部的に厚く形成されたＬＯＣＯＳ絶縁膜を有する。ここで、図２２に示すように、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）との間で生じるキャパシタをキャパシタＣ１、フローティングゲート電極（ＦＧ）と後述のトンネルゲート酸化膜の下のｎ型半導体領域との間で生じるキャパシタをキャパシタＣ２とする。
【００１３】
図１８乃至図２１に示すように、従来のＥＥＰＲＯＭは、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）間のキャパシタを利用し、フローティングゲート電極（ＦＧ）へのファウラーノルトハイムトンネリングによる電子の注入／放出により、データの消去／書き込みのモードを切換える。
【００１４】
メモリセルトランジスタの消去（電子注入）動作を行う場合、図１８および図２０に示すように、選択トランジスタの選択ゲート電極（ＳＧ）をハイ（Ｈ）とし、ドレイン電極Ｄをロー（Ｌ）とし、メモリセルトランジスタのコントロールゲート電極（ＣＧ）に所望の高電圧ＨＶを印加し、選択トランジスタをオンさせる。メモリセルトランジスタのドレイン電極Ｄがロー（Ｌ）なので、メモリセルトランジスタのフローティングゲート電極（ＦＧ）とドレイン電極Ｄとの間の局所的に絶縁膜が薄くなった部分（トンネル絶縁膜）に高電圧がかかる。この時、ドレイン電極Ｄからフローティングゲート電極（ＦＧ）にトンネル効果によって電子が注入されて、メモリセルトランジスタのフローティングゲート電極（ＦＧ）に電荷がたまる。その結果、メモリセルトランジスタの閾値電圧が上がる。
【００１５】
一方、メモリセルトランジスタの書き込み（電子放出）動作を行う場合、図１９および図２１に示すように、メモリセルトランジスタのコントロールゲート電極（ＣＧ）を接地電位０Ｖとして選択トランジスタの選択ゲート電極（ＳＧ）をハイ（Ｈ）とし、ドレイン電極Ｄに高電圧ＨＶを印加する。すると、メモリセルトランジスタのフローティングゲート電極（ＦＧ）とドレイン電極Ｄとの間のトンネル絶縁膜に高電圧がかかる。この時、メモリセルトランジスタのフローティングゲート電極（ＦＧ）からドレイン電極Ｄにトンネル効果によって電子が引き抜かれる。その結果、メモリセルトランジスタの閾値電圧が下がる。
【００１６】
従来の単層ポリシリコンゲート構造を有する不揮発性半導体記憶装置は、図２０乃至図２２に示すように、メモリセルトランジスタのみに注目すると、メモリセルトランジスタのコントロールゲート電極（ＣＧ）がｎ⁺拡散層で形成されており、その上に絶縁膜を介して形成されたフローティングゲート電極（ＦＧ）（ポリシリコン）との間のキャパシタＣ１（カップリングキャパシタ）でメモリセルトランジスタのフローティングゲート電極（ＦＧ）にある程度の電位を与え、トンネル絶縁膜を介して電荷の注入／放出を行う。これにより、メモリセルトランジスタのフローティングゲート電極（ＦＧ）のしきい値電圧を変化させることができ、電子注入時には消去の動作、電子放出時には書き込みの動作を行うことができる。
【００１７】
このトンネルキャパシタンスの絶縁膜厚は通常のＭＯＳＦＥＴのゲート絶縁膜厚に等しく、選択絶縁膜厚と比較して十分に薄い。ｎ⁺拡散層で形成されるメモリセルトランジスタのコントロールゲート電極（ＣＧ）には、書き込み／消去を行うために十分な高電圧を印加することになる。
【００１８】
一方、不揮発性半導体記憶装置において、書き込み電圧を低減でき、大容量で高速化を図る構造が提案されている（例えば、特許文献１参照。）。特許文献１においては、フローティングゲート電極（ＦＧ）およびその両側に位置する一対のコントロールゲート電極（ＣＧ）によって１個のメモリセルが構成され、隣り合う複数のメモリセルは、その間に位置するコントロールゲート電極（ＣＧ）を共有し、フローティングゲート電極（ＦＧ）とその両側の一対のコントロールゲート電極（ＣＧ）とのキャパシティブキャパシタによりフローティングゲー電極（ＦＧ）が駆動される。
【００１９】
単層ポリシリコンゲート型ＥＥＰＲＯＭの主な問題点としては、以下の通りである。
【００２０】
まず、動作電圧に対してゲート絶縁膜厚が十分ではなく、電圧を低く抑えるためには面積を広くとる必要がある。また、コントロールゲート電極（ＣＧ）が拡散層側にあるため、書き込み／消去動作時の寄生動作が懸念される。また、寄生電流は温度に対して影響を受けやすい。また、アブノーマル動作時における絶縁膜の信頼性が低い。
【特許文献１】特開２００５−１０１０６６号公報（第６−７頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ここで、ＥＥＲＯＭに消去（電子注入）動作を行なう時、コントロールゲート電極（ＣＧ）に印加される高電圧（ＥＥＰＲＯＭに印加する電圧）を低くすることが望ましいが、ＥＥＰＲＯＭの閾値電圧をあげるため、フローティングゲート電極（ＦＧ）は所定の電圧値にする必要がある。つまり、コントロールゲート電極（ＣＧ）に印加される電圧に対してフローティングゲート電極（ＦＧ）に分圧される電圧をより大きくする必要がある。コントロールゲート電極（ＣＧ）に印加される電圧に対してフローティングゲート電極（ＦＧ）に印加される電圧をより大きくするためには、図２２で示すように、コントロールゲート電極（ＣＧ）とドレイン電極Ｄ間にＣ１とＣ２が直列接続しているため、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間で生じるキャパシタ（Ｃ１）をより大きくする必要があり、ドレイン電極Ｄとフローティングゲート電極（ＦＧ）との間で生じるキャパシタ（Ｃ２）よりもフローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間で生じるキャパシタ（Ｃ１）の方が大きくなるように設計される。
【００２２】
一方、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間で生じるキャパシタ（Ｃ１）を大きくするためには、
キャパシタＣ＝ε×面積Ｓ／距離ｄ
の関係式から、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との対向する面積Ｓが大きく、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間の絶縁膜の厚みｄが短いことが望ましい。
【００２３】
一般的に、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間の絶縁膜の厚みｄは図２２で示すように選択（ＬＯＣＯＳ）絶縁膜よりも十分に薄く、ゲート絶縁膜と同様の薄さに形成されることが多い。しかし、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間の絶縁膜を薄くすると、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間の耐圧が低下する。
【００２４】
そこで、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間の絶縁膜をある程度の厚みとした場合、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）の対向する面積を広くする必要がある。その結果、ＥＥＰＲＯＭの半導体素子面積の増大を招く。フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間の耐圧と半導体素子面積の間には、トレードオフ関係が成立する。
【００２５】
また、ＥＥＰＲＯＭに消去（電子注入）動作を行なう際、コントロールゲート電極（ＣＧ）に高電圧を印加するが、コントロールゲート電極（ＣＧ）が半導体基体内部に存在するため、コントロールゲート電極（ＣＧ）に高電圧を印加すると、ｎ⁺拡散層とｐウェル領域との界面が逆バイアスとなる。このため、図２２に示すように、ｎ⁺拡散層とｐウェル領域との界面で寄生容量Ｃ３が生じ、コントロールゲート電極（ＣＧ）からｐウェル領域へ寄生容量Ｃ３による寄生電流（漏れ電流）が流れる。この寄生電流はＥＥＰＲＯＭの周囲温度に対して影響を受けやすく、ＥＥＰＲＯＭの信頼性の面で懸念される。
【００２６】
また、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）（ｎ⁺拡散層）との間の絶縁膜をあまり薄くしすぎると、この絶縁膜の厚みに製造バラツキなどで局部的に特に薄い領域が生じたりすることがある。書き込みのためコントロールゲート電極（ＣＧ）に印加される電圧としてある電圧以上の立ち上がりピーク電圧を有する電圧が微小時間的にでも印加されると、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間の絶縁膜が破壊されることがある。つまり、上記ような構造は、アブノーマル時の信頼性が低い構造となっている。
【００２７】
本発明の目的は、比較的簡単な単層ポリシリコンゲート構造で、寄生容量を大幅に低減することができ、カップリングキャパシタが向上し、書き込み／消去の電圧を低電圧化でき、高耐圧で素子サイズの縮小化が可能であり、拡散構造による制限がない，不揮発性半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明の請求項１に記載の不揮発性半導体装置は、第１導電型を有する半導体基板と、前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、第１導電型と異なる第２導電型を有する第１半導体領域と、前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、前記半導体基板上に第２導電型を有し、前記第１半導体領域と離間して形成された第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間の前記半導体基板の上面に跨って形成され、第１絶縁膜を介して形成された選択ゲート電極と、前記第２半導体領域と低抵抗接続する第１電極とからなる選択トランジスタ部と、前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、第２導電型を有する第３半導体領域と、前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、前記半導体基板上に第２導電型を有し、前記第１半導体領域および前記第３半導体領域と離間して形成された第４半導体領域と、前記第３半導体領域の上に局所的にトンネル効果を生じることができる厚みの第２絶縁膜と、前記第３半導体領域から前記第４半導体領域の上面に跨って前記第２絶縁膜の形成された領域を除く領域に形成され、前記第２絶縁膜よりも厚い第３絶縁膜と、前記第３絶縁膜における前記第２絶縁膜と異なる側に形成され、前記半導体基板の上面に前記第３絶縁膜よりも厚い第４絶縁膜と、前記第２絶縁膜から前記第３絶縁膜そして前記第４絶縁膜の上へと形成された第２電極と、前記第４絶縁膜の上に形成され、前記第２電極と側方で対向して形成された第３電極とからなるメモリトランジスタ部とを備えることを特徴とする。
【００２９】
本発明の請求項２に記載の不揮発性半導体装置は、請求項１に記載の不揮発性半導体装置において、前記第４絶縁膜を挟んで前記第２電極と対向する前記半導体基板の上面に露出するように前記半導体基板の内側に形成された第２導電型の第５半導体領域が形成されていることを特徴とする。
【００３０】
本発明の請求項３に記載の不揮発性半導体装置は、請求項１または２に記載の不揮発性半導体記憶装置において、前記第２電極と前記第３電極との間の前記第４絶縁膜上に誘電率の高い材料の層を有することを特徴とする。
【００３１】
本発明の請求項４に記載の不揮発性半導体装置は、請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置において、前記第１絶縁膜と前記第３絶縁膜は一体で形成されていることを特徴とする。
【００３２】
本発明の請求項５に記載の不揮発性半導体装置は、請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置において、前記第３半導体領域と前記第５半導体領域と前記第１半導体領域の内、すくなくとも２つ以上が連続して形成されていることを特徴とする。
【００３３】
本発明の請求項６に記載の不揮発性半導体装置は、請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置において、前記第１乃至第４絶縁膜はシリコン酸化膜であることを特徴とする。
【００３４】
本発明の請求項７に記載の不揮発性半導体装置は、請求項３に記載の不揮発性半導体記憶装置において、前記誘電率の高い材料の層は、Ｓｉ₃Ｎ₄膜、ＳｉＯＮ膜、ＳｉＯ_xＮ_y膜、Ｔａ₂Ｏ₅膜、ＴｉＯ₂膜、ＨｆＯ₂膜、ＨｆＯＮ膜、ＨｆＯ_xＮ_y膜のいずれかまたはこれらの多層膜を備えることを特徴とする。
【００３５】
本発明の請求項８に記載の不揮発性半導体装置の製造方法は、ｎ層を準備する工程と、前記ｎ層に対して、ｐウェル領域を形成する工程と、前記ｐウェル領域に対して、ｎ⁺領域を形成する工程と、前記ｐウェル領域の表面を選択酸化し、選択絶縁膜を形成する工程と、前記ｐウェル領域の表面を熱酸化し、ゲート絶縁膜を形成する工程と、前記ｎ⁺領域の所定の領域上の前記ゲート絶縁膜を除去し、トンネル絶縁膜を形成する工程と、デバイスウェハ全面にポリシリコン層を形成する工程と、前記ポリシリコン層を選択的にエッチングにより除去し、前記選択絶縁膜上にコントロールゲートポリシリコン層を形成し、前記選択絶縁膜上、前記ゲート絶縁膜上、および前記トンネル絶縁膜上にフローティングゲートポリシリコン層を形成し、前記選択絶縁膜上および前記ゲート絶縁膜上に選択ゲートポリシリコン層を形成する工程と、前記ｐウェル領域に対するコンタクト形成領域となるｐ⁺領域を形成する工程と、選択トランジスタのソース領域およびドレイン領域となり、メモリセルトランジスタのソース領域およびドレイン領域となるｎ⁺領域を形成する工程と、デバイスウェハ全面に保護膜を形成する工程とを有することを特徴とする。
【００３６】
本発明の請求項９に記載の不揮発性半導体装置の製造方法は、請求項８に記載の不揮発性半導体記憶装置の製造方法において、前記ｎ層は、エピタキシャル成長層からなることを特徴とする。
【００３７】
本発明の請求項１０に記載の不揮発性半導体装置の製造方法は請求項８に記載の不揮発性半導体記憶装置の製造方法において、前記ｎ層は、ｎ型半導体基板からなることを特徴とする。
【発明の効果】
【００３８】
本発明によれば、比較的簡単な単層ポリシリコンゲート構造で、寄生容量を大幅に低減することができ、カップリングキャパシタが向上し、書き込み／消去の電圧を低電圧化でき、高耐圧で素子サイズの縮小化が可能であり、拡散構造による制限がない，不揮発性半導体記憶装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００３９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００４０】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００４１】
[第１の実施の形態]
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的斜視図を示す。
【００４２】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、第１導電型を有する半導体基板（ｐウェル領域２）と、半導体基板の上面に露出するように半導体基板の内側に形成され、第１導電型と異なる第２導電型を有する第１半導体領域（ｎ⁺領域５）と、半導体基板の上面に露出するように半導体基板の内側に形成され、半導体基板上に第２導電型を有し、第１半導体領域（ｎ⁺領域５）と離間して形成された第２半導体領域（ｎ⁺領域６）と、第１半導体領域（ｎ⁺領域５）と第２半導体領域（ｎ⁺領域６）との間の半導体基板の上面に跨って形成され、第１絶縁膜（１２）を介して形成された選択ゲート電極（ＳＧ）と、第２半導体領域（ｎ⁺領域６）と低抵抗接続する第１電極（ドレイン電極Ｄ）とからなる選択トランジスタ部を備える。
【００４３】
また、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、半導体基板（ｐウェル領域２）の上面に露出するように半導体基板の内側に形成され、第２導電型を有する第３半導体領域（ｎ⁺領域１）と、半導体基板の上面に露出するように半導体基板の内側に形成され、半導体基板上に第２導電型を有し、第１半導体領域（ｎ⁺領域５）および第３半導体領域（ｎ⁺領域１）と離間して形成された第４半導体領域（ｎ⁺領域４）と、第３半導体領域（ｎ⁺領域１）の上に局所的にトンネル効果を生じることができる厚みの第２絶縁膜（トンネル絶縁膜８）と、第３半導体領域（ｎ⁺領域１）から第４半導体領域（ｎ⁺領域４）の上面に跨って第２絶縁膜（トンネル絶縁膜８）の形成された領域を除く領域に形成され、第２絶縁膜（トンネル絶縁膜８）よりも厚い第３絶縁膜と、第３絶縁膜における第２絶縁膜（トンネル絶縁膜８）と異なる側に隣接し、半導体基板の上面に第３絶縁膜よりも厚い第４絶縁膜１０と、第２絶縁膜（トンネル絶縁膜８）と第３絶縁膜と第４絶縁膜１０の上に形成された第２電極（ＦＧ）と、第４絶縁膜（選択絶縁膜１０）上に形成され、第２電極（ＦＧ）と側方で対向して形成された第３電極（ＣＧ）とからなるメモリトランジスタ部とを備える。
【００４４】
ここで、第１絶縁膜と第３絶縁膜を、連続して形成されたゲート絶縁膜として形成してもよい。また、第１半導体領域、第３半導体領域、第５半導体領域の内、すくなくとも２つ以上が連続的に形成され、一つの領域に形成されていてもよい。例えば、第３半導体領域と第５半導体領域でｎ⁺領域１を形成してもよい。
【００４５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、第４絶縁膜１０を挟んで第２電極（ＦＧ）と対向する半導体基板の上面に露出するように半導体基板の内側に形成された、フローティングの第２導電型の第５半導体領域（ｎ⁺領域１）が形成されていることが望ましい。
【００４６】
また、第４半導体領域（ｎ⁺領域４）は、ソース電極（図示せず）と接続され、半導体基板の上面に露出するように、半導体基板の内側に形成され、第１導電型を有する第５半導体領域（ｐ⁺領域３）には、バックゲート電極（ＢＧ）が形成されている。
【００４７】
また、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間の第４絶縁膜１０上に誘電率の高い材料を有することが望ましい。例えば、誘電率の高い材料としては、例えば、Ｓｉ₃Ｎ₄膜、ＳｉＯＮ膜、ＳｉＯ_xＮ_y膜、Ｔａ₂Ｏ₅膜、ＴｉＯ₂膜、ＨｆＯ₂膜、ＨｆＯＮ膜、ＨｆＯ_xＮ_y膜のいずれかあるいはこれらの多層膜などを適用することができる。
これらの膜の形成においては、化学的気層堆積（ＣＶＤ：Chemical Vapor Deposition）法、スパッタリング法などを用いることができる。
【００４８】
また、誘電率の高い材料を不揮発性半導体記憶装置の上面を覆うように形成することによって、保護膜としての機能も兼ねることができる。
【００４９】
また、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１に示すように、第１乃至第４絶縁膜はシリコン酸化膜などで形成することができる。
【００５０】
（回路構成と動作波形）
図２は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的回路構成図を示す。また、図３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作波形の模式図を示す。
【００５１】
図２に示すように、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の１つのメモリセルの回路構成は、選択ゲート電極（ＳＧ）からなるゲート端子Ｇｓを有する選択トランジスタと、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）からなるゲート端子Ｇｃを有するメモリセルトランジスタが、直列接続された構成を有する。
【００５２】
図３に示すように、消去（電子注入）動作時においては、選択トランジスタのゲート端子ＧｓにＶ_Gsのパルス電圧を印加し、同時にメモリセルトランジスタのゲート端子ＧｃにＶ_Gcのパルス電圧を印加する。この動作によって、選択トランジスタはオン状態となり、メモリセルトランジスタのソース・ドレイン間は同電位となる。メモリセルトランジスタのコントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）間のキャパシタ分割によって、Ｖ_Gsのパルス電圧の分配された電圧がフローティングゲート電極（ＦＧ）に印加されて、ドレイン電極Ｄおよび同電位のバックゲート電極（ＢＧ）に接続された基板側から電子がフローティングゲート電極（ＦＧ）に注入され、メモリセルトランジスタの閾値Ｖthは上昇し、消去動作が行なわれる。
【００５３】
次に、パルス電圧Ｖ_Gcおよびパルス電圧Ｖ_Gsを、図３に示すように０Ｖとしても、フローティングゲート電極（ＦＧ）内に電子が保持されて、消去状態が維持される。図３に示すように、メモリセルトランジスタの閾値Ｖthは、上昇された状態が維持されている。
【００５４】
次に、選択トランジスタのゲート端子ＧｓにＶ_Gsのパルス電圧を印加して、選択トランジスタをオンさせた状態で、ソース電極Ｓを開放状態にして、同時にドレイン電極Ｄにパルス電圧ＶＤを印加すると、フローティングゲート電極（ＦＧ）内に保持されていた電子がドレイン電極Ｄ側に吐き出されて、書き込み（電子放出）動作が行なわれる。図３に示すように、メモリセルトランジスタの閾値Ｖthは、低減される。
【００５５】
（キャパシタ等価回路）
図４は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、コントロールゲート電極（ＣＧ）、フローティングゲート電極（ＦＧ）及び接地電位ＧＮＤ間のキャパシタ等価回路の模式的構成図を示す。
【００５６】
キャパシタＣＡは、コントロールゲート電極（ＣＧ）−フローティングゲート電極（ＦＧ）間のキャパシタであり、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）を絶縁層を介して対向させた単層ポリシリコンゲート間のキャパシタである。
【００５７】
キャパシタＣＢは、フローティングゲート電極（ＦＧ）−フローティングのｎ⁺領域１間のキャパシタであり、フローティングゲート電極（ＦＧ）のポリシリコンとフローティング状態のｎ⁺領域１間の寄生容量である。
【００５８】
キャパシタＣＣは、フローティングのｎ⁺領域１と接地電位ＧＮＤ間のキャパシタであり、フローティングの第３半導体領域（ｎ⁺領域１）と接地電位にある半導体基板（ｐウェル領域２）間の接合キャパシタである。
【００５９】
キャパシタＣＤは、トンネル絶縁膜８のキャパシタである。
【００６０】
図４に示すように、コントロールゲート電極（ＣＧ）と接地電位ＧＮＤ間に印加する電圧Ｖを一定とした時、フローティングゲート電極（ＦＧ）に加わる電圧は、ＣＡ・Ｖ／｛ＣＡ＋ＣＢ・ＣＣ／（ＣＢ＋ＣＣ）＋ＣＤ｝となる。ここで、キャパシタＣＡとキャパシタＣＤは一定であるので、キャパシタＣＢとキャパシタＣＣの寄生容量を考慮することで、フローティングゲート電極（ＦＧ）に印加される電圧を高くすることができる。したがって、従来の構造であるキャパシタＣＢのみ存在する場合より、フローティングの第５半導体領域（ｎ⁺領域１）を設けることで、寄生容量を低減することが可能となる。尚、フローティングの第５半導体領域（ｎ⁺領域１）は、フローティングゲート電極（ＦＧ）の下側に配置される。
【００６１】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成においては、第４絶縁膜１０の上に形成されたフローティングゲート電極（ＦＧ）の下にフローティングの第３半導体領域（ｎ⁺領域１）が形成されている。メモリセルトランジスタに対して消去（電子注入）動作時、ＥＥＰＲＯＭには選択トランジスタの選択ゲート電極（ＳＧ）をハイ（Ｈ）とし、ドレイン電極Ｄをロー（Ｌ）とし、メモリセルトランジスタのコントロールゲート電極（ＣＧ）に所望の高電圧（ＨＶ）を印加し、選択トランジスタをオンさせる。この時、フローティングの第５半導体領域（ｎ⁺領域）１と半導体基板（ｐウェル領域）２との界面には空乏層が生じ、接合キャパシタＣＣが発生する。コントロールゲート電極（ＣＧ）とｐウェル領域２との間では、キャパシタＣＡと “キャパシタＣＢとキャパシタＣＣの直列接続とキャパシタＣＤとの並列接続”からなるキャパシタが直列に接続されている。
【００６２】
よって、ｎ⁺領域１を設け、第５半導体領域（ｎ⁺領域）１と半導体基板（ｐウェル領域）２との間のキャパシタＣＣを介在することによって、フローティングゲート電極（ＦＧ）と半導体基板（ｐウェル領域）２との間のキャパシタＣＢ・ＣＣ／（ＣＢ＋ＣＣ）を低減することができ、容量カップリング比を向上することができる。つまり、フローティングゲート電極（ＦＧ）の分配された電位を上げることができるので、書き込み／消去のコントロールゲート電極（ＣＧ）／ドレイン電極Ｄに印加する電圧を低減することができる。
【００６３】
（平面パターン構成）
図５は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図を示す。図５は、図１を上面から見た平面パターンに対応し、コントロールゲート電極（ＣＧ）、フローティングゲート電極（ＦＧ）、及び選択ゲート電極（ＳＧ）のいずれも、単層のポリシリコンによって形成されている。コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）は鍵つめ型（ラダー型）に接近して配置され、間隔約５００ｎｍ程度に形成されている。
【００６４】
また、図６は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、図５に対応した各半導体領域に着目した模式的平面パターン構成図（半導体基板２の上面に露出する各半導体領域の模式的平面パターン構成図）を示す。フローティングのｎ⁺領域１は、フローティングゲート電極（ＦＧ）の下側に配置される。
【００６５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成は、図１，図５乃至図６に示すように、コントロールゲート電極（ＣＧ）が第４絶縁膜１０の上に形成されており、コントロールゲート電極（ＣＧ）の側面と対向するように選択絶縁膜１０の上にコントロールゲート電極（ＣＧ）とカップリングキャパシタ（接合容量）ＣＡを得るためのフローティングゲート電極（ＦＧ）が形成されている点に特徴を有する。
【００６６】
なお、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）も共に不純物を添加した導電性を有するポリシリコンで形成されている。例えば、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）の厚みは約３００ｎｍ程度であり、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）間の間隔は約５００ｎｍ程度である。
【００６７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成は、単層のポリシリコンゲート構造を備えることから、従来の単層ポリシリコンゲート構造のようにコントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）との間のゲート間絶縁膜の厚み（例えば２５０Å程度）を考慮する必要がなく、コントロールゲート電極（ＣＧ）が第４絶縁膜１０の上に形成できるため、コントロールゲート電極（ＣＧ）と半導体基板２との耐圧を向上することができる。
【００６８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成においては、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）とのカップリングキャパシタはシリコン絶縁膜を介する縦方向ではなく、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）のポリシリコン間の横方向となる。上方から見て、図５に示すように、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）を互いに鍵つめ型（ラダー型）に配置して、チップサイズを大きくすることなく、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）との対向する面積を容易に増加させることができる。
【００６９】
つまり、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成においては、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）のパターンを変更することで、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間で生じるカップリングキャパシタ（キャパシタＣＡ）を容易に大きくすることができる。その結果、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間の耐圧とチップ面積のトレードオフ関係を克服し、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）間の高耐圧を微細化されたチップ面積と共に実現することができる。
【００７０】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成においては、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）との対向する面積を容易に増加させることができるので、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）との距離を従来の２層ポリシリコンゲート構造のＥＥＰＲＯＭに比べて容易に十分広くすることができる。すなわち、従来の２層ポリシリコンゲート構造のＥＥＰＲＯＭの場合、ゲート間絶縁膜の厚み程度であるのに対して、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）との距離をゲート間絶縁膜の厚み程度よりも十分に広く設定することができる。
【００７１】
従って、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構成においては、コントロールゲート電極（ＣＧ）と半導体基板２との耐圧を向上することができる点と合わせて、高耐圧で動作させることができ、書き込み時に入力電圧値以上の立ち上がりピーク電圧を有する電圧が印加されても、安定して動作することができる。以上から、高耐圧化、またはチップ面積を小さくすることができる。
【００７２】
また、コントロールゲート電極（ＣＧ）が各半導体領域（１〜６）及びフローティングゲート電極（ＦＧ）と接しておらず、絶縁されているため、寄生動作を生じないため、寄生効果を考慮する必要がない。
【００７３】
さらに、アブノーマル動作時に対しても従来構造よりも、サージ電圧、サージ電流に対する耐量、ｄＶ／ｄｔ耐量、ｄｉ／ｄｔ耐量などが高くなり、信頼性が向上する。
【００７４】
また、コントロールゲート電極（ＣＧ）−フローティングゲート電極（ＦＧ）間、コントロールゲート電極（ＣＧ）−バックゲート電極ＢＧ（半導体領域３）間の耐圧が十分高いため、ＥＥＰＲＯＭ動作の高耐圧化が可能である。また、高耐圧化により素子面積の縮小化も可能である。
【００７５】
（製造方法）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法においては、単層ポリシリコンゲートプロセスにおいて、第４絶縁膜４上にコントロールゲート電極（ＣＧ）を作成する点に特徴を有する。
【００７６】
図７乃至図１６は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図を示す。図７乃至図１６を参照して、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を以下に説明する。
【００７７】
（ａ）まず、図７に示すように、ｎ型不純物が添加された半導体基体７に対して、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などの原子のイオン注入および熱処理工程若しくは拡散工程によって、ｐウェル領域２を形成する。尚、半導体基体７の不純物密度は、例えば約１０¹³〜１０¹⁷ｃｍ^-3程度であり、ｐウェル領域２の不純物密度は、例えば約１０¹³〜１０¹⁷ｃｍ^-3程度である。また、半導体基体７は必ずしもエピタキシャル成長によって形成される必要はなく、例えば、ｐ型半導体基板に対して、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などの原子のイオン注入および熱処理工程若しくは拡散工程によって、ｎウェル拡散領域として形成されていてもよい。
【００７８】
（ｂ）次に、図８に示すように、ｐウェル領域２に対して、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などの原子のイオン注入および熱処理工程若しくは拡散工程によって、第３および第５半導体領域となるｎ⁺領域１を形成する。ｎ⁺領域１の不純物密度は、例えば約１０¹⁸〜１０²¹ｃｍ^-3程度であり、拡散深さは、例えば約０．２〜０．５μｍ程度である。
【００７９】
（ｃ）次に、図９に示すように、ｐウェル領域２の表面を選択酸化し、選択絶縁膜１０を形成する。この場合の選択酸化工程は、例えば、シリコンの局所酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）技術を用いることができる。
【００８０】
（ｄ）次に、図１０に示すように、ｐウェル領域２の表面を熱酸化し、所定の厚さのゲート絶縁膜１２を形成する。ゲート絶縁膜１２の厚さとしては、選択絶縁膜１０よりも薄く、例えば約１０ｎｍ〜２００ｎｍ、より好ましくは約１０ｎｍ〜５０ｎｍ程度である。
【００８１】
（ｅ）次に、図１１に示すように、ｎ⁺領域１の所定の領域上のゲート絶縁膜１２をエッチングにより除去し、トンネル絶縁膜８を熱酸化工程などによって形成する。トンネル絶縁膜８の厚さは、トンネル電流が導通可能な程度の厚さであれば良く、例えば、約１．２ｎｍ〜２０ｎｍ、より好ましくは約１．２ｎｍ〜１０ｎｍ程度である。
【００８２】
（ｆ）次に、図１２に示すように、デバイスウェハ全面にポリシリコン層を形成する。ノンドープのポリシリコン層を堆積後、不純物添加により導電性を持たせても良いし、予めドープトポリシリコンを形成しても良い。ポリシリコン層１４の厚さは、例えば約１００ｎｍ〜８００ｎｍ程度であり、望ましくは、４００ｎｍ〜６００ｎｍ程度である。
【００８３】
（ｇ）次に、図１３に示すように、ポリシリコン層１４を選択的にエッチングにより除去し、所定の部分にコントロールゲート電極（ＣＧ）、フローティングゲート電極（ＦＧ）、選択ゲート電極（ＳＧ）を残す。選択絶縁膜１０上に形成されるコントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）間の対向部分において、コントロールゲート電極（ＣＧ）―フローティングゲート電極（ＦＧ）間のキャパシタＣＡ領域が形成される。
【００８４】
（ｈ）次に、図１４に示すように、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などの原子のイオン注入および熱処理工程若しくは拡散工程によって、ｐ⁺領域３を形成する。ｐ⁺領域３は、ｐウェル領域２に対するコンタクト形成領域となる領域であり、バックゲート電極ＢＧのコンタクトが形成される領域となる。
【００８５】
（ｉ）次に、図１５に示すように、リン（Ｐ）、砒素（Ａｓ）、アンチモン（Ｓｂ）などの原子のイオン注入および熱処理工程若しくは拡散工程によって、ｎ⁺領域４，５，６を形成する。ｎ⁺領域５および６は、選択トランジスタのソース領域およびドレイン領域となり、ｎ⁺領域４および５は、メモリセルトランジスタのソース領域およびドレイン領域となる。
【００８６】
（ｊ）次に、図１６に示すように、デバイスウェハ全面に保護膜１６を形成する。
【００８７】
引き続き、コントロールゲート電極（ＣＧ）、フローティングゲート電極（ＦＧ）、選択ゲート電極（ＳＧ）およびバックゲート電極（ＢＧ）の電極配線の製造工程が継続されるが、これらの工程は、通常の配線形成工程と同様であるため、説明を省略する。
【００８８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法によれば、コントロールゲート電極（ＣＧ）を形成する際に、フローティングゲート電極（ＦＧ）、選択ゲート電極（ＳＧ）の少なくとも１つと同時に形成することができるので、製造が容易である。
【００８９】
また、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法によれば、保護膜１６をコントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）との間にも入り込ませ、保護膜１６の材料を前記誘電率の高い材料で形成することで、保護膜１６、誘電膜、層間膜としての機能を持ち、これらの機能を有する膜として容易に形成することができる。
【００９０】
（変形例）
図１７（ａ）乃至（ｃ）は、本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の模式的平面パターン構成図であって、図１７（ａ）は、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）がラダ―形状に配置される例、図１７（ｂ）は、コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）が螺旋状構造に配置される例、図１７（ｃ）は、コントロールゲート電極（ＣＧ）のパターン内にフローティングゲート電極（ＦＧ）が配置される囲み型構造の例をそれぞれ示している。図１７（ａ）は、図５の変形例であって、コントロールゲート電極（ＣＧ）、フローティングゲート電極（ＦＧ）のフィンガーの長さが長く形成され、その分だけキャパシタＣＡを増加した構成を表している。図１７（ａ）乃至（ｃ）の構造は、コントロールゲート電極（ＣＧ）とコントロールゲート電極（ＣＧ）に対向して配置されるフローティングゲート電極（ＦＧ）の選択絶縁膜１０上における配置パターンを主として表したものである。デバイス活性領域における選択ゲート電極（ＳＧ）、バックゲート電極（ＢＧ）、フローティングゲート電極（ＦＧ）の配置パターンについては、本発明の第１の実施の形態に係る不揮発性半導体記憶装置と同様に、形成することができる。
【００９１】
本発明の第１の実施の形態およびその変形例に係る不揮発性半導体記憶装置においては、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）間に、ゲート絶縁膜より遙かに厚い絶縁膜を介在させることができるため、耐圧が高く、従来構造での仕様電圧〜高圧まで自由に動作電圧を可変することができる。さらに、本発明の第１の実施の形態およびその変形例に係る不揮発性半導体記憶装置においては、高電圧で使用する場合は、素子サイズを縮小化することも可能である。
【００９２】
また、本発明の第１の実施の形態およびその変形例に係る不揮発性半導体記憶装置においては、コントロールゲート電極（ＣＧ）がポリシリコンにより形成可能になったため、選択絶縁膜１０上であればどこでもコントロールゲート電極（ＣＧ）を配置することができるため、拡散構造による制限がない。
【００９３】
また、本発明の第１の実施の形態およびその変形例に係る不揮発性半導体記憶装置においては、フローティングゲート電極（ＦＧ）のポリシリコン下の拡散層にフローティングのｎ⁺領域１を設けることで、コントロールゲート電極（ＣＧ）、フローティングゲート電極（ＦＧ）の配置箇所に制限はできるが、寄生容量を大幅に低減することができる。これにより、容量カップリング比が向上し、書き込み／消去の電圧をさらに低減化し、抑制することができる。
【００９４】
本発明の第１の実施の形態およびその変形例に係る不揮発性半導体記憶装置によれば、比較的簡単な単層ポリシリコンゲート構造で、寄生容量を大幅に低減することができ、容量キャパシタ比が向上し、書き込み／消去の電圧を低電圧化でき、高耐圧で素子サイズの縮小化が可能であり、拡散構造による制限がない，不揮発性半導体記憶装置およびその製造方法を提供することができる。
【００９５】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態及びその変形例によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものでないと理解すべきである。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９６】
上記のように、本発明の第１の実施の形態及びその変形例に係る半導体装置においては、シリコン材料を適用する場合を例として述べたが、材料としてはシリコンに限定されるものではなく、シリコンカーバイド、窒化ガリウム系半導体、ＧａＡｓ系半導体、ＩｎＰ系半導体なども適用可能である。
【００９７】
また、本発明の実施の形態に係る不揮発性半導体記憶装置において、選択トランジスタのデバイス構造は、横型に限らず縦型に形成しても良い。さらに、電界効果トランジスタのゲート構造として、ＭＯＳ型に限定されず、ＭＩＳ（Metal Insulator Semiconductor）型、接合型、ヘテロ接合ゲート型、２次元電子ガス（２ＤＥＧ:Two Dimensional Electron Gas）構造を備えていても良い。
【００９８】
また、本発明の実施の形態に係る不揮発性半導体記憶装置において、フローティングゲート電極（ＦＧ）とコントロールゲート電極（ＣＧ）との間に空気よりも誘電率の高い誘電膜を挟んでも良い。また、各半導体領域の導電型は逆でも良い。
【００９９】
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１００】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的斜視図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的回路構成図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作波形の模式図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、コントロールゲート電極（ＣＧ）、フローティングゲート電極（ＦＧ）及び接地電位ＧＮＤ間のキャパシタ等価回路の模式的構成図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、各半導体領域に着目した模式的平面パターン構成図。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図１１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図１２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図１３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図１４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図１５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図１６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する模式的断面構造図。
【図１７】本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の模式的平面パターン構成図であって、（ａ）コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）が櫛の歯状に配置される例、（ｂ）コントロールゲート電極（ＣＧ）とフローティングゲート電極（ＦＧ）が渦巻き状に配置される例、（ｃ）コントロールゲート電極（ＣＧ）のパターン内にフローティングゲート電極（ＦＧ）が配置される例。
【図１８】従来の２層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の動作説明図であって、電子の注入（消去）動作を説明する模式的断面構造図。
【図１９】従来の２層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の動作説明図であって、電子の放出（書き込み）動作を説明する模式的断面構造図。
【図２０】従来の単層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の動作説明図であって、電子の注入（消去）動作を説明する模式的斜視図。
【図２１】従来の単層ポリシリコンゲート構造を有する不揮発性半導体記憶装置の動作説明図であって、電子の放出（書き込み）動作を説明する模式的斜視図。
【図２２】従来の単層ポリシリコンゲート構造を有する不揮発性半導体記憶装置において、コントロールゲート電極（ＣＧ）、フローティングゲート電極（ＦＧ）及びバックゲート電極ＢＧ間のキャパシタを説明するの模式的断面構造図。
【符号の説明】
【０１０１】
１…ｎ⁺領域（第３および第５半導体領域）
２…ｐウェル領域（半導体基板）
３…ｐ⁺領域
４…ｎ⁺領域（第４半導体領域）
５…ｎ⁺領域（第１半導体領域）
６…ｎ⁺領域（第２半導体領域）
７…半導体基体
８…トンネル絶縁膜（第２絶縁膜）
１０…選択絶縁膜（第４絶縁膜）
１２…ゲート絶縁膜（第１および第３絶縁膜）
１４…ポリシリコン層
１６…保護膜
ＦＧ…フローティングゲート電極（第２電極）
ＣＧ…コントロールゲート電極（第３電極）
ＳＧ…選択ゲート電極
ＢＧ…バックゲート電極

【特許請求の範囲】
【請求項１】
第１導電型を有する半導体基板と、
前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、第１導電型と異なる第２導電型を有する第１半導体領域と、
前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、前記半導体基板上に第２導電型を有し、前記第１半導体領域と離間して形成された第２半導体領域と、
前記第１半導体領域と前記第２半導体領域との間の前記半導体基板の上面に跨って形成され、第１絶縁膜を介して形成された選択ゲート電極と、
前記第２半導体領域と低抵抗接続する第１電極とからなる選択トランジスタ部と、
前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、第２導電型を有する第３半導体領域と、
前記半導体基板の上面に露出するように前記半導体基板の内側に形成され、前記半導体基板上に第２導電型を有し、前記第１半導体領域および前記第３半導体領域と離間して形成された第４半導体領域と、
前記第３半導体領域の上に局所的にトンネル効果を生じることができる厚みの第２絶縁膜と、
前記第３半導体領域から前記第４半導体領域の上面に跨って前記第２絶縁膜の形成された領域を除く領域に形成され、前記第２絶縁膜よりも厚い第３絶縁膜と、
前記第３絶縁膜における前記第２絶縁膜と異なる側に形成され、前記半導体基板の上面に前記第３絶縁膜よりも厚い第４絶縁膜と、
前記第２絶縁膜から前記第３絶縁膜そして前記第４絶縁膜の上へと形成された第２電極と、
前記第４絶縁膜の上に形成され、前記第２電極と側方で対向して形成された第３電極とからなるメモリトランジスタ部
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第４絶縁膜を挟んで前記第２電極と対向する前記半導体基板の上面に露出するように前記半導体基板の内側に形成された第２導電型の第５半導体領域が形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２電極と前記第３電極との間の前記第４絶縁膜上に誘電率の高い材料の層を有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１絶縁膜と前記第３絶縁膜は一体で形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第３半導体領域と前記第５半導体領域と前記第１半導体領域の内、すくなくとも２つ以上が連続して形成されていることを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１乃至第４絶縁膜はシリコン酸化膜であることを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記誘電率の高い材料の層は、Ｓｉ₃Ｎ₄膜、ＳｉＯＮ膜、ＳｉＯ_xＮ_y膜、Ｔａ₂Ｏ₅膜、ＴｉＯ₂膜、ＨｆＯ₂膜、ＨｆＯＮ膜、ＨｆＯ_xＮ_y膜のいずれかまたはこれらの多層膜を備えることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項８】
ｎ層を準備する工程と、
前記ｎ層に対して、ｐウェル領域を形成する工程と、
前記ｐウェル領域に対して、ｎ⁺領域を形成する工程と、
前記ｐウェル領域の表面を選択酸化し、選択絶縁膜を形成する工程と、
前記ｐウェル領域の表面を熱酸化し、ゲート絶縁膜を形成する工程と、
前記ｎ⁺領域の所定の領域上の前記ゲート絶縁膜を除去し、トンネル絶縁膜を形成する工程と、
デバイスウェハ全面にポリシリコン層を形成する工程と、
前記ポリシリコン層を選択的にエッチングにより除去し、前記選択絶縁膜上にコントロールゲートポリシリコン層を形成し、前記選択絶縁膜上、前記ゲート絶縁膜上、および前記トンネル絶縁膜上にフローティングゲートポリシリコン層を形成し、前記選択絶縁膜上および前記ゲート絶縁膜上に選択ゲートポリシリコン層を形成する工程と、
前記ｐウェル領域に対するコンタクト形成領域となるｐ⁺領域を形成する工程と、
選択トランジスタのソース領域およびドレイン領域となり、メモリセルトランジスタのソース領域およびドレイン領域となるｎ⁺領域を形成する工程と、
デバイスウェハ全面に保護膜を形成する工程と
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
前記ｎ層は、エピタキシャル成長層からなることを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。
【請求項１０】
前記ｎ層は、ｎ型半導体基板からなることを特徴とする請求項８に記載の不揮発性半導体記憶装置の製造方法。

【図１】