【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を提供する。
【解決手段】フローティングゲート電極を、掘り下げ領域に埋め込んで形成し、ドレイン領域内のトンネル領域と掘り下げ領域に埋め込まれて形成されたフローティングゲート電極の側面との間にトンネル絶縁膜を設ける。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書 き換え可能な半導体不揮発性メモリ装置を得ることを目的とする。
【解決手段】電気的書き換え可能な半導体不揮発性メモリにおいて、第２導電型のドレイン領域内のトンネル領域と前記フローティングゲート電極領域との間には、トンネル絶縁膜が設けられており、前記フローティングゲート電極は第１導電型の導電体で形成されている電気的書き換え可能な半導体不揮発性メモリ装置。 （もっと読む）

【課題】電荷蓄積層をもち、電荷のトラップを利用する記憶素子の保持特性を向上させる技術を提供する。
【解決手段】電荷蓄積層（２４）の上のメモリゲート（２１）と、第１サイドゲート（２２）と、第２サイドゲート（２３）と、第１サイドゲート（２２）側の第１不純物注入領域（３１）と、第２サイドゲート（２３）側の第２不純物注入領域（３２）と、チャネル領域（３３、３４、３５）とを具備する不揮発性半導体記憶装置を構成する。チャネル領域（３３、３４、３５）は、電荷蓄積層（２４）の下の第１領域（３３）と、第１領域（３３）と第１不純物注入領域（３１）との間のセレクト側領域（３４）と、第１領域（３３）と第２不純物注入領域（３２）との間のアシスト側領域（３５）とを含むことが好ましい。そして、ゲート長方向におけるセレクト側領域（３４）の長さ（Ｌ１）は、アシスト側領域（３５）の長さ（Ｌ２）よりも長いものとする。 （もっと読む）

【課題】周辺回路の増大を極力抑えつつ、データディスターブを改善する不揮発性半導体記憶装置を提供する。
【解決手段】第１ボディ領域１００上に不純物拡散層１０４，１２４を、第１不純物拡散層１０４上に第２ボディ領域１０６を形成する。第１不純物拡散層１０４はメモリトランジスタMTのドレイン領域と選択トランジスタSTのソース領域、第１不純物拡散層１２４は選択トランジスタSTのドレイン領域をなす。第２ボディ領域１０６と第１不純物拡散層１０４に跨るように第２ボディ領域１０６上にメモリトランジスタMTのゲート部G_MTをＭＯＮＯＳ構造で形成する。第１不純物拡散層１０４、第１ボディ領域１００、第１不純物拡散層１２４に跨るように選択トランジスタSTのゲート部G_STをＭＯＳ型構造で形成する。両トランジスタMT，STは、バックゲートとなるボディ領域が電気的に分離される。 （もっと読む）

【課題】ＮＯＲ型Ｂ４−Ｆｌａｓｈ不揮発性半導体記憶装置の構造および動作方法の改良に関する。Ｂ４−Ｆｌａｓｈではソース側でも弱いＢ４−ＨＥ注入が起り、書込み非選択のセルに対して不必要な書込みが起ってしまう。またスケーリングが進みゲート長が短くなるとショートチャネル効果によりメモリセルのパンチスルーが起こり書き込みが出来なくなると言う課題があった。
【解決手段】ソース・ドレイン拡散層の構造を非対称にし、ソース側の濃度を下げ電荷蓄積層に対してオフセット構造とすることでソース側からの不必要な書き込みが起こらないようにする。さらに前記ソース構造を採用する事による読み出し電流の低下を避ける為に書込み時とソース・ドレインの電位配置を逆にしたリバースリード読み出しを行う。これにより、ＮＯＲ型アレイ配置のＢ４−Ｆｌａｓｈにおけるソース側からの誤書込みの低減とショートチャネル耐性の改善が可能になる。 （もっと読む）

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。 （もっと読む）

【課題】工程数を削減した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】浮遊ゲート電極１８からキャップ層３０まで、およびゲート電極２４からキャップ層３０までをマスクとして、半導体基板１１の上方から、メモリセルアレイ領域に不純物を自己整合的にイオン注入し、浮遊ゲート電極１８、およびゲート電極２４をそれぞれ挟むように第１不純物拡散層２１を形成する工程と、半導体基板１１の斜め上方から、ゲート電極２４を挟むように形成された第１不純物拡散層２１のうち、セルトランジスタ１２と反対側に形成されている第１不純物拡散層２１ａに不純物を選択的にイオン注入し、第１不純物拡散層２１ａを、不純物の濃度が第１不純物拡散層２１より高い第２不純物拡散層２２に転換する工程と、を具備する。 （もっと読む）

【課題】素子分離領域の深さを抑制しながら耐圧の低下を抑制できるようにする。
【解決手段】ドレイン領域２ａはゲート電極ＭＧ１の近傍に位置して形成されており、ソース領域２ｂはシリコン酸化膜１１およびシリコン窒化膜１２の膜厚分だけゲート電極ＭＧ１の側端（端部）から平面方向に離間してシリコン基板２の表層に形成されている。 （もっと読む）

【課題】 本発明は、セル領域のセレクトライン及びワードライン間の半導体基板に質量が互いに異なる不純物を用いてダブル接合領域を形成することにより、プログラムディスターバンス特性を減少させることができる半導体メモリ素子の接合領域及びその形成方法を提供する。
【解決手段】 ゲートラインが形成された半導体基板、ゲートライン間の半導体基板に互いに異なる質量の不純物が注入され、互いに異なる幅で形成された接合領域を含む半導体メモリ素子の接合領域からなることを特徴とする。 （もっと読む）

【課題】不揮発性半導体記憶装置の構造を簡便化する。
【解決手段】半導体基板２０の上にゲート絶縁膜３０を介してポリシリコンからなるフローティングゲート４０が設けられている。フローティングゲート４０の両側壁には、側壁絶縁膜５０が設けられている。第１の不純物拡散層６０は、半導体基板２０内に設けられ、フローティングゲート４０から所定の距離だけ離間している。第２の不純物拡散層７０は、半導体基板２０内に設けられ、フローティングゲート４０とオーバーラップしている。フローティングゲート４０と容量カップリングした第２の不純物拡散層７０に高電圧を印加することによりフローティングゲート４０に電子が注入される。 （もっと読む）

【課題】読み出しマージンを大きくとることができ、且つ、スタンバイ状態において記憶トランジスタに電圧ストレスが印加されない書き換え可能な不揮発性半導体記憶素子を提供する。
【解決手段】ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 （もっと読む）

【課題】基板にトレンチを形成することなく、メモリセルサイズの小さい不揮発性半導体記憶装置を提供する。
【解決手段】ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。また、その半導体基板４の表面に平行な平面を含むように、第１拡散層５と第２拡散層６とを形成する。半導体基板４の表層のチャネル領域上には、フローティングゲート８に並設されるコントロールゲート７を構成する。さらに、第１拡散層５に接続され、第１絶縁膜１３を介して第１部分８ａの第２側面及び第２部分８ｂの第１側面に形成された導電体膜を備える不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】消去ゲートと拡散層に接続されるプラグとの間のシリサイド・ショートの発生確率を低減させる。
【解決手段】不揮発性半導体記憶装置は、半導体基板上に形成されたフローティングゲートと、フローティングゲート上に形成された消去ゲートと、半導体基板表層のチャネル領域上にフローティングゲートと並設され、フローティングゲート及び消去ゲートの一方の側面に形成されたコントロールゲートと、フローティングゲート及び消去ゲートの他方の側面に対応する位置の半導体基板内に形成された第１拡散層と、第１拡散層に接続され、フローティングゲート及び消去ゲートの側方に位置するように第１拡散層上に形成されたプラグと、消去ゲートの上面に形成された第１シリサイド膜と、プラグの上面に形成された第２シリサイド膜と、を備え、プラグの上面の高さは、消去ゲートの上面の高さと同じ若しくはそれよりも下方に位置することを特徴とする。 （もっと読む）

【課題】金属酸化膜とその上下を挟む絶縁膜との相互拡散を抑制することにより、電荷蓄積膜に金属酸化膜を用いた不揮発性メモリセルの電荷保持特性を向上させることのできる技術を提供する。
【解決手段】メモリセルＭＣ１に備わる電荷保持用絶縁膜４を、半導体基板１のチャネル領域側から、ボトム絶縁膜４ａ、金属酸化膜からなる電荷蓄積膜４ｃ、およびトップ絶縁膜４ｅが順次形成された積層膜によって構成し、さらに、ボトム絶縁膜４ａに対してプラズマ窒化処理を行うことにより、ボトム絶縁膜４ａ中の上面側に、ピーク値を有して窒素濃度が１原子％以上の窒化領域４ｂを形成し、その窒化領域４ｂの厚さを０．５ｎｍ以上、１．５ｎｍ以下、窒素濃度のピーク値を５原子％以上、４０原子％以下、窒素濃度のピーク値の位置をボトム絶縁膜４ａの上面から２ｎｍ以内とすることにより、ボトム絶縁膜４ａと電荷蓄積層４ｃとの相互反応を抑制する。 （もっと読む）

【課題】寄生容量を低減化，カップリング容量比を向上し、書き込み／消去電圧を低圧化できる。
【解決手段】ｐウェル領域２と、ｎ⁺領域５と６間のウェル領域に跨ってゲート絶縁膜１２を介して形成された選択ゲート電極（ＳＧ）と、ｎ⁺領域６と接するドレイン電極Ｄとからなる選択トランジスタと、ｎ⁺領域１と、ｎ⁺領域５と電気的に接続し、ｎ⁺領域１と離間するｎ⁺領域４と、ｎ⁺領域１の上のトンネル絶縁膜８と、ｎ⁺領域１からｎ⁺領域４の上面に跨って形成されたゲート絶縁膜１２と、ゲート絶縁膜よりも厚い選択絶縁膜１０と、トンネル絶縁膜，ゲート絶縁膜，および選択絶縁膜上のフローティングゲート電極（ＦＧ）と、選択絶縁膜上に形成され、ＦＧと側方で対向して形成されたコントロールゲート電極（ＣＧ）とからなるメモリトランジスタと、選択絶縁膜を挟んでＦＧと対向するフローティングのｎ⁺領域１が形成される不揮発性半導体記憶装置および製造方法。 （もっと読む）

【課題】選択トランジスタに隣接するメモリセルの誤書き込みを抑制する。
【解決手段】シリコン基板１１上に絶縁膜１２を介して浮遊ゲート１３と制御ゲート１５とが積層された構造を有する複数のメモリセルＭＣを直列に接続してなるメモリセル列と、このメモリセル列の両端と共通ソース線及びビットＢＬ線との間に接続された選択トランジスタＳＴ１，ＳＴ２とを備えた不揮発性半導体記憶装置において、選択トランジスタＳＴ１と、これに隣接するメモリセルＭＣ０との間のシリコン基板の表面に凹部１９が形成され、凹部１９の選択トランジスタＳＴ１側のエッジが選択トランジスタＳＴ１のメモリセルＭＣ０側の端部に接している。 （もっと読む）

【課題】砒素を含んだシリコン窒化膜に対して、燐酸を用いたウェットエッチングを行うと、ウェットエッチング液中に反応生成物（パーティクル）が発生し、汚染の原因になってしまう。
【解決手段】本発明の半導体装置の製造方法は、砒素が含まれている部分と砒素が含まれていない部分とを有するシリコン窒化膜を形成する工程と、ドライエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれている部分をエッチングする第１のエッチング工程と、ウェットエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれていない部分をエッチングする第２のエッチング工程と、を含む、ことを特徴とする （もっと読む）

【課題】ビット線抵抗を低減すると共に、不純物の拡散による短チャネル効果が低減された半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０に形成された溝部に埋め込まれた不純物を含む導電体からなる埋め込み導電膜１２Ａと、溝部の両側方の領域に形成された第１の拡散層１２Ｂと、溝部の側壁及び底面に形成された第２の拡散層１２Ｃとからなるビット線１２を備えている。溝部は、第１の拡散層１２Ｂよりも深さが深く、行方向に隣接する２つのトランジスタにおける第２の拡散層１２Ｃ同士の間隔は、第１の拡散層１２Ｂ同士の間隔よりも広い。 （もっと読む）

【課題】浮遊ゲート型の不揮発性メモリ・セル及びそのメモリ・セルを製造する方法を提供する。
【解決手段】ソース側（１３Ｂ）上に軽くドーピングされたホウ素と、ドレイン側（１３Ａ）＋チャネル領域（Ｃｈ）上に高度にドーピングされたヒ素又はリンとを有するＰ−Ｎ接合多結晶シリコン浮遊ゲート（１３）により、ソース（１１）とドレイン（１２）とを有するメモリ・セル（１０）のアレーを形成する。多結晶浮遊ゲート（１３）におけるＰ−Ｎ接合（ＪＵ）を使用することにより、メモリ・セル（１０）がデプリーションへ移行するのを阻止し、稠密な分布の消去しきい電圧Ｖ_Tを発生させることにより過消去特性を得ると共に、前記ゲート酸化物（３０）を介する電子の移動が少ないので、デバイス寿命を改善する。 （もっと読む）

【課題】ＳＲＡＭやフラッシュメモリ等のメモリやロジックに用いられる、コンタクトや配線をできるだけ省略し、構造を簡略化することによって半導体装置の高集積化を図り、かつ、生産性を向上させるＭＯＳ型半導体装置を提供する。
【解決手段】ＭＯＳ型半導体装置１０では、半導体基板１１と、半導体基板１１にウェル領域１２を備え、かつ、ゲート１５とソース１３／ドレイン１４とを有し、ソース１３の上部を形成するソース電極１３３が、ソース１３を形成する拡散領域１３１を通過して、ウェル領域１２又はボディ領域１１１に貫通していて、かつ、ドレイン１４の上部を形成するドレイン電極は、ウェル領域１２又はボディ領域１１１を貫通していない。 （もっと読む）