【課題】トンネルウィンドウやセレクトゲートの加工寸法のばらつき、およびセレクトゲートのアライメント精度を考慮する必要がなく、セルサイズを小さくすることができる半導体装置およびその製造方法を提供すること。
【解決手段】不揮発性メモリセル７を半導体基板２上に選択的に備える半導体装置１が製造される。この製造方法は、ゲート絶縁膜２３上において不揮発性メモリセル７用のアクティブ領域５に、セレクトゲート１９を選択的に形成する工程と、セレクトゲート１９に対して自己整合的に導入することによってｎ型トンネル拡散層１１を形成する工程と、ゲート絶縁膜２３の一部セレクトゲート１９に対して自己整合的に除去し、その後の熱酸化によりトンネルウィンドウ２５を形成する工程とを含む。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１が配置される活性領域ＡｃＰ１の下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗの底部および側部が、ｎ型の半導体領域２Ｗと接するように配置し、ｐ型の半導体領域１Ｗをｎ型の半導体領域２Ｗでｐｎ分離し、アクセストランジスタＡｃｃ１のゲート電極Ｇ２とｐ型の半導体領域１Ｗを接続する。そして、この接続は、アクセストランジスタＡｃｃ１のゲート電極Ｇ２の上部からｐ型の半導体領域１Ｗの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１ｗによりなされる。これにより、アクセストランジスタＡｃｃ１がオン状態の場合において、バックゲートであるｐ型の半導体領域１Ｗの電位が同時に高くなり、トランジスタのオン電流を大きくできる。 （もっと読む）

【課題】コンタクトプラグに接続される配線間隔の縮小を可能にする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを定義し、第１の領域に第１のサイズを持つ第１の素子を形成し、第２の領域に、第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、第１の素子及び第２の素子を覆うように半導体基板上に第１の層間絶縁膜を形成し、第１の領域上の第１の層間絶縁膜を貫通し第１の素子の一部を露出させる第１のコンタクトホールを形成し、第２の領域上の第１の層間絶縁膜を貫通し第２の素子の一部を露出させる第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する。 （もっと読む）

【課題】半導体装置（不揮発性メモリを有する半導体装置）の特性を向上させる。
【解決手段】本発明の半導体装置は、制御ゲート電極ＣＧと半導体基板との間に形成された絶縁膜３と、メモリゲート電極ＭＧと半導体基板との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜５であって、その内部に電荷蓄積部を有する絶縁膜５と、を有する。この絶縁膜５は、第１膜５Ａと、第１膜５Ａ上に配置された電荷蓄積部となる第２膜５Ｎと、第２膜５Ｎ上に配置された第３膜５Ｂと、を有し、第３膜５Ｂは、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に位置するサイドウォール膜５ｓと、メモリゲート電極ＭＧと半導体基板との間に位置するデポ膜５ｄとを有する。かかる構成によれば、絶縁膜５の角部における距離Ｄ１を大きくすることができ、電界集中を緩和できる。 （もっと読む）

【課題】第1の領域において、第２の絶縁膜からゲート絶縁膜への酸化剤の侵入を防止する。第２の領域において、複数の第１の配線間に設けられた第２の絶縁膜を第１の絶縁膜に対して選択的に除去する。
【解決手段】半導体装置の製造方法では、基板の第１の領域には第１の積層体を形成し第２の領域には複数の第１の配線を形成する。第1の絶縁膜をマスクとして、第1の領域の主面に第１の不純物のイオン注入を施す。第１の積層体の側壁を覆いかつ複数の第１の配線間を埋設するように第２の絶縁膜を形成する。第２の絶縁膜をマスクとして、第1の領域の主面に第２の不純物のイオン注入を施す。第1のエッチングにより、第２の絶縁膜を第１の絶縁膜に対して選択的に除去した後、基板に熱処理を行う。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１と、ゲート絶縁膜と、ゲート電極１０３とを有する薄膜トランジスタと、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホールを含む第１のコンタクトホール１４２と、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホール１４２に含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホールの底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関する。 （もっと読む）

【課題】非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカ
ードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供
することが急務の課題であった。上記の実情を鑑み、単純な構造のメモリを含む半導体装
置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。
【解決手段】有機化合物を含む層を有するメモリとし、メモリ素子部に設けるＴＦＴのソ
ース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導
電層とする。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１のメモリセル領域に形成された選択ゲート電極ＣＧの上部に酸化シリコン膜２４および窒化シリコン膜２５を形成した後、メモリマットのゲート長方向の最も外側（ダミーセル領域）に位置する選択ゲート電極ＣＧの上部の酸化シリコン膜２４および窒化シリコン膜２５を除去することにより、メモリマットの端部を覆う下層レジスト膜１２の段差をなだらかにし、下層レジスト膜１２の上に形成されるレジスト中間層１３の厚さの均一性を向上させ、局所的な薄膜化または消失を防止する。 （もっと読む）

【課題】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置の形成プロセスを簡略化できるようにする。
【解決手段】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置であり、前記プレーナ型トランジスタ、前記３次元トランジスタはともに高誘電率材料によるゲート絶縁膜を有し、前記プレーナ型トランジスタは、前記ゲート絶縁膜上に、下側が第１のメタル材料（Ａ）、上側が第２のメタル材料（Ｂ）からなるゲート電極を有し、前記３次元トランジスタは埋め込みゲート電極を有し、該埋め込みゲート電極の下側のほうに前記第１のメタル材料（Ａ）と同一の材料が、該埋め込みゲート電極の上側のほうに前記第２のメタル材料（Ｂ）と同一の材料がそれぞれ使用されている。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】セルトランジスタが形成された第１領域と周辺回路トランジスタが形成された第２領域を有する半導体装置において、周辺回路トランジスタの上部拡散層のチャネル領域への導電型ドーパントの分布を抑制し、セルトランジスタと周辺回路トランジスタにおける駆動電流の閾値電圧依存性のばらつきを低減する半導体装置の製造方法を提供する。
【解決手段】基板を第1領域と第２領域に区分し、前記第２領域の前記基板上面を前記第1領域の前記基板上面より所定の掘り下げ量だけ掘り下げる工程と、前記第１領域に第１ピラーを、前記第２領域に前記第１ピラーよりも高さが前記掘り下げ量だけ低い第２ピラーを各々形成する工程と、前記第１及び第２ピラーの下部に第１拡散層を、上部に第２拡散層を各々形成する工程と、前記第１及び第２ピラーと前記第1拡散層の側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜側面にゲート電極を形成する工程とを有する。 （もっと読む）

【課題】より秘匿性の高いＯＴＰメモリを提供する。
【解決手段】メモリセルは、第１ノードと第２ノードとの間に電流経路を形成するメモリトランジスタと、第３ノードと第４ノードとの間に電流経路を形成し、第３ノードがメモリトランジスタのゲートと配線により接続された選択トランジスタと、第１ノードに接続されたキャパシタとを備える。メモリトランジスタに対して、ゲート酸化膜が破壊されず劣化してゲートリーク電流が増大する程度の高電圧を印加することによりデータが書き込まれる。キャパシタの蓄積電荷のリークの有無によりデータを読み出すことが可能となる。ゲート酸化膜の劣化箇所は物理解析で識別できないため、秘匿性が高い。 （もっと読む）

【課題】容量素子埋設用凹部上端部の肩落ちによるキャパシタ特性のバラツキが低減された半導体装置を提供する。
【解決手段】半導体装置は、保護層８０は、凹部（孔２３）の上端部の周囲に設けられている。この保護層８０は、保護層８０と同一層に位置しており、論理回路領域に位置している多層配線層を構成する絶縁層よりも誘電率が高い材料で構成されており、機械強度に優れた部材となる。これにより、凹部（孔２３）上端部の肩落ちを抑制し、キャパシタ高さのバラツキを抑制する。 （もっと読む）

【課題】キャパシタ上の絶縁膜とキャパシタの形成されていない領域上の絶縁膜と平坦化する際に、キャパシタ上の絶縁膜を一部エッチング除去した後平坦化すると、両者の境界部に残る絶縁膜隆起部が剥がれてくぼみ等の欠陥が発生する。
【解決手段】境界部に残す絶縁膜の隆起部立ち上がり点から水平方向の距離をＬｒ、エッチング量をＨｄとしたとき、アスペクト比Ｈｄ／Ｌｒを０．６以下、好ましくは０．２５以下とする。通常、Ｈｄはキャパシタの形成されていない領域上の絶縁膜表面高さまでとし、Ｌｒはキャパシタ高さの少なくとも４倍とする。 （もっと読む）

【課題】非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカ
ードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供
することが急務の課題であった。上記の実情を鑑み、単純な構造のメモリを含む半導体装
置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。
【解決手段】有機化合物を含む層を有するメモリとし、メモリ素子部に設けるＴＦＴのソ
ース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導
電層とする。 （もっと読む）

【課題】ビット線接続部の微細化を実現する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、ｐ型の半導体基板１０１と、半導体基板１０１内に形成され、メモリセルのビット線とセンスアンプ部を接続するビット線接続トランジスタＨＴｋが形成されるｐ型の第１のＰウェル１０２と、第１のＰウェル１０２を囲み、第１のＰウェル１０２を半導体基板１０１から電気的に分離するｎ型の第１のＮウェル１０３と、を備える。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置は、半導体基板と、第１の方向に伸長する複数の第１の素子領域と、第１の素子領域を互いに分離する第１の素子分離領域と、第１の方向に伸長する複数の第２の素子領域と、第２の素子領域を互いに分離する第２の素子分離領域と、第１の素子領域と第２の素子領域との間に設けられ、第１および第２の素子領域に接続され、第１の方向と直交する第２の方向に伸長する第３の素子領域と、第１および第３の素子領域上にまたがり、第２の方向に伸長する第１の選択ゲート電極と、第２および第３の素子領域上にまたがり、第１の選択ゲート電極に隣接して平行に配置される第２の選択ゲート電極と、第１および第２の選択ゲート電極間の第３の素子領域に接続されるコンタクト電極を有する。 （もっと読む）

【課題】本発明は、犠牲絶縁膜に形成された孔に導電膜を形成し、その後、犠牲絶縁膜を除去後に、導電膜への炭素成分に起因する残渣の付着を抑制することで、半導体装置の歩留まりを向上可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有する。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、複数の第１の素子領域と、素子分離領域と、第２の素子領域を形成する。第１の素子領域上に、メモリセルゲート電極、２本の選択ゲート電極を形成し、第２の素子領域に周辺ゲート電極を形成する。第１の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、第１のエッチング処理を行い、側壁絶縁膜を形成する。第２のレジストパターンを形成し、第２のエッチング処理を行い、選択ゲート電極側壁部の第１の絶縁膜を除去する。第２の絶縁膜を堆積し、第３の絶縁膜を堆積する。２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、第３のエッチングおよび第４のエッチング処理を行い、コンタクトホールを形成する。 （もっと読む）