半導体装置およびその製造方法
【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧＨ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧＨ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離ＬＬ及び第１の距離ＬＭで隔てられ、第１のアスペクト比（ＧＨ１／ＬＬ）と、第２のアスペクト比（ＧＨ２／ＬＭ）とは略等しい。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧＨ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧＨ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離ＬＬ及び第１の距離ＬＭで隔てられ、第１のアスペクト比（ＧＨ１／ＬＬ）と、第２のアスペクト比（ＧＨ２／ＬＭ）とは略等しい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では３０ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【０００４】
例えばｎチャネル型ＭＯＳトランジスタにおいてゲート電極を引張り応力膜で覆い、前記ゲート電極をチャネル領域に押圧することにより、前記チャネル領域に一軸性引張応力が印加されたのと同様な歪みを誘起し、電子の移動度を向上させることにより動作速度を向上させる技術が知られている。
【０００５】
また今日では、同一の半導体基板上に、このような応力膜により動作速度を向上させた超微細化・超高速半導体装置をロジック素子に使う一方、ＳＲＡＭなどのメモリ装置をさらに集積化した混載半導体装置に対する要求がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−６６４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
今日、このような超微細化・超高速半導体装置では、微細化によるゲート長の短縮に伴い半導体基板上において隣接するゲート電極とゲート電極の間隔、すなわちピッチも減少し、十分な膜厚の応力膜を形成するのが困難になりつつある。
【０００８】
図１は、高速論理回路などに使われる、従来の引張り応力膜を有するＭＯＳトランジスタの例を示す。
【０００９】
図１を参照するに、シリコン基板１１上には素子分離領域１１Ｉにより素子領域１１Ａが画成されており、前記素子領域１１Ａにはｎ型ウェル１１ＮＷが形成されている。
【００１０】
前記素子領域１１Ａにはそれぞれのゲート絶縁膜１２Ａおよび１２Ｂを介して第１のゲート電極１３Ａと第２のゲート電極１３Ｂとが、互いに平行に形成されており、前記素子領域１１Ａ中、前記ゲート電極１３Ａの一方にはｎ型のソースエクステンション領域１１ａが、また他方にはｎ型のドレインエクステンション領域１１ｂが形成されている。また前記素子領域１１Ａ中、前記ゲート電極１３Ｂの一方にはｎ型のソースエクステンション領域１１ｃが、また他方にはｎ型のドレインエクステンション領域１１ｄが形成されている。図示の例では前記ソースエクステンション領域１１ａは前記ゲート電極１３Ａの、前記ゲート電極１３Ｂから遠い側に形成されており、前記ドレインエクステンション領域１１ｂは前記ゲート電極１３Ａの、前記ゲート電極１３Ｂに近い側に形成されている。また前記ソースエクステンション領域１１ｃは前記ゲート電極１３Ｂの、前記ゲート電極１３Ａに近い側に形成されており、前記ドレインエクステンション領域１１ｄは前記ゲート電極１３Ｂの、前記ゲート電極１３Ａから遠い側に形成されている。
【００１１】
前記ゲート電極１３Ａの相対向する側壁面には側壁絶縁膜１３ＷＡが形成されており、また前記ゲート電極１３Ｂの相対向する側壁面には側壁絶縁膜１３ＷＢが形成されている。
【００１２】
さらに前記素子領域１１Ａには、前記ゲート電極１３Ａ直下のチャネル領域１１ＣＡから見て前記側壁絶縁膜１３ＷＡのそれぞれの外側に、前記ソースエクステンション領域１１ａに部分的に重畳してｎ＋型のソース領域１１ｅが、また前記ドレインエクステンション領域１１ｂに部分的に重畳してｎ＋型のドレイン領域１１ｆが形成されている。同様に前記素子領域１１Ａには、前記ゲート電極１３Ｂ直下のチャネル領域１１ＣＢから見て前記側壁絶縁膜１３ＷＢのそれぞれの外側に、前記ソースエクステンション領域１１ｃに部分的に重畳してｎ＋型のソース領域１１ｇが、また前記ドレインエクステンション領域１１ｄに部分的に重畳してｎ＋型のドレイン領域１１ｈが形成されている。ここで前記ソース領域１１ｅは前記チャネル領域１１ＣＡに対し前記チャネル領域１１ＣＢとは反対の側に形成されており、またドレイン領域１１ｈは前記チャネル領域１１ＣＢに対し前記チャネル領域１１ＣＡとは反対の側に形成されている。また前記ドレイン領域１１ｆおよびソース領域１１ｇは同一のｎ＋型拡散領域よりなり、ゲート電極１３Ａを有するトランジスタとゲート電極１３Ｂを有するトランジスタにより共有されている。
【００１３】
図１の構成では、さらに前記ソース領域１１ｅ、ドレイン領域１１ｆ従ってソース領域１１ｇ、ドレイン領域１１ｈ、ゲート電極１３Ａおよび１３Ｂ上にシリサイド層１１Ｓがそれぞれ形成され、さらに前記シリコン基板１１上には前記ゲート電極１３Ａ，１３Ｂおよびそれぞれの側壁絶縁膜１３ＷＡ，１３ＷＢを覆って、引張り応力を蓄積した引張り応力膜１４が形成されている。前記引張応力膜１４は前記ゲート電極１３Ａ，１３Ｂを前記シリコン基板１１の表面に押圧するように作用し、前記チャネル領域１１ＣＡ，１１ＣＢに、ゲート長方向に一軸性引張応力が作用した場合と同様の歪みを誘起する。このような歪みによりシリコンのバンド構造が前記チャネル領域１１ＣＡ，１１ＣＢにおいて変形し、電子のゲート長方向への移動度が向上する。
【００１４】
さらに前記シリコン基板１１上には前記引張り応力膜１４を覆って層間絶縁膜１５が形成されている。
【００１５】
このような構造の半導体装置において微細化が進みゲート電極１３Ａとゲート電極１３Ｂの間の距離Ｄが短縮されると、前記引張り応力膜１４のうち、図中に距離Ｌで示すゲート電極１３Ａおよびゲート電極１３Ｂを覆って相対向する部分の間隔も減少し、前記引張り応力膜１４を覆って層間絶縁膜１５を形成した場合、このようなゲート電極１３Ａとゲート電極１３Ｂの間において、図１中に破線で示すように埋め込み不良によるボイド１５ｘが発生する恐れがある。このため、前記引張応力膜１４を十分な膜厚で形成することが困難になる。このようなボイド１５ｘはゲート電極１３Ａ，１３Ｂに沿って延在する傾向があるため、前記層間絶縁膜１５中に前記ドレイン領域１１ｆに対応してコンタクトホールを形成し、これをタングステン（Ｗ）などの導体で充填した場合、形成されるビアプラグがゲート電極１３Ａ，１３Ｂに沿って拡がってしまい、隣接する半導体装置と短絡を生じるなどの不具合が生じる恐れがある。
【００１６】
このため最近の例えばゲート長が２８ｎｍの世代の半導体装置などでは、前記引張応力膜１４として膜厚が１０ｎｍ以下の膜しか形成することができなくなっているが、これに伴い、応力印加による動作速度の向上もせいぜい２％程度にとどまってしまうという問題が生じている。
【課題を解決するための手段】
【００１７】
半導体装置は、第１および第２の素子領域を有する半導体基板と、前記第１の素子領域に形成された論理素子と、前記第２の素子領域に形成されたメモリ素子と、前記論理素子と前記メモリ素子とを覆う層間絶縁膜と、を備え、前記論理素子は、前記第１の素子領域において相互に隣接して形成された第１および第２のｎチャネルＭＯＳトランジスタを含み、前記第１のｎチャネルＭＯＳトランジスタは、第１のゲート高さおよび第１のゲート長を有する第１のゲート電極と、前記第１のゲート電極の側壁面に形成された第１の側壁絶縁膜と、を含み、前記第２のｎチャネルＭＯＳトランジスタは、前記第１のゲート高さおよび前記第１のゲート長を有する第２のゲート電極と、前記第２のゲート電極の側壁面に形成された第２の側壁絶縁膜と、を含み、前記第１および第２のゲート電極は、前記第１の素子領域において第１の間隔を有し、前記論理素子はさらに、前記第１の素子領域において前記第１および第２のゲート電極を、前記第１および第２の側壁絶縁膜を含めて第１の膜厚で覆う第１の引張応力膜と、前記第１の素子領域において前記第１の引張応力膜を前記第２の膜厚で覆う第２の引張応力膜と、を含み、前記メモリ素子は、前記第２の素子領域において相互に隣接して形成された第３および第４のｎチャネルＭＯＳトランジスタを含み、前記第３のｎチャネルＭＯＳトランジスタは、第２のゲート高さおよび前記第１のゲート長よりも長い第２のゲート長を有する第３のゲート電極と、前記第３のゲート電極の側壁面に形成された第３の側壁絶縁膜と、を含み、前記第４のｎチャネルＭＯＳトランジスタは、前記第２のゲート高さおよび前記第２のゲート長を有する第４のゲート電極と、前記第４のゲート電極の側壁面に形成された第４の側壁絶縁膜と、を含み、前記第３および第４のゲート電極は、前記第２の素子領域において前記第１の間隔を有し、前記第２の引張応力膜は前記第２の素子領域において、前記第３および第４のゲート電極を、前記第３および第４の側壁絶縁膜を含めて前記第２の膜厚で覆い、前記第１および第２のゲート電極の間において、前記第２の引張応力膜のうち、前記第１の側壁絶縁膜に設けられた第１の部分と前記第２の引張応力膜のうち、前記第２の側壁絶縁膜に設けられた第２の部分とは、最も近接した部分において第１の距離で相互に隔てられており、前記第３および第４のゲート電極の間において、前記第２の引張応力膜のうち、前記第３の側壁絶縁膜に設けられた第３の部分と前記第２の引張応力膜のうち、前記第４の側壁絶縁膜に設けられた第４の部分とは、最も近接した部分において第２の距離で相互に隔てられており、前記第１のゲート高さを前記第１の距離で割った第１のアスペクト比と、前記第２のゲート高さを前記第２の距離で割った第２のアスペクト比とは略等しい。
【００１８】
他の側面によれば半導体装置の製造方法は、半導体基板の第１の素子領域に、第１のゲート電極を有する第１のｎチャネルＭＯＳトランジスタおよび第２のゲート電極を有するｎチャネルＭＯＳトランジスタを、互いに隣接して第１のゲート長および第１のゲート高さで形成し、また前記半導体基板の第２の素子領域に、第３のゲート電極を有する第３のｎチャネルＭＯＳトランジスタおよび第４の電極を有する第４のｎチャネルＭＯＳトランジスタを、互いに隣接して前記第１のゲート長より長い第２のゲート長と前記第１のゲート高さと同じ第２のゲート高さで形成する工程と、前記第１および第２の素子領域にわたり第１の引張応力膜を、前記第１の素子領域においては前記第１および第２のゲート電極を覆って、また前記第２の素子領域においては前記第３および第４のゲート電極を覆って、第１の膜厚で形成する工程と、前記第１の引張応力膜を、前記第２の素子領域において選択的に除去する工程と、前記第１および第２の素子領域にわたり第２の引張応力膜を、前記第１の素子領域においては前記第１の引張応力膜を覆って、また前記第２の素子領域においては前記第３および第４のゲート電極を覆って、第２の膜厚で形成する工程と、前記第１および第２の素子領域にわたり、前記第２の引張応力膜上に層間絶縁膜を形成し、前記第１の素子領域においては前記第１および第２のｎチャネルＭＯＳトランジスタを埋め込み、前記第２の素子領域においては前記第３および第４のｎチャネルＭＯＳトランジスタを埋め込む工程と、を含み、前記第１および第２のゲート電極の間において、前記第２の引張応力膜のうち、前記第１の側壁絶縁膜に設けられた第１の部分と前記第２の引張応力膜のうち、前記第２の側壁絶縁膜に設けられた第２の部分とは、最も近接した部分において第１の距離で相互に隔てられており、前記第３および第４のゲート電極の間において、前記第２の引張応力膜のうち、前記第３の側壁絶縁膜に設けられた第３の部分と前記第２の引張応力膜のうち、前記第４の側壁絶縁膜に設けられた第４の部分とは、最も近接した部分において第２の距離で相互に隔てられており、前記第１の引張応力膜の第１の膜厚と前記第２の引張応力膜の第２の膜厚とは、前記第１のゲート高さを前記第１の距離で割った第１のアスペクト比と、前記第２のゲート高さを前記第２の距離で割った第２のアスペクト比とは略等しくなるように設定される。
【発明の効果】
【００１９】
本発明によれば、高速動作が要求される論理素子のｎチャネルＭＯＳトランジスタにおいて十分な膜厚の引張応力膜を形成する一方で、高い集積密度が要求されるメモリ素子においてはゲート電極間のアスペクト比を、層間絶縁膜による埋込が可能な程度に抑制することができ、高速動作する論理素子と高い集積密度のメモリ素子とを、層間絶縁膜の埋込不良を生じることなく、安定に高い歩留まりで製造することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】従来の半導体装置の問題点を説明する断面図である。
【図２】第１の実施形態による半導体装置の概略的構成を示す平面図である。
【図３Ａ】図２の半導体装置で使われるＳＲＡＭの構成を示す平面図である。
【図３Ｂ】図３Ａ中、線Ａ−Ａ’に沿った断面図である。
【図３Ｃ】図３Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図４】図３Ａ〜図３ＣのＳＲＡＭの等価回路図である。
【図５】図２の半導体装置で使われるＣＭＯＳ素子の構成を示す平面図である。
【図６】図５中、線Ｃ−Ｃ’に沿った断面図である。
【図７】図５中、線Ｄ−Ｄ’に沿った断面図である。
【図８】図３Ｂの断面図と図６の断面図を比較して示す図である。
【図９Ａ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９Ｂ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９Ｃ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９Ｄ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９Ｅ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９Ｆ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９Ｇ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【発明を実施するための形態】
【００２１】
［第１の実施形態］
図２は、第１の実施形態によるメモリ素子とロジック素子を集積化した半導体装置５０の概略的構成を示す平面図である。
【００２２】
図２を参照するに、前記半導体装置５０は素子分離領域２１Ｉを有するシリコン基板２１上に形成されており、前記素子分離領域２１Ｉ中にはメモリとしてＳＲＡＭ２０の素子領域と、ロジック素子としてＣＭＯＳ素子６０の素子領域とが画成されている。
【００２３】
図３Ａは、前記ＳＲＡＭ２０の１メモリセル分のレイアウトを示す平面図、図３Ｂは図３Ａ中、線Ａ−Ａ’に沿った断面図、図３Ｃは図３Ａ中、線Ｂ−Ｂ’に沿った断面図である。また図４は前記ＳＲＡＭ２０の等価回路図を示す。
【００２４】
先に図４の等価回路図を参照するに、前記ＳＲＡＭ２０はｐチャネルＭＯＳトランジスタよりなる第１のロードトランジスタＬＴ１とｎチャネルＭＯＳトランジスタよりなる第１のドライバトランジスタＤＴ１を直列接続した第１のＣＭＯＳインバータＩ１と、ｐチャネルＭＯＳトランジスタよりなる第２のロードトランジスタＬＴ２とｎチャネルＭＯＳトランジスタよりなる第２のドライバトランジスタＬＤ２を直列接続した第２のＣＭＯＳインバータＩ２とよりなるフリップフロップ回路ＦＦを含み、前記第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を接続する接続ノードＮ１は、ｎチャネルＭＯＳトランジスタよりなりワードラインＷＬにより制御される第１のトランスファトランジスタＴＦ１を介して第１のビットラインＢＬに接続される。同様に、前記第２のロードトランジスタＬＴ２と第１のドライバトランジスタＤＴ２を接続する接続ノードＮ２は、ｎチャネルＭＯＳトランジスタよりなりワードラインＷＬにより制御される第２のトランスファトランジスタＴＦ２を介して、前記第１のビットラインの相補的ビットライン／ＢＬに接続される。
【００２５】
次に図３Ａの平面図を参照するに、前記ＳＲＡＭ２０はＳＴＩ型の素子分離領域２１Ｉが形成されたｐ型シリコン基板２１上に形成されており、前記素子分離領域２１Ｉには、前記ｐ型シリコン基板２１上をビット線方向ＢＬ、すなわち列方向に連続的に、かつ相互に平行に、かつ離間して延在する第１および第２のｐ型活性領域２１Ａ１，２１Ａ２が画成されている。また前記素子分離領域２１Ｉには前記第１および第２のｐ型活性領域２１Ａ１，２１Ａ２の間に、ビット線方向ＢＬに限られた距離だけ互いに平行に延在する第３および第４のｎ型活性領域２１Ｂ１，２１Ｂ２が、前記ｎ型活性領域２１Ｂ１が前記ｐ型活性領域２１Ａ１と前記ｎ型活性領域２１Ｂ２の間に位置するように、さらに前記ｎ型活性領域２１Ｂ２が前記ｐ型活性領域２１Ａ２と前記ｎ型活性領域２１Ｂ１の間に位置するように、画成されている。
【００２６】
図３Ａ中、破線は一つのメモリセル２０Ｌの境界を示すが、前記活性領域２１Ａ１上にはかかるメモリセルの境界の一方の交点の近傍に、第１の電源電圧Ｖｓｓを供給される電源コンタクトＶ１が、また他方の交点にビット線ＢＬに接続されるビットラインコンタクトＶ２が形成されている。また前記活性領域２１Ａ２上には前記電源コンタクトＶ１に対して点対称な位置に、前記電源電圧Ｖｓｓを供給される電源コンタクトＶ３が、また前記ビットラインコンタクトＶ２に対して点対称な位置に、前記ビット線ＢＬに対し相補的なビット線／ＢＬに接続されるビットラインコンタクトＶ４が形成されている。ただし前記ビアコンタクトＶ１は、前記活性領域２１Ａ１から左方に延在する延在部２１ａ１に形成され、左隣のメモリセルと共有されている。同様に前記ビアコンタクトＶ３は、前記活性領域２１Ａ２から右方に延在する延在部２１ａ２に形成され、右隣のメモリセルと共有されている。
【００２７】
さらに前記活性領域２１Ｂ１には、前記メモリセルの境界との交点に対応して、第２の電源電圧Ｖｄｄを供給される電源コンタクトＶ５が形成されており、また前記活性流域２１Ｂ２には、前記電源コンタクトＶ５に対して点対称な位置に前記電源電圧Ｖｄｄを供給される電源コンタクトＶ６が形成されている。
【００２８】
前記活性領域２１Ａ１上には、前記電源コンタクトＶ１とビット線コンタクトＶ２の間に図４のドライバトランジスタＤＴ１とトランスファトランジスタＴＦ１とが順次形成されており、前記ドライバトランジスタＤＴ１のゲート電極２１Ｇ１が、前記活性領域２１Ｂ１を横切ってワード線方向、すなわち行方向に前記活性領域２１Ｂ２に向かって延在し、前記活性領域２１Ｂ２の端にビアコンタクトＶ７において接続されている。その際、前記活性領域２１Ｂ１とゲート電極２１Ｇ１の交点には、前記ＳＲＡＭ２０のロードトランジスタＬＴ１が形成される。
【００２９】
同様に前記活性領域１１Ａ２上には、前記電源コンタクトＶ３とビット線コンタクトＶ４の間に図４のドライバトランジスタＤＴ２とトランスファトランジスタＴＦ２とが順次形成されており、前記ドライバトランジスタＤＴ２のゲート電極２１Ｇ２が、前記活性領域２１Ｂ２を横切ってワード線方向、すなわち行方向に前記活性領域２１Ｂ１に向かって延在し、前記活性領域２１Ｂ１の端にビアコンタクトＶ８において接続されている。その際、前記活性領域２１Ｂ２とゲート電極２１Ｇ２の交点には、前記ロードトランジスタＬＴ２が形成される。
【００３０】
さらに前記活性領域２１Ａ１と活性領域２１Ｂ１とは、前記トランジスタＤＴ１とＴＦ１の間のビアコンタクトＶ９を、前記活性領域２１Ｂ１のうち前記トランジスタＬＴ１に対して前記電源コンタクトＶ５とは反対の側に前記ビアコンタクトＶ８と並んで形成されるビアコンタクトＶ１０に、前記ノードＮ１に対応する配線パタ―ンＷ１により接続され、これにより前記ロートトランジスタＬＴ１とドライバトランジスタＤＴ１とが、電源電圧Ｖｄｄが供給される電源コンタクトＶ５と電源電圧Ｖｓｓが供給される電源コンタクトＶ１との間で直列に接続される。
【００３１】
同様に前記活性領域２１Ａ２と活性領域２１Ｂ２とは、前記トランジスタＤＴ２とＴＦ２の間のビアコンタクトＶ１１を、前記活性領域２１Ｂ２のうち前記トランジスタＬＴ２に対して前記電源コンタクトＶ６とは反対の側に前記ビアコンタクトＶ７と並んで形成されるビアコンタクトＶ１２に、前記ノードＮ２に対応する配線パタ―ンＷ２により接続され、これにより前記ロートトランジスタＬＴ２とドライバトランジスタＤＴ２とが、電源電圧Ｖｄｄが供給される電源コンタクトＶ６と電源電圧Ｖｓｓが供給される電源コンタクトＶ３との間で直列に接続される。
【００３２】
さらに前記トランスファトランジスタＴＦ１のゲート電極２１Ｇ３がワート線方向ＷＬ，すなわち行方向上、前記活性領域２１Ｂ１とは反対の方向に延在し、前記メモリセルの境界においてワート線ＷＬとワード線コンタクトＶ１３において接続される。また前記トランスファトランジスタＴＦ２のゲート電極２１Ｇ４がワート線方向ＷＬ，すなわち行方向上、前記活性領域２１Ｂ２とは反対の方向に延在し、前記メモリセルの境界においてワート線ＷＬとワード線コンタクトＶ１４において接続される。
【００３３】
図４の等価回路図においてロードトランジスタＬＴ１とＬＴ２はｐチャネルＭＯＳトランジスタであり、シリコン基板２１中のｎ型ウェルに形成されているのに対し、ドライバトランジスタＤＴ１，ＤＴ２およびトランスファトランジスタＴＦ１，ＴＦ２はｎチャネルＭＯＳトランジスタであり、前記シリコン基板２１中のｐ型ウェルに形成されているのに注意すべきである。
【００３４】
なお図３Ａの平面図中、白抜きで示したビアコンタクトＶ７〜Ｖ１２は前記ゲート電極２１Ｇ１〜２１Ｇ３に対応する配線層をそれぞれの活性領域に接続するビアコンタクトを示しており、黒で示したビアコンタクトＶ１〜Ｖ６，Ｖ１３，Ｖ１４はより上層の、すなわちワードラインＷＬ，ビットラインＢＬが形成される配線層への接続のためのビアコンタクトを示す。
【００３５】
次に図３Ａ中、線Ａ−Ａ’に沿ったＳＲＡＭ２０の断面について、図３Ｂを参照しながら説明する。
【００３６】
図３Ｂの断面図を参照するに、前記線Ａ−Ａ’に沿った断面では、前記ｐ型シリコン基板２１の上部にｐ型ウェル２１ＰＷが形成されており、前記ｐ型シリコン基板２１上には前記ドライバトランジスタＤＴ１のポリシリコンゲート電極２１Ｇ１が、例えば３５ｎｍ〜４５ｎｍのゲート長ＧＬＭおよび５０ｎｍ〜１００ｎｍの高さで、ゲート絶縁膜２１Ｇｏｘ１を介して形成されている。また前記ｐ型ウェル２１ＰＷ中には前記ポリシリコンゲート電極２１Ｇ１の左右に、ｎ型のソースエクステンション領域２１ａおよびｎ型のドレインエクステンション領域２１ｂが形成されている。また同様に前記ｐ型シリコン基板２１上には前記トランスファトランジスタＴＦ１のポリシリコンゲート電極２１Ｇ３が、ゲート絶縁膜２１Ｇｏｘ３を介して、同じく３５ｎｍ〜４５ｎｍのゲート長ＧＬＭおよび５０ｎｍ〜１００ｎｍの高さで形成されており、前記ｐ型ウェル２１ＰＷ中には前記ポリシリコンゲート電極２１Ｇ３の左右に、ｎ型のソースエクステンション領域２１ｃおよびｎ型のドレインエクステンション領域２１ｄが形成されている。ここでドレインエクステンション領域２１ｂとソースエクステンション領域２１ｃとは連続した一つのｎ型拡散領域により形成されている。
【００３７】
前記ポリシリコンゲート電極２１Ｇ１はその左右に側壁絶縁膜２１ＳＷ１を、またポリシリコンゲート電極２１Ｇ３はその左右に側壁絶縁膜２１ＳＷ３を有しており、前記シリコン基板２１中には前記ポリシリコンゲート電極２１Ｇ１の左側、すなわちもう一方のポリシリコンゲート電極２１Ｇ３から遠い側の側壁絶縁膜２１ＳＷ１の外側に、ｎ＋型のソース領域２１ｅが、例えば４０ｎｍ〜６０ｎｍの深さに形成されている。また前記シリコン基板２１中には前記ポリシリコンゲート電極２１Ｇ１の右側、すなわちもう一方のポリシリコンゲート電極２１Ｇ３に近い側の側壁絶縁膜２１ＳＷ１の外側に、ｎ＋型のドレイン領域２１ｆが、同様に例えば４０ｎｍ〜６０ｎｍの深さに形成されている。また前記シリコン基板２１中には前記ポリシリコンゲート電極２１Ｇ３の左側、すなわちもう一方のポリシリコンゲート電極２１Ｇ１に近い側で側壁面上の側壁絶縁膜２１ＳＷ３の外側に、ｎ＋型のソース領域２１ｇが、前記ドレイン領域２１ｆと同じｎ＋型の拡散領域により、同様に４０ｎｍ〜６０ｎｍの深さに形成されている。また前記シリコン基板２１中には前記ポリシリコンゲート電極２１Ｇ３の右側、すなわちもう一方のポリシリコンゲート電極２１Ｇ１から遠い側で側壁絶縁膜２１ＳＷ３の外側に、ｎ＋型のドレイン領域２１ｈが同様に４０ｎｍ〜６０ｎｍの深さに形成されている。前記ソース領域２１ｅ，ドレイン領域２１ｇ従ってソース領域２１ｇ、ドレイン領域２１ｈ、さらには前記ゲート電極２１Ｇ１，２１Ｇ２の露出表面上にはシリサイド膜２１Ｓが形成されている。
【００３８】
図３Ｂの構成では、さらに前記シリコン基板２１上に、前記ポリシリコンゲート電極２１Ｇ１および２１Ｇ３を覆ってＳｉＮなどよりなるエッチングストッパ膜２２Ｓが連続的に形成されており、前記エッチングストッパ膜２２Ｓ上に層間絶縁膜２２が形成されている。前記エッチングストッパ膜２２Ｓは、後で説明する第２の引張応力膜６５と同じものである。また前記層間絶縁膜２２は後で説明する層間絶縁膜６６と同じものである。
【００３９】
前記層間絶縁膜２２には、前記ポリシリコンゲート電極２１Ｇ１とポリシリコンゲート電極２１Ｇ３の間に、前記ビアコンタクトＶ９に対応するビアプラグ２２Ｃが、前記ドレイン領域２１ｆ、従ってソース領域２１ｇに電気的にコンタクトして形成されている。
【００４０】
さらに前記層間絶縁膜２２には電源電圧Ｖｓｓを供給する配線パタ―ン２３Ａにコンタクトして、前記ビアコンタクトＶ１を構成するビアプラグ２２Ａが、またビット線ＢＬを構成する配線パタ―ン２３Ｂにコンタクトして前記ビアコンタクトＶ１３を構成するビアプラグ２２Ｂが、それぞれ形成されている。前記ビアプラグ２２Ａは前記ドライバトランジスタＤＴ１のソース領域２１ｅに電気的にコンタクトし、前記ビアプラグ２２Ｂは前記トランスファトランジスタＴＦ１のドレイン領域２１ｈに電気的にコンタクトする。
【００４１】
次に図３Ａ中、線Ｂ−Ｂ’に沿ったＳＲＡＭ２０の断面について、図３Ｃを参照しながら説明する。
【００４２】
図３Ｃの断面図を参照するに、図示の線Ｂ−Ｂ’に沿った断面では前記ｐ型シリコン基板２１の上部にｎ型ウェル２１ＮＷが形成されており、前記ロードトランジスタＬＴ１がかかるｎ型ウェル２１ＮＷに形成されている。
【００４３】
より具体的には図３Ｃの断面では図３Ｂのゲート長が３５ｎｍ〜４５ｎｍで高さが５０ｎｍ〜１００ｎｍのゲート電極２１Ｇ１がゲート絶縁膜２１Ｇｏｘ１共々延在してロードトランジスタＬＴ１のゲート電極を構成し、前記ｎ型ウェル１１ＮＷ中には前記ゲート電極Ｇ１の左右に、ｐ型のソースエクステンション領域２１ｉおよびｐ型のドレインエクステンション領域２１ｉがそれぞれ形成されている。
【００４４】
さらに前記ゲート電極２１Ｇ１の左右の側壁面には側壁絶縁膜が前記図２Ｂの断面と同様に形成されており、前記ゲート電極２１Ｇ１の左右には、前記側壁絶縁膜の外側にｐ＋型のソース領域２１ｋおよびｐ＋型のドレイン領域２１ｌが、例えば４０ｎｍ〜６０ｎｍの深さにそれぞれ形成されている。
【００４５】
また図３Ｃの断面では素子分離絶縁膜１１Ｉ上に前記ロードトランジスタＬＴ２のゲート電極となるポリシリコンパタ―ン２１Ｇ２がその下のゲート絶縁膜Ｇｏｘ２共々、前記ゲート長ＧＬＭに対応する３５ｎｍ〜４５ｎｍの幅で延在する。
【００４６】
さらに図３Ｃの断面では前記ゲート電極２１Ｇ１およびポリシリコンパタ―ン２１Ｇ２は前記層間絶縁膜２２により同様に覆われ、前記層間絶縁膜２２には、前記ビアコンタクトＶ１０およびＶ８に対応してビアプラグ２２Ｗおよび２２Ｖが形成され、ビアプラグ２２Ｖは対応するシリサイド層を介して、前記ポリシリコンパタ―ン２１Ｇ２に電気的に接続される。またビアプラグ２２Ｗは前記ドレイン領域２１ｌに、対応するシリサイド層を介して電気的に接続される。
【００４７】
また前記層間絶縁膜２２上には電源電圧Ｖｄｄを供給される配線パタ―ンが形成されており、前記配線パタ―ンが前記層間絶縁膜２２中に形成されたビアコンタクトＶ５に対応するビアプラグ２２Ｃにより、前記ｐ型ソース領域２１ｌに電気的に接続される。
【００４８】
なお図３Ｂおよび図３Ｃにおいて、図４のフリップフロップを構成するための配線は、図面が複雑になるため図示を省略する。
【００４９】
その他のトランジスタＤＴ２，ＴＦ２およびＬＴ２も、図３Ｂあるいは図３Ｃと同様な断面構造を有しており、説明は省略する。
【００５０】
次に前記シリコン基板２１上に前記ＳＲＡＭ２０と共にロジック素子として集積化されるＣＭＯＳ素子６０について説明する。
【００５１】
図５は前記シリコン基板２１上に形成されるＣＭＯＳ素子６０を示す平面図、図６は図４中、線Ｃ−Ｃ’に沿った断面図、図７は図４中、線Ｄ−Ｄ’に沿った断面図である。
【００５２】
図５の平面図を参照するに、前記シリコン基板２１上には素子分離領域２１Ｉ中にｐ型ウェル６１ＰＷが形成された素子領域６１Ａとｎ型ウェル６１ＮＷが形成された素子領域６１Ｂとが相接して形成されており、前記素子領域６１ＰＷおよび６１ＮＷを横切って、第１のポリシリコンゲート電極６１Ｇ１および第２のポリシリコンゲート電極６１Ｇ２が、互いに平行に、間隔Ｄで延在している。また図５の構成では前記素子領域６１Ａ中、前記ゲート電極６３Ｇ１の左側にビアコンタクト６６Ａが、前記ポリシリコンゲート電極６３Ｇ１とポリシリコンゲート電極６３Ｇ２の間にビアコンタクト６６Ｂが、さらに前記ポリシリコンゲート電極６３Ｇ２の右側にはビアコンタクト６６Ｃが形成されている。さらに図５の構成では前記素子領域６１Ｂ中、前記ポリシリコンゲート電極６３Ｇ１の左側にビアコンタクト６６Ｄが、前記ポリシリコンゲート電極６３Ｇ１とポリシリコンゲート電極６３Ｇ２の間にビアコンタクト６６Ｅが、さらに前記ポリシリコンゲート電極６３Ｇ２の右側にはビアコンタクト６６Ｆが形成されている。前記素子領域６１Ａにおいては前記ポリシリコンゲート電極６３Ｇ１に対応して第１のｎチャネルＭＯＳトランジスタＮＭＯＳ１が、また前記ポリシリコンゲート電極６３Ｇ２に対応して第２のｎチャネルＭＯＳトランジスタＮＭＯＳ２が形成され、また前記素子領域６１Ｂにおいては前記ポリシリコンゲート電極６３Ｇ１に対応して第１のｐチャネルＭＯＳトランジスタＰＭＯＳ１が、また前記ポリシリコンゲート電極６３Ｇ２に対応して第２のｐチャネルＭＯＳトランジスタＰＭＯＳ２が形成されている。
【００５３】
次に図６の断面図を参照するに、前記素子領域６１Ａにおいては前記シリコン基板２１上に前記ポリシリコンゲート電極６３Ｇ１およびポリシリコンゲート電極６３Ｇ２が、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して５０ｎｍ〜１００ｎｍの高さおよび８０ｎｍ〜１００ｎｍの間隔Ｄで形成されており、図６の断面図では前記ポリシリコンゲート電極６３Ｇ１の左側、すなわち前記ポリシリコンゲート電極６３Ｇ１直下のｎチャネルＭＯＳトランジスタＮＭＯＳ１のチャネル領域６１ＣＡから見て前記ポリシリコンゲート電極６３Ｇ２とは反対の側に、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のｎ型ソースエクステンション領域６１ａが、また前記チャネル領域６１ＣＡから見て前記ポリシリコンゲート電極６３Ｇ２の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のドレインエクステンション領域６１ｂが形成されている。さらに前記ポリシリコンゲート電極６３Ｇ２の左側、すなわち前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のチャネル領域６１ＣＢから見て前記ポリシリコンゲート電極６３Ｇ１の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のｎ型ソースエクステンション領域６１ｃが、また前記チャネル領域６１ＣＢから見て前記ポリシリコンゲート電極６３Ｇ１と反対の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のｎ型ドレインエクステンション領域６１ｄが形成されている。ただし図６の例では前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のｎ型ドレインエクステンション領域１１ｂとｎチャネルＭＯＳトランジスタＮＭＯＳ２のｎ型ソースエクステンション領域１１ｃとは、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２に共有されたｎ型拡散領域により形成されている。なお図６において間隔Ｄは、ゲート電極６３Ｇ１の中心から隣のポリシリコンゲート電極６３Ｇ２の中心までの距離に対応している。
【００５４】
前記ポリシリコンゲート電極６３Ｇ１はその左右の側壁面に５ｎｍ〜１０ｎｍの厚さの側壁絶縁膜６３ＷＡが形成されており、前記チャネル領域６１ＣＡから見て前記ポリシリコンゲート電極６３Ｇ２から遠い側で前記側壁絶縁膜６３ＷＡの外側にはｎ＋型のソース領域６１ｅが、また前記チャネル領域６１ＣＡから見て前記ポリシリコンゲート電極６３Ｇ２に近い側で前記側壁絶縁膜６３ＷＡの外側にはｎ＋型のドレイン領域６１ｆが形成されている。また前記ポリシリコンゲート電極６３Ｇ２はその左右の側壁面に側壁絶縁膜６３ＷＢが形成されており、前記チャネル領域６１ＣＢから見て前記ポリシリコンゲート電極６３Ｇ１に近い側で前記側壁絶縁膜６３ＷＢの外側にはｎ＋型のソース領域６１ｇが、また前記チャネル領域６１ＣＢから見てポリシリコン前記ゲート電極６３Ｇ１から遠い側で前記側壁絶縁膜６３ＷＢの外側にはｎ＋型のドレイン領域６１ｈが形成されている。ただし図６の例では前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のｎ＋型ドレイン領域６１ｆとｎチャネルＭＯＳトランジスタＮＭＯＳ２のｎ＋型ソース領域６１ｇとは、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２に共有されたｎ＋型拡散領域により形成されている。
【００５５】
前記ｎ＋型ソース領域６１ｅおよびｎ＋型ドレイン領域６１ｆ従ってｎ＋型ソース領域６１ｇ、前記ｎ＋型ドレイン領域６１ｈ、さらに前記ポリシリコンゲート電極６３Ｇ１，６３Ｇ２の露出シリコン面には、サリサイド法などによりシリサイド層６１Ｓが形成されている。
【００５６】
さらに前記シリコン基板２１上には、前記ポリシリコンゲート電極６３Ｇ１および６３Ｇ２、および側壁絶縁膜６３ＷＡ，６３ＷＢを覆って、１．５ＧＰａ〜２．２ＧＰａ、例えば２．２ＧＰａの引張り応力を蓄積したＳｉＮなどよりなる第１の引張り応力膜６４が、２０ｎｍ〜３５ｎｍの第１の膜厚ｔ１で略一様に形成されており、さらに前記第１の引張応力膜６４上には、１．５ＧＰａ〜２．２ＧＰａ、例えば２．２ＧＰａの引張り応力を蓄積したＳｉＮなどよりなる次の第２の引張応力膜６５が、例えば１０ｎｍ〜２０ｎｍの第２の膜厚ｔ２で略一様に形成されている。本実施形態では前記第１の膜厚ｔ１を前記第２の膜厚ｔ２よりも大きく設定する（ｔ１＞ｔ２）が、これらは同じか逆であってもかまわない。後で説明するが、この第２の引張応力膜６５は、前記図３Ｂの断面図におけるエッチングストッパ膜２２Ｓと同じものであり、同じ膜厚に形成されている。
【００５７】
さらに前記第２の応力膜６５上には層間絶縁膜６６が形成され、前記層間絶縁膜６６中には前記ｎ＋型ソース領域６１ｅに電気的にコンタクトするビアプラグ６６Ａが、また前記ｎ＋型ドレイン領域６１ｆ従ってｎ＋型ソース領域６１ｇに電気的にコンタクトするビアプラグ６６Ｂが、また前記ｎ＋型ドレイン領域６１ｈに電気的にコンタクトするビアプラグ６６Ｃが、それぞれ形成されている。この層間絶縁膜６６は、前記図２Ｂの断面図における層間絶縁膜２２と同じものである。
【００５８】
かかる構成のｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２では、前記第１および第２の引張り応力膜６４，６５の作用により前記ポリシリコンゲート電極６３Ｇ１，６３Ｇ２がそれぞれのチャネル領域６１ＣＡ，６１ＣＢに押圧され、前記チャネル領域６１ＣＡ，６１ＣＢを構成するＳｉ結晶中に歪みを誘起する。かかる歪みはＳｉ結晶の伝導帯のバンド構造を変形させ、その結果、電子の移動度が増大し、動作速度が向上する。ただしこのような動作速度の向上を得るためには、前記第１および第２の引張応力膜に十分な膜厚を確保することが必要である。
【００５９】
次に図７の断面図を参照するに、前記素子領域６１Ｂにおいては前記シリコン基板２１上に前記ゲート電極６３Ｇ１およびゲート電極６３Ｇ２が、それぞれゲート絶縁膜６２Ｃおよび６２Ｄを介して前記素子領域６１Ａ中におけるのと同じ５０ｎｍ〜１００ｎｍの高さおよび８０ｎｍ〜１００ｎｍの間隔Ｄで形成されている。さらに図７の断面図では前記ゲート電極６３Ｇ１の左側、すなわち前記ゲート電極６３Ｇ１直下のｐチャネルＭＯＳトランジスタＰＭＯＳ１のチャネル領域６１ＣＣから見て前記ゲート電極６３Ｇ２とは反対の側に、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のｐ型ソースエクステンション領域６１ｉが、また前記チャネル領域６１ＣＣから見て前記ゲート電極６３Ｇ２の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のドレインエクステンション領域６１ｊが形成されている。さらに前記ゲート電極６３Ｇ２の左側、すなわち前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のチャネル領域６１ＣＤから見て前記ゲート電極６３Ｇ１の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のｐ型ソースエクステンション領域６１ｋが、また前記チャネル領域６１ＣＤから見て前記ゲート電極６３Ｇ１と反対の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のｐ型ドレインエクステンション領域６１ｌが形成されている。なお図７においても前記間隔Ｄは、ゲート電極６３Ｇ１の中心から隣りのゲート電極６３Ｇ２の中心までの距離に対応している。
【００６０】
前記素子領域６１Ｂにおいても前記ゲート電極６３Ｇ１はその左右の側壁面に５ｎｍ〜１０ｎｍの厚さの側壁絶縁膜６３ＷＡが形成されているが、図７の素子領域６１Ｂでは、前記チャネル領域６１ＣＣから見て前記ゲート電極６３Ｇ２から遠い側で前記側壁絶縁膜６３ＷＡの外側において前記シリコン基板２１中に切り込むトレンチ６１ＴＡが形成されており、前記トレンチ６１ＴＡは前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のソース領域を構成するｐ＋型のＳｉＧｅ混晶層６１ｍによりエピタキシャルに充填されている。また前記チャネル領域６１ＣＣから見て前記ゲート電極６３Ｇ２に近い側で前記側壁絶縁膜６３ＷＢの外側にも同様なトレンチ６１ＴＢが形成されており、前記トレンチ６１ＴＢは前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のドレイン領域を構成するｐ＋型のＳｉＧｅ混晶層６１ｎによりエピタキシャルに充填されている。
【００６１】
さらに前記ゲート電極６３Ｇ２はその左右の側壁面に側壁絶縁膜６３ＷＢが形成されており、前記チャネル領域６１ＣＤから見て前記ゲート電極６３Ｇ１に近い側で前記側壁絶縁膜６３ＷＢの外側には前記シリコン基板２１中に切り込むトレンチ６１ＴＣが、前記トレンチ６１ＴＢに連続して形成されており、前記トレンチ６１ＴＣは前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のソース領域を構成するｐ＋型のＳｉＧｅ混晶層６１ｏによりエピタキシャルに充填されている。さらに前記チャネル領域６１ＣＤから見て前記ゲート電極６３Ｇ１から遠い側で前記側壁絶縁膜６３ＷＢの外側には、前記シリコン基板２１中に切り込むトレンチ６１ＴＤが形成されており、前記トレンチ６１ＴＤは前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のドレイン領域を構成するｐ＋型のＳｉＧｅ混晶層６１ｐにより、やはりエピタキシャルに充填されている。
【００６２】
前記チャネル領域６１ＣＣの両側に、前記シリコン基板２１を構成するＳｉ結晶よりも格子定数の大きいＳｉＧｅ混晶層６１ｍおよび６１ｎをエピタキシャルに形成することにより、前記シリコン基板２１は前記チャネル領域６１ＣＣにおいて上下方向に引き延ばされ、その結果、前記チャネル領域６１ＣＣではＳｉ結晶中に左右方向から一軸性の圧縮応力が印加された場合と同様な歪みが誘起される。その結果、前記チャネル領域６１ＣＣではシリコン結晶のバンド構造が変形し、ホールの移動度が向上する。同様に前記チャネル領域６１ＣＤの両側に、前記シリコン基板２１を構成するＳｉ結晶よりも格子定数の大きいＳｉＧｅ混晶層６１ｏおよび６１ｐをエピタキシャルに形成することにより、前記シリコン基板２１は前記チャネル領域６１ＣＤにおいて上下方向に引き延ばされ、その結果、前記チャネル領域６１ＣＤではＳｉ結晶中に左右方向から一軸性の圧縮応力が印加された場合と同様な歪みが誘起される。その結果、前記チャネル領域６１ＣＤではシリコン結晶のバンド構造が変形し、ホールの移動度が向上する。
【００６３】
なお図７の例では前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のｐ＋型ドレイン領域を構成するＳｉＧｅ混晶層６１ｎと前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のｐ＋型ソース領域を構成するＳｉＧｅ混晶層６１ｏとは、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２に共有されている。
【００６４】
前記ＳｉＧｅ混晶層６１ｍ、６１ｎ，６１ｏ，６１ｐは前記シリコン基板２１の上面、すなわち前記シリコン基板２１とゲート絶縁膜６２Ｃあるいは６２Ｄとの界面を超えて上方に成長しており、これらの露出面上には図６の断面と同様にシリサイド層６１Ｓが形成されている。同様なシリサイド層６１Ｓは、ポリシリコンよりなるゲート電極６３Ｇ１，６３Ｇ２の上面にも形成されている。
【００６５】
さらに前記シリコン基板２１上には、前記ゲート電極６３Ｇ１，６３Ｇ２および側壁絶縁膜ＷＡ，ＷＢを覆って前記第１および第２の引張応力膜６４，６５が前記素子領域６４Ａにおけると同様に順次形成されており、前記第２の引張応力膜６５上には層間絶縁膜６６が形成されている。
【００６６】
さらに前記層間絶縁膜６６中には前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のソース領域６１ｍおよびドレイン領域６１ｎを露出するビアコンタクト６６Ｄおよび６６Ｅが形成され、また前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のソース領域６１ｏおよびドレイン領域６１ｐを露出するビアコンタクト６６Ｅおよび６６Ｆが形成されている。先にも説明したように前記ドレイン領域６１ｎとソース領域６１ｏとは同一のＳｉＧｅ混晶層よりなり、前記ビアコンタクト６６ＥはｐチャネルＭＯＳトランジスタＰＭＯＳ１とｐチャネルＭＯＳトランジスタＰＭＯＳ２により共有される。
【００６７】
なおｐチャネルＭＯＳトランジスタＰＭＯＳ１やＰＭＯＳ２では、ゲート電極に形成した引張応力膜６４，６５はチャネル領域６１ＣＣあるいは６１ＣＤにおけるホール移動度を劣化させるように作用することがある。しかし図７の構成ではこのような引張応力膜６４，６５が、ゲート電極６３Ｇ１あるいは６３Ｇ２の両側においてシリコン基板２１の表面、すなわちチャネル領域６１ＣＣあるいは６１ＣＤの表面よりも高い位置に張り出したＳｉＧｅ混晶層領域６１ｍ，６１ｎ，６１ｏおよび６１ｐを覆って形成されるため、図６の断面と比較すると引張り応力はゲート電極６３Ｇ１，６３Ｇ２の高さ方向の一部にしか作用せず、かつ引張応力の作用する方向も、シリコン基板２１の基板面に対して斜めに大きな角度をもつことになるため、チャネル領域６１ＣＣあるいは６１ＣＤに有効な応力が作用することがない。このため図６の断面に示されるようにｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２に引張応力膜６４，６５が形成されても、これらのｐチャネルＭＯＳトランジスタの特性が劣化することはない。
【００６８】
次に前記シリコン基板２１上における前記ＳＲＡＭ２０とＣＭＯＳ素子６０の関係について説明する。
【００６９】
図８は、前記図６の断面と前記図３Ｂの断面とを同一のスケールで比較する図であり、図８中（Ａ）の図は前記図５の断面を、また（Ｂ）の図は図２Ｂの断面を示している。なお図８中、前記層間絶縁膜２２上に形成される配線パタ―ン２３Ａ〜２３Ｃについては図示を省略している。
【００７０】
図８を参照するに図５の断面においてポリシリコンゲート電極６３Ｇ１および６３Ｇ２は、図３Ｂの断面におけるポリシリコンゲート電極２１Ｇ１および２１Ｇ２の間隔と同一の、例えば８０ｎｍ〜１００ｎｍの間隔Ｄで形成されているのに対し、ポリシリコンゲート電極６３Ｇ１，６３Ｇ２は、前記ポリシリコンゲート電極２１Ｇ１および２１Ｇ２のメモリ素子向きのゲート長ＧＬＭの値である３５ｎｍ〜４５ｎｍよりも短い、高速論理素子向きの例えば２５ｎｍ〜３５ｎｍのゲート長ＧＬＬを有している（ＧＬＬ＜ＧＬＭ）。
【００７１】
前記側壁絶縁膜６３ＷＡ，６３ＷＢおよび２１ＳＷ１，２１ＳＷ２は後で説明するように同一のプロセスにより一括して形成されるため同一の膜厚を有しており、また先に述べたように前記ポリシリコンゲート電極６３Ｇ１および６３Ｇ２は前記ポリシリコンゲート電極２１Ｇ１および２１Ｇ２の間隔と同一の間隔Ｄで形成されていることから、前記ＣＭＯＳ素子６０において相対向する前記側壁絶縁膜６３ＷＡと６３ＷＢの間隔ＬＡは、前記ＳＲＡＭ２０において相対向する前記側壁絶縁膜２１ＳＷ１および２１ＳＷ２が形成する間隔ＬＢに比べ、前記シリコン基板２１の表面で比較して前記ゲート電極６３Ｇ１および６３Ｇ２のゲート長ＧＬＬが前記ゲート電極２１Ｇ１および２１Ｇ２のゲート長ＧＬＭよりも短い分に加えて、すなわち距離にして差分ΔＧ＝ＧＬＭ−ＧＬＬだけ増大していることに注意すべきである。
【００７２】
そこで本実施形態では、このように素子領域６０において前記差分ΔＧだけ増大している間隔ＬＡを利用して、前記素子領域６０においては引張応力膜６４と引張応力膜６５を積層して厚い積層構造の応力膜６４Ｏを形成する。一方、前記素子領域２０では前記間隔ＬＢは間隔ＬＡに対し前記差分ΔＧだけ狭いため、一層の引張応力膜６５、従ってエッチングストッパ膜２２Ｓのみを形成する。図示の例では前記引張応力膜６５が素子領域２０においてもエッチングストッパ膜２２Ｓとして同一の膜厚ｔ２で形成されているため、前記第１の引張応力膜６４の膜厚ｔ１を、前記差分ΔＧに対応するように設定することができる。
【００７３】
かかる構成によれば、前記ＣＭＯＳ素子６０の素子領域において前記第１および第２の引張応力膜６５を形成しても、層間絶縁膜６６のステップカバレッジが不良になることがない。また前記ＳＲＡＭ２０の素子領域においては前記第２の引張応力膜６５は形成されないため、やはり前記層間絶縁膜６６のステップカバレッジが不良になることはない。
【００７４】
以下、図９Ａ〜図９Ｅを参照しながら本実施形態による半導体装置５０の製造方法を、ＣＭＯＳ素子６０とＳＲＡＭ２０とを並べて示しながら説明する。
【００７５】
図９Ａを参照するに、前記シリコン基板２１上には、前記ＣＭＯＳ素子６０の素子領域において前記ゲート電極６３Ｇ１，６３Ｇ２を有する二つのｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２がゲート間間隔Ｄで形成され、また（Ｂ）の図に示すように前記ＳＲＡＭ２０の素子領域において前記ゲート電極３２１Ｇ１，３２Ｇ２を有する二つのｎチャネルＭＯＳトランジスタＤＴ１，ＴＦ１が、同じゲート間間隔Ｄで形成される。
【００７６】
次に図９Ｂの工程において、前記ＣＭＯＳ素子６０および前記ＳＲＡＭ２０の構造上に前記第１の引張応力膜６４として例えばＳｉＮ膜を、シリコンのソースガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）のいずれかを少なくとも一つ含むガスを、５〜５０ｓｃｃｍの流量で供給し、また窒素のソースガスとしてＮＨ３を５００〜１００００ｓｃｃｍの流量で供給し、さらに窒素およびアルゴンの混合ガスを５００〜１００００ｓｃｃｍの流量で供給し、０．１〜４００Ｔｏｒｒの圧力下、５００〜７００℃の温度で実行する減圧ＣＶＤ法により、１０〜２０ｎｍの膜厚ｔ１に形成する。このようにして形成されたＳｉＮ膜は、１．５〜２．０ＧＰａの引張応力を蓄積している。
【００７７】
次に図９Ｃの工程において前記ＣＭＯＳ素子６０の素子領域にレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに前記ＳＲＡＭ２０の素子領域において、先に図９Ｂの工程で堆積した第１の引張応力膜６４を除去する。
【００７８】
次に図９Ｄの工程において前記レジストパターンＲ１を除去し、さらに前記第２に引張応力膜６５、すなわちＳＲＡＭ２０におけるエッチングストッパ膜２２Ｓとして例えばＳｉＮ膜を、先の第１の引張応力膜６４の場合と同じ条件で、１０ｎｍ〜２５ｎｍの膜厚ｔ２に形成する。
【００７９】
さらに図９Ｅの工程において前記シリコン基板２１上に、前記ＳＲＡＭ２０の素子領域からＣＭＯＳ素子６０の素子領域まで連続して層間絶縁膜２２を形成する。
【００８０】
さらに図９Ｆの工程において、前記層間絶縁膜２２中に、前記引張応力膜６５すなわちエッチングストッパ膜２２Ｓをエッチングストッパとし、前記ＣＭＯＳ素子６０の素子領域においては前記ソース領域６１ｅ、ドレイン領域６１ｆ従ってソース領域６１ｇ、およびドレイン領域６１ｈにそれぞれ対応したビアホール６６ａ〜６６ｃを形成し、前記ＳＲＡＭ２０の素子領域においては、前記ソース領域２１ｅおよびドレイン領域２１ｈにそれぞれ対応したビアホール２２ａ，２２ｂを形成する。
【００８１】
さらに図９Ｇの工程において、前記ビアホール６１ａ〜６１ｃにおいては露出されている引張応力膜６５および６４を、また前記ビアホール２２ａおよび２２ｂにおいては露出されている引張応力膜６５を選択的に除去することにより、その下のシリサイド層６１Ｓあるいは２１Ｓを露出させる。
【００８２】
さらに前記ビアホール６１ａ〜６１ｃおよび２２ａ〜２２ｂをビアプラグにより充填することにより、前記図８の断面を有する半導体装置５０が得られる。
【００８３】
以下、図９Ｅを参照しながら、前記ＣＭＯＳ素子６０およびＳＲＡＭ２０の素子領域における、前記層間絶縁膜２２によるステップカバレッジについて検討する。
【００８４】
例えば前記ゲート間間隔Ｄが１００ｎｍで、ゲート電極６３Ｇ１，６３Ｇ２のゲート長ＧＬＬが２５ｎｍ、ゲート電極２１Ｇ１，２１Ｇ２のゲート長ＧＬＭが３５ｎｍ、側壁絶縁膜６３ＷＡ，６３ＷＢ，２１ＳＷ１，２１ＳＷ２の膜厚が全て１０ｎｍであり、前記第１の引張応力膜６４として膜厚が２０ｎｍのＳｉＮ膜を形成し、第２の引張応力膜６５として膜厚が１０ｎｍのＳｉＮ膜を形成した場合、前記ＣＭＯＳ素子６０の素子領域においては、トランジスタＮＭＯＳ１とＮＭＯＳ２の間において引張応力膜６５のうちゲート電極６３Ｇ１を覆う第１の部分と引張応力膜６５のうちゲート電極６３Ｇ２を覆う第２の部分との間の間隔ＬＬは、最も狭くなる最下部において４５ｎｍとなり、前記ゲート電極６３Ｇ１，６３Ｇ２の高さ、すなわち第１のゲート高さＧＨ１が１００ｎｍであった場合、前記一対の引張応力膜６５の間のギャップ領域Ｇａｐ１のアスペクト比ないし縦横比（ＧＨ１／ＬＬ）は２．２程度にしかならない。
【００８５】
またこの場合、前記ＳＲＡＭ２０の素子領域においては、前記トランジスタＤＴ１とＴＦ１の間において、前記引張応力膜６５のうちトランジスタＤＴ１のゲート電極２１Ｇ１を覆う第１の部分と前記引張応力膜６５のうちＮＭＯＳ２のゲート電極２１Ｇ２を覆う第２の部分との間隔ＬＭは、最も狭くなる最下部において３０ｎｍとなり、前記ゲート電極２１Ｇ１，２１Ｇ２の高さ、すなわち第２のゲート高さＧＨ２が前記第１のゲート高さＧＨ１と同じく１００ｎｍであった場合、前記一対の引張応力膜６５の間のギャップ領域Ｇａｐ１のアスペクト比（ＧＨ２／ＬＭ）は３．３程度となる。
【００８６】
３．３程度のアスペクト比を有する構造は、高密度プラズマＣＶＤ法によりシリコン酸化膜を形成した場合には確実に充填することができるため、上記の例においてＳＲＡＭ２０の素子領域において層間絶縁膜２２の充填不良が生じることはない。またよりアスペクト比の低いＣＭＯＳ素子６０においては、余裕があるため、前記第１の引張応力膜６４の膜厚をさらに１０ｎｍないし１５ｎｍ程度増加させることも可能であることがわかる。すなわち本実施形態では、前記第１の引張応力膜６４の膜厚ｔ２を３０ｎｍないし３５ｎｍまで増加させても、前記層間絶縁膜２２のステップカバレッジ不良を回避することが可能である。この場合には、前記ギャップ領域Ｇａｐ１のアスペクト比はギャップ領域Ｇａｐ２のアスペクト比と略同一になる。
【００８７】
また前記ゲート間間隔Ｄが８０ｎｍでゲート長ＧＬＭが３５ｎｍ、ゲート長ＧＬＬが２５ｎｍ、側壁絶縁膜６３ＷＡ，６３ＷＢ，２１ＳＷ１，２１ＳＷ２の膜厚が全て５ｎｍ、第１の引張応力膜６４の膜厚ｔ１が３０ｎｍ，第２の引張応力膜６５の膜厚ｔ２が１０ｎｍである場合、前記ＳＲＡＭ２０およびＣＭＯＳ素子６０において前記ギャップ領域Ｇａｐ１およびＧａｐ２について、それぞれ５ｎｍの間隔ＬＬおよびＬＭを確保することができる。この場合、ゲート電極２１Ｇ１，２１Ｇ２，６３Ｇ１，６３Ｇ２の高さを５０ｎｍとすることにより、前記ギャップ領域Ｇａｐ１およびＧａｐ２について、いずれも３．３のアスペクト比を確保することができる。
【００８８】
このように本実施形態によれば、層間絶縁膜２２のステップカバレッジに対して余裕のあるＣＭＯＳ素子６０において引張応力膜６４の膜厚ｔ１を、ＳＲＡＭにおけるステップカバレッジに合わせて増大させることにより、ＣＭＯＳ素子６０を構成するｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２の動作速度をさらに向上させることが可能となる。
【００８９】
本発明によれば、高速動作が要求される論理素子のｎチャネルＭＯＳトランジスタにおいて十分な膜厚の引張応力膜を形成する一方で、高い集積密度が要求されるメモリ素子においてはゲート電極間のアスペクト比を、層間絶縁膜による埋込が可能な程度に抑制することができ、高速動作する論理素子と高い集積密度のメモリ素子とを、層間絶縁膜の埋込不良を生じることなく、安定に高い歩留まりで製造することが可能となる。
【００９０】
なお以上の実施形態では論理素子がＣＭＯＳ素子６０でありメモリ素子がＳＲＡＭ２０である場合について説明したが、本発明はメモリ素子がＳＲＡＭ２０である場合に限定されるものではなく、図３Ｂのような断面構造をその一部に有する他のメモリ素子であっても同様に適用が可能である。
【００９１】
また以上の実施形態では、ＣＭＯＳ素子６０のゲート電極６３Ｇ１，６３Ｇ２の第１のゲート高さＧＨ１がＳＲＡＭ２０のゲート電極２１Ｇ１，２１Ｇ２の第２のゲート高さＧＨ２に等しいものとして説明したが、本願発明はかかる特定の実施形態に限定されるものではなく、ゲート電極６３Ｇ１，６３Ｇ２のゲート高さＧＨ１はゲート電極２１Ｇ１，２１Ｇ２のゲート高さＧＨ２と異なっていてもよい。前記電極６３Ｇ１，６３Ｇ２の高さとゲート電極２１Ｇ１，２１Ｇ２の高さとが一致する場合には、先に説明したアスペクト比の比較は、前記間隔ＬＬとＬＭの比較に還元される。
【００９２】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【００９３】
２０ ＳＲＡＭ
２１ シリコン基板
２１Ｉ 素子分離領域
２１Ａ１，２１Ａ２ ｐ型活性領域
２１Ｂ１，２１Ｂ２ ｎ型活性領域
２１Ｇ１〜２１Ｇ４，６３Ｇ１，６３Ｇ２ ゲート電極
２１Ｇｏｘ１，２１Ｇｏｘ２，２１Ｇｏｘ３，６２Ａ〜６２Ｄ ゲート電極
２１ＰＷ，６１ＰＷ ｐ型ウェル
２１ＮＷ，６１ＮＷ ｎ型ウェル
２１Ｓ，６１Ｓ シリサイド層
２１ＳＷ１，２１ＳＷ２，６３ＷＡ，６３ＷＢ 側壁絶縁膜
２１ａ，２１ｃ ｎ型ソースエクステンション領域
２１ｂ，２１ｄ ｎ型ドレインエクステンション領域
２１ｅ，２１ｇ ｎ＋型ソース領域
２１ｆ，２１ｈ ｎ＋型ドレイン領域
２１ｉ，６１ｉ ｐ型ソースエクステンション領域
２１ｊ，６１ｊ ｐ型ドレインエクステンション領域
２１ｋ ｐ＋型ソース領域
２１ｌ ｐ＋型ドレイン領域
２２，６６ 層間絶縁膜
２２Ａ，２２Ｂ，２２Ｃ，２２Ｖ ビアプラグ
２２Ｓ エッチングストッパ膜
５０ 半導体装置
６０ ＣＭＯＳ素子
６１Ａ，６１Ｂ 素子領域
６１ＣＡ〜６１ＣＤ チャネル領域
６１ＴＡ，６１ＴＢ トレンチ
６１ｍ，６１ｎ，６１ｐ ｐ型ＳｉＧｅ層
６４ 第１の引張応力膜
６５ 第２の引張応力膜（エッチングストッパ膜）
６６Ａ〜６６Ｆ ビアプラグ
ＬＴ１，ＬＴ２ ロードトランジスタ
ＤＴ１，ＤＴ２ ドライバトランジスタ
ＴＦ１，ＴＦ２ トランスファトランジスタ
ＮＭＯＳ１，ＮＭＯＳ２ ｎチャネルＭＯＳトランジスタ
ＰＭＯＳ１，ＰＭＯＳ２ ｐチャネルＭＯＳトランジスタ
Ｖ１〜Ｖ１２ ビアコンタクト
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
微細化技術の進歩に伴い、今日では３０ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
【０００３】
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
【０００４】
例えばｎチャネル型ＭＯＳトランジスタにおいてゲート電極を引張り応力膜で覆い、前記ゲート電極をチャネル領域に押圧することにより、前記チャネル領域に一軸性引張応力が印加されたのと同様な歪みを誘起し、電子の移動度を向上させることにより動作速度を向上させる技術が知られている。
【０００５】
また今日では、同一の半導体基板上に、このような応力膜により動作速度を向上させた超微細化・超高速半導体装置をロジック素子に使う一方、ＳＲＡＭなどのメモリ装置をさらに集積化した混載半導体装置に対する要求がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−６６４８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
今日、このような超微細化・超高速半導体装置では、微細化によるゲート長の短縮に伴い半導体基板上において隣接するゲート電極とゲート電極の間隔、すなわちピッチも減少し、十分な膜厚の応力膜を形成するのが困難になりつつある。
【０００８】
図１は、高速論理回路などに使われる、従来の引張り応力膜を有するＭＯＳトランジスタの例を示す。
【０００９】
図１を参照するに、シリコン基板１１上には素子分離領域１１Ｉにより素子領域１１Ａが画成されており、前記素子領域１１Ａにはｎ型ウェル１１ＮＷが形成されている。
【００１０】
前記素子領域１１Ａにはそれぞれのゲート絶縁膜１２Ａおよび１２Ｂを介して第１のゲート電極１３Ａと第２のゲート電極１３Ｂとが、互いに平行に形成されており、前記素子領域１１Ａ中、前記ゲート電極１３Ａの一方にはｎ型のソースエクステンション領域１１ａが、また他方にはｎ型のドレインエクステンション領域１１ｂが形成されている。また前記素子領域１１Ａ中、前記ゲート電極１３Ｂの一方にはｎ型のソースエクステンション領域１１ｃが、また他方にはｎ型のドレインエクステンション領域１１ｄが形成されている。図示の例では前記ソースエクステンション領域１１ａは前記ゲート電極１３Ａの、前記ゲート電極１３Ｂから遠い側に形成されており、前記ドレインエクステンション領域１１ｂは前記ゲート電極１３Ａの、前記ゲート電極１３Ｂに近い側に形成されている。また前記ソースエクステンション領域１１ｃは前記ゲート電極１３Ｂの、前記ゲート電極１３Ａに近い側に形成されており、前記ドレインエクステンション領域１１ｄは前記ゲート電極１３Ｂの、前記ゲート電極１３Ａから遠い側に形成されている。
【００１１】
前記ゲート電極１３Ａの相対向する側壁面には側壁絶縁膜１３ＷＡが形成されており、また前記ゲート電極１３Ｂの相対向する側壁面には側壁絶縁膜１３ＷＢが形成されている。
【００１２】
さらに前記素子領域１１Ａには、前記ゲート電極１３Ａ直下のチャネル領域１１ＣＡから見て前記側壁絶縁膜１３ＷＡのそれぞれの外側に、前記ソースエクステンション領域１１ａに部分的に重畳してｎ＋型のソース領域１１ｅが、また前記ドレインエクステンション領域１１ｂに部分的に重畳してｎ＋型のドレイン領域１１ｆが形成されている。同様に前記素子領域１１Ａには、前記ゲート電極１３Ｂ直下のチャネル領域１１ＣＢから見て前記側壁絶縁膜１３ＷＢのそれぞれの外側に、前記ソースエクステンション領域１１ｃに部分的に重畳してｎ＋型のソース領域１１ｇが、また前記ドレインエクステンション領域１１ｄに部分的に重畳してｎ＋型のドレイン領域１１ｈが形成されている。ここで前記ソース領域１１ｅは前記チャネル領域１１ＣＡに対し前記チャネル領域１１ＣＢとは反対の側に形成されており、またドレイン領域１１ｈは前記チャネル領域１１ＣＢに対し前記チャネル領域１１ＣＡとは反対の側に形成されている。また前記ドレイン領域１１ｆおよびソース領域１１ｇは同一のｎ＋型拡散領域よりなり、ゲート電極１３Ａを有するトランジスタとゲート電極１３Ｂを有するトランジスタにより共有されている。
【００１３】
図１の構成では、さらに前記ソース領域１１ｅ、ドレイン領域１１ｆ従ってソース領域１１ｇ、ドレイン領域１１ｈ、ゲート電極１３Ａおよび１３Ｂ上にシリサイド層１１Ｓがそれぞれ形成され、さらに前記シリコン基板１１上には前記ゲート電極１３Ａ，１３Ｂおよびそれぞれの側壁絶縁膜１３ＷＡ，１３ＷＢを覆って、引張り応力を蓄積した引張り応力膜１４が形成されている。前記引張応力膜１４は前記ゲート電極１３Ａ，１３Ｂを前記シリコン基板１１の表面に押圧するように作用し、前記チャネル領域１１ＣＡ，１１ＣＢに、ゲート長方向に一軸性引張応力が作用した場合と同様の歪みを誘起する。このような歪みによりシリコンのバンド構造が前記チャネル領域１１ＣＡ，１１ＣＢにおいて変形し、電子のゲート長方向への移動度が向上する。
【００１４】
さらに前記シリコン基板１１上には前記引張り応力膜１４を覆って層間絶縁膜１５が形成されている。
【００１５】
このような構造の半導体装置において微細化が進みゲート電極１３Ａとゲート電極１３Ｂの間の距離Ｄが短縮されると、前記引張り応力膜１４のうち、図中に距離Ｌで示すゲート電極１３Ａおよびゲート電極１３Ｂを覆って相対向する部分の間隔も減少し、前記引張り応力膜１４を覆って層間絶縁膜１５を形成した場合、このようなゲート電極１３Ａとゲート電極１３Ｂの間において、図１中に破線で示すように埋め込み不良によるボイド１５ｘが発生する恐れがある。このため、前記引張応力膜１４を十分な膜厚で形成することが困難になる。このようなボイド１５ｘはゲート電極１３Ａ，１３Ｂに沿って延在する傾向があるため、前記層間絶縁膜１５中に前記ドレイン領域１１ｆに対応してコンタクトホールを形成し、これをタングステン（Ｗ）などの導体で充填した場合、形成されるビアプラグがゲート電極１３Ａ，１３Ｂに沿って拡がってしまい、隣接する半導体装置と短絡を生じるなどの不具合が生じる恐れがある。
【００１６】
このため最近の例えばゲート長が２８ｎｍの世代の半導体装置などでは、前記引張応力膜１４として膜厚が１０ｎｍ以下の膜しか形成することができなくなっているが、これに伴い、応力印加による動作速度の向上もせいぜい２％程度にとどまってしまうという問題が生じている。
【課題を解決するための手段】
【００１７】
半導体装置は、第１および第２の素子領域を有する半導体基板と、前記第１の素子領域に形成された論理素子と、前記第２の素子領域に形成されたメモリ素子と、前記論理素子と前記メモリ素子とを覆う層間絶縁膜と、を備え、前記論理素子は、前記第１の素子領域において相互に隣接して形成された第１および第２のｎチャネルＭＯＳトランジスタを含み、前記第１のｎチャネルＭＯＳトランジスタは、第１のゲート高さおよび第１のゲート長を有する第１のゲート電極と、前記第１のゲート電極の側壁面に形成された第１の側壁絶縁膜と、を含み、前記第２のｎチャネルＭＯＳトランジスタは、前記第１のゲート高さおよび前記第１のゲート長を有する第２のゲート電極と、前記第２のゲート電極の側壁面に形成された第２の側壁絶縁膜と、を含み、前記第１および第２のゲート電極は、前記第１の素子領域において第１の間隔を有し、前記論理素子はさらに、前記第１の素子領域において前記第１および第２のゲート電極を、前記第１および第２の側壁絶縁膜を含めて第１の膜厚で覆う第１の引張応力膜と、前記第１の素子領域において前記第１の引張応力膜を前記第２の膜厚で覆う第２の引張応力膜と、を含み、前記メモリ素子は、前記第２の素子領域において相互に隣接して形成された第３および第４のｎチャネルＭＯＳトランジスタを含み、前記第３のｎチャネルＭＯＳトランジスタは、第２のゲート高さおよび前記第１のゲート長よりも長い第２のゲート長を有する第３のゲート電極と、前記第３のゲート電極の側壁面に形成された第３の側壁絶縁膜と、を含み、前記第４のｎチャネルＭＯＳトランジスタは、前記第２のゲート高さおよび前記第２のゲート長を有する第４のゲート電極と、前記第４のゲート電極の側壁面に形成された第４の側壁絶縁膜と、を含み、前記第３および第４のゲート電極は、前記第２の素子領域において前記第１の間隔を有し、前記第２の引張応力膜は前記第２の素子領域において、前記第３および第４のゲート電極を、前記第３および第４の側壁絶縁膜を含めて前記第２の膜厚で覆い、前記第１および第２のゲート電極の間において、前記第２の引張応力膜のうち、前記第１の側壁絶縁膜に設けられた第１の部分と前記第２の引張応力膜のうち、前記第２の側壁絶縁膜に設けられた第２の部分とは、最も近接した部分において第１の距離で相互に隔てられており、前記第３および第４のゲート電極の間において、前記第２の引張応力膜のうち、前記第３の側壁絶縁膜に設けられた第３の部分と前記第２の引張応力膜のうち、前記第４の側壁絶縁膜に設けられた第４の部分とは、最も近接した部分において第２の距離で相互に隔てられており、前記第１のゲート高さを前記第１の距離で割った第１のアスペクト比と、前記第２のゲート高さを前記第２の距離で割った第２のアスペクト比とは略等しい。
【００１８】
他の側面によれば半導体装置の製造方法は、半導体基板の第１の素子領域に、第１のゲート電極を有する第１のｎチャネルＭＯＳトランジスタおよび第２のゲート電極を有するｎチャネルＭＯＳトランジスタを、互いに隣接して第１のゲート長および第１のゲート高さで形成し、また前記半導体基板の第２の素子領域に、第３のゲート電極を有する第３のｎチャネルＭＯＳトランジスタおよび第４の電極を有する第４のｎチャネルＭＯＳトランジスタを、互いに隣接して前記第１のゲート長より長い第２のゲート長と前記第１のゲート高さと同じ第２のゲート高さで形成する工程と、前記第１および第２の素子領域にわたり第１の引張応力膜を、前記第１の素子領域においては前記第１および第２のゲート電極を覆って、また前記第２の素子領域においては前記第３および第４のゲート電極を覆って、第１の膜厚で形成する工程と、前記第１の引張応力膜を、前記第２の素子領域において選択的に除去する工程と、前記第１および第２の素子領域にわたり第２の引張応力膜を、前記第１の素子領域においては前記第１の引張応力膜を覆って、また前記第２の素子領域においては前記第３および第４のゲート電極を覆って、第２の膜厚で形成する工程と、前記第１および第２の素子領域にわたり、前記第２の引張応力膜上に層間絶縁膜を形成し、前記第１の素子領域においては前記第１および第２のｎチャネルＭＯＳトランジスタを埋め込み、前記第２の素子領域においては前記第３および第４のｎチャネルＭＯＳトランジスタを埋め込む工程と、を含み、前記第１および第２のゲート電極の間において、前記第２の引張応力膜のうち、前記第１の側壁絶縁膜に設けられた第１の部分と前記第２の引張応力膜のうち、前記第２の側壁絶縁膜に設けられた第２の部分とは、最も近接した部分において第１の距離で相互に隔てられており、前記第３および第４のゲート電極の間において、前記第２の引張応力膜のうち、前記第３の側壁絶縁膜に設けられた第３の部分と前記第２の引張応力膜のうち、前記第４の側壁絶縁膜に設けられた第４の部分とは、最も近接した部分において第２の距離で相互に隔てられており、前記第１の引張応力膜の第１の膜厚と前記第２の引張応力膜の第２の膜厚とは、前記第１のゲート高さを前記第１の距離で割った第１のアスペクト比と、前記第２のゲート高さを前記第２の距離で割った第２のアスペクト比とは略等しくなるように設定される。
【発明の効果】
【００１９】
本発明によれば、高速動作が要求される論理素子のｎチャネルＭＯＳトランジスタにおいて十分な膜厚の引張応力膜を形成する一方で、高い集積密度が要求されるメモリ素子においてはゲート電極間のアスペクト比を、層間絶縁膜による埋込が可能な程度に抑制することができ、高速動作する論理素子と高い集積密度のメモリ素子とを、層間絶縁膜の埋込不良を生じることなく、安定に高い歩留まりで製造することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】従来の半導体装置の問題点を説明する断面図である。
【図２】第１の実施形態による半導体装置の概略的構成を示す平面図である。
【図３Ａ】図２の半導体装置で使われるＳＲＡＭの構成を示す平面図である。
【図３Ｂ】図３Ａ中、線Ａ−Ａ’に沿った断面図である。
【図３Ｃ】図３Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図４】図３Ａ〜図３ＣのＳＲＡＭの等価回路図である。
【図５】図２の半導体装置で使われるＣＭＯＳ素子の構成を示す平面図である。
【図６】図５中、線Ｃ−Ｃ’に沿った断面図である。
【図７】図５中、線Ｄ−Ｄ’に沿った断面図である。
【図８】図３Ｂの断面図と図６の断面図を比較して示す図である。
【図９Ａ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図９Ｂ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９Ｃ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図９Ｄ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９Ｅ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図９Ｆ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９Ｇ】第１の実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【発明を実施するための形態】
【００２１】
［第１の実施形態］
図２は、第１の実施形態によるメモリ素子とロジック素子を集積化した半導体装置５０の概略的構成を示す平面図である。
【００２２】
図２を参照するに、前記半導体装置５０は素子分離領域２１Ｉを有するシリコン基板２１上に形成されており、前記素子分離領域２１Ｉ中にはメモリとしてＳＲＡＭ２０の素子領域と、ロジック素子としてＣＭＯＳ素子６０の素子領域とが画成されている。
【００２３】
図３Ａは、前記ＳＲＡＭ２０の１メモリセル分のレイアウトを示す平面図、図３Ｂは図３Ａ中、線Ａ−Ａ’に沿った断面図、図３Ｃは図３Ａ中、線Ｂ−Ｂ’に沿った断面図である。また図４は前記ＳＲＡＭ２０の等価回路図を示す。
【００２４】
先に図４の等価回路図を参照するに、前記ＳＲＡＭ２０はｐチャネルＭＯＳトランジスタよりなる第１のロードトランジスタＬＴ１とｎチャネルＭＯＳトランジスタよりなる第１のドライバトランジスタＤＴ１を直列接続した第１のＣＭＯＳインバータＩ１と、ｐチャネルＭＯＳトランジスタよりなる第２のロードトランジスタＬＴ２とｎチャネルＭＯＳトランジスタよりなる第２のドライバトランジスタＬＤ２を直列接続した第２のＣＭＯＳインバータＩ２とよりなるフリップフロップ回路ＦＦを含み、前記第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を接続する接続ノードＮ１は、ｎチャネルＭＯＳトランジスタよりなりワードラインＷＬにより制御される第１のトランスファトランジスタＴＦ１を介して第１のビットラインＢＬに接続される。同様に、前記第２のロードトランジスタＬＴ２と第１のドライバトランジスタＤＴ２を接続する接続ノードＮ２は、ｎチャネルＭＯＳトランジスタよりなりワードラインＷＬにより制御される第２のトランスファトランジスタＴＦ２を介して、前記第１のビットラインの相補的ビットライン／ＢＬに接続される。
【００２５】
次に図３Ａの平面図を参照するに、前記ＳＲＡＭ２０はＳＴＩ型の素子分離領域２１Ｉが形成されたｐ型シリコン基板２１上に形成されており、前記素子分離領域２１Ｉには、前記ｐ型シリコン基板２１上をビット線方向ＢＬ、すなわち列方向に連続的に、かつ相互に平行に、かつ離間して延在する第１および第２のｐ型活性領域２１Ａ１，２１Ａ２が画成されている。また前記素子分離領域２１Ｉには前記第１および第２のｐ型活性領域２１Ａ１，２１Ａ２の間に、ビット線方向ＢＬに限られた距離だけ互いに平行に延在する第３および第４のｎ型活性領域２１Ｂ１，２１Ｂ２が、前記ｎ型活性領域２１Ｂ１が前記ｐ型活性領域２１Ａ１と前記ｎ型活性領域２１Ｂ２の間に位置するように、さらに前記ｎ型活性領域２１Ｂ２が前記ｐ型活性領域２１Ａ２と前記ｎ型活性領域２１Ｂ１の間に位置するように、画成されている。
【００２６】
図３Ａ中、破線は一つのメモリセル２０Ｌの境界を示すが、前記活性領域２１Ａ１上にはかかるメモリセルの境界の一方の交点の近傍に、第１の電源電圧Ｖｓｓを供給される電源コンタクトＶ１が、また他方の交点にビット線ＢＬに接続されるビットラインコンタクトＶ２が形成されている。また前記活性領域２１Ａ２上には前記電源コンタクトＶ１に対して点対称な位置に、前記電源電圧Ｖｓｓを供給される電源コンタクトＶ３が、また前記ビットラインコンタクトＶ２に対して点対称な位置に、前記ビット線ＢＬに対し相補的なビット線／ＢＬに接続されるビットラインコンタクトＶ４が形成されている。ただし前記ビアコンタクトＶ１は、前記活性領域２１Ａ１から左方に延在する延在部２１ａ１に形成され、左隣のメモリセルと共有されている。同様に前記ビアコンタクトＶ３は、前記活性領域２１Ａ２から右方に延在する延在部２１ａ２に形成され、右隣のメモリセルと共有されている。
【００２７】
さらに前記活性領域２１Ｂ１には、前記メモリセルの境界との交点に対応して、第２の電源電圧Ｖｄｄを供給される電源コンタクトＶ５が形成されており、また前記活性流域２１Ｂ２には、前記電源コンタクトＶ５に対して点対称な位置に前記電源電圧Ｖｄｄを供給される電源コンタクトＶ６が形成されている。
【００２８】
前記活性領域２１Ａ１上には、前記電源コンタクトＶ１とビット線コンタクトＶ２の間に図４のドライバトランジスタＤＴ１とトランスファトランジスタＴＦ１とが順次形成されており、前記ドライバトランジスタＤＴ１のゲート電極２１Ｇ１が、前記活性領域２１Ｂ１を横切ってワード線方向、すなわち行方向に前記活性領域２１Ｂ２に向かって延在し、前記活性領域２１Ｂ２の端にビアコンタクトＶ７において接続されている。その際、前記活性領域２１Ｂ１とゲート電極２１Ｇ１の交点には、前記ＳＲＡＭ２０のロードトランジスタＬＴ１が形成される。
【００２９】
同様に前記活性領域１１Ａ２上には、前記電源コンタクトＶ３とビット線コンタクトＶ４の間に図４のドライバトランジスタＤＴ２とトランスファトランジスタＴＦ２とが順次形成されており、前記ドライバトランジスタＤＴ２のゲート電極２１Ｇ２が、前記活性領域２１Ｂ２を横切ってワード線方向、すなわち行方向に前記活性領域２１Ｂ１に向かって延在し、前記活性領域２１Ｂ１の端にビアコンタクトＶ８において接続されている。その際、前記活性領域２１Ｂ２とゲート電極２１Ｇ２の交点には、前記ロードトランジスタＬＴ２が形成される。
【００３０】
さらに前記活性領域２１Ａ１と活性領域２１Ｂ１とは、前記トランジスタＤＴ１とＴＦ１の間のビアコンタクトＶ９を、前記活性領域２１Ｂ１のうち前記トランジスタＬＴ１に対して前記電源コンタクトＶ５とは反対の側に前記ビアコンタクトＶ８と並んで形成されるビアコンタクトＶ１０に、前記ノードＮ１に対応する配線パタ―ンＷ１により接続され、これにより前記ロートトランジスタＬＴ１とドライバトランジスタＤＴ１とが、電源電圧Ｖｄｄが供給される電源コンタクトＶ５と電源電圧Ｖｓｓが供給される電源コンタクトＶ１との間で直列に接続される。
【００３１】
同様に前記活性領域２１Ａ２と活性領域２１Ｂ２とは、前記トランジスタＤＴ２とＴＦ２の間のビアコンタクトＶ１１を、前記活性領域２１Ｂ２のうち前記トランジスタＬＴ２に対して前記電源コンタクトＶ６とは反対の側に前記ビアコンタクトＶ７と並んで形成されるビアコンタクトＶ１２に、前記ノードＮ２に対応する配線パタ―ンＷ２により接続され、これにより前記ロートトランジスタＬＴ２とドライバトランジスタＤＴ２とが、電源電圧Ｖｄｄが供給される電源コンタクトＶ６と電源電圧Ｖｓｓが供給される電源コンタクトＶ３との間で直列に接続される。
【００３２】
さらに前記トランスファトランジスタＴＦ１のゲート電極２１Ｇ３がワート線方向ＷＬ，すなわち行方向上、前記活性領域２１Ｂ１とは反対の方向に延在し、前記メモリセルの境界においてワート線ＷＬとワード線コンタクトＶ１３において接続される。また前記トランスファトランジスタＴＦ２のゲート電極２１Ｇ４がワート線方向ＷＬ，すなわち行方向上、前記活性領域２１Ｂ２とは反対の方向に延在し、前記メモリセルの境界においてワート線ＷＬとワード線コンタクトＶ１４において接続される。
【００３３】
図４の等価回路図においてロードトランジスタＬＴ１とＬＴ２はｐチャネルＭＯＳトランジスタであり、シリコン基板２１中のｎ型ウェルに形成されているのに対し、ドライバトランジスタＤＴ１，ＤＴ２およびトランスファトランジスタＴＦ１，ＴＦ２はｎチャネルＭＯＳトランジスタであり、前記シリコン基板２１中のｐ型ウェルに形成されているのに注意すべきである。
【００３４】
なお図３Ａの平面図中、白抜きで示したビアコンタクトＶ７〜Ｖ１２は前記ゲート電極２１Ｇ１〜２１Ｇ３に対応する配線層をそれぞれの活性領域に接続するビアコンタクトを示しており、黒で示したビアコンタクトＶ１〜Ｖ６，Ｖ１３，Ｖ１４はより上層の、すなわちワードラインＷＬ，ビットラインＢＬが形成される配線層への接続のためのビアコンタクトを示す。
【００３５】
次に図３Ａ中、線Ａ−Ａ’に沿ったＳＲＡＭ２０の断面について、図３Ｂを参照しながら説明する。
【００３６】
図３Ｂの断面図を参照するに、前記線Ａ−Ａ’に沿った断面では、前記ｐ型シリコン基板２１の上部にｐ型ウェル２１ＰＷが形成されており、前記ｐ型シリコン基板２１上には前記ドライバトランジスタＤＴ１のポリシリコンゲート電極２１Ｇ１が、例えば３５ｎｍ〜４５ｎｍのゲート長ＧＬＭおよび５０ｎｍ〜１００ｎｍの高さで、ゲート絶縁膜２１Ｇｏｘ１を介して形成されている。また前記ｐ型ウェル２１ＰＷ中には前記ポリシリコンゲート電極２１Ｇ１の左右に、ｎ型のソースエクステンション領域２１ａおよびｎ型のドレインエクステンション領域２１ｂが形成されている。また同様に前記ｐ型シリコン基板２１上には前記トランスファトランジスタＴＦ１のポリシリコンゲート電極２１Ｇ３が、ゲート絶縁膜２１Ｇｏｘ３を介して、同じく３５ｎｍ〜４５ｎｍのゲート長ＧＬＭおよび５０ｎｍ〜１００ｎｍの高さで形成されており、前記ｐ型ウェル２１ＰＷ中には前記ポリシリコンゲート電極２１Ｇ３の左右に、ｎ型のソースエクステンション領域２１ｃおよびｎ型のドレインエクステンション領域２１ｄが形成されている。ここでドレインエクステンション領域２１ｂとソースエクステンション領域２１ｃとは連続した一つのｎ型拡散領域により形成されている。
【００３７】
前記ポリシリコンゲート電極２１Ｇ１はその左右に側壁絶縁膜２１ＳＷ１を、またポリシリコンゲート電極２１Ｇ３はその左右に側壁絶縁膜２１ＳＷ３を有しており、前記シリコン基板２１中には前記ポリシリコンゲート電極２１Ｇ１の左側、すなわちもう一方のポリシリコンゲート電極２１Ｇ３から遠い側の側壁絶縁膜２１ＳＷ１の外側に、ｎ＋型のソース領域２１ｅが、例えば４０ｎｍ〜６０ｎｍの深さに形成されている。また前記シリコン基板２１中には前記ポリシリコンゲート電極２１Ｇ１の右側、すなわちもう一方のポリシリコンゲート電極２１Ｇ３に近い側の側壁絶縁膜２１ＳＷ１の外側に、ｎ＋型のドレイン領域２１ｆが、同様に例えば４０ｎｍ〜６０ｎｍの深さに形成されている。また前記シリコン基板２１中には前記ポリシリコンゲート電極２１Ｇ３の左側、すなわちもう一方のポリシリコンゲート電極２１Ｇ１に近い側で側壁面上の側壁絶縁膜２１ＳＷ３の外側に、ｎ＋型のソース領域２１ｇが、前記ドレイン領域２１ｆと同じｎ＋型の拡散領域により、同様に４０ｎｍ〜６０ｎｍの深さに形成されている。また前記シリコン基板２１中には前記ポリシリコンゲート電極２１Ｇ３の右側、すなわちもう一方のポリシリコンゲート電極２１Ｇ１から遠い側で側壁絶縁膜２１ＳＷ３の外側に、ｎ＋型のドレイン領域２１ｈが同様に４０ｎｍ〜６０ｎｍの深さに形成されている。前記ソース領域２１ｅ，ドレイン領域２１ｇ従ってソース領域２１ｇ、ドレイン領域２１ｈ、さらには前記ゲート電極２１Ｇ１，２１Ｇ２の露出表面上にはシリサイド膜２１Ｓが形成されている。
【００３８】
図３Ｂの構成では、さらに前記シリコン基板２１上に、前記ポリシリコンゲート電極２１Ｇ１および２１Ｇ３を覆ってＳｉＮなどよりなるエッチングストッパ膜２２Ｓが連続的に形成されており、前記エッチングストッパ膜２２Ｓ上に層間絶縁膜２２が形成されている。前記エッチングストッパ膜２２Ｓは、後で説明する第２の引張応力膜６５と同じものである。また前記層間絶縁膜２２は後で説明する層間絶縁膜６６と同じものである。
【００３９】
前記層間絶縁膜２２には、前記ポリシリコンゲート電極２１Ｇ１とポリシリコンゲート電極２１Ｇ３の間に、前記ビアコンタクトＶ９に対応するビアプラグ２２Ｃが、前記ドレイン領域２１ｆ、従ってソース領域２１ｇに電気的にコンタクトして形成されている。
【００４０】
さらに前記層間絶縁膜２２には電源電圧Ｖｓｓを供給する配線パタ―ン２３Ａにコンタクトして、前記ビアコンタクトＶ１を構成するビアプラグ２２Ａが、またビット線ＢＬを構成する配線パタ―ン２３Ｂにコンタクトして前記ビアコンタクトＶ１３を構成するビアプラグ２２Ｂが、それぞれ形成されている。前記ビアプラグ２２Ａは前記ドライバトランジスタＤＴ１のソース領域２１ｅに電気的にコンタクトし、前記ビアプラグ２２Ｂは前記トランスファトランジスタＴＦ１のドレイン領域２１ｈに電気的にコンタクトする。
【００４１】
次に図３Ａ中、線Ｂ−Ｂ’に沿ったＳＲＡＭ２０の断面について、図３Ｃを参照しながら説明する。
【００４２】
図３Ｃの断面図を参照するに、図示の線Ｂ−Ｂ’に沿った断面では前記ｐ型シリコン基板２１の上部にｎ型ウェル２１ＮＷが形成されており、前記ロードトランジスタＬＴ１がかかるｎ型ウェル２１ＮＷに形成されている。
【００４３】
より具体的には図３Ｃの断面では図３Ｂのゲート長が３５ｎｍ〜４５ｎｍで高さが５０ｎｍ〜１００ｎｍのゲート電極２１Ｇ１がゲート絶縁膜２１Ｇｏｘ１共々延在してロードトランジスタＬＴ１のゲート電極を構成し、前記ｎ型ウェル１１ＮＷ中には前記ゲート電極Ｇ１の左右に、ｐ型のソースエクステンション領域２１ｉおよびｐ型のドレインエクステンション領域２１ｉがそれぞれ形成されている。
【００４４】
さらに前記ゲート電極２１Ｇ１の左右の側壁面には側壁絶縁膜が前記図２Ｂの断面と同様に形成されており、前記ゲート電極２１Ｇ１の左右には、前記側壁絶縁膜の外側にｐ＋型のソース領域２１ｋおよびｐ＋型のドレイン領域２１ｌが、例えば４０ｎｍ〜６０ｎｍの深さにそれぞれ形成されている。
【００４５】
また図３Ｃの断面では素子分離絶縁膜１１Ｉ上に前記ロードトランジスタＬＴ２のゲート電極となるポリシリコンパタ―ン２１Ｇ２がその下のゲート絶縁膜Ｇｏｘ２共々、前記ゲート長ＧＬＭに対応する３５ｎｍ〜４５ｎｍの幅で延在する。
【００４６】
さらに図３Ｃの断面では前記ゲート電極２１Ｇ１およびポリシリコンパタ―ン２１Ｇ２は前記層間絶縁膜２２により同様に覆われ、前記層間絶縁膜２２には、前記ビアコンタクトＶ１０およびＶ８に対応してビアプラグ２２Ｗおよび２２Ｖが形成され、ビアプラグ２２Ｖは対応するシリサイド層を介して、前記ポリシリコンパタ―ン２１Ｇ２に電気的に接続される。またビアプラグ２２Ｗは前記ドレイン領域２１ｌに、対応するシリサイド層を介して電気的に接続される。
【００４７】
また前記層間絶縁膜２２上には電源電圧Ｖｄｄを供給される配線パタ―ンが形成されており、前記配線パタ―ンが前記層間絶縁膜２２中に形成されたビアコンタクトＶ５に対応するビアプラグ２２Ｃにより、前記ｐ型ソース領域２１ｌに電気的に接続される。
【００４８】
なお図３Ｂおよび図３Ｃにおいて、図４のフリップフロップを構成するための配線は、図面が複雑になるため図示を省略する。
【００４９】
その他のトランジスタＤＴ２，ＴＦ２およびＬＴ２も、図３Ｂあるいは図３Ｃと同様な断面構造を有しており、説明は省略する。
【００５０】
次に前記シリコン基板２１上に前記ＳＲＡＭ２０と共にロジック素子として集積化されるＣＭＯＳ素子６０について説明する。
【００５１】
図５は前記シリコン基板２１上に形成されるＣＭＯＳ素子６０を示す平面図、図６は図４中、線Ｃ−Ｃ’に沿った断面図、図７は図４中、線Ｄ−Ｄ’に沿った断面図である。
【００５２】
図５の平面図を参照するに、前記シリコン基板２１上には素子分離領域２１Ｉ中にｐ型ウェル６１ＰＷが形成された素子領域６１Ａとｎ型ウェル６１ＮＷが形成された素子領域６１Ｂとが相接して形成されており、前記素子領域６１ＰＷおよび６１ＮＷを横切って、第１のポリシリコンゲート電極６１Ｇ１および第２のポリシリコンゲート電極６１Ｇ２が、互いに平行に、間隔Ｄで延在している。また図５の構成では前記素子領域６１Ａ中、前記ゲート電極６３Ｇ１の左側にビアコンタクト６６Ａが、前記ポリシリコンゲート電極６３Ｇ１とポリシリコンゲート電極６３Ｇ２の間にビアコンタクト６６Ｂが、さらに前記ポリシリコンゲート電極６３Ｇ２の右側にはビアコンタクト６６Ｃが形成されている。さらに図５の構成では前記素子領域６１Ｂ中、前記ポリシリコンゲート電極６３Ｇ１の左側にビアコンタクト６６Ｄが、前記ポリシリコンゲート電極６３Ｇ１とポリシリコンゲート電極６３Ｇ２の間にビアコンタクト６６Ｅが、さらに前記ポリシリコンゲート電極６３Ｇ２の右側にはビアコンタクト６６Ｆが形成されている。前記素子領域６１Ａにおいては前記ポリシリコンゲート電極６３Ｇ１に対応して第１のｎチャネルＭＯＳトランジスタＮＭＯＳ１が、また前記ポリシリコンゲート電極６３Ｇ２に対応して第２のｎチャネルＭＯＳトランジスタＮＭＯＳ２が形成され、また前記素子領域６１Ｂにおいては前記ポリシリコンゲート電極６３Ｇ１に対応して第１のｐチャネルＭＯＳトランジスタＰＭＯＳ１が、また前記ポリシリコンゲート電極６３Ｇ２に対応して第２のｐチャネルＭＯＳトランジスタＰＭＯＳ２が形成されている。
【００５３】
次に図６の断面図を参照するに、前記素子領域６１Ａにおいては前記シリコン基板２１上に前記ポリシリコンゲート電極６３Ｇ１およびポリシリコンゲート電極６３Ｇ２が、それぞれゲート絶縁膜６２Ａおよび６２Ｂを介して５０ｎｍ〜１００ｎｍの高さおよび８０ｎｍ〜１００ｎｍの間隔Ｄで形成されており、図６の断面図では前記ポリシリコンゲート電極６３Ｇ１の左側、すなわち前記ポリシリコンゲート電極６３Ｇ１直下のｎチャネルＭＯＳトランジスタＮＭＯＳ１のチャネル領域６１ＣＡから見て前記ポリシリコンゲート電極６３Ｇ２とは反対の側に、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のｎ型ソースエクステンション領域６１ａが、また前記チャネル領域６１ＣＡから見て前記ポリシリコンゲート電極６３Ｇ２の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のドレインエクステンション領域６１ｂが形成されている。さらに前記ポリシリコンゲート電極６３Ｇ２の左側、すなわち前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のチャネル領域６１ＣＢから見て前記ポリシリコンゲート電極６３Ｇ１の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のｎ型ソースエクステンション領域６１ｃが、また前記チャネル領域６１ＣＢから見て前記ポリシリコンゲート電極６３Ｇ１と反対の側に前記ｎチャネルＭＯＳトランジスタＮＭＯＳ２のｎ型ドレインエクステンション領域６１ｄが形成されている。ただし図６の例では前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のｎ型ドレインエクステンション領域１１ｂとｎチャネルＭＯＳトランジスタＮＭＯＳ２のｎ型ソースエクステンション領域１１ｃとは、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２に共有されたｎ型拡散領域により形成されている。なお図６において間隔Ｄは、ゲート電極６３Ｇ１の中心から隣のポリシリコンゲート電極６３Ｇ２の中心までの距離に対応している。
【００５４】
前記ポリシリコンゲート電極６３Ｇ１はその左右の側壁面に５ｎｍ〜１０ｎｍの厚さの側壁絶縁膜６３ＷＡが形成されており、前記チャネル領域６１ＣＡから見て前記ポリシリコンゲート電極６３Ｇ２から遠い側で前記側壁絶縁膜６３ＷＡの外側にはｎ＋型のソース領域６１ｅが、また前記チャネル領域６１ＣＡから見て前記ポリシリコンゲート電極６３Ｇ２に近い側で前記側壁絶縁膜６３ＷＡの外側にはｎ＋型のドレイン領域６１ｆが形成されている。また前記ポリシリコンゲート電極６３Ｇ２はその左右の側壁面に側壁絶縁膜６３ＷＢが形成されており、前記チャネル領域６１ＣＢから見て前記ポリシリコンゲート電極６３Ｇ１に近い側で前記側壁絶縁膜６３ＷＢの外側にはｎ＋型のソース領域６１ｇが、また前記チャネル領域６１ＣＢから見てポリシリコン前記ゲート電極６３Ｇ１から遠い側で前記側壁絶縁膜６３ＷＢの外側にはｎ＋型のドレイン領域６１ｈが形成されている。ただし図６の例では前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１のｎ＋型ドレイン領域６１ｆとｎチャネルＭＯＳトランジスタＮＭＯＳ２のｎ＋型ソース領域６１ｇとは、前記ｎチャネルＭＯＳトランジスタＮＭＯＳ１およびＮＭＯＳ２に共有されたｎ＋型拡散領域により形成されている。
【００５５】
前記ｎ＋型ソース領域６１ｅおよびｎ＋型ドレイン領域６１ｆ従ってｎ＋型ソース領域６１ｇ、前記ｎ＋型ドレイン領域６１ｈ、さらに前記ポリシリコンゲート電極６３Ｇ１，６３Ｇ２の露出シリコン面には、サリサイド法などによりシリサイド層６１Ｓが形成されている。
【００５６】
さらに前記シリコン基板２１上には、前記ポリシリコンゲート電極６３Ｇ１および６３Ｇ２、および側壁絶縁膜６３ＷＡ，６３ＷＢを覆って、１．５ＧＰａ〜２．２ＧＰａ、例えば２．２ＧＰａの引張り応力を蓄積したＳｉＮなどよりなる第１の引張り応力膜６４が、２０ｎｍ〜３５ｎｍの第１の膜厚ｔ１で略一様に形成されており、さらに前記第１の引張応力膜６４上には、１．５ＧＰａ〜２．２ＧＰａ、例えば２．２ＧＰａの引張り応力を蓄積したＳｉＮなどよりなる次の第２の引張応力膜６５が、例えば１０ｎｍ〜２０ｎｍの第２の膜厚ｔ２で略一様に形成されている。本実施形態では前記第１の膜厚ｔ１を前記第２の膜厚ｔ２よりも大きく設定する（ｔ１＞ｔ２）が、これらは同じか逆であってもかまわない。後で説明するが、この第２の引張応力膜６５は、前記図３Ｂの断面図におけるエッチングストッパ膜２２Ｓと同じものであり、同じ膜厚に形成されている。
【００５７】
さらに前記第２の応力膜６５上には層間絶縁膜６６が形成され、前記層間絶縁膜６６中には前記ｎ＋型ソース領域６１ｅに電気的にコンタクトするビアプラグ６６Ａが、また前記ｎ＋型ドレイン領域６１ｆ従ってｎ＋型ソース領域６１ｇに電気的にコンタクトするビアプラグ６６Ｂが、また前記ｎ＋型ドレイン領域６１ｈに電気的にコンタクトするビアプラグ６６Ｃが、それぞれ形成されている。この層間絶縁膜６６は、前記図２Ｂの断面図における層間絶縁膜２２と同じものである。
【００５８】
かかる構成のｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２では、前記第１および第２の引張り応力膜６４，６５の作用により前記ポリシリコンゲート電極６３Ｇ１，６３Ｇ２がそれぞれのチャネル領域６１ＣＡ，６１ＣＢに押圧され、前記チャネル領域６１ＣＡ，６１ＣＢを構成するＳｉ結晶中に歪みを誘起する。かかる歪みはＳｉ結晶の伝導帯のバンド構造を変形させ、その結果、電子の移動度が増大し、動作速度が向上する。ただしこのような動作速度の向上を得るためには、前記第１および第２の引張応力膜に十分な膜厚を確保することが必要である。
【００５９】
次に図７の断面図を参照するに、前記素子領域６１Ｂにおいては前記シリコン基板２１上に前記ゲート電極６３Ｇ１およびゲート電極６３Ｇ２が、それぞれゲート絶縁膜６２Ｃおよび６２Ｄを介して前記素子領域６１Ａ中におけるのと同じ５０ｎｍ〜１００ｎｍの高さおよび８０ｎｍ〜１００ｎｍの間隔Ｄで形成されている。さらに図７の断面図では前記ゲート電極６３Ｇ１の左側、すなわち前記ゲート電極６３Ｇ１直下のｐチャネルＭＯＳトランジスタＰＭＯＳ１のチャネル領域６１ＣＣから見て前記ゲート電極６３Ｇ２とは反対の側に、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のｐ型ソースエクステンション領域６１ｉが、また前記チャネル領域６１ＣＣから見て前記ゲート電極６３Ｇ２の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のドレインエクステンション領域６１ｊが形成されている。さらに前記ゲート電極６３Ｇ２の左側、すなわち前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のチャネル領域６１ＣＤから見て前記ゲート電極６３Ｇ１の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のｐ型ソースエクステンション領域６１ｋが、また前記チャネル領域６１ＣＤから見て前記ゲート電極６３Ｇ１と反対の側に前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のｐ型ドレインエクステンション領域６１ｌが形成されている。なお図７においても前記間隔Ｄは、ゲート電極６３Ｇ１の中心から隣りのゲート電極６３Ｇ２の中心までの距離に対応している。
【００６０】
前記素子領域６１Ｂにおいても前記ゲート電極６３Ｇ１はその左右の側壁面に５ｎｍ〜１０ｎｍの厚さの側壁絶縁膜６３ＷＡが形成されているが、図７の素子領域６１Ｂでは、前記チャネル領域６１ＣＣから見て前記ゲート電極６３Ｇ２から遠い側で前記側壁絶縁膜６３ＷＡの外側において前記シリコン基板２１中に切り込むトレンチ６１ＴＡが形成されており、前記トレンチ６１ＴＡは前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のソース領域を構成するｐ＋型のＳｉＧｅ混晶層６１ｍによりエピタキシャルに充填されている。また前記チャネル領域６１ＣＣから見て前記ゲート電極６３Ｇ２に近い側で前記側壁絶縁膜６３ＷＢの外側にも同様なトレンチ６１ＴＢが形成されており、前記トレンチ６１ＴＢは前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のドレイン領域を構成するｐ＋型のＳｉＧｅ混晶層６１ｎによりエピタキシャルに充填されている。
【００６１】
さらに前記ゲート電極６３Ｇ２はその左右の側壁面に側壁絶縁膜６３ＷＢが形成されており、前記チャネル領域６１ＣＤから見て前記ゲート電極６３Ｇ１に近い側で前記側壁絶縁膜６３ＷＢの外側には前記シリコン基板２１中に切り込むトレンチ６１ＴＣが、前記トレンチ６１ＴＢに連続して形成されており、前記トレンチ６１ＴＣは前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のソース領域を構成するｐ＋型のＳｉＧｅ混晶層６１ｏによりエピタキシャルに充填されている。さらに前記チャネル領域６１ＣＤから見て前記ゲート電極６３Ｇ１から遠い側で前記側壁絶縁膜６３ＷＢの外側には、前記シリコン基板２１中に切り込むトレンチ６１ＴＤが形成されており、前記トレンチ６１ＴＤは前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のドレイン領域を構成するｐ＋型のＳｉＧｅ混晶層６１ｐにより、やはりエピタキシャルに充填されている。
【００６２】
前記チャネル領域６１ＣＣの両側に、前記シリコン基板２１を構成するＳｉ結晶よりも格子定数の大きいＳｉＧｅ混晶層６１ｍおよび６１ｎをエピタキシャルに形成することにより、前記シリコン基板２１は前記チャネル領域６１ＣＣにおいて上下方向に引き延ばされ、その結果、前記チャネル領域６１ＣＣではＳｉ結晶中に左右方向から一軸性の圧縮応力が印加された場合と同様な歪みが誘起される。その結果、前記チャネル領域６１ＣＣではシリコン結晶のバンド構造が変形し、ホールの移動度が向上する。同様に前記チャネル領域６１ＣＤの両側に、前記シリコン基板２１を構成するＳｉ結晶よりも格子定数の大きいＳｉＧｅ混晶層６１ｏおよび６１ｐをエピタキシャルに形成することにより、前記シリコン基板２１は前記チャネル領域６１ＣＤにおいて上下方向に引き延ばされ、その結果、前記チャネル領域６１ＣＤではＳｉ結晶中に左右方向から一軸性の圧縮応力が印加された場合と同様な歪みが誘起される。その結果、前記チャネル領域６１ＣＤではシリコン結晶のバンド構造が変形し、ホールの移動度が向上する。
【００６３】
なお図７の例では前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のｐ＋型ドレイン領域を構成するＳｉＧｅ混晶層６１ｎと前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のｐ＋型ソース領域を構成するＳｉＧｅ混晶層６１ｏとは、前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１およびＰＭＯＳ２に共有されている。
【００６４】
前記ＳｉＧｅ混晶層６１ｍ、６１ｎ，６１ｏ，６１ｐは前記シリコン基板２１の上面、すなわち前記シリコン基板２１とゲート絶縁膜６２Ｃあるいは６２Ｄとの界面を超えて上方に成長しており、これらの露出面上には図６の断面と同様にシリサイド層６１Ｓが形成されている。同様なシリサイド層６１Ｓは、ポリシリコンよりなるゲート電極６３Ｇ１，６３Ｇ２の上面にも形成されている。
【００６５】
さらに前記シリコン基板２１上には、前記ゲート電極６３Ｇ１，６３Ｇ２および側壁絶縁膜ＷＡ，ＷＢを覆って前記第１および第２の引張応力膜６４，６５が前記素子領域６４Ａにおけると同様に順次形成されており、前記第２の引張応力膜６５上には層間絶縁膜６６が形成されている。
【００６６】
さらに前記層間絶縁膜６６中には前記ｐチャネルＭＯＳトランジスタＰＭＯＳ１のソース領域６１ｍおよびドレイン領域６１ｎを露出するビアコンタクト６６Ｄおよび６６Ｅが形成され、また前記ｐチャネルＭＯＳトランジスタＰＭＯＳ２のソース領域６１ｏおよびドレイン領域６１ｐを露出するビアコンタクト６６Ｅおよび６６Ｆが形成されている。先にも説明したように前記ドレイン領域６１ｎとソース領域６１ｏとは同一のＳｉＧｅ混晶層よりなり、前記ビアコンタクト６６ＥはｐチャネルＭＯＳトランジスタＰＭＯＳ１とｐチャネルＭＯＳトランジスタＰＭＯＳ２により共有される。
【００６７】
なおｐチャネルＭＯＳトランジスタＰＭＯＳ１やＰＭＯＳ２では、ゲート電極に形成した引張応力膜６４，６５はチャネル領域６１ＣＣあるいは６１ＣＤにおけるホール移動度を劣化させるように作用することがある。しかし図７の構成ではこのような引張応力膜６４，６５が、ゲート電極６３Ｇ１あるいは６３Ｇ２の両側においてシリコン基板２１の表面、すなわちチャネル領域６１ＣＣあるいは６１ＣＤの表面よりも高い位置に張り出したＳｉＧｅ混晶層領域６１ｍ，６１ｎ，６１ｏおよび６１ｐを覆って形成されるため、図６の断面と比較すると引張り応力はゲート電極６３Ｇ１，６３Ｇ２の高さ方向の一部にしか作用せず、かつ引張応力の作用する方向も、シリコン基板２１の基板面に対して斜めに大きな角度をもつことになるため、チャネル領域６１ＣＣあるいは６１ＣＤに有効な応力が作用することがない。このため図６の断面に示されるようにｐチャネルＭＯＳトランジスタＰＭＯＳ１，ＰＭＯＳ２に引張応力膜６４，６５が形成されても、これらのｐチャネルＭＯＳトランジスタの特性が劣化することはない。
【００６８】
次に前記シリコン基板２１上における前記ＳＲＡＭ２０とＣＭＯＳ素子６０の関係について説明する。
【００６９】
図８は、前記図６の断面と前記図３Ｂの断面とを同一のスケールで比較する図であり、図８中（Ａ）の図は前記図５の断面を、また（Ｂ）の図は図２Ｂの断面を示している。なお図８中、前記層間絶縁膜２２上に形成される配線パタ―ン２３Ａ〜２３Ｃについては図示を省略している。
【００７０】
図８を参照するに図５の断面においてポリシリコンゲート電極６３Ｇ１および６３Ｇ２は、図３Ｂの断面におけるポリシリコンゲート電極２１Ｇ１および２１Ｇ２の間隔と同一の、例えば８０ｎｍ〜１００ｎｍの間隔Ｄで形成されているのに対し、ポリシリコンゲート電極６３Ｇ１，６３Ｇ２は、前記ポリシリコンゲート電極２１Ｇ１および２１Ｇ２のメモリ素子向きのゲート長ＧＬＭの値である３５ｎｍ〜４５ｎｍよりも短い、高速論理素子向きの例えば２５ｎｍ〜３５ｎｍのゲート長ＧＬＬを有している（ＧＬＬ＜ＧＬＭ）。
【００７１】
前記側壁絶縁膜６３ＷＡ，６３ＷＢおよび２１ＳＷ１，２１ＳＷ２は後で説明するように同一のプロセスにより一括して形成されるため同一の膜厚を有しており、また先に述べたように前記ポリシリコンゲート電極６３Ｇ１および６３Ｇ２は前記ポリシリコンゲート電極２１Ｇ１および２１Ｇ２の間隔と同一の間隔Ｄで形成されていることから、前記ＣＭＯＳ素子６０において相対向する前記側壁絶縁膜６３ＷＡと６３ＷＢの間隔ＬＡは、前記ＳＲＡＭ２０において相対向する前記側壁絶縁膜２１ＳＷ１および２１ＳＷ２が形成する間隔ＬＢに比べ、前記シリコン基板２１の表面で比較して前記ゲート電極６３Ｇ１および６３Ｇ２のゲート長ＧＬＬが前記ゲート電極２１Ｇ１および２１Ｇ２のゲート長ＧＬＭよりも短い分に加えて、すなわち距離にして差分ΔＧ＝ＧＬＭ−ＧＬＬだけ増大していることに注意すべきである。
【００７２】
そこで本実施形態では、このように素子領域６０において前記差分ΔＧだけ増大している間隔ＬＡを利用して、前記素子領域６０においては引張応力膜６４と引張応力膜６５を積層して厚い積層構造の応力膜６４Ｏを形成する。一方、前記素子領域２０では前記間隔ＬＢは間隔ＬＡに対し前記差分ΔＧだけ狭いため、一層の引張応力膜６５、従ってエッチングストッパ膜２２Ｓのみを形成する。図示の例では前記引張応力膜６５が素子領域２０においてもエッチングストッパ膜２２Ｓとして同一の膜厚ｔ２で形成されているため、前記第１の引張応力膜６４の膜厚ｔ１を、前記差分ΔＧに対応するように設定することができる。
【００７３】
かかる構成によれば、前記ＣＭＯＳ素子６０の素子領域において前記第１および第２の引張応力膜６５を形成しても、層間絶縁膜６６のステップカバレッジが不良になることがない。また前記ＳＲＡＭ２０の素子領域においては前記第２の引張応力膜６５は形成されないため、やはり前記層間絶縁膜６６のステップカバレッジが不良になることはない。
【００７４】
以下、図９Ａ〜図９Ｅを参照しながら本実施形態による半導体装置５０の製造方法を、ＣＭＯＳ素子６０とＳＲＡＭ２０とを並べて示しながら説明する。
【００７５】
図９Ａを参照するに、前記シリコン基板２１上には、前記ＣＭＯＳ素子６０の素子領域において前記ゲート電極６３Ｇ１，６３Ｇ２を有する二つのｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２がゲート間間隔Ｄで形成され、また（Ｂ）の図に示すように前記ＳＲＡＭ２０の素子領域において前記ゲート電極３２１Ｇ１，３２Ｇ２を有する二つのｎチャネルＭＯＳトランジスタＤＴ１，ＴＦ１が、同じゲート間間隔Ｄで形成される。
【００７６】
次に図９Ｂの工程において、前記ＣＭＯＳ素子６０および前記ＳＲＡＭ２０の構造上に前記第１の引張応力膜６４として例えばＳｉＮ膜を、シリコンのソースガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）のいずれかを少なくとも一つ含むガスを、５〜５０ｓｃｃｍの流量で供給し、また窒素のソースガスとしてＮＨ３を５００〜１００００ｓｃｃｍの流量で供給し、さらに窒素およびアルゴンの混合ガスを５００〜１００００ｓｃｃｍの流量で供給し、０．１〜４００Ｔｏｒｒの圧力下、５００〜７００℃の温度で実行する減圧ＣＶＤ法により、１０〜２０ｎｍの膜厚ｔ１に形成する。このようにして形成されたＳｉＮ膜は、１．５〜２．０ＧＰａの引張応力を蓄積している。
【００７７】
次に図９Ｃの工程において前記ＣＭＯＳ素子６０の素子領域にレジストパターンＲ１を形成し、前記レジストパターンＲ１をマスクに前記ＳＲＡＭ２０の素子領域において、先に図９Ｂの工程で堆積した第１の引張応力膜６４を除去する。
【００７８】
次に図９Ｄの工程において前記レジストパターンＲ１を除去し、さらに前記第２に引張応力膜６５、すなわちＳＲＡＭ２０におけるエッチングストッパ膜２２Ｓとして例えばＳｉＮ膜を、先の第１の引張応力膜６４の場合と同じ条件で、１０ｎｍ〜２５ｎｍの膜厚ｔ２に形成する。
【００７９】
さらに図９Ｅの工程において前記シリコン基板２１上に、前記ＳＲＡＭ２０の素子領域からＣＭＯＳ素子６０の素子領域まで連続して層間絶縁膜２２を形成する。
【００８０】
さらに図９Ｆの工程において、前記層間絶縁膜２２中に、前記引張応力膜６５すなわちエッチングストッパ膜２２Ｓをエッチングストッパとし、前記ＣＭＯＳ素子６０の素子領域においては前記ソース領域６１ｅ、ドレイン領域６１ｆ従ってソース領域６１ｇ、およびドレイン領域６１ｈにそれぞれ対応したビアホール６６ａ〜６６ｃを形成し、前記ＳＲＡＭ２０の素子領域においては、前記ソース領域２１ｅおよびドレイン領域２１ｈにそれぞれ対応したビアホール２２ａ，２２ｂを形成する。
【００８１】
さらに図９Ｇの工程において、前記ビアホール６１ａ〜６１ｃにおいては露出されている引張応力膜６５および６４を、また前記ビアホール２２ａおよび２２ｂにおいては露出されている引張応力膜６５を選択的に除去することにより、その下のシリサイド層６１Ｓあるいは２１Ｓを露出させる。
【００８２】
さらに前記ビアホール６１ａ〜６１ｃおよび２２ａ〜２２ｂをビアプラグにより充填することにより、前記図８の断面を有する半導体装置５０が得られる。
【００８３】
以下、図９Ｅを参照しながら、前記ＣＭＯＳ素子６０およびＳＲＡＭ２０の素子領域における、前記層間絶縁膜２２によるステップカバレッジについて検討する。
【００８４】
例えば前記ゲート間間隔Ｄが１００ｎｍで、ゲート電極６３Ｇ１，６３Ｇ２のゲート長ＧＬＬが２５ｎｍ、ゲート電極２１Ｇ１，２１Ｇ２のゲート長ＧＬＭが３５ｎｍ、側壁絶縁膜６３ＷＡ，６３ＷＢ，２１ＳＷ１，２１ＳＷ２の膜厚が全て１０ｎｍであり、前記第１の引張応力膜６４として膜厚が２０ｎｍのＳｉＮ膜を形成し、第２の引張応力膜６５として膜厚が１０ｎｍのＳｉＮ膜を形成した場合、前記ＣＭＯＳ素子６０の素子領域においては、トランジスタＮＭＯＳ１とＮＭＯＳ２の間において引張応力膜６５のうちゲート電極６３Ｇ１を覆う第１の部分と引張応力膜６５のうちゲート電極６３Ｇ２を覆う第２の部分との間の間隔ＬＬは、最も狭くなる最下部において４５ｎｍとなり、前記ゲート電極６３Ｇ１，６３Ｇ２の高さ、すなわち第１のゲート高さＧＨ１が１００ｎｍであった場合、前記一対の引張応力膜６５の間のギャップ領域Ｇａｐ１のアスペクト比ないし縦横比（ＧＨ１／ＬＬ）は２．２程度にしかならない。
【００８５】
またこの場合、前記ＳＲＡＭ２０の素子領域においては、前記トランジスタＤＴ１とＴＦ１の間において、前記引張応力膜６５のうちトランジスタＤＴ１のゲート電極２１Ｇ１を覆う第１の部分と前記引張応力膜６５のうちＮＭＯＳ２のゲート電極２１Ｇ２を覆う第２の部分との間隔ＬＭは、最も狭くなる最下部において３０ｎｍとなり、前記ゲート電極２１Ｇ１，２１Ｇ２の高さ、すなわち第２のゲート高さＧＨ２が前記第１のゲート高さＧＨ１と同じく１００ｎｍであった場合、前記一対の引張応力膜６５の間のギャップ領域Ｇａｐ１のアスペクト比（ＧＨ２／ＬＭ）は３．３程度となる。
【００８６】
３．３程度のアスペクト比を有する構造は、高密度プラズマＣＶＤ法によりシリコン酸化膜を形成した場合には確実に充填することができるため、上記の例においてＳＲＡＭ２０の素子領域において層間絶縁膜２２の充填不良が生じることはない。またよりアスペクト比の低いＣＭＯＳ素子６０においては、余裕があるため、前記第１の引張応力膜６４の膜厚をさらに１０ｎｍないし１５ｎｍ程度増加させることも可能であることがわかる。すなわち本実施形態では、前記第１の引張応力膜６４の膜厚ｔ２を３０ｎｍないし３５ｎｍまで増加させても、前記層間絶縁膜２２のステップカバレッジ不良を回避することが可能である。この場合には、前記ギャップ領域Ｇａｐ１のアスペクト比はギャップ領域Ｇａｐ２のアスペクト比と略同一になる。
【００８７】
また前記ゲート間間隔Ｄが８０ｎｍでゲート長ＧＬＭが３５ｎｍ、ゲート長ＧＬＬが２５ｎｍ、側壁絶縁膜６３ＷＡ，６３ＷＢ，２１ＳＷ１，２１ＳＷ２の膜厚が全て５ｎｍ、第１の引張応力膜６４の膜厚ｔ１が３０ｎｍ，第２の引張応力膜６５の膜厚ｔ２が１０ｎｍである場合、前記ＳＲＡＭ２０およびＣＭＯＳ素子６０において前記ギャップ領域Ｇａｐ１およびＧａｐ２について、それぞれ５ｎｍの間隔ＬＬおよびＬＭを確保することができる。この場合、ゲート電極２１Ｇ１，２１Ｇ２，６３Ｇ１，６３Ｇ２の高さを５０ｎｍとすることにより、前記ギャップ領域Ｇａｐ１およびＧａｐ２について、いずれも３．３のアスペクト比を確保することができる。
【００８８】
このように本実施形態によれば、層間絶縁膜２２のステップカバレッジに対して余裕のあるＣＭＯＳ素子６０において引張応力膜６４の膜厚ｔ１を、ＳＲＡＭにおけるステップカバレッジに合わせて増大させることにより、ＣＭＯＳ素子６０を構成するｎチャネルＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２の動作速度をさらに向上させることが可能となる。
【００８９】
本発明によれば、高速動作が要求される論理素子のｎチャネルＭＯＳトランジスタにおいて十分な膜厚の引張応力膜を形成する一方で、高い集積密度が要求されるメモリ素子においてはゲート電極間のアスペクト比を、層間絶縁膜による埋込が可能な程度に抑制することができ、高速動作する論理素子と高い集積密度のメモリ素子とを、層間絶縁膜の埋込不良を生じることなく、安定に高い歩留まりで製造することが可能となる。
【００９０】
なお以上の実施形態では論理素子がＣＭＯＳ素子６０でありメモリ素子がＳＲＡＭ２０である場合について説明したが、本発明はメモリ素子がＳＲＡＭ２０である場合に限定されるものではなく、図３Ｂのような断面構造をその一部に有する他のメモリ素子であっても同様に適用が可能である。
【００９１】
また以上の実施形態では、ＣＭＯＳ素子６０のゲート電極６３Ｇ１，６３Ｇ２の第１のゲート高さＧＨ１がＳＲＡＭ２０のゲート電極２１Ｇ１，２１Ｇ２の第２のゲート高さＧＨ２に等しいものとして説明したが、本願発明はかかる特定の実施形態に限定されるものではなく、ゲート電極６３Ｇ１，６３Ｇ２のゲート高さＧＨ１はゲート電極２１Ｇ１，２１Ｇ２のゲート高さＧＨ２と異なっていてもよい。前記電極６３Ｇ１，６３Ｇ２の高さとゲート電極２１Ｇ１，２１Ｇ２の高さとが一致する場合には、先に説明したアスペクト比の比較は、前記間隔ＬＬとＬＭの比較に還元される。
【００９２】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【符号の説明】
【００９３】
２０ ＳＲＡＭ
２１ シリコン基板
２１Ｉ 素子分離領域
２１Ａ１，２１Ａ２ ｐ型活性領域
２１Ｂ１，２１Ｂ２ ｎ型活性領域
２１Ｇ１〜２１Ｇ４，６３Ｇ１，６３Ｇ２ ゲート電極
２１Ｇｏｘ１，２１Ｇｏｘ２，２１Ｇｏｘ３，６２Ａ〜６２Ｄ ゲート電極
２１ＰＷ，６１ＰＷ ｐ型ウェル
２１ＮＷ，６１ＮＷ ｎ型ウェル
２１Ｓ，６１Ｓ シリサイド層
２１ＳＷ１，２１ＳＷ２，６３ＷＡ，６３ＷＢ 側壁絶縁膜
２１ａ，２１ｃ ｎ型ソースエクステンション領域
２１ｂ，２１ｄ ｎ型ドレインエクステンション領域
２１ｅ，２１ｇ ｎ＋型ソース領域
２１ｆ，２１ｈ ｎ＋型ドレイン領域
２１ｉ，６１ｉ ｐ型ソースエクステンション領域
２１ｊ，６１ｊ ｐ型ドレインエクステンション領域
２１ｋ ｐ＋型ソース領域
２１ｌ ｐ＋型ドレイン領域
２２，６６ 層間絶縁膜
２２Ａ，２２Ｂ，２２Ｃ，２２Ｖ ビアプラグ
２２Ｓ エッチングストッパ膜
５０ 半導体装置
６０ ＣＭＯＳ素子
６１Ａ，６１Ｂ 素子領域
６１ＣＡ〜６１ＣＤ チャネル領域
６１ＴＡ，６１ＴＢ トレンチ
６１ｍ，６１ｎ，６１ｐ ｐ型ＳｉＧｅ層
６４ 第１の引張応力膜
６５ 第２の引張応力膜（エッチングストッパ膜）
６６Ａ〜６６Ｆ ビアプラグ
ＬＴ１，ＬＴ２ ロードトランジスタ
ＤＴ１，ＤＴ２ ドライバトランジスタ
ＴＦ１，ＴＦ２ トランスファトランジスタ
ＮＭＯＳ１，ＮＭＯＳ２ ｎチャネルＭＯＳトランジスタ
ＰＭＯＳ１，ＰＭＯＳ２ ｐチャネルＭＯＳトランジスタ
Ｖ１〜Ｖ１２ ビアコンタクト
【特許請求の範囲】
【請求項１】
第１および第２の素子領域を有する半導体基板と、
前記第１の素子領域に形成された論理素子と、
前記第２の素子領域に形成されたメモリ素子と、
前記論理素子と前記メモリ素子とを覆う層間絶縁膜と、
を備え、
前記論理素子は、前記第１の素子領域において相互に隣接して形成された第１および第２のｎチャネルＭＯＳトランジスタを含み、
前記第１のｎチャネルＭＯＳトランジスタは、第１のゲート高さおよび第１のゲート長を有する第１のゲート電極と、前記第１のゲート電極の側壁面に形成された第１の側壁絶縁膜と、を含み、
前記第２のｎチャネルＭＯＳトランジスタは、前記第１のゲート高さおよび前記第１のゲート長を有する第２のゲート電極と、前記第２のゲート電極の側壁面に形成された第２の側壁絶縁膜と、を含み、
前記第１および第２のゲート電極は、前記第１の素子領域において第１の間隔を有し、
前記論理素子はさらに、前記第１の素子領域において前記第１および第２のゲート電極を、前記第１および第２の側壁絶縁膜を含めて第１の膜厚で覆う第１の引張応力膜と、前記第１の素子領域において前記第１の引張応力膜を前記第２の膜厚で覆う第２の引張応力膜と、を含み、
前記メモリ素子は、前記第２の素子領域において相互に隣接して形成された第３および第４のｎチャネルＭＯＳトランジスタを含み、
前記第３のｎチャネルＭＯＳトランジスタは、第２のゲート高さおよび前記第１のゲート長よりも長い第２のゲート長を有する第３のゲート電極と、前記第３のゲート電極の側壁面に形成された第３の側壁絶縁膜と、を含み、
前記第４のｎチャネルＭＯＳトランジスタは、前記第２のゲート高さおよび前記第２のゲート長を有する第４のゲート電極と、前記第４のゲート電極の側壁面に形成された第４の側壁絶縁膜と、を含み、
前記第３および第４のゲート電極は、前記第２の素子領域において前記第１の間隔を有し、
前記第２の引張応力膜は前記第２の素子領域において、前記第３および第４のゲート電極を、前記第３および第４の側壁絶縁膜を含めて前記第２の膜厚で覆い、
前記第１および第２のゲート電極の間において、前記第２の引張応力膜のうち、前記第１の側壁絶縁膜に設けられた第１の部分と前記第２の引張応力膜のうち、前記第２の側壁絶縁膜に設けられた第２の部分とは、最も近接した部分において第１の距離で相互に隔てられており、
前記第３および第４のゲート電極の間において、前記第２の引張応力膜のうち、前記第３の側壁絶縁膜に設けられた第３の部分と前記第２の引張応力膜のうち、前記第４の側壁絶縁膜に設けられた第４の部分とは、最も近接した部分において第２の距離で相互に隔てられており、
前記第１のゲート高さを前記第１の距離で割った第１のアスペクト比と、前記第２のゲート高さを前記第２の距離で割った第２のアスペクト比とは略等しいことを特徴とする半導体装置。
【請求項２】
前記第２のアスペクト比は、前記第２の素子領域において前記層間絶縁膜が前記メモリ素子を埋込できるように選ばれていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２のアスペクト比は３．３を超えないことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第２の膜厚は前記第１の膜厚よりも小さいことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記第１の素子領域において前記第１のｎチャネルＭＯＳトランジスタの一の拡散領域は、前記第２のｎチャネルＭＯＳトランジスタと共有されており、前記第２の素子領域において前記第３のｎチャネルＭＯＳトランジスタの一の拡散領域は、前記第２のｎチャネルＭＯＳトランジスタと共有されていることを特徴とする請求項１〜４記載の半導体装置。
【請求項６】
半導体基板の第１の素子領域に、第１のゲート電極を有する第１のｎチャネルＭＯＳトランジスタおよび第２のゲート電極を有するｎチャネルＭＯＳトランジスタを、互いに隣接して第１のゲート長および第１のゲート高さで形成し、また前記半導体基板の第２の素子領域に、第３のゲート電極を有する第３のｎチャネルＭＯＳトランジスタおよび第４の電極を有する第４のｎチャネルＭＯＳトランジスタを、互いに隣接して前記第１のゲート長より長い第２のゲート長と前記第１のゲート高さと同じ第２のゲート高さで形成する工程と、
前記第１および第２の素子領域にわたり第１の引張応力膜を、前記第１の素子領域においては前記第１および第２のゲート電極を覆って、また前記第２の素子領域においては前記第３および第４のゲート電極を覆って、第１の膜厚で形成する工程と、
前記第１の引張応力膜を、前記第２の素子領域において選択的に除去する工程と、
前記第１および第２の素子領域にわたり第２の引張応力膜を、前記第１の素子領域においては前記第１の引張応力膜を覆って、また前記第２の素子領域においては前記第３および第４のゲート電極を覆って、第２の膜厚で形成する工程と、
前記第１および第２の素子領域にわたり、前記第２の引張応力膜上に層間絶縁膜を形成し、前記第１の素子領域においては前記第１および第２のｎチャネルＭＯＳトランジスタを埋め込み、前記第２の素子領域においては前記第３および第４のｎチャネルＭＯＳトランジスタを埋め込む工程と、
を含み、
前記第１および第２のゲート電極の間において、前記第２の引張応力膜のうち、前記第１の側壁絶縁膜に設けられた第１の部分と前記第２の引張応力膜のうち、前記第２の側壁絶縁膜に設けられた第２の部分とは、最も近接した部分において第１の距離で相互に隔てられており、
前記第３および第４のゲート電極の間において、前記第２の引張応力膜のうち、前記第３の側壁絶縁膜に設けられた第３の部分と前記第２の引張応力膜のうち、前記第４の側壁絶縁膜に設けられた第４の部分とは、最も近接した部分において第２の距離で相互に隔てられており、
前記第１の引張応力膜の第１の膜厚と前記第２の引張応力膜の第２の膜厚とは、前記第１のゲート高さを前記第１の距離で割った第１のアスペクト比と、前記第２のゲート高さを前記第２の距離で割った第２のアスペクト比とは略等しくなるように設定されることを特徴とする半導体装置の製造方法。
【請求項７】
前記第２のアスペクト比は、前記第２の素子領域において前記層間絶縁膜が前記メモリ素子を埋込できるように選ばれていることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１および第２のアスペクト比は３．３を超えないことを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記第１の素子領域において前記第１のｎチャネルＭＯＳトランジスタの一の拡散領域は、前記第２のｎチャネルＭＯＳトランジスタと共有されており、前記第２の素子領域において前記第３のｎチャネルＭＯＳトランジスタの一の拡散領域は、前記第２のｎチャネルＭＯＳトランジスタと共有されていることを特徴とする請求項６〜８のうち、いずれか一項記載の半導体装置の製造方法。
【請求項１】
第１および第２の素子領域を有する半導体基板と、
前記第１の素子領域に形成された論理素子と、
前記第２の素子領域に形成されたメモリ素子と、
前記論理素子と前記メモリ素子とを覆う層間絶縁膜と、
を備え、
前記論理素子は、前記第１の素子領域において相互に隣接して形成された第１および第２のｎチャネルＭＯＳトランジスタを含み、
前記第１のｎチャネルＭＯＳトランジスタは、第１のゲート高さおよび第１のゲート長を有する第１のゲート電極と、前記第１のゲート電極の側壁面に形成された第１の側壁絶縁膜と、を含み、
前記第２のｎチャネルＭＯＳトランジスタは、前記第１のゲート高さおよび前記第１のゲート長を有する第２のゲート電極と、前記第２のゲート電極の側壁面に形成された第２の側壁絶縁膜と、を含み、
前記第１および第２のゲート電極は、前記第１の素子領域において第１の間隔を有し、
前記論理素子はさらに、前記第１の素子領域において前記第１および第２のゲート電極を、前記第１および第２の側壁絶縁膜を含めて第１の膜厚で覆う第１の引張応力膜と、前記第１の素子領域において前記第１の引張応力膜を前記第２の膜厚で覆う第２の引張応力膜と、を含み、
前記メモリ素子は、前記第２の素子領域において相互に隣接して形成された第３および第４のｎチャネルＭＯＳトランジスタを含み、
前記第３のｎチャネルＭＯＳトランジスタは、第２のゲート高さおよび前記第１のゲート長よりも長い第２のゲート長を有する第３のゲート電極と、前記第３のゲート電極の側壁面に形成された第３の側壁絶縁膜と、を含み、
前記第４のｎチャネルＭＯＳトランジスタは、前記第２のゲート高さおよび前記第２のゲート長を有する第４のゲート電極と、前記第４のゲート電極の側壁面に形成された第４の側壁絶縁膜と、を含み、
前記第３および第４のゲート電極は、前記第２の素子領域において前記第１の間隔を有し、
前記第２の引張応力膜は前記第２の素子領域において、前記第３および第４のゲート電極を、前記第３および第４の側壁絶縁膜を含めて前記第２の膜厚で覆い、
前記第１および第２のゲート電極の間において、前記第２の引張応力膜のうち、前記第１の側壁絶縁膜に設けられた第１の部分と前記第２の引張応力膜のうち、前記第２の側壁絶縁膜に設けられた第２の部分とは、最も近接した部分において第１の距離で相互に隔てられており、
前記第３および第４のゲート電極の間において、前記第２の引張応力膜のうち、前記第３の側壁絶縁膜に設けられた第３の部分と前記第２の引張応力膜のうち、前記第４の側壁絶縁膜に設けられた第４の部分とは、最も近接した部分において第２の距離で相互に隔てられており、
前記第１のゲート高さを前記第１の距離で割った第１のアスペクト比と、前記第２のゲート高さを前記第２の距離で割った第２のアスペクト比とは略等しいことを特徴とする半導体装置。
【請求項２】
前記第２のアスペクト比は、前記第２の素子領域において前記層間絶縁膜が前記メモリ素子を埋込できるように選ばれていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１および第２のアスペクト比は３．３を超えないことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第２の膜厚は前記第１の膜厚よりも小さいことを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置。
【請求項５】
前記第１の素子領域において前記第１のｎチャネルＭＯＳトランジスタの一の拡散領域は、前記第２のｎチャネルＭＯＳトランジスタと共有されており、前記第２の素子領域において前記第３のｎチャネルＭＯＳトランジスタの一の拡散領域は、前記第２のｎチャネルＭＯＳトランジスタと共有されていることを特徴とする請求項１〜４記載の半導体装置。
【請求項６】
半導体基板の第１の素子領域に、第１のゲート電極を有する第１のｎチャネルＭＯＳトランジスタおよび第２のゲート電極を有するｎチャネルＭＯＳトランジスタを、互いに隣接して第１のゲート長および第１のゲート高さで形成し、また前記半導体基板の第２の素子領域に、第３のゲート電極を有する第３のｎチャネルＭＯＳトランジスタおよび第４の電極を有する第４のｎチャネルＭＯＳトランジスタを、互いに隣接して前記第１のゲート長より長い第２のゲート長と前記第１のゲート高さと同じ第２のゲート高さで形成する工程と、
前記第１および第２の素子領域にわたり第１の引張応力膜を、前記第１の素子領域においては前記第１および第２のゲート電極を覆って、また前記第２の素子領域においては前記第３および第４のゲート電極を覆って、第１の膜厚で形成する工程と、
前記第１の引張応力膜を、前記第２の素子領域において選択的に除去する工程と、
前記第１および第２の素子領域にわたり第２の引張応力膜を、前記第１の素子領域においては前記第１の引張応力膜を覆って、また前記第２の素子領域においては前記第３および第４のゲート電極を覆って、第２の膜厚で形成する工程と、
前記第１および第２の素子領域にわたり、前記第２の引張応力膜上に層間絶縁膜を形成し、前記第１の素子領域においては前記第１および第２のｎチャネルＭＯＳトランジスタを埋め込み、前記第２の素子領域においては前記第３および第４のｎチャネルＭＯＳトランジスタを埋め込む工程と、
を含み、
前記第１および第２のゲート電極の間において、前記第２の引張応力膜のうち、前記第１の側壁絶縁膜に設けられた第１の部分と前記第２の引張応力膜のうち、前記第２の側壁絶縁膜に設けられた第２の部分とは、最も近接した部分において第１の距離で相互に隔てられており、
前記第３および第４のゲート電極の間において、前記第２の引張応力膜のうち、前記第３の側壁絶縁膜に設けられた第３の部分と前記第２の引張応力膜のうち、前記第４の側壁絶縁膜に設けられた第４の部分とは、最も近接した部分において第２の距離で相互に隔てられており、
前記第１の引張応力膜の第１の膜厚と前記第２の引張応力膜の第２の膜厚とは、前記第１のゲート高さを前記第１の距離で割った第１のアスペクト比と、前記第２のゲート高さを前記第２の距離で割った第２のアスペクト比とは略等しくなるように設定されることを特徴とする半導体装置の製造方法。
【請求項７】
前記第２のアスペクト比は、前記第２の素子領域において前記層間絶縁膜が前記メモリ素子を埋込できるように選ばれていることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記第１および第２のアスペクト比は３．３を超えないことを特徴とする請求項６または７記載の半導体装置の製造方法。
【請求項９】
前記第１の素子領域において前記第１のｎチャネルＭＯＳトランジスタの一の拡散領域は、前記第２のｎチャネルＭＯＳトランジスタと共有されており、前記第２の素子領域において前記第３のｎチャネルＭＯＳトランジスタの一の拡散領域は、前記第２のｎチャネルＭＯＳトランジスタと共有されていることを特徴とする請求項６〜８のうち、いずれか一項記載の半導体装置の製造方法。
【図１】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【公開番号】特開２０１３−６５７２１（Ｐ２０１３−６５７２１Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０３８０１（Ｐ２０１１−２０３８０１）
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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