【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極用溝１８の底部１８ｃから活性領域の一部が突き出すように形成されたフィン部１５と、ゲート電極用溝１８及びフィン部１５の表面を覆うゲート絶縁膜２１と、ゲート電極用溝１８の下部に埋め込まれ、ゲート絶縁膜２１を介してフィン部１５を跨ぐように形成されたゲート電極２２と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、フィン部１５の表面に設けられた準位形成領域３０と、を備える半導体装置１０を選択する。 （もっと読む）

【課題】高集積化を図ることができる半導体装置の製造方法を提供することである。
【解決手段】実施形態に係る半導体装置の製造方法は、半導体基板に第１の方向に延びる複数の溝を形成する工程と、前記溝の内面上及び前記半導体基板の上面上に絶縁膜を形成する工程と、前記絶縁膜上に、前記溝を埋めるように、第１の導電層を堆積する工程と、前記第１の導電層上に第２の導電層を堆積する工程と、前記第２の導電層上における前記溝の直上域の一部を含む領域にハードマスクを形成する工程と、前記ハードマスクをマスクとして前記第２の導電層をエッチングすることにより、前記ハードマスク及び前記第２の導電層を含む柱状体を形成する工程と、前記柱状体における前記溝の幅方向に面する２つの側面上に、電極加工側壁を形成する工程と、前記柱状体及び前記電極加工側壁をマスクとしてエッチングすることにより、前記第１の導電層における露出した部分の上部を除去し下部を残留させる工程と、前記電極加工側壁を除去する工程とを備える。 （もっと読む）

【課題】携帯電話などのフロントエンドモジュールに使用されているハイパワーアンプは、シリコン系ＣＭＯＳ集積回路をベースとするデバイスであるが、その出力段に多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成したＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。このポリシリコンプラグは、熱処理に起因する固相エピタキシャル成長により収縮し、シリコン基板に歪が発生する。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴ等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、ポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】Ｙ方向に延在するように半導体基板１３に設けられ、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂを有するゲート電極用溝１８と、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第１の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように、半導体基板１３に設けられた第２の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】マイクロローディング効果を防止しながら、上層配線となる金属配線のレイアウト制約のない構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、半導体基板１に形成された拡散層５と、半導体基板１の上に形成された絶縁膜７及び絶縁膜８と、絶縁膜及び絶縁膜８を貫通するホール９Ｄに埋め込まれ、側面を絶縁膜１１で覆われた金属材料からなるプラグ１２と、絶縁膜８を貫通しないホール１０Ｂに埋め込まれ、絶縁膜１１からなる絶縁体１０Ｃと、絶縁膜８の上に形成され、プラグ１２と電気的に接続する金属配線１３Ｂとを備えている。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】リーク電流の少ない静電気保護素子を提供する。
【解決手段】半導体基板１００ｎと、半導体基板内に形成され、第１の導電型の不純物が拡散された第１のウェル１０１と、第１のウェル内に、第１のウェルの一部の領域を挟んで形成され、第２の導電型の不純物が拡散されたコレクタ領域１１０及びエミッタ領域１１２と、第１のウェル内に、前記エミッタ領域と分離する第１の分離領域１０２を挟んで形成され、第１のウェル内に拡散された不純物の濃度よりも高い濃度の、第１の導電型の不純物が拡散されたベース拡散領域１１４と、前記エミッタ領域下方から前記エミッタ領域と前記ベース拡散領域との間までの第１のウェル内の領域に形成され、第２の導電型の不純物が拡散された拡散領域１０３ａとを備えた静電気保護素子。 （もっと読む）

【課題】応力絶縁膜により、ＭＩＳトランジスタの駆動能力が劣化することを防止する。
【解決手段】第１のＭＩＳトランジスタｐＴｒ１は、第１の活性領域１０ａにおける第１のサイドウォール１９Ａの外側方下に設けられたトレンチ２２内に形成され、第１の活性領域１０ａにおけるチャネル領域のゲート長方向に第１の応力を生じさせるシリコン混晶層２３を含む第１導電型の第１のソースドレイン領域２７ａと、第１の活性領域１０ａ上に第１のゲート電極１４ａ、第１のサイドウォール１９Ａ及び第１のソースドレイン領域２７ａを覆うように形成され、第１の応力とは反対の第２の応力を生じさせる応力絶縁膜３１とを備えている。シリコン混晶層２３の最上面は、第１のゲート電極１４ａ直下に位置する半導体基板１０の表面よりも高く形成されている。シリコン混晶層２３と第１のサイドウォール１９Ａとの隙間２４には、第１の応力緩和膜２８ａが形成されている。 （もっと読む）

【課題】配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供する。
【解決手段】半導体基板１にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜１５を形成する工程と、ゲート電極溝の底部に埋め込みゲート電極２３Ａを形成する工程と、埋め込みゲート電極２３Ａの上面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程と、を備え、半導体基板１の上面に層間絶縁膜２４を形成する工程が、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜２４を成膜するとともに当該層間絶縁膜２４の上面を平坦とすることを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】ＬＤＭＯＳＦＥＴを有する半導体装置では、ソース電極が裏面にあることから、表面のソース・コンタクト領域と裏面のソース電極間の電気抵抗を低減するため、上面からＰ型エピタキシャル層を貫通してＰ＋型基板内に伸びるボロンを高濃度にドープしたポリ・シリコン埋め込みプラグが設けられている。このポリ・シリコン埋め込みプラグの周辺のシリコン単結晶領域に転位が発生しており、これにより、リーク不良が誘発されていることが明らかとなった。
【解決手段】本願発明は、相互に不純物濃度の異なる第１及び第２の半導体層の境界面を貫通するシリコン系プラグを有する半導体装置であって、このプラグの少なくとも内部は多結晶領域であり、この多結晶領域表面の内、先の境界面の両側近傍は、固相エピタキシャル領域で覆われている。 （もっと読む）

【課題】従来の同一サイズの半導体装置と比較してゲート耐圧を向上させるとともに、素子分離層をバーズビークを含まない構造とすることにより素子分割領域の面積を縮小し、素子の微細化を図ることができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板表面に素子形成領域から素子分割領域に亘って延在するＬＯＣＯＳ膜を形成する。素子形成領域内の半導体基板上にＬＯＣＯＳ膜に接続されたゲート酸化膜を形成する。ＬＯＣＯＳ膜およびゲート酸化膜を覆うように導電膜を形成する。導電膜を部分的にエッチングしてゲート酸化膜およびＬＯＣＯＳ膜の一部を覆うゲート電極を形成する。導電膜のエッチングによって露出したＬＯＣＯＳ膜を部分的にエッチングしてＬＯＣＯＳ膜を素子分離層とゲート酸化膜の端部を構成する高膜厚部とに分割する。ＬＯＣＯＳ膜のエッチングによって露出した半導体基板の表面にイオン注入を行ってゲート電極を挟む位置にドレイン領域およびソース領域を形成する。 （もっと読む）

【課題】電位を印加した溶液中の化学物質の測定の際、リーク電流が半導体基板に流れない膜厚のシリコン酸化膜にてゲート絶縁膜が形成され、容易にシランカップリングによるアミノ酸基の導入が行え、かつ溶液と配線間に流れるリーク電流を抑える溶液測定用半導体センサチップを提供する。
【解決手段】本発明の溶液測定用半導体センサチップは、ゲート絶縁膜が露出されたMOSトランジスタからなり、電位の印加された溶液中に浸して化学物質の検出を、MOSトランジスタに流れる電流変化を検出することで行うものであり、半導体基板上に形成されたMOSトランジスタのゲート絶縁膜上に固定された有機単分子層と、MOSトランジスタのソース及びドレインに接続された配線と、有機単分子層部分が露出する開口部を有するパッシベーション膜とを有し、ゲート絶縁膜の最表層がシリコン酸化膜で形成され、このゲート絶縁膜が30nm以上の厚さにて形成されている。 （もっと読む）

【課題】層間絶縁膜を厚くしなくてもソース配線の外にドレイン配線を引き出せ、かつ、ＬＯＣＯＳ酸化膜や層間絶縁膜などの絶縁膜の絶縁破壊を防止できるようにする。
【解決手段】素子部８から配線引出し部９に延設されるようにｎ^-型ドリフト層４の裏面に裏面電極１９を備え、この裏面電極１９とソース配線１８との間に電流が流れるような構造、つまりｎ^-型ドリフト層４の表裏を貫通して縦方向に電流を流す構造にする。そして、裏面電極１９を配線引出し部９まで延設し、ｎ⁺型コンタクト領域２１、配線引出し部９のｎ^-型ドリフト層４、ｎウェル領域２０およびｎ⁺型コンタクト領域２１を通じてドレイン配線２３と接続する。すなわち、裏面電極１９を通じて電流が流れるようにすることにより、ドレイン配線２３を素子部８の外に引き出した構造とする。 （もっと読む）

【課題】ドレイン配線の幅を従来よりも大きくして、ドレイン配線を導通可能な最大電流量を大きくすること。
【解決手段】高耐圧ＭＯＳトランジスタ装置１０は、基板１０２に設けられたＰウエル領域１０３中に形成されており、２０Ｖ以上のソース−ドレイン間耐圧を有している。そして、Ｐウエル領域中のソース１０４ａ，１０４ｂ及びドレイン１０８の間の領域部分が、外部電界の影響を受けて導電型が反転するのを防止する導電性膜を備えている。この導電性膜は、ゲート電極１２０ａ，１２０ｂと連続的に帯状層１２として一体形成されており、基板の表面を平面的に見たとき、帯状層は、ソース及びドレインの一方又は双方を囲んで設けられている。 （もっと読む）

【課題】極めて簡易に動作領域に負荷される応力を制御して、その移動度、さらには特性を制御しうる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の上方であって、その動作領域を被覆するようにして、前記動作領域に対して引張応力を作用させるための引張応力層を形成し、さらに、前記半導体基板の上方であって、前記引張応力層の上方または下方に前記動作領域を被覆するようにして、前記動作領域に対して圧縮応力を作用させるための圧縮応力層を形成する。次いで、前記圧縮応力層及び前記引張応力層の少なくとも一方に隣接するようにして金属層を形成するとともに、加熱処理を施して、前記金属層中の金属元素を前記圧縮応力層及び前記引張応力層の少なくとも一方内に拡散させて、前記層内に独立して内在する金属領域を形成する。 （もっと読む）

【課題】一方のゲート電極中の不純物が他方のゲート電極に拡散することを抑制するとともに、当該ゲート電極とコンタクトプラグとの接触抵抗を低減することが可能な技術を提供する。
【解決手段】ゲート電極３０は、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとを有している。ゲート電極３０の側面３１には、Ｎ型及びＰ型ゲート部分の境界領域ＢＲに切り欠き部３３が設けられている。Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける切り欠き部３３が形成されている領域３１ＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離は、Ｎ型ゲート部分３０Ｎにおける第１活性領域の直上の部分の幅よりも小さく設定されている。コンタクトプラグ４０は、Ｎ型及びＰ型ゲート部分の上面と、ゲート電極３０の側面３１の切り欠き部３３が形成されている領域とに接触している。 （もっと読む）

【課題】電気特性の信頼性を向上させることができる半導体装置を提供する。
【解決手段】ＬＣＤドライバＩＣ１４（半導体装置）は、トランジスタ素子３１と、トランジスタ素子３１を電気的に分離するためのＳＴＩ分離層３２と、ＳＴＩ分離層３２及び拡散領域４３上に跨って形成されたゲート配線３４と、ゲート配線３４とＳＴＩ分離層３２との間に形成された絶縁膜４１とを有する。絶縁膜４１は、ゲート配線３４に印加される高電圧に対して絶縁耐圧を確保するために用いられる。このような構成のＬＣＤドライバＩＣ１４によれば、製造過程においてＳＴＩ分離層３２に欠陥が生じた場合であっても、欠陥の影響を受けることなく、ゲート配線３４に高電圧を印加することが可能となる。 （もっと読む）

【課題】複数の横型ＤＭＯＳ素子を備える構成において、ＥＳＤ耐量を向上できる半導体装置を提供する。
【解決手段】ＬＤＭＯＳ素子を複数備えた半導体装置であって、半導体基板における複数のＬＤＭＯＳ素子の形成領域として、半導体層とともに、半導体層のウェル形成面とは反対の面上に、半導体層よりも不純物濃度の高い第１導電型の高濃度層が形成され、半導体基板におけるゲート電極形成面の裏面であって、少なくとも高濃度層の半導体層との境界とは反対の表面全面にドレイン電極が直接形成され、ドレイン電極と複数のドレイン領域とが、それぞれ電気的に接続されている。 （もっと読む）

【課題】素子サイズが増加せず、かつ困難な位置合わせを必要とせずに製造することができる基板接続部を有するＭＯＳトランジスタを提供する。
【解決手段】例えばＮＭＯＳにおいて、ソース電極の一部に高濃度のｐ型不純物を注入した基板接続部１２ｃは、ソース領域とドレイン領域に低濃度のｎ型不純物を拡散させたｐ型のシリコン基板１上に絶縁膜とポリシリコン膜を形成し、これらの絶縁膜とポリシリコン膜及びｎ型不純物拡散層を貫通してｐ型のシリコン基板に達するコンタクトホールを設け、このコンタクトホールに高濃度のｐ型不純物を注入して形成する。なお、ソース電極のｎ＋拡散領域１２ｂとドレイン電極のｎ＋拡散領域１３ｂは、同時に設けたコンタクトホールに高濃度のｎ型不純物を注入して形成する。その後、これらのコンタクトホールに配線層と同じ金属を充填してコンタクトを形成する。 （もっと読む）