半導体装置及びその製造方法
【課題】マイクロローディング効果を防止しながら、上層配線となる金属配線のレイアウト制約のない構造を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、半導体基板１に形成された拡散層５と、半導体基板１の上に形成された絶縁膜７及び絶縁膜８と、絶縁膜及び絶縁膜８を貫通するホール９Ｄに埋め込まれ、側面を絶縁膜１１で覆われた金属材料からなるプラグ１２と、絶縁膜８を貫通しないホール１０Ｂに埋め込まれ、絶縁膜１１からなる絶縁体１０Ｃと、絶縁膜８の上に形成され、プラグ１２と電気的に接続する金属配線１３Ｂとを備えている。
【解決手段】半導体装置は、半導体基板１上に形成されたゲート絶縁膜３と、ゲート絶縁膜３の上に形成されたゲート電極４と、半導体基板１に形成された拡散層５と、半導体基板１の上に形成された絶縁膜７及び絶縁膜８と、絶縁膜及び絶縁膜８を貫通するホール９Ｄに埋め込まれ、側面を絶縁膜１１で覆われた金属材料からなるプラグ１２と、絶縁膜８を貫通しないホール１０Ｂに埋め込まれ、絶縁膜１１からなる絶縁体１０Ｃと、絶縁膜８の上に形成され、プラグ１２と電気的に接続する金属配線１３Ｂとを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に開示する技術は、半導体装置及びその製造方法に関し、特に、層間絶縁膜又は配線層間膜に形成するホールの構造、及び、それを形成するための製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化及び高性能化に伴い、微細加工に対する要求が厳しくなっており、その要求の一つとして微細なホールを形成することが挙げられる。
【０００３】
従来の半導体装置の製造方法において、シリコン基板の表面の拡散層に到達するホールを形成する際、フォトリソグラフィー技術を用いて、所望のホールパターンを有するレジストパターンを形成する。その後、ドライエッチング技術を用いて、レジストパターンをマスクにして、シリコン酸化膜などの層間絶縁膜を選択的にエッチングする加工を行っている。
【０００４】
しかしながら、ドライエッチング技術を用いて、シリコン酸化膜などの層間絶縁膜にホールを形成する際、マイクロローディング効果という問題が発生する。
【０００５】
マイクロローディング効果は、レジストパターンにおける一のホールパターンと隣り合うホールパターンまでの距離が大きくなるにつれて、該一のホールパターンを介してエッチングされるシリコン酸化膜のエッチレートが低下するという現象である。ドライエッチング技術を用いて、シリコン酸化膜を選択的にエッチングする場合、一般的にはＣＦ系のガス（Ｃ４Ｆ６、Ｃ５Ｆ８、Ｃ４Ｆ８、及びＣＦ４など）を用いる。ＣＦ系のガスは、プラズマ中でＣＦ２が形成される。このＣＦ２には主に二つの役割がある。第１の役割は、シリコン酸化膜をエッチングするエッチャントの役割であり、第２の役割は、ＣＦ系のポリマーを形成し、レジストなどに付着するデポジションの役割である。
【０００６】
図１４（ａ）〜（ｃ）は、マイクロローディング効果を説明するための従来の半導体装置の製造工程の一部を示しており、具体的に、図１４（ａ）はレジストパターンのホールパターンの平面図を示しており、図１４（ｂ）及び（ｃ）は図１４（ａ）のXIV-XIV線に対応する断面における工程断面図を順に示している。
【０００７】
図１４（ａ）及び（ｂ）に示すように、半導体基板５７上に形成されたシリコン酸化膜５８上に、所望の複数のホールパターン５９Ａを有するレジストパターン５９を形成する。ここで、レジストパターン５９では、領域Ｒ１においてホールパターン５９Ａが密に形成されており、領域Ｒ２にはホールパターン５９Ａが疎に形成されている。
【０００８】
次に、図１４（ｃ）に示すように、ドライエッチング技術を用いて、レジストパターン５９をマスクに、シリコン酸化膜５８を選択的にエッチングすると、領域Ｒ１の中心に位置するホールパターン５９Ａのように、周辺に存在するホールパターン５９Ａまでの距離がいずれも小さい場合には、シリコン酸化膜５８に形成されるホール５９Ｃは半導体基板５７まで到達する。一方で、領域Ｒ１の周囲に位置するホールパターン５９Ａ又は領域Ｒ２に位置するホールパターン５９Ａのように周辺に存在するホールパターン５９Ａまでの距離のうち大きなものが存在する場合には、シリコン酸化膜５８に形成されるホール５９Ｂは半導体基板５７まで到達しない。
【０００９】
局所的に見た場合、ホールパターン５９Ａが密に形成された領域Ｒ１ではシリコン酸化膜をエッチングする面積は大きいが、ホールパターン５９Ａが疎に形成された領域Ｒ２ではシリコン酸化膜をエッチングする面積は小さい。このため、領域Ｒ１では、シリコン酸化膜５８をエッチングする際に消費するＣＦ２は多くなるが、領域Ｒ２では、シリコン酸化膜５８をエッチングする際に消費するＣＦ２は少ない。このため、領域Ｒ１の中心に位置するホールパターン５９Ａではシリコン酸化膜５８に対するエッチングレートは高いが、領域Ｒ１の周囲に位置するホールパターン５９Ａ又は領域Ｒ２に位置するホールパターン５９Ａでは、消費されない多くのＣＦ２が他のＣＦ２とプラズマ重合することにより、ＣＦ系のポリマーが過剰に形成されるため、シリコン酸化膜５８のエッチングが阻害されてエッチレートが低下する。
【００１０】
以上のようなマイクロローディング効果を抑制するために、従来の半導体装置の製造方法が提案されている（例えば特許文献１参照）。
【００１１】
図１５（ａ）〜（ｃ）及び図１６（ａ）〜（ｃ）は、従来の半導体装置の製造方法における各工程断面を示している。
【００１２】
まず、図１５（ａ）に示すように、シリコン基板６０上に、シリコン基板６０を熱酸化することにより、シリコン酸化膜（図示せず）を形成した後に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）法により、シリコン窒化膜（図示せず）を順次形成する。続いて、フォトリソグラフィー技術により形成した所望のトランジスタ形成領域（以下、活性領域と称す）パターンを有するレジストパターン（図示せず）を用いて、ドライエッチング技術により、シリコン窒化膜及びシリコン酸化膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、活性領域パターンを転写したシリコン窒化膜及びシリコン酸化膜（図示せず）を形成する。続いて、ドライエッチング技術により、シリコン基板６０を選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、素子分離用のトレンチ（図示せず）を形成する。続いて、成膜技術により、トレンチにシリコン酸化膜（図示せず）を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜を研磨し、例えばリン酸などを用いたウエットエッチング技術により、シリコン窒化膜を除去して、素子分離６１を形成する。
【００１３】
続いて、シリコン基板６０上に、シリコン基板６０表面を熱酸化することによりゲート酸化膜形成膜（図示せず）を形成し、ＣＶＤ法によりポリシリコン膜からなるゲート電極形成膜（図示せず）を順次形成した後、所望のゲートパターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、ゲート酸化膜形成膜及びゲート電極形成膜を選択的にエッチングした後、アッシング及び洗浄により、レジストパターンを除去して、シリコン基板６０上にゲート酸化膜６２を介するゲート電極６３を形成する。続いて、ゲート電極６３をマスクに用いたイオン注入技術により、シリコン基板６０におけるゲート電極６３の外側方に、ソース・ドレイン領域となる拡散層６４を形成する。このようにして、半導体デバイス６５が形成される。
【００１４】
続いて、成膜技術により、半導体基板６０上の全面に、ゲート電極６３を覆うように、シリコン窒化膜６６を形成する。続いて、成膜技術により、シリコン窒化膜６６上にシリコン酸化膜６７を形成した後、ＣＭＰ法により、シリコン酸化膜６７を研磨して平坦化する。続いて、フォトリソグラフィー技術により、シリコン酸化膜６７上に、所望のホールパターン６８Ａと共に該ホールパターン６８Ａの周囲にダミーホールパターン６９Ａを有するレジストパターン６８を形成する。なお、ホールパターン６８Ａ及びダミーホールパターン６９Ａのホール寸法は同じである。
【００１５】
次に、図１５（ｂ）に示すように、ドライエッチング技術により、レジストパターン６８をマスクに用いて、シリコン酸化膜６７を選択的にエッチングする。その結果、所望のホールパターン６８Ａを介したエッチングでは、周囲に配置されたダミーホールパターン６９Ａの存在により、マイクロローディング効果がないため、シリコン窒化膜６６に到達するホール６８Ｂ形成される。一方、ダミーホールパターン６９Ａを介したエッチングでは、マイクロローディング効果が発生するため、シリコン窒化膜６６に到達せず、シリコン酸化膜６７の途中まで到達するダミーホール６９Ｂが形成される。
【００１６】
次に、図１５（ｃ）に示すように、ドライエッチング技術により、シリコン窒化膜６６を選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、拡散層６４に接続するホール６８Ｃを形成する。
【００１７】
次に、図１６（ａ）に示すように、成膜技術により、拡散層に接続するホール６８Ｃ及びダミーホール６９Ｂに、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成し、該バリアメタル膜を介して、例えばタングステン（Ｗ）膜を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ法を用いた研磨により、シリコン酸化膜６７の表面が露出するまでバリアメタル膜及びタングステン膜を除去する。これにより、拡散層６４に接続するホール６８Ｃ、及びダミーホール６９Ｂには、バリアメタル膜及びタングステン膜で充填されたプラグ７０及びダミーパターン７１が形成される。
【００１８】
次に、図１６（ｂ）に示すように、成膜技術により、シリコン酸化膜６７、プラグ７０及びダミーパターン７１の上に、低誘電率（Ｌｏｗ−ｋ）膜であるＳｉＯＣ膜からなる配線層間膜形成膜を形成し、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、配線層間膜形成膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、配線パターンを転写した配線層間膜７２Ａを形成する。
【００１９】
続いて、成膜技術により、配線パターンを転写した配線層間膜７２Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）などの金属材料を埋め込み、ＣＭＰ法により研磨して、金属配線７２Ｂを形成する。
【００２０】
以上のように、従来の半導体装置の製造方法では、マイクロローディング効果を抑制するために、所望のホールパターンに隣り合うホールパターンが存在しない場合には、所望のホールパターンの周囲に、ホール寸法が同じであるダミーホールパターンを配置したレジストパターンを用いている。これにより、マイクロローディング効果が抑制されて、所望のホールが形成されている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００５−０７９２００号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、上記従来の半導体装置の製造方法によると、所望の拡散層に接続するホール６８Ｃのみならず、ダミーホール６９Ｂにもタングステンなどの金属材料が埋め込まれているため、所望の拡散層に接続されるホール６８Ｃに形成されたプラグ７０上に形成される金属配線７２Ｂのレイアウトに制約が生じるという課題が発生する。具体的には、図１６（ａ）の平面図に対応する図１６（ｃ）に示すように、所望のホール６８Ｃに形成されたプラグ７０の周囲には、ダミーホール６９Ｂに形成されたダミーパターン７１が形成されているため、プラグ７０同士を金属配線７２Ｂを用いて接続する際に、金属配線７２Ｂにはプラグ７０以外にダミーパターン７１にも接続されてしまう。このため、金属配線７２Ｂの抵抗には、ダミーホール６９Ｂに形成されたダミーパターン７１の抵抗も含まれるため、金属配線７２Ｂでの抵抗損失が大きくなる。
【００２３】
前記に鑑み、本発明の目的は、上層配線となる金属配線のレイアウト制約のない構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２４】
上記課題を解決するために、本発明の一側面の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極と、半導体基板におけるゲート電極の外側方に形成された拡散層と、半導体基板の上に、ゲート電極を覆うように形成された第１の絶縁膜と、第１の絶縁膜を貫通する第１のホールに埋め込まれ、側面を第２の絶縁膜で覆われた金属材料からなる導電体と、第１の絶縁膜を貫通しない第２のホールに埋め込まれ、第２の絶縁膜からなる絶縁体と、第１の絶縁膜の上に形成され、導電体と電気的に接続する第１の金属配線とを備えている。
【００２５】
本発明の一側面の半導体装置において、導電体は、拡散層又はゲート電極に電気的に接続されていることが好ましい。
【００２６】
本発明の一側面の半導体装置において、半導体基板の上であって且つ第１の絶縁膜の下に形成された第３の絶縁膜をさらに備えており、第１のホールは、第３の絶縁膜をさらに貫通していることが好ましい。
【００２７】
本発明の一側面の半導体装置において、半導体基板の上であって且つ第１の絶縁膜の下部に形成された第４の絶縁膜と、第４の絶縁膜中に形成された第２の金属配線とをさらに備えており、導電体は、第２の金属配線と電気的に接続されていることが好ましい。
【００２８】
この場合、導電体は、第２の金属配線を介して、拡散層又はゲート電極に電気的に接続されていることが好ましい。
【００２９】
本発明の一側面の半導体装置において、第１のホールを開口するために用いられた第１のレジストパターンに設ける第１のホールパターンのホール寸法は、第１のホールのホール寸法の２倍以上であって且つ３倍以下であり、第２のホールを開口するために用いられた第１のレジストパターンに設ける第２のホールパターンのホール寸法は、第２の絶縁膜の膜厚の２倍以上であって且つ３倍以下であり、第１のホールパターンと第２のホールパターンとの間隔は、第１のホールパターンのホール寸法の１．８倍以上であって且つ３倍以下であることが好ましい。
【００３０】
本発明の一側面の半導体装置において、第１の絶縁膜と第２の絶縁膜とは、同種の絶縁膜からなってもよい。
【００３１】
本発明の一側面の半導体装置において、絶縁体の内部にはボイドが存在していてもよい。
【００３２】
本発明の一側面の半導体装置において、第１の絶縁膜は、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＴＥＯＳ膜、及びＳｉＯＣ膜からなる群のうちから選択されるいずれか１つからなることが好ましい。
【００３３】
本発明の一側面の半導体装置において、第２の絶縁膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜からなる群のうちから選択されるいずれか１つからなることが好ましい。
【００３４】
本発明の一側面の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、半導体基板におけるゲート電極の外側方に拡散層を形成する工程（ｃ）と、半導体基板の上に、ゲート電極を覆うように第１の絶縁膜を形成する工程（ｄ）と、第１の絶縁膜中に、第１の絶縁膜を貫通する第１のホールと、第１の絶縁膜を貫通しない第２のホールとを形成する工程（ｅ）と、第１のホールの側壁に第２の絶縁膜を形成すると共に、第２のホールを第２の絶縁膜を埋め込んで絶縁体を形成する工程（ｆ）と、工程（ｆ）の後に、第１のホールを金属材料で埋め込んで導電体を形成する工程（ｇ）と、工程（ｇ）の後に、第１の絶縁膜の上に、導電体と電気的に接続する第１の金属配線を形成する工程（ｈ）とを備える。
【００３５】
本発明の一側面の半導体装置の製造方法において、工程（ｇ）は、拡散層又はゲート電極に電気的に接続するように、導電体を形成する工程を含んでもよい。
【００３６】
本発明の一側面の半導体装置の製造方法において、工程（ｃ）よりも後であって且つ工程（ｄ）よりも前に、半導体基板の上に、第３の絶縁膜を形成する工程（ｉ）をさらに備え、工程（ｅ）は、第３の絶縁膜をさらに貫通する第１のホールを形成する工程を含んでもよい。
【００３７】
本発明の一側面の半導体装置の製造方法において、工程（ｃ）よりも後であって且つ工程（ｄ）よりも前に、半導体基板の上に、第４の絶縁膜を形成する工程（ｊ１）と、第４の絶縁膜に第２の金属配線を形成する工程（ｊ２）とをさらに備え、工程（ｇ）は、第２の金属配線と電気的に接続するように、導電体を形成する工程を含んでもよい。
【００３８】
本発明の一側面の半導体装置の製造方法において、導電体は、第２の金属配線を介して、拡散層又はゲート電極に電気的に接続されていることが好ましい。
【００３９】
本発明の一側面の半導体装置の製造方法において、工程（ｅ）は、第１のホールを開口するための第１のホールパターンと第２のホールを開口するための第２のホールパターンとを有するレジストパターンを用いて、第１のホール及び第２のホールを形成する工程を含み、第１のホールパターンのホール寸法は、第１のホールのホール寸法の２倍以上であって且つ３倍以下であり、第２のホールパターンのホール寸法は、第２の絶縁膜の膜厚の２倍以上であって且つ３倍以下であり、第１のホールパターンと第２のホールパターンとの間隔は、第１のホールパターンのホール寸法の１．８倍以上であって且つ３倍以下であることが好ましい。
【００４０】
本発明の一側面の半導体装置の製造方法において、工程（ｆ）は、第１の絶縁膜と同種の絶縁膜からなる第２の絶縁膜を用いて行う工程を含んでもよい。
【００４１】
本発明の一側面の半導体装置の製造方法において、工程（ｆ）は、第２のホールを第２の絶縁膜を埋め込んで内部にボイドが存在する絶縁体を形成する工程を含んでもよい。
【００４２】
本発明の一側面の半導体装置の製造方法において、第１の絶縁膜は、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＴＥＯＳ膜、及びＳｉＯＣ膜からなる群のうちから選択されるいずれか１つからなることが好ましい。
【００４３】
本発明の一側面の半導体装置の製造方法において、第２の絶縁膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜からなる群のうちから選択されるいずれか１つからなることが好ましい。
【発明の効果】
【００４４】
以上のように、本発明の半導体装置及びその製造方法によると、ホール形成時のドライエッチングにおいて、マイクロローディング効果を抑制でき、ホールが拡散層又はゲート電極に到達しなくなるという（開口不良）事態を防止できる。また、第１の絶縁膜には、拡散層又はゲート電極と上層配線とを接続する金属膜で充填されたホールのみが形成されるため、上層配線のレイアウトに制約が生じず、上層配線での抵抗損失も抑制できる。さらに、ホール側壁には第２の絶縁膜が形成されるため、フォトリソグラフィーの解像限界以下のホールを形成することが可能となる。
【図面の簡単な説明】
【００４５】
【図１】図１は、本発明の第１の実施形態に係る半導体装置におけるレジストパターンの平面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を順に示しており、図１のII-II線に対応する断面における工程断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を順に示しており、図１のII-II線に対応する断面における工程断面図である。
【図４】図４は、本発明の第２の実施形態に係る半導体装置におけるレジストパターンの平面図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を順に示しており、図４のV-V線に対応する断面における工程断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を順に示しており、図４のV-V線に対応する断面における工程断面図である。
【図７】図７は、本発明の第３の実施形態に係る半導体装置におけるレジストパターンの平面図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を順に示しており、図７のVIII-VIII線に対応する断面における工程断面図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を順に示しており、図７のVIII-VIII線に対応する断面における工程断面図である。
【図１０】図１０は、本発明の第４の実施形態に係る半導体装置におけるレジストパターンの平面図である。
【図１１】図１１（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を順に示しており、図１０のXI-XI線に対応する断面における工程断面図である。
【図１２】図１２（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を順に示しており、図１０のXI-XI線に対応する断面における工程断面図である。
【図１３】図１３（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を順に示しており、図１０のXI-XI線に対応する断面における工程断面図である。
【図１４】図１４（ａ）〜（ｃ）は、マイクロローディング効果を説明するための従来の半導体装置の製造工程の一部を示しており、具体的に、図１４（ａ）はレジストパターンのホールパターンの平面図であり、図１４（ｂ）及び（ｃ）は図１４（ａ）のXIV-XIV線に対応する断面における工程断面図である。
【図１５】図１５（ａ）〜（ｃ）は、従来の半導体装置の製造方法を順に示す工程断面図である。
【図１６】図１６（ａ）及び（ｂ）は、従来の半導体装置の製造方法を順に示す工程断面図であり、図１６（ｃ）は、図１６（ａ）の平面図である。
【発明を実施するための形態】
【００４６】
以下、本発明の例示的な各実施形態について図面を参照しながら説明する。なお、以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれかの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００４７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置におけるレジストパターンの平面図であって、下記図２（ａ）の状態に対応している。また、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を順に示しており、図１のII-II線に対応する断面における工程断面図である。
【００４８】
図１に示すように、本実施形態で用いるレジストパターン９は、所望のホールパターン９Ａと、該ホールパターン９Ａの周囲を取り囲むように形成され（ホールパターン９Ａの前後左右及び斜め４方向に配置され）、該ホールパターン９Ａのホール寸法（ホール径）よりも小さいホール寸法を有するホールパターン（ダミーホールパターン）１０Ａとが形成されている。なお、ここでは、ホールパターン９Ａのホール寸法は例えば９０ｎｍであり、ホールパターン１０Ａのホール寸法は例えば５０ｎｍである。また、ホールパターン１０Ａがホールパターン９Ａの前後左右及び斜め４方向に配置されている場合を例としているが、これに限定されるものではなく、少なくとも前後左右に配置されていることが好ましい。
【００４９】
以下に、このレジストパターン９を用いる本実施形態に係る半導体装置の製造方法を具体的に説明する。
【００５０】
まず、図２（ａ）に示すように、シリコン基板１上に、シリコン基板１を熱酸化することにより、シリコン酸化膜（図示せず）を形成した後に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）法により、シリコン窒化膜（図示せず）を順次形成する。続いて、フォトリソグラフィー技術により形成した所望のトランジスタ形成領域（以下、活性領域と称す）パターンを有するレジストパターン（図示せず）を用いて、ドライエッチング技術により、シリコン窒化膜及びシリコン酸化膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、活性領域パターンを転写したシリコン窒化膜及びシリコン酸化膜（図示せず）を形成する。続いて、ドライエッチング技術により、シリコン基板１を選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、素子分離用のトレンチ（図示せず）を形成する。続いて、成膜技術により、トレンチにシリコン酸化膜（図示せず）を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜を研磨し、例えばリン酸などを用いたウエットエッチング技術により、シリコン窒化膜を除去して、素子分離２を形成する。
【００５１】
続いて、シリコン基板１上に、シリコン基板１表面を熱酸化することにより、シリコン酸化膜からなるゲート酸化膜形成膜（図示せず）を形成し、ＣＶＤ法によりポリシリコン膜からなるゲート電極形成膜（図示せず）を順次形成した後、所望のゲートパターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、ゲート酸化膜形成膜及びゲート電極形成膜を選択的にエッチングした後、アッシング及び洗浄により、レジストパターンを除去して、シリコン基板１上にゲート絶縁膜３を介するゲート電極４を形成する。続いて、ゲート電極４をマスクに用いたイオン注入技術により、シリコン基板１におけるゲート電極４の外側方に、ソース・ドレイン領域となる拡散層５を形成する。このようにして、半導体デバイス６が形成される。
【００５２】
続いて、成膜技術により、半導体基板１上の全面に、ゲート電極４を覆うように、シリコン窒化膜からなる絶縁膜７を形成する。続いて、成膜技術により、絶縁膜７上にＴＥＯＳ膜からなる絶縁膜８を形成した後、ＣＭＰ法により、絶縁膜８を研磨して平坦化する。続いて、フォトリソグラフィー技術により、絶縁膜８上に、上記図１を用いて説明したレジストパターン９を形成する。すなわち、 所望のホールパターン９Ａと、該ホールパターン９Ａを取り囲むように形成され、該ホールパターン９Ａのホール寸法よりも小さいホール寸法を有するホールパターン１０Ａとを有するレジストパターン９を形成する。
【００５３】
ここで、フォトリソグラフィー技術により、光源としてＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた場合、再現性よくレジストパターンを形成できる寸法は約９０ｎｍ以上である。例えば、後述する拡散層５に接続するホール９Ｄのホール寸法が４０ｎｍである場合、レジストパターン９のホールパターン９Ａのホール寸法を９０ｎｍ、ホールパターン１０Ａのホール寸法を５０ｎｍとする。ホールパターン１０Ａのホール寸法（５０ｎｍ）は、解像限界以下ではなく、露光毎の寸法ばらつきが大きいということである。さらに、ホールパターン１０Ａは、ホールパターン９Ａに対して前後左右及び斜め４方向に配置されており、ホールパターン１０Ａから前後左右に位置するホールパターン９Ａまでの距離（中心間距離）は、ホールパターン９Ａのホール寸法の１．８倍、すなわち、１６２ｎｍとする。
【００５４】
また、光源としてＫｒＦエキシマレーザ（波長２４８ｎｍ）を用いた場合、再現性よくレジストパターンを形成できる寸法は約１５０ｎｍ以上である。例えば、後述する拡散層５に接続するホール９Ｄのホール寸法が７０ｎｍである場合、ホールパターン９Ａのホール寸法を１５０ｎｍ、ホールパターン１０Ａの寸法を８０ｎｍとする。ホールパターン１０Ａの寸法（８０ｎｍ）は、解像限界以下ではなく、露光毎の寸法ばらつきが大きいということである。さらに、ホールパターン１０Ａは、ホールパターン９Ａに対して前後左右方向及び斜め４方向に配置されており、ホールパターン１０Ａから前後左右に位置するホールパターン９Ａまでの距離は、ホールパターン９Ａのホール寸法の１．８倍、すなわち、２７０ｎｍとする。
【００５５】
一方、光源としてｉ線（波長３６５ｎｍ）を用いた場合、再現性よくレジストパターンを形成できる寸法は約３５０ｎｍ以上である。ホール寸法が３５０ｎｍ以上の場合、ホールのドライエッチングにおいて、エッチングする面積が大きいため、マイクロローディング効果は発生しにくくなるため、所望のホールパターン９Ａの周囲に、所望のホールパターン９Ａのホール寸法よりも小さいホール寸法を有するホールパターン１０Ａを形成する必要はない。
【００５６】
なお、以上のように、光源としてＡｒＦエキシマレーザ、又はＫｒＦエキシマレーザを用いる場合には、マイクロローディング効果の影響が出てくる状態を考慮すると、ホールパターン９Ａのホール寸法は２５０ｎｍ以下であればよい。
【００５７】
次に、図２（ｂ）に示すように、ドライエッチング技術により、レジストパターン９を用いて、絶縁膜８を選択的にエッチングする。このようにすると、レジストパターン９における所望のホールパターン９Ａでは、周囲に形成されたホールパターン１０Ａの存在により、マイクロローディング効果がないため、絶縁膜７の表面に到達するホール９Ｂが形成される。一方、周囲に形成されたホールパターン１０Ａでは、マイクロローディング効果が発生するため、絶縁膜７に到達せず、絶縁膜８の途中までエッチングされたホール（ダミーホール）１０Ｂが形成される。その後、アッシング及び洗浄により、レジストパターン９を除去する。
【００５８】
次に、図２（ｃ）に示すように、成膜技術により、絶縁膜７に到達するホール９Ｂ及び絶縁膜８の途中まで形成されたホール１０Ｂ内を含む絶縁膜８の上に、シリコン窒化膜からなる例えば膜厚２５ｎｍの絶縁膜１１を形成する。このようにすると、絶縁膜７に到達するホール９Ｂには、その側壁及び底部に絶縁膜１１が形成され、ホール寸法がホール９Ｂのホール寸法よりも縮小されたホール９Ｃが形成される。また、絶縁膜８の途中まで形成されたホール１０Ｂは、絶縁膜１１で埋め込まれ、ホール１０Ｂ内に絶縁膜１１が充填された絶縁体１０Ｃが形成される。
【００５９】
具体的には、前述の例で、光源としてＡｒＦエキシマレーザを用いる場合、絶縁膜１１を２５ｎｍ堆積する。ドライエッチングにおいて寸法シフトが０ｎｍの場合、ホール９Ｂのホール寸法は、ホールパターン９Ａのホール寸法と同じ９０ｎｍである。ホール９Ｂの側壁及び底部には絶縁膜１１を２５ｎｍ形成するため、ホール９Ｃのホール寸法は、４０ｎｍとなる。一方、ホール１０Ｂのホール寸法は、ホールパターン１０Ａのホール寸法と同じ５０ｎｍである。ホール１０Ｂの側壁及び底部には絶縁膜１１を２５ｎｍ形成するため、ホール１０Ｂは絶縁膜１１で充填される。ところで、ホールのドライエッチングにおいて、寸法シフトとして０ｎｍを実現するのは困難であり、条件にもよるが、一般的には寸法シフト（寸法縮小量）は１０ｎｍ程度であり、ドライエッチング後のホール寸法は小さくなるため、前述の例では、ホールパターン９Ａのホール寸法は１００ｎｍ程度、ホールパターン１０Ａのホール寸法は６０ｎｍ程度が好ましい。各ホールパターンの寸法、及び、各レジストパターン間の距離は、次式（ａ）、（ｂ）及び（ｃ）で算出することができる。
【００６０】
式（ａ）：
（ホールパターン９Ａのホール寸法）＝（ホール９Ｃ又は９Ｄのホール寸法）＋（絶縁膜１１の膜厚）×２＋（ホールドライエッチングにおける寸法シフト）
但し、式（ａ）に限定されるものではなく、後述する本実施形態の効果を奏するためには、ホールパターン９Ａのホール寸法は、ホール９Ｄのホール寸法の２倍以上であって、且つ、ホール９Ｄのホール寸法の３倍以下であればよい。
【００６１】
式（ｂ）：
（ホールパターン１０Ａのホール寸法）＝（絶縁膜１１の膜厚）×２＋（ホールドライエッチングにおける寸法シフト）
但し、式（ｂ）に限定されるものではなく、後述する本実施形態の効果を奏するためには、ホールパターン１０Ａのホール寸法は、絶縁膜１１の２倍以上であって、且つ、絶縁膜１１の３倍以下であればよい。
【００６２】
式（ｃ）：
（ホールパターン９Ａのホール寸法）×１．８≦（ホールパターン９Ａとホールパターン１０Ａとの距離）≦（ホールパターン９Ａのホール寸法）×３
すなわち、ホールパターン９Ａとホールパターン１０Ａとの距離は、ホールパターン９Ａのホール寸法の１．８倍以上であって、且つ、ホールパターン９Ａのホール寸法の３倍以下であればよい。これは、ホールパターン９Ａのホール寸法の１．８倍よりも小さいと、ホールパターン９Ａ、１０Ａの形状を精度良く再現できない一方で、ホールパターン９Ａのホール寸法の３倍よりも大きいと、マイクロローディング効果が抑制できないからである。
【００６３】
次に、図３（ａ）に示すように、ドライエッチング技術により、絶縁膜８上に形成された絶縁膜１１と、ホール９Ｃの底部に形成された絶縁膜７及び１１とを選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、シリコン基板１上の拡散層５に接続するホール９Ｄが形成される。
【００６４】
次に、図３（ｂ）に示すように、成膜技術により、拡散層５に接続するホール９Ｄの側壁に、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成した後、ホール９Ｄ内に、バリアメタル膜を介して、例えばタングステン（Ｗ）からなる導電膜（図示せず）を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により研磨することにより、絶縁膜８の表面が露出するまでバリアメタル膜及び導電膜を除去して、拡散層５に接続するホール９Ｄ内に側面が絶縁膜１１で覆われたプラグ（導電体）１２を形成する。
【００６５】
次に、図３（ｃ）に示すように、成膜技術により、絶縁膜８、絶縁体１０Ｃ及びプラグ１２の上に、ＳｉＯＣ膜からなる配線層間膜形成膜を形成した後、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、レジストパターンを用いて、配線層間膜形成膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、配線パターンが転写された配線層間膜１３Ａが形成される。続いて、成膜技術により、配線パターンが転写された配線層間膜１３Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）からなる金属配線を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨することにより、金属配線１３Ｂが形成される。
【００６６】
このようにして、図３（ｃ）に示す構造を有する本実施形態に係る半導体装置を製造することができる。
【００６７】
以上に述べたように、本実施形態によると、所望のホールパターン９Ａの周囲に、所望のホールパターン９Ａのホール寸法よりも小さいホールパターン１０Ａが配置されたレジストパターン９を用いて、ドライエッチングにより下地の絶縁膜８に所望のホール９Ｂを形成する。このため、ホール９Ｂの形成時におけるドライエッチングにおいて、マイクロローディング効果を抑制でき、ホール９Ｂが拡散層５に未到達（開口不良）になることを防止できる。また、絶縁膜８には、ホール９Ｂの形成と同時にホール１０Ｂが形成され、該ホール１０Ｂには絶縁膜１１が埋め込まれてなる絶縁体１０Ｃが形成されるから、絶縁膜８には、拡散層５と上層配線である金属配線１３Ｂに接続するホール９Ｄ内に金属膜で充填されたプラグ１２のみが形成される。このため、上層配線のレイアウトに制約が生じず、上層配線での抵抗損失も抑制できる。さらに、ホール９Ｂの側壁には絶縁膜１１が形成されるため、フォトリソグラフィーの解像限界以下のホール９Ｄの形成が可能となる。
【００６８】
なお、本実施形態では、シリコン基板１に形成するトランジスタが、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合について説明したが、これに限定されるものではなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合においても、本実施形態と同様の効果を得ることができる。
【００６９】
また、本実施形態では、素子分離２がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である場合について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である場合においても、本実施形態と同様の効果を得ることができる。
【００７０】
また、本実施形態では、ゲート絶縁膜３がシリコン酸化膜（ＳｉＯ２）である場合について説明したが、他に、シリコン酸窒化膜（ＳｉＯＮ）若しくはシリコン窒化膜（ＳｉＮ）である場合であってもよいし、さらに、ハフニウムシリコン酸化膜（ＨａＳｉＯ）、ハフニウムシリコン窒化膜（ＨａＳｉＮ）、ハフニウムシリコン酸窒化膜（ＨａＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ）、ルテニウム酸化膜（Ｒｕ２Ｏ３）、ジルコン酸化膜（ＺｒＯ２）、又はタンタル酸化膜（Ｔａ２Ｏ５）などの高誘電率絶縁膜である場合であっても、同様の効果を得ることができる。
【００７１】
また、本実施形態では、ゲート電極４がポリシリコン膜である場合について説明したが、他に、タングステン膜（Ｗ）、窒化チタン膜（ＴｉＮ）、窒化タンタル膜（ＴａＮ）、ＴａＣ膜、ＴａＣＮＯ膜などの金属膜である場合であってもよいし、ポリシリコン膜及び金属膜の積層構造、又は、タングステンシリサイド（ＷＳｉｘ）などのシリサイド構造である場合であっても、同様の効果を得ることができる。
【００７２】
また、本実施形態では、ゲート電極４及びソース・ドレイン領域となる拡散層５をシリサイド化していない場合について説明したが、ゲート電極４及び拡散層５の少なくともいずれかをシリサイド化した場合であっても、同様の効果を得ることができる。
【００７３】
また、本実施形態では、ゲート電極４の側壁にサイドウオールを形成していない場合について説明したが、ゲート電極４の側壁にサイドウオールを形成した場合であっても、同様の効果を得ることができる。
【００７４】
また、本実施形態では、絶縁膜７がシリコン窒化膜（ＳｉＮ）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【００７５】
また、本実施形態では、絶縁膜８がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜など、シリコン酸化膜を主体とする絶縁膜である場合であっても、同様の効果を得ることができる。
【００７６】
また、本実施形態では、絶縁膜１１がシリコン窒化膜（ＳｉＮ）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【００７７】
また、本実施形態では、配線層間膜１３Ａが低誘電率膜のＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【００７８】
また、本実施形態では、金属配線１３Ｂが銅（Ｃｕ）である場合について説明したが、他に、アルミニウム（Ａｌ）又はポリシリコン膜である場合であっても、同様の効果を得ることができる。
【００７９】
また、本実施形態では、拡散層５に接続するホール９Ｄを形成する場合について説明したが、ゲート電極４に接続するホールを形成する場合であっても、同様の効果を得ることができる。
【００８０】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置におけるレジストパターンの平面図であって、下記図５（ａ）の状態に対応している。また、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を順に示しており、図４のV-V線に対応する断面における工程断面図である。
【００８１】
図４に示すように、本実施形態で用いるレジストパターン２２は、所望のホールパターン２２Ａと、該ホールパターン２２Ａの周囲を取り囲むように形成され（ホールパターン２２Ａの前後左右及び斜め４方向に配置され）、該ホールパターン２２Ａのホール寸法（ホール径）よりも小さいホール寸法を有するホールパターン（ダミーホールパターン）２３Ａとが形成されている。なお、ここでは、ホールパターン２２Ａのホール寸法は例えば９０ｎｍであり、ホールパターン２３Ａのホール寸法は例えば５０ｎｍである。また、ホールパターン２２Ａがホールパターン２３Ａの前後左右及び斜め４方向に配置されている場合を例としているが、これに限定されるものではなく、少なくとも前後左右に配置されていることが好ましい。
【００８２】
以下に、このレジストパターン２２を用いる本実施形態に係る半導体装置の製造方法を具体的に説明する。
【００８３】
まず、図５（ａ）に示すように、上述した第１の実施形態での説明と同様にして、シリコン基板１４、素子分離１５、ゲート絶縁膜１６、ゲート電極１７、及び拡散層１８を含む半導体デバイス１９を形成する。続いて、同様に、シリコン窒化膜からなる絶縁膜２０、該絶縁膜２０の上にＴＥＯＳ膜からなる絶縁膜２１を形成する。
【００８４】
続いて、フォトリソグラフィー技術により、絶縁膜２１上に、上記図４を用いて説明したレジストパターン２２を形成する。すなわち、 所望のホールパターン２２Ａと、該ホールパターン２２Ａを取り囲むように形成され、該ホールパターン２２Ａのホール寸法よりも小さいホール寸法を有するホールパターン２３Ａとを有するレジストパターン２２を形成する。
【００８５】
ここで、フォトリソグラフィー技術により、光源としてＡｒＦエキシマレーザ（波長１９３ｎｍ）、又はＫｒＦエキシマレーザ（波長２４８ｎｍ）を用いた場合におけるレジストパターン２２のホールパターン２２Ａ、２３Ａのホール寸法及び配置については、第１の実施形態での説明と同様である。
【００８６】
次に、図５（ｂ）に示すように、ドライエッチング技術により、レジストパターン２２を用いて、絶縁膜２１を選択的にエッチングする。このようにすると、レジストパターン２２における所望のホールパターン２２Ａでは、周囲に形成されたホールパターン２３Ａの存在により、マイクロローディング効果がないため、絶縁膜２０の表面に到達するホール２２Ｂが形成される。一方、周囲に形成されたホールパターン２３Ａでは、マイクロローディング効果が発生するため、絶縁膜２０に到達せず、絶縁膜２１の途中までエッチングされたホール（ダミーホール）２３Ｂが形成される。その後、アッシング及び洗浄により、レジストパターン２２を除去する。
【００８７】
次に、図５（ｃ）に示すように、成膜技術により、絶縁膜２０に到達するホール２２Ｂ及び絶縁膜２１の途中まで形成されたホール２３Ｂ内を含む絶縁膜２１の上に、ＴＥＯＳ膜からなる例えば膜厚２５ｎｍの絶縁膜２４を形成する。このようにすると、絶縁膜２０に到達するホール２２Ｂには、その側壁及び底部に絶縁膜２４が形成され、ホール寸法がホール２２Ｂのホール寸法よりも縮小されたホール２２Ｃが形成される。また、絶縁膜２１の途中まで形成されたホール２３Ｂは、絶縁膜２４で埋め込まれ、ホール２３Ｂ内に絶縁膜２４が充填された絶縁体２３Ｃが形成される。なお、具体的に、光源としてＡｒＦエキシマレーザ、又はＫｒＦエキシマレーザを用いる場合における、各ホールパターン及びホールの寸法、並びにホールパターン間の寸法は、上述した第１の実施形態での説明と同様である。
【００８８】
次に、図６（ａ）に示すように、ドライエッチング技術により、絶縁膜２１上に形成された絶縁膜２４と、ホール２２Ｃの底部に形成された絶縁膜２０及び２４とを選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、シリコン基板１４上の拡散層１８に接続するホール２２Ｄが形成される。ここで、絶縁膜２１と絶縁膜２４とは同じＴＥＯＳ膜からなるため、ホール２２Ｄのホール上部はラッパ形状２２Ｄ１に形成される。
【００８９】
次に、図６（ｂ）に示すように、成膜技術により、拡散層１８に接続するホール２２Ｄの側壁に、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成した後、ホール２２Ｄ内に、バリアメタル膜を介して、例えばタングステン（Ｗ）からなる導電膜（図示せず）を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により研磨することにより、絶縁膜２１の表面が露出するまでバリアメタル膜及び導電膜を除去して、拡散層１８に接続するホール２２Ｄ内に側面が絶縁膜２４で覆われたプラグ（導電体）２５を形成する。
【００９０】
次に、図６（ｃ）に示すように、成膜技術により、絶縁膜２１、絶縁体２３Ｃ及びプラグ２５の上に、ＳｉＯＣ膜からなる配線層間膜形成膜を形成した後、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、レジストパターンを用いて、配線層間膜形成膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、配線パターンが転写された配線層間膜２６Ａが形成される。続いて、成膜技術により、配線パターンが転写された配線層間膜２６Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）からなる金属配線を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨することにより、金属配線２６Ｂが形成される。
【００９１】
このようにして、図６（ｃ）に示す構造を有する本実施形態に係る半導体装置を製造することができる。
【００９２】
以上に述べたように、本実施形態によると、上述した第１の実施形態での説明と同様の効果を得ることができる。さらに、本実施形態によると、上述の図６（ａ）を用いて説明したように、ホール２２Ｄのホール上部がラッパ形状２２Ｄ１となっているため、上述の図６（ｂ）の工程におけるバリアメタル膜及び導電膜の埋め込みを容易に行うことができる。
【００９３】
なお、本実施形態では、シリコン基板１４に形成するトランジスタが、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合について説明したが、これに限定されるものではなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合においても、本実施形態と同様の効果を得ることができる。
【００９４】
また、本実施形態では、素子分離１５がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である場合について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である場合においても、本実施形態と同様の効果を得ることができる。
【００９５】
また、本実施形態では、ゲート絶縁膜１６がシリコン酸化膜（ＳｉＯ２）である場合について説明したが、他に、シリコン酸窒化膜（ＳｉＯＮ）若しくはシリコン窒化膜（ＳｉＮ）である場合であってもよいし、さらに、ハフニウムシリコン酸化膜（ＨａＳｉＯ）、ハフニウムシリコン窒化膜（ＨａＳｉＮ）、ハフニウムシリコン酸窒化膜（ＨａＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ）、ルテニウム酸化膜（Ｒｕ２Ｏ３）、ジルコン酸化膜（ＺｒＯ２）、又はタンタル酸化膜（Ｔａ２Ｏ５）などの高誘電率絶縁膜である場合であっても、同様の効果を得ることができる。
【００９６】
また、本実施形態では、ゲート電極１７がポリシリコン膜である場合について説明したが、他に、タングステン膜（Ｗ）、窒化チタン膜（ＴｉＮ）、窒化タンタル膜（ＴａＮ）、ＴａＣ膜、ＴａＣＮＯ膜などの金属膜である場合であってもよいし、ポリシリコン膜及び金属膜の積層構造、又は、タングステンシリサイド（ＷＳｉｘ）などのシリサイド構造である場合であっても、同様の効果を得ることができる。
【００９７】
また、本実施形態では、ゲート電極１７及びソース・ドレイン領域となる拡散層１８をシリサイド化していない場合について説明したが、ゲート電極１７及び拡散層１８の少なくともいずれかをシリサイド化した場合であっても、同様の効果を得ることができる。
【００９８】
また、本実施形態では、ゲート電極１７の側壁にサイドウオールを形成していない場合について説明したが、ゲート電極１７の側壁にサイドウオールを形成した場合であっても、同様の効果を得ることができる。
【００９９】
また、本実施形態では、絶縁膜２０がシリコン窒化膜（ＳｉＮ）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【０１００】
また、本実施形態では、絶縁膜２１がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜など、シリコン酸化膜を主体とする絶縁膜である場合であっても、同様の効果を得ることができる。
【０１０１】
また、本実施形態では、絶縁膜２４がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜など、シリコン酸化膜を主体とする絶縁膜でも同様の効果を得ることができる。
【０１０２】
ここで、本実施形態では、絶縁膜２１と絶縁膜２４とが同じＴＥＯＳ膜である場合について説明したが、これに限定されるものではなく、上述で列挙したシリコン酸化膜を主体とする絶縁膜のいずれかを組み合わせれば、ホール２２Ｄのホール上部がラッパ形状２２Ｄ１に形成され、上述した埋め込み特性が向上する。つまり、絶縁膜２１と絶縁膜２４とは同種の絶縁膜で構成されていれば同様の効果が得られる。
【０１０３】
また、本実施形態では、配線層間膜２６Ａが低誘電率膜のＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【０１０４】
また、本実施形態では、金属配線２６Ｂが銅（Ｃｕ）である場合について説明したが、他に、アルミニウム（Ａｌ）又はポリシリコン膜である場合であっても、同様の効果を得ることができる。
【０１０５】
また、本実施形態では、拡散層１８に接続するホール２２Ｄを形成する場合について説明したが、ゲート電極１７に接続するホールを形成する場合であっても、同様の効果を得ることができる。
【０１０６】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体装置におけるレジストパターンの平面図であって、下記図８（ａ）の状態に対応している。また、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を順に示しており、図７のVIII-VIII線に対応する断面における工程断面図である。
【０１０７】
図７に示すように、本実施形態で用いるレジストパターン３５は、所望のホールパターン３５Ａと、該ホールパターン３５Ａの周囲を取り囲むように形成され（ホールパターン３５Ａの前後左右及び斜め４方向に配置され）、該ホールパターン３５Ａのホール寸法（ホール径）よりも小さいホール寸法を有するホールパターン（ダミーホールパターン）３６Ａとが形成されている。なお、ここでは、ホールパターン３５Ａのホール寸法は例えば９０ｎｍであり、ホールパターン３６Ａのホール寸法は例えば７５ｎｍである。また、ホールパターン３６Ａがホールパターン３５Ａの前後左右及び斜め４方向に配置されている場合を例としているが、これに限定されるものではなく、少なくとも前後左右に配置されていることが好ましい。
【０１０８】
以下に、このレジストパターン３５を用いる本実施形態に係る半導体装置の製造方法を具体的に説明する。
【０１０９】
まず、図８（ａ）に示すように、上述した第１の実施形態での説明と同様にして、シリコン基板２７、素子分離２８、ゲート絶縁膜２９、ゲート電極３０、及び拡散層３１を含む半導体デバイス３２を形成する。続いて、同様に、シリコン窒化膜からなる絶縁膜３３、該絶縁膜３３の上にＴＥＯＳ膜からなる絶縁膜３４を形成する。
【０１１０】
続いて、フォトリソグラフィー技術により、絶縁膜３４上に、上記図７を用いて説明したレジストパターン３５を形成する。すなわち、 所望のホールパターン３５Ａと、該ホールパターン３５Ａを取り囲むように形成され、該ホールパターン３５Ａのホール寸法よりも小さいホール寸法を有するホールパターン３６Ａとを有するレジストパターン３５を形成する。
【０１１１】
ここで、フォトリソグラフィー技術により、光源としてＡｒＦエキシマレーザ（波長１９３ｎｍ）、又はＫｒＦエキシマレーザ（波長２４８ｎｍ）を用いた場合におけるレジストパターン３５のホールパターン３５Ａ、３６Ａのホール寸法及び配置については、第１の実施形態での説明と同様である。
【０１１２】
次に、図８（ｂ）に示すように、ドライエッチング技術により、レジストパターン３５を用いて、絶縁膜３４を選択的にエッチングする。このようにすると、レジストパターン３５における所望のホールパターン３５Ａでは、周囲に形成されたホールパターン３６Ａの存在により、マイクロローディング効果がないため、絶縁膜３３の表面に到達するホール３５Ｂが形成される。一方、周囲に形成されたホールパターン３６Ａでは、マイクロローディング効果が発生するため、絶縁膜３３に到達せず、絶縁膜３４の途中までエッチングされたホール（ダミーホール）３６Ｂが形成される。その後、アッシング及び洗浄により、レジストパターン３５を除去する。
【０１１３】
次に、図８（ｃ）に示すように、成膜技術により、絶縁膜３３に到達するホール３５Ｂ及び絶縁膜３４の途中まで形成されたホール３６Ｂ内を含む絶縁膜３４の上に、シリコン窒化膜からなる例えば膜厚２５ｎｍの絶縁膜３７を形成する。このようにすると、絶縁膜３３に到達するホール３５Ｂには、その側壁及び底部に絶縁膜３７が形成され、ホール寸法がホール３５Ｂのホール寸法よりも縮小されたホール３５Ｃが形成される。また、絶縁膜３４の途中まで形成されたホール３６Ｂは、絶縁膜３７によって充填されるが、内部にボイド３６Ｃを有する絶縁体３６Ｄが形成される。ここでは、ホール３５Ｂ及び３６Ｂのホール上部でオーバーハング形状３７Ｃ１が形成されるような条件で、絶縁膜３７の成膜を行っている。具体的には、例として、膜厚の５０％の厚さがオーバーハング形状部分の膜厚として他の部分の膜厚よりも厚くなるように形成している。なお、具体的に、光源としてＡｒＦエキシマレーザ、又はＫｒＦエキシマレーザを用いる場合における、各ホールパターン及びホールの寸法、並びにホールパターン間の寸法は、上述した第１の実施形態での説明と基本的には同様であるが、ホールパターン３６Ａについては、第１及び第２の実施形態のホールパターン１０Ａ及び２３Ａのホール寸法に比べて１．５倍である。すなわち、ホールパターン３６Ａのホール寸法は例えば７５ｎｍであり、この場合、絶縁膜３７の膜厚はオーバーハング部分の膜厚が３７．５ｎｍであり、その他の部分の膜厚が２５ｎｍである。
【０１１４】
次に、図９（ａ）に示すように、ドライエッチング技術により、絶縁膜３４上に形成された絶縁膜３７と、ホール３５Ｃの底部に形成された絶縁膜３３及び３７とを選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、シリコン基板２７上の拡散層３１に接続するホール３５Ｄが形成される。
【０１１５】
次に、図９（ｂ）に示すように、成膜技術により、拡散層３１に接続するホール３５Ｄの側壁に、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成した後、ホール３５Ｄ内に、バリアメタル膜を介して、例えばタングステン（Ｗ）からなる導電膜（図示せず）を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により研磨することにより、絶縁膜３４の表面が露出するまでバリアメタル膜及び導電膜を除去して、拡散層３１に接続するホール３５Ｄ内に側面が絶縁膜３７で覆われたプラグ（導電体）３８を形成する。
【０１１６】
次に、図９（ｃ）に示すように、成膜技術により、絶縁膜３４、絶縁体３６Ｄ及びプラグ３８の上に、ＳｉＯＣ膜からなる配線層間膜形成膜を形成した後、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、レジストパターンを用いて、配線層間膜形成膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、配線パターンが転写された配線層間膜３９Ａが形成される。続いて、成膜技術により、配線パターンが転写された配線層間膜３９Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）からなる金属配線を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨することにより、金属配線３９Ｂが形成される。
【０１１７】
このようにして、図９（ｃ）に示す構造を有する本実施形態に係る半導体装置を製造することができる。
【０１１８】
以上に述べたように、本実施形態によると、上述した第１の実施形態での説明と同様の効果を得ることができる。さらに、本実施形態によると、上述の図８（ｃ）を用いて説明したように、絶縁膜３７は、ホール３５Ｂ及び３６Ｂのホール上部においてオーバーハング形状３７Ｃ１となるように形成されるため、ホール３６Ｂに充填される絶縁膜３７は、内部にボイド３６Ｃを有する絶縁体３６Ｄが形成される。このため、上述したように、第１及び第２の実施形態に比べて、レジストパターン３５のホールパターン３６Ａのホール寸法を１．５倍の大きさに形成することができる。
【０１１９】
なお、本実施形態では、シリコン基板２７に形成するトランジスタが、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合について説明したが、これに限定されるものではなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合においても、本実施形態と同様の効果を得ることができる。
【０１２０】
また、本実施形態では、素子分離２８がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である場合について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である場合においても、本実施形態と同様の効果を得ることができる。
【０１２１】
また、本実施形態では、ゲート絶縁膜２９がシリコン酸化膜（ＳｉＯ２）である場合について説明したが、他に、シリコン酸窒化膜（ＳｉＯＮ）若しくはシリコン窒化膜（ＳｉＮ）である場合であってもよいし、さらに、ハフニウムシリコン酸化膜（ＨａＳｉＯ）、ハフニウムシリコン窒化膜（ＨａＳｉＮ）、ハフニウムシリコン酸窒化膜（ＨａＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ）、ルテニウム酸化膜（Ｒｕ２Ｏ３）、ジルコン酸化膜（ＺｒＯ２）、又はタンタル酸化膜（Ｔａ２Ｏ５）などの高誘電率絶縁膜である場合であっても、同様の効果を得ることができる。
【０１２２】
また、本実施形態では、ゲート電極３０がポリシリコン膜である場合について説明したが、他に、タングステン膜（Ｗ）、窒化チタン膜（ＴｉＮ）、窒化タンタル膜（ＴａＮ）、ＴａＣ膜、ＴａＣＮＯ膜などの金属膜である場合であってもよいし、ポリシリコン膜及び金属膜の積層構造、又は、タングステンシリサイド（ＷＳｉｘ）などのシリサイド構造である場合であっても、同様の効果を得ることができる。
【０１２３】
また、本実施形態では、ゲート電極３０及びソース・ドレイン領域となる拡散層３１をシリサイド化していない場合について説明したが、ゲート電極３０及び拡散層３１の少なくともいずれかをシリサイド化した場合であっても、同様の効果を得ることができる。
【０１２４】
また、本実施形態では、ゲート電極３０の側壁にサイドウオールを形成していない場合について説明したが、ゲート電極３０の側壁にサイドウオールを形成した場合であっても、同様の効果を得ることができる。
【０１２５】
また、本実施形態では、絶縁膜３３がシリコン窒化膜（ＳｉＮ）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【０１２６】
また、本実施形態では、絶縁膜３４がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜など、シリコン酸化膜を主体とする絶縁膜である場合であっても、同様の効果を得ることができる。
【０１２７】
また、本実施形態では、絶縁膜３７がシリコン窒化膜（ＳｉＮ膜）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【０１２８】
また、本実施形態では、配線層間膜３９Ａが低誘電率膜のＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【０１２９】
また、本実施形態では、金属配線３９Ｂが銅（Ｃｕ）である場合について説明したが、他に、アルミニウム（Ａｌ）又はポリシリコン膜である場合であっても、同様の効果を得ることができる。
【０１３０】
また、本実施形態では、拡散層３１に接続するホール３５Ｄを形成する場合について説明したが、ゲート電極３０に接続するホールを形成する場合であっても、同様の効果を得ることができる。
【０１３１】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体装置におけるレジストパターンの平面図であって、下記図１１（ａ）の状態に対応している。また、図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）、及び図１３（ａ）〜（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を順に示しており、図１０のXI-XI線に対応する断面における工程断面図である。
【０１３２】
図１０に示すように、本実施形態で用いるレジストパターン５１は、所望のホールパターン５１Ａと、該ホールパターン５１Ａの周囲を取り囲むように形成され（ホールパターン５１Ａの前後左右及び斜め４方向に配置され）、該ホールパターン５１Ａのホール寸法（ホール径）径よりも小さいホール寸法を有するホールパターン（ダミーホールパターン）５２Ａとが形成されている。なお、ここでは、ホールパターン５１Ａのホール寸法は例えば９０ｎｍであり、ホールパターン５２Ａのホール寸法は例えば５０ｎｍである。また、ホールパターン５２Ａがホールパターン５１Ａの前後左右及び斜め４方向に配置されている場合を例としているが、これに限定されるものではなく、少なくとも前後左右に配置されていることが好ましい。
【０１３３】
以下に、このレジストパターン５１を用いる本実施形態に係る半導体装置の製造方法を具体的に説明する。
【０１３４】
まず、図１１（ａ）に示すように、上述した第１の実施形態での説明と同様にして、シリコン基板４０、素子分離４１、ゲート絶縁膜４２、ゲート電極４３、及び拡散層４４を形成する。続いて、素子分離４１、ゲート電極４３、及び拡散層４４の上に、ＴＥＯＳ膜からなる絶縁膜４５を形成する。続いて、公知の方法により、絶縁膜４５中に、拡散層４４に接続するタングステン（Ｗ）膜からなるプラグ４６、及びプラグ４６に接続する銅（Ｃｕ）膜からなる金属配線４７を形成する。このようにして、シリコン基板４０、素子分離４１、ゲート絶縁膜４２、ゲート電極４３、拡散層４４、絶縁膜４５、プラグ４６、及び金属配線４７を含む半導体デバイス４８を形成する。続いて、絶縁膜４５及び金属配線４７の上に、ＳｉＣＮ膜からなる絶縁膜４９、及びＳｉＯＣ膜からなる絶縁膜５０を順に形成する。
【０１３５】
続いて、フォトリソグラフィー技術により、絶縁膜５０上に、上記図１０を用いて説明したレジストパターン５１を形成する。すなわち、 所望のホールパターン５１Ａと、該ホールパターン５１Ａを取り囲むように形成され、該ホールパターン５１Ａのホール寸法よりも小さいホール寸法を有するホールパターン５２Ａとを有するレジストパターン５１を形成する。
【０１３６】
ここで、フォトリソグラフィー技術により、光源としてＡｒＦエキシマレーザ（波長１９３ｎｍ）、又はＫｒＦエキシマレーザ（波長２４８ｎｍ）を用いた場合におけるレジストパターン５１のホールパターン５１Ａ、５２Ａのホール寸法及び配置については、第１の実施形態での説明と同様である。
【０１３７】
次に、図１１（ｂ）に示すように、ドライエッチング技術により、レジストパターン５１を用いて、絶縁膜５０を選択的にエッチングする。このようにすると、レジストパターン５１における所望のホールパターン５１Ａでは、周囲に形成されたホールパターン５２Ａの存在により、マイクロローディング効果がないため、絶縁膜４９の表面に到達するホール５１Ｂが形成される。一方、周囲に形成されたホールパターン５２Ａでは、マイクロローディング効果が発生するため、絶縁膜４９に到達せず、絶縁膜５０の途中までエッチングされたホール（ダミーホール）５２Ｂが形成される。その後、アッシング及び洗浄により、レジストパターン５１を除去する。
【０１３８】
次に、図１１（ｃ）に示すように、成膜技術により、絶縁膜４９に到達するホール５１Ｂ及び絶縁膜５０の途中まで形成されたホール５２Ｂ内を含む絶縁膜５０の上に、ＳｉＣＮ膜からなる絶縁膜５３を形成する。このようにすると、絶縁膜４９に到達するホール５１Ｂには、その側壁及び底部に絶縁膜５３が形成され、ホール寸法がホール５１Ｂのホール寸法よりも縮小されたホール５１Ｃが形成される。また、絶縁膜５０の途中まで形成されたホール５２Ｂには、絶縁膜５３によって充填された絶縁体５２Ｃが形成される。
【０１３９】
次に、図１２（ａ）に示すように、ドライエッチング技術により、絶縁膜５０上に形成された絶縁膜５３と、ホール５１Ｃの底部に形成された絶縁膜４９及び５３とを選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、金属配線４７に接続するホール５１Ｄが形成される。
【０１４０】
次に、図１２（ｂ）に示すように、成膜技術により、金属配線４７に接続するホール５１Ｄの側壁に、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成した後、ホール５１Ｄ内に、バリアメタル膜を介して、例えばタングステン（Ｗ）からなる導電膜（図示せず）を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により研磨することにより、絶縁膜５０の表面が露出するまでバリアメタル膜及び導電膜を除去して、金属配線４７に接続するホール５１Ｄ内に側面が絶縁膜５３で覆われたプラグ（導電体）５４を形成する。
【０１４１】
次に、図１２（ｃ）に示すように、成膜技術により、絶縁膜５０、絶縁体５２Ｃ及びプラグ５４の上に、ＳｉＯＣ膜からなる配線層間膜形成膜５５Ａを形成した後、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン５６を形成する。
【０１４２】
次に、図１３（ａ）に示すように、ドライエッチング技術により、レジストパターン５６を用いて、配線層間膜形成膜５５Ａを選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターン５６を除去して、配線パターンが転写された配線層間膜５５Ａが形成される。
【０１４３】
次に、図１３（ｂ）に示すように、成膜技術により、配線パターンが転写された配線層間膜５５Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）からなる金属配線を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨することにより、金属配線５５Ｂが形成される。
【０１４４】
このようにして、図１３（ｂ）に示す構造を有する本実施形態に係る半導体装置を製造することができる。
【０１４５】
以上に述べたように、本実施形態によると、所望のホールパターン５１Ａの周囲に、所望のホールパターン５１Ａのホール寸法よりも小さいホールパターン５２Ａが配置されたレジストパターン５１を用いて、ドライエッチングにより下地の絶縁膜５０に所望のホール５１Ｂを形成する。このため、ホール５１Ｂの形成時におけるドライエッチングにおいて、マイクロローディング効果を抑制でき、ホール５１Ｂが絶縁膜４９に未到達（開口不良）になることを防止できる。また、絶縁膜５０には、ホール５１Ｂの形成と同時にホール５２Ｂが形成され、該ホール５２Ｂには絶縁膜５３が埋め込まれてなる絶縁体５２Ｃが形成されるから、絶縁膜５０には、金属配線４７と上層配線である金属配線５５Ｂに接続するホール５１Ｄ内に金属膜で充填されたプラグ５４のみが形成される。このため、上層配線のレイアウトに制約が生じず、上層配線での抵抗損失も抑制できる。さらに、ホール５１Ｂの側壁には絶縁膜１１が形成されるため、フォトリソグラフィーの解像限界以下のホール５１Ｄの形成が可能となる。
【０１４６】
また、本実施形態において、上述した第２又は第３の実施形態を適用することもできる。すなわち、絶縁膜５０と絶縁膜５３とがシリコンを主体とする絶縁膜同士、例えばＳｉＯＣ膜で形成する場合には、ホール５１Ｄのホール上部がラッパ形状となるため、ホール５１Ｄ内への銅などの金属材料の埋め込みが容易となる。さらに、ＳｉＯＣ膜はＳｉＣＮ膜に比べて誘電率が低いため、配線部のＲＣ遅延を抑制できる。また、ホール５２Ｂに、内部にボイドを有する絶縁体が形成されるように、ホール５１Ｂ、５２Ｂのホール上部にオーバーハング形状を有する絶縁膜５３を形成してもよい。このようにすると、レジストパターン５１のホールパターン５２Ａのホール寸法を大きく形成することができる。
【０１４７】
なお、本実施形態では、シリコン基板４０に形成するトランジスタが、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合について説明したが、これに限定されるものではなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合においても、本実施形態と同様の効果を得ることができる。
【０１４８】
また、本実施形態では、素子分離４１がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である場合について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である場合においても、本実施形態と同様の効果を得ることができる。
【０１４９】
また、本実施形態では、ゲート絶縁膜４２がシリコン酸化膜（ＳｉＯ２）である場合について説明したが、他に、シリコン酸窒化膜（ＳｉＯＮ）若しくはシリコン窒化膜（ＳｉＮ）である場合であってもよいし、さらに、ハフニウムシリコン酸化膜（ＨａＳｉＯ）、ハフニウムシリコン窒化膜（ＨａＳｉＮ）、ハフニウムシリコン酸窒化膜（ＨａＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ）、ルテニウム酸化膜（Ｒｕ２Ｏ３）、ジルコン酸化膜（ＺｒＯ２）、又はタンタル酸化膜（Ｔａ２Ｏ５）などの高誘電率絶縁膜である場合であっても、同様の効果を得ることができる。
【０１５０】
また、本実施形態では、ゲート電極４３がポリシリコン膜である場合について説明したが、他に、タングステン膜（Ｗ）、窒化チタン膜（ＴｉＮ）、窒化タンタル膜（ＴａＮ）、ＴａＣ膜、ＴａＣＮＯ膜などの金属膜である場合であってもよいし、ポリシリコン膜及び金属膜の積層構造、又は、タングステンシリサイド（ＷＳｉｘ）などのシリサイド構造である場合であっても、同様の効果を得ることができる。
【０１５１】
また、本実施形態では、ゲート電極４３及びソース・ドレイン領域となる拡散層４４をシリサイド化していない場合について説明したが、ゲート電極４３及び拡散層４４の少なくともいずれかをシリサイド化した場合であっても、同様の効果を得ることができる。
【０１５２】
また、本実施形態では、ゲート電極４３の側壁にサイドウオールを形成していない場合について説明したが、ゲート電極４３の側壁にサイドウオールを形成した場合であっても、同様の効果を得ることができる。
【０１５３】
また、本実施形態では、絶縁膜４５がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜などのシリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【０１５４】
また、本実施形態では、絶縁膜４９がＳｉＣＮ膜である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はシリコン窒化膜（ＳｉＮ）である場合であっても、同様の効果を得ることができる。
【０１５５】
また、本実施形態では、絶縁膜５０がＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜である場合であっても、同様の効果を得ることができる。
【０１５６】
また、本実施形態では、絶縁膜５３がＳｉＣＮ膜である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はシリコン窒化膜（ＳｉＮ膜）である場合であっても、同様の効果を得ることができる。
【０１５７】
また、本実施形態では、配線層間膜５５Ａが低誘電率膜のＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【０１５８】
また、本実施形態では、金属配線４７及び金属配線５５Ｂが銅（Ｃｕ）である場合について説明したが、他に、アルミニウム（Ａｌ）又はポリシリコン膜である場合であっても、同様の効果を得ることができる。
【産業上の利用可能性】
【０１５９】
本発明は、特に層間絶縁膜又は配線層間膜にホールを有する構造を備えた半導体装置及びその製造方法にとって有用である。
【符号の説明】
【０１６０】
１ シリコン基板
２ 素子分離
３ ゲート絶縁膜
４ ゲート電極
５ 拡散層
６ 半導体デバイス
７ 絶縁膜
８ 絶縁膜
９ レジストパターン
９Ａ 所望のホールパターン
９Ｂ 絶縁膜に到達するホール
９Ｃ 側壁に絶縁膜を有するホール
９Ｄ 拡散層に接続するホール
１０Ａ ホールパターン
１０Ｂ 絶縁膜の途中までエッチングされたホール
１０Ｃ 絶縁体
１１ 絶縁膜
１２ プラグ
１３Ａ 配線層間膜
１３Ｂ 金属配線
１４ シリコン基板
１５ 素子分離
１６ ゲート絶縁膜
１７ ゲート電極
１８ 拡散層
１９ 半導体デバイス
２０ 絶縁膜
２１ 絶縁膜
２２ レジストパターン
２２Ａ 所望のホールパターン
２２Ｂ 絶縁膜に到達するホール
２２Ｃ 側壁に絶縁膜を有するホール
２２Ｄ 拡散層に接続するホール
２３Ａ ホールパターン
２３Ｂ 絶縁膜の途中までエッチングされたホール
２３Ｃ 絶縁体
２４ 絶縁膜
２５ プラグ
２６Ａ 配線層間膜
２６Ｂ 金属配線
２７ シリコン基板
２８ 素子分離
２９ ゲート絶縁膜
３０ ゲート電極
３１ 拡散層
３２ 半導体デバイス
３３ 絶縁膜
３４ 絶縁膜
３５ レジストパターン
３５Ａ 所望のホールパターン
３５Ｂ 絶縁膜に到達するホール
３５Ｃ 側壁に絶縁膜を有するホール
３５Ｄ 拡散層に接続するホール
３６Ａ ホールパターン
３６Ｂ 絶縁膜の途中までエッチングされたホール
３６Ｃ ボイド
３６Ｄ 絶縁体
３７ 絶縁膜
３８ プラグ
３９Ａ 配線層間膜
３９Ｂ 金属配線
４０ シリコン基板
４１ 素子分離
４２ ゲート絶縁膜
４３ ゲート電極
４４ 拡散層
４５ 層間絶縁膜
４６ プラグ
４７ 金属配線
４８ 半導体デバイス
４９ 絶縁膜
５０ 絶縁膜
５１ レジストパターン
５１Ａ 所望のホールパターン
５１Ｂ 絶縁膜に到達するホール
５１Ｃ 側壁に絶縁膜を有するホール
５１Ｄ 金属配線に接続するホール
５２Ａ ホールパターン
５２Ｂ 絶縁膜の途中までエッチングされたホール
５２Ｃ 絶縁体
５３ 絶縁膜
５４ プラグ
５５Ａ 配線層間膜
５５Ｂ 金属配線
５６ レジストパターン
５７ シリコン基板
５８ シリコン酸化膜
５９ ホールパターンを有するレジストパターン
５９Ａ ホールパターン
５９Ｂ シリコン酸化膜の途中までエッチングされたホール
５９Ｃ シリコン基板に到達するホール
Ｒ１ ホールパターンが密な領域
Ｒ２ ホールパターンが疎な領域
６０ シリコン基板
６１ 素子分離
６２ ゲート酸化膜
６３ ゲート電極
６４ 拡散層
６５ 半導体デバイス
６６ シリコン窒化膜
６７ シリコン酸化膜
６８ レジストパターン
６８Ａ 所望のホールパターン
６８Ｂ シリコン窒化膜に到達するホール
６８Ｃ 拡散層に接続するホール
６９Ａ ダミーホールパターン
６９Ｂ シリコン酸化膜の途中までエッチングされたホール
７０ プラグ
７１ ダミーパターン
７２Ａ 配線層間膜
７２Ｂ 金属配線
【技術分野】
【０００１】
本発明に開示する技術は、半導体装置及びその製造方法に関し、特に、層間絶縁膜又は配線層間膜に形成するホールの構造、及び、それを形成するための製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化及び高性能化に伴い、微細加工に対する要求が厳しくなっており、その要求の一つとして微細なホールを形成することが挙げられる。
【０００３】
従来の半導体装置の製造方法において、シリコン基板の表面の拡散層に到達するホールを形成する際、フォトリソグラフィー技術を用いて、所望のホールパターンを有するレジストパターンを形成する。その後、ドライエッチング技術を用いて、レジストパターンをマスクにして、シリコン酸化膜などの層間絶縁膜を選択的にエッチングする加工を行っている。
【０００４】
しかしながら、ドライエッチング技術を用いて、シリコン酸化膜などの層間絶縁膜にホールを形成する際、マイクロローディング効果という問題が発生する。
【０００５】
マイクロローディング効果は、レジストパターンにおける一のホールパターンと隣り合うホールパターンまでの距離が大きくなるにつれて、該一のホールパターンを介してエッチングされるシリコン酸化膜のエッチレートが低下するという現象である。ドライエッチング技術を用いて、シリコン酸化膜を選択的にエッチングする場合、一般的にはＣＦ系のガス（Ｃ４Ｆ６、Ｃ５Ｆ８、Ｃ４Ｆ８、及びＣＦ４など）を用いる。ＣＦ系のガスは、プラズマ中でＣＦ２が形成される。このＣＦ２には主に二つの役割がある。第１の役割は、シリコン酸化膜をエッチングするエッチャントの役割であり、第２の役割は、ＣＦ系のポリマーを形成し、レジストなどに付着するデポジションの役割である。
【０００６】
図１４（ａ）〜（ｃ）は、マイクロローディング効果を説明するための従来の半導体装置の製造工程の一部を示しており、具体的に、図１４（ａ）はレジストパターンのホールパターンの平面図を示しており、図１４（ｂ）及び（ｃ）は図１４（ａ）のXIV-XIV線に対応する断面における工程断面図を順に示している。
【０００７】
図１４（ａ）及び（ｂ）に示すように、半導体基板５７上に形成されたシリコン酸化膜５８上に、所望の複数のホールパターン５９Ａを有するレジストパターン５９を形成する。ここで、レジストパターン５９では、領域Ｒ１においてホールパターン５９Ａが密に形成されており、領域Ｒ２にはホールパターン５９Ａが疎に形成されている。
【０００８】
次に、図１４（ｃ）に示すように、ドライエッチング技術を用いて、レジストパターン５９をマスクに、シリコン酸化膜５８を選択的にエッチングすると、領域Ｒ１の中心に位置するホールパターン５９Ａのように、周辺に存在するホールパターン５９Ａまでの距離がいずれも小さい場合には、シリコン酸化膜５８に形成されるホール５９Ｃは半導体基板５７まで到達する。一方で、領域Ｒ１の周囲に位置するホールパターン５９Ａ又は領域Ｒ２に位置するホールパターン５９Ａのように周辺に存在するホールパターン５９Ａまでの距離のうち大きなものが存在する場合には、シリコン酸化膜５８に形成されるホール５９Ｂは半導体基板５７まで到達しない。
【０００９】
局所的に見た場合、ホールパターン５９Ａが密に形成された領域Ｒ１ではシリコン酸化膜をエッチングする面積は大きいが、ホールパターン５９Ａが疎に形成された領域Ｒ２ではシリコン酸化膜をエッチングする面積は小さい。このため、領域Ｒ１では、シリコン酸化膜５８をエッチングする際に消費するＣＦ２は多くなるが、領域Ｒ２では、シリコン酸化膜５８をエッチングする際に消費するＣＦ２は少ない。このため、領域Ｒ１の中心に位置するホールパターン５９Ａではシリコン酸化膜５８に対するエッチングレートは高いが、領域Ｒ１の周囲に位置するホールパターン５９Ａ又は領域Ｒ２に位置するホールパターン５９Ａでは、消費されない多くのＣＦ２が他のＣＦ２とプラズマ重合することにより、ＣＦ系のポリマーが過剰に形成されるため、シリコン酸化膜５８のエッチングが阻害されてエッチレートが低下する。
【００１０】
以上のようなマイクロローディング効果を抑制するために、従来の半導体装置の製造方法が提案されている（例えば特許文献１参照）。
【００１１】
図１５（ａ）〜（ｃ）及び図１６（ａ）〜（ｃ）は、従来の半導体装置の製造方法における各工程断面を示している。
【００１２】
まず、図１５（ａ）に示すように、シリコン基板６０上に、シリコン基板６０を熱酸化することにより、シリコン酸化膜（図示せず）を形成した後に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）法により、シリコン窒化膜（図示せず）を順次形成する。続いて、フォトリソグラフィー技術により形成した所望のトランジスタ形成領域（以下、活性領域と称す）パターンを有するレジストパターン（図示せず）を用いて、ドライエッチング技術により、シリコン窒化膜及びシリコン酸化膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、活性領域パターンを転写したシリコン窒化膜及びシリコン酸化膜（図示せず）を形成する。続いて、ドライエッチング技術により、シリコン基板６０を選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、素子分離用のトレンチ（図示せず）を形成する。続いて、成膜技術により、トレンチにシリコン酸化膜（図示せず）を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜を研磨し、例えばリン酸などを用いたウエットエッチング技術により、シリコン窒化膜を除去して、素子分離６１を形成する。
【００１３】
続いて、シリコン基板６０上に、シリコン基板６０表面を熱酸化することによりゲート酸化膜形成膜（図示せず）を形成し、ＣＶＤ法によりポリシリコン膜からなるゲート電極形成膜（図示せず）を順次形成した後、所望のゲートパターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、ゲート酸化膜形成膜及びゲート電極形成膜を選択的にエッチングした後、アッシング及び洗浄により、レジストパターンを除去して、シリコン基板６０上にゲート酸化膜６２を介するゲート電極６３を形成する。続いて、ゲート電極６３をマスクに用いたイオン注入技術により、シリコン基板６０におけるゲート電極６３の外側方に、ソース・ドレイン領域となる拡散層６４を形成する。このようにして、半導体デバイス６５が形成される。
【００１４】
続いて、成膜技術により、半導体基板６０上の全面に、ゲート電極６３を覆うように、シリコン窒化膜６６を形成する。続いて、成膜技術により、シリコン窒化膜６６上にシリコン酸化膜６７を形成した後、ＣＭＰ法により、シリコン酸化膜６７を研磨して平坦化する。続いて、フォトリソグラフィー技術により、シリコン酸化膜６７上に、所望のホールパターン６８Ａと共に該ホールパターン６８Ａの周囲にダミーホールパターン６９Ａを有するレジストパターン６８を形成する。なお、ホールパターン６８Ａ及びダミーホールパターン６９Ａのホール寸法は同じである。
【００１５】
次に、図１５（ｂ）に示すように、ドライエッチング技術により、レジストパターン６８をマスクに用いて、シリコン酸化膜６７を選択的にエッチングする。その結果、所望のホールパターン６８Ａを介したエッチングでは、周囲に配置されたダミーホールパターン６９Ａの存在により、マイクロローディング効果がないため、シリコン窒化膜６６に到達するホール６８Ｂ形成される。一方、ダミーホールパターン６９Ａを介したエッチングでは、マイクロローディング効果が発生するため、シリコン窒化膜６６に到達せず、シリコン酸化膜６７の途中まで到達するダミーホール６９Ｂが形成される。
【００１６】
次に、図１５（ｃ）に示すように、ドライエッチング技術により、シリコン窒化膜６６を選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、拡散層６４に接続するホール６８Ｃを形成する。
【００１７】
次に、図１６（ａ）に示すように、成膜技術により、拡散層に接続するホール６８Ｃ及びダミーホール６９Ｂに、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成し、該バリアメタル膜を介して、例えばタングステン（Ｗ）膜を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ法を用いた研磨により、シリコン酸化膜６７の表面が露出するまでバリアメタル膜及びタングステン膜を除去する。これにより、拡散層６４に接続するホール６８Ｃ、及びダミーホール６９Ｂには、バリアメタル膜及びタングステン膜で充填されたプラグ７０及びダミーパターン７１が形成される。
【００１８】
次に、図１６（ｂ）に示すように、成膜技術により、シリコン酸化膜６７、プラグ７０及びダミーパターン７１の上に、低誘電率（Ｌｏｗ−ｋ）膜であるＳｉＯＣ膜からなる配線層間膜形成膜を形成し、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、配線層間膜形成膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、配線パターンを転写した配線層間膜７２Ａを形成する。
【００１９】
続いて、成膜技術により、配線パターンを転写した配線層間膜７２Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）などの金属材料を埋め込み、ＣＭＰ法により研磨して、金属配線７２Ｂを形成する。
【００２０】
以上のように、従来の半導体装置の製造方法では、マイクロローディング効果を抑制するために、所望のホールパターンに隣り合うホールパターンが存在しない場合には、所望のホールパターンの周囲に、ホール寸法が同じであるダミーホールパターンを配置したレジストパターンを用いている。これにより、マイクロローディング効果が抑制されて、所望のホールが形成されている。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００５−０７９２００号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
しかしながら、上記従来の半導体装置の製造方法によると、所望の拡散層に接続するホール６８Ｃのみならず、ダミーホール６９Ｂにもタングステンなどの金属材料が埋め込まれているため、所望の拡散層に接続されるホール６８Ｃに形成されたプラグ７０上に形成される金属配線７２Ｂのレイアウトに制約が生じるという課題が発生する。具体的には、図１６（ａ）の平面図に対応する図１６（ｃ）に示すように、所望のホール６８Ｃに形成されたプラグ７０の周囲には、ダミーホール６９Ｂに形成されたダミーパターン７１が形成されているため、プラグ７０同士を金属配線７２Ｂを用いて接続する際に、金属配線７２Ｂにはプラグ７０以外にダミーパターン７１にも接続されてしまう。このため、金属配線７２Ｂの抵抗には、ダミーホール６９Ｂに形成されたダミーパターン７１の抵抗も含まれるため、金属配線７２Ｂでの抵抗損失が大きくなる。
【００２３】
前記に鑑み、本発明の目的は、上層配線となる金属配線のレイアウト制約のない構造を有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００２４】
上記課題を解決するために、本発明の一側面の半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極と、半導体基板におけるゲート電極の外側方に形成された拡散層と、半導体基板の上に、ゲート電極を覆うように形成された第１の絶縁膜と、第１の絶縁膜を貫通する第１のホールに埋め込まれ、側面を第２の絶縁膜で覆われた金属材料からなる導電体と、第１の絶縁膜を貫通しない第２のホールに埋め込まれ、第２の絶縁膜からなる絶縁体と、第１の絶縁膜の上に形成され、導電体と電気的に接続する第１の金属配線とを備えている。
【００２５】
本発明の一側面の半導体装置において、導電体は、拡散層又はゲート電極に電気的に接続されていることが好ましい。
【００２６】
本発明の一側面の半導体装置において、半導体基板の上であって且つ第１の絶縁膜の下に形成された第３の絶縁膜をさらに備えており、第１のホールは、第３の絶縁膜をさらに貫通していることが好ましい。
【００２７】
本発明の一側面の半導体装置において、半導体基板の上であって且つ第１の絶縁膜の下部に形成された第４の絶縁膜と、第４の絶縁膜中に形成された第２の金属配線とをさらに備えており、導電体は、第２の金属配線と電気的に接続されていることが好ましい。
【００２８】
この場合、導電体は、第２の金属配線を介して、拡散層又はゲート電極に電気的に接続されていることが好ましい。
【００２９】
本発明の一側面の半導体装置において、第１のホールを開口するために用いられた第１のレジストパターンに設ける第１のホールパターンのホール寸法は、第１のホールのホール寸法の２倍以上であって且つ３倍以下であり、第２のホールを開口するために用いられた第１のレジストパターンに設ける第２のホールパターンのホール寸法は、第２の絶縁膜の膜厚の２倍以上であって且つ３倍以下であり、第１のホールパターンと第２のホールパターンとの間隔は、第１のホールパターンのホール寸法の１．８倍以上であって且つ３倍以下であることが好ましい。
【００３０】
本発明の一側面の半導体装置において、第１の絶縁膜と第２の絶縁膜とは、同種の絶縁膜からなってもよい。
【００３１】
本発明の一側面の半導体装置において、絶縁体の内部にはボイドが存在していてもよい。
【００３２】
本発明の一側面の半導体装置において、第１の絶縁膜は、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＴＥＯＳ膜、及びＳｉＯＣ膜からなる群のうちから選択されるいずれか１つからなることが好ましい。
【００３３】
本発明の一側面の半導体装置において、第２の絶縁膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜からなる群のうちから選択されるいずれか１つからなることが好ましい。
【００３４】
本発明の一側面の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、半導体基板におけるゲート電極の外側方に拡散層を形成する工程（ｃ）と、半導体基板の上に、ゲート電極を覆うように第１の絶縁膜を形成する工程（ｄ）と、第１の絶縁膜中に、第１の絶縁膜を貫通する第１のホールと、第１の絶縁膜を貫通しない第２のホールとを形成する工程（ｅ）と、第１のホールの側壁に第２の絶縁膜を形成すると共に、第２のホールを第２の絶縁膜を埋め込んで絶縁体を形成する工程（ｆ）と、工程（ｆ）の後に、第１のホールを金属材料で埋め込んで導電体を形成する工程（ｇ）と、工程（ｇ）の後に、第１の絶縁膜の上に、導電体と電気的に接続する第１の金属配線を形成する工程（ｈ）とを備える。
【００３５】
本発明の一側面の半導体装置の製造方法において、工程（ｇ）は、拡散層又はゲート電極に電気的に接続するように、導電体を形成する工程を含んでもよい。
【００３６】
本発明の一側面の半導体装置の製造方法において、工程（ｃ）よりも後であって且つ工程（ｄ）よりも前に、半導体基板の上に、第３の絶縁膜を形成する工程（ｉ）をさらに備え、工程（ｅ）は、第３の絶縁膜をさらに貫通する第１のホールを形成する工程を含んでもよい。
【００３７】
本発明の一側面の半導体装置の製造方法において、工程（ｃ）よりも後であって且つ工程（ｄ）よりも前に、半導体基板の上に、第４の絶縁膜を形成する工程（ｊ１）と、第４の絶縁膜に第２の金属配線を形成する工程（ｊ２）とをさらに備え、工程（ｇ）は、第２の金属配線と電気的に接続するように、導電体を形成する工程を含んでもよい。
【００３８】
本発明の一側面の半導体装置の製造方法において、導電体は、第２の金属配線を介して、拡散層又はゲート電極に電気的に接続されていることが好ましい。
【００３９】
本発明の一側面の半導体装置の製造方法において、工程（ｅ）は、第１のホールを開口するための第１のホールパターンと第２のホールを開口するための第２のホールパターンとを有するレジストパターンを用いて、第１のホール及び第２のホールを形成する工程を含み、第１のホールパターンのホール寸法は、第１のホールのホール寸法の２倍以上であって且つ３倍以下であり、第２のホールパターンのホール寸法は、第２の絶縁膜の膜厚の２倍以上であって且つ３倍以下であり、第１のホールパターンと第２のホールパターンとの間隔は、第１のホールパターンのホール寸法の１．８倍以上であって且つ３倍以下であることが好ましい。
【００４０】
本発明の一側面の半導体装置の製造方法において、工程（ｆ）は、第１の絶縁膜と同種の絶縁膜からなる第２の絶縁膜を用いて行う工程を含んでもよい。
【００４１】
本発明の一側面の半導体装置の製造方法において、工程（ｆ）は、第２のホールを第２の絶縁膜を埋め込んで内部にボイドが存在する絶縁体を形成する工程を含んでもよい。
【００４２】
本発明の一側面の半導体装置の製造方法において、第１の絶縁膜は、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＴＥＯＳ膜、及びＳｉＯＣ膜からなる群のうちから選択されるいずれか１つからなることが好ましい。
【００４３】
本発明の一側面の半導体装置の製造方法において、第２の絶縁膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜からなる群のうちから選択されるいずれか１つからなることが好ましい。
【発明の効果】
【００４４】
以上のように、本発明の半導体装置及びその製造方法によると、ホール形成時のドライエッチングにおいて、マイクロローディング効果を抑制でき、ホールが拡散層又はゲート電極に到達しなくなるという（開口不良）事態を防止できる。また、第１の絶縁膜には、拡散層又はゲート電極と上層配線とを接続する金属膜で充填されたホールのみが形成されるため、上層配線のレイアウトに制約が生じず、上層配線での抵抗損失も抑制できる。さらに、ホール側壁には第２の絶縁膜が形成されるため、フォトリソグラフィーの解像限界以下のホールを形成することが可能となる。
【図面の簡単な説明】
【００４５】
【図１】図１は、本発明の第１の実施形態に係る半導体装置におけるレジストパターンの平面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を順に示しており、図１のII-II線に対応する断面における工程断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を順に示しており、図１のII-II線に対応する断面における工程断面図である。
【図４】図４は、本発明の第２の実施形態に係る半導体装置におけるレジストパターンの平面図である。
【図５】図５（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を順に示しており、図４のV-V線に対応する断面における工程断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を順に示しており、図４のV-V線に対応する断面における工程断面図である。
【図７】図７は、本発明の第３の実施形態に係る半導体装置におけるレジストパターンの平面図である。
【図８】図８（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を順に示しており、図７のVIII-VIII線に対応する断面における工程断面図である。
【図９】図９（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を順に示しており、図７のVIII-VIII線に対応する断面における工程断面図である。
【図１０】図１０は、本発明の第４の実施形態に係る半導体装置におけるレジストパターンの平面図である。
【図１１】図１１（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を順に示しており、図１０のXI-XI線に対応する断面における工程断面図である。
【図１２】図１２（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を順に示しており、図１０のXI-XI線に対応する断面における工程断面図である。
【図１３】図１３（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を順に示しており、図１０のXI-XI線に対応する断面における工程断面図である。
【図１４】図１４（ａ）〜（ｃ）は、マイクロローディング効果を説明するための従来の半導体装置の製造工程の一部を示しており、具体的に、図１４（ａ）はレジストパターンのホールパターンの平面図であり、図１４（ｂ）及び（ｃ）は図１４（ａ）のXIV-XIV線に対応する断面における工程断面図である。
【図１５】図１５（ａ）〜（ｃ）は、従来の半導体装置の製造方法を順に示す工程断面図である。
【図１６】図１６（ａ）及び（ｂ）は、従来の半導体装置の製造方法を順に示す工程断面図であり、図１６（ｃ）は、図１６（ａ）の平面図である。
【発明を実施するための形態】
【００４６】
以下、本発明の例示的な各実施形態について図面を参照しながら説明する。なお、以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれかの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
【００４７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置におけるレジストパターンの平面図であって、下記図２（ａ）の状態に対応している。また、図２（ａ）〜（ｃ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を順に示しており、図１のII-II線に対応する断面における工程断面図である。
【００４８】
図１に示すように、本実施形態で用いるレジストパターン９は、所望のホールパターン９Ａと、該ホールパターン９Ａの周囲を取り囲むように形成され（ホールパターン９Ａの前後左右及び斜め４方向に配置され）、該ホールパターン９Ａのホール寸法（ホール径）よりも小さいホール寸法を有するホールパターン（ダミーホールパターン）１０Ａとが形成されている。なお、ここでは、ホールパターン９Ａのホール寸法は例えば９０ｎｍであり、ホールパターン１０Ａのホール寸法は例えば５０ｎｍである。また、ホールパターン１０Ａがホールパターン９Ａの前後左右及び斜め４方向に配置されている場合を例としているが、これに限定されるものではなく、少なくとも前後左右に配置されていることが好ましい。
【００４９】
以下に、このレジストパターン９を用いる本実施形態に係る半導体装置の製造方法を具体的に説明する。
【００５０】
まず、図２（ａ）に示すように、シリコン基板１上に、シリコン基板１を熱酸化することにより、シリコン酸化膜（図示せず）を形成した後に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）法により、シリコン窒化膜（図示せず）を順次形成する。続いて、フォトリソグラフィー技術により形成した所望のトランジスタ形成領域（以下、活性領域と称す）パターンを有するレジストパターン（図示せず）を用いて、ドライエッチング技術により、シリコン窒化膜及びシリコン酸化膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、活性領域パターンを転写したシリコン窒化膜及びシリコン酸化膜（図示せず）を形成する。続いて、ドライエッチング技術により、シリコン基板１を選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、素子分離用のトレンチ（図示せず）を形成する。続いて、成膜技術により、トレンチにシリコン酸化膜（図示せず）を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜を研磨し、例えばリン酸などを用いたウエットエッチング技術により、シリコン窒化膜を除去して、素子分離２を形成する。
【００５１】
続いて、シリコン基板１上に、シリコン基板１表面を熱酸化することにより、シリコン酸化膜からなるゲート酸化膜形成膜（図示せず）を形成し、ＣＶＤ法によりポリシリコン膜からなるゲート電極形成膜（図示せず）を順次形成した後、所望のゲートパターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、ゲート酸化膜形成膜及びゲート電極形成膜を選択的にエッチングした後、アッシング及び洗浄により、レジストパターンを除去して、シリコン基板１上にゲート絶縁膜３を介するゲート電極４を形成する。続いて、ゲート電極４をマスクに用いたイオン注入技術により、シリコン基板１におけるゲート電極４の外側方に、ソース・ドレイン領域となる拡散層５を形成する。このようにして、半導体デバイス６が形成される。
【００５２】
続いて、成膜技術により、半導体基板１上の全面に、ゲート電極４を覆うように、シリコン窒化膜からなる絶縁膜７を形成する。続いて、成膜技術により、絶縁膜７上にＴＥＯＳ膜からなる絶縁膜８を形成した後、ＣＭＰ法により、絶縁膜８を研磨して平坦化する。続いて、フォトリソグラフィー技術により、絶縁膜８上に、上記図１を用いて説明したレジストパターン９を形成する。すなわち、 所望のホールパターン９Ａと、該ホールパターン９Ａを取り囲むように形成され、該ホールパターン９Ａのホール寸法よりも小さいホール寸法を有するホールパターン１０Ａとを有するレジストパターン９を形成する。
【００５３】
ここで、フォトリソグラフィー技術により、光源としてＡｒＦエキシマレーザ（波長１９３ｎｍ）を用いた場合、再現性よくレジストパターンを形成できる寸法は約９０ｎｍ以上である。例えば、後述する拡散層５に接続するホール９Ｄのホール寸法が４０ｎｍである場合、レジストパターン９のホールパターン９Ａのホール寸法を９０ｎｍ、ホールパターン１０Ａのホール寸法を５０ｎｍとする。ホールパターン１０Ａのホール寸法（５０ｎｍ）は、解像限界以下ではなく、露光毎の寸法ばらつきが大きいということである。さらに、ホールパターン１０Ａは、ホールパターン９Ａに対して前後左右及び斜め４方向に配置されており、ホールパターン１０Ａから前後左右に位置するホールパターン９Ａまでの距離（中心間距離）は、ホールパターン９Ａのホール寸法の１．８倍、すなわち、１６２ｎｍとする。
【００５４】
また、光源としてＫｒＦエキシマレーザ（波長２４８ｎｍ）を用いた場合、再現性よくレジストパターンを形成できる寸法は約１５０ｎｍ以上である。例えば、後述する拡散層５に接続するホール９Ｄのホール寸法が７０ｎｍである場合、ホールパターン９Ａのホール寸法を１５０ｎｍ、ホールパターン１０Ａの寸法を８０ｎｍとする。ホールパターン１０Ａの寸法（８０ｎｍ）は、解像限界以下ではなく、露光毎の寸法ばらつきが大きいということである。さらに、ホールパターン１０Ａは、ホールパターン９Ａに対して前後左右方向及び斜め４方向に配置されており、ホールパターン１０Ａから前後左右に位置するホールパターン９Ａまでの距離は、ホールパターン９Ａのホール寸法の１．８倍、すなわち、２７０ｎｍとする。
【００５５】
一方、光源としてｉ線（波長３６５ｎｍ）を用いた場合、再現性よくレジストパターンを形成できる寸法は約３５０ｎｍ以上である。ホール寸法が３５０ｎｍ以上の場合、ホールのドライエッチングにおいて、エッチングする面積が大きいため、マイクロローディング効果は発生しにくくなるため、所望のホールパターン９Ａの周囲に、所望のホールパターン９Ａのホール寸法よりも小さいホール寸法を有するホールパターン１０Ａを形成する必要はない。
【００５６】
なお、以上のように、光源としてＡｒＦエキシマレーザ、又はＫｒＦエキシマレーザを用いる場合には、マイクロローディング効果の影響が出てくる状態を考慮すると、ホールパターン９Ａのホール寸法は２５０ｎｍ以下であればよい。
【００５７】
次に、図２（ｂ）に示すように、ドライエッチング技術により、レジストパターン９を用いて、絶縁膜８を選択的にエッチングする。このようにすると、レジストパターン９における所望のホールパターン９Ａでは、周囲に形成されたホールパターン１０Ａの存在により、マイクロローディング効果がないため、絶縁膜７の表面に到達するホール９Ｂが形成される。一方、周囲に形成されたホールパターン１０Ａでは、マイクロローディング効果が発生するため、絶縁膜７に到達せず、絶縁膜８の途中までエッチングされたホール（ダミーホール）１０Ｂが形成される。その後、アッシング及び洗浄により、レジストパターン９を除去する。
【００５８】
次に、図２（ｃ）に示すように、成膜技術により、絶縁膜７に到達するホール９Ｂ及び絶縁膜８の途中まで形成されたホール１０Ｂ内を含む絶縁膜８の上に、シリコン窒化膜からなる例えば膜厚２５ｎｍの絶縁膜１１を形成する。このようにすると、絶縁膜７に到達するホール９Ｂには、その側壁及び底部に絶縁膜１１が形成され、ホール寸法がホール９Ｂのホール寸法よりも縮小されたホール９Ｃが形成される。また、絶縁膜８の途中まで形成されたホール１０Ｂは、絶縁膜１１で埋め込まれ、ホール１０Ｂ内に絶縁膜１１が充填された絶縁体１０Ｃが形成される。
【００５９】
具体的には、前述の例で、光源としてＡｒＦエキシマレーザを用いる場合、絶縁膜１１を２５ｎｍ堆積する。ドライエッチングにおいて寸法シフトが０ｎｍの場合、ホール９Ｂのホール寸法は、ホールパターン９Ａのホール寸法と同じ９０ｎｍである。ホール９Ｂの側壁及び底部には絶縁膜１１を２５ｎｍ形成するため、ホール９Ｃのホール寸法は、４０ｎｍとなる。一方、ホール１０Ｂのホール寸法は、ホールパターン１０Ａのホール寸法と同じ５０ｎｍである。ホール１０Ｂの側壁及び底部には絶縁膜１１を２５ｎｍ形成するため、ホール１０Ｂは絶縁膜１１で充填される。ところで、ホールのドライエッチングにおいて、寸法シフトとして０ｎｍを実現するのは困難であり、条件にもよるが、一般的には寸法シフト（寸法縮小量）は１０ｎｍ程度であり、ドライエッチング後のホール寸法は小さくなるため、前述の例では、ホールパターン９Ａのホール寸法は１００ｎｍ程度、ホールパターン１０Ａのホール寸法は６０ｎｍ程度が好ましい。各ホールパターンの寸法、及び、各レジストパターン間の距離は、次式（ａ）、（ｂ）及び（ｃ）で算出することができる。
【００６０】
式（ａ）：
（ホールパターン９Ａのホール寸法）＝（ホール９Ｃ又は９Ｄのホール寸法）＋（絶縁膜１１の膜厚）×２＋（ホールドライエッチングにおける寸法シフト）
但し、式（ａ）に限定されるものではなく、後述する本実施形態の効果を奏するためには、ホールパターン９Ａのホール寸法は、ホール９Ｄのホール寸法の２倍以上であって、且つ、ホール９Ｄのホール寸法の３倍以下であればよい。
【００６１】
式（ｂ）：
（ホールパターン１０Ａのホール寸法）＝（絶縁膜１１の膜厚）×２＋（ホールドライエッチングにおける寸法シフト）
但し、式（ｂ）に限定されるものではなく、後述する本実施形態の効果を奏するためには、ホールパターン１０Ａのホール寸法は、絶縁膜１１の２倍以上であって、且つ、絶縁膜１１の３倍以下であればよい。
【００６２】
式（ｃ）：
（ホールパターン９Ａのホール寸法）×１．８≦（ホールパターン９Ａとホールパターン１０Ａとの距離）≦（ホールパターン９Ａのホール寸法）×３
すなわち、ホールパターン９Ａとホールパターン１０Ａとの距離は、ホールパターン９Ａのホール寸法の１．８倍以上であって、且つ、ホールパターン９Ａのホール寸法の３倍以下であればよい。これは、ホールパターン９Ａのホール寸法の１．８倍よりも小さいと、ホールパターン９Ａ、１０Ａの形状を精度良く再現できない一方で、ホールパターン９Ａのホール寸法の３倍よりも大きいと、マイクロローディング効果が抑制できないからである。
【００６３】
次に、図３（ａ）に示すように、ドライエッチング技術により、絶縁膜８上に形成された絶縁膜１１と、ホール９Ｃの底部に形成された絶縁膜７及び１１とを選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、シリコン基板１上の拡散層５に接続するホール９Ｄが形成される。
【００６４】
次に、図３（ｂ）に示すように、成膜技術により、拡散層５に接続するホール９Ｄの側壁に、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成した後、ホール９Ｄ内に、バリアメタル膜を介して、例えばタングステン（Ｗ）からなる導電膜（図示せず）を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により研磨することにより、絶縁膜８の表面が露出するまでバリアメタル膜及び導電膜を除去して、拡散層５に接続するホール９Ｄ内に側面が絶縁膜１１で覆われたプラグ（導電体）１２を形成する。
【００６５】
次に、図３（ｃ）に示すように、成膜技術により、絶縁膜８、絶縁体１０Ｃ及びプラグ１２の上に、ＳｉＯＣ膜からなる配線層間膜形成膜を形成した後、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、レジストパターンを用いて、配線層間膜形成膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、配線パターンが転写された配線層間膜１３Ａが形成される。続いて、成膜技術により、配線パターンが転写された配線層間膜１３Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）からなる金属配線を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨することにより、金属配線１３Ｂが形成される。
【００６６】
このようにして、図３（ｃ）に示す構造を有する本実施形態に係る半導体装置を製造することができる。
【００６７】
以上に述べたように、本実施形態によると、所望のホールパターン９Ａの周囲に、所望のホールパターン９Ａのホール寸法よりも小さいホールパターン１０Ａが配置されたレジストパターン９を用いて、ドライエッチングにより下地の絶縁膜８に所望のホール９Ｂを形成する。このため、ホール９Ｂの形成時におけるドライエッチングにおいて、マイクロローディング効果を抑制でき、ホール９Ｂが拡散層５に未到達（開口不良）になることを防止できる。また、絶縁膜８には、ホール９Ｂの形成と同時にホール１０Ｂが形成され、該ホール１０Ｂには絶縁膜１１が埋め込まれてなる絶縁体１０Ｃが形成されるから、絶縁膜８には、拡散層５と上層配線である金属配線１３Ｂに接続するホール９Ｄ内に金属膜で充填されたプラグ１２のみが形成される。このため、上層配線のレイアウトに制約が生じず、上層配線での抵抗損失も抑制できる。さらに、ホール９Ｂの側壁には絶縁膜１１が形成されるため、フォトリソグラフィーの解像限界以下のホール９Ｄの形成が可能となる。
【００６８】
なお、本実施形態では、シリコン基板１に形成するトランジスタが、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合について説明したが、これに限定されるものではなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合においても、本実施形態と同様の効果を得ることができる。
【００６９】
また、本実施形態では、素子分離２がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である場合について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である場合においても、本実施形態と同様の効果を得ることができる。
【００７０】
また、本実施形態では、ゲート絶縁膜３がシリコン酸化膜（ＳｉＯ２）である場合について説明したが、他に、シリコン酸窒化膜（ＳｉＯＮ）若しくはシリコン窒化膜（ＳｉＮ）である場合であってもよいし、さらに、ハフニウムシリコン酸化膜（ＨａＳｉＯ）、ハフニウムシリコン窒化膜（ＨａＳｉＮ）、ハフニウムシリコン酸窒化膜（ＨａＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ）、ルテニウム酸化膜（Ｒｕ２Ｏ３）、ジルコン酸化膜（ＺｒＯ２）、又はタンタル酸化膜（Ｔａ２Ｏ５）などの高誘電率絶縁膜である場合であっても、同様の効果を得ることができる。
【００７１】
また、本実施形態では、ゲート電極４がポリシリコン膜である場合について説明したが、他に、タングステン膜（Ｗ）、窒化チタン膜（ＴｉＮ）、窒化タンタル膜（ＴａＮ）、ＴａＣ膜、ＴａＣＮＯ膜などの金属膜である場合であってもよいし、ポリシリコン膜及び金属膜の積層構造、又は、タングステンシリサイド（ＷＳｉｘ）などのシリサイド構造である場合であっても、同様の効果を得ることができる。
【００７２】
また、本実施形態では、ゲート電極４及びソース・ドレイン領域となる拡散層５をシリサイド化していない場合について説明したが、ゲート電極４及び拡散層５の少なくともいずれかをシリサイド化した場合であっても、同様の効果を得ることができる。
【００７３】
また、本実施形態では、ゲート電極４の側壁にサイドウオールを形成していない場合について説明したが、ゲート電極４の側壁にサイドウオールを形成した場合であっても、同様の効果を得ることができる。
【００７４】
また、本実施形態では、絶縁膜７がシリコン窒化膜（ＳｉＮ）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【００７５】
また、本実施形態では、絶縁膜８がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜など、シリコン酸化膜を主体とする絶縁膜である場合であっても、同様の効果を得ることができる。
【００７６】
また、本実施形態では、絶縁膜１１がシリコン窒化膜（ＳｉＮ）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【００７７】
また、本実施形態では、配線層間膜１３Ａが低誘電率膜のＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【００７８】
また、本実施形態では、金属配線１３Ｂが銅（Ｃｕ）である場合について説明したが、他に、アルミニウム（Ａｌ）又はポリシリコン膜である場合であっても、同様の効果を得ることができる。
【００７９】
また、本実施形態では、拡散層５に接続するホール９Ｄを形成する場合について説明したが、ゲート電極４に接続するホールを形成する場合であっても、同様の効果を得ることができる。
【００８０】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体装置におけるレジストパターンの平面図であって、下記図５（ａ）の状態に対応している。また、図５（ａ）〜（ｃ）及び図６（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法を順に示しており、図４のV-V線に対応する断面における工程断面図である。
【００８１】
図４に示すように、本実施形態で用いるレジストパターン２２は、所望のホールパターン２２Ａと、該ホールパターン２２Ａの周囲を取り囲むように形成され（ホールパターン２２Ａの前後左右及び斜め４方向に配置され）、該ホールパターン２２Ａのホール寸法（ホール径）よりも小さいホール寸法を有するホールパターン（ダミーホールパターン）２３Ａとが形成されている。なお、ここでは、ホールパターン２２Ａのホール寸法は例えば９０ｎｍであり、ホールパターン２３Ａのホール寸法は例えば５０ｎｍである。また、ホールパターン２２Ａがホールパターン２３Ａの前後左右及び斜め４方向に配置されている場合を例としているが、これに限定されるものではなく、少なくとも前後左右に配置されていることが好ましい。
【００８２】
以下に、このレジストパターン２２を用いる本実施形態に係る半導体装置の製造方法を具体的に説明する。
【００８３】
まず、図５（ａ）に示すように、上述した第１の実施形態での説明と同様にして、シリコン基板１４、素子分離１５、ゲート絶縁膜１６、ゲート電極１７、及び拡散層１８を含む半導体デバイス１９を形成する。続いて、同様に、シリコン窒化膜からなる絶縁膜２０、該絶縁膜２０の上にＴＥＯＳ膜からなる絶縁膜２１を形成する。
【００８４】
続いて、フォトリソグラフィー技術により、絶縁膜２１上に、上記図４を用いて説明したレジストパターン２２を形成する。すなわち、 所望のホールパターン２２Ａと、該ホールパターン２２Ａを取り囲むように形成され、該ホールパターン２２Ａのホール寸法よりも小さいホール寸法を有するホールパターン２３Ａとを有するレジストパターン２２を形成する。
【００８５】
ここで、フォトリソグラフィー技術により、光源としてＡｒＦエキシマレーザ（波長１９３ｎｍ）、又はＫｒＦエキシマレーザ（波長２４８ｎｍ）を用いた場合におけるレジストパターン２２のホールパターン２２Ａ、２３Ａのホール寸法及び配置については、第１の実施形態での説明と同様である。
【００８６】
次に、図５（ｂ）に示すように、ドライエッチング技術により、レジストパターン２２を用いて、絶縁膜２１を選択的にエッチングする。このようにすると、レジストパターン２２における所望のホールパターン２２Ａでは、周囲に形成されたホールパターン２３Ａの存在により、マイクロローディング効果がないため、絶縁膜２０の表面に到達するホール２２Ｂが形成される。一方、周囲に形成されたホールパターン２３Ａでは、マイクロローディング効果が発生するため、絶縁膜２０に到達せず、絶縁膜２１の途中までエッチングされたホール（ダミーホール）２３Ｂが形成される。その後、アッシング及び洗浄により、レジストパターン２２を除去する。
【００８７】
次に、図５（ｃ）に示すように、成膜技術により、絶縁膜２０に到達するホール２２Ｂ及び絶縁膜２１の途中まで形成されたホール２３Ｂ内を含む絶縁膜２１の上に、ＴＥＯＳ膜からなる例えば膜厚２５ｎｍの絶縁膜２４を形成する。このようにすると、絶縁膜２０に到達するホール２２Ｂには、その側壁及び底部に絶縁膜２４が形成され、ホール寸法がホール２２Ｂのホール寸法よりも縮小されたホール２２Ｃが形成される。また、絶縁膜２１の途中まで形成されたホール２３Ｂは、絶縁膜２４で埋め込まれ、ホール２３Ｂ内に絶縁膜２４が充填された絶縁体２３Ｃが形成される。なお、具体的に、光源としてＡｒＦエキシマレーザ、又はＫｒＦエキシマレーザを用いる場合における、各ホールパターン及びホールの寸法、並びにホールパターン間の寸法は、上述した第１の実施形態での説明と同様である。
【００８８】
次に、図６（ａ）に示すように、ドライエッチング技術により、絶縁膜２１上に形成された絶縁膜２４と、ホール２２Ｃの底部に形成された絶縁膜２０及び２４とを選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、シリコン基板１４上の拡散層１８に接続するホール２２Ｄが形成される。ここで、絶縁膜２１と絶縁膜２４とは同じＴＥＯＳ膜からなるため、ホール２２Ｄのホール上部はラッパ形状２２Ｄ１に形成される。
【００８９】
次に、図６（ｂ）に示すように、成膜技術により、拡散層１８に接続するホール２２Ｄの側壁に、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成した後、ホール２２Ｄ内に、バリアメタル膜を介して、例えばタングステン（Ｗ）からなる導電膜（図示せず）を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により研磨することにより、絶縁膜２１の表面が露出するまでバリアメタル膜及び導電膜を除去して、拡散層１８に接続するホール２２Ｄ内に側面が絶縁膜２４で覆われたプラグ（導電体）２５を形成する。
【００９０】
次に、図６（ｃ）に示すように、成膜技術により、絶縁膜２１、絶縁体２３Ｃ及びプラグ２５の上に、ＳｉＯＣ膜からなる配線層間膜形成膜を形成した後、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、レジストパターンを用いて、配線層間膜形成膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、配線パターンが転写された配線層間膜２６Ａが形成される。続いて、成膜技術により、配線パターンが転写された配線層間膜２６Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）からなる金属配線を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨することにより、金属配線２６Ｂが形成される。
【００９１】
このようにして、図６（ｃ）に示す構造を有する本実施形態に係る半導体装置を製造することができる。
【００９２】
以上に述べたように、本実施形態によると、上述した第１の実施形態での説明と同様の効果を得ることができる。さらに、本実施形態によると、上述の図６（ａ）を用いて説明したように、ホール２２Ｄのホール上部がラッパ形状２２Ｄ１となっているため、上述の図６（ｂ）の工程におけるバリアメタル膜及び導電膜の埋め込みを容易に行うことができる。
【００９３】
なお、本実施形態では、シリコン基板１４に形成するトランジスタが、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合について説明したが、これに限定されるものではなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合においても、本実施形態と同様の効果を得ることができる。
【００９４】
また、本実施形態では、素子分離１５がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である場合について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である場合においても、本実施形態と同様の効果を得ることができる。
【００９５】
また、本実施形態では、ゲート絶縁膜１６がシリコン酸化膜（ＳｉＯ２）である場合について説明したが、他に、シリコン酸窒化膜（ＳｉＯＮ）若しくはシリコン窒化膜（ＳｉＮ）である場合であってもよいし、さらに、ハフニウムシリコン酸化膜（ＨａＳｉＯ）、ハフニウムシリコン窒化膜（ＨａＳｉＮ）、ハフニウムシリコン酸窒化膜（ＨａＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ）、ルテニウム酸化膜（Ｒｕ２Ｏ３）、ジルコン酸化膜（ＺｒＯ２）、又はタンタル酸化膜（Ｔａ２Ｏ５）などの高誘電率絶縁膜である場合であっても、同様の効果を得ることができる。
【００９６】
また、本実施形態では、ゲート電極１７がポリシリコン膜である場合について説明したが、他に、タングステン膜（Ｗ）、窒化チタン膜（ＴｉＮ）、窒化タンタル膜（ＴａＮ）、ＴａＣ膜、ＴａＣＮＯ膜などの金属膜である場合であってもよいし、ポリシリコン膜及び金属膜の積層構造、又は、タングステンシリサイド（ＷＳｉｘ）などのシリサイド構造である場合であっても、同様の効果を得ることができる。
【００９７】
また、本実施形態では、ゲート電極１７及びソース・ドレイン領域となる拡散層１８をシリサイド化していない場合について説明したが、ゲート電極１７及び拡散層１８の少なくともいずれかをシリサイド化した場合であっても、同様の効果を得ることができる。
【００９８】
また、本実施形態では、ゲート電極１７の側壁にサイドウオールを形成していない場合について説明したが、ゲート電極１７の側壁にサイドウオールを形成した場合であっても、同様の効果を得ることができる。
【００９９】
また、本実施形態では、絶縁膜２０がシリコン窒化膜（ＳｉＮ）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【０１００】
また、本実施形態では、絶縁膜２１がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜など、シリコン酸化膜を主体とする絶縁膜である場合であっても、同様の効果を得ることができる。
【０１０１】
また、本実施形態では、絶縁膜２４がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜など、シリコン酸化膜を主体とする絶縁膜でも同様の効果を得ることができる。
【０１０２】
ここで、本実施形態では、絶縁膜２１と絶縁膜２４とが同じＴＥＯＳ膜である場合について説明したが、これに限定されるものではなく、上述で列挙したシリコン酸化膜を主体とする絶縁膜のいずれかを組み合わせれば、ホール２２Ｄのホール上部がラッパ形状２２Ｄ１に形成され、上述した埋め込み特性が向上する。つまり、絶縁膜２１と絶縁膜２４とは同種の絶縁膜で構成されていれば同様の効果が得られる。
【０１０３】
また、本実施形態では、配線層間膜２６Ａが低誘電率膜のＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【０１０４】
また、本実施形態では、金属配線２６Ｂが銅（Ｃｕ）である場合について説明したが、他に、アルミニウム（Ａｌ）又はポリシリコン膜である場合であっても、同様の効果を得ることができる。
【０１０５】
また、本実施形態では、拡散層１８に接続するホール２２Ｄを形成する場合について説明したが、ゲート電極１７に接続するホールを形成する場合であっても、同様の効果を得ることができる。
【０１０６】
（第３の実施形態）
図７は、本発明の第３の実施形態に係る半導体装置におけるレジストパターンの平面図であって、下記図８（ａ）の状態に対応している。また、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を順に示しており、図７のVIII-VIII線に対応する断面における工程断面図である。
【０１０７】
図７に示すように、本実施形態で用いるレジストパターン３５は、所望のホールパターン３５Ａと、該ホールパターン３５Ａの周囲を取り囲むように形成され（ホールパターン３５Ａの前後左右及び斜め４方向に配置され）、該ホールパターン３５Ａのホール寸法（ホール径）よりも小さいホール寸法を有するホールパターン（ダミーホールパターン）３６Ａとが形成されている。なお、ここでは、ホールパターン３５Ａのホール寸法は例えば９０ｎｍであり、ホールパターン３６Ａのホール寸法は例えば７５ｎｍである。また、ホールパターン３６Ａがホールパターン３５Ａの前後左右及び斜め４方向に配置されている場合を例としているが、これに限定されるものではなく、少なくとも前後左右に配置されていることが好ましい。
【０１０８】
以下に、このレジストパターン３５を用いる本実施形態に係る半導体装置の製造方法を具体的に説明する。
【０１０９】
まず、図８（ａ）に示すように、上述した第１の実施形態での説明と同様にして、シリコン基板２７、素子分離２８、ゲート絶縁膜２９、ゲート電極３０、及び拡散層３１を含む半導体デバイス３２を形成する。続いて、同様に、シリコン窒化膜からなる絶縁膜３３、該絶縁膜３３の上にＴＥＯＳ膜からなる絶縁膜３４を形成する。
【０１１０】
続いて、フォトリソグラフィー技術により、絶縁膜３４上に、上記図７を用いて説明したレジストパターン３５を形成する。すなわち、 所望のホールパターン３５Ａと、該ホールパターン３５Ａを取り囲むように形成され、該ホールパターン３５Ａのホール寸法よりも小さいホール寸法を有するホールパターン３６Ａとを有するレジストパターン３５を形成する。
【０１１１】
ここで、フォトリソグラフィー技術により、光源としてＡｒＦエキシマレーザ（波長１９３ｎｍ）、又はＫｒＦエキシマレーザ（波長２４８ｎｍ）を用いた場合におけるレジストパターン３５のホールパターン３５Ａ、３６Ａのホール寸法及び配置については、第１の実施形態での説明と同様である。
【０１１２】
次に、図８（ｂ）に示すように、ドライエッチング技術により、レジストパターン３５を用いて、絶縁膜３４を選択的にエッチングする。このようにすると、レジストパターン３５における所望のホールパターン３５Ａでは、周囲に形成されたホールパターン３６Ａの存在により、マイクロローディング効果がないため、絶縁膜３３の表面に到達するホール３５Ｂが形成される。一方、周囲に形成されたホールパターン３６Ａでは、マイクロローディング効果が発生するため、絶縁膜３３に到達せず、絶縁膜３４の途中までエッチングされたホール（ダミーホール）３６Ｂが形成される。その後、アッシング及び洗浄により、レジストパターン３５を除去する。
【０１１３】
次に、図８（ｃ）に示すように、成膜技術により、絶縁膜３３に到達するホール３５Ｂ及び絶縁膜３４の途中まで形成されたホール３６Ｂ内を含む絶縁膜３４の上に、シリコン窒化膜からなる例えば膜厚２５ｎｍの絶縁膜３７を形成する。このようにすると、絶縁膜３３に到達するホール３５Ｂには、その側壁及び底部に絶縁膜３７が形成され、ホール寸法がホール３５Ｂのホール寸法よりも縮小されたホール３５Ｃが形成される。また、絶縁膜３４の途中まで形成されたホール３６Ｂは、絶縁膜３７によって充填されるが、内部にボイド３６Ｃを有する絶縁体３６Ｄが形成される。ここでは、ホール３５Ｂ及び３６Ｂのホール上部でオーバーハング形状３７Ｃ１が形成されるような条件で、絶縁膜３７の成膜を行っている。具体的には、例として、膜厚の５０％の厚さがオーバーハング形状部分の膜厚として他の部分の膜厚よりも厚くなるように形成している。なお、具体的に、光源としてＡｒＦエキシマレーザ、又はＫｒＦエキシマレーザを用いる場合における、各ホールパターン及びホールの寸法、並びにホールパターン間の寸法は、上述した第１の実施形態での説明と基本的には同様であるが、ホールパターン３６Ａについては、第１及び第２の実施形態のホールパターン１０Ａ及び２３Ａのホール寸法に比べて１．５倍である。すなわち、ホールパターン３６Ａのホール寸法は例えば７５ｎｍであり、この場合、絶縁膜３７の膜厚はオーバーハング部分の膜厚が３７．５ｎｍであり、その他の部分の膜厚が２５ｎｍである。
【０１１４】
次に、図９（ａ）に示すように、ドライエッチング技術により、絶縁膜３４上に形成された絶縁膜３７と、ホール３５Ｃの底部に形成された絶縁膜３３及び３７とを選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、シリコン基板２７上の拡散層３１に接続するホール３５Ｄが形成される。
【０１１５】
次に、図９（ｂ）に示すように、成膜技術により、拡散層３１に接続するホール３５Ｄの側壁に、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成した後、ホール３５Ｄ内に、バリアメタル膜を介して、例えばタングステン（Ｗ）からなる導電膜（図示せず）を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により研磨することにより、絶縁膜３４の表面が露出するまでバリアメタル膜及び導電膜を除去して、拡散層３１に接続するホール３５Ｄ内に側面が絶縁膜３７で覆われたプラグ（導電体）３８を形成する。
【０１１６】
次に、図９（ｃ）に示すように、成膜技術により、絶縁膜３４、絶縁体３６Ｄ及びプラグ３８の上に、ＳｉＯＣ膜からなる配線層間膜形成膜を形成した後、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン（図示せず）を形成する。続いて、ドライエッチング技術により、レジストパターンを用いて、配線層間膜形成膜を選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターンを除去して、配線パターンが転写された配線層間膜３９Ａが形成される。続いて、成膜技術により、配線パターンが転写された配線層間膜３９Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）からなる金属配線を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨することにより、金属配線３９Ｂが形成される。
【０１１７】
このようにして、図９（ｃ）に示す構造を有する本実施形態に係る半導体装置を製造することができる。
【０１１８】
以上に述べたように、本実施形態によると、上述した第１の実施形態での説明と同様の効果を得ることができる。さらに、本実施形態によると、上述の図８（ｃ）を用いて説明したように、絶縁膜３７は、ホール３５Ｂ及び３６Ｂのホール上部においてオーバーハング形状３７Ｃ１となるように形成されるため、ホール３６Ｂに充填される絶縁膜３７は、内部にボイド３６Ｃを有する絶縁体３６Ｄが形成される。このため、上述したように、第１及び第２の実施形態に比べて、レジストパターン３５のホールパターン３６Ａのホール寸法を１．５倍の大きさに形成することができる。
【０１１９】
なお、本実施形態では、シリコン基板２７に形成するトランジスタが、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合について説明したが、これに限定されるものではなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合においても、本実施形態と同様の効果を得ることができる。
【０１２０】
また、本実施形態では、素子分離２８がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である場合について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である場合においても、本実施形態と同様の効果を得ることができる。
【０１２１】
また、本実施形態では、ゲート絶縁膜２９がシリコン酸化膜（ＳｉＯ２）である場合について説明したが、他に、シリコン酸窒化膜（ＳｉＯＮ）若しくはシリコン窒化膜（ＳｉＮ）である場合であってもよいし、さらに、ハフニウムシリコン酸化膜（ＨａＳｉＯ）、ハフニウムシリコン窒化膜（ＨａＳｉＮ）、ハフニウムシリコン酸窒化膜（ＨａＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ）、ルテニウム酸化膜（Ｒｕ２Ｏ３）、ジルコン酸化膜（ＺｒＯ２）、又はタンタル酸化膜（Ｔａ２Ｏ５）などの高誘電率絶縁膜である場合であっても、同様の効果を得ることができる。
【０１２２】
また、本実施形態では、ゲート電極３０がポリシリコン膜である場合について説明したが、他に、タングステン膜（Ｗ）、窒化チタン膜（ＴｉＮ）、窒化タンタル膜（ＴａＮ）、ＴａＣ膜、ＴａＣＮＯ膜などの金属膜である場合であってもよいし、ポリシリコン膜及び金属膜の積層構造、又は、タングステンシリサイド（ＷＳｉｘ）などのシリサイド構造である場合であっても、同様の効果を得ることができる。
【０１２３】
また、本実施形態では、ゲート電極３０及びソース・ドレイン領域となる拡散層３１をシリサイド化していない場合について説明したが、ゲート電極３０及び拡散層３１の少なくともいずれかをシリサイド化した場合であっても、同様の効果を得ることができる。
【０１２４】
また、本実施形態では、ゲート電極３０の側壁にサイドウオールを形成していない場合について説明したが、ゲート電極３０の側壁にサイドウオールを形成した場合であっても、同様の効果を得ることができる。
【０１２５】
また、本実施形態では、絶縁膜３３がシリコン窒化膜（ＳｉＮ）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【０１２６】
また、本実施形態では、絶縁膜３４がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜など、シリコン酸化膜を主体とする絶縁膜である場合であっても、同様の効果を得ることができる。
【０１２７】
また、本実施形態では、絶縁膜３７がシリコン窒化膜（ＳｉＮ膜）である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はＳｉＣＮ膜である場合であっても、同様の効果を得ることができる。
【０１２８】
また、本実施形態では、配線層間膜３９Ａが低誘電率膜のＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【０１２９】
また、本実施形態では、金属配線３９Ｂが銅（Ｃｕ）である場合について説明したが、他に、アルミニウム（Ａｌ）又はポリシリコン膜である場合であっても、同様の効果を得ることができる。
【０１３０】
また、本実施形態では、拡散層３１に接続するホール３５Ｄを形成する場合について説明したが、ゲート電極３０に接続するホールを形成する場合であっても、同様の効果を得ることができる。
【０１３１】
（第４の実施形態）
図１０は、本発明の第４の実施形態に係る半導体装置におけるレジストパターンの平面図であって、下記図１１（ａ）の状態に対応している。また、図１１（ａ）〜（ｃ）、図１２（ａ）〜（ｃ）、及び図１３（ａ）〜（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法を順に示しており、図１０のXI-XI線に対応する断面における工程断面図である。
【０１３２】
図１０に示すように、本実施形態で用いるレジストパターン５１は、所望のホールパターン５１Ａと、該ホールパターン５１Ａの周囲を取り囲むように形成され（ホールパターン５１Ａの前後左右及び斜め４方向に配置され）、該ホールパターン５１Ａのホール寸法（ホール径）径よりも小さいホール寸法を有するホールパターン（ダミーホールパターン）５２Ａとが形成されている。なお、ここでは、ホールパターン５１Ａのホール寸法は例えば９０ｎｍであり、ホールパターン５２Ａのホール寸法は例えば５０ｎｍである。また、ホールパターン５２Ａがホールパターン５１Ａの前後左右及び斜め４方向に配置されている場合を例としているが、これに限定されるものではなく、少なくとも前後左右に配置されていることが好ましい。
【０１３３】
以下に、このレジストパターン５１を用いる本実施形態に係る半導体装置の製造方法を具体的に説明する。
【０１３４】
まず、図１１（ａ）に示すように、上述した第１の実施形態での説明と同様にして、シリコン基板４０、素子分離４１、ゲート絶縁膜４２、ゲート電極４３、及び拡散層４４を形成する。続いて、素子分離４１、ゲート電極４３、及び拡散層４４の上に、ＴＥＯＳ膜からなる絶縁膜４５を形成する。続いて、公知の方法により、絶縁膜４５中に、拡散層４４に接続するタングステン（Ｗ）膜からなるプラグ４６、及びプラグ４６に接続する銅（Ｃｕ）膜からなる金属配線４７を形成する。このようにして、シリコン基板４０、素子分離４１、ゲート絶縁膜４２、ゲート電極４３、拡散層４４、絶縁膜４５、プラグ４６、及び金属配線４７を含む半導体デバイス４８を形成する。続いて、絶縁膜４５及び金属配線４７の上に、ＳｉＣＮ膜からなる絶縁膜４９、及びＳｉＯＣ膜からなる絶縁膜５０を順に形成する。
【０１３５】
続いて、フォトリソグラフィー技術により、絶縁膜５０上に、上記図１０を用いて説明したレジストパターン５１を形成する。すなわち、 所望のホールパターン５１Ａと、該ホールパターン５１Ａを取り囲むように形成され、該ホールパターン５１Ａのホール寸法よりも小さいホール寸法を有するホールパターン５２Ａとを有するレジストパターン５１を形成する。
【０１３６】
ここで、フォトリソグラフィー技術により、光源としてＡｒＦエキシマレーザ（波長１９３ｎｍ）、又はＫｒＦエキシマレーザ（波長２４８ｎｍ）を用いた場合におけるレジストパターン５１のホールパターン５１Ａ、５２Ａのホール寸法及び配置については、第１の実施形態での説明と同様である。
【０１３７】
次に、図１１（ｂ）に示すように、ドライエッチング技術により、レジストパターン５１を用いて、絶縁膜５０を選択的にエッチングする。このようにすると、レジストパターン５１における所望のホールパターン５１Ａでは、周囲に形成されたホールパターン５２Ａの存在により、マイクロローディング効果がないため、絶縁膜４９の表面に到達するホール５１Ｂが形成される。一方、周囲に形成されたホールパターン５２Ａでは、マイクロローディング効果が発生するため、絶縁膜４９に到達せず、絶縁膜５０の途中までエッチングされたホール（ダミーホール）５２Ｂが形成される。その後、アッシング及び洗浄により、レジストパターン５１を除去する。
【０１３８】
次に、図１１（ｃ）に示すように、成膜技術により、絶縁膜４９に到達するホール５１Ｂ及び絶縁膜５０の途中まで形成されたホール５２Ｂ内を含む絶縁膜５０の上に、ＳｉＣＮ膜からなる絶縁膜５３を形成する。このようにすると、絶縁膜４９に到達するホール５１Ｂには、その側壁及び底部に絶縁膜５３が形成され、ホール寸法がホール５１Ｂのホール寸法よりも縮小されたホール５１Ｃが形成される。また、絶縁膜５０の途中まで形成されたホール５２Ｂには、絶縁膜５３によって充填された絶縁体５２Ｃが形成される。
【０１３９】
次に、図１２（ａ）に示すように、ドライエッチング技術により、絶縁膜５０上に形成された絶縁膜５３と、ホール５１Ｃの底部に形成された絶縁膜４９及び５３とを選択的にエッチングする。続いて、アッシング及び洗浄により、ドライエッチング時に形成された反応生成物を除去して、金属配線４７に接続するホール５１Ｄが形成される。
【０１４０】
次に、図１２（ｂ）に示すように、成膜技術により、金属配線４７に接続するホール５１Ｄの側壁に、窒化チタン（ＴｉＮ）からなるバリアメタル膜（図示せず）を形成した後、ホール５１Ｄ内に、バリアメタル膜を介して、例えばタングステン（Ｗ）からなる導電膜（図示せず）を埋め込む。続いて、ドライエッチング技術を用いた全面ドライエッチングにより、又は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により研磨することにより、絶縁膜５０の表面が露出するまでバリアメタル膜及び導電膜を除去して、金属配線４７に接続するホール５１Ｄ内に側面が絶縁膜５３で覆われたプラグ（導電体）５４を形成する。
【０１４１】
次に、図１２（ｃ）に示すように、成膜技術により、絶縁膜５０、絶縁体５２Ｃ及びプラグ５４の上に、ＳｉＯＣ膜からなる配線層間膜形成膜５５Ａを形成した後、フォトリソグラフィー技術により、所望の配線パターンを有するレジストパターン５６を形成する。
【０１４２】
次に、図１３（ａ）に示すように、ドライエッチング技術により、レジストパターン５６を用いて、配線層間膜形成膜５５Ａを選択的にエッチングする。続いて、アッシング及び洗浄により、レジストパターン５６を除去して、配線パターンが転写された配線層間膜５５Ａが形成される。
【０１４３】
次に、図１３（ｂ）に示すように、成膜技術により、配線パターンが転写された配線層間膜５５Ａに、窒化タンタル（ＴａＮ）からなるバリアメタル膜（図示せず）を形成し、バリアメタル膜を介して、例えば銅（Ｃｕ）からなる金属配線を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により研磨することにより、金属配線５５Ｂが形成される。
【０１４４】
このようにして、図１３（ｂ）に示す構造を有する本実施形態に係る半導体装置を製造することができる。
【０１４５】
以上に述べたように、本実施形態によると、所望のホールパターン５１Ａの周囲に、所望のホールパターン５１Ａのホール寸法よりも小さいホールパターン５２Ａが配置されたレジストパターン５１を用いて、ドライエッチングにより下地の絶縁膜５０に所望のホール５１Ｂを形成する。このため、ホール５１Ｂの形成時におけるドライエッチングにおいて、マイクロローディング効果を抑制でき、ホール５１Ｂが絶縁膜４９に未到達（開口不良）になることを防止できる。また、絶縁膜５０には、ホール５１Ｂの形成と同時にホール５２Ｂが形成され、該ホール５２Ｂには絶縁膜５３が埋め込まれてなる絶縁体５２Ｃが形成されるから、絶縁膜５０には、金属配線４７と上層配線である金属配線５５Ｂに接続するホール５１Ｄ内に金属膜で充填されたプラグ５４のみが形成される。このため、上層配線のレイアウトに制約が生じず、上層配線での抵抗損失も抑制できる。さらに、ホール５１Ｂの側壁には絶縁膜１１が形成されるため、フォトリソグラフィーの解像限界以下のホール５１Ｄの形成が可能となる。
【０１４６】
また、本実施形態において、上述した第２又は第３の実施形態を適用することもできる。すなわち、絶縁膜５０と絶縁膜５３とがシリコンを主体とする絶縁膜同士、例えばＳｉＯＣ膜で形成する場合には、ホール５１Ｄのホール上部がラッパ形状となるため、ホール５１Ｄ内への銅などの金属材料の埋め込みが容易となる。さらに、ＳｉＯＣ膜はＳｉＣＮ膜に比べて誘電率が低いため、配線部のＲＣ遅延を抑制できる。また、ホール５２Ｂに、内部にボイドを有する絶縁体が形成されるように、ホール５１Ｂ、５２Ｂのホール上部にオーバーハング形状を有する絶縁膜５３を形成してもよい。このようにすると、レジストパターン５１のホールパターン５２Ａのホール寸法を大きく形成することができる。
【０１４７】
なお、本実施形態では、シリコン基板４０に形成するトランジスタが、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合について説明したが、これに限定されるものではなく、例えばＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である場合においても、本実施形態と同様の効果を得ることができる。
【０１４８】
また、本実施形態では、素子分離４１がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）である場合について説明したが、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）である場合においても、本実施形態と同様の効果を得ることができる。
【０１４９】
また、本実施形態では、ゲート絶縁膜４２がシリコン酸化膜（ＳｉＯ２）である場合について説明したが、他に、シリコン酸窒化膜（ＳｉＯＮ）若しくはシリコン窒化膜（ＳｉＮ）である場合であってもよいし、さらに、ハフニウムシリコン酸化膜（ＨａＳｉＯ）、ハフニウムシリコン窒化膜（ＨａＳｉＮ）、ハフニウムシリコン酸窒化膜（ＨａＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムアルミ酸化膜（ＨｆＡｌＯ）、ランタンアルミ酸化膜（ＬａＡｌＯ）、ルテニウム酸化膜（Ｒｕ２Ｏ３）、ジルコン酸化膜（ＺｒＯ２）、又はタンタル酸化膜（Ｔａ２Ｏ５）などの高誘電率絶縁膜である場合であっても、同様の効果を得ることができる。
【０１５０】
また、本実施形態では、ゲート電極４３がポリシリコン膜である場合について説明したが、他に、タングステン膜（Ｗ）、窒化チタン膜（ＴｉＮ）、窒化タンタル膜（ＴａＮ）、ＴａＣ膜、ＴａＣＮＯ膜などの金属膜である場合であってもよいし、ポリシリコン膜及び金属膜の積層構造、又は、タングステンシリサイド（ＷＳｉｘ）などのシリサイド構造である場合であっても、同様の効果を得ることができる。
【０１５１】
また、本実施形態では、ゲート電極４３及びソース・ドレイン領域となる拡散層４４をシリサイド化していない場合について説明したが、ゲート電極４３及び拡散層４４の少なくともいずれかをシリサイド化した場合であっても、同様の効果を得ることができる。
【０１５２】
また、本実施形態では、ゲート電極４３の側壁にサイドウオールを形成していない場合について説明したが、ゲート電極４３の側壁にサイドウオールを形成した場合であっても、同様の効果を得ることができる。
【０１５３】
また、本実施形態では、絶縁膜４５がＴＥＯＳ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＳｉＯＣ膜などのシリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【０１５４】
また、本実施形態では、絶縁膜４９がＳｉＣＮ膜である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はシリコン窒化膜（ＳｉＮ）である場合であっても、同様の効果を得ることができる。
【０１５５】
また、本実施形態では、絶縁膜５０がＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜である場合であっても、同様の効果を得ることができる。
【０１５６】
また、本実施形態では、絶縁膜５３がＳｉＣＮ膜である場合について説明したが、他に、ＳｉＯＮ膜、ＳｉＣ膜又はシリコン窒化膜（ＳｉＮ膜）である場合であっても、同様の効果を得ることができる。
【０１５７】
また、本実施形態では、配線層間膜５５Ａが低誘電率膜のＳｉＯＣ膜である場合について説明したが、他に、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜又はＴＥＯＳ膜など、シリコン酸化膜を主体とする絶縁膜であっても、同様の効果を得ることができる。
【０１５８】
また、本実施形態では、金属配線４７及び金属配線５５Ｂが銅（Ｃｕ）である場合について説明したが、他に、アルミニウム（Ａｌ）又はポリシリコン膜である場合であっても、同様の効果を得ることができる。
【産業上の利用可能性】
【０１５９】
本発明は、特に層間絶縁膜又は配線層間膜にホールを有する構造を備えた半導体装置及びその製造方法にとって有用である。
【符号の説明】
【０１６０】
１ シリコン基板
２ 素子分離
３ ゲート絶縁膜
４ ゲート電極
５ 拡散層
６ 半導体デバイス
７ 絶縁膜
８ 絶縁膜
９ レジストパターン
９Ａ 所望のホールパターン
９Ｂ 絶縁膜に到達するホール
９Ｃ 側壁に絶縁膜を有するホール
９Ｄ 拡散層に接続するホール
１０Ａ ホールパターン
１０Ｂ 絶縁膜の途中までエッチングされたホール
１０Ｃ 絶縁体
１１ 絶縁膜
１２ プラグ
１３Ａ 配線層間膜
１３Ｂ 金属配線
１４ シリコン基板
１５ 素子分離
１６ ゲート絶縁膜
１７ ゲート電極
１８ 拡散層
１９ 半導体デバイス
２０ 絶縁膜
２１ 絶縁膜
２２ レジストパターン
２２Ａ 所望のホールパターン
２２Ｂ 絶縁膜に到達するホール
２２Ｃ 側壁に絶縁膜を有するホール
２２Ｄ 拡散層に接続するホール
２３Ａ ホールパターン
２３Ｂ 絶縁膜の途中までエッチングされたホール
２３Ｃ 絶縁体
２４ 絶縁膜
２５ プラグ
２６Ａ 配線層間膜
２６Ｂ 金属配線
２７ シリコン基板
２８ 素子分離
２９ ゲート絶縁膜
３０ ゲート電極
３１ 拡散層
３２ 半導体デバイス
３３ 絶縁膜
３４ 絶縁膜
３５ レジストパターン
３５Ａ 所望のホールパターン
３５Ｂ 絶縁膜に到達するホール
３５Ｃ 側壁に絶縁膜を有するホール
３５Ｄ 拡散層に接続するホール
３６Ａ ホールパターン
３６Ｂ 絶縁膜の途中までエッチングされたホール
３６Ｃ ボイド
３６Ｄ 絶縁体
３７ 絶縁膜
３８ プラグ
３９Ａ 配線層間膜
３９Ｂ 金属配線
４０ シリコン基板
４１ 素子分離
４２ ゲート絶縁膜
４３ ゲート電極
４４ 拡散層
４５ 層間絶縁膜
４６ プラグ
４７ 金属配線
４８ 半導体デバイス
４９ 絶縁膜
５０ 絶縁膜
５１ レジストパターン
５１Ａ 所望のホールパターン
５１Ｂ 絶縁膜に到達するホール
５１Ｃ 側壁に絶縁膜を有するホール
５１Ｄ 金属配線に接続するホール
５２Ａ ホールパターン
５２Ｂ 絶縁膜の途中までエッチングされたホール
５２Ｃ 絶縁体
５３ 絶縁膜
５４ プラグ
５５Ａ 配線層間膜
５５Ｂ 金属配線
５６ レジストパターン
５７ シリコン基板
５８ シリコン酸化膜
５９ ホールパターンを有するレジストパターン
５９Ａ ホールパターン
５９Ｂ シリコン酸化膜の途中までエッチングされたホール
５９Ｃ シリコン基板に到達するホール
Ｒ１ ホールパターンが密な領域
Ｒ２ ホールパターンが疎な領域
６０ シリコン基板
６１ 素子分離
６２ ゲート酸化膜
６３ ゲート電極
６４ 拡散層
６５ 半導体デバイス
６６ シリコン窒化膜
６７ シリコン酸化膜
６８ レジストパターン
６８Ａ 所望のホールパターン
６８Ｂ シリコン窒化膜に到達するホール
６８Ｃ 拡散層に接続するホール
６９Ａ ダミーホールパターン
６９Ｂ シリコン酸化膜の途中までエッチングされたホール
７０ プラグ
７１ ダミーパターン
７２Ａ 配線層間膜
７２Ｂ 金属配線
【特許請求の範囲】
【請求項１】
半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の外側方に形成された拡散層と、
前記半導体基板の上に、前記ゲート電極を覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通する第１のホールに埋め込まれ、側面を第２の絶縁膜で覆われた金属材料からなる導電体と、
前記第１の絶縁膜を貫通しない第２のホールに埋め込まれ、前記第２の絶縁膜からなる絶縁体と、
前記第１の絶縁膜の上に形成され、前記導電体と電気的に接続する第１の金属配線とを備えている、
ことを特徴とする半導体装置。
【請求項２】
前記導電体は、前記拡散層又は前記ゲート電極に電気的に接続されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の上であって且つ前記第１の絶縁膜の下に形成された第３の絶縁膜をさらに備えており、
前記第１のホールは、前記第３の絶縁膜をさらに貫通している、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板の上であって且つ前記第１の絶縁膜の下部に形成された第４の絶縁膜と、
前記第４の絶縁膜中に形成された第２の金属配線をさらに備えており、
前記導電体は、前記第２の金属配線と電気的に接続されている、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記導電体は、前記第２の金属配線を介して、前記拡散層又は前記ゲート電極に電気的に接続されている、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のホールを開口するために用いられた第１のレジストパターンに設ける第１のホールパターンのホール寸法は、前記第１のホールのホール寸法の２倍以上であって且つ３倍以下であり、
前記第２のホールを開口するために用いられた前記第１のレジストパターンに設ける第２のホールパターンのホール寸法は、前記第２の絶縁膜の膜厚の２倍以上であって且つ３倍以下であり、
前記第１のホールパターンと前記第２のホールパターンとの間隔は、前記第１のホールパターンのホール寸法の１．８倍以上であって且つ３倍以下である、
ことを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記第１の絶縁膜と前記第２の絶縁膜とは、同種の絶縁膜からなる、
ことを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記絶縁体の内部にはボイドが存在している、
ことを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記第１の絶縁膜は、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＴＥＯＳ膜、及びＳｉＯＣ膜からなる群のうちから選択されるいずれか１つからなる、
ことを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記第２の絶縁膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜からなる群のうちから選択されるいずれか１つからなる、
ことを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、
前記半導体基板における前記ゲート電極の外側方に拡散層を形成する工程（ｃ）と、
前記半導体基板の上に、前記ゲート電極を覆うように第１の絶縁膜を形成する工程（ｄ）と、
前記第１の絶縁膜中に、前記第１の絶縁膜を貫通する第１のホールと、前記第１の絶縁膜を貫通しない第２のホールとを形成する工程（ｅ）と、
前記第１のホールの側壁に第２の絶縁膜を形成すると共に、前記第２のホールを前記第２の絶縁膜を埋め込んで絶縁体を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記第１のホールを金属材料で埋め込んで導電体を形成する工程（ｇ）と、
前記工程（ｇ）の後に、前記第１の絶縁膜の上に、前記導電体と電気的に接続する第１の金属配線を形成する工程（ｈ）とを備える、
ことを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ｇ）は、前記拡散層又は前記ゲート電極に電気的に接続するように、前記導電体を形成する工程を含む、
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）よりも後であって且つ前記工程（ｄ）よりも前に、
前記半導体基板の上に、第３の絶縁膜を形成する工程（ｉ）をさらに備え、
前記工程（ｅ）は、前記第３の絶縁膜をさらに貫通する前記第１のホールを形成する工程を含む、
ことを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）よりも後であって且つ前記工程（ｄ）よりも前に、
前記半導体基板の上に、第４の絶縁膜を形成する工程（ｊ１）と、
前記第４の絶縁膜に第２の金属配線を形成する工程（ｊ２）をさらに備え、
前記工程（ｇ）は、前記第２の金属配線と電気的に接続するように、前記導電体を形成する工程を含む、
ことを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１５】
前記導電体は、前記第２の金属配線を介して、前記拡散層又は前記ゲート電極に電気的に接続されている、
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｅ）は、前記第１のホールを開口するための第１のホールパターンと前記第２のホールを開口するための第２のホールパターンとを有するレジストパターンを用いて、前記第１のホール及び前記第２のホールを形成する工程を含み、
前記第１のホールパターンのホール寸法は、前記第１のホールのホール寸法の２倍以上であって且つ３倍以下であり、
前記第２のホールパターンのホール寸法は、前記第２の絶縁膜の膜厚の２倍以上であって且つ３倍以下であり、
前記第１のホールパターンと前記第２のホールパターンとの間隔は、前記第１のホールパターンのホール寸法の１．８倍以上であって且つ３倍以下である、
ことを特徴とする請求項１１〜１５のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｆ）は、前記第１の絶縁膜と同種の絶縁膜からなる前記第２の絶縁膜を用いて行う工程を含む、
ことを特徴とする請求項１１〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）は、前記第２のホールを前記第２の絶縁膜を埋め込んで内部にボイドが存在する前記絶縁体を形成する工程を含む、
ことを特徴とする請求項１１〜１７のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第１の絶縁膜は、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＴＥＯＳ膜、及びＳｉＯＣ膜からなる群のうちから選択されるいずれか１つからなる、
ことを特徴とする請求項１１〜１８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記第２の絶縁膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜からなる群のうちから選択されるいずれか１つからなる、
ことを特徴とする請求項１１〜１８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極と、
前記半導体基板における前記ゲート電極の外側方に形成された拡散層と、
前記半導体基板の上に、前記ゲート電極を覆うように形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通する第１のホールに埋め込まれ、側面を第２の絶縁膜で覆われた金属材料からなる導電体と、
前記第１の絶縁膜を貫通しない第２のホールに埋め込まれ、前記第２の絶縁膜からなる絶縁体と、
前記第１の絶縁膜の上に形成され、前記導電体と電気的に接続する第１の金属配線とを備えている、
ことを特徴とする半導体装置。
【請求項２】
前記導電体は、前記拡散層又は前記ゲート電極に電気的に接続されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の上であって且つ前記第１の絶縁膜の下に形成された第３の絶縁膜をさらに備えており、
前記第１のホールは、前記第３の絶縁膜をさらに貫通している、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板の上であって且つ前記第１の絶縁膜の下部に形成された第４の絶縁膜と、
前記第４の絶縁膜中に形成された第２の金属配線をさらに備えており、
前記導電体は、前記第２の金属配線と電気的に接続されている、
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記導電体は、前記第２の金属配線を介して、前記拡散層又は前記ゲート電極に電気的に接続されている、
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のホールを開口するために用いられた第１のレジストパターンに設ける第１のホールパターンのホール寸法は、前記第１のホールのホール寸法の２倍以上であって且つ３倍以下であり、
前記第２のホールを開口するために用いられた前記第１のレジストパターンに設ける第２のホールパターンのホール寸法は、前記第２の絶縁膜の膜厚の２倍以上であって且つ３倍以下であり、
前記第１のホールパターンと前記第２のホールパターンとの間隔は、前記第１のホールパターンのホール寸法の１．８倍以上であって且つ３倍以下である、
ことを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
【請求項７】
前記第１の絶縁膜と前記第２の絶縁膜とは、同種の絶縁膜からなる、
ことを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
【請求項８】
前記絶縁体の内部にはボイドが存在している、
ことを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
【請求項９】
前記第１の絶縁膜は、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＴＥＯＳ膜、及びＳｉＯＣ膜からなる群のうちから選択されるいずれか１つからなる、
ことを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記第２の絶縁膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜からなる群のうちから選択されるいずれか１つからなる、
ことを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。
【請求項１１】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜の上にゲート電極を形成する工程（ｂ）と、
前記半導体基板における前記ゲート電極の外側方に拡散層を形成する工程（ｃ）と、
前記半導体基板の上に、前記ゲート電極を覆うように第１の絶縁膜を形成する工程（ｄ）と、
前記第１の絶縁膜中に、前記第１の絶縁膜を貫通する第１のホールと、前記第１の絶縁膜を貫通しない第２のホールとを形成する工程（ｅ）と、
前記第１のホールの側壁に第２の絶縁膜を形成すると共に、前記第２のホールを前記第２の絶縁膜を埋め込んで絶縁体を形成する工程（ｆ）と、
前記工程（ｆ）の後に、前記第１のホールを金属材料で埋め込んで導電体を形成する工程（ｇ）と、
前記工程（ｇ）の後に、前記第１の絶縁膜の上に、前記導電体と電気的に接続する第１の金属配線を形成する工程（ｈ）とを備える、
ことを特徴とする半導体装置の製造方法。
【請求項１２】
前記工程（ｇ）は、前記拡散層又は前記ゲート電極に電気的に接続するように、前記導電体を形成する工程を含む、
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）よりも後であって且つ前記工程（ｄ）よりも前に、
前記半導体基板の上に、第３の絶縁膜を形成する工程（ｉ）をさらに備え、
前記工程（ｅ）は、前記第３の絶縁膜をさらに貫通する前記第１のホールを形成する工程を含む、
ことを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）よりも後であって且つ前記工程（ｄ）よりも前に、
前記半導体基板の上に、第４の絶縁膜を形成する工程（ｊ１）と、
前記第４の絶縁膜に第２の金属配線を形成する工程（ｊ２）をさらに備え、
前記工程（ｇ）は、前記第２の金属配線と電気的に接続するように、前記導電体を形成する工程を含む、
ことを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１５】
前記導電体は、前記第２の金属配線を介して、前記拡散層又は前記ゲート電極に電気的に接続されている、
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｅ）は、前記第１のホールを開口するための第１のホールパターンと前記第２のホールを開口するための第２のホールパターンとを有するレジストパターンを用いて、前記第１のホール及び前記第２のホールを形成する工程を含み、
前記第１のホールパターンのホール寸法は、前記第１のホールのホール寸法の２倍以上であって且つ３倍以下であり、
前記第２のホールパターンのホール寸法は、前記第２の絶縁膜の膜厚の２倍以上であって且つ３倍以下であり、
前記第１のホールパターンと前記第２のホールパターンとの間隔は、前記第１のホールパターンのホール寸法の１．８倍以上であって且つ３倍以下である、
ことを特徴とする請求項１１〜１５のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記工程（ｆ）は、前記第１の絶縁膜と同種の絶縁膜からなる前記第２の絶縁膜を用いて行う工程を含む、
ことを特徴とする請求項１１〜１６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記工程（ｆ）は、前記第２のホールを前記第２の絶縁膜を埋め込んで内部にボイドが存在する前記絶縁体を形成する工程を含む、
ことを特徴とする請求項１１〜１７のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記第１の絶縁膜は、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜、ＦＳＧ膜、ＴＥＯＳ膜、及びＳｉＯＣ膜からなる群のうちから選択されるいずれか１つからなる、
ことを特徴とする請求項１１〜１８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項２０】
前記第２の絶縁膜は、ＳｉＮ膜、ＳｉＯＮ膜、ＳｉＣ膜、及びＳｉＣＮ膜からなる群のうちから選択されるいずれか１つからなる、
ことを特徴とする請求項１１〜１８のうちのいずれか１項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
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【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１１−１７１６２３（Ｐ２０１１−１７１６２３Ａ）
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願番号】特願２０１０−３５７３５（Ｐ２０１０−３５７３５）
【出願日】平成２２年２月２２日（２０１０．２．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２３年９月１日（２０１１．９．１）
【国際特許分類】
【出願日】平成２２年２月２２日（２０１０．２．２２）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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