半導体装置の製造方法
【課題】本発明は、犠牲絶縁膜に形成された孔に導電膜を形成し、その後、犠牲絶縁膜を除去後に、導電膜への炭素成分に起因する残渣の付着を抑制することで、半導体装置の歩留まりを向上可能な半導体装置の製造方法を提供することを課題とする。
【解決手段】炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有する。
【解決手段】炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置のうちの１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセルを構成するキャパシタ素子において十分な静電容量を確保するために、キャパシタ素子を立体形状に形成することが一般に行われている。
【０００３】
具体的には、例えば、キャパシタ素子を構成する下部電極の形状をクラウン型（王冠型）とし、下部電極の内壁面及び外壁面をキャパシタ素子（クラウン型キャパシタ）として利用することで表面積を拡大させることが可能となる。
【０００４】
また、下部電極の外壁面を露出させるためには、ＤＲＡＭの製造工程において、ウエットエッチングにより、メモリセル領域に形成され、かつ複数の下部電極が形成された犠牲酸化膜を選択的に除去して、キャパシタ形成用空間（キャパシタとなる容量絶縁膜及び上部電極を形成するための空間）を形成することが行なわれている。
【０００５】
特許文献１には、上記犠牲酸化膜（モールド酸化膜）として、ＢＰＳＧ膜またはＴＥＯＳ膜を形成することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、本願発明者らが上記クラウン型キャパシタの製造方法を検討したところ、以下のような課題を有することが明らかになった。
犠牲酸化膜の形成方法としては、炭素成分を含む原料を用いて形成する方法が知られている。例えば、ＢＰＳＧ膜は、ＴＥＢ（Ｔｒｉｅｔｈｙｌ Ｂｏｒｏｎ）やＴＥＰＯ（Ｔｒｉｅｔｈｙｌ Ｐｈｏｓｐｈａｔｅ）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）のような炭素成分を含む原料により形成される。
【０００８】
本発明者らが検討した結果、犠牲酸化膜として上記ＢＰＳＧ膜を形成し、次いで、該ＢＰＳＧ膜をエッチングして孔を形成し、該孔に下部電極となる導電膜を形成し、その後、ウエットエッチングにより、下部電極の外壁を覆う犠牲酸化膜を除去すると、ＢＰＳＧ膜を形成する際に使用する原料に含まれる炭素成分が、残渣（炭素残渣）となって生じることが分かった。
【０００９】
また、容量絶縁膜及び上部電極を形成する前に、このような炭素成分に起因する残渣を除去し切れないと、容量絶縁膜の成膜不良により、キャパシタの特性劣化の原因となり得ることが分かった。このように、キャパシタの特性が劣化すると、半導体装置の歩留まりが低下する。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、前記犠牲絶縁膜を貫通する孔を形成する工程と、前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、前記犠牲絶縁膜を除去する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有することにより、犠牲絶縁膜を除去後において、導電膜への炭素成分に起因する残渣の付着を抑制することが可能となる。
【００１２】
これにより、例えば、導電膜をキャパシタの下部電極として用いる場合、下部電極の表面に形成される容量絶縁膜及び上部電極を構成する膜の成膜不良、及び素子特性の劣化等を抑制することが可能となる。したがって、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の断面図である。
【図４Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図４Ｂに示す製造途中の半導体装置のＣ−Ｃ線方向の断面図である。
【図４Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、製造途中の半導体装置の平面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、製造途中の半導体装置の断面図である。
【図６Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図６Ｂに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。
【図６Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、製造途中の半導体装置の平面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、製造途中の半導体装置の断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、製造途中の半導体装置の断面図である。
【図９】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１０】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１１】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１２】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１３】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１４】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１５】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１６】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１７】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１８】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１９】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１５】
（第１の実施の形態）
図１〜図３、図４Ａ、図５、図６Ａ、図７、及び図８は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図４Ｂは、図４Ａに示す製造途中の半導体装置の平面図であり、図６Ｂは、図６Ａに示す製造途中の半導体装置の平面図である。
また、図４Ａは、図４Ｂに示す製造途中の半導体装置のＣ−Ｃ線断面に対応する図であり、図６Ａは、図６Ｂに示す製造途中の半導体装置のＤ−Ｄ線断面に対応する図である。
【００１６】
なお、図１〜図３、図４Ａ、図４Ｂ、図５、図６Ａ、図６Ｂ、図７、及び図８では、第１の実施の形態の半導体装置１０（図８参照）の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示して、以下の説明を行う。
【００１７】
図１〜図３、図４Ａ、図４Ｂ、図５、図６Ａ、図６Ｂ、図７、及び図８を参照して、第１の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図１に示す工程では、半導体基板１１を準備する。具体的には、半導体基板１１として、例えば、ｐ型の単結晶シリコン基板を準備する。
なお、第１の実施の形態では、半導体基板１１として、ｐ型の単結晶シリコン基板を用いた場合を例に挙げて、以下の説明を行う。
【００１８】
次いで、半導体基板１１に、セルトランジスタ４１及び周辺トランジスタ４２を含んだ回路素子層１２を形成する。
ここで、図１を参照して、回路素子層１１の形成工程について説明する。
始めに、半導体基板１１に、素子分離領域１３を形成する。このとき、素子分離領域１３の上面１３ａが、半導体基板１１の表面１１ａに対して略面一となるように、素子分離領域１３を形成する。具体的には、素子分離領域１３は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成することができる。
【００１９】
これにより、メモリセル領域Ａに対応する半導体基板１１に、素子分離領域１３により区画された活性領域１５を形成すると共に、周辺回路領域Ｂに対応する半導体基板１１に、素子分離領域１３により区画された活性領域１６を形成する。
【００２０】
次いで、活性領域１５，１６を含む半導体基板１１の表面１１ａ及び素子分離領域１３の上面１３ａを覆う絶縁膜１８と、絶縁膜１８の上面１８ａを覆うゲート電極形成用導電膜１９と、ゲート電極形成用導電膜１９の上面１９ａを覆うキャップ形成用絶縁膜２１と、を順次積層形成する。
【００２１】
絶縁膜１８は、パターニングされることで、第１のゲート絶縁膜２５、ダミーゲート用絶縁膜２８、及び第２のゲート絶縁膜３２となる膜である。
絶縁膜１８としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００２２】
ゲート電極形成用導電膜１９としては、例えば、ドープドポリシリコン膜（例えば、リンを含有した多結晶シリコン膜）と、金属膜と、を順次積層させた積層膜を用いることができる。該金属膜としては、タングステン膜（Ｗ膜）、窒化タングステン膜（ＷＮ膜）やタングステンシリサイド等の高融点金属膜を適用することができる。
キャップ形成用絶縁膜２１としては、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００２３】
次いで、キャップ形成用絶縁膜２１の上面２１ａに、キャップ形成用絶縁膜２１の上面２１ａのうち、第１のゲート電極２６、ダミーゲート電極２９、及び第２のゲート電極３３の形成領域に対応する部分を覆うフォトレジスト（図示せず）を形成する。
次いで、該フォトレジストをエッチングマスクとする異方性エッチング（具体的には、ドライエッチング）により、キャップ形成用絶縁膜２１をエッチングすることで、メモリセル領域Ａ及び周辺回路領域Ｂにキャップ絶縁膜２３を形成する。その後、フォトレジストを除去する。
【００２４】
次いで、キャップ絶縁膜２３をエッチングマスクとする異方性エッチング（具体的には、ドライエッチング）により、ゲート電極形成用導電膜１９及び絶縁膜１８をパターニングする。
これにより、メモリセル領域Ａでは、活性領域１５上に、第１のゲート絶縁膜２５、第１のゲート電極２６、及びキャップ絶縁膜２３が順次積層された構造体が対向するように２つ形成される。また、活性領域１５間に配置された素子分離領域１３の上面１３ａに、ダミーゲート用絶縁膜２８、ダミーゲート電極２９、及びキャップ絶縁膜２３が順次積層された構造体が１つ形成される。
さらに、周辺回路領域Ｂでは、活性領域１６上に、第２のゲート絶縁膜３２、第２のゲート電極３３、及びキャップ絶縁膜２３が順次積層された１つの構造体が形成される。
【００２５】
次いで、第１及び第２のゲート電極２６，３３をマスクとして、活性領域１５，１６に不純物をイオン注入する。具体的には、活性領域１５，１６に、ｎ型不純物であるＰ（リン）をイオン注入する。
【００２６】
これにより、メモリセル領域Ａでは、第１のゲート電極２６と素子分離領域１３との間に位置する活性領域１５に、第１の不純物拡散領域３５が形成されると共に、第１のゲート電極間に位置する活性領域１５に、第２の不純物拡散領域３６が形成される。
また、周辺回路領域Ｂでは、第２のゲート電極３３と素子分離領域１３との間に位置する活性領域１６のうち、一方に第３の不純物拡散領域３７が形成され、他方に第４の不純物拡散領域３８が形成される。
【００２７】
これにより、メモリセル領域Ａには、第１のゲート絶縁膜２５、第１のゲート電極２６、第１の不純物拡散領域３５、及び第２の不純物拡散領域３６よりなるセルトランジスタ４１が形成される。また、周辺回路領域Ｂには、第２のゲート絶縁膜３２、第２のゲート電極３３、第３の不純物拡散領域３７、及び第４の不純物拡散領域３８よりなる周辺トランジスタ４２が形成される。セルトランジスタ４１は、ＤＲＡＭセルにおいて選択用トランジスタとなる。
なお、第２の不純物拡散領域３６は、隣り合う位置に配置された２つのセルトランジスタ４１の共通のソース／ドレイン領域として機能する。
【００２８】
次いで、半導体基板１１の表面１１ａ側から、ＣＶＤ法によりシリコン窒化膜（ＳｉＮ膜）を成膜し、その後、該シリコン窒化膜をエッチバックすることで、第１のゲート絶縁膜２５及び第１のゲート電極２６よりなる構造体の側壁、ダミーゲート用絶縁膜２８及びダミーゲート電極２９よりなる構造体の側壁、及び第２のゲート絶縁膜３２及び第２のゲート電極３３よりなる構造体の側壁にシリコン窒化膜を残存させる。これにより、シリコン窒化膜よりなるサイドウォール４４が形成される。
【００２９】
次いで、第１ないし第４の不純物拡散領域３５〜３８の上面、及び素子分離領域１３の上面１３ａに、キャップ絶縁膜２３及びサイドウォール４４を覆う厚さとされ、かつ上面４５ａが平坦な面とされた第１の層間絶縁膜４５を形成する。
【００３０】
具体的には、第１の層間絶縁膜４５の母材となるシリコン酸化膜（ＳｉＯ２膜）をＣＶＤ法で形成し、その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜（ＳｉＯ２膜）の上面側を研磨することで、上面４５ａが平坦な面とされた第１の層間絶縁膜４５を形成する。
【００３１】
次いで、第１の層間絶縁膜４５の上面４５ａに、パターニングされたフォトレジスト（図示せず）を形成し、該フォトレジストをエッチングマスクとする異方性エッチング（具体的には、ドライエッチング）により、第１の不純物拡散領域３５の上面を露出する第１のコンタクト孔４７と、第２の不純物拡散領域３６の上面を露出する第２のコンタクト孔４８と、第３の不純物拡散領域３７の上面を露出する第３のコンタクト孔５１と、第４の不純物拡散領域３８の上面を露出する第４のコンタクト孔５２と、一括形成する。第１及び第２のコンタクト孔４７，４８は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）法により形成する。その後、フォトレジスト（図示せず）を除去する。
【００３２】
次いで、第１ないし第４のコンタクトプラグ５４〜５７をコンタクトプラグ形成用導電膜（図示せず）で埋め込むことで、第１の不純物拡散領域３５の上面と接触する第１のコンタクトプラグ５４、第２の不純物拡散領域３６の上面と接触する第２のコンタクトプラグ５５、第３の不純物拡散領域３７の上面と接触する第３のコンタクトプラグ５６、及び第４の不純物拡散領域３８の上面と接触する第４のコンタクトプラグ５７を一括形成する。
このとき、第１ないし第４のコンタクトプラグ５４〜５７の上面５４ａ，５５ａ，５６ａ，５７ａが、第１の層間絶縁膜４５の上面４５ａに対して略面一となるように、第１ないし第４のコンタクトプラグ５４〜５７を形成する。
【００３３】
次いで、第１の層間絶縁膜４５の上面４５ａに、第２のコンタクトプラグ５５の上面５５ａと接続されるビット線５９と、第３のコンタクトプラグ５６の上面５６ａと接続される第１の配線６１と、第３のコンタクトプラグ５６の上面５６ａと接続される第２の配線６２と、を一括形成する。
【００３４】
具体的には、ビット線５９、第１の配線６１、及び第２の配線６２は、例えば、以下の方法により形成する。始めに、第１の層間絶縁膜４５の上面４５ａ、及び第１ないし第４のコンタクトプラグ５４〜５７の上面５４ａ，５５ａ，５６ａ，５７ａを覆うように、窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）と、を順次形成する。
【００３５】
次いで、タングステン膜（Ｗ膜）上に、パターニングされたフォトレジスト（図示せず）を形成する。次いで、該フォトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、不要な部分の窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）を除去することで、窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）よりなるビット線５９、第１の配線６１、及び第２の配線６２を一括形成する。
【００３６】
これにより、ビット線５９は、第２のコンタクトプラグ５５を介して、第２の不純物拡散領域３６と電気的に接続される。また、第１の配線６１は、第３のコンタクトプラグ５６を介して、第３の不純物拡散領域３７と電気的に接続され、第２の配線６２は、第４のコンタクトプラグ５７を介して、第４の不純物拡散領域３８と電気的に接続される。
なお、ビット線５９、第１の配線６１、及び第２の配線６２の母材となる導電膜は、上記説明した窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）との積層膜に限定されない。
【００３７】
次いで、第１の層間絶縁膜４５の上面４５ａに、ビット線５９、第１の配線６１、及び第２の配線６２を覆うと共に、上面６５ａが平坦な面とされた第２の層間絶縁膜６５を形成する。
具体的には、第２の層間絶縁膜６５の母材となるシリコン酸化膜（ＳｉＯ２膜）をＣＶＤ法で形成し、その後、ＣＭＰ法により、シリコン酸化膜（ＳｉＯ２膜）の上面側を研磨することで、上面６５ａが平坦な面とされた第２の層間絶縁膜６５を形成する。
【００３８】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、第１のコンタクトプラグ５４上に形成された第２の層間絶縁膜６５をエッチングすることで、第１のコンタクトプラグ５４の上面５４ａを露出する容量コンタクト孔６７を形成する。
【００３９】
次いで、容量コンタクト孔６７を埋め込むと共に、上面６８ａが第２の層間絶縁膜６５の上面６５ａに対して略面一とされた容量コンタクトプラグ６８を複数形成する。
具体的には、容量コンタクトプラグ６８は、例えば、以下の方法により形成する。始めに、ＣＶＤ法により、容量コンタクト孔６７の内面を覆うチタン膜（Ｔｉ膜）を形成し、次いで、ＣＶＤ法により、チタン膜（Ｔｉ膜）の表面を覆う窒化チタン膜（ＴｉＮ膜）を形成する。
このとき、チタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）との合計の厚さが容量コンタクト孔６７を埋め込まない厚さとなるように、チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）を形成する。
【００４０】
次いで、窒化チタン膜（ＴｉＮ膜）の表面に、ＣＶＤ法により、容量コンタクト孔６７を埋め込む厚さとされたタングステン膜（Ｗ膜）を形成する。
次いで、ＣＭＰ法により、チタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）、及びタングステン膜（Ｗ膜）のうち、第２の層間絶縁膜６５の上面６５ａよりも上方に形成された部分を研磨除去することで、容量コンタクト孔６７内に、チタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）、及びタングステン膜（Ｗ膜）よりなる容量コンタクトプラグ６８を形成する。
容量コンタクトプラグ６８は、第１のコンタクトプラグ５４の上面５４ａと接触することで、第１のコンタクトプラグ５４を介して、第１の不純物拡散領域３５と電気的に接続される。
【００４１】
これにより、半導体基板１１上に、素子分離領域１３、活性領域１５，１６、キャップ絶縁膜２３、ダミーゲート用絶縁膜２８、ダミーゲート電極２９、セルトランジスタ４１、周辺トランジスタ４２、サイドウォール４４、第１の層間絶縁膜４５、第１ないし第４のコンタクトプラグ５４〜５７、ビット線５９、第１の配線６１、第２の配線６２、第２の層間絶縁膜６５、容量コンタクト孔６７、及び容量コンタクトプラグ６８を有した回路素子層１２が形成される。
【００４２】
次いで、回路素子層１２の上面１２ａ（第２の層間絶縁膜６５の上面６５ａ及び容量コンタクトプラグ６８の上面６８ａよりなる面）のうち、セルトランジスタ４１が形成されたメモリセル領域Ａに、セルトランジスタ４１と電気的に接続された複数の容量コンタクトパッド７１を形成する。
【００４３】
具体的には、容量コンタクトパッド７１は、例えば、以下の方法により形成する。始めに、ＣＶＤ法により、回路素子層の上面１２ａを覆う窒化タングステン膜（ＷＮ膜）を形成し、次いで、ＣＶＤ法により、窒化タングステン膜（ＷＮ膜）の上面を覆うタングステン膜（Ｗ膜）を形成する。
次いで、フォトリソグラフィ技術及びドライエッチング技術を用いて、窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）をパターニングすることで、窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）よりなる容量コンタクトパッド７１を形成する。
容量コンタクトパッド７１は、各容量コンタクトプラグ６８の上面６８ａに対して形成する。
【００４４】
次いで、回路素子層１２の上面１２ａに、複数の容量コンタクトパッド７１を覆うと共に、後述する図２に示す犠牲絶縁膜７５よりもエッチング速度の遅いエッチングストッパ膜７３を形成する。
具体的には、エッチングストッパ膜７３として、シリコン窒素膜（ＳｉＮ膜）を成膜する。エッチングストッパ膜７３は、後述する図７に示す工程において、ウエットエッチングにより犠牲絶縁膜７５を除去する際、犠牲絶縁膜７５の下層に形成された回路素子層１２を構成する第１及び第２の層間絶縁膜４５，６５がエッチングされることを防止するための膜（つまり、回路素子層１２を保護するための膜）である。
【００４５】
次いで、図２に示す工程では、ＣＶＤ法或いは高密度プラズマＣＶＤ法（ＨＤＰ法）により、炭素成分を含まない原料を用いて、エッチングストッパ膜７３の上面７３ａを覆う犠牲絶縁膜７５（例えば、厚さ１．４μｍ）を形成する。
【００４６】
ＣＶＤ法を用いる場合、炭素成分を含まない原料として、例えば、モノシラン（ＳｉＨ４）及びＮ２Ｏ（酸素を含む原料）を用いて、シリコン酸化膜（ＳｉＯ２膜）よりなる犠牲絶縁膜７５を形成する。
この場合、犠牲絶縁膜７５の成膜条件として、例えば、半導体基板１１の温度が３５０〜４００℃、モノシラン（ＳｉＨ４）の流量が５００〜６００ｓｃｃｍ、Ｎ２Ｏの流量が８０００〜１００００ｓｃｃｍ、成膜チャンバー内の圧力が３６０Ｐａの条件を用いることができる。
【００４７】
また、高密度プラズマＣＶＤ法を用いる場合、炭素成分を含まない原料として、例えば、モノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いて、シリコン酸化膜（ＳｉＯ２膜）よりなる犠牲絶縁膜７５を形成する。
この場合、犠牲絶縁膜７５の成膜条件として、例えば、半導体基板１１の温度が８０〜１５０℃、モノシラン（ＳｉＨ４）の流量が２００〜２１０ｓｃｃｍ、Ｏ２の流量が３５０〜３６０ｓｃｃｍ、成膜チャンバー内の圧力が０．４Ｐａの条件を用いることができる。
以下、犠牲絶縁膜７５としてシリコン酸化膜（ＳｉＯ２膜）を形成した場合を例に挙げて説明する。
【００４８】
次いで、図３に示す工程では、犠牲絶縁膜７５の上面７５ａに、犠牲酸化膜７５よりもエッチング速度の遅いサポート膜形成用絶縁膜７７を形成する。
具体的には、犠牲絶縁膜７５の上面７５ａに、シリコン窒素膜（ＳｉＮ膜）を成膜することで、シリコン窒素膜（ＳｉＮ膜）よりなるサポート膜形成用絶縁膜７７を形成する。
【００４９】
次いで、図４Ａ及び図４Ｂに示す工程では、フォトレジスト技術及びドライエッチング技術により、犠牲絶縁膜７５及びサポート膜形成用絶縁膜７７のうち、容量コンタクトパッド７１上に位置する部分を貫通し、かつ容量コンタクトパッド７１の上面７１ａを露出する孔７９を形成する。孔７９は、複数の容量コンタクトパッド７１上に対して、それぞれ形成する。
【００５０】
次いで、図５に示す工程では、図４Ａ及び図４Ｂに示す構造体の上面側から、孔７９の底面７９ｂに対応する容量コンタクトパッド７１の上面７１ａ、及び犠牲絶縁膜７５のうち、孔７９の側壁部分７９ａ（具体的には、孔７９に露出されたエッチングストッパ膜７３、犠牲絶縁膜７５、及びサポート膜形成用絶縁膜７７の側壁部分）を覆うように、導電膜８１を形成する。
【００５１】
具体的には、例えば、ＣＶＤ法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、を順次積層することで、チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）よりなる導電膜８１を形成する。
このとき、サポート膜形成用絶縁膜７７の上面７７ａにも導電膜８１が形成される。第１の実施の形態では、導電膜８１は、後述する図６Ａに示す下部電極８３の母材となる膜である。
【００５２】
次いで、図６Ａ及び図６Ｂに示す工程では、フォトレジスト技術及びドライエッチング技術により、サポート膜形成用絶縁膜７７の上面７７ａに形成された導電膜８１を選択的に除去することで、複数の孔７９の内面に、導電膜８１よりなる下部電極８３を形成する。
次いで、フォトレジスト技術及びドライエッチング技術により、サポート膜形成用絶縁膜７７をパターニングすることで、サポート膜形成用絶縁膜７７を母材とし、かつ複数の下部電極８３の上端を連結するサポート膜８４を形成する。
【００５３】
サポート膜８４を形成する工程では、周辺回路領域Ｂに形成されたサポート膜形成用絶縁膜７７を全て除去すると共に、メモリセル領域Ａに形成されたサポート膜形成用絶縁膜７７の一部を除去する。
これにより、周辺回路領域Ｂに形成された犠牲絶縁膜７５の上面７５ａが露出されると共に、サポート膜８４に複数の下部電極８３間に位置する犠牲絶縁膜７５の上面７５ａの一部を露出する開口部８４Ａが複数形成される。サポート膜８４は、複数の下部電極８３の上端を連結している。
【００５４】
次いで、図７に示す工程では、図６Ａ及び図６Ｂに示す下部電極８３（導体膜８１）の外壁を覆う犠牲絶縁膜７５を除去し、下部電極８３を露出させる。
具体的には、サポート膜８４及びエッチングストッパ膜７３が犠牲酸化膜７５よりもエッチングされにくい条件を用いたウエットエッチングにより、図６Ａ及び図６Ｂに示すメモリセル領域Ａ及び周辺回路領域Ｂに残存する犠牲絶縁膜７５を除去することで、エッチングストッパ膜７３の上面７３ａ及び下部電極８３の外壁面８３ａを露出させる。
【００５５】
このとき、エッチングストッパ膜７３がウエットエッチングのストッパとして機能するため、エッチングストッパ膜７３の下方に形成された回路素子層１２が損傷することを抑制できる。ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水（ＨＦ液）を用いることができる。
【００５６】
このように、エッチングストッパ膜７３の上面７３ａに、炭素成分を含まない原料を用いた成膜方法により犠牲絶縁膜７５を形成し、その後、犠牲絶縁膜７５を貫通する孔７９を形成し、次いで、犠牲絶縁膜７５のうち、孔７９の側壁部分７９ａ及び底面７９ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜７５を除去することにより、犠牲絶縁膜７５の除去後において、導電膜８１への炭素成分に起因する残渣の付着を低減することが可能となる。
【００５７】
したがって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。
これにより、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図８参照）の特性が向上するため、半導体装置１０の歩留まりを向上できる。
【００５８】
次いで、図８に示す工程では、メモリセル領域Ａ及び周辺回路領域Ｂに形成されたエッチングストッパ膜７３の上面７３ａ、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）、及びサポート膜８４の表面を覆う容量絶縁膜８６を形成する。
【００５９】
具体的には、ＣＶＤ法或いはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、例えば、酸化ハフニウム膜(ＨｆＯ２膜)、酸化ジルコニウム膜（ＺｒＯ２膜)、酸化アルミニウム膜（Ａｌ２Ｏ３膜）等の高誘電体膜や、これらの積層体を成膜することで、容量絶縁膜８６を形成する。
このとき、図８には図示してはいないが、周辺回路領域Ｂにも容量絶縁膜８６が形成される。
【００６０】
次いで、容量絶縁膜８６の表面８６ａを覆うように、上部電極９２の母材（具体的には、上部電極本体８９の母材）となる第１の導電膜８７を成膜し、次いで、第１の導電膜８７の表面８７ａを覆うように、上部電極９２の母材（具体的には、プレート電極９１の母材）となる第２の導電膜８８を成膜する。
【００６１】
このとき、第１及び第２の導電膜８７，８８は、容量絶縁膜８６が形成された下部電極８３内の空間８３Ａ、及び容量絶縁膜８６が形成された下部電極８３間の空間８３Ｂを埋め込むような厚さで形成する。また、第２の導電膜８８は、その上面８８ａが平坦な面となるように形成する。
また、第１及び第２の導電膜８７，８８は、周辺回路領域Ｂに形成された容量絶縁膜８６（図示せず）の表面にも形成される。
【００６２】
具体的には、ＣＶＤ法或いはＡＬＤ法により、窒化チタン膜（ＴｉＮ膜）を成膜することで第１の導電膜８７を形成する。このとき、第１の導電膜８７は、下部電極８３内の空間８３Ａを埋め込まないような厚さで形成する。
次いで、Ｂ（ボロン）を含んだポリシリコン膜（Ｂ−ＤＯＰＯＳ）と、タングステン膜（Ｗ膜）とを、順次成膜することで、積層膜とされた第２の導電膜８８を形成する。
【００６３】
次いで、第２の導電膜８８の上面８８ａのうち、メモリセル領域Ａに位置する面を覆うと共に、周辺回路領域Ｂに位置する面を露出するようにパターニングされ、かつエッチングマスクとなる図示していないシリコン酸化膜（ＳｉＯ２膜）を形成する。
【００６４】
次いで、該シリコン酸化膜（ＳｉＯ２膜）をエッチングマスクとする異方性エッチング（具体的には、ドライエッチング）により、周辺回路領域Ｂに形成された容量絶縁膜８６、第１の導電膜８７、及び第２の導電膜８８を除去する。
これにより、メモリセル領域Ａに、下部電極８３と、容量絶縁膜８６と、第１の導電膜８７よりなる上部電極本体８９及び第２の導電膜８８よりなるプレート電極９１により構成されたキャパシタ９５が複数形成される。
その後、エッチングマスクとして使用した図示していないシリコン酸化膜（ＳｉＯ２膜）を除去する。
【００６５】
このように、エッチングストッパ膜７３上のメモリセル領域Ａと周辺回路領域Ｂとの間に、メモリセル領域Ａに形成された犠牲絶縁膜７５を囲むガードリングを形成しないことにより、該ガードリングを備えた半導体装置と比較して、キャパシタ９５が形成可能な領域を増加させることが可能となるので、従来と同じチップサイズで、キャパシタ９５の容量を増加させることができる。
【００６６】
なお、図示してはいないが、図８に示す構造体の上面側から第３の層間絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））を成膜し、その後、ＣＭＰ法により第３の層間絶縁膜（図示せず）の上面側を研磨することで、第２の導電膜８８の上面８８ａよりも上方に配置され、かつ平坦化された上面を第３の層間絶縁膜に形成する。
【００６７】
次いで、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第１の配線６１に到達するコンタクトプラグ（図示せず）と、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第２の配線６２に到達するコンタクトプラグ（図示せず）と、を形成する。
【００６８】
その後、第３の層間絶縁膜の上面のうち、メモリセル領域Ａに位置する面に、上部電極９２と電気的に接続される配線（図示せず）を形成すると共に、第３の層間絶縁膜の上面のうち、周辺回路領域Ｂに位置する面に、第３の層間絶縁膜を貫通するコンタクトプラグ（図示せず）と接続される配線（図示せず）を形成する。
【００６９】
これにより、第１の実施の形態の半導体装置１０が製造される。なお、図８では、上記説明した第３の層間絶縁膜、該第３の層間絶縁膜を貫通するコンタクトプラグ、及び第３の層間絶縁膜上に形成される配線の図示を省略する。
【００７０】
第１の実施の形態の半導体装置の製造方法によれば、炭素成分を含まない原料を用いた成膜方法により、回路素子層１２上に形成されたエッチングストッパ膜７３の上面７３ａに犠牲絶縁膜７５を形成し、その後、犠牲絶縁膜７５を貫通する孔７９を形成し、次いで、犠牲絶縁膜のうち、孔７９の側壁部分７９ａ及び底面７９ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜７５を除去することにより、犠牲絶縁膜７５の除去後において、導電膜８１への炭素成分に起因する残渣の付着を抑制することが可能となる。
【００７１】
したがって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークが減少するため、半導体装置１０の歩留まりを向上させることができる。
【００７２】
なお、メモリセル領域Ａのうち、同一のマットセル群を囲むように、下部電極を構成する導電膜、容量絶縁膜、及び上部電極を構成する導電膜よりなるガードリングを形成し、該ガードリングよりも内側の位置に形成された犠牲絶縁膜のみを除去する場合がある。
このような場合にも、第１の実施の形態の半導体装置１０の製造方法を適用することが可能であり、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
【００７３】
しかし、第１の実施の形態の半導体装置１０の製造方法を、該ガードリングを形成しない構造とされた第１の実施の形態の半導体装置１０に適用した方が、より多くの量の犠牲絶縁膜７５を除去するので、その効果は大きい。
【００７４】
本発明者らは、独自の検討により犠牲絶縁膜除去後に炭素残渣が生じ得ることを明確にした。そして、このような炭素残渣が素子特性に影響を及ぼすことを、検証により明らかにした。
これにより、後に除去する犠牲絶縁膜の成膜方法として、炭素成分を含まない原料を用いた成膜方法を適用することに想到した。
【００７５】
一方、炭素成分を含む原料を用いたシリコン酸化膜（例えば、ＴＥＯＳ膜やＢＰＳＧ膜）の形成方法は、上記第１の実施の形態で説明したような炭素成分を含まない原料を用いた成膜方法に比べ、安価である。
従って、当業者であれば、後に除去する犠牲絶縁膜のようなシリコン酸化膜として、特開２００３−２９７９５２号公報のようにＴＥＯＳ膜やＢＰＳＧ膜を選択すると考えるのが自然である。
【００７６】
（第２の実施の形態）
図９〜図１４は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図９〜図１４では、第２の実施の形態の半導体装置１００（図１４参照）の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示して、以下の説明を行う。また、図９〜図１４において、先に説明した第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００７７】
図９〜図１４を参照して、第２の実施の形態の半導体装置１００の製造方法について説明する。
始めに、図９に示す工程では、第１の実施の形態の図２で説明した方法と同様な手法により、半導体基板１１の表面１１ａに、回路素子層１２、容量コンタクトパッド７１、及びエッチングストッパ膜７３を順次形成する。
【００７８】
次いで、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、エッチングストッパ膜７３の上面７３ａを覆うように、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の犠牲絶縁膜１０１（例えば、厚さ０．６μｍ）を形成する。
この場合、第１の犠牲絶縁膜１０１の成膜条件として、例えば、半導体基板１１の温度が３５０〜４００℃、モノシラン（ＳｉＨ４）の流量が５００〜６００ｓｃｃｍ、Ｎ２Ｏの流量が８０００〜１００００ｓｃｃｍ、成膜チャンバー内の圧力が３６０Ｐａの条件を用いることができる。
【００７９】
次いで、第１の犠牲絶縁膜１０１の表面１０１ａに、炭素成分を含まない原料であるモノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）よりなる第２の犠牲絶縁膜１０２（例えば、厚さ０．８μｍ）を形成する。
これにより、第１の犠牲絶縁膜１０１と、第２の犠牲絶縁膜１０２と、が順次積層された犠牲絶縁膜１０３が形成される。
【００８０】
高密度プラズマＣＶＤ法により第２の犠牲絶縁膜１０２を形成する場合、第２の犠牲絶縁膜１０２の成膜条件として、例えば、半導体基板１１の温度が８０〜１５０℃、モノシラン（ＳｉＨ４）の流量が２００〜２１０ｓｃｃｍ、Ｏ２の流量が３５０〜３６０ｓｃｃｍ、成膜チャンバー内の圧力が０．４Ｐａの条件を用いることができる。
【００８１】
このように、モノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、第１の犠牲絶縁膜１０１を形成し、モノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法により、第２の犠牲酸化膜１０２を形成することにより、第１の犠牲絶縁膜１０１よりも第２の犠牲絶縁膜１０２のエッチング速度を遅くすることができる。
【００８２】
次いで、図１０に示す工程では、第１の実施の形態で説明した図３に示す工程と同様な処理を行うことで、サポート膜形成用絶縁膜７７を形成する。
次いで、フォトレジスト技術及び異方性エッチング（ドライエッチング）技術により、犠牲絶縁膜１０３及びサポート膜形成用絶縁膜７７のうち、容量コンタクトパッド７１上に位置する部分を貫通し、かつ容量コンタクトパッド７１の上面７１ａを露出する孔１０５を形成する。孔１０５は、複数の容量コンタクトパッド７１上に対してそれぞれ形成する。
【００８３】
ところで、一般的に、ドライエッチング技術により、孔を形成する場合、孔の側壁は、孔の上端から孔の下端に向かうにつれて孔の開口径が小さくなるテーパー形状となる。このため、特に、アスペクト比の高い孔を、ドライエッチングにより形成する場合、孔の下部と比較して孔の上部のエッチング時間が長くなるため、孔の上部が横方向に広がりやすい（孔の上部の開口径が大きくなる）傾向にある。
【００８４】
そのため、ドライエッチングにより、開口径が小さく、かつアスペクト比の高い孔を近接して複数形成する場合、隣接する孔同士が接触する（一体化する）虞がある。
また、導体（例えば、容量コンタクトパッド）の上面を露出するように、絶縁膜をドライエッチングしてアスペクト比の高い孔を形成する場合、導体（例えば、容量コンタクトパッド）の上面まで到達しない深さとされた孔が形成される虞がある。これは、マイクロローディング効果によるもので、孔の開口径が小さくなると発生しやすい。
【００８５】
一方、第２の実施の形態では、容量コンタクトパッド７１を覆うエッチングストッパ膜７３の上面７３ａに、第１の犠牲絶縁膜１０１と、第１の犠牲絶縁膜１０１よりもエッチング速度の遅い第２の犠牲絶縁膜１０２と、を順次積層させ、その後、第１及び第２の犠牲絶縁膜１０１，１０３をドライエッチングすることで、容量コンタクトパッド７１の上面７１ａを露出する孔１０５を形成している。
【００８６】
つまり、孔１０５の下部と比較してエッチング時間が長く、かつ開口径が横方向に広がりやすい孔１０５の上部が形成される部分には、孔１０５の下部が形成される第１の犠牲絶縁膜１０１よりもエッチング速度の遅い第２の犠牲絶縁膜１０２が形成されている。
これにより、孔１０５のアスペクト比が高い場合でも、第２の犠牲絶縁膜１０２により孔１０５の上部の開口径が横方向に広がることを抑制することが可能となる。
【００８７】
したがって、上記第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３に、ドライエッチングにより開口径の小さい孔１０５を近接させて複数形成した場合でも、隣接する孔１０５が接触することを抑制できる。
言い換えれば、隣接する孔１０５に形成された下部電極８３同士が接触することを抑制できる。つまり、半導体装置１０の歩留まりを向上させることができる。
【００８８】
また、孔１０５の下部が形成される絶縁膜として、第２の犠牲絶縁膜１０２よりもエッチング速度の速い第１の犠牲絶縁膜１０２を形成することにより、孔１０５の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となるため、半導体基板１１面内において、孔１０５の底を精度良く容量コンタクトパッド７１の上面７１ａに到達させることができる。
これにより、孔１０５に形成される下部電極８３の下端と容量コンタクトパッド７１との間の電気的接続信頼性を向上させることが可能となるので、半導体装置１００の歩留まりを向上させることができる。
【００８９】
次いで、図１１に示す工程では、図１０に示す構造体の上面側から、孔１０５の底面１０５ｂに対応する容量コンタクトパッド７１の上面７１ａ、及び犠牲絶縁膜１０３のうち、孔１０５の側壁部分１０５ａ（具体的には、孔１０５に露出されたエッチングストッパ膜７３、犠牲絶縁膜１０３、及びサポート膜形成用絶縁膜７７の側壁部分）を覆うように、導電膜８１を形成する。
【００９０】
具体的には、例えば、ＣＶＤ法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、を順次積層することで、チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）よりなる導電膜８１を形成する。このとき、サポート膜形成用絶縁膜７７の上面７７ａにも導電膜８１が形成される。
【００９１】
次いで、図１２に示す工程では、先に説明した第１の実施の形態の図６Ａ及び図６Ｂに示す工程と同様な処理を行うことで、複数の孔１０５の内面に、導電膜８１よりなる下部電極８３を形成する。
その後、サポート膜形成用絶縁膜７７を母材とし、かつ複数の下部電極８３の上端を連結し、複数の下部電極８３間に位置する犠牲絶縁膜７５の上面７５ａの一部を露出する開口部８４Ａを有したサポート膜８４を形成する。この段階において、周辺回路領域Ｂに形成された第２の犠牲絶縁膜１０２の上面１０２ａ全体がサポート膜８４から露出されている。
【００９２】
次いで、図１３に示す工程では、図１２に示す複数の下部電極８３（導体膜８１）の外壁を覆う犠牲絶縁膜１０３を除去し、複数の下部電極８３を露出させる。
具体的には、サポート膜８４及びエッチングストッパ膜７３が犠牲酸化膜１０３よりもエッチングされにくい条件を用いたウエットエッチングにより、図１２に示すメモリセル領域Ａ及び周辺回路領域Ｂに残存する犠牲絶縁膜１０３を除去することで、エッチングストッパ膜７３の上面７３ａ及び複数の下部電極８３の外壁面８３ａを露出させる。
【００９３】
このとき、エッチングストッパ膜７３がエッチングストッパとして機能するため、上記ウエットエッチングにより、エッチングストッパ膜７３の下方に形成された回路素子層１２が損傷すること（具体的には、第２の層間絶縁膜６５がエッチングされること）を抑制できる。ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水（ＨＦ液）を用いることができる。
【００９４】
このように、エッチングストッパ膜７３の上面７３ａに、炭素成分を含まない原料を用いたプラズマＣＶＤ法により第１の犠牲絶縁膜１０１を成膜し、次いで、第１の犠牲絶縁膜１０１の上面１０１ａに、炭素成分を含まない原料を用いた高密度プラズマＣＶＤ法により第２の犠牲絶縁膜１０２を成膜して、積層された第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３を形成し、その後、犠牲絶縁膜１０３を貫通する孔１０５を形成し、次いで、犠牲絶縁膜１０３のうち、孔１０５の側壁部分１０５ａ及び底面１０５ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜１０３を除去することにより、犠牲絶縁膜１０３の除去後において、導電膜８１に炭素成分に起因する残渣が付着することがなくなる。
【００９５】
したがって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。
これにより、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図１４参照）の特性が向上するため、半導体装置１００の歩留まりを向上できる。
【００９６】
次いで、図１４に示す工程では、先に説明した第１の実施の形態の図８に示す工程と同様な処理を行うことで、メモリセル領域Ａ及び周辺回路領域Ｂに形成されたエッチングストッパ膜７３の上面７３ａ、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）、及びサポート膜８４の表面を覆う容量絶縁膜８６と、容量絶縁膜８６の表面８６ａを覆う第１の導電膜８７と、第１の導電膜８７の表面８７ａを覆う第２の導電膜８８と、を順次形成する。
【００９７】
このとき、第１及び第２の導電膜８７，８８は、容量絶縁膜８６が形成された下部電極８３内の空間８３Ａ、及び容量絶縁膜８６が形成された下部電極８３間の空間８３Ｂを埋め込むような厚さで形成する。また、第２の導電膜８８は、その上面８８ａが平坦な面となるように形成する。
また、第１及び第２の導電膜８７，８８は、周辺回路領域Ｂに形成された容量絶縁膜８６（図示せず）の表面にも形成される。
【００９８】
その後、第１の実施の形態の図８に示す工程と同様な手法により、異方性エッチング（具体的には、ドライエッチング）により、周辺回路領域Ｂに形成された容量絶縁膜８６、第１の導電膜８７、及び第２の導電膜８８を選択的に除去する。
これにより、メモリセル領域Ａに、下部電極８３と、容量絶縁膜８６と、第１の導電膜８７を母材とする上部電極本体８９及び第２の導電膜８８を母材とするプレート電極９１よりなる上部電極９２と、を有するキャパシタ９５が複数形成される。
【００９９】
なお、図示してはいないが、図１４に示す構造体の上面側から第３の層間絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））を成膜し、その後、ＣＭＰ法により第３の層間絶縁膜の上面側を研磨することで、第２の導電膜８８の上面８８ａよりも上方に配置され、かつ平坦化された上面を第３の層間絶縁膜に形成する。
【０１００】
次いで、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第１の配線６１に到達するコンタクトプラグ（図示せず）と、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第２の配線６２に到達するコンタクトプラグ（図示せず）と、を形成する。
【０１０１】
その後、第３の層間絶縁膜の上面のうち、メモリセル領域Ａに位置する面に、上部電極９２と電気的に接続される配線（図示せず）を形成すると共に、第３の層間絶縁膜の上面のうち、周辺回路領域Ｂに位置する面に、第３の層間絶縁膜を貫通するコンタクトプラグ（図示せず）と接続される配線（図示せず）を形成する。
【０１０２】
これにより、第２実施の形態の半導体装置１００が製造される。なお、図１４では、上記説明した第３の層間絶縁膜、該第３の層間絶縁膜を貫通するコンタクトプラグ、及び第３の層間絶縁膜上に形成される配線の図示を省略する。
【０１０３】
第２の実施の形態の半導体装置の製造方法によれば、エッチングストッパ膜７３の上面７３ａに、炭素成分を含まない原料を用いたプラズマＣＶＤ法により第１の犠牲絶縁膜１０１を成膜し、次いで、第１の犠牲絶縁膜１０１の上面１０１ａに、炭素成分を含まない原料を用いた高密度プラズマＣＶＤ法により、第１の犠牲絶縁膜１０１よりもエッチング速度の遅い第２の犠牲絶縁膜１０２を成膜し、その後、第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３をドライエッチングして、容量コンタクトパッド７１の上面７１ａを露出する孔１０５を形成する際、第２の犠牲絶縁膜１０２により孔１０５の上部の開口径が横方向に広がることを抑制可能になると共に、孔１０５の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となる。
【０１０４】
これにより、開口径の小さい孔１０５を近接させて複数形成した場合でも、隣接する孔１０５が接触することを抑制でき、また、半導体基板１１面内において、孔１０５の底を精度良く容量コンタクトパッド７１の上面７１ａに到達させることができる。
【０１０５】
よって、ドライエッチングにより開口径の小さい孔１０５を近接させて複数形成した場合でも、隣接する孔１０５に形成された下部電極８３同士の接触を抑制可能になると共に、孔１０５に形成される下部電極８３の下端と容量コンタクトパッド７１との間の電気的接続信頼性を向上させることが可能となる。したがって、第２の実施の形態の半導体装置１００の歩留まりを向上させることができる。
【０１０６】
また、第２の実施の形態の半導体装置によれば、エッチングストッパ膜７３の上面７３ａに、炭素成分を含まない原料を用いたプラズマＣＶＤ法により第１の犠牲絶縁膜１０１を形成し、次いで、第１の犠牲絶縁膜１０１の上面１０１ａに、炭素成分を含まない原料を用いた高密度プラズマＣＶＤ法により、第１の犠牲絶縁膜１０１よりもエッチング速度の遅い第２の犠牲絶縁膜１０２を形成することで、第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３を形成し、その後、犠牲絶縁膜１０３を貫通する孔１０５を形成し、次いで、犠牲絶縁膜１０３のうち、孔１０５の側壁部分１０５ａ及び底面１０５ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜１０３を除去することにより、犠牲絶縁膜１０３の除去後において、導電膜８１への炭素成分に起因する残渣の付着を低減することが可能となる。
【０１０７】
したがって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。
これにより、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図１４参照）の特性が向上するため、半導体装置１００の歩留まりを向上できる。
【０１０８】
なお、第２の実施の形態では、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法で第１の犠牲絶縁膜１０１を形成し、炭素を含まない原料であるモノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法で第２の犠牲絶縁膜１０２を形成した場合を例に挙げて説明したが、炭素を含まない原料であるモノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法で第１の犠牲絶縁膜１０１を形成し、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料で第２の犠牲絶縁膜１０２を形成してもよい。
この場合、犠牲絶縁膜１０３の除去後において、導電膜８１に炭素成分に起因する残渣が付着することがなくなるので、半導体装置１００の歩留まりを向上させることができる。
【０１０９】
また、メモリセル領域Ａのうち、同一のマットセル群を囲むように、下部電極を構成する導電膜、容量絶縁膜、及び上部電極を構成する導電膜よりなるガードリングを形成し、該ガードリングよりも内側の位置に形成された犠牲絶縁膜のみを除去する場合がある。
このような場合にも、第２の実施の形態の半導体装置１００の製造方法を適用することが可能であり、第２の実施の形態の半導体装置１０と同様な効果を得ることができる。
【０１１０】
しかし、第２の実施の形態の半導体装置１００の製造方法を、該ガードリングを形成しない構造とされた第２の実施の形態の半導体装置１００に適用した方が、より多くの量の犠牲絶縁膜１０３を除去するので、その効果は大きい。
【０１１１】
（第３の実施の形態）
図１５〜図１９は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図１５〜図１９では、第３の実施の形態の半導体装置１１０（図１９参照）の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示して、以下の説明を行う。また、図１５〜図１９において、先に説明した第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【０１１２】
図１５〜図１９を参照して、第３の実施の形態の半導体装置１１０の製造方法について説明する。
始めに、図１５に示す工程では、第１の実施の形態の図２で説明した方法と同様な手法により、半導体基板１１の表面１１ａに、回路素子層１２、容量コンタクトパッド７１、及びエッチングストッパ膜７３を順次形成する。
【０１１３】
次いで、炭素を含む原料であるＴＥＢ（Ｔｒｉｅｔｈｙｌ Ｂｏｒｏｎ）、ＴＥＰＯ（Ｔｒｉｅｔｈｙｌ Ｐｈｏｓｐｈａｔｅ）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）、Ｏ３を用いたプラズマＣＶＤ法により、エッチングストッパ膜７３の上面７３ａを覆うように、ＢＰＳＧ膜よりなる第１の犠牲絶縁膜１１１（例えば、厚さ０．６μｍ）を形成する。
【０１１４】
この場合、第１の犠牲絶縁膜１１１の成膜条件として、例えば、半導体基板１１の温度が４５０〜５００℃、ＴＥＢの流量が４００〜４５０ｓｃｃｍ、ＴＥＰＯの流量が１００〜１５０ｓｃｃｍ、ＴＥＯＳの流量が２０００〜２５００ｓｃｃｍ、Ｏ３の流量が１３０００〜１５０００ｓｃｃｍ、成膜チャンバー内の圧力が２６６６７Ｐａの条件を用いることができる。
【０１１５】
次いで、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、第１の犠牲絶縁膜１１１の上面１１１ａを覆うように、シリコン酸化膜（ＳｉＯ２膜）よりなる第２の犠牲絶縁膜１１２（例えば、厚さ０．８μｍ）を形成する。
この場合、第２の犠牲絶縁膜１１２の成膜条件として、例えば、半導体基板１１の温度が３５０〜４００℃、モノシラン（ＳｉＨ４）の流量が５００〜６００ｓｃｃｍ、Ｎ２Ｏの流量が８０００〜１００００ｓｃｃｍ、成膜チャンバー内の圧力が３６０Ｐａの条件を用いることができる。
【０１１６】
これにより、炭素を含む原料により成膜された第１の犠牲絶縁膜１１１、及び炭素を含まない原料により成膜された第２の犠牲絶縁膜１１２よりなる犠牲絶縁膜１１３が形成される。
つまり、第３の実施の形態の犠牲絶縁膜１１３は、炭素を含む原料のみで形成した場合と比較して、膜中に含まれる炭素の量が少ない。
【０１１７】
次いで、図１６に示す工程では、第１の実施の形態で説明した図３に示す工程と同様な処理を行うことで、サポート膜形成用絶縁膜７７を形成する。
次いで、フォトレジスト技術及び異方性エッチング（ドライエッチング）技術により、犠牲絶縁膜１１３及びサポート膜形成用絶縁膜７７のうち、容量コンタクトパッド７１上に位置する部分を貫通し、かつ容量コンタクトパッド７１の上面７１ａを露出する孔１１５を形成する。孔１１５は、複数の容量コンタクトパッド７１上に対してそれぞれ形成する。
【０１１８】
ところで、プラズマＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２膜）よりなる第２の犠牲絶縁膜１１２は、ＢＰＳＧ膜よりなる第１の犠牲絶縁膜１１１よりもエッチング速度が遅い。
このため、第１及び第２の犠牲絶縁膜１１１，１１２よりなる犠牲絶縁膜１１３をドライエッチングして、容量コンタクトパッド７１の上面７１ａを露出する孔１１５を形成することで、第２の犠牲絶縁膜１１２により孔１１５の上部の開口径が横方向に広がることを抑制することが可能になると共に、孔１１５の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となる。
【０１１９】
これにより、開口径の小さい孔１１５を近接させて複数形成した場合でも、隣接する孔１１５が接触することを抑制でき、また、半導体基板１１面内において、孔１１５の底を精度良く容量コンタクトパッド７１の上面７１ａに到達させることができる。
【０１２０】
よって、ドライエッチングにより開口径の小さい孔１１５を近接させて複数形成した場合でも、隣接する孔１１５に形成された下部電極８３同士が接触することを抑制可能になると共に、孔１１５に形成される下部電極８３の下端と容量コンタクトパッド７１との間の電気的接続信頼性を向上させることが可能となる。したがって、第３の実施の形態の半導体装置１１０の歩留まりを向上させることができる。
【０１２１】
次いで、図１６に示す構造体の上面側から、孔１１５の底面１１５ｂに対応する容量コンタクトパッド７１の上面７１ａ、及び犠牲絶縁膜１１３のうち、孔１１５の側壁部分１１５ａ（具体的には、孔１１５に露出されたエッチングストッパ膜７３、犠牲絶縁膜１１３、及びサポート膜形成用絶縁膜７７の側壁部分）を覆うように、導電膜８１を形成する。
【０１２２】
具体的には、例えば、ＣＶＤ法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、を順次積層することで、チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）よりなる導電膜８１を形成する。このとき、サポート膜形成用絶縁膜７７の上面７７ａにも導電膜８１が形成される。
【０１２３】
次いで、図１７に示す工程では、先に説明した第１の実施の形態の図６Ａ及び図６Ｂに示す工程と同様な処理を行うことで、複数の孔１１５の内面に、導電膜８１よりなる下部電極８３を形成する。その後、サポート膜形成用絶縁膜７７を母材とし、かつ複数の下部電極８３の上端を連結し、複数の下部電極８３間に位置する第２の犠牲絶縁膜１１２の上面１１２ａの一部を露出する開口部８４Ａを有したサポート膜８４を形成する。
この段階では、周辺回路領域Ｂに形成された第２の犠牲絶縁膜１１２の上面１１２ａ全体がサポート膜８４から露出されている。
【０１２４】
次いで、図１８に示す工程では、図１７に示す複数の下部電極８３（導体膜８１）の外壁を覆う犠牲絶縁膜１０３を除去し、複数の下部電極８３を露出させる。
具体的には、サポート膜８４及びエッチングストッパ膜７３が犠牲酸化膜１１３よりもエッチングされにくい条件を用いたウエットエッチングにより、図１７に示すメモリセル領域Ａ及び周辺回路領域Ｂに残存する犠牲絶縁膜１１３を除去することで、エッチングストッパ膜７３の上面７３ａ及び下部電極８３の外壁面８３ａを露出させる。
【０１２５】
このとき、エッチングストッパ膜７３がウエットエッチングのストッパとして機能するため、エッチング液により、エッチングストッパ膜７３の下方に形成された回路素子層１２が損傷すること（具体的には、第２の層間絶縁膜６５がエッチングされること）を抑制できる。ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水（ＨＦ液）を用いることができる。
【０１２６】
このように、エッチングストッパ膜７３の上面７３ａに、炭素成分を含む原料を用いて第１の犠牲絶縁膜１１１を形成し、次いで、第１の犠牲絶縁膜１１１の上面１１１ａに、炭素成分を含まない原料により第２の犠牲絶縁膜１０２を形成し、その後、積層された第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３を貫通する孔１１５を形成し、次いで、犠牲絶縁膜１１３のうち、孔１１５の側壁部分１１５ａ及び底面１１５ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、ウエットエッチングにより犠牲絶縁膜１１３を除去することで、従来よりも炭素を含む犠牲絶縁膜の除去量を少なくすることが可能となる。
【０１２７】
これにより、犠牲絶縁膜１１３の除去後において、導電膜８１よりなる下部電極８３への炭素成分に起因する残渣の付着が抑制され、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６（後述する図１９参照）の成膜不良を抑制することが可能となる。
したがって、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図１９参照）の特性の低下を抑制可能となるので、第３の実施の形態の半導体装置１１０の歩留まりを向上させることができる。
【０１２８】
次いで、図１９に示す工程では、先に説明した第１の実施の形態の図８に示す工程と同様な処理を行うことで、メモリセル領域Ａ及び周辺回路領域Ｂに形成されたエッチングストッパ膜７３の上面７３ａ、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）、及びサポート膜８４の表面を覆う容量絶縁膜８６と、容量絶縁膜８６の表面８６ａを覆う第１の導電膜８７と、第１の導電膜８７の表面８７ａを覆う第２の導電膜８８と、を順次形成する。
【０１２９】
このとき、第１及び第２の導電膜８７，８８は、容量絶縁膜８６が形成された下部電極８３内の空間８３Ａ、及び容量絶縁膜８６が形成された下部電極８３間の空間８３Ｂを埋め込むような厚さで形成する。また、第２の導電膜８８は、その上面８８ａが平坦な面となるように形成する。
また、第１及び第２の導電膜８７，８８は、周辺回路領域Ｂに形成された容量絶縁膜８６（図示せず）の表面にも形成される。
【０１３０】
その後、第１の実施の形態の図８に示す工程と同様な手法により、異方性エッチング（具体的には、ドライエッチング）により、周辺回路領域Ｂに形成された容量絶縁膜８６、第１の導電膜８７、及び第２の導電膜８８を選択的に除去する。
これにより、メモリセル領域Ａに、下部電極８３と、容量絶縁膜８６と、第１の導電膜８７を母材とする上部電極本体８９及び第２の導電膜８８を母材とするプレート電極９１よりなる上部電極９２と、を有するキャパシタ９５が複数形成される。
【０１３１】
なお、図示してはいないが、実際には、キャパシタ９５を形成後に、以下の処理を行う。
図１９に示す構造体の上面側から第３の層間絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））を成膜し、その後、ＣＭＰ法により第３の層間絶縁膜の上面側を研磨することで、第２の導電膜８８の上面８８ａよりも上方に配置され、かつ平坦化された上面を第３の層間絶縁膜に形成する。
【０１３２】
次いで、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第１の配線６１に到達するコンタクトプラグ（図示せず）と、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第２の配線６２に到達するコンタクトプラグ（図示せず）と、を形成する。
【０１３３】
その後、第３の層間絶縁膜の上面のうち、メモリセル領域Ａに位置する面に、上部電極９２と電気的に接続される配線（図示せず）を形成すると共に、第３の層間絶縁膜の上面のうち、周辺回路領域Ｂに位置する面に、第３の層間絶縁膜を貫通するコンタクトプラグ（図示せず）と接続される配線（図示せず）を形成する。
【０１３４】
これにより、第３実施の形態の半導体装置１１０が製造される。なお、図１９では、上記説明した第３の層間絶縁膜、該第３の層間絶縁膜を貫通するコンタクトプラグ、及び第３の層間絶縁膜上に形成される配線の図示を省略する。
【０１３５】
第３の実施の形態の半導体装置の製造方法によれば、エッチングストッパ膜７３の上面７３ａに、炭素成分を含む原料を用いて第１の犠牲絶縁膜１１１を形成し、次いで、第１の犠牲絶縁膜１１１の上面１１１ａに、炭素成分を含まない原料により第２の犠牲絶縁膜１０２を形成し、その後、積層された第１及び第２の犠牲絶縁膜１１１，１１２よりなる犠牲絶縁膜１１３を貫通する孔１１５を形成し、次いで、犠牲絶縁膜１１３のうち、孔１１５の側壁部分１１５ａ及び底面１１５ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜１１３を除去することにより、従来よりも炭素を含む犠牲絶縁膜の除去量を少なくすることが可能となる。
【０１３６】
これにより、犠牲絶縁膜１１３の除去後において、導電膜８１よりなる下部電極８３への炭素成分に起因する残渣の付着が抑制されるため、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。
これにより、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図８参照）の特性が向上するため、半導体装置１１０の歩留まりを向上できる。
【０１３７】
なお、第３の実施の形態では、炭素を含む原料であるＴＥＢ、ＴＥＰＯ、ＴＥＯＳ、Ｏ３を用いたプラズマＣＶＤ法により、エッチングストッパ膜７３の上面７３ａを覆うように、ＢＰＳＧ膜よりなる第１の犠牲絶縁膜１１１を形成し、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、第１の犠牲絶縁膜１１１の上面１１１ａを覆うシリコン酸化膜（ＳｉＯ２膜）よりなる第２の犠牲絶縁膜１１２を形成する場合を例に挙げて説明したが、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、エッチングストッパ膜７３の上面７３ａを覆う第１の犠牲絶縁膜１１１を形成し、その後、炭素を含む原料であるＴＥＢ、ＴＥＰＯ、ＴＥＯＳ、Ｏ３を用いたプラズマＣＶＤ法により第２の犠牲絶縁膜１１２を形成してもよい。
【０１３８】
この場合、従来よりも炭素を含む犠牲絶縁膜の除去量が少なくなるので、犠牲絶縁膜の除去後において、導電膜８１よりなる下部電極８３への炭素成分に起因する残渣の付着が抑制される。よって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となるので、半導体装置１１０の歩留まりを向上できる。
【０１３９】
また、犠牲絶縁膜１１３を構成する第１及び第２の犠牲絶縁膜１１１，１１２のうち、いずれか１方の絶縁膜を炭素を含んだ原料を用いて成膜し、他方の絶縁膜を炭素を含まない原料を用いて成膜すればよい。
【０１４０】
さらに、炭素を含まない原料による成膜方法は、上記説明したモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法に限定されない。例えば、第１の実施の形態で説明したモノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法を用いてもよい。
また、炭素を含まない原料による成膜方法は、上記説明したＢＰＳＧ膜を形成する際の方法に限定されない。例えば、炭素を含まない原料を用いて、ＴＥＯＳ膜を形成してもよい。
【０１４１】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１４２】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【０１４３】
１０，１００，１１０…半導体装置、１１…半導体基板、１１ａ，８６ａ，８７ａ…表面、１２…回路素子層、１３…素子分離領域、１３ａ，１８ａ，１９ａ，２１ａ，４５ａ，５４ａ，５５ａ，５６ａ，５７ａ，６５ａ，６８ａ，７３ａ，７５ａ，７７ａ，８８ａ，１０１ａ，１０２ａ，１１１ａ，１１２ａ…上面、１５，１６…活性領域、１８…絶縁膜、１９…ゲート電極形成用導電膜、２１…キャップ形成用絶縁膜、２３…キャップ絶縁膜、２５…第１のゲート絶縁膜、２６…第１のゲート電極、２８…ダミーゲート用絶縁膜、２９…ダミーゲート電極、３２…第２のゲート絶縁膜、３３…第２のゲート電極、３５…第１の不純物拡散領域、３６…第２の不純物拡散領域、３７…第３の不純物拡散領域、３８…第４の不純物拡散領域、４１…セルトランジスタ、４２…周辺トランジスタ、４４…サイドウォール、４５…第１の層間絶縁膜、４７…第１のコンタクト孔、４８…第２のコンタクト孔、５１…第３のコンタクト孔、５２…第４のコンタクト孔、５４…第１のコンタクトプラグ、５５…第２のコンタクトプラグ、５６…第３のコンタクトプラグ、５７…第４のコンタクトプラグ、５９…ビット線、６１…第１の配線、６２…第２の配線、６５…第２の層間絶縁膜、６７…容量コンタクト孔、６８…容量コンタクトプラグ、７１…容量コンタクトパッド、７３…エッチングストッパ膜、７５，１０３，１１３…犠牲絶縁膜、７７…サポート膜形成用絶縁膜、７９，１０５，１１５…孔、７９ａ，１０５ａ，１１５ａ…側壁部分、７９ｂ，１０５ｂ，１１５ｂ…底面、８１…導電膜、８３…下部電極、８３ａ…外壁面、８３ｂ…内面、８３Ａ，８３Ｂ…空間、８４…サポート膜、８４Ａ…開口部、８６…容量絶縁膜、８７…第１の導電膜、８８…第２の導電膜、８９…上部電極本体、９１…プレート電極、９２…上部電極、９５…キャパシタ、１０１，１１１…第１の犠牲絶縁膜、１０２、１１２…第２の犠牲絶縁膜、Ａ…メモリセル領域、Ｂ…周辺回路領域
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置のうちの１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）では、メモリセルを構成するキャパシタ素子において十分な静電容量を確保するために、キャパシタ素子を立体形状に形成することが一般に行われている。
【０００３】
具体的には、例えば、キャパシタ素子を構成する下部電極の形状をクラウン型（王冠型）とし、下部電極の内壁面及び外壁面をキャパシタ素子（クラウン型キャパシタ）として利用することで表面積を拡大させることが可能となる。
【０００４】
また、下部電極の外壁面を露出させるためには、ＤＲＡＭの製造工程において、ウエットエッチングにより、メモリセル領域に形成され、かつ複数の下部電極が形成された犠牲酸化膜を選択的に除去して、キャパシタ形成用空間（キャパシタとなる容量絶縁膜及び上部電極を形成するための空間）を形成することが行なわれている。
【０００５】
特許文献１には、上記犠牲酸化膜（モールド酸化膜）として、ＢＰＳＧ膜またはＴＥＯＳ膜を形成することが開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−２９７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、本願発明者らが上記クラウン型キャパシタの製造方法を検討したところ、以下のような課題を有することが明らかになった。
犠牲酸化膜の形成方法としては、炭素成分を含む原料を用いて形成する方法が知られている。例えば、ＢＰＳＧ膜は、ＴＥＢ（Ｔｒｉｅｔｈｙｌ Ｂｏｒｏｎ）やＴＥＰＯ（Ｔｒｉｅｔｈｙｌ Ｐｈｏｓｐｈａｔｅ）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）のような炭素成分を含む原料により形成される。
【０００８】
本発明者らが検討した結果、犠牲酸化膜として上記ＢＰＳＧ膜を形成し、次いで、該ＢＰＳＧ膜をエッチングして孔を形成し、該孔に下部電極となる導電膜を形成し、その後、ウエットエッチングにより、下部電極の外壁を覆う犠牲酸化膜を除去すると、ＢＰＳＧ膜を形成する際に使用する原料に含まれる炭素成分が、残渣（炭素残渣）となって生じることが分かった。
【０００９】
また、容量絶縁膜及び上部電極を形成する前に、このような炭素成分に起因する残渣を除去し切れないと、容量絶縁膜の成膜不良により、キャパシタの特性劣化の原因となり得ることが分かった。このように、キャパシタの特性が劣化すると、半導体装置の歩留まりが低下する。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、前記犠牲絶縁膜を貫通する孔を形成する工程と、前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、前記犠牲絶縁膜を除去する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、犠牲絶縁膜を貫通する孔を形成する工程と、犠牲絶縁膜のうち、孔の側壁部分を覆う導体膜を形成する工程と、犠牲絶縁膜を除去する工程と、を有することにより、犠牲絶縁膜を除去後において、導電膜への炭素成分に起因する残渣の付着を抑制することが可能となる。
【００１２】
これにより、例えば、導電膜をキャパシタの下部電極として用いる場合、下部電極の表面に形成される容量絶縁膜及び上部電極を構成する膜の成膜不良、及び素子特性の劣化等を抑制することが可能となる。したがって、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その１）であり、製造途中の半導体装置の断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その２）であり、製造途中の半導体装置の断面図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その３）であり、製造途中の半導体装置の断面図である。
【図４Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、図４Ｂに示す製造途中の半導体装置のＣ−Ｃ線方向の断面図である。
【図４Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その４）であり、製造途中の半導体装置の平面図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その５）であり、製造途中の半導体装置の断面図である。
【図６Ａ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、図６Ｂに示す製造途中の半導体装置のＤ−Ｄ線方向の断面図である。
【図６Ｂ】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その６）であり、製造途中の半導体装置の平面図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その７）であり、製造途中の半導体装置の断面図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造工程を示す図（その８）であり、製造途中の半導体装置の断面図である。
【図９】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１０】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１１】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１２】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１３】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【図１４】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。
【図１５】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。
【図１６】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。
【図１７】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。
【図１８】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。
【図１９】本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。
【００１５】
（第１の実施の形態）
図１〜図３、図４Ａ、図５、図６Ａ、図７、及び図８は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図４Ｂは、図４Ａに示す製造途中の半導体装置の平面図であり、図６Ｂは、図６Ａに示す製造途中の半導体装置の平面図である。
また、図４Ａは、図４Ｂに示す製造途中の半導体装置のＣ−Ｃ線断面に対応する図であり、図６Ａは、図６Ｂに示す製造途中の半導体装置のＤ−Ｄ線断面に対応する図である。
【００１６】
なお、図１〜図３、図４Ａ、図４Ｂ、図５、図６Ａ、図６Ｂ、図７、及び図８では、第１の実施の形態の半導体装置１０（図８参照）の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示して、以下の説明を行う。
【００１７】
図１〜図３、図４Ａ、図４Ｂ、図５、図６Ａ、図６Ｂ、図７、及び図８を参照して、第１の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図１に示す工程では、半導体基板１１を準備する。具体的には、半導体基板１１として、例えば、ｐ型の単結晶シリコン基板を準備する。
なお、第１の実施の形態では、半導体基板１１として、ｐ型の単結晶シリコン基板を用いた場合を例に挙げて、以下の説明を行う。
【００１８】
次いで、半導体基板１１に、セルトランジスタ４１及び周辺トランジスタ４２を含んだ回路素子層１２を形成する。
ここで、図１を参照して、回路素子層１１の形成工程について説明する。
始めに、半導体基板１１に、素子分離領域１３を形成する。このとき、素子分離領域１３の上面１３ａが、半導体基板１１の表面１１ａに対して略面一となるように、素子分離領域１３を形成する。具体的には、素子分離領域１３は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により形成することができる。
【００１９】
これにより、メモリセル領域Ａに対応する半導体基板１１に、素子分離領域１３により区画された活性領域１５を形成すると共に、周辺回路領域Ｂに対応する半導体基板１１に、素子分離領域１３により区画された活性領域１６を形成する。
【００２０】
次いで、活性領域１５，１６を含む半導体基板１１の表面１１ａ及び素子分離領域１３の上面１３ａを覆う絶縁膜１８と、絶縁膜１８の上面１８ａを覆うゲート電極形成用導電膜１９と、ゲート電極形成用導電膜１９の上面１９ａを覆うキャップ形成用絶縁膜２１と、を順次積層形成する。
【００２１】
絶縁膜１８は、パターニングされることで、第１のゲート絶縁膜２５、ダミーゲート用絶縁膜２８、及び第２のゲート絶縁膜３２となる膜である。
絶縁膜１８としては、例えば、単層のシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜を窒化した膜（ＳｉＯＮ膜）、積層されたシリコン酸化膜（ＳｉＯ２膜）、シリコン酸化膜（ＳｉＯ２膜）上にシリコン窒化膜（ＳｉＮ膜）を積層させた積層膜等を用いることができる。
【００２２】
ゲート電極形成用導電膜１９としては、例えば、ドープドポリシリコン膜（例えば、リンを含有した多結晶シリコン膜）と、金属膜と、を順次積層させた積層膜を用いることができる。該金属膜としては、タングステン膜（Ｗ膜）、窒化タングステン膜（ＷＮ膜）やタングステンシリサイド等の高融点金属膜を適用することができる。
キャップ形成用絶縁膜２１としては、シリコン窒化膜（ＳｉＮ膜）を用いることができる。
【００２３】
次いで、キャップ形成用絶縁膜２１の上面２１ａに、キャップ形成用絶縁膜２１の上面２１ａのうち、第１のゲート電極２６、ダミーゲート電極２９、及び第２のゲート電極３３の形成領域に対応する部分を覆うフォトレジスト（図示せず）を形成する。
次いで、該フォトレジストをエッチングマスクとする異方性エッチング（具体的には、ドライエッチング）により、キャップ形成用絶縁膜２１をエッチングすることで、メモリセル領域Ａ及び周辺回路領域Ｂにキャップ絶縁膜２３を形成する。その後、フォトレジストを除去する。
【００２４】
次いで、キャップ絶縁膜２３をエッチングマスクとする異方性エッチング（具体的には、ドライエッチング）により、ゲート電極形成用導電膜１９及び絶縁膜１８をパターニングする。
これにより、メモリセル領域Ａでは、活性領域１５上に、第１のゲート絶縁膜２５、第１のゲート電極２６、及びキャップ絶縁膜２３が順次積層された構造体が対向するように２つ形成される。また、活性領域１５間に配置された素子分離領域１３の上面１３ａに、ダミーゲート用絶縁膜２８、ダミーゲート電極２９、及びキャップ絶縁膜２３が順次積層された構造体が１つ形成される。
さらに、周辺回路領域Ｂでは、活性領域１６上に、第２のゲート絶縁膜３２、第２のゲート電極３３、及びキャップ絶縁膜２３が順次積層された１つの構造体が形成される。
【００２５】
次いで、第１及び第２のゲート電極２６，３３をマスクとして、活性領域１５，１６に不純物をイオン注入する。具体的には、活性領域１５，１６に、ｎ型不純物であるＰ（リン）をイオン注入する。
【００２６】
これにより、メモリセル領域Ａでは、第１のゲート電極２６と素子分離領域１３との間に位置する活性領域１５に、第１の不純物拡散領域３５が形成されると共に、第１のゲート電極間に位置する活性領域１５に、第２の不純物拡散領域３６が形成される。
また、周辺回路領域Ｂでは、第２のゲート電極３３と素子分離領域１３との間に位置する活性領域１６のうち、一方に第３の不純物拡散領域３７が形成され、他方に第４の不純物拡散領域３８が形成される。
【００２７】
これにより、メモリセル領域Ａには、第１のゲート絶縁膜２５、第１のゲート電極２６、第１の不純物拡散領域３５、及び第２の不純物拡散領域３６よりなるセルトランジスタ４１が形成される。また、周辺回路領域Ｂには、第２のゲート絶縁膜３２、第２のゲート電極３３、第３の不純物拡散領域３７、及び第４の不純物拡散領域３８よりなる周辺トランジスタ４２が形成される。セルトランジスタ４１は、ＤＲＡＭセルにおいて選択用トランジスタとなる。
なお、第２の不純物拡散領域３６は、隣り合う位置に配置された２つのセルトランジスタ４１の共通のソース／ドレイン領域として機能する。
【００２８】
次いで、半導体基板１１の表面１１ａ側から、ＣＶＤ法によりシリコン窒化膜（ＳｉＮ膜）を成膜し、その後、該シリコン窒化膜をエッチバックすることで、第１のゲート絶縁膜２５及び第１のゲート電極２６よりなる構造体の側壁、ダミーゲート用絶縁膜２８及びダミーゲート電極２９よりなる構造体の側壁、及び第２のゲート絶縁膜３２及び第２のゲート電極３３よりなる構造体の側壁にシリコン窒化膜を残存させる。これにより、シリコン窒化膜よりなるサイドウォール４４が形成される。
【００２９】
次いで、第１ないし第４の不純物拡散領域３５〜３８の上面、及び素子分離領域１３の上面１３ａに、キャップ絶縁膜２３及びサイドウォール４４を覆う厚さとされ、かつ上面４５ａが平坦な面とされた第１の層間絶縁膜４５を形成する。
【００３０】
具体的には、第１の層間絶縁膜４５の母材となるシリコン酸化膜（ＳｉＯ２膜）をＣＶＤ法で形成し、その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜（ＳｉＯ２膜）の上面側を研磨することで、上面４５ａが平坦な面とされた第１の層間絶縁膜４５を形成する。
【００３１】
次いで、第１の層間絶縁膜４５の上面４５ａに、パターニングされたフォトレジスト（図示せず）を形成し、該フォトレジストをエッチングマスクとする異方性エッチング（具体的には、ドライエッチング）により、第１の不純物拡散領域３５の上面を露出する第１のコンタクト孔４７と、第２の不純物拡散領域３６の上面を露出する第２のコンタクト孔４８と、第３の不純物拡散領域３７の上面を露出する第３のコンタクト孔５１と、第４の不純物拡散領域３８の上面を露出する第４のコンタクト孔５２と、一括形成する。第１及び第２のコンタクト孔４７，４８は、ＳＡＣ（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）法により形成する。その後、フォトレジスト（図示せず）を除去する。
【００３２】
次いで、第１ないし第４のコンタクトプラグ５４〜５７をコンタクトプラグ形成用導電膜（図示せず）で埋め込むことで、第１の不純物拡散領域３５の上面と接触する第１のコンタクトプラグ５４、第２の不純物拡散領域３６の上面と接触する第２のコンタクトプラグ５５、第３の不純物拡散領域３７の上面と接触する第３のコンタクトプラグ５６、及び第４の不純物拡散領域３８の上面と接触する第４のコンタクトプラグ５７を一括形成する。
このとき、第１ないし第４のコンタクトプラグ５４〜５７の上面５４ａ，５５ａ，５６ａ，５７ａが、第１の層間絶縁膜４５の上面４５ａに対して略面一となるように、第１ないし第４のコンタクトプラグ５４〜５７を形成する。
【００３３】
次いで、第１の層間絶縁膜４５の上面４５ａに、第２のコンタクトプラグ５５の上面５５ａと接続されるビット線５９と、第３のコンタクトプラグ５６の上面５６ａと接続される第１の配線６１と、第３のコンタクトプラグ５６の上面５６ａと接続される第２の配線６２と、を一括形成する。
【００３４】
具体的には、ビット線５９、第１の配線６１、及び第２の配線６２は、例えば、以下の方法により形成する。始めに、第１の層間絶縁膜４５の上面４５ａ、及び第１ないし第４のコンタクトプラグ５４〜５７の上面５４ａ，５５ａ，５６ａ，５７ａを覆うように、窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）と、を順次形成する。
【００３５】
次いで、タングステン膜（Ｗ膜）上に、パターニングされたフォトレジスト（図示せず）を形成する。次いで、該フォトレジストをマスクとする異方性エッチング（具体的には、ドライエッチング）により、不要な部分の窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）を除去することで、窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）よりなるビット線５９、第１の配線６１、及び第２の配線６２を一括形成する。
【００３６】
これにより、ビット線５９は、第２のコンタクトプラグ５５を介して、第２の不純物拡散領域３６と電気的に接続される。また、第１の配線６１は、第３のコンタクトプラグ５６を介して、第３の不純物拡散領域３７と電気的に接続され、第２の配線６２は、第４のコンタクトプラグ５７を介して、第４の不純物拡散領域３８と電気的に接続される。
なお、ビット線５９、第１の配線６１、及び第２の配線６２の母材となる導電膜は、上記説明した窒化タングステン膜（ＷＮ膜）と、タングステン膜（Ｗ膜）との積層膜に限定されない。
【００３７】
次いで、第１の層間絶縁膜４５の上面４５ａに、ビット線５９、第１の配線６１、及び第２の配線６２を覆うと共に、上面６５ａが平坦な面とされた第２の層間絶縁膜６５を形成する。
具体的には、第２の層間絶縁膜６５の母材となるシリコン酸化膜（ＳｉＯ２膜）をＣＶＤ法で形成し、その後、ＣＭＰ法により、シリコン酸化膜（ＳｉＯ２膜）の上面側を研磨することで、上面６５ａが平坦な面とされた第２の層間絶縁膜６５を形成する。
【００３８】
次いで、フォトリソグラフィ技術及びドライエッチング技術により、第１のコンタクトプラグ５４上に形成された第２の層間絶縁膜６５をエッチングすることで、第１のコンタクトプラグ５４の上面５４ａを露出する容量コンタクト孔６７を形成する。
【００３９】
次いで、容量コンタクト孔６７を埋め込むと共に、上面６８ａが第２の層間絶縁膜６５の上面６５ａに対して略面一とされた容量コンタクトプラグ６８を複数形成する。
具体的には、容量コンタクトプラグ６８は、例えば、以下の方法により形成する。始めに、ＣＶＤ法により、容量コンタクト孔６７の内面を覆うチタン膜（Ｔｉ膜）を形成し、次いで、ＣＶＤ法により、チタン膜（Ｔｉ膜）の表面を覆う窒化チタン膜（ＴｉＮ膜）を形成する。
このとき、チタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）との合計の厚さが容量コンタクト孔６７を埋め込まない厚さとなるように、チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）を形成する。
【００４０】
次いで、窒化チタン膜（ＴｉＮ膜）の表面に、ＣＶＤ法により、容量コンタクト孔６７を埋め込む厚さとされたタングステン膜（Ｗ膜）を形成する。
次いで、ＣＭＰ法により、チタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）、及びタングステン膜（Ｗ膜）のうち、第２の層間絶縁膜６５の上面６５ａよりも上方に形成された部分を研磨除去することで、容量コンタクト孔６７内に、チタン膜（Ｔｉ膜）、窒化チタン膜（ＴｉＮ膜）、及びタングステン膜（Ｗ膜）よりなる容量コンタクトプラグ６８を形成する。
容量コンタクトプラグ６８は、第１のコンタクトプラグ５４の上面５４ａと接触することで、第１のコンタクトプラグ５４を介して、第１の不純物拡散領域３５と電気的に接続される。
【００４１】
これにより、半導体基板１１上に、素子分離領域１３、活性領域１５，１６、キャップ絶縁膜２３、ダミーゲート用絶縁膜２８、ダミーゲート電極２９、セルトランジスタ４１、周辺トランジスタ４２、サイドウォール４４、第１の層間絶縁膜４５、第１ないし第４のコンタクトプラグ５４〜５７、ビット線５９、第１の配線６１、第２の配線６２、第２の層間絶縁膜６５、容量コンタクト孔６７、及び容量コンタクトプラグ６８を有した回路素子層１２が形成される。
【００４２】
次いで、回路素子層１２の上面１２ａ（第２の層間絶縁膜６５の上面６５ａ及び容量コンタクトプラグ６８の上面６８ａよりなる面）のうち、セルトランジスタ４１が形成されたメモリセル領域Ａに、セルトランジスタ４１と電気的に接続された複数の容量コンタクトパッド７１を形成する。
【００４３】
具体的には、容量コンタクトパッド７１は、例えば、以下の方法により形成する。始めに、ＣＶＤ法により、回路素子層の上面１２ａを覆う窒化タングステン膜（ＷＮ膜）を形成し、次いで、ＣＶＤ法により、窒化タングステン膜（ＷＮ膜）の上面を覆うタングステン膜（Ｗ膜）を形成する。
次いで、フォトリソグラフィ技術及びドライエッチング技術を用いて、窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）をパターニングすることで、窒化タングステン膜（ＷＮ膜）及びタングステン膜（Ｗ膜）よりなる容量コンタクトパッド７１を形成する。
容量コンタクトパッド７１は、各容量コンタクトプラグ６８の上面６８ａに対して形成する。
【００４４】
次いで、回路素子層１２の上面１２ａに、複数の容量コンタクトパッド７１を覆うと共に、後述する図２に示す犠牲絶縁膜７５よりもエッチング速度の遅いエッチングストッパ膜７３を形成する。
具体的には、エッチングストッパ膜７３として、シリコン窒素膜（ＳｉＮ膜）を成膜する。エッチングストッパ膜７３は、後述する図７に示す工程において、ウエットエッチングにより犠牲絶縁膜７５を除去する際、犠牲絶縁膜７５の下層に形成された回路素子層１２を構成する第１及び第２の層間絶縁膜４５，６５がエッチングされることを防止するための膜（つまり、回路素子層１２を保護するための膜）である。
【００４５】
次いで、図２に示す工程では、ＣＶＤ法或いは高密度プラズマＣＶＤ法（ＨＤＰ法）により、炭素成分を含まない原料を用いて、エッチングストッパ膜７３の上面７３ａを覆う犠牲絶縁膜７５（例えば、厚さ１．４μｍ）を形成する。
【００４６】
ＣＶＤ法を用いる場合、炭素成分を含まない原料として、例えば、モノシラン（ＳｉＨ４）及びＮ２Ｏ（酸素を含む原料）を用いて、シリコン酸化膜（ＳｉＯ２膜）よりなる犠牲絶縁膜７５を形成する。
この場合、犠牲絶縁膜７５の成膜条件として、例えば、半導体基板１１の温度が３５０〜４００℃、モノシラン（ＳｉＨ４）の流量が５００〜６００ｓｃｃｍ、Ｎ２Ｏの流量が８０００〜１００００ｓｃｃｍ、成膜チャンバー内の圧力が３６０Ｐａの条件を用いることができる。
【００４７】
また、高密度プラズマＣＶＤ法を用いる場合、炭素成分を含まない原料として、例えば、モノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いて、シリコン酸化膜（ＳｉＯ２膜）よりなる犠牲絶縁膜７５を形成する。
この場合、犠牲絶縁膜７５の成膜条件として、例えば、半導体基板１１の温度が８０〜１５０℃、モノシラン（ＳｉＨ４）の流量が２００〜２１０ｓｃｃｍ、Ｏ２の流量が３５０〜３６０ｓｃｃｍ、成膜チャンバー内の圧力が０．４Ｐａの条件を用いることができる。
以下、犠牲絶縁膜７５としてシリコン酸化膜（ＳｉＯ２膜）を形成した場合を例に挙げて説明する。
【００４８】
次いで、図３に示す工程では、犠牲絶縁膜７５の上面７５ａに、犠牲酸化膜７５よりもエッチング速度の遅いサポート膜形成用絶縁膜７７を形成する。
具体的には、犠牲絶縁膜７５の上面７５ａに、シリコン窒素膜（ＳｉＮ膜）を成膜することで、シリコン窒素膜（ＳｉＮ膜）よりなるサポート膜形成用絶縁膜７７を形成する。
【００４９】
次いで、図４Ａ及び図４Ｂに示す工程では、フォトレジスト技術及びドライエッチング技術により、犠牲絶縁膜７５及びサポート膜形成用絶縁膜７７のうち、容量コンタクトパッド７１上に位置する部分を貫通し、かつ容量コンタクトパッド７１の上面７１ａを露出する孔７９を形成する。孔７９は、複数の容量コンタクトパッド７１上に対して、それぞれ形成する。
【００５０】
次いで、図５に示す工程では、図４Ａ及び図４Ｂに示す構造体の上面側から、孔７９の底面７９ｂに対応する容量コンタクトパッド７１の上面７１ａ、及び犠牲絶縁膜７５のうち、孔７９の側壁部分７９ａ（具体的には、孔７９に露出されたエッチングストッパ膜７３、犠牲絶縁膜７５、及びサポート膜形成用絶縁膜７７の側壁部分）を覆うように、導電膜８１を形成する。
【００５１】
具体的には、例えば、ＣＶＤ法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、を順次積層することで、チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）よりなる導電膜８１を形成する。
このとき、サポート膜形成用絶縁膜７７の上面７７ａにも導電膜８１が形成される。第１の実施の形態では、導電膜８１は、後述する図６Ａに示す下部電極８３の母材となる膜である。
【００５２】
次いで、図６Ａ及び図６Ｂに示す工程では、フォトレジスト技術及びドライエッチング技術により、サポート膜形成用絶縁膜７７の上面７７ａに形成された導電膜８１を選択的に除去することで、複数の孔７９の内面に、導電膜８１よりなる下部電極８３を形成する。
次いで、フォトレジスト技術及びドライエッチング技術により、サポート膜形成用絶縁膜７７をパターニングすることで、サポート膜形成用絶縁膜７７を母材とし、かつ複数の下部電極８３の上端を連結するサポート膜８４を形成する。
【００５３】
サポート膜８４を形成する工程では、周辺回路領域Ｂに形成されたサポート膜形成用絶縁膜７７を全て除去すると共に、メモリセル領域Ａに形成されたサポート膜形成用絶縁膜７７の一部を除去する。
これにより、周辺回路領域Ｂに形成された犠牲絶縁膜７５の上面７５ａが露出されると共に、サポート膜８４に複数の下部電極８３間に位置する犠牲絶縁膜７５の上面７５ａの一部を露出する開口部８４Ａが複数形成される。サポート膜８４は、複数の下部電極８３の上端を連結している。
【００５４】
次いで、図７に示す工程では、図６Ａ及び図６Ｂに示す下部電極８３（導体膜８１）の外壁を覆う犠牲絶縁膜７５を除去し、下部電極８３を露出させる。
具体的には、サポート膜８４及びエッチングストッパ膜７３が犠牲酸化膜７５よりもエッチングされにくい条件を用いたウエットエッチングにより、図６Ａ及び図６Ｂに示すメモリセル領域Ａ及び周辺回路領域Ｂに残存する犠牲絶縁膜７５を除去することで、エッチングストッパ膜７３の上面７３ａ及び下部電極８３の外壁面８３ａを露出させる。
【００５５】
このとき、エッチングストッパ膜７３がウエットエッチングのストッパとして機能するため、エッチングストッパ膜７３の下方に形成された回路素子層１２が損傷することを抑制できる。ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水（ＨＦ液）を用いることができる。
【００５６】
このように、エッチングストッパ膜７３の上面７３ａに、炭素成分を含まない原料を用いた成膜方法により犠牲絶縁膜７５を形成し、その後、犠牲絶縁膜７５を貫通する孔７９を形成し、次いで、犠牲絶縁膜７５のうち、孔７９の側壁部分７９ａ及び底面７９ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜７５を除去することにより、犠牲絶縁膜７５の除去後において、導電膜８１への炭素成分に起因する残渣の付着を低減することが可能となる。
【００５７】
したがって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。
これにより、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図８参照）の特性が向上するため、半導体装置１０の歩留まりを向上できる。
【００５８】
次いで、図８に示す工程では、メモリセル領域Ａ及び周辺回路領域Ｂに形成されたエッチングストッパ膜７３の上面７３ａ、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）、及びサポート膜８４の表面を覆う容量絶縁膜８６を形成する。
【００５９】
具体的には、ＣＶＤ法或いはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、例えば、酸化ハフニウム膜(ＨｆＯ２膜)、酸化ジルコニウム膜（ＺｒＯ２膜)、酸化アルミニウム膜（Ａｌ２Ｏ３膜）等の高誘電体膜や、これらの積層体を成膜することで、容量絶縁膜８６を形成する。
このとき、図８には図示してはいないが、周辺回路領域Ｂにも容量絶縁膜８６が形成される。
【００６０】
次いで、容量絶縁膜８６の表面８６ａを覆うように、上部電極９２の母材（具体的には、上部電極本体８９の母材）となる第１の導電膜８７を成膜し、次いで、第１の導電膜８７の表面８７ａを覆うように、上部電極９２の母材（具体的には、プレート電極９１の母材）となる第２の導電膜８８を成膜する。
【００６１】
このとき、第１及び第２の導電膜８７，８８は、容量絶縁膜８６が形成された下部電極８３内の空間８３Ａ、及び容量絶縁膜８６が形成された下部電極８３間の空間８３Ｂを埋め込むような厚さで形成する。また、第２の導電膜８８は、その上面８８ａが平坦な面となるように形成する。
また、第１及び第２の導電膜８７，８８は、周辺回路領域Ｂに形成された容量絶縁膜８６（図示せず）の表面にも形成される。
【００６２】
具体的には、ＣＶＤ法或いはＡＬＤ法により、窒化チタン膜（ＴｉＮ膜）を成膜することで第１の導電膜８７を形成する。このとき、第１の導電膜８７は、下部電極８３内の空間８３Ａを埋め込まないような厚さで形成する。
次いで、Ｂ（ボロン）を含んだポリシリコン膜（Ｂ−ＤＯＰＯＳ）と、タングステン膜（Ｗ膜）とを、順次成膜することで、積層膜とされた第２の導電膜８８を形成する。
【００６３】
次いで、第２の導電膜８８の上面８８ａのうち、メモリセル領域Ａに位置する面を覆うと共に、周辺回路領域Ｂに位置する面を露出するようにパターニングされ、かつエッチングマスクとなる図示していないシリコン酸化膜（ＳｉＯ２膜）を形成する。
【００６４】
次いで、該シリコン酸化膜（ＳｉＯ２膜）をエッチングマスクとする異方性エッチング（具体的には、ドライエッチング）により、周辺回路領域Ｂに形成された容量絶縁膜８６、第１の導電膜８７、及び第２の導電膜８８を除去する。
これにより、メモリセル領域Ａに、下部電極８３と、容量絶縁膜８６と、第１の導電膜８７よりなる上部電極本体８９及び第２の導電膜８８よりなるプレート電極９１により構成されたキャパシタ９５が複数形成される。
その後、エッチングマスクとして使用した図示していないシリコン酸化膜（ＳｉＯ２膜）を除去する。
【００６５】
このように、エッチングストッパ膜７３上のメモリセル領域Ａと周辺回路領域Ｂとの間に、メモリセル領域Ａに形成された犠牲絶縁膜７５を囲むガードリングを形成しないことにより、該ガードリングを備えた半導体装置と比較して、キャパシタ９５が形成可能な領域を増加させることが可能となるので、従来と同じチップサイズで、キャパシタ９５の容量を増加させることができる。
【００６６】
なお、図示してはいないが、図８に示す構造体の上面側から第３の層間絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））を成膜し、その後、ＣＭＰ法により第３の層間絶縁膜（図示せず）の上面側を研磨することで、第２の導電膜８８の上面８８ａよりも上方に配置され、かつ平坦化された上面を第３の層間絶縁膜に形成する。
【００６７】
次いで、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第１の配線６１に到達するコンタクトプラグ（図示せず）と、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第２の配線６２に到達するコンタクトプラグ（図示せず）と、を形成する。
【００６８】
その後、第３の層間絶縁膜の上面のうち、メモリセル領域Ａに位置する面に、上部電極９２と電気的に接続される配線（図示せず）を形成すると共に、第３の層間絶縁膜の上面のうち、周辺回路領域Ｂに位置する面に、第３の層間絶縁膜を貫通するコンタクトプラグ（図示せず）と接続される配線（図示せず）を形成する。
【００６９】
これにより、第１の実施の形態の半導体装置１０が製造される。なお、図８では、上記説明した第３の層間絶縁膜、該第３の層間絶縁膜を貫通するコンタクトプラグ、及び第３の層間絶縁膜上に形成される配線の図示を省略する。
【００７０】
第１の実施の形態の半導体装置の製造方法によれば、炭素成分を含まない原料を用いた成膜方法により、回路素子層１２上に形成されたエッチングストッパ膜７３の上面７３ａに犠牲絶縁膜７５を形成し、その後、犠牲絶縁膜７５を貫通する孔７９を形成し、次いで、犠牲絶縁膜のうち、孔７９の側壁部分７９ａ及び底面７９ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜７５を除去することにより、犠牲絶縁膜７５の除去後において、導電膜８１への炭素成分に起因する残渣の付着を抑制することが可能となる。
【００７１】
したがって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークが減少するため、半導体装置１０の歩留まりを向上させることができる。
【００７２】
なお、メモリセル領域Ａのうち、同一のマットセル群を囲むように、下部電極を構成する導電膜、容量絶縁膜、及び上部電極を構成する導電膜よりなるガードリングを形成し、該ガードリングよりも内側の位置に形成された犠牲絶縁膜のみを除去する場合がある。
このような場合にも、第１の実施の形態の半導体装置１０の製造方法を適用することが可能であり、第１の実施の形態の半導体装置１０と同様な効果を得ることができる。
【００７３】
しかし、第１の実施の形態の半導体装置１０の製造方法を、該ガードリングを形成しない構造とされた第１の実施の形態の半導体装置１０に適用した方が、より多くの量の犠牲絶縁膜７５を除去するので、その効果は大きい。
【００７４】
本発明者らは、独自の検討により犠牲絶縁膜除去後に炭素残渣が生じ得ることを明確にした。そして、このような炭素残渣が素子特性に影響を及ぼすことを、検証により明らかにした。
これにより、後に除去する犠牲絶縁膜の成膜方法として、炭素成分を含まない原料を用いた成膜方法を適用することに想到した。
【００７５】
一方、炭素成分を含む原料を用いたシリコン酸化膜（例えば、ＴＥＯＳ膜やＢＰＳＧ膜）の形成方法は、上記第１の実施の形態で説明したような炭素成分を含まない原料を用いた成膜方法に比べ、安価である。
従って、当業者であれば、後に除去する犠牲絶縁膜のようなシリコン酸化膜として、特開２００３−２９７９５２号公報のようにＴＥＯＳ膜やＢＰＳＧ膜を選択すると考えるのが自然である。
【００７６】
（第２の実施の形態）
図９〜図１４は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図９〜図１４では、第２の実施の形態の半導体装置１００（図１４参照）の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示して、以下の説明を行う。また、図９〜図１４において、先に説明した第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【００７７】
図９〜図１４を参照して、第２の実施の形態の半導体装置１００の製造方法について説明する。
始めに、図９に示す工程では、第１の実施の形態の図２で説明した方法と同様な手法により、半導体基板１１の表面１１ａに、回路素子層１２、容量コンタクトパッド７１、及びエッチングストッパ膜７３を順次形成する。
【００７８】
次いで、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、エッチングストッパ膜７３の上面７３ａを覆うように、シリコン酸化膜（ＳｉＯ２膜）よりなる第１の犠牲絶縁膜１０１（例えば、厚さ０．６μｍ）を形成する。
この場合、第１の犠牲絶縁膜１０１の成膜条件として、例えば、半導体基板１１の温度が３５０〜４００℃、モノシラン（ＳｉＨ４）の流量が５００〜６００ｓｃｃｍ、Ｎ２Ｏの流量が８０００〜１００００ｓｃｃｍ、成膜チャンバー内の圧力が３６０Ｐａの条件を用いることができる。
【００７９】
次いで、第１の犠牲絶縁膜１０１の表面１０１ａに、炭素成分を含まない原料であるモノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法により、シリコン酸化膜（ＳｉＯ２膜）よりなる第２の犠牲絶縁膜１０２（例えば、厚さ０．８μｍ）を形成する。
これにより、第１の犠牲絶縁膜１０１と、第２の犠牲絶縁膜１０２と、が順次積層された犠牲絶縁膜１０３が形成される。
【００８０】
高密度プラズマＣＶＤ法により第２の犠牲絶縁膜１０２を形成する場合、第２の犠牲絶縁膜１０２の成膜条件として、例えば、半導体基板１１の温度が８０〜１５０℃、モノシラン（ＳｉＨ４）の流量が２００〜２１０ｓｃｃｍ、Ｏ２の流量が３５０〜３６０ｓｃｃｍ、成膜チャンバー内の圧力が０．４Ｐａの条件を用いることができる。
【００８１】
このように、モノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、第１の犠牲絶縁膜１０１を形成し、モノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法により、第２の犠牲酸化膜１０２を形成することにより、第１の犠牲絶縁膜１０１よりも第２の犠牲絶縁膜１０２のエッチング速度を遅くすることができる。
【００８２】
次いで、図１０に示す工程では、第１の実施の形態で説明した図３に示す工程と同様な処理を行うことで、サポート膜形成用絶縁膜７７を形成する。
次いで、フォトレジスト技術及び異方性エッチング（ドライエッチング）技術により、犠牲絶縁膜１０３及びサポート膜形成用絶縁膜７７のうち、容量コンタクトパッド７１上に位置する部分を貫通し、かつ容量コンタクトパッド７１の上面７１ａを露出する孔１０５を形成する。孔１０５は、複数の容量コンタクトパッド７１上に対してそれぞれ形成する。
【００８３】
ところで、一般的に、ドライエッチング技術により、孔を形成する場合、孔の側壁は、孔の上端から孔の下端に向かうにつれて孔の開口径が小さくなるテーパー形状となる。このため、特に、アスペクト比の高い孔を、ドライエッチングにより形成する場合、孔の下部と比較して孔の上部のエッチング時間が長くなるため、孔の上部が横方向に広がりやすい（孔の上部の開口径が大きくなる）傾向にある。
【００８４】
そのため、ドライエッチングにより、開口径が小さく、かつアスペクト比の高い孔を近接して複数形成する場合、隣接する孔同士が接触する（一体化する）虞がある。
また、導体（例えば、容量コンタクトパッド）の上面を露出するように、絶縁膜をドライエッチングしてアスペクト比の高い孔を形成する場合、導体（例えば、容量コンタクトパッド）の上面まで到達しない深さとされた孔が形成される虞がある。これは、マイクロローディング効果によるもので、孔の開口径が小さくなると発生しやすい。
【００８５】
一方、第２の実施の形態では、容量コンタクトパッド７１を覆うエッチングストッパ膜７３の上面７３ａに、第１の犠牲絶縁膜１０１と、第１の犠牲絶縁膜１０１よりもエッチング速度の遅い第２の犠牲絶縁膜１０２と、を順次積層させ、その後、第１及び第２の犠牲絶縁膜１０１，１０３をドライエッチングすることで、容量コンタクトパッド７１の上面７１ａを露出する孔１０５を形成している。
【００８６】
つまり、孔１０５の下部と比較してエッチング時間が長く、かつ開口径が横方向に広がりやすい孔１０５の上部が形成される部分には、孔１０５の下部が形成される第１の犠牲絶縁膜１０１よりもエッチング速度の遅い第２の犠牲絶縁膜１０２が形成されている。
これにより、孔１０５のアスペクト比が高い場合でも、第２の犠牲絶縁膜１０２により孔１０５の上部の開口径が横方向に広がることを抑制することが可能となる。
【００８７】
したがって、上記第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３に、ドライエッチングにより開口径の小さい孔１０５を近接させて複数形成した場合でも、隣接する孔１０５が接触することを抑制できる。
言い換えれば、隣接する孔１０５に形成された下部電極８３同士が接触することを抑制できる。つまり、半導体装置１０の歩留まりを向上させることができる。
【００８８】
また、孔１０５の下部が形成される絶縁膜として、第２の犠牲絶縁膜１０２よりもエッチング速度の速い第１の犠牲絶縁膜１０２を形成することにより、孔１０５の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となるため、半導体基板１１面内において、孔１０５の底を精度良く容量コンタクトパッド７１の上面７１ａに到達させることができる。
これにより、孔１０５に形成される下部電極８３の下端と容量コンタクトパッド７１との間の電気的接続信頼性を向上させることが可能となるので、半導体装置１００の歩留まりを向上させることができる。
【００８９】
次いで、図１１に示す工程では、図１０に示す構造体の上面側から、孔１０５の底面１０５ｂに対応する容量コンタクトパッド７１の上面７１ａ、及び犠牲絶縁膜１０３のうち、孔１０５の側壁部分１０５ａ（具体的には、孔１０５に露出されたエッチングストッパ膜７３、犠牲絶縁膜１０３、及びサポート膜形成用絶縁膜７７の側壁部分）を覆うように、導電膜８１を形成する。
【００９０】
具体的には、例えば、ＣＶＤ法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、を順次積層することで、チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）よりなる導電膜８１を形成する。このとき、サポート膜形成用絶縁膜７７の上面７７ａにも導電膜８１が形成される。
【００９１】
次いで、図１２に示す工程では、先に説明した第１の実施の形態の図６Ａ及び図６Ｂに示す工程と同様な処理を行うことで、複数の孔１０５の内面に、導電膜８１よりなる下部電極８３を形成する。
その後、サポート膜形成用絶縁膜７７を母材とし、かつ複数の下部電極８３の上端を連結し、複数の下部電極８３間に位置する犠牲絶縁膜７５の上面７５ａの一部を露出する開口部８４Ａを有したサポート膜８４を形成する。この段階において、周辺回路領域Ｂに形成された第２の犠牲絶縁膜１０２の上面１０２ａ全体がサポート膜８４から露出されている。
【００９２】
次いで、図１３に示す工程では、図１２に示す複数の下部電極８３（導体膜８１）の外壁を覆う犠牲絶縁膜１０３を除去し、複数の下部電極８３を露出させる。
具体的には、サポート膜８４及びエッチングストッパ膜７３が犠牲酸化膜１０３よりもエッチングされにくい条件を用いたウエットエッチングにより、図１２に示すメモリセル領域Ａ及び周辺回路領域Ｂに残存する犠牲絶縁膜１０３を除去することで、エッチングストッパ膜７３の上面７３ａ及び複数の下部電極８３の外壁面８３ａを露出させる。
【００９３】
このとき、エッチングストッパ膜７３がエッチングストッパとして機能するため、上記ウエットエッチングにより、エッチングストッパ膜７３の下方に形成された回路素子層１２が損傷すること（具体的には、第２の層間絶縁膜６５がエッチングされること）を抑制できる。ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水（ＨＦ液）を用いることができる。
【００９４】
このように、エッチングストッパ膜７３の上面７３ａに、炭素成分を含まない原料を用いたプラズマＣＶＤ法により第１の犠牲絶縁膜１０１を成膜し、次いで、第１の犠牲絶縁膜１０１の上面１０１ａに、炭素成分を含まない原料を用いた高密度プラズマＣＶＤ法により第２の犠牲絶縁膜１０２を成膜して、積層された第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３を形成し、その後、犠牲絶縁膜１０３を貫通する孔１０５を形成し、次いで、犠牲絶縁膜１０３のうち、孔１０５の側壁部分１０５ａ及び底面１０５ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜１０３を除去することにより、犠牲絶縁膜１０３の除去後において、導電膜８１に炭素成分に起因する残渣が付着することがなくなる。
【００９５】
したがって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。
これにより、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図１４参照）の特性が向上するため、半導体装置１００の歩留まりを向上できる。
【００９６】
次いで、図１４に示す工程では、先に説明した第１の実施の形態の図８に示す工程と同様な処理を行うことで、メモリセル領域Ａ及び周辺回路領域Ｂに形成されたエッチングストッパ膜７３の上面７３ａ、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）、及びサポート膜８４の表面を覆う容量絶縁膜８６と、容量絶縁膜８６の表面８６ａを覆う第１の導電膜８７と、第１の導電膜８７の表面８７ａを覆う第２の導電膜８８と、を順次形成する。
【００９７】
このとき、第１及び第２の導電膜８７，８８は、容量絶縁膜８６が形成された下部電極８３内の空間８３Ａ、及び容量絶縁膜８６が形成された下部電極８３間の空間８３Ｂを埋め込むような厚さで形成する。また、第２の導電膜８８は、その上面８８ａが平坦な面となるように形成する。
また、第１及び第２の導電膜８７，８８は、周辺回路領域Ｂに形成された容量絶縁膜８６（図示せず）の表面にも形成される。
【００９８】
その後、第１の実施の形態の図８に示す工程と同様な手法により、異方性エッチング（具体的には、ドライエッチング）により、周辺回路領域Ｂに形成された容量絶縁膜８６、第１の導電膜８７、及び第２の導電膜８８を選択的に除去する。
これにより、メモリセル領域Ａに、下部電極８３と、容量絶縁膜８６と、第１の導電膜８７を母材とする上部電極本体８９及び第２の導電膜８８を母材とするプレート電極９１よりなる上部電極９２と、を有するキャパシタ９５が複数形成される。
【００９９】
なお、図示してはいないが、図１４に示す構造体の上面側から第３の層間絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））を成膜し、その後、ＣＭＰ法により第３の層間絶縁膜の上面側を研磨することで、第２の導電膜８８の上面８８ａよりも上方に配置され、かつ平坦化された上面を第３の層間絶縁膜に形成する。
【０１００】
次いで、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第１の配線６１に到達するコンタクトプラグ（図示せず）と、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第２の配線６２に到達するコンタクトプラグ（図示せず）と、を形成する。
【０１０１】
その後、第３の層間絶縁膜の上面のうち、メモリセル領域Ａに位置する面に、上部電極９２と電気的に接続される配線（図示せず）を形成すると共に、第３の層間絶縁膜の上面のうち、周辺回路領域Ｂに位置する面に、第３の層間絶縁膜を貫通するコンタクトプラグ（図示せず）と接続される配線（図示せず）を形成する。
【０１０２】
これにより、第２実施の形態の半導体装置１００が製造される。なお、図１４では、上記説明した第３の層間絶縁膜、該第３の層間絶縁膜を貫通するコンタクトプラグ、及び第３の層間絶縁膜上に形成される配線の図示を省略する。
【０１０３】
第２の実施の形態の半導体装置の製造方法によれば、エッチングストッパ膜７３の上面７３ａに、炭素成分を含まない原料を用いたプラズマＣＶＤ法により第１の犠牲絶縁膜１０１を成膜し、次いで、第１の犠牲絶縁膜１０１の上面１０１ａに、炭素成分を含まない原料を用いた高密度プラズマＣＶＤ法により、第１の犠牲絶縁膜１０１よりもエッチング速度の遅い第２の犠牲絶縁膜１０２を成膜し、その後、第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３をドライエッチングして、容量コンタクトパッド７１の上面７１ａを露出する孔１０５を形成する際、第２の犠牲絶縁膜１０２により孔１０５の上部の開口径が横方向に広がることを抑制可能になると共に、孔１０５の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となる。
【０１０４】
これにより、開口径の小さい孔１０５を近接させて複数形成した場合でも、隣接する孔１０５が接触することを抑制でき、また、半導体基板１１面内において、孔１０５の底を精度良く容量コンタクトパッド７１の上面７１ａに到達させることができる。
【０１０５】
よって、ドライエッチングにより開口径の小さい孔１０５を近接させて複数形成した場合でも、隣接する孔１０５に形成された下部電極８３同士の接触を抑制可能になると共に、孔１０５に形成される下部電極８３の下端と容量コンタクトパッド７１との間の電気的接続信頼性を向上させることが可能となる。したがって、第２の実施の形態の半導体装置１００の歩留まりを向上させることができる。
【０１０６】
また、第２の実施の形態の半導体装置によれば、エッチングストッパ膜７３の上面７３ａに、炭素成分を含まない原料を用いたプラズマＣＶＤ法により第１の犠牲絶縁膜１０１を形成し、次いで、第１の犠牲絶縁膜１０１の上面１０１ａに、炭素成分を含まない原料を用いた高密度プラズマＣＶＤ法により、第１の犠牲絶縁膜１０１よりもエッチング速度の遅い第２の犠牲絶縁膜１０２を形成することで、第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３を形成し、その後、犠牲絶縁膜１０３を貫通する孔１０５を形成し、次いで、犠牲絶縁膜１０３のうち、孔１０５の側壁部分１０５ａ及び底面１０５ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜１０３を除去することにより、犠牲絶縁膜１０３の除去後において、導電膜８１への炭素成分に起因する残渣の付着を低減することが可能となる。
【０１０７】
したがって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。
これにより、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図１４参照）の特性が向上するため、半導体装置１００の歩留まりを向上できる。
【０１０８】
なお、第２の実施の形態では、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法で第１の犠牲絶縁膜１０１を形成し、炭素を含まない原料であるモノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法で第２の犠牲絶縁膜１０２を形成した場合を例に挙げて説明したが、炭素を含まない原料であるモノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法で第１の犠牲絶縁膜１０１を形成し、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料で第２の犠牲絶縁膜１０２を形成してもよい。
この場合、犠牲絶縁膜１０３の除去後において、導電膜８１に炭素成分に起因する残渣が付着することがなくなるので、半導体装置１００の歩留まりを向上させることができる。
【０１０９】
また、メモリセル領域Ａのうち、同一のマットセル群を囲むように、下部電極を構成する導電膜、容量絶縁膜、及び上部電極を構成する導電膜よりなるガードリングを形成し、該ガードリングよりも内側の位置に形成された犠牲絶縁膜のみを除去する場合がある。
このような場合にも、第２の実施の形態の半導体装置１００の製造方法を適用することが可能であり、第２の実施の形態の半導体装置１０と同様な効果を得ることができる。
【０１１０】
しかし、第２の実施の形態の半導体装置１００の製造方法を、該ガードリングを形成しない構造とされた第２の実施の形態の半導体装置１００に適用した方が、より多くの量の犠牲絶縁膜１０３を除去するので、その効果は大きい。
【０１１１】
（第３の実施の形態）
図１５〜図１９は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図１５〜図１９では、第３の実施の形態の半導体装置１１０（図１９参照）の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示して、以下の説明を行う。また、図１５〜図１９において、先に説明した第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。
【０１１２】
図１５〜図１９を参照して、第３の実施の形態の半導体装置１１０の製造方法について説明する。
始めに、図１５に示す工程では、第１の実施の形態の図２で説明した方法と同様な手法により、半導体基板１１の表面１１ａに、回路素子層１２、容量コンタクトパッド７１、及びエッチングストッパ膜７３を順次形成する。
【０１１３】
次いで、炭素を含む原料であるＴＥＢ（Ｔｒｉｅｔｈｙｌ Ｂｏｒｏｎ）、ＴＥＰＯ（Ｔｒｉｅｔｈｙｌ Ｐｈｏｓｐｈａｔｅ）、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｓｉｌａｎｅ）、Ｏ３を用いたプラズマＣＶＤ法により、エッチングストッパ膜７３の上面７３ａを覆うように、ＢＰＳＧ膜よりなる第１の犠牲絶縁膜１１１（例えば、厚さ０．６μｍ）を形成する。
【０１１４】
この場合、第１の犠牲絶縁膜１１１の成膜条件として、例えば、半導体基板１１の温度が４５０〜５００℃、ＴＥＢの流量が４００〜４５０ｓｃｃｍ、ＴＥＰＯの流量が１００〜１５０ｓｃｃｍ、ＴＥＯＳの流量が２０００〜２５００ｓｃｃｍ、Ｏ３の流量が１３０００〜１５０００ｓｃｃｍ、成膜チャンバー内の圧力が２６６６７Ｐａの条件を用いることができる。
【０１１５】
次いで、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、第１の犠牲絶縁膜１１１の上面１１１ａを覆うように、シリコン酸化膜（ＳｉＯ２膜）よりなる第２の犠牲絶縁膜１１２（例えば、厚さ０．８μｍ）を形成する。
この場合、第２の犠牲絶縁膜１１２の成膜条件として、例えば、半導体基板１１の温度が３５０〜４００℃、モノシラン（ＳｉＨ４）の流量が５００〜６００ｓｃｃｍ、Ｎ２Ｏの流量が８０００〜１００００ｓｃｃｍ、成膜チャンバー内の圧力が３６０Ｐａの条件を用いることができる。
【０１１６】
これにより、炭素を含む原料により成膜された第１の犠牲絶縁膜１１１、及び炭素を含まない原料により成膜された第２の犠牲絶縁膜１１２よりなる犠牲絶縁膜１１３が形成される。
つまり、第３の実施の形態の犠牲絶縁膜１１３は、炭素を含む原料のみで形成した場合と比較して、膜中に含まれる炭素の量が少ない。
【０１１７】
次いで、図１６に示す工程では、第１の実施の形態で説明した図３に示す工程と同様な処理を行うことで、サポート膜形成用絶縁膜７７を形成する。
次いで、フォトレジスト技術及び異方性エッチング（ドライエッチング）技術により、犠牲絶縁膜１１３及びサポート膜形成用絶縁膜７７のうち、容量コンタクトパッド７１上に位置する部分を貫通し、かつ容量コンタクトパッド７１の上面７１ａを露出する孔１１５を形成する。孔１１５は、複数の容量コンタクトパッド７１上に対してそれぞれ形成する。
【０１１８】
ところで、プラズマＣＶＤ法により形成されたシリコン酸化膜（ＳｉＯ２膜）よりなる第２の犠牲絶縁膜１１２は、ＢＰＳＧ膜よりなる第１の犠牲絶縁膜１１１よりもエッチング速度が遅い。
このため、第１及び第２の犠牲絶縁膜１１１，１１２よりなる犠牲絶縁膜１１３をドライエッチングして、容量コンタクトパッド７１の上面７１ａを露出する孔１１５を形成することで、第２の犠牲絶縁膜１１２により孔１１５の上部の開口径が横方向に広がることを抑制することが可能になると共に、孔１１５の下部を形成する際のエッチング速度を向上させて、ドライエッチングを容易に行うことが可能となる。
【０１１９】
これにより、開口径の小さい孔１１５を近接させて複数形成した場合でも、隣接する孔１１５が接触することを抑制でき、また、半導体基板１１面内において、孔１１５の底を精度良く容量コンタクトパッド７１の上面７１ａに到達させることができる。
【０１２０】
よって、ドライエッチングにより開口径の小さい孔１１５を近接させて複数形成した場合でも、隣接する孔１１５に形成された下部電極８３同士が接触することを抑制可能になると共に、孔１１５に形成される下部電極８３の下端と容量コンタクトパッド７１との間の電気的接続信頼性を向上させることが可能となる。したがって、第３の実施の形態の半導体装置１１０の歩留まりを向上させることができる。
【０１２１】
次いで、図１６に示す構造体の上面側から、孔１１５の底面１１５ｂに対応する容量コンタクトパッド７１の上面７１ａ、及び犠牲絶縁膜１１３のうち、孔１１５の側壁部分１１５ａ（具体的には、孔１１５に露出されたエッチングストッパ膜７３、犠牲絶縁膜１１３、及びサポート膜形成用絶縁膜７７の側壁部分）を覆うように、導電膜８１を形成する。
【０１２２】
具体的には、例えば、ＣＶＤ法により、チタン膜（Ｔｉ膜）と、窒化チタン膜（ＴｉＮ膜）と、を順次積層することで、チタン膜（Ｔｉ膜）及び窒化チタン膜（ＴｉＮ膜）よりなる導電膜８１を形成する。このとき、サポート膜形成用絶縁膜７７の上面７７ａにも導電膜８１が形成される。
【０１２３】
次いで、図１７に示す工程では、先に説明した第１の実施の形態の図６Ａ及び図６Ｂに示す工程と同様な処理を行うことで、複数の孔１１５の内面に、導電膜８１よりなる下部電極８３を形成する。その後、サポート膜形成用絶縁膜７７を母材とし、かつ複数の下部電極８３の上端を連結し、複数の下部電極８３間に位置する第２の犠牲絶縁膜１１２の上面１１２ａの一部を露出する開口部８４Ａを有したサポート膜８４を形成する。
この段階では、周辺回路領域Ｂに形成された第２の犠牲絶縁膜１１２の上面１１２ａ全体がサポート膜８４から露出されている。
【０１２４】
次いで、図１８に示す工程では、図１７に示す複数の下部電極８３（導体膜８１）の外壁を覆う犠牲絶縁膜１０３を除去し、複数の下部電極８３を露出させる。
具体的には、サポート膜８４及びエッチングストッパ膜７３が犠牲酸化膜１１３よりもエッチングされにくい条件を用いたウエットエッチングにより、図１７に示すメモリセル領域Ａ及び周辺回路領域Ｂに残存する犠牲絶縁膜１１３を除去することで、エッチングストッパ膜７３の上面７３ａ及び下部電極８３の外壁面８３ａを露出させる。
【０１２５】
このとき、エッチングストッパ膜７３がウエットエッチングのストッパとして機能するため、エッチング液により、エッチングストッパ膜７３の下方に形成された回路素子層１２が損傷すること（具体的には、第２の層間絶縁膜６５がエッチングされること）を抑制できる。ウエットエッチングに使用するエッチング液としては、例えば、フッ化水素水（ＨＦ液）を用いることができる。
【０１２６】
このように、エッチングストッパ膜７３の上面７３ａに、炭素成分を含む原料を用いて第１の犠牲絶縁膜１１１を形成し、次いで、第１の犠牲絶縁膜１１１の上面１１１ａに、炭素成分を含まない原料により第２の犠牲絶縁膜１０２を形成し、その後、積層された第１及び第２の犠牲絶縁膜１０１，１０２よりなる犠牲絶縁膜１０３を貫通する孔１１５を形成し、次いで、犠牲絶縁膜１１３のうち、孔１１５の側壁部分１１５ａ及び底面１１５ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、ウエットエッチングにより犠牲絶縁膜１１３を除去することで、従来よりも炭素を含む犠牲絶縁膜の除去量を少なくすることが可能となる。
【０１２７】
これにより、犠牲絶縁膜１１３の除去後において、導電膜８１よりなる下部電極８３への炭素成分に起因する残渣の付着が抑制され、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６（後述する図１９参照）の成膜不良を抑制することが可能となる。
したがって、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図１９参照）の特性の低下を抑制可能となるので、第３の実施の形態の半導体装置１１０の歩留まりを向上させることができる。
【０１２８】
次いで、図１９に示す工程では、先に説明した第１の実施の形態の図８に示す工程と同様な処理を行うことで、メモリセル領域Ａ及び周辺回路領域Ｂに形成されたエッチングストッパ膜７３の上面７３ａ、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）、及びサポート膜８４の表面を覆う容量絶縁膜８６と、容量絶縁膜８６の表面８６ａを覆う第１の導電膜８７と、第１の導電膜８７の表面８７ａを覆う第２の導電膜８８と、を順次形成する。
【０１２９】
このとき、第１及び第２の導電膜８７，８８は、容量絶縁膜８６が形成された下部電極８３内の空間８３Ａ、及び容量絶縁膜８６が形成された下部電極８３間の空間８３Ｂを埋め込むような厚さで形成する。また、第２の導電膜８８は、その上面８８ａが平坦な面となるように形成する。
また、第１及び第２の導電膜８７，８８は、周辺回路領域Ｂに形成された容量絶縁膜８６（図示せず）の表面にも形成される。
【０１３０】
その後、第１の実施の形態の図８に示す工程と同様な手法により、異方性エッチング（具体的には、ドライエッチング）により、周辺回路領域Ｂに形成された容量絶縁膜８６、第１の導電膜８７、及び第２の導電膜８８を選択的に除去する。
これにより、メモリセル領域Ａに、下部電極８３と、容量絶縁膜８６と、第１の導電膜８７を母材とする上部電極本体８９及び第２の導電膜８８を母材とするプレート電極９１よりなる上部電極９２と、を有するキャパシタ９５が複数形成される。
【０１３１】
なお、図示してはいないが、実際には、キャパシタ９５を形成後に、以下の処理を行う。
図１９に示す構造体の上面側から第３の層間絶縁膜（例えば、シリコン酸化膜（ＳｉＯ２膜））を成膜し、その後、ＣＭＰ法により第３の層間絶縁膜の上面側を研磨することで、第２の導電膜８８の上面８８ａよりも上方に配置され、かつ平坦化された上面を第３の層間絶縁膜に形成する。
【０１３２】
次いで、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第１の配線６１に到達するコンタクトプラグ（図示せず）と、第３の層間絶縁膜を貫通し、かつ周辺回路領域Ｂに配置された第２の配線６２に到達するコンタクトプラグ（図示せず）と、を形成する。
【０１３３】
その後、第３の層間絶縁膜の上面のうち、メモリセル領域Ａに位置する面に、上部電極９２と電気的に接続される配線（図示せず）を形成すると共に、第３の層間絶縁膜の上面のうち、周辺回路領域Ｂに位置する面に、第３の層間絶縁膜を貫通するコンタクトプラグ（図示せず）と接続される配線（図示せず）を形成する。
【０１３４】
これにより、第３実施の形態の半導体装置１１０が製造される。なお、図１９では、上記説明した第３の層間絶縁膜、該第３の層間絶縁膜を貫通するコンタクトプラグ、及び第３の層間絶縁膜上に形成される配線の図示を省略する。
【０１３５】
第３の実施の形態の半導体装置の製造方法によれば、エッチングストッパ膜７３の上面７３ａに、炭素成分を含む原料を用いて第１の犠牲絶縁膜１１１を形成し、次いで、第１の犠牲絶縁膜１１１の上面１１１ａに、炭素成分を含まない原料により第２の犠牲絶縁膜１０２を形成し、その後、積層された第１及び第２の犠牲絶縁膜１１１，１１２よりなる犠牲絶縁膜１１３を貫通する孔１１５を形成し、次いで、犠牲絶縁膜１１３のうち、孔１１５の側壁部分１１５ａ及び底面１１５ｂを覆う導体膜８１よりなる下部電極８３を形成し、その後、犠牲絶縁膜１１３を除去することにより、従来よりも炭素を含む犠牲絶縁膜の除去量を少なくすることが可能となる。
【０１３６】
これにより、犠牲絶縁膜１１３の除去後において、導電膜８１よりなる下部電極８３への炭素成分に起因する残渣の付着が抑制されるため、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となる。
これにより、下部電極８３、容量絶縁膜８６、及び上部電極９２よりなるキャパシタ９５（後述する図８参照）の特性が向上するため、半導体装置１１０の歩留まりを向上できる。
【０１３７】
なお、第３の実施の形態では、炭素を含む原料であるＴＥＢ、ＴＥＰＯ、ＴＥＯＳ、Ｏ３を用いたプラズマＣＶＤ法により、エッチングストッパ膜７３の上面７３ａを覆うように、ＢＰＳＧ膜よりなる第１の犠牲絶縁膜１１１を形成し、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、第１の犠牲絶縁膜１１１の上面１１１ａを覆うシリコン酸化膜（ＳｉＯ２膜）よりなる第２の犠牲絶縁膜１１２を形成する場合を例に挙げて説明したが、炭素を含まない原料であるモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法により、エッチングストッパ膜７３の上面７３ａを覆う第１の犠牲絶縁膜１１１を形成し、その後、炭素を含む原料であるＴＥＢ、ＴＥＰＯ、ＴＥＯＳ、Ｏ３を用いたプラズマＣＶＤ法により第２の犠牲絶縁膜１１２を形成してもよい。
【０１３８】
この場合、従来よりも炭素を含む犠牲絶縁膜の除去量が少なくなるので、犠牲絶縁膜の除去後において、導電膜８１よりなる下部電極８３への炭素成分に起因する残渣の付着が抑制される。よって、下部電極８３の表面（下部電極８３の外壁面８３ａ及び内面８３ｂを含む面）に形成される容量絶縁膜８６及び上部電極９２の成膜不良が抑制され、容量値を向上させることが可能になると共に、蓄積電荷のリークを減少させることが可能となるので、半導体装置１１０の歩留まりを向上できる。
【０１３９】
また、犠牲絶縁膜１１３を構成する第１及び第２の犠牲絶縁膜１１１，１１２のうち、いずれか１方の絶縁膜を炭素を含んだ原料を用いて成膜し、他方の絶縁膜を炭素を含まない原料を用いて成膜すればよい。
【０１４０】
さらに、炭素を含まない原料による成膜方法は、上記説明したモノシラン（ＳｉＨ４）及び酸化窒素（Ｎ２Ｏ）を含む原料を用いたプラズマＣＶＤ法に限定されない。例えば、第１の実施の形態で説明したモノシラン（ＳｉＨ４）及びＯ２（酸素を含む原料）を用いた高密度プラズマＣＶＤ法を用いてもよい。
また、炭素を含まない原料による成膜方法は、上記説明したＢＰＳＧ膜を形成する際の方法に限定されない。例えば、炭素を含まない原料を用いて、ＴＥＯＳ膜を形成してもよい。
【０１４１】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【０１４２】
本発明は、半導体装置の製造方法に適用可能である。
【符号の説明】
【０１４３】
１０，１００，１１０…半導体装置、１１…半導体基板、１１ａ，８６ａ，８７ａ…表面、１２…回路素子層、１３…素子分離領域、１３ａ，１８ａ，１９ａ，２１ａ，４５ａ，５４ａ，５５ａ，５６ａ，５７ａ，６５ａ，６８ａ，７３ａ，７５ａ，７７ａ，８８ａ，１０１ａ，１０２ａ，１１１ａ，１１２ａ…上面、１５，１６…活性領域、１８…絶縁膜、１９…ゲート電極形成用導電膜、２１…キャップ形成用絶縁膜、２３…キャップ絶縁膜、２５…第１のゲート絶縁膜、２６…第１のゲート電極、２８…ダミーゲート用絶縁膜、２９…ダミーゲート電極、３２…第２のゲート絶縁膜、３３…第２のゲート電極、３５…第１の不純物拡散領域、３６…第２の不純物拡散領域、３７…第３の不純物拡散領域、３８…第４の不純物拡散領域、４１…セルトランジスタ、４２…周辺トランジスタ、４４…サイドウォール、４５…第１の層間絶縁膜、４７…第１のコンタクト孔、４８…第２のコンタクト孔、５１…第３のコンタクト孔、５２…第４のコンタクト孔、５４…第１のコンタクトプラグ、５５…第２のコンタクトプラグ、５６…第３のコンタクトプラグ、５７…第４のコンタクトプラグ、５９…ビット線、６１…第１の配線、６２…第２の配線、６５…第２の層間絶縁膜、６７…容量コンタクト孔、６８…容量コンタクトプラグ、７１…容量コンタクトパッド、７３…エッチングストッパ膜、７５，１０３，１１３…犠牲絶縁膜、７７…サポート膜形成用絶縁膜、７９，１０５，１１５…孔、７９ａ，１０５ａ，１１５ａ…側壁部分、７９ｂ，１０５ｂ，１１５ｂ…底面、８１…導電膜、８３…下部電極、８３ａ…外壁面、８３ｂ…内面、８３Ａ，８３Ｂ…空間、８４…サポート膜、８４Ａ…開口部、８６…容量絶縁膜、８７…第１の導電膜、８８…第２の導電膜、８９…上部電極本体、９１…プレート電極、９２…上部電極、９５…キャパシタ、１０１，１１１…第１の犠牲絶縁膜、１０２、１１２…第２の犠牲絶縁膜、Ａ…メモリセル領域、Ｂ…周辺回路領域
【特許請求の範囲】
【請求項１】
炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、
前記犠牲絶縁膜を貫通する孔を形成する工程と、
前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、
前記犠牲絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記犠牲絶縁膜を形成する工程では、モノシラン及び酸素を含む原料を用いたプラズマＣＶＤ法により前記犠牲絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記犠牲絶縁膜を形成する工程では、モノシラン及び酸素を含む原料を用いた高密度プラズマＣＶＤ法により前記犠牲絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記犠牲絶縁膜を形成する工程は、第１の犠牲絶縁膜を形成する第１の犠牲絶縁膜形成工程と、
前記第１の犠牲絶縁膜上に第２の犠牲絶縁膜を形成する第２の犠牲絶縁膜形成工程と、を有し、
前記第１の犠牲絶縁膜形成工程、及び前記第２の犠牲絶縁膜形成工程のうち、いずれか一方の工程では、モノシラン及び酸化窒素を含む原料を用いたプラズマＣＶＤ法を用いて成膜処理を行い、他方の工程では、モノシラン及び酸素を含む原料を用いた高密度プラズマＣＶＤ法により成膜処理を行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記孔は、前記犠牲絶縁膜を異方性エッチングすることで形成し、
前記第２の犠牲絶縁膜形成工程では、前記第１の犠牲絶縁膜よりも前記第２の犠牲絶縁膜のエッチング速度が遅くなるように、前記第２の犠牲絶縁膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
半導体基板の表面に、第１の犠牲絶縁膜と、第２の犠牲絶縁膜とを順次積層することで、前記第１及び第２の犠牲絶縁膜よりなる犠牲絶縁膜を形成する工程と、
前記犠牲絶縁膜を貫通する孔を形成する工程と、
前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、
前記犠牲絶縁膜を除去する工程と、を有し、
前記犠牲絶縁膜を形成する工程では、前記第１及び第２の犠牲絶縁膜のうち、いずれか一方を炭素成分を含まない原料により形成し、他方を炭素成分を含む原料により形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記犠牲絶縁膜を除去する工程では、前記導体膜の外壁を覆う前記犠牲絶縁膜を除去し、前記導体膜を露出させることを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項８】
前記犠牲絶縁膜を除去する工程を、前記導体膜を形成する工程の後に行うことを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項９】
前記犠牲絶縁膜を形成する前に、前記半導体基板上に、セルトランジスタ及び周辺トランジスタを含んだ回路素子層を形成する工程と、
前記回路素子層の上面のうち、前記セルトランジスタが形成されたメモリセル領域に、前記セルトランジスタと電気的に接続された複数の容量コンタクトパッドを形成する工程と、
複数の前記容量コンタクトパッドを覆うと共に、前記犠牲絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜上に前記犠牲絶縁膜を形成した後、前記犠牲酸化膜上に、該犠牲酸化膜よりもエッチング速度の遅いサポート膜形成用絶縁膜を形成する工程と、
を有することを特徴とする請求項１ないし８記載のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記孔を形成する工程では、前記犠牲絶縁膜及び前記サポート膜形成用絶縁膜のうち、前記容量コンタクトパッド上に位置する部分を貫通し、かつ前記容量コンタクトパッドの上面を露出するように、前記孔を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記導体膜を形成する工程では、前記サポート膜形成用絶縁膜のうち、前記孔の側壁に対応する部分、及び前記容量コンタクトパッドの上面のうち、前記孔の底面に対応する部分に前記導体膜を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記孔内に形成された前記導電膜は、キャパシタの下部電極となり、
前記下部電極は、複数の前記容量コンタクトパッドのそれぞれに対して形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記導体膜を形成する工程と前記犠牲酸化膜を除去する工程との間に、前記サポート膜形成用絶縁膜をパターニングすることで、前記サポート膜形成用絶縁膜を母材とし、かつ複数の前記下部電極を連結するサポート膜を形成する工程を有することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記サポート膜を形成する工程では、前記周辺回路領域に形成された前記サポート膜形成用絶縁膜を全て除去すると共に、前記メモリセル領域に形成された前記サポート膜形成用絶縁膜の一部を除去することで、前記周辺回路領域に形成された前記犠牲絶縁膜の上面を露出させると共に、複数の前記下部電極間に位置する前記犠牲絶縁膜の上面の一部を露出させることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記犠牲酸化膜を除去する工程では、前記サポート膜及び前記エッチングストッパ膜が前記犠牲酸化膜よりもエッチングされにくい条件を用いたウエットエッチングにより、前記メモリセル領域及び前記周辺回路領域に残存する前記犠牲絶縁膜を除去することで、前記エッチングストッパ膜の上面及び前記下部電極の外壁を露出させることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記犠牲酸化膜を除去後、前記メモリセル領域に形成された前記エッチングストッパ膜の上面、前記下部電極の表面、及び前記サポート膜の表面を覆うように、前記キャパシタの一部となる容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆うように、前記キャパシタの一部となる上部電極を形成する工程と、
を有することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記上部電極を形成する工程では、前記容量絶縁膜が形成された前記下部電極内の空間、及び前記容量絶縁膜が形成された前記下部電極間の空間を埋め込むと共に、上面が平坦な面となるように、前記上部電極を形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１】
炭素成分を含まない原料を用いた成膜方法により、半導体基板の表面に犠牲絶縁膜を形成する工程と、
前記犠牲絶縁膜を貫通する孔を形成する工程と、
前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、
前記犠牲絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記犠牲絶縁膜を形成する工程では、モノシラン及び酸素を含む原料を用いたプラズマＣＶＤ法により前記犠牲絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記犠牲絶縁膜を形成する工程では、モノシラン及び酸素を含む原料を用いた高密度プラズマＣＶＤ法により前記犠牲絶縁膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記犠牲絶縁膜を形成する工程は、第１の犠牲絶縁膜を形成する第１の犠牲絶縁膜形成工程と、
前記第１の犠牲絶縁膜上に第２の犠牲絶縁膜を形成する第２の犠牲絶縁膜形成工程と、を有し、
前記第１の犠牲絶縁膜形成工程、及び前記第２の犠牲絶縁膜形成工程のうち、いずれか一方の工程では、モノシラン及び酸化窒素を含む原料を用いたプラズマＣＶＤ法を用いて成膜処理を行い、他方の工程では、モノシラン及び酸素を含む原料を用いた高密度プラズマＣＶＤ法により成膜処理を行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記孔は、前記犠牲絶縁膜を異方性エッチングすることで形成し、
前記第２の犠牲絶縁膜形成工程では、前記第１の犠牲絶縁膜よりも前記第２の犠牲絶縁膜のエッチング速度が遅くなるように、前記第２の犠牲絶縁膜を形成することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
半導体基板の表面に、第１の犠牲絶縁膜と、第２の犠牲絶縁膜とを順次積層することで、前記第１及び第２の犠牲絶縁膜よりなる犠牲絶縁膜を形成する工程と、
前記犠牲絶縁膜を貫通する孔を形成する工程と、
前記犠牲絶縁膜のうち、前記孔の側壁部分を覆う導体膜を形成する工程と、
前記犠牲絶縁膜を除去する工程と、を有し、
前記犠牲絶縁膜を形成する工程では、前記第１及び第２の犠牲絶縁膜のうち、いずれか一方を炭素成分を含まない原料により形成し、他方を炭素成分を含む原料により形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記犠牲絶縁膜を除去する工程では、前記導体膜の外壁を覆う前記犠牲絶縁膜を除去し、前記導体膜を露出させることを特徴とする請求項１ないし６のうち、いずれか１項記載の半導体装置の製造方法。
【請求項８】
前記犠牲絶縁膜を除去する工程を、前記導体膜を形成する工程の後に行うことを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置の製造方法。
【請求項９】
前記犠牲絶縁膜を形成する前に、前記半導体基板上に、セルトランジスタ及び周辺トランジスタを含んだ回路素子層を形成する工程と、
前記回路素子層の上面のうち、前記セルトランジスタが形成されたメモリセル領域に、前記セルトランジスタと電気的に接続された複数の容量コンタクトパッドを形成する工程と、
複数の前記容量コンタクトパッドを覆うと共に、前記犠牲絶縁膜よりもエッチング速度の遅いエッチングストッパ膜を形成する工程と、
前記エッチングストッパ膜上に前記犠牲絶縁膜を形成した後、前記犠牲酸化膜上に、該犠牲酸化膜よりもエッチング速度の遅いサポート膜形成用絶縁膜を形成する工程と、
を有することを特徴とする請求項１ないし８記載のうち、いずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記孔を形成する工程では、前記犠牲絶縁膜及び前記サポート膜形成用絶縁膜のうち、前記容量コンタクトパッド上に位置する部分を貫通し、かつ前記容量コンタクトパッドの上面を露出するように、前記孔を形成することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記導体膜を形成する工程では、前記サポート膜形成用絶縁膜のうち、前記孔の側壁に対応する部分、及び前記容量コンタクトパッドの上面のうち、前記孔の底面に対応する部分に前記導体膜を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記孔内に形成された前記導電膜は、キャパシタの下部電極となり、
前記下部電極は、複数の前記容量コンタクトパッドのそれぞれに対して形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記導体膜を形成する工程と前記犠牲酸化膜を除去する工程との間に、前記サポート膜形成用絶縁膜をパターニングすることで、前記サポート膜形成用絶縁膜を母材とし、かつ複数の前記下部電極を連結するサポート膜を形成する工程を有することを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記サポート膜を形成する工程では、前記周辺回路領域に形成された前記サポート膜形成用絶縁膜を全て除去すると共に、前記メモリセル領域に形成された前記サポート膜形成用絶縁膜の一部を除去することで、前記周辺回路領域に形成された前記犠牲絶縁膜の上面を露出させると共に、複数の前記下部電極間に位置する前記犠牲絶縁膜の上面の一部を露出させることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記犠牲酸化膜を除去する工程では、前記サポート膜及び前記エッチングストッパ膜が前記犠牲酸化膜よりもエッチングされにくい条件を用いたウエットエッチングにより、前記メモリセル領域及び前記周辺回路領域に残存する前記犠牲絶縁膜を除去することで、前記エッチングストッパ膜の上面及び前記下部電極の外壁を露出させることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記犠牲酸化膜を除去後、前記メモリセル領域に形成された前記エッチングストッパ膜の上面、前記下部電極の表面、及び前記サポート膜の表面を覆うように、前記キャパシタの一部となる容量絶縁膜を形成する工程と、
前記容量絶縁膜の表面を覆うように、前記キャパシタの一部となる上部電極を形成する工程と、
を有することを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記上部電極を形成する工程では、前記容量絶縁膜が形成された前記下部電極内の空間、及び前記容量絶縁膜が形成された前記下部電極間の空間を埋め込むと共に、上面が平坦な面となるように、前記上部電極を形成することを特徴とする請求項１６記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−２６５９９（Ｐ２０１３−２６５９９Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６３１３５（Ｐ２０１１−１６３１３５）
【出願日】平成２３年７月２６日（２０１１．７．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２６日（２０１１．７．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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