半導体装置の製造方法
【課題】キャパシタ上の絶縁膜とキャパシタの形成されていない領域上の絶縁膜と平坦化する際に、キャパシタ上の絶縁膜を一部エッチング除去した後平坦化すると、両者の境界部に残る絶縁膜隆起部が剥がれてくぼみ等の欠陥が発生する。
【解決手段】境界部に残す絶縁膜の隆起部立ち上がり点から水平方向の距離をＬｒ、エッチング量をＨｄとしたとき、アスペクト比Ｈｄ／Ｌｒを０．６以下、好ましくは０．２５以下とする。通常、Ｈｄはキャパシタの形成されていない領域上の絶縁膜表面高さまでとし、Ｌｒはキャパシタ高さの少なくとも４倍とする。
【解決手段】境界部に残す絶縁膜の隆起部立ち上がり点から水平方向の距離をＬｒ、エッチング量をＨｄとしたとき、アスペクト比Ｈｄ／Ｌｒを０．６以下、好ましくは０．２５以下とする。通常、Ｈｄはキャパシタの形成されていない領域上の絶縁膜表面高さまでとし、Ｌｒはキャパシタ高さの少なくとも４倍とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にＤＲＡＭにおけるキャパシタを覆う層間絶縁膜の平坦化に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）の微細化に伴い、すべての部品のサイズが小さくなってきている。ＤＲＡＭの主要な構成要素であるキャパシタも例外ではなく、その専有面積が縮小される傾向にあるが、ＤＲＡＭ回路動作確保のため一定の容量値が必要であり、容量値を稼ぐためにキャパシタ高さを高くした高アスペクト比のキャパシタ、特にカップ状のキャパシタ下部電極の外壁及び内壁の両方を用いるクラウン型のキャパシタを用いている。
【０００３】
ＤＲＡＭにおいて、記憶素子の形成されるメモリセル部にはこのような高アスペクト比のキャパシタが存在するため、周辺回路部より高さが高くなっている。また、周辺回路部にも補償容量などの目的でメモリセル部に形成されるキャパシタと同形状のキャパシタが設けられる場合がある。このようにキャパシタが形成されている領域上とキャパシタが形成されていない領域上の層間絶縁膜は、キャパシタ高さよりも高くして、その上の配線等の加工性向上のため化学機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）で平坦化している（特許文献１）。平坦化のばらつきを防止するため、また、ＣＭＰ負荷を低減するため、キャパシタ上の一部の層間絶縁膜をあらかじめエッチングで除去してからＣＭＰで平坦化している（特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１０８９２７号公報
【特許文献２】ＵＳ２００６／０２８４２３２Ａ
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２では、周辺回路部にダミーパターンが置かれ、キャパシタが形成されている領域上の層間絶縁膜を平坦化前に部分的に除去することが示されているが、エッチングで残った前記領域上の層間絶縁膜は、キャパシタが形成されている領域と形成されていない領域との境界部でクラックを生じ、その後のＣＭＰではがれて、部分的にくぼみを発生させることが本発明者らの検討により明らかとなった。このくぼみにその後に形成する配線材料が残ってしまい、ショートするという弊害をきたしている。
【課題を解決するための手段】
【０００６】
本発明では、キャパシタが形成されている領域（以下、キャパシタ領域という）とキャパシタが形成されていない領域（以下、非キャパシタ領域という）上を、キャパシタ高さよりも厚い膜厚の層間絶縁膜で覆った後に、キャパシタ領域と非キャパシタ領域との間に形成される層間絶縁膜の段差なくして平坦化するため、まずキャパシタ領域上の層間絶縁膜を、非キャパシタ領域上での立ち上がり部からキャパシタ領域上に向かって水平方向にキャパシタの高さの少なくとも４倍以上の距離で絶縁膜を残す第１の領域を除いて除去する。このように所定の幅で第１の領域を残すことにより、この部分が次のＣＭＰによる平坦化によって、はがれてくぼみ欠陥が発生することを抑制できることを見出した。
【０００７】
すなわち、本発明の一実施形態によれば、
一平面上に少なくともキャパシタの形成されたキャパシタ領域とキャパシタの形成されていない非キャパシタ領域とを備えた半導体装置の製造方法であって、
表面が略平坦な半導体基板の上に所定の高さを有するキャパシタを形成してキャパシタ領域と非キャパシタ領域とを規定する工程と、
前記キャパシタの高さよりも厚い膜厚の層間絶縁膜で前記キャパシタ領域および前記非キャパシタ領域を覆う工程と、
前記非キャパシタ領域の前記層間絶縁膜の隆起部立ち上がり点から前記キャパシタ領域の一部領域上であって、前記立ち上がり点からの水平方向の距離Ｌｒである第１の領域を残して、前記キャパシタ領域上の前記層間絶縁膜をエッチング量Ｈｄでエッチングするエッチング工程と、
少なくとも前記第１の領域の前記層間絶縁膜を前記非キャパシタ領域上の前記層間絶縁膜高さまで除去し、前記キャパシタ領域と前記非キャパシタ領域上の前記層間絶縁膜の表面を前記キャパシタが露出しない程度に平坦化する平坦化工程と、
を含み、
前記Ｌｒに対する前記Ｈｄのアスペクト比Ｈｄ／Ｌｒを０．６以下とすることを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【０００８】
キャパシタ領域上の絶縁膜を非キャパシタ領域上での隆起部立ち上がり点からキャパシタ領域上の一部まで所定の幅で第１の領域を残すようにエッチングして、その後ＣＭＰ等で平坦化すると、第１の領域に残っている絶縁膜がＣＭＰの際に剥がれて形成される欠陥の発生が抑制される。
【図面の簡単な説明】
【０００９】
【図１−１】図１（ａ）は半導体ウェハの上面図、図１（ｂ）は半導体チップを含む領域Ａの拡大図を示す。
【図１−２】図１（ｃ）はメモリセル領域が形成された領域Ｂの拡大図を示す。
【図１−３】図１（ｄ）はメモリセル領域の一コーナーを含む領域Ｅの拡大図を示す。
【図１−４】図１（ｅ）は第１周辺キャパシタ領域１２４含む領域Ｃの拡大図、図１（ｆ）は第２周辺キャパシタ領域１２５を含む領域Ｄの拡大図を示す。
【図２】実施例１の第１工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図３】実施例１の第１工程を説明するもので、図１（ｄ）におけるＡ１−Ａ１’線に沿った断面図（ａ）とＡ２−Ａ２’線に沿った断面図（ｂ）を示す。
【図４】実施例１の第２工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図５】実施例１の第３工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図６】実施例１の第４工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図７】実施例１の第４工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図８】実施例１の第５工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図９】実施例１の第５工程における領域Ｂの平面図を示す。
【図１０】実施例１の第５工程における領域Ｅの平面図を示す。
【図１１】実施例１の第６工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図１２】実施例１の第７工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図１３】実施例１の第７工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図１４】実施例１の第７工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図１５】実施例１の第８工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図１６】実施例１の第８工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図１７】実施例１の第８工程における領域Ｂの平面図を示す。
【図１８】実施例１の第９工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示す。
【図１９】実施例１の第９工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図２０】実施例１の第９工程における領域Ｂの平面図を示す。
【図２１】実施例１の第９工程における領域Ｅの平面図を示す。
【図２２】実施例１の第１０工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示す。
【図２３】実施例１の第１０工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図２４】実施例１の第１１工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図２５】実施例１の第１１工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図２６】実施例１の第１１工程における領域Ｂの平面図を示す。
【図２７】本発明の一実施形態に係る半導体装置の製造方法の第１２工程（ＣＭＰ法による平坦化）の概略を示す概念図である。
【図２８】本発明の一実施形態に係る半導体装置の製造方法の第１２工程の各ステップを示す概略断面図である。
【図２９】実施例１の第１２工程のタイムシーケンスの一例（条件１）を示す図である。
【図３０】実施例１の第１２工程後の図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図３１】実施例１の第１２工程後の図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図３２】実施例１の第１２工程後の図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図３３】実施例１の第１３工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図３４】実施例１の第１３工程を説明するもので、図１（ｄ）におけるＡ１−Ａ１’線に沿った断面図（ａ）とＡ２−Ａ２’線に沿った断面図（ｂ）を示す。
【図３５】くぼみ欠陥の実例を示すＳＥＭ写真像を示す。
【図３６】本発明の一実施形態に係る半導体装置の製造方法の第１２工程における研磨パッドと半導体ウェハの接触状態を示す概略図である。
【図３７】実験例１で得られたキャパシタ層間膜突起部の幅Ｌｒとくぼみ欠陥の関係及びアスペクト比との関係を示すグラフ（ａ）と、アスペクト比（Ｈｄ／Ｌｒ）を説明する概念図（ｂ）を示す。
【図３８】実施例１の第１２工程のタイムシーケンスの他の例（条件２）を示す図である。
【図３９】実施例１の第１２工程のタイムシーケンスの他の例（条件３）を示す図である。
【図４０】実施例１の第１２工程において、研磨条件の違いによりくぼみ欠陥数の変化を示す図である。
【図４１】実施例１の第１２工程において、研磨条件の違いによりくぼみ欠陥数の変化を示す図である。
【図４２】変形例１を説明するもので、実施例１の第１０工程に対応し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示す。
【図４３】変形例２を説明するもので、実施例１の第１０工程に対応し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示す。
【図４４】実施例２を説明するもので、実施例１の第８工程に相当し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図４５】実施例２を説明するもので、実施例１の第１０工程に相当し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図４６】実施例２を説明するもので、実施例１の第１２工程後に相当し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施の形態について具体的に説明するが、本発明はこれらの実施形態例のみ限定されるものではない。
【００１１】
（実施例１）
図１（図１−１〜１−４に示す（ａ）〜（ｆ）、以下、図１（ａ）というように表示する）は、本実施例に係るキャパシタ下部電極形成段階での上面図である。図面上、左右方向をＸ軸方向、上下方向をＹ軸方向と定義する。Ｘ軸、Ｙ軸に対して傾いてα方向を定義する。α方向は、メモリセルの活性領域が延在する方向に対応する。これら上面図の紙面垂直方向手前側にＺ軸をとる。
【００１２】
図１（ａ）は、半導体ウェハ１０１の上面図を示し、半導体ウェハ１０１上に、複数の半導体チップ１０２が形成されている。
図１（ｂ）に、図１（ａ）の、一半導体チップ１０２を含む領域Ａの拡大図を示す。Ｘ方向、Ｙ方向に並ぶ隣接する半導体チップ１０２間には、スクライブ線１２１が形成されている。
【００１３】
半導体チップ１０２上には、ＤＲＡＭのメモリセルが形成される。メモリセルは、情報を記憶するキャパシタと、キャパシタを選択するためのセルトランジスタを含んで構成される。メモリセルは、高密度に配置されてアレイを形成する。このＤＲＡＭの主記憶素子として機能し、アレイ状に形成されたキャパシタを、メモリキャパシタと呼び、メモリキャパシタが形成される領域をメモリセル領域１２２と呼ぶ。半導体チップ１０２の領域のうち、メモリセル領域１２２以外の領域を周辺回路領域１２３と呼ぶことにする。
【００１４】
メモリセル領域１２２には、Ｙ方向に延在してワード線が、Ｘ方向に延在してビット線が形成され、ワード線はＸ方向に複数併設され、ビット線はＹ方向に複数併設される。ワード線とビット線の交点にそれぞれメモリセルが配置される。
【００１５】
図１（ｃ）に、図１（ｂ）の、一メモリセル領域１２２が形成された領域である領域Ｂ（１２６）の拡大図を示す。隣接し合うメモリセル領域１２２間の周辺回路領域１２３には、メモリセルを駆動するための周辺回路が形成される。
【００１６】
図１（ｄ）に、図１（ｃ）のメモリセル領域１２２のコーナーと、それに隣接する周辺回路領域１２３であってキャパシタの形成されていない領域１２９を含む領域Ｅ（１３０）の拡大図を示す。表面は、キャパシタ支持膜で一面が覆われ、メモリセル領域１２２には、キャパシタ下部電極が高密度に形成されている。
【００１７】
キャパシタは、メモリキャパシタとして形成される以外に、補償容量のキャパシタや、電気フューズとして、周辺回路領域１２３に形成されることがある。本実施例では、領域Ｃ（１２７）、領域Ｄ（１２８）に、補償容量が形成された。なお、補償容量のキャパシタは、複数のキャパシタが直列又は並列に接続されて一つの大きな容量素子として機能する。そのため、メモリセル領域のキャパシタとは異なり、キャパシタ下部電極は一つ又は複数のパッドにそれぞれ複数接続され、上部電極を介して並列に又は、上部電極とパッドを介して直列に接続される。
【００１８】
領域Ｃ（１２７）に形成された補償容量を第１周辺キャパシタと呼び、第１周辺キャパシタが作るアレイ領域を第１周辺キャパシタ領域１２４と呼ぶ。
【００１９】
領域Ｄ（１２８）に形成された補償容量を第２周辺キャパシタと呼び、第２周辺キャパシタが作るアレイ領域を第２周辺キャパシタ領域１２５と呼ぶ。
【００２０】
本明細書では、キャパシタの形成されていない領域を非キャパシタ領域１２９と呼ぶ。
【００２１】
現在開発されているＤＲＡＭでは、セルアレイ部の大きさは、例えば、ワード線、ビット線が、それぞれ凡そ５００本程度形成される程度の大きさである。本実施例では、プロセスに５０ｎｍの最小加工寸法（Ｆ値）を用い、メモリセル領域１２２の大きさは、およそ、Ｘ方向に５０μｍ、Ｙ方向に６０μｍの略矩形に形成された。
【００２２】
一方、本実施例では、第１周辺キャパシタ領域１２４、第２周辺キャパシタ領域１２５の大きさは、メモリセル領域１２２の面積と比較して小さく、第１周辺キャパシタ領域１２４は、およそ１６μｍ角、第２周辺キャパシタ領域はおよそ６μｍ角の略矩形で形成された。ここで、各キャパシタ領域の大きさは、後述する図１４で定義され、キャパシタ上部電極の両上端肩部２６４間の幅で定義するとする。
【００２３】
尚、半導体チップ１０２には、必ずしも第１周辺キャパシタ、第２周辺キャパシタは、形成されるとは限らない。
【００２４】
実施例１では、上記図面の他に図１（ｄ）のＸ１−Ｘ１’線に沿って切った断面図、Ａ１−Ａ１’線、Ａ２−Ａ２’線に沿って切った断面図、図１（ｃ）のＸ３−Ｘ３’線に沿って切った断面図、図１（ｃ）のＸ２−Ｘ２’線に沿って切った断面図、図１（ｅ）のＸＩ−ＸＩ’線に沿って切った断面図、図１（ｆ）のＸＪ−ＸＪ’線に沿って切った断面図を用いて説明する。
【００２５】
（第１工程）
図２、図３は、本発明の半導体装置の、キャパシタストッパ膜まで形成した段階の断面図である。図２は、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図、図３は図１（ｄ）におけるＡ１−Ａ１’線とＡ２−Ａ２’線に沿って切った断面図に相当する。
【００２６】
図２には、周辺回路領域１２３（非キャパシタ領域１２９）からメモリセル領域１２２の端部にかける領域が、図３には、非キャパシタ領域１２９からメモリセル領域１２２の端部にかける領域Ａ１−Ａ１’、及びメモリセル領域１２２の内部に存在するＡ２−Ａ２’の領域が示されている。
【００２７】
この図に至るまでの工程は以下の通りである。
半導体基板１上に、素子分離２を形成する。素子分離２で区画されて素子形成領域が画定される。
ゲート絶縁膜３’’、ゲート導電膜３、ゲート高融点金属膜３’ゲートキャップ膜５３を順次成膜し、パターニングにして、ゲートキャップ膜５３、ゲート高融点金属膜３’、ゲート導電膜３から成るゲート電極５１を形成する。
ゲート電極５１をマスクに素子形成領域に不純物を導入し、周辺回路領域に周辺部ソース／ドレイン拡散層４’を、メモリセル領域にセル部ソース／ドレイン拡散層４を形成する。
ゲート電極５１の側壁にゲートサイドウォール５４を形成する。
ゲート層間膜５を形成する。ゲート層間膜５を貫いて、セル部ソース／ドレイン拡散層４に接続するセルコンタクトプラグ６を形成する。
セルコンタクトプラグ６上に、ビット線コンタクトプラグ層間膜７を形成する。
ビット線コンタクトプラグ層間膜７に、ビット線と接続する側のセルコンタクトプラグ６上に接続するビット線コンタクトプラグ９を形成する。
ビット線コンタクトプラグ層間膜７、ゲート層間膜５を貫き、周辺回路領域１２３の周辺部ソース／ドレイン拡散層４’と接続する第１周辺コンタクトプラグ８を形成する。
第１配線膜１０、第１配線キャップ膜６１を成膜した後、パターニングして、第１配線キャップ膜６１と第１配線膜１０から成る第１配線６２を形成する。第１配線６２は、ビット線コンタクトプラグ９、第１周辺コンタクトプラグ８と接続する。メモリセル領域１２２に形成された第１配線６２はビット線として機能する。
第１配線６２に第１配線サイドウォール６３を形成する。
第１配線６２上に、ビット線層間膜１１を形成する。
ビット線層間膜１１を貫き、セルキャパシタと接続する側のセルコンタクトプラグ６と接続するキャパシタコンタクトプラグ１２を形成する。
キャパシタコンタクトプラグ１２上に、キャパシタパッド１３を形成する。
キャパシタパッド１３上に、第６工程のキャパシタコアエッチングのストッパ膜として働くキャパシタストッパ膜１４を形成する。材料には、エッチング選択比がとれる材料を用いることができ、本実施例ではシリコン窒化膜を用いた。
【００２８】
（第２工程）
次に、図４に示すように、キャパシタストッパ膜１４上に、第１キャパシタコア膜１６１、第２キャパシタコア膜１６２、キャパシタ支持体膜１６３を、順次、形成する。材料には、第１キャパシタコア膜１６１にはＢＰＳＧ膜を用い、第２キャパシタコア膜１６２にはシリコン酸化膜を用い、キャパシタ支持体膜１６３にはシリコン窒化膜を用いた。キャパシタ支持体膜１６３の材料には、シリコン窒化膜に限定されず、キャパシタコアエッチングで選択比がとれる材料を用いることができる。
【００２９】
第１、第２キャパシタコア膜１６１、１６２の厚さは、共に６００ｎｍ、キャパシタ支持体膜１６３の厚さは１００ｎｍを用いた。第１、第２キャパシタコア膜１６２、１６３、キャパシタ支持体膜１６３の合計膜厚は１．３μｍに形成された。この１．３μｍは、後に形成されるキャパシタ下部電極の高さ（Ｈｅ）に概ね相当する。この高さは、キャパシタの容量値を満足できるように決められ、信頼性上必要なキャパシタの容量の２０ｆＦ程度以上を満足するには、Ｆ＝５０ｎｍのプロセスを用いたＤＲＡＭで、クラウンキャパシタ構造（キャパシタ下部電極の内側、外側を用いる構造）、酸化膜換算１ｎｍのキャパシタ容量膜を用いて、およそ１．２μｍ以上が必要であることに基づいて、０．１μｍの余裕を持たせて設定された。
【００３０】
（第３工程）
続いて、図５に示すように、リソグラフィー技術とドライエッチング技術を用いて、キャパシタ支持体膜１６３、第２キャパシタコア膜１６２、第１キャパシタコア膜１６１、キャパシタストッパ膜１４を貫きキャパシタパッド１３を開口するキャパシタホール１８１を形成する。キャパシタホール１８１の形状は、キャパシタ支持体膜１６３に形成される開口が略円形であり、直径は凡そ８０ｎｍに形成された。本実施例で用いるような高アスペクトのホールの形成では、エッチング形状がボーイング形状に形成され易い。キャパシタホール底部の径が小さく形成されてしまうと、キャパシタホール底部が下部電極で埋め込まれてしまい、下部電極内壁の表面積が小さくなって容量が低下するなどの問題がある。本実施例では、このようなキャパシタホールの底部の径が小さくなる問題を抑制するため、キャパシタホール１８１をドライエッチングで開口後、第１キャパシタコア膜１６１（ＢＰＳＧ膜）のエッチング速度が、第２キャパシタコア膜１６２（シリコン酸化膜）のエッチング速度に比べて大きくなる条件で等方性エッチング処理を行い、径が小さく形成され易いキャパシタホール１８１下部を構成するＢＰＳＧ膜の側壁を広げる方法をとった。この等方性エッチングとしてはＨＦとＨ２Ｏを含む薬液（希フッ酸溶液）を用いた湿式エッチング処理を用いることができる。
【００３１】
このキャパシタホール１８１は、メモリセル領域１２２、第１周辺キャパシタ領域１２４、第２周辺キャパシタ領域１２５のそれぞれに形成される。
【００３２】
（第４工程）
図６に示すように、キャパシタホール１８１内の側面から底面を覆うキャパシタ下部電極２０１を形成する。材料は、チタン膜と窒化チタン膜の積層膜を用い、膜厚はそれぞれ５ｎｍ、１０ｎｍで、合計膜厚１５ｎｍを用いた。材料はこれに限定されず、窒化チタン膜の単層膜、その他の高融点金属膜、ドープトシリコン膜、また、これらの積層膜などを用いることができる。
【００３３】
この工程を経た段階でのメモリキャパシタの上面図を図１（ｃ）、（ｄ）に、Ｘ１−Ｘ１’線での断面図を図６に、Ｘ３−Ｘ３’線での断面図を図７（ａ）に、第１周辺キャパシタの上面図を図１（ｅ）に、ＸＩ−ＸＩ’線での断面図を図７（ｂ）に、第２周辺キャパシタの上面図を図１（ｆ）に、ＸＪ−ＸＪ’線での断面図を図７（ｃ）に示す。なお、図７では、半導体素子等は省略し、キャパシタ下部電極２０１は簡略化した。
【００３４】
（第５工程）
図８に示すように、キャパシタ支持体膜１６３を、リソグラフィー技術及びエッチング技術を用いて、パターニングしてキャパシタ支持体２２１を形成する。キャパシタ支持体２２１は、隣接し合うキャパシタ下部電極２０１間を接続するように形成され、隣接するキャパシタ下部電極２０１間を支え、キャパシタ下部電極２０１の倒れに対する機械的強度を高める働きを持つ。
【００３５】
図９は、領域Ｂ（１２６）の、本工程における上面図である。本実施例で用いたキャパシタ支持体２２１のパターンは、キャパシタ下部電極２０１が作るアレイの領域を平面的に覆うように形成される。この平面状に広がって形成されたキャパシタ支持体２２１には、平面で見て、開口部２２２が複数形成される。この開口部２２２は、後の工程のキャパシタコアエッチング工程のエッチング剤の流通口として、また、キャパシタ容量絶縁膜形成及びキャパシタ上部電極膜形成工程での成膜ガスの流通口として機能する。
【００３６】
図１０は、図９の領域Ｅ（１３０）の拡大図である。開口部２２２のパターン形状は、島状の抜きパターン状に形成されている。開口部２２２は、α方向に複数併設されて、開口部２２２アレイを形成し、この開口部２２２アレイは、α方向に対して垂直方向に複数形成されている。尚、開口部２２２のパターンは、ここに示したパターンには限定されず、直線状に延在するパターンなどを用いても良い。
【００３７】
本実施例で用いた、平板状のキャパシタ支持体２２１のパターンの外縁は、最外周に位置するキャパシタ下部電極２０１から外側に、マージンをとって形成された。
【００３８】
キャパシタ支持体２２１のパターンは、メモリセル領域１２２、第１周辺キャパシタ領域１２４、第２周辺キャパシタ領域１２５のそれぞれに形成された。
【００３９】
（第６工程）
図１１に示すように、キャパシタストッパ膜１４、キャパシタ支持体２２１、キャパシタ下部電極２０１を残して、第１、第２キャパシタコア膜１６１、１６２を選択的にエッチング除去する（キャパシタコアエッチング）。キャパシタコアエッチングは、薬液にフッ酸を用いた湿式エッチングにより行った。このエッチングにより、キャパシタ下部電極２０１の外面が露出する。キャパシタ下部電極２０１の上部には、キャパシタ支持体２２１が形成され、隣接し合うキャパシタ下部電極２０１同士が支えあう。エッチングは、フッ酸を用いた湿式エッチングに限定されず、キャパシタストッパ膜１４、キャパシタ支持体２２１、キャパシタ下部電極２０１に対するエッチング速度が遅く、第１、第２キャパシタコア膜１６１、１６２に対してエッチング速度が速い特性を持つエッチング方法を用いることができる。
【００４０】
キャパシタ下部電極２０１の高さを、下部電極高さと呼びＨｅと表す。Ｈｅは、凡そ、第１、第２キャパシタコア膜１６２、１６３、キャパシタ支持体膜１６３の合計膜厚であり、１．３μｍに形成された。
【００４１】
（第７工程）
次に、図１２に示すように、キャパシタ下部電極２０１の内外壁表面を覆うようにキャパシタ容量膜２６１を形成する。材料にはジルコニウム酸化膜を用い、ＡＬＤ法で形成した。膜厚は１０ｎｍを用いた。
【００４２】
続いて、キャパシタ容量膜２６１上に、キャパシタ上部電極導電膜２６２を形成する。材料には、窒化チタン膜と不純物ドープトシリコン膜の積層膜を用い、膜厚は、それぞれ１０ｎｍ、１４０ｎｍを用いた。成膜はＣＶＤ法で形成した。
【００４３】
キャパシタ上部電極導電膜２６２の上に、エッチングする際のハードマスクとしてキャパシタ上部電極キャップ膜２６６を形成する。材料には、シリコン酸化膜を用い、膜厚は１００ｎｍを用いた。成膜はＣＶＤ法で形成した。
【００４４】
リソグラフィー技術を用いて、キャパシタ上部電極形成予定領域のパターンを有するレジストマスクを形成する。キャパシタ上部電極形成予定領域は、平面上、キャパシタ下部電極２０１が作るアレイの領域を覆うように形成される
【００４５】
レジストマスクを用いて、キャパシタ上部電極キャップ膜２６６、キャパシタ上部電極導電膜２６２を順次エッチングして、キャパシタ上部電極キャップ膜２６６とキャパシタ上部電極導電膜２６２をパターニングする（キャパシタ上部電極エッチング）。キャパシタ上部電極導電膜２６２とキャパシタ上部電極キャップ膜２６６を含めてキャパシタ上部電極２６３と呼ぶ。
パターニング後、レジストマスクを、剥離液を用いて除去する。
【００４６】
図１２は、Ｘ１−Ｘ１’線での断面図、図１３は、Ｘ２−Ｘ２’線での断面図、図１４（ａ）はＸ３−Ｘ３’線での断面図、図１４（ｂ）はＸＩ−ＸＩ’線での断面図、図１４（ｃ）はＸＪ−ＸＪ’線での断面図を示す。なお、図１４では、半導体素子等は省略し、キャパシタアレイ２６５は簡略化した。以下の同じ断面を示す場合も同様である。
【００４７】
キャパシタ下部電極２０１が大きな段差を有しているので、その上に形成されるレジストマスクが、キャパシタ下部電極２０１が作るアレイの端においてレジスト膜厚が薄くなり、キャパシタ上部電極導電膜２６２エッチングの際中に、レジストがもたずにキャパシタ上部電極導電膜２６２肩部がエッチングされてしまう問題があった。これを防止するため、本実施例では、キャパシタ上部電極導電膜２６２上にキャパシタ上部電極キャップ膜２６６を形成し、それをハードマスクとしてキャパシタ上部電極導電膜２６２をエッチングする方法をとっている。尚、肩部でのエッチングの問題がなければ、キャパシタ上部電極キャップ膜２６６は形成しなくて良い。その場合、キャパシタ上部電極２６３はキャパシタ上部電極導電膜２６２から構成される。
【００４８】
この工程を経て、キャパシタ下部電極２０１、キャパシタ容量膜２６１、キャパシタ上部電極２６３から成るキャパシタが形成される。キャパシタはアレイ状に形成され、このアレイをキャパシタアレイ２６５と呼ぶ。キャパシタ上部電極２６３の上面は水平方向に略平坦なプレート電極を構成しており、キャパシタアレイ２６５の上面は略平坦な平面を有し、基板上から垂直方向にある高さを有して突き出るように形成される。
【００４９】
キャパシタアレイ２６５は、メモリセル領域１２２、第１周辺キャパシタ領域１２４、第２周辺キャパシタ領域１２５のそれぞれに形成され、メモリキャパシタアレイ２６５ａ、第１周辺キャパシタアレイ２６５ｂ、第２周辺キャパシタアレイ２６５ｃと呼ぶ。
【００５０】
キャパシタアレイ２６５のキャパシタ上部電極２６３上面から、キャパシタストッパ膜１４上面までの高さをキャパシタ高さと呼び、その高さをＨｃで表す。Ｈｃは、キャパシタ下部電極高さＨｅに、キャパシタ容量膜２６１、キャパシタ上部電極２６３の高さを加えた高さに相当し、本実施例では、１．５μｍに形成された。
【００５１】
キャパシタアレイ２６５の上部の肩端の位置をキャパシタアレイ端２６４と呼ぶ。キャパシタアレイ端２６４は、キャパシタ支持体２２１の縁に沿って形成されたキャパシタ上部電極２６３の縁に相当する。
【００５２】
このキャパシタアレイ端２６４の位置を基準に、キャパシタアレイ２６５の横幅を定義し、キャパシタアレイの横幅をキャパシタアレイ幅と呼び、Ｌ１と表す。図１４に示すように、メモリキャパシタアレイ２６５ａの横幅Ｌ１ａはＸ方向５０μｍ、Ｙ方向６０μｍ、第１周辺キャパシタアレイ２６５ｂの横幅Ｌ１ｂは１６μｍ、第２周辺キャパシタアレイ２６５ｃの横幅Ｌ１ｃは６μｍに形成された。
【００５３】
（第８工程）
キャパシタアレイ２６５上に、キャパシタ層間膜２８１を成膜する。キャパシタ層間膜２８１の膜厚をＨｉと表す。膜厚Ｈｉは、キャパシタ高さＨｃより厚くなるように形成する。キャパシタ高さＨｃは１μｍを超える大きい段差を形成しているため、ＨｉはＨｃを超え、３μｍまでの膜厚に形成する必要がある。このような厚い膜を形成するには、材料には、ストレスが比較的小さい絶縁膜が好ましく、シリコン酸化膜を用いた。成膜は、生産性、比較的段差被覆性に優れるプラズマＣＶＤ法を用いて行った。本実施例では、膜厚Ｈｉは、後に行うキャパシタ層間膜ＣＭＰにおいて、研磨後にキャパシタ上部電極２６３上に残膜を確保できるような厚さを用い、２．３μｍの厚さで形成した。キャパシタ層間膜２８１は、非キャパシタ領域１２９上に形成されたキャパシタ層間膜２８１の高さ、キャパシタアレイ２５６上に形成されたキャパシタ層間膜２８１の高さ、共に、Ｈｉで形成された。
【００５４】
キャパシタ層間膜２８１は、キャパシタアレイ２６５が形成された形状を反映して、基板垂直方向に盛り上がった形状となる。非キャパシタ領域１２９上でのキャパシタ層間膜２８１の表面の高さを基準に見て、キャパシタ領域上で基板垂直方向に盛り上がったキャパシタ層間膜２８１の部分をキャパシタ層間膜隆起部２８１ａと呼ぶ。本実施例では、キャパシタ上部電極は、平面視に略矩形の外縁を有し、キャパシタ層間膜２８１の立ち上がり点２８２で規定される隆起部外縁は、キャパシタ上部電極外縁に追従した略矩形の外周を備えることとなる。キャパシタ層間膜隆起部２８１ａの、非キャパシタ領域１２９から盛り上がった高さ（隆起部高さ）をＨｓと表す。Ｈｓは、凡そキャパシタ高さＨｃに略等しい大きさを持つ。本実施例の場合、Ｈｓは１．５μｍである。
【００５５】
キャパシタ層間膜隆起部２８１ａの形状は、キャパシタアレイ端２６４からキャパシタ層間膜２８１の膜厚程度の離れた距離から基板略垂直方向に立ち上がり、キャパシタアレイ端２６４を中心とした円弧状の斜面形状を持ち、キャパシタアレイ２６５上の部分では上面が平坦な形状となる。円弧状の傾斜を持つ部分をキャパシタ層間膜隆起円弧状部２８１ｃと、キャパシタアレイ２６５上の平坦な部分をキャパシタ層間膜隆起平坦部２８１ｂと呼ぶことにする。
【００５６】
キャパシタ層間膜隆起部２８１ａの、基板から略垂直方向に立ち上がる地点を、立ち上がり点２８２と呼ぶ。立ち上がり点２８２とキャパシタアレイ端２６４の距離をＬｔと表す。Ｌｔは、キャパシタ層間膜隆起円弧状部２８１ｃの横幅に相当する。Ｌｔの大きさは、キャパシタ層間膜２８１のキャパシタアレイ２６５側壁部分での段差被覆性に依存し、キャパシタ層間膜２８１の成膜厚さＨｉの、凡そ１００％〜６０％程度の長さを持つ。本実施例では、Ｌｔは凡そ１．５μｍに形成された。
【００５７】
キャパシタ層間膜隆起部２８１ａの横幅を、立ち上がり点２８２を基準に定義し、横幅をキャパシタ層間膜隆起部幅と呼び、Ｌ２と表すことにする。Ｌ２はＬ１＋２×Ｌｔに等しい。図１６に示すように、メモリキャパシタアレイ２６５ａのＬ２ａは、Ｘ方向５３μｍ，Ｙ方向６３μｍ、第１周辺キャパシタアレイ２６５ｂのＬ２ｂは１９μｍ、第２周辺キャパシタアレイ２６５ｃのＬ２ｃは９μｍに形成された。
キャパシタ層間膜２８１形成後の領域Ｂ（１２６）の平面図を図１７に示す。
【００５８】
キャパシタ層間膜２８１の上には、後の配線形成工程で、キャパシタアレイ２６５領域から周辺回路領域１２３（非キャパシタ領域１２９）にかけて周辺回路配線が形成される。ところが、本実施例のようにキャパシタ層間膜隆起部２８１ａが１μｍを超えるような高さを有して形成されると、その上に、リソグラフィー技術を用いて周辺回路配線のレジストパターンを形成するのが難しいという問題がある。そのため、キャパシタ層間膜２８１は、キャパシタアレイ２６５領域から周辺回路領域１２３（非キャパシタ領域１２９）にかけて、グローバルに平坦化されることが要求される。
【００５９】
層間膜をグローバルに平坦化する方法としては、キャパシタ層間膜２８１の盛り上がった部分のキャパシタ層間膜隆起部２８１ａを選択的に除去して平坦化を行うＣＭＰ法は有効である。ところが、キャパシタ層間膜隆起部２８１ａは、１．５μｍ程度と大きい高さを有し、且つ、数十μｍ以上の幅Ｌ２（Ｌ２ａ及びＬ２ｂ）で形成された広い平面状を持つパターンとなっている。このような、広い平面積を持ち、段差が大きい隆起部をＣＭＰ法で平坦化するには、研磨量が数μｍと大量の研磨が必要である、研磨量が多いとウェハ面内での膜厚のばらつきが大きくなる。さらに研磨量が多いと、半導体ウェハ１０１のエッジで研磨が過度に進んでしまい（過研磨）、半導体ウェハ１０１の端から取り出す半導体チップ１０２が製品不良になるなどの問題が生じる。
【００６０】
このような問題を解決するため、本発明では、キャパシタ層間膜隆起部２８１ａ上を開口するレジストパターンを形成し、そのレジストマスクを用いてＨｓ程度の深さ（エッチング量）でキャパシタ層間膜２８１をエッチングして、キャパシタアレイ２６５上のキャパシタ層間膜２８１の上面の高さと、非キャパシタ領域１２９上のキャパシタ層間膜２８１の上面高さとを、互いに、凡そ、等しい高さに形成する。このとき、キャパシタ層間膜隆起円弧状部２８１ｃはエッチングされないようにレジストパターンで保護し、エッチング後に第１の領域として残す。レジストマスクを除去した後、形成された第１の領域はＣＭＰ法を用いて研磨除去することにより、表面が平坦な層間膜を形成する方法をとる。比較的小さい幅を有するように形成された第１の領域は、微細なパターンと見なすことができ、少ない研磨量で除去できる。その結果、層間膜の膜厚ばらつきが小さくでき、ウェハ端での過研磨も抑制される。
【００６１】
以下、図面を参照して本発明の平坦化方法を説明する。
（第９工程）
図１８に示すように、リソグラフィー技術を用いて、キャパシタ層間膜隆起部２８１ａのキャパシタアレイ２５６上（つまりキャパシタ層間膜隆起平坦部２８１ｂ上）に、段差低減エッチング予定領域が開口された段差低減レジストマスク３０１を形成する。このレジストマスクの開口部を段差低減レジストマスク開口部３０２と呼ぶ。段差低減レジストマスク開口部３０２の内側の開口端を、段差低減レジストマスク開口端３０３と呼ぶ。
【００６２】
段差低減レジストマスク３０１は、少なくとも、キャパシタ層間膜隆起円弧状部２８１ｃの部分を覆うように形成される。これは、キャパシタ層間膜隆起円弧状部２８１ｃがエッチングされると、その部分はキャパシタ層間膜ＣＭＰ後に溝部として残ってしまい、ＣＭＰ後の平坦性が損なわれることがあるからである。
【００６３】
さらに、段差低減レジストマスク３０１は、立ち上がり点２８２から段差低減レジストマスク開口部端３０３までの距離をＬｒと表し、Ｌｒが所定の値を確保するように形成される。本実施例ではＬｒは６μｍを確保するように形成される。Ｌｒの長さについては、詳細を後述する。このように、段差低減レジストマスク３０１は、キャパシタ層間膜隆起円弧状部２８１ｃを覆うと共に、さらにキャパシタ層間膜隆起部平坦部２８１ｃの一部を覆うように形成された。
【００６４】
キャパシタアレイ端２６４と段差低減レジストマスク開口端３０３の距離をＬｍとする。ＬｍはＬｒ−Ｌｔである。ここではＬｔは１．５μｍであり、Ｌｍは４．５μｍに形成された。
【００６５】
段差低減レジストマスク開口部３０２は、立ち上がり点２８２から幅Ｌｒを確保して形成されることから、キャパシタ層間膜隆起部２８１の横幅Ｌ２が、２×Ｌｒより大きいキャパシタ層間膜隆起部２８１ａでは、段差低減レジストマスク開口部３０２は開口され、Ｌ２が２×Ｌｒ以下を有するキャパシタ層間膜隆起部２８１ａではレジストマスク開口部は形成されない。
【００６６】
本実施例の場合、図１９に示すように、メモリキャパシタアレイ２６５ａ、第１周辺キャパシタアレイ２６５ｂにおいて、段差低減レジストマスク開口部３０２が形成されるが（図１９（ａ），（ｂ））、第２周辺キャパシタアレイ２６５ｃでは、段差低減レジストマスク開口部３０２は形成されない（図１９（ｃ））。
【００６７】
段差低減レジストマスク形成後の領域１２６の平面図を図２０に、領域１３０の平面図を図２１に示す。
【００６８】
（第１０工程）
図２２に示すように、段差低減レジストマスク３０１をマスクに、段差低減レジストマスク開口部３０３で露出されたキャパシタ層間膜隆起部２８１ａをエッチングする（段差低減エッチング）。キャパシタ層間膜隆起部２８１ａに形成されたエッチング開口部を段差低減エッチング開口部３２１と呼ぶ。エッチング量をＨｄと表す。段差低減エッチング開口部３２１の下に残ったキャパシタ層間膜２８１の残膜の厚さをＨｒと表すと、ＨｒはＨｉ−Ｈｄに等しい。
【００６９】
ここで、キャパシタ上部電極導電膜２６２上には、キャパシタ上部電極キャップ膜２６６が形成されている。キャパシタ上部電極導電膜２６２上の絶縁膜の膜厚としては、キャパシタ上部電極キャップ膜２６６の膜厚（本実施例では１００ｎｍ）と、キャパシタ層間膜２８１の膜厚Ｈｒの合計膜厚となる。この合計膜厚をｔと表す。実際の製造において、キャパシタ上部電極導電膜２６２上の絶縁膜の厚さの管理は、この膜厚ｔを測定することにより行う。
【００７０】
エッチングは、高精度のパターニングを行えるように、幅の寸法制御性、加工形状の制御性に優れる異方性ドライエッチングにより行う。
【００７１】
キャパシタ層間膜隆起部２８１ａのうち、段差低減レジストマスク３０１で覆われている部分はエッチングされないで残り、段差低減エッチング開口部３２１の周りに、エッチング量Ｈｄに対応する側面高さ（以下、高さＨｄとも表示する）を有する第１の領域として残る。この第１の領域をキャパシタ層間膜突起部３２３と呼ぶ。キャパシタ層間膜突起部３２３は横幅Ｌｒを有し、平面で見て、キャパシタアレイ端２６４の外縁に沿う（略平行となる）ように環状に形成され、外観形状は土手状様に形成される。
【００７２】
エッチング量Ｈｄは、隆起部高さＨｓと同等程度になるように行う。このように行うことにより、キャパシタアレイ２６５上に形成されるキャパシタ層間膜残部３２２の上面の高さと、非キャパシタ領域１２９のキャパシタ層間膜２８１の上面の高さはほぼ等しくされ、その後に行うキャパシタ層間膜ＣＭＰにおいて周辺回路領域１２３からキャパシタアレイ領域２６５にかけてグローバルに平坦化することが容易になる。本実施例では、Ｈｓは１．５μｍであり、Ｈｄは１．５μｍ程度になるように形成された。Ｈｉは２．３μｍであり、Ｈｒは８００ｎｍに形成された。キャパシタ上部電極導電膜２６２上の絶縁膜の厚さｔは、キャパシタ上部電極キャップ膜２６６の１００ｎｍと、キャパシタ層間膜２８１のＨｒ＝８００ｎｍを合計してなり、ｔ＝９００ｎｍとなる。
【００７３】
（第１１工程）
図２４に示すように、レジストマスクを除去する。
キャパシタ層間膜突起部３２３の断面形状は、異方性ドライエッチングにより形成された略垂直状に切り立ったエッチング側面３４２を有し、そのエッチング側面３４２とキャパシタ層間膜突起部３２３とが作る角部に略直角のエッジ３４１を有する形状となる。一方、キャパシタ層間膜突起部３２３のキャパシタアレイ２６５外側部分の面は、キャパシタ層間膜２８１成膜時の形状を保ち、緩やかな傾斜変化を有するキャパシタ層間膜隆起円弧状部２８１ｃから成る。キャパシタ層間膜突起部３２３の大きさは、高さＨｄ（１．５μｍ）、幅Ｌｒ（６μｍ）を有するように形成されている。
【００７４】
段差低減エッチング開口部３２１とキャパシタ層間膜突起部３２３は、メモリキャパシタアレイ２６５ａ、第１周辺キャパシタアレイ２６５ｂに形成され（図２５（ａ）、（ｂ））、第２周辺キャパシタアレイ２６５ｃには形成されない（図２５（ｃ））。第２周辺キャパシタアレイ２６５ｃでは、第８工程のキャパシタ層間膜２８１を形成したキャパシタ層間膜隆起部２８１ａの形状が維持され、高さ方向に１．５μｍ隆起した隆起部として形成されている。その側部は緩やかな傾斜を持つキャパシタ層間膜隆起円弧状部２８１ｃと平坦部２８１ｂを有している。
【００７５】
２×Ｌｒ（本実施例では１２μｍ）より大きい幅Ｌ２を持つ大面積のキャパシタ層間膜隆起部２８１ａではその内部領域に深さが非キャパシタ領域１２９の高さ程度まで下げられた開口部３２１が形成され、開口部３２１の外側にキャパシタ層間膜突起部３２３が形成された（図２５（ａ）、（ｂ））。２×Ｌｒ以下の幅Ｌ２ｃ（９μｍ）を持つ小面積のキャパシタ層間膜隆起部２８１ａでは、開口部は形成されず、キャパシタ層間膜２８１が成膜された隆起状態が維持された形状となっている（図２５（ｃ））。開口部の形成されないキャパシタ領域を「非エッチングキャパシタ領域」と呼ぶ。
図２６に、領域１２６の平面図を示す。
【００７６】
（第１２工程）
上記第１１工程で形成された表面状態を持つ基板に対して、ＣＭＰ（化学的機械研磨）法を用いて、表面の平坦化を行う（キャパシタ層間膜ＣＭＰ工程）。
【００７７】
図２７はＣＭＰ法の概念図である。プラテン３６１の上に研磨パッド３６２が設けられている。研磨パッド上にスラリー３６５を供給するスラリー供給管３６４が設置されている。半導体ウェハ１０１は、表面が下を向くようにヘッド３６３の下面に設置される。
【００７８】
本実施例のメイン研磨における研磨条件を下記に示す。尚、本実施例の半導体ウェハ１０１は直径３００ｍｍのウェハを用いた。
【００７９】
研磨パッド ：発泡ポリウレタンパッド
スラリー ：シリカスラリー
研磨加重 ：４ｐｓｉ（尚、１ｐｓｉ＝６．８９４７６×１０３Ｐａ）
プラテン回転速度：６０ｒｐｍ
ヘッド回転速度 ：６１ｒｐｍ
研磨量 ：６００ｎｍ（非キャパシタ領域１２９上）
【００８０】
ＣＭＰ工程の概念図を図２８、タイムシーケンスを図２９に示す。図２９では、プラテン回転速度を左縦軸、研磨加重を右縦軸にとり、時間を横軸にとってある。本発明でのＣＭＰ工程は下記の様に行う。
【００８１】
（Ｓ１）半導体ウェハ１０１を装着したヘッド３６３及びプラテン３６１を回転させる（この段階では、研磨パッド３６２と半導体ウェハ１０１は接地していない）。本実施例では、ヘッド３６３の回転速度と、プラテン３６１の回転速度は、ステップＳ１から、メイン研磨のステップＳ４まで同じ回転速度に設定して行い、ヘッド３６３の回転速度と、プラテン３６１の回転速度は、メイン研磨のステップＳ４において研磨する条件に設定された。回転速度については、ヘッド３６３の回転速度と、プラテン３６１の回転速度は、互いに略同じ回転速度となるように設定された。これは、互いに略同じ回転速度にすることにより、半導体ウェハ１０１の面内の任意の点における、研磨パッドと半導体ウェハの相対速度の時間積分を均一とでき、半導体ウェハ面内での研磨量を均一とするためである。ここで、ヘッド３６３の回転速度と、プラテン３６１の回転速度とを全く同じにして行う場合、研磨パッドの面内に研磨速度が不均一な部分が存在すると、半導体ウェハの所定の領域が、研磨パッドの研磨速度が不均一な部分により高い頻度で削りこまれてしまい、半導体ウェハの面内均一性が悪くなるという問題がある。そこで、本実施例では、この問題が起きないようにするため、ヘッド３６３の回転速度と、プラテン３６１の回転速度は、多少の差を持たせて行い、半導体ウェハの各領域は、研磨パッド面内に対して均一に接触するようにした。具体的には、プラテン３６１の回転速度を６０ｒｐｍ、ヘッド３６３の回転速度を６１ｒｐｍとし、ヘッド３６３の回転速度とプラテン３６１の回転速度とは１ｒｐｍの差をつけて行った。また、プラテン３６１の回転速度に対するヘッド３６３の回転速度の差が大きくなり過ぎると、前述したように半導体ウェハ１０１の面内の任意の点における、研磨パッドと半導体ウェハとの相対速度の時間積分が不均一となるため、プラテン３６１の回転速度に対するヘッド３６３の回転速度の差は±２０％以内程度にすることが好ましい。
【００８２】
ここで、本実施例の場合、研磨パッド中心と半導体ウェハ中心距離は１７．８ｃｍであり、前述の回転速度の場合、研磨パッドと半導体ウェハの相対速度を求めると、１．１３ｍ／ｓｅｃとなる。
【００８３】
（Ｓ２）プラテン３６１及びヘッド３６３を前述の回転速度で回転させながら、研磨パッド３６２に、スラリー供給管３６４からスラリー３６５を供給開始する。
【００８４】
（Ｓ３）プラテン３６１及びヘッド３６３を前述の回転速度で回転させながら、ヘッド３６３を下降させて半導体ウェハ１０１を研磨パッド３６２に接地させる。半導体ウェハ１０１を研磨パッド３６２に第１の加重Ｐ１（本実施例では２ｐｓｉ）で押圧する。このステップＳ３を接地ステップと呼ぶ。
【００８５】
（Ｓ４）プラテン３６１及びヘッド３６３を前述の回転速度で回転させながら、研磨加重をＰ１から第２の加重Ｐ２（本実施例では４ｐｓｉ）に増加させて、メイン研磨を行う。このステップＳ４をメイン研磨ステップと呼ぶ。
【００８６】
（Ｓ５）ヘッド３６３を上方に上げて、半導体ウェハ１０１と研磨パッド３６２を離し、研磨を完了する。
【００８７】
ステップＳ４におけるメイン研磨の研磨加重Ｐ２は４ｐｓｉに限定されず３〜５ｐｓｉ程度を用いることができる。これは、加重が小さい領域では、研磨レートが遅くなり過ぎ、処理時間が長くなり生産性に問題が生じるなどの問題がある。そのため、凡そ３ｐｓｉ以上が好ましい。一方、加重が大きい領域では、研磨される層間膜表面にダメージが入り易くなる。そのため、凡そ５ｐｓｉ以下が好ましい。これらを踏まえて３〜５ｐｓｉ程度が用いられた。
【００８８】
また、ステップＳ１からステップＳ４にかけてのプラテン回転速度、ヘッド回転速度は、６０ｒｐｍ程度に限定されず４０〜１００ｒｐｍを用いることができる。これは、回転速度が小さい領域では、研磨レートが遅くなり過ぎ、処理時間が長くなり生産性に問題が生じる。また、スラリーの研磨パッド上への広がりが均一でなくなり研磨の均一性が悪くなる問題がある。そのため凡そ４０ｒｐｍ以上が好ましい。一方、回転速度が大きい方は、回転速度を１００ｒｐｍ程度以上で研磨レートが飽和してしまう傾向が得られた。そのため、回転速度は１００ｒｐｍ以下とすることが好ましい。これらを踏まえて、回転速度としては４０から１００ｒｐｍ程度が用いられた。ここで、この回転速度４０〜１００ｒｐｍは、研磨パッドと半導体ウェハの相対速度に換算して表すと０．７５〜１．８８ｍ／ｓｅｃとなる。
【００８９】
ＣＭＰでは、突起部は、平坦部に比べてより大きな圧力が加わるため、平坦部に比べて研磨速度を速くして行うことができる。その結果、突起部は、平坦部に比べて少ない研磨量で容易に除去される。本実施例においては、非キャパシタ領域１２９部分でのキャパシタ層間膜２８１の研磨量が６００ｎｍ削り込まれるように行った。この研磨により、メモリキャパシタアレイ２６５ａ及び第１周辺キャパシタアレイ２６５ｂでは、高さ約１．５μｍのキャパシタ層間膜突起部３２３は全て研磨除去され、さらに、キャパシタアレイ２６５の領域（キャパシタ領域）から非キャパシタ領域１２９にかけて６００ｎｍ削りこまれて、グローバルに平坦化された。
【００９０】
第２周辺キャパシタアレイ２６５ｃにおいては、段差低減エッチングを行っていないが、１．５μｍの段差を持つキャパシタ層間膜隆起部２８１ａは研磨除去されて、キャパシタ領域から非キャパシタ領域１２９にかけて６００ｎｍ削りこまれて、グローバルに平坦化された。本発明者らの検討により、キャパシタ層間膜２８１の隆起部及び突起部の幅が１０μｍ程度以下であれば、微細パターンと見なすことができ、６００ｎｍ程度の少ない研磨量で容易に除去でき、グローバルに平坦化がされることがわかった。
【００９１】
図３０〜３２にキャパシタ層間膜ＣＭＰ後の状態を示す。図３０は、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図、図３１は図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図、図３２（ａ）〜（ｃ）はそれぞれ、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【００９２】
キャパシタ層間膜ＣＭＰ後の、キャパシタアレイ２６５上に残ったキャパシタ層間膜２８１の残膜の厚さをＨｒ’と表す。Ｈｒ’の厚さは、メモリキャパシタアレイ２６５ａ，第１周辺キャパシタアレイ２６５ｂ，第２周辺キャパシタアレイ２６５ｃにおいて、共に凡そ２００ｎｍに形成された。ここで、キャパシタ上部電極導電膜２６２上の絶縁膜の膜厚をｔ’と表すと、ｔ’は、厚さ１００ｎｍのキャパシタ上部電極キャップ膜２６６と、厚さＨｒ’＝２００ｎｍのキャパシタ層間膜２８１の合計膜厚であり、ｔ’＝３００ｎｍとなる。製造上、ｔ’は、２００〜４００ｎｍ以上となるように管理された。
【００９３】
また、非キャパシタ領域１２９でのキャパシタ層間膜２８１の膜厚をＨｉ’と表す。Ｈｉ’は、２．３μｍから０．６μｍ削られて１．７μｍに形成された。
【００９４】
ここで、キャパシタ層間膜ＣＭＰを行った後の半導体ウェハの表面状態を欠陥検査した所、大きな範囲でキャパシタ層間膜が陥没した欠陥（くぼみ欠陥）が発生することが発明者らの検討でわかってきた。そして、発明者らの検討の結果、キャパシタ層間膜突起部３２３の横幅Ｌｒと高さＨｄが作るアスペクト比Ｈｄ／Ｌｒを所定値以下とすることにより、このくぼみ欠陥の発生を抑制できることがわかってきた。これについては、後述の実験で詳細に説明する。
【００９５】
（第１３工程）
次に、図３３、３４に示すように、ＣＭＰ処理を行ったキャパシタ層間膜２８１’上に追加キャパシタ層間膜４０１を追加成長する。追加キャパシタ層間膜４０１は、キャパシタ上部電極２６３上に局所的に層間膜が薄くなるように形成された部分がある場合の保護のため、また、スクラッチ等の微小欠陥が形成された部分を埋め込んで欠陥を修復するなどのために形成された。膜厚は２００ｎｍで、プラズマＣＶＤ法によりシリコン酸化膜を形成した。尚、追加キャパシタ層間膜４０１は、必要なければ形成しなくて良い。
【００９６】
追加キャパシタ層間膜４０１上面から、キャパシタ上部電極導電膜２６２、第１配線６２に接続する上部コンタクトプラグ４０４を形成する。上部コンタクトプラグ４０４は、バリア層４０２とプラグ層４０３から成る。
【００９７】
上部コンタクトプラグ４０４上に、周辺回路配線として第２配線４０７を形成する。第２配線４０７は配線バリア層４０５と主配線層４０６から成る。
【００９８】
この後、必要に応じて層間絶縁膜、コンタクト、配線、パッシベーション膜が形成されてデバイスが完成する。
【００９９】
なお、図３３は、本第１３工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図、図３４は、図１（ｄ）におけるＡ１−Ａ１’線に沿った断面図（ａ）とＡ２−Ａ２’線に沿った断面図（ｂ）を示す。
【０１００】
（くぼみ欠陥評価）
キャパシタ層間膜ＣＭＰにおいて、半導体ウェハの表面状態を欠陥検査した所、大きな範囲でキャパシタ層間膜が陥没した欠陥が発生することが本発明者らの検討でわかってきた。
【０１０１】
観察されたくぼみ欠陥４４１の一例を図３５に示す。図３５は、ＣＭＰ後に上面から見たＳＥＭ像である。矢印４４２が示すＹ方向は、キャパシタ層間膜突起部３２３のエッチング側面３４２の位置に相当する。矢印４４２線の右側の領域４４３が、キャパシタ層間膜突起部３２３が形成されていた部分に相当する。くぼみ欠陥４４１の平面形状は、矢印４２２に沿ったＹ方向には直線状に延在した形状を持ち、Ｘ方向には弓状に膨らむような形状を持つ。Ｘ方向幅は凡そ領域４４３の範囲内にあり、Ｙ方向幅は領域４４３の幅の凡そ２〜３倍の幅を有し、基板深さ方向にえぐられたような陥没した形状を有している。この形状から、キャパシタ層間膜突起部３２３が、突起部３２３底面のキャパシタ層間膜ごと右側方向に剥ぎ取られた様に見える。
【０１０２】
このような大きなくぼみ欠陥が形成された部分には、その後の工程で、周辺コンタクト、周辺回路配線が形成される。周辺コンタクトの形成では、リソグラフィー技術を用いたレジストマスク形成の際に開口不良が発生するという問題が生じた。さらに、周辺コンタクトプラグ形成では、コンタクトプラグ材を成長してＣＭＰによりコンタクトホールに埋め込む際に、くぼみ欠陥に埋め込まれて形成されたコンタクトプラグ材が除去できずに残存してしまい、その上に形成する周辺回路配線が、くぼみ欠陥に埋め込まれたコンタクトプラグ材を介して短絡すると言う問題が生じた。さらに、周辺回路配線の形成では、周辺回路配線の大きさは、くぼみ欠陥の大きさに比べると数分の１から数十分の１の設計寸法で形成されるため、くぼみ欠陥の部分では周辺回路配線形成のリソグラフィーパターンが形成できず、配線のオープン、隣接配線同士の短絡などのパターン不良が生じた。そして、これら、周辺コンタクト、周辺回路配線の形成不良は、救済が困難であり、これら不良の発生は製品不良に直結してしまうと言う重大欠陥となった。また、くぼみ欠陥は、層間膜を剥ぎ取るだけでなく、剥ぎ取られる際にキャパシタに応力を加えてしまい、キャパシタのリーク増大、信頼性不良などを引き起こし、数千ビット単位の大きな領域での不良を発生させた。このような大きな領域で発生した不良ビットの、冗長セルによる救済は難しく、製品不良に直結してしまうという重大欠陥となった。このように、くぼみ欠陥の発生は、製品不良に直結し易く、１ウェハの歩留まり低下を招く。このため、くぼみ欠陥の発生は１ウェハあたり１００個程度以下、好ましくは、極力０個になる様に抑制しなければならないことが判ってきた。
【０１０３】
尚、くぼみ欠陥が形成された場合、くぼみ欠陥の大きさよりも厚い絶縁膜を形成して埋め込んだ後、ＣＭＰ法により研磨して、埋めなおす方法が考えられる。この方法は、例えば、第１３工程で形成する追加キャパシタ層間膜４０１成長の際に行うことができる。しかし、この方法では、数μｍ以上と言う厚い膜を成長する工程、そのような厚い膜をＣＭＰ研磨する工程を行うので、大きなコスト増加を招く。また、この方法で修復しても、下のキャパシタに応力が加わり損傷を与えた欠陥を修復することはできない。そのため、くぼみ欠陥自体の発生を抑制することが必要であった。
【０１０４】
このようなくぼみ欠陥が発生する原因について、本発明者らは下記のように推察した。
キャパシタ層間膜突起部３２３は、段差低減エッチングにより開口された部分では、側面は略垂直状となるエッチング側面３４２を有し、その先端は断面が略直角を有するエッジ３４１を有している（図２４）。キャパシタ層間膜突起部３２３の幅Ｌｒは、キャパシタ層間膜隆起円弧状部２８１ｃの横幅Ｌｔ以上を有するため、キャパシタ層間膜２８１の膜厚Ｈｉ程度を有し、１μｍ程度以上の大きい幅を有する。エッチング量Ｈｄは、キャパシタ高さＨｅと同等であり、これについても１μｍ以上と大きい値を有している。
【０１０５】
図３６は、このようなキャパシタ層間膜突起部３２３が形成された半導体ウェハ１０１の研磨工程を示した図である（（Ｓ３）、（Ｓ４）工程）。半導体ウェハ１０１が左側に、研磨パッド３６２が右側に移動している状況を示している。半導体ウェハに形成された突起部の左端には研磨パッドから応力を受ける。キャパシタ層間膜突起部３２３は、構造が非対称であり、研磨パッド３６２とエッジ３４１に対応する部分を接地点Ａ、研磨パッド３６２とキャパシタ層間膜隆起円弧状部２８１ｃが接地する部分を接地点Ｂと呼ぶ。研磨パッド３６２は、半導体ウェハ１０１に押圧されて研磨が行われるため、接地点Ａでは、エッジ３４１が略直角状を有しているので研磨パッド３６２が強く引っかかり、且つ、エッチング側面３４２は高さが１μｍ以上と大きいため、研磨パッド３６２がキャパシタ層間膜突起部３２３に深く食い込んで研磨が行われる。そのため、接地点Ａのエッジ３４１及び側面３４２には、極めて大きい力が集中して加わる。なお、径が異なるプラテンとヘッドが同方向に回転しており、キャパシタ層間膜突起部３２３には常に一定の方向に力が加わるわけではないが、エッチング側面３４２に対して直交する方向に力が加わるときに最も大きな力が掛かる。従って、回転によって図２６に示すように開口部３２１の４辺のエッジ３４１のいずれにおいても応力負荷が掛かる。
【０１０６】
そしてこの力は、キャパシタ層間膜突起部３２３の幅が狭い場合、その根元から層間膜を剥ぎ取るようにして欠落させると推察される。このように欠落した部分に、キャパシタ層間膜２８１の表面が大きな範囲で陥没した、くぼみ欠陥が残される。このくぼみ欠陥の大きさは、横幅はキャパシタ層間膜突起部３２３の横幅程度を有し、キャパシタ層間膜突起部３２３の延在方向に数μｍの長さを有する大きさを持つ。また、深さは、キャパシタ層間膜突起部の横幅の半分程度を有し、数１００ｎｍから数μｍに及ぶものとなる。
【０１０７】
尚、接地点Ｂは、傾斜面が緩やかな円弧状であるので、研磨パッド３６２が引っかかり難い構造となっておりくぼみ欠陥は発生しにくいと考えられ、実際、欠陥検査で、接地点Ｂが起因すると見られるくぼみ欠陥は、外観検査上、見つかっていない。
【０１０８】
これらのことから、くぼみ欠陥は、キャパシタ突起部３２３のエッジ部３４１での研磨パッド３６２の引っかかりが原因と推察された。このような原因で発生するくぼみ欠陥が、キャパシタ層間膜突起部３２３の大きさを変えて発生頻度が変わるか調べた。
【０１０９】
（実験例１）
キャパシタ層間膜突起部３２３の大きさを変えるにあたり、幅Ｌｒを変えたウェハを作製した。幅Ｌｒは、第９工程において、キャパシタアレイ端２６４から段差低減レジストマスク開口部端３０３との距離Ｌｍを変えたレチクルを用意し、それを用いてＬｒを変化させた。具体的には、Ｌｍを、０．４μｍ、１．５μｍ、２．５μｍ、４．５μｍと変えた４種類のレチクルを用意し、これを用いて段差低減エッチングを行い、キャパシタ層間膜突起部３２３の幅Ｌｒを変化させた。本実験例１では実施例１と同様に、Ｌｔ＝１．５μｍであり、４種類のＬｍに対応して、Ｌｒは１．９μｍ、３μｍ、４μｍ、６μｍに形成された。形成したキャパシタ層間膜突起部３２３の高さＨｄは１．５μｍで形成した。
【０１１０】
これら４種類のウェハについて、実施例１の第１０工程、第１１工程と同様の工程を経た後、第１２工程と同様の方法で、ＣＭＰ法を用いて平坦化研磨を行った。４種類のウェハについて、欠陥検査装置を用いてウェハ表面の欠陥を調査した。結果を図３７に示す。図３７には、キャパシタ層間膜突起部の幅Ｌｒとくぼみ欠陥の関係及びアスペクト比の関係を示すグラフ（ａ）と、アスペクト比（Ｈｄ／Ｌｒ）を説明する概略図（ｂ）を示す。
【０１１１】
図３７（ａ）のグラフにおいて、実線（黒四角）は、Ｌｒに対するウェハあたりのくぼみ欠陥数を示している。Ｌｒ＝１．９μｍでは、１００００個レベルの欠陥が発生した。Ｌｒを長くするほど、欠陥数は減少し、アスペクト比が０．６において変曲点が見られる。なお、Ｌｒ＝３μｍでは、２０００個以下にまで低減され、Ｌｒ＝４μｍでも依然として１０００個レベルの欠陥が観察されており、いずれも実用できるレベルではない。しかしながら、後述する実験例３に示すように、研磨条件を変更することで実用レベルまで低減することが可能である。これに対し、幅Ｌｒを６μｍまで広くした場合には、本実験例の条件（実施例１の研磨条件）でも１００個レベルと極めて少なくなり、製品取得可能レベルまで低下した。
【０１１２】
Ｌｒを大きくするに従い、キャパシタ層間膜突起部３２３のアスペクト比Ｈｄ／Ｌｒは小さくなる。破線（白丸）は、各Ｌｒのアスペクト比を示したものである（右軸）。キャパシタ層間膜突起部３２３は、断面で見て柱状体であり、突起部に作用するモーメントはそのアスペクト比に依存すると考えられる。つまり、アスペクト比を小さくすることにより、突起部に加わるモーメントが小さくなり、耐力面であるキャパシタ層間膜突起部３２３底面に加わる力が低減され、くぼみ欠陥の発生が抑制されると考えることができる。Ｌｒ＝６μｍはアスペクト比０．２５に相当し、上記の研磨条件でくぼみ欠陥の発生を製品取得可能レベルまで抑制するには、アスペクト比０．２５以下にすることが好ましいことが分かった。ここで、Ｈｄは、隆起部高さＨｓとほぼ同等であり、隆起部高さＨｓは、キャパシタ高さＨｃとほぼ同等であることから、アスペクト比０．２５以下とするには、キャパシタ層間膜突起部３２３の幅Ｌｒは、キャパシタ高さＨｃの少なくとも４倍である。なお、前述の通りキャパシタ層間膜２８１の突起部２８３の幅Ｌｒは、ＣＭＰ法における微細パターンとして１０μｍ程度以下になるように形成する。
【０１１３】
アスペクト比を０．２５以下にするには、Ｈｄ＝１．５μｍの場合には、Ｌｒを６μｍ以上確保するように形成される。ここで、アスペクト比が０．２５以下を満足するような形状とするには、Ｌｒを長くするのではなく、Ｈｄを浅くして満足するように形成しても良い。但し、Ｈｄを浅くする場合には、段差低減エッチングの際のキャパシタ層間膜２８１の残膜Ｈｒが厚く形成されるため、キャパシタ層間膜ＣＭＰ工程での研磨量が増加する、また、キャパシタアレイ２６５から非キャパシタ領域１２９にかけてグローバルな段差が生じ易いという問題があるので、これらの問題が支障とならない場合に適用可能である。
【０１１４】
以上の説明において、キャパシタ層間膜隆起部の幅Ｌ２は、平面形状が、短辺と長辺を有する矩形の場合、短辺の幅を主に指す。ＣＭＰ法では、隆起部、突起部の端部に大きな応力分布を有するので、隆起部、突起部の平坦部（２８１ｂ）よりも端部（キャパシタ層間膜隆起円弧状部２８１ｃ及びエッジ３４１）では研磨が速く進む。つまり、短辺方向に研磨が進むように隆起部、突起部は除去されるので、研磨のし易さは短辺の長さに依存するからである。また、開口部３２１を形成する場合、隆起部長辺の中間部分の対向する幅、すなわち、隆起部短辺の幅を基準として、開口部３２１を形成すべきかを判断する。
【０１１５】
本発明では、キャパシタ層間膜２８１としてシリコン酸化膜をプラズマＣＶＤ法で形成したが、製法はこれに限定されず、キャパシタ特性に大きく影響しないその他の減圧ＣＶＤ法などで形成しても良い。これらの方法は、キャパシタアレイ２６５上に非キャパシタ領域１２９とほぼ同等の膜厚にキャパシタ層間膜２８１が形成され、本発明が有効に適用される。
【０１１６】
（実験例２）
実験例２では、キャパシタ層間膜ＣＭＰの研磨条件について、くぼみ欠陥を抑制させる方法を示す。
実施例１の第１１工程までは、実施例１と同様に実施する。
実施例１の第１２工程のキャパシタ層間膜ＣＭＰ工程において、ＣＭＰプロセスのシーケンスを変えて、３種類の条件で研磨を行った。
【０１１７】
（条件１）
条件１は実施例１の条件と同じであり、タイムシーケンスは図２９に示される。
【０１１８】
（条件２）
条件２は、Ｓ３の接地ステップにおいて、１０ｒｐｍという低い回転速度で接地させる。条件２のタイムシーケンスを図３８に示す。
【０１１９】
（Ｓ１）半導体ウェハ１０１を装着したヘッド３６３及びプラテン３６１を低速で回転させる（この状態では、半導体ウェハ１０１と研磨パッド３６２は接地されていない）。回転速度としては、プラテン回転速度１０ｒｐｍ、ヘッド回転速度１０ｒｐｍを用いた。この回転速度は、研磨パッドと半導体ウェハの相対速度に換算すると約０．１９ｍ／ｓｅｃとなる。
（Ｓ２）プラテン及びヘッドを上述の回転速度で回転させながら、研磨パッド３６２に、スラリー供給管３６４からスラリー３６５を供給開始する。
【０１２０】
（Ｓ３）プラテン及びヘッドを上述の回転速度で回転させながら、ヘッド３６３を下降させ、半導体ウェハ１０１を研磨パッド３６２に接地させ、半導体ウェハ１０１を研磨パッド３６２に加重２ｐｓｉで押圧する。この接地時の、半導体ウェハ１０１の回転速度、研磨パッド３６２の回転速度は、条件１の１／６の低速の回転速度が用いられる。
この回転速度１０ｒｐｍは、半導体ウェハの研磨平坦化を行うメイン研磨としては、研磨速度が小さ過ぎ、生産性上問題がある。ステップＳ４のメイン研磨では、実施例１で述べたように４０〜１００ｒｐｍ程度が好ましい。本実験例では、実施例１と同様に６０ｒｐｍを用いるため、１０ｒｐｍから６０ｒｐｍまで回転速度を上昇させる。回転速度の上昇は、半導体ウェハ１０１を研磨パッド３６２に加重２ｐｓｉで押圧しながら、プラテン及びヘッドを、回転速度１０ｒｐｍから回転速度６０ｒｐｍに、１秒間かけて上昇させる。この回転速度上昇の際の回転加速度は凡そ５０ｒｐｍ／ｓｅｃである。この加速度は、半導体ウェハと研磨パッドの相対加速度に換算すると、約０．９４ｍ／ｓｅｃ２となる。
（Ｓ４）次にメイン研磨を行う。実施例１のステップＳ４と同様に、プラテンを回転速度６０ｒｍｐ、ヘッドを回転速度６１ｒｐｍに設定し、研磨加重を、２ｐｓｉから４ｐｓｉに増加させて行った。このプラテンとヘッドの速度は、研磨パッドと半導体ウェハの相対速度に換算すると約１．１３ｍ／ｓｅｃとなる。
【０１２１】
（Ｓ５）ヘッド３６３を上方に上げて、半導体ウェハ１０１と研磨パッド３６２を離し、研磨を完了する。
【０１２２】
（条件３）
条件３は、条件２のステップＳ３で、接地後、プラテン回転速度、ヘッド回転速度を上昇させる際の回転加速度を低加速度とする。条件３のタイムシーケンスを図３９に示す。
（Ｓ１）、（Ｓ２）は条件２と同様に行う。
（Ｓ３）プラテンを回転速度１０ｒｍｐ、ヘッドを回転速度１０ｒｐｍで回転させながら、ヘッド３６３を下降させ、半導体ウェハ１０１を研磨パッド３６２に接地させ、半導体ウェハ１０１に研磨パッド３６２に加重２ｐｓｉで押圧する。ここまでは、条件２と同じである。
次に、加重２ｐｓｉで押圧しながら、プラテン及びヘッドを、回転速度１０ｒｐｍから回転速度６０ｒｐｍに、５秒間かけてゆっくりと上昇させる。この回転速度上昇の際の回転加速度は凡そ１０ｒｐｍ／ｓｅｃである。この値は、条件２の加速度の１／５の小さい値である。この加速度は、半導体ウェハと研磨パッドの相対加速度に換算すると、約０．１９ｍ／ｓｅｃ２となる。
（Ｓ４）、（Ｓ５）は条件２と同様に行う。
【０１２３】
キャパシタ層間膜ＣＭＰの条件を、これら３つの条件で変えて研磨を行い、３種類のウェハを作製した。３種類のウェハについてくぼみ欠陥の発生を検査した。
【０１２４】
図４０は、Ｌｒ＝６μｍ、Ｈｄ＝１．５μｍのキャパシタ突起部を形成したウェハで、条件１，２，３によりキャパシタ層間膜ＣＭＰを行った後の、くぼみ欠陥の欠陥検査の結果である。
【０１２５】
条件１、２，３に応じて、くぼみ欠陥数は、１２６個、３２個、０個と低下することが示された。
【０１２６】
条件１と条件２の結果を比較することにより、半導体ウェハと研磨パッドが接地する際の、ヘッド及びプラテンの回転速度を１０ｒｐｍと低速にして行うことにより、くぼみ欠陥が、６０ｒｐｍの際に発生した個数の約１／４に抑制されていることが判る。これは、接地時の回転速度を小さくすることにより、接地時の衝撃を小さくでき、突起部の剥がれの抑制に効果があるためと考えられる。この結果から、半導体ウェハと研磨パッドが接地する際の回転速度は低速にすることによりくぼみ欠陥が抑制されることが判った。そして、この研磨条件としては、１０ｒｐｍ以下（半導体ウェハと研磨パッドの相対速度で表して、０．１９ｍ／ｓｅｃ以下）、接地時の加重は２ｐｓｉ以下を用いることができることが判った。
【０１２７】
条件２と条件３は、共に、半導体ウェハと研磨パッドが接地する際の、回転速度を１０ｒｐｍと低速にした条件を用い、メイン研磨ステップでの回転速度を６０ｒｐｍに上昇する際の加速度が互いに異なる。条件２と条件３の結果を比較すると、半導体ウェハ及び研磨パッドの回転速度を上昇させる際の加速度を小さくすることにより、くぼみ欠陥数を低減することができ、条件３では、くぼみ欠陥が殆ど発生しない状態（本実験結果では欠陥数０個）まで抑制できることが判った。これは、回転速度上昇時の加速度が大きい場合には、突起部に急激な応力の変化が発生し、突起部の剥れを引き起こしていると考えられる。そして、半導体ウェハと研磨パッドが接地してから回転速度を上昇する際の加速度は、それぞれ回転加速度１０ｒｐｍ／ｓｅｃ以下（半導体ウェハと研磨パッドの相対加速度で表して０．１９ｍ／ｓｅｃ２以下）、接地時の加重は２ｐｓｉ以下を用いることができる。
【０１２８】
本発明では、半導体ウェハと研磨パッドが接地する際のそれぞれの回転速度は、低速の１０ｒｐｍ程度を用いることが好ましく、これによりくぼみ欠陥の発生がより抑制される。さらに、回転速度を接地時の回転速度よりも大きい回転速度に上昇させてメイン研磨を行うことで、生産性を低下させずに研磨することができる。さらに、接地時の回転速度から、メイン研磨の回転速度に上昇させる際の回転加速度を小さくすることが好ましく、これによりくぼみ欠陥の発生をさらに抑制することができる。
【０１２９】
（実験例３）
実験例３では、キャパシタ層間膜突起幅Ｌｒを３μｍ（Ｈｄ／Ｌｒアスペクト比が０．５）と変えて、実験例２の場合（Ｌｒ＝６μｍ、Ｈｄ／Ｌｒアスペクト比が０．２５）と比較して、条件１と条件３の条件の違いによるくぼみ欠陥の発生を調べた。
【０１３０】
欠陥検査の結果を図４１に示す。
Ｌｒ＝３μｍの時、条件１では１０００個以上の欠陥が発生しているが、条件３にすることにより数個レベルまで低減されることが示された。
すなわち、条件３とすることで、Ｌｒ＝６μｍで条件１を実施した場合よりも欠陥を低減できることが示された。
【０１３１】
以上のことから、半導体ウェハと研磨パッドが接地する際の、ヘッド及びプラテンの回転速度を小さくすること、半導体ウェハと研磨パッドが接地してから、プラテン回転速度、ヘッド回転速度を上昇する際の加速度を小さくすることの効果は、突起幅がＬｒ＝３μｍの、Ｈｄ／Ｌｒアスペクト比が０．５と大きい場合においても効果があることが示された。そして、突起幅Ｌｒが６μｍでＨｄ／Ｌｒアスペクト比が０．２５とすることにより、くぼみ欠陥の発生を、０個〜数個レベルの、製品の歩留まりに殆ど影響がないレベルまでに低下させることができることがわかった。以上の実験例１〜３の結果、アスペクト比は図３７（ａ）に示される変曲点の０．６以下とすることで、実用可能であることが理解される。より好ましくは０．２５以下とする。
【０１３２】
（変形例１）
実施例１では、キャパシタ支持体２２１を形成する場合を示したが、キャパシタ下部電極２０１の機械的強度に問題なければ、キャパシタ支持体２２１は形成しなくても良い。キャパシタ支持体２２１を形成しない場合の例を変形例１として示す。
【０１３３】
キャパシタ支持体２２１を形成しない場合には、実施例１の第２工程（図４）のキャパシタ支持体膜１６３形成は削除され、第５工程（図８）のキャパシタ支持体２２１のパターニングは必要なくなる。そのように形成された場合の、段差低減エッチング工程の実施例１の第１０工程に対応する図が図４２である。図４２は、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示している。
【０１３４】
この変形例１におけるキャパシタアレイ端２６４は、アレイ状に並ぶキャパシタ下部電極２０１のうち最も最外周に位置するキャパシタ下部電極２０１の外縁に形成されるキャパシタ下部電極キャップ膜２６６の位置で決まるようになる。
変形例１のその他の製造工程は、実施例１と同様の工程を用いて行うことができる。
【０１３５】
（変形例２）
実施例１では、キャパシタ上部電極キャップ膜２６６を用いたが、キャパシタ上部電極導電膜２６２のエッチングでの肩やられ等の問題がなければ形成しなくても良い。キャパシタ上部電極キャップ膜２６６を形成しない場合の例を変形例２として示す。
【０１３６】
図４３は、実施例１の第１０工程の段差低減エッチングを行った段階の図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示している。この変形例２におけるキャパシタアレイ端２６４は、キャパシタ支持体２２１を覆うキャパシタ上部電極導電膜２６２の外縁の位置で決まる。
【０１３７】
変形例２の製造方法は、実施例１の第７工程で、キャパシタ上部電極キャップ膜２６６が省略される。また、キャパシタ上部電極パターニングでは、キャパシタ上部電極キャップ膜２６６のエッチングが省略され、レジストマスクを用いてキャパシタ上部電極導電膜２６２がエッチングされる。
【０１３８】
第１０工程におけるキャパシタ上部電極導電膜２６２上に形成される絶縁膜の厚さｔは、キャパシタ上部電極キャップ膜２６６が形成されてないので、キャパシタ層間膜２８１の残膜Ｈｒと等しくなる。同様に、第１２工程のキャパシタ層間膜ＣＭＰ後の、キャパシタ上部電極導電膜２６２上に形成される絶縁膜の厚さｔ’は、キャパシタ層間膜２８１の残膜Ｈｒ’と等しくなる。
【０１３９】
（実施例２）
キャパシタ層間膜２８１の形成方法の異なる例を示す。実施例２では、キャパシタ層間膜２８１を第１キャパシタ層間膜５４１と、第２キャパシタ層間膜５４２の積層構造で形成する。
【０１４０】
図４４〜４６は実施例２を説明するための図である。
（図４４）
実施例１の第８工程において、キャパシタ支持体２２１がキャパシタアレイ２６５の上部で横方向に突き出した、断面でコの字状を有している。このキャパシタ支持体２２１の突き出し量が大きい場合、成膜するキャパシタ層間膜２８１の段差被覆性がそれほど良くない場合、キャパシタ支持体２２１の下の部分でのキャパシタ層間膜２８１の被覆性が低下し、キャパシタ層間膜２８１の上部が横に張り出したオーバーハング形状に形成されることがある。オーバーハング形状が大きくなると、キャパシタ層間膜突起部３２３の底部の幅が狭くなり強度が弱まり剥がれ易くなることが懸念される。このように、キャパシタ支持体２２１の横方向への突き出し量が大きい場合、キャパシタ層間膜２８１のオーバーハング形状とならないように形成するため、キャパシタ層間膜には段差被覆性が良好な膜を用いることが好ましい。しかしながら、本発明者らの検討の結果、高い段差被覆性を有するプラズマＣＶＤ法で形成したシリコン酸化膜は、膜のストレスが大きく、そのようなストレスの大きい膜を形成するとウェハの反りが大きくなり、その後のリソグラフィー工程で露光ができない場合がある。
【０１４１】
この問題を対策するため、まず初めに段差被覆性が優れる特性を持つ第１キャパシタ層間膜５４１を、キャパシタ支持体２２１が横方向突き出して断面でコの字状に形成された部分が埋め込まれる程度の膜厚で形成し、次に、段差被覆性は第１キャパシタ層間膜５４１よりも劣るが膜ストレスが小さい膜である第２キャパシタ層間膜５４２を積層して形成することにより、オーバーハング形状を対策すると共に、ストレスを緩和したキャパシタ層間膜を形成することができる。
【０１４２】
（図４５）
実施例１の第１０工程と同様に、段差低減エッチングを行う。エッチングは、第１キャパシタ層間膜５４１に到達しない場合を示したが、第１キャパシタ層間膜５４１の一部をエッチングするように行ってもよい。
【０１４３】
（図４６）
実施例１の第１２工程と同様にキャパシタ層間膜ＣＭＰ工程を行う。第１キャパシタ層間膜５４１ａから第２キャパシタ層間膜５４１ｂにかけてグローバルに平坦化されるように行うキャパシタ層間膜ＣＭＰは、第１キャパシタ層間膜５４１に対する研磨速度と、第２キャパシタ層間膜５４２に対する研磨速度が略等しい条件で行う。２つの膜で研磨速度に差があると、ＣＭＰ後に、第１キャパシタ層間膜５４１と第２キャパシタ層間膜５４２の境界で段差が生じてしまうからである。尚、ＣＭＰは、第１キャパシタ層間膜５４１に到達しないように行ってもよい。
【符号の説明】
【０１４４】
１ 半導体基板
２ ＳＴＩ
３ ゲート導電膜
３’ ゲート高融点金属膜
３” ゲート絶縁膜
４， セル部ソース／ドレイン拡散層
４’ 周辺部ソース／ドレイン拡散層
５１ ゲート電極
５３ ゲートキャップ膜
５４ ゲートサイドウォール
５ ゲート層間膜
６ セルコンタクトプラグ
７ ビットコンタクトプラグ層間膜
８ 第１周辺コンタクトプラグ
９ ビット線コンタクトプラグ
１０ 第１配線膜
６１ 第１配線キャップ膜
６２ 第１配線
６３ 第１配線サイドウォール
１１ ビット線層間膜
１２ キャパシタコンタクトプラグ
１３ キャパシタパッド
１４ キャパシタストッパ膜
１０１ 半導体ウェハ
１０２ 半導体チップ
１２１ スクライブ線
１２２ メモリセル領域
１２３ 周辺回路領域
１２４ 第１周辺キャパシタ領域
１２５ 第２周辺キャパシタ領域
１２６ 領域Ｂ
１２７ 領域Ｃ
１２８ 領域Ｄ
１２９ 非キャパシタ領域
１３０ 領域Ｅ
１６１ 第１キャパシタコア膜
１６２ 第２キャパシタコア膜
１６３ キャパシタ支持体膜
１８１ キャパシタホール
２０１ キャパシタ下部電極
２２１ キャパシタ支持体
２２２ 開口部
２６１ キャパシタ容量膜
２６２ キャパシタ上部電極導電膜
２６３ キャパシタ上部電極
２６４ キャパシタアレイ端
２６５ キャパシタアレイ
２６６ キャパシタ上部電極キャップ膜
２８１ キャパシタ層間膜
２８１ａ キャパシタ層間膜隆起部
２８１ｂ キャパシタ層間膜平坦部
２８１ｃ キャパシタ層間膜隆起円弧状部
２８２ 立ち上がり点
３０１ 段差低減レジストマスク
３０２ 段差低減レジストマスク開口部
３０３ 段差低減レジストマスク開口部端
３２１ 段差低減エッチング開口部
３２３ キャパシタ層間膜突起部
３４１ エッジ
３４２ エッチング側面
３６１ プラテン
３６２ 研磨パッド
３６３ ヘッド
３６４ スラリー供給管
３６５ スラリー
４０１ 追加キャパシタ層間膜
４０２ バリア層
４０３ プラグ層
４０４ 上部コンタクトプラグ
４０５ 配線バリア層
４０６ 主配線層
４０７ 第２配線
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にＤＲＡＭにおけるキャパシタを覆う層間絶縁膜の平坦化に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）の微細化に伴い、すべての部品のサイズが小さくなってきている。ＤＲＡＭの主要な構成要素であるキャパシタも例外ではなく、その専有面積が縮小される傾向にあるが、ＤＲＡＭ回路動作確保のため一定の容量値が必要であり、容量値を稼ぐためにキャパシタ高さを高くした高アスペクト比のキャパシタ、特にカップ状のキャパシタ下部電極の外壁及び内壁の両方を用いるクラウン型のキャパシタを用いている。
【０００３】
ＤＲＡＭにおいて、記憶素子の形成されるメモリセル部にはこのような高アスペクト比のキャパシタが存在するため、周辺回路部より高さが高くなっている。また、周辺回路部にも補償容量などの目的でメモリセル部に形成されるキャパシタと同形状のキャパシタが設けられる場合がある。このようにキャパシタが形成されている領域上とキャパシタが形成されていない領域上の層間絶縁膜は、キャパシタ高さよりも高くして、その上の配線等の加工性向上のため化学機械研磨法（Chemical Mechanical Polishing：ＣＭＰ）で平坦化している（特許文献１）。平坦化のばらつきを防止するため、また、ＣＭＰ負荷を低減するため、キャパシタ上の一部の層間絶縁膜をあらかじめエッチングで除去してからＣＭＰで平坦化している（特許文献２）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１１−１０８９２７号公報
【特許文献２】ＵＳ２００６／０２８４２３２Ａ
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献２では、周辺回路部にダミーパターンが置かれ、キャパシタが形成されている領域上の層間絶縁膜を平坦化前に部分的に除去することが示されているが、エッチングで残った前記領域上の層間絶縁膜は、キャパシタが形成されている領域と形成されていない領域との境界部でクラックを生じ、その後のＣＭＰではがれて、部分的にくぼみを発生させることが本発明者らの検討により明らかとなった。このくぼみにその後に形成する配線材料が残ってしまい、ショートするという弊害をきたしている。
【課題を解決するための手段】
【０００６】
本発明では、キャパシタが形成されている領域（以下、キャパシタ領域という）とキャパシタが形成されていない領域（以下、非キャパシタ領域という）上を、キャパシタ高さよりも厚い膜厚の層間絶縁膜で覆った後に、キャパシタ領域と非キャパシタ領域との間に形成される層間絶縁膜の段差なくして平坦化するため、まずキャパシタ領域上の層間絶縁膜を、非キャパシタ領域上での立ち上がり部からキャパシタ領域上に向かって水平方向にキャパシタの高さの少なくとも４倍以上の距離で絶縁膜を残す第１の領域を除いて除去する。このように所定の幅で第１の領域を残すことにより、この部分が次のＣＭＰによる平坦化によって、はがれてくぼみ欠陥が発生することを抑制できることを見出した。
【０００７】
すなわち、本発明の一実施形態によれば、
一平面上に少なくともキャパシタの形成されたキャパシタ領域とキャパシタの形成されていない非キャパシタ領域とを備えた半導体装置の製造方法であって、
表面が略平坦な半導体基板の上に所定の高さを有するキャパシタを形成してキャパシタ領域と非キャパシタ領域とを規定する工程と、
前記キャパシタの高さよりも厚い膜厚の層間絶縁膜で前記キャパシタ領域および前記非キャパシタ領域を覆う工程と、
前記非キャパシタ領域の前記層間絶縁膜の隆起部立ち上がり点から前記キャパシタ領域の一部領域上であって、前記立ち上がり点からの水平方向の距離Ｌｒである第１の領域を残して、前記キャパシタ領域上の前記層間絶縁膜をエッチング量Ｈｄでエッチングするエッチング工程と、
少なくとも前記第１の領域の前記層間絶縁膜を前記非キャパシタ領域上の前記層間絶縁膜高さまで除去し、前記キャパシタ領域と前記非キャパシタ領域上の前記層間絶縁膜の表面を前記キャパシタが露出しない程度に平坦化する平坦化工程と、
を含み、
前記Ｌｒに対する前記Ｈｄのアスペクト比Ｈｄ／Ｌｒを０．６以下とすることを特徴とする半導体装置の製造方法、が提供される。
【発明の効果】
【０００８】
キャパシタ領域上の絶縁膜を非キャパシタ領域上での隆起部立ち上がり点からキャパシタ領域上の一部まで所定の幅で第１の領域を残すようにエッチングして、その後ＣＭＰ等で平坦化すると、第１の領域に残っている絶縁膜がＣＭＰの際に剥がれて形成される欠陥の発生が抑制される。
【図面の簡単な説明】
【０００９】
【図１−１】図１（ａ）は半導体ウェハの上面図、図１（ｂ）は半導体チップを含む領域Ａの拡大図を示す。
【図１−２】図１（ｃ）はメモリセル領域が形成された領域Ｂの拡大図を示す。
【図１−３】図１（ｄ）はメモリセル領域の一コーナーを含む領域Ｅの拡大図を示す。
【図１−４】図１（ｅ）は第１周辺キャパシタ領域１２４含む領域Ｃの拡大図、図１（ｆ）は第２周辺キャパシタ領域１２５を含む領域Ｄの拡大図を示す。
【図２】実施例１の第１工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図３】実施例１の第１工程を説明するもので、図１（ｄ）におけるＡ１−Ａ１’線に沿った断面図（ａ）とＡ２−Ａ２’線に沿った断面図（ｂ）を示す。
【図４】実施例１の第２工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図５】実施例１の第３工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図６】実施例１の第４工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図７】実施例１の第４工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図８】実施例１の第５工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図９】実施例１の第５工程における領域Ｂの平面図を示す。
【図１０】実施例１の第５工程における領域Ｅの平面図を示す。
【図１１】実施例１の第６工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図１２】実施例１の第７工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図１３】実施例１の第７工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図１４】実施例１の第７工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図１５】実施例１の第８工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図１６】実施例１の第８工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図１７】実施例１の第８工程における領域Ｂの平面図を示す。
【図１８】実施例１の第９工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示す。
【図１９】実施例１の第９工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図２０】実施例１の第９工程における領域Ｂの平面図を示す。
【図２１】実施例１の第９工程における領域Ｅの平面図を示す。
【図２２】実施例１の第１０工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示す。
【図２３】実施例１の第１０工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図２４】実施例１の第１１工程を説明するもので、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図２５】実施例１の第１１工程を説明するもので、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図２６】実施例１の第１１工程における領域Ｂの平面図を示す。
【図２７】本発明の一実施形態に係る半導体装置の製造方法の第１２工程（ＣＭＰ法による平坦化）の概略を示す概念図である。
【図２８】本発明の一実施形態に係る半導体装置の製造方法の第１２工程の各ステップを示す概略断面図である。
【図２９】実施例１の第１２工程のタイムシーケンスの一例（条件１）を示す図である。
【図３０】実施例１の第１２工程後の図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図３１】実施例１の第１２工程後の図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図３２】実施例１の第１２工程後の図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【図３３】実施例１の第１３工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図を示す。
【図３４】実施例１の第１３工程を説明するもので、図１（ｄ）におけるＡ１−Ａ１’線に沿った断面図（ａ）とＡ２−Ａ２’線に沿った断面図（ｂ）を示す。
【図３５】くぼみ欠陥の実例を示すＳＥＭ写真像を示す。
【図３６】本発明の一実施形態に係る半導体装置の製造方法の第１２工程における研磨パッドと半導体ウェハの接触状態を示す概略図である。
【図３７】実験例１で得られたキャパシタ層間膜突起部の幅Ｌｒとくぼみ欠陥の関係及びアスペクト比との関係を示すグラフ（ａ）と、アスペクト比（Ｈｄ／Ｌｒ）を説明する概念図（ｂ）を示す。
【図３８】実施例１の第１２工程のタイムシーケンスの他の例（条件２）を示す図である。
【図３９】実施例１の第１２工程のタイムシーケンスの他の例（条件３）を示す図である。
【図４０】実施例１の第１２工程において、研磨条件の違いによりくぼみ欠陥数の変化を示す図である。
【図４１】実施例１の第１２工程において、研磨条件の違いによりくぼみ欠陥数の変化を示す図である。
【図４２】変形例１を説明するもので、実施例１の第１０工程に対応し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示す。
【図４３】変形例２を説明するもので、実施例１の第１０工程に対応し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示す。
【図４４】実施例２を説明するもので、実施例１の第８工程に相当し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図４５】実施例２を説明するもので、実施例１の第１０工程に相当し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【図４６】実施例２を説明するもので、実施例１の第１２工程後に相当し、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図を示す。
【発明を実施するための形態】
【００１０】
以下、図面を参照して本発明の実施の形態について具体的に説明するが、本発明はこれらの実施形態例のみ限定されるものではない。
【００１１】
（実施例１）
図１（図１−１〜１−４に示す（ａ）〜（ｆ）、以下、図１（ａ）というように表示する）は、本実施例に係るキャパシタ下部電極形成段階での上面図である。図面上、左右方向をＸ軸方向、上下方向をＹ軸方向と定義する。Ｘ軸、Ｙ軸に対して傾いてα方向を定義する。α方向は、メモリセルの活性領域が延在する方向に対応する。これら上面図の紙面垂直方向手前側にＺ軸をとる。
【００１２】
図１（ａ）は、半導体ウェハ１０１の上面図を示し、半導体ウェハ１０１上に、複数の半導体チップ１０２が形成されている。
図１（ｂ）に、図１（ａ）の、一半導体チップ１０２を含む領域Ａの拡大図を示す。Ｘ方向、Ｙ方向に並ぶ隣接する半導体チップ１０２間には、スクライブ線１２１が形成されている。
【００１３】
半導体チップ１０２上には、ＤＲＡＭのメモリセルが形成される。メモリセルは、情報を記憶するキャパシタと、キャパシタを選択するためのセルトランジスタを含んで構成される。メモリセルは、高密度に配置されてアレイを形成する。このＤＲＡＭの主記憶素子として機能し、アレイ状に形成されたキャパシタを、メモリキャパシタと呼び、メモリキャパシタが形成される領域をメモリセル領域１２２と呼ぶ。半導体チップ１０２の領域のうち、メモリセル領域１２２以外の領域を周辺回路領域１２３と呼ぶことにする。
【００１４】
メモリセル領域１２２には、Ｙ方向に延在してワード線が、Ｘ方向に延在してビット線が形成され、ワード線はＸ方向に複数併設され、ビット線はＹ方向に複数併設される。ワード線とビット線の交点にそれぞれメモリセルが配置される。
【００１５】
図１（ｃ）に、図１（ｂ）の、一メモリセル領域１２２が形成された領域である領域Ｂ（１２６）の拡大図を示す。隣接し合うメモリセル領域１２２間の周辺回路領域１２３には、メモリセルを駆動するための周辺回路が形成される。
【００１６】
図１（ｄ）に、図１（ｃ）のメモリセル領域１２２のコーナーと、それに隣接する周辺回路領域１２３であってキャパシタの形成されていない領域１２９を含む領域Ｅ（１３０）の拡大図を示す。表面は、キャパシタ支持膜で一面が覆われ、メモリセル領域１２２には、キャパシタ下部電極が高密度に形成されている。
【００１７】
キャパシタは、メモリキャパシタとして形成される以外に、補償容量のキャパシタや、電気フューズとして、周辺回路領域１２３に形成されることがある。本実施例では、領域Ｃ（１２７）、領域Ｄ（１２８）に、補償容量が形成された。なお、補償容量のキャパシタは、複数のキャパシタが直列又は並列に接続されて一つの大きな容量素子として機能する。そのため、メモリセル領域のキャパシタとは異なり、キャパシタ下部電極は一つ又は複数のパッドにそれぞれ複数接続され、上部電極を介して並列に又は、上部電極とパッドを介して直列に接続される。
【００１８】
領域Ｃ（１２７）に形成された補償容量を第１周辺キャパシタと呼び、第１周辺キャパシタが作るアレイ領域を第１周辺キャパシタ領域１２４と呼ぶ。
【００１９】
領域Ｄ（１２８）に形成された補償容量を第２周辺キャパシタと呼び、第２周辺キャパシタが作るアレイ領域を第２周辺キャパシタ領域１２５と呼ぶ。
【００２０】
本明細書では、キャパシタの形成されていない領域を非キャパシタ領域１２９と呼ぶ。
【００２１】
現在開発されているＤＲＡＭでは、セルアレイ部の大きさは、例えば、ワード線、ビット線が、それぞれ凡そ５００本程度形成される程度の大きさである。本実施例では、プロセスに５０ｎｍの最小加工寸法（Ｆ値）を用い、メモリセル領域１２２の大きさは、およそ、Ｘ方向に５０μｍ、Ｙ方向に６０μｍの略矩形に形成された。
【００２２】
一方、本実施例では、第１周辺キャパシタ領域１２４、第２周辺キャパシタ領域１２５の大きさは、メモリセル領域１２２の面積と比較して小さく、第１周辺キャパシタ領域１２４は、およそ１６μｍ角、第２周辺キャパシタ領域はおよそ６μｍ角の略矩形で形成された。ここで、各キャパシタ領域の大きさは、後述する図１４で定義され、キャパシタ上部電極の両上端肩部２６４間の幅で定義するとする。
【００２３】
尚、半導体チップ１０２には、必ずしも第１周辺キャパシタ、第２周辺キャパシタは、形成されるとは限らない。
【００２４】
実施例１では、上記図面の他に図１（ｄ）のＸ１−Ｘ１’線に沿って切った断面図、Ａ１−Ａ１’線、Ａ２−Ａ２’線に沿って切った断面図、図１（ｃ）のＸ３−Ｘ３’線に沿って切った断面図、図１（ｃ）のＸ２−Ｘ２’線に沿って切った断面図、図１（ｅ）のＸＩ−ＸＩ’線に沿って切った断面図、図１（ｆ）のＸＪ−ＸＪ’線に沿って切った断面図を用いて説明する。
【００２５】
（第１工程）
図２、図３は、本発明の半導体装置の、キャパシタストッパ膜まで形成した段階の断面図である。図２は、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図、図３は図１（ｄ）におけるＡ１−Ａ１’線とＡ２−Ａ２’線に沿って切った断面図に相当する。
【００２６】
図２には、周辺回路領域１２３（非キャパシタ領域１２９）からメモリセル領域１２２の端部にかける領域が、図３には、非キャパシタ領域１２９からメモリセル領域１２２の端部にかける領域Ａ１−Ａ１’、及びメモリセル領域１２２の内部に存在するＡ２−Ａ２’の領域が示されている。
【００２７】
この図に至るまでの工程は以下の通りである。
半導体基板１上に、素子分離２を形成する。素子分離２で区画されて素子形成領域が画定される。
ゲート絶縁膜３’’、ゲート導電膜３、ゲート高融点金属膜３’ゲートキャップ膜５３を順次成膜し、パターニングにして、ゲートキャップ膜５３、ゲート高融点金属膜３’、ゲート導電膜３から成るゲート電極５１を形成する。
ゲート電極５１をマスクに素子形成領域に不純物を導入し、周辺回路領域に周辺部ソース／ドレイン拡散層４’を、メモリセル領域にセル部ソース／ドレイン拡散層４を形成する。
ゲート電極５１の側壁にゲートサイドウォール５４を形成する。
ゲート層間膜５を形成する。ゲート層間膜５を貫いて、セル部ソース／ドレイン拡散層４に接続するセルコンタクトプラグ６を形成する。
セルコンタクトプラグ６上に、ビット線コンタクトプラグ層間膜７を形成する。
ビット線コンタクトプラグ層間膜７に、ビット線と接続する側のセルコンタクトプラグ６上に接続するビット線コンタクトプラグ９を形成する。
ビット線コンタクトプラグ層間膜７、ゲート層間膜５を貫き、周辺回路領域１２３の周辺部ソース／ドレイン拡散層４’と接続する第１周辺コンタクトプラグ８を形成する。
第１配線膜１０、第１配線キャップ膜６１を成膜した後、パターニングして、第１配線キャップ膜６１と第１配線膜１０から成る第１配線６２を形成する。第１配線６２は、ビット線コンタクトプラグ９、第１周辺コンタクトプラグ８と接続する。メモリセル領域１２２に形成された第１配線６２はビット線として機能する。
第１配線６２に第１配線サイドウォール６３を形成する。
第１配線６２上に、ビット線層間膜１１を形成する。
ビット線層間膜１１を貫き、セルキャパシタと接続する側のセルコンタクトプラグ６と接続するキャパシタコンタクトプラグ１２を形成する。
キャパシタコンタクトプラグ１２上に、キャパシタパッド１３を形成する。
キャパシタパッド１３上に、第６工程のキャパシタコアエッチングのストッパ膜として働くキャパシタストッパ膜１４を形成する。材料には、エッチング選択比がとれる材料を用いることができ、本実施例ではシリコン窒化膜を用いた。
【００２８】
（第２工程）
次に、図４に示すように、キャパシタストッパ膜１４上に、第１キャパシタコア膜１６１、第２キャパシタコア膜１６２、キャパシタ支持体膜１６３を、順次、形成する。材料には、第１キャパシタコア膜１６１にはＢＰＳＧ膜を用い、第２キャパシタコア膜１６２にはシリコン酸化膜を用い、キャパシタ支持体膜１６３にはシリコン窒化膜を用いた。キャパシタ支持体膜１６３の材料には、シリコン窒化膜に限定されず、キャパシタコアエッチングで選択比がとれる材料を用いることができる。
【００２９】
第１、第２キャパシタコア膜１６１、１６２の厚さは、共に６００ｎｍ、キャパシタ支持体膜１６３の厚さは１００ｎｍを用いた。第１、第２キャパシタコア膜１６２、１６３、キャパシタ支持体膜１６３の合計膜厚は１．３μｍに形成された。この１．３μｍは、後に形成されるキャパシタ下部電極の高さ（Ｈｅ）に概ね相当する。この高さは、キャパシタの容量値を満足できるように決められ、信頼性上必要なキャパシタの容量の２０ｆＦ程度以上を満足するには、Ｆ＝５０ｎｍのプロセスを用いたＤＲＡＭで、クラウンキャパシタ構造（キャパシタ下部電極の内側、外側を用いる構造）、酸化膜換算１ｎｍのキャパシタ容量膜を用いて、およそ１．２μｍ以上が必要であることに基づいて、０．１μｍの余裕を持たせて設定された。
【００３０】
（第３工程）
続いて、図５に示すように、リソグラフィー技術とドライエッチング技術を用いて、キャパシタ支持体膜１６３、第２キャパシタコア膜１６２、第１キャパシタコア膜１６１、キャパシタストッパ膜１４を貫きキャパシタパッド１３を開口するキャパシタホール１８１を形成する。キャパシタホール１８１の形状は、キャパシタ支持体膜１６３に形成される開口が略円形であり、直径は凡そ８０ｎｍに形成された。本実施例で用いるような高アスペクトのホールの形成では、エッチング形状がボーイング形状に形成され易い。キャパシタホール底部の径が小さく形成されてしまうと、キャパシタホール底部が下部電極で埋め込まれてしまい、下部電極内壁の表面積が小さくなって容量が低下するなどの問題がある。本実施例では、このようなキャパシタホールの底部の径が小さくなる問題を抑制するため、キャパシタホール１８１をドライエッチングで開口後、第１キャパシタコア膜１６１（ＢＰＳＧ膜）のエッチング速度が、第２キャパシタコア膜１６２（シリコン酸化膜）のエッチング速度に比べて大きくなる条件で等方性エッチング処理を行い、径が小さく形成され易いキャパシタホール１８１下部を構成するＢＰＳＧ膜の側壁を広げる方法をとった。この等方性エッチングとしてはＨＦとＨ２Ｏを含む薬液（希フッ酸溶液）を用いた湿式エッチング処理を用いることができる。
【００３１】
このキャパシタホール１８１は、メモリセル領域１２２、第１周辺キャパシタ領域１２４、第２周辺キャパシタ領域１２５のそれぞれに形成される。
【００３２】
（第４工程）
図６に示すように、キャパシタホール１８１内の側面から底面を覆うキャパシタ下部電極２０１を形成する。材料は、チタン膜と窒化チタン膜の積層膜を用い、膜厚はそれぞれ５ｎｍ、１０ｎｍで、合計膜厚１５ｎｍを用いた。材料はこれに限定されず、窒化チタン膜の単層膜、その他の高融点金属膜、ドープトシリコン膜、また、これらの積層膜などを用いることができる。
【００３３】
この工程を経た段階でのメモリキャパシタの上面図を図１（ｃ）、（ｄ）に、Ｘ１−Ｘ１’線での断面図を図６に、Ｘ３−Ｘ３’線での断面図を図７（ａ）に、第１周辺キャパシタの上面図を図１（ｅ）に、ＸＩ−ＸＩ’線での断面図を図７（ｂ）に、第２周辺キャパシタの上面図を図１（ｆ）に、ＸＪ−ＸＪ’線での断面図を図７（ｃ）に示す。なお、図７では、半導体素子等は省略し、キャパシタ下部電極２０１は簡略化した。
【００３４】
（第５工程）
図８に示すように、キャパシタ支持体膜１６３を、リソグラフィー技術及びエッチング技術を用いて、パターニングしてキャパシタ支持体２２１を形成する。キャパシタ支持体２２１は、隣接し合うキャパシタ下部電極２０１間を接続するように形成され、隣接するキャパシタ下部電極２０１間を支え、キャパシタ下部電極２０１の倒れに対する機械的強度を高める働きを持つ。
【００３５】
図９は、領域Ｂ（１２６）の、本工程における上面図である。本実施例で用いたキャパシタ支持体２２１のパターンは、キャパシタ下部電極２０１が作るアレイの領域を平面的に覆うように形成される。この平面状に広がって形成されたキャパシタ支持体２２１には、平面で見て、開口部２２２が複数形成される。この開口部２２２は、後の工程のキャパシタコアエッチング工程のエッチング剤の流通口として、また、キャパシタ容量絶縁膜形成及びキャパシタ上部電極膜形成工程での成膜ガスの流通口として機能する。
【００３６】
図１０は、図９の領域Ｅ（１３０）の拡大図である。開口部２２２のパターン形状は、島状の抜きパターン状に形成されている。開口部２２２は、α方向に複数併設されて、開口部２２２アレイを形成し、この開口部２２２アレイは、α方向に対して垂直方向に複数形成されている。尚、開口部２２２のパターンは、ここに示したパターンには限定されず、直線状に延在するパターンなどを用いても良い。
【００３７】
本実施例で用いた、平板状のキャパシタ支持体２２１のパターンの外縁は、最外周に位置するキャパシタ下部電極２０１から外側に、マージンをとって形成された。
【００３８】
キャパシタ支持体２２１のパターンは、メモリセル領域１２２、第１周辺キャパシタ領域１２４、第２周辺キャパシタ領域１２５のそれぞれに形成された。
【００３９】
（第６工程）
図１１に示すように、キャパシタストッパ膜１４、キャパシタ支持体２２１、キャパシタ下部電極２０１を残して、第１、第２キャパシタコア膜１６１、１６２を選択的にエッチング除去する（キャパシタコアエッチング）。キャパシタコアエッチングは、薬液にフッ酸を用いた湿式エッチングにより行った。このエッチングにより、キャパシタ下部電極２０１の外面が露出する。キャパシタ下部電極２０１の上部には、キャパシタ支持体２２１が形成され、隣接し合うキャパシタ下部電極２０１同士が支えあう。エッチングは、フッ酸を用いた湿式エッチングに限定されず、キャパシタストッパ膜１４、キャパシタ支持体２２１、キャパシタ下部電極２０１に対するエッチング速度が遅く、第１、第２キャパシタコア膜１６１、１６２に対してエッチング速度が速い特性を持つエッチング方法を用いることができる。
【００４０】
キャパシタ下部電極２０１の高さを、下部電極高さと呼びＨｅと表す。Ｈｅは、凡そ、第１、第２キャパシタコア膜１６２、１６３、キャパシタ支持体膜１６３の合計膜厚であり、１．３μｍに形成された。
【００４１】
（第７工程）
次に、図１２に示すように、キャパシタ下部電極２０１の内外壁表面を覆うようにキャパシタ容量膜２６１を形成する。材料にはジルコニウム酸化膜を用い、ＡＬＤ法で形成した。膜厚は１０ｎｍを用いた。
【００４２】
続いて、キャパシタ容量膜２６１上に、キャパシタ上部電極導電膜２６２を形成する。材料には、窒化チタン膜と不純物ドープトシリコン膜の積層膜を用い、膜厚は、それぞれ１０ｎｍ、１４０ｎｍを用いた。成膜はＣＶＤ法で形成した。
【００４３】
キャパシタ上部電極導電膜２６２の上に、エッチングする際のハードマスクとしてキャパシタ上部電極キャップ膜２６６を形成する。材料には、シリコン酸化膜を用い、膜厚は１００ｎｍを用いた。成膜はＣＶＤ法で形成した。
【００４４】
リソグラフィー技術を用いて、キャパシタ上部電極形成予定領域のパターンを有するレジストマスクを形成する。キャパシタ上部電極形成予定領域は、平面上、キャパシタ下部電極２０１が作るアレイの領域を覆うように形成される
【００４５】
レジストマスクを用いて、キャパシタ上部電極キャップ膜２６６、キャパシタ上部電極導電膜２６２を順次エッチングして、キャパシタ上部電極キャップ膜２６６とキャパシタ上部電極導電膜２６２をパターニングする（キャパシタ上部電極エッチング）。キャパシタ上部電極導電膜２６２とキャパシタ上部電極キャップ膜２６６を含めてキャパシタ上部電極２６３と呼ぶ。
パターニング後、レジストマスクを、剥離液を用いて除去する。
【００４６】
図１２は、Ｘ１−Ｘ１’線での断面図、図１３は、Ｘ２−Ｘ２’線での断面図、図１４（ａ）はＸ３−Ｘ３’線での断面図、図１４（ｂ）はＸＩ−ＸＩ’線での断面図、図１４（ｃ）はＸＪ−ＸＪ’線での断面図を示す。なお、図１４では、半導体素子等は省略し、キャパシタアレイ２６５は簡略化した。以下の同じ断面を示す場合も同様である。
【００４７】
キャパシタ下部電極２０１が大きな段差を有しているので、その上に形成されるレジストマスクが、キャパシタ下部電極２０１が作るアレイの端においてレジスト膜厚が薄くなり、キャパシタ上部電極導電膜２６２エッチングの際中に、レジストがもたずにキャパシタ上部電極導電膜２６２肩部がエッチングされてしまう問題があった。これを防止するため、本実施例では、キャパシタ上部電極導電膜２６２上にキャパシタ上部電極キャップ膜２６６を形成し、それをハードマスクとしてキャパシタ上部電極導電膜２６２をエッチングする方法をとっている。尚、肩部でのエッチングの問題がなければ、キャパシタ上部電極キャップ膜２６６は形成しなくて良い。その場合、キャパシタ上部電極２６３はキャパシタ上部電極導電膜２６２から構成される。
【００４８】
この工程を経て、キャパシタ下部電極２０１、キャパシタ容量膜２６１、キャパシタ上部電極２６３から成るキャパシタが形成される。キャパシタはアレイ状に形成され、このアレイをキャパシタアレイ２６５と呼ぶ。キャパシタ上部電極２６３の上面は水平方向に略平坦なプレート電極を構成しており、キャパシタアレイ２６５の上面は略平坦な平面を有し、基板上から垂直方向にある高さを有して突き出るように形成される。
【００４９】
キャパシタアレイ２６５は、メモリセル領域１２２、第１周辺キャパシタ領域１２４、第２周辺キャパシタ領域１２５のそれぞれに形成され、メモリキャパシタアレイ２６５ａ、第１周辺キャパシタアレイ２６５ｂ、第２周辺キャパシタアレイ２６５ｃと呼ぶ。
【００５０】
キャパシタアレイ２６５のキャパシタ上部電極２６３上面から、キャパシタストッパ膜１４上面までの高さをキャパシタ高さと呼び、その高さをＨｃで表す。Ｈｃは、キャパシタ下部電極高さＨｅに、キャパシタ容量膜２６１、キャパシタ上部電極２６３の高さを加えた高さに相当し、本実施例では、１．５μｍに形成された。
【００５１】
キャパシタアレイ２６５の上部の肩端の位置をキャパシタアレイ端２６４と呼ぶ。キャパシタアレイ端２６４は、キャパシタ支持体２２１の縁に沿って形成されたキャパシタ上部電極２６３の縁に相当する。
【００５２】
このキャパシタアレイ端２６４の位置を基準に、キャパシタアレイ２６５の横幅を定義し、キャパシタアレイの横幅をキャパシタアレイ幅と呼び、Ｌ１と表す。図１４に示すように、メモリキャパシタアレイ２６５ａの横幅Ｌ１ａはＸ方向５０μｍ、Ｙ方向６０μｍ、第１周辺キャパシタアレイ２６５ｂの横幅Ｌ１ｂは１６μｍ、第２周辺キャパシタアレイ２６５ｃの横幅Ｌ１ｃは６μｍに形成された。
【００５３】
（第８工程）
キャパシタアレイ２６５上に、キャパシタ層間膜２８１を成膜する。キャパシタ層間膜２８１の膜厚をＨｉと表す。膜厚Ｈｉは、キャパシタ高さＨｃより厚くなるように形成する。キャパシタ高さＨｃは１μｍを超える大きい段差を形成しているため、ＨｉはＨｃを超え、３μｍまでの膜厚に形成する必要がある。このような厚い膜を形成するには、材料には、ストレスが比較的小さい絶縁膜が好ましく、シリコン酸化膜を用いた。成膜は、生産性、比較的段差被覆性に優れるプラズマＣＶＤ法を用いて行った。本実施例では、膜厚Ｈｉは、後に行うキャパシタ層間膜ＣＭＰにおいて、研磨後にキャパシタ上部電極２６３上に残膜を確保できるような厚さを用い、２．３μｍの厚さで形成した。キャパシタ層間膜２８１は、非キャパシタ領域１２９上に形成されたキャパシタ層間膜２８１の高さ、キャパシタアレイ２５６上に形成されたキャパシタ層間膜２８１の高さ、共に、Ｈｉで形成された。
【００５４】
キャパシタ層間膜２８１は、キャパシタアレイ２６５が形成された形状を反映して、基板垂直方向に盛り上がった形状となる。非キャパシタ領域１２９上でのキャパシタ層間膜２８１の表面の高さを基準に見て、キャパシタ領域上で基板垂直方向に盛り上がったキャパシタ層間膜２８１の部分をキャパシタ層間膜隆起部２８１ａと呼ぶ。本実施例では、キャパシタ上部電極は、平面視に略矩形の外縁を有し、キャパシタ層間膜２８１の立ち上がり点２８２で規定される隆起部外縁は、キャパシタ上部電極外縁に追従した略矩形の外周を備えることとなる。キャパシタ層間膜隆起部２８１ａの、非キャパシタ領域１２９から盛り上がった高さ（隆起部高さ）をＨｓと表す。Ｈｓは、凡そキャパシタ高さＨｃに略等しい大きさを持つ。本実施例の場合、Ｈｓは１．５μｍである。
【００５５】
キャパシタ層間膜隆起部２８１ａの形状は、キャパシタアレイ端２６４からキャパシタ層間膜２８１の膜厚程度の離れた距離から基板略垂直方向に立ち上がり、キャパシタアレイ端２６４を中心とした円弧状の斜面形状を持ち、キャパシタアレイ２６５上の部分では上面が平坦な形状となる。円弧状の傾斜を持つ部分をキャパシタ層間膜隆起円弧状部２８１ｃと、キャパシタアレイ２６５上の平坦な部分をキャパシタ層間膜隆起平坦部２８１ｂと呼ぶことにする。
【００５６】
キャパシタ層間膜隆起部２８１ａの、基板から略垂直方向に立ち上がる地点を、立ち上がり点２８２と呼ぶ。立ち上がり点２８２とキャパシタアレイ端２６４の距離をＬｔと表す。Ｌｔは、キャパシタ層間膜隆起円弧状部２８１ｃの横幅に相当する。Ｌｔの大きさは、キャパシタ層間膜２８１のキャパシタアレイ２６５側壁部分での段差被覆性に依存し、キャパシタ層間膜２８１の成膜厚さＨｉの、凡そ１００％〜６０％程度の長さを持つ。本実施例では、Ｌｔは凡そ１．５μｍに形成された。
【００５７】
キャパシタ層間膜隆起部２８１ａの横幅を、立ち上がり点２８２を基準に定義し、横幅をキャパシタ層間膜隆起部幅と呼び、Ｌ２と表すことにする。Ｌ２はＬ１＋２×Ｌｔに等しい。図１６に示すように、メモリキャパシタアレイ２６５ａのＬ２ａは、Ｘ方向５３μｍ，Ｙ方向６３μｍ、第１周辺キャパシタアレイ２６５ｂのＬ２ｂは１９μｍ、第２周辺キャパシタアレイ２６５ｃのＬ２ｃは９μｍに形成された。
キャパシタ層間膜２８１形成後の領域Ｂ（１２６）の平面図を図１７に示す。
【００５８】
キャパシタ層間膜２８１の上には、後の配線形成工程で、キャパシタアレイ２６５領域から周辺回路領域１２３（非キャパシタ領域１２９）にかけて周辺回路配線が形成される。ところが、本実施例のようにキャパシタ層間膜隆起部２８１ａが１μｍを超えるような高さを有して形成されると、その上に、リソグラフィー技術を用いて周辺回路配線のレジストパターンを形成するのが難しいという問題がある。そのため、キャパシタ層間膜２８１は、キャパシタアレイ２６５領域から周辺回路領域１２３（非キャパシタ領域１２９）にかけて、グローバルに平坦化されることが要求される。
【００５９】
層間膜をグローバルに平坦化する方法としては、キャパシタ層間膜２８１の盛り上がった部分のキャパシタ層間膜隆起部２８１ａを選択的に除去して平坦化を行うＣＭＰ法は有効である。ところが、キャパシタ層間膜隆起部２８１ａは、１．５μｍ程度と大きい高さを有し、且つ、数十μｍ以上の幅Ｌ２（Ｌ２ａ及びＬ２ｂ）で形成された広い平面状を持つパターンとなっている。このような、広い平面積を持ち、段差が大きい隆起部をＣＭＰ法で平坦化するには、研磨量が数μｍと大量の研磨が必要である、研磨量が多いとウェハ面内での膜厚のばらつきが大きくなる。さらに研磨量が多いと、半導体ウェハ１０１のエッジで研磨が過度に進んでしまい（過研磨）、半導体ウェハ１０１の端から取り出す半導体チップ１０２が製品不良になるなどの問題が生じる。
【００６０】
このような問題を解決するため、本発明では、キャパシタ層間膜隆起部２８１ａ上を開口するレジストパターンを形成し、そのレジストマスクを用いてＨｓ程度の深さ（エッチング量）でキャパシタ層間膜２８１をエッチングして、キャパシタアレイ２６５上のキャパシタ層間膜２８１の上面の高さと、非キャパシタ領域１２９上のキャパシタ層間膜２８１の上面高さとを、互いに、凡そ、等しい高さに形成する。このとき、キャパシタ層間膜隆起円弧状部２８１ｃはエッチングされないようにレジストパターンで保護し、エッチング後に第１の領域として残す。レジストマスクを除去した後、形成された第１の領域はＣＭＰ法を用いて研磨除去することにより、表面が平坦な層間膜を形成する方法をとる。比較的小さい幅を有するように形成された第１の領域は、微細なパターンと見なすことができ、少ない研磨量で除去できる。その結果、層間膜の膜厚ばらつきが小さくでき、ウェハ端での過研磨も抑制される。
【００６１】
以下、図面を参照して本発明の平坦化方法を説明する。
（第９工程）
図１８に示すように、リソグラフィー技術を用いて、キャパシタ層間膜隆起部２８１ａのキャパシタアレイ２５６上（つまりキャパシタ層間膜隆起平坦部２８１ｂ上）に、段差低減エッチング予定領域が開口された段差低減レジストマスク３０１を形成する。このレジストマスクの開口部を段差低減レジストマスク開口部３０２と呼ぶ。段差低減レジストマスク開口部３０２の内側の開口端を、段差低減レジストマスク開口端３０３と呼ぶ。
【００６２】
段差低減レジストマスク３０１は、少なくとも、キャパシタ層間膜隆起円弧状部２８１ｃの部分を覆うように形成される。これは、キャパシタ層間膜隆起円弧状部２８１ｃがエッチングされると、その部分はキャパシタ層間膜ＣＭＰ後に溝部として残ってしまい、ＣＭＰ後の平坦性が損なわれることがあるからである。
【００６３】
さらに、段差低減レジストマスク３０１は、立ち上がり点２８２から段差低減レジストマスク開口部端３０３までの距離をＬｒと表し、Ｌｒが所定の値を確保するように形成される。本実施例ではＬｒは６μｍを確保するように形成される。Ｌｒの長さについては、詳細を後述する。このように、段差低減レジストマスク３０１は、キャパシタ層間膜隆起円弧状部２８１ｃを覆うと共に、さらにキャパシタ層間膜隆起部平坦部２８１ｃの一部を覆うように形成された。
【００６４】
キャパシタアレイ端２６４と段差低減レジストマスク開口端３０３の距離をＬｍとする。ＬｍはＬｒ−Ｌｔである。ここではＬｔは１．５μｍであり、Ｌｍは４．５μｍに形成された。
【００６５】
段差低減レジストマスク開口部３０２は、立ち上がり点２８２から幅Ｌｒを確保して形成されることから、キャパシタ層間膜隆起部２８１の横幅Ｌ２が、２×Ｌｒより大きいキャパシタ層間膜隆起部２８１ａでは、段差低減レジストマスク開口部３０２は開口され、Ｌ２が２×Ｌｒ以下を有するキャパシタ層間膜隆起部２８１ａではレジストマスク開口部は形成されない。
【００６６】
本実施例の場合、図１９に示すように、メモリキャパシタアレイ２６５ａ、第１周辺キャパシタアレイ２６５ｂにおいて、段差低減レジストマスク開口部３０２が形成されるが（図１９（ａ），（ｂ））、第２周辺キャパシタアレイ２６５ｃでは、段差低減レジストマスク開口部３０２は形成されない（図１９（ｃ））。
【００６７】
段差低減レジストマスク形成後の領域１２６の平面図を図２０に、領域１３０の平面図を図２１に示す。
【００６８】
（第１０工程）
図２２に示すように、段差低減レジストマスク３０１をマスクに、段差低減レジストマスク開口部３０３で露出されたキャパシタ層間膜隆起部２８１ａをエッチングする（段差低減エッチング）。キャパシタ層間膜隆起部２８１ａに形成されたエッチング開口部を段差低減エッチング開口部３２１と呼ぶ。エッチング量をＨｄと表す。段差低減エッチング開口部３２１の下に残ったキャパシタ層間膜２８１の残膜の厚さをＨｒと表すと、ＨｒはＨｉ−Ｈｄに等しい。
【００６９】
ここで、キャパシタ上部電極導電膜２６２上には、キャパシタ上部電極キャップ膜２６６が形成されている。キャパシタ上部電極導電膜２６２上の絶縁膜の膜厚としては、キャパシタ上部電極キャップ膜２６６の膜厚（本実施例では１００ｎｍ）と、キャパシタ層間膜２８１の膜厚Ｈｒの合計膜厚となる。この合計膜厚をｔと表す。実際の製造において、キャパシタ上部電極導電膜２６２上の絶縁膜の厚さの管理は、この膜厚ｔを測定することにより行う。
【００７０】
エッチングは、高精度のパターニングを行えるように、幅の寸法制御性、加工形状の制御性に優れる異方性ドライエッチングにより行う。
【００７１】
キャパシタ層間膜隆起部２８１ａのうち、段差低減レジストマスク３０１で覆われている部分はエッチングされないで残り、段差低減エッチング開口部３２１の周りに、エッチング量Ｈｄに対応する側面高さ（以下、高さＨｄとも表示する）を有する第１の領域として残る。この第１の領域をキャパシタ層間膜突起部３２３と呼ぶ。キャパシタ層間膜突起部３２３は横幅Ｌｒを有し、平面で見て、キャパシタアレイ端２６４の外縁に沿う（略平行となる）ように環状に形成され、外観形状は土手状様に形成される。
【００７２】
エッチング量Ｈｄは、隆起部高さＨｓと同等程度になるように行う。このように行うことにより、キャパシタアレイ２６５上に形成されるキャパシタ層間膜残部３２２の上面の高さと、非キャパシタ領域１２９のキャパシタ層間膜２８１の上面の高さはほぼ等しくされ、その後に行うキャパシタ層間膜ＣＭＰにおいて周辺回路領域１２３からキャパシタアレイ領域２６５にかけてグローバルに平坦化することが容易になる。本実施例では、Ｈｓは１．５μｍであり、Ｈｄは１．５μｍ程度になるように形成された。Ｈｉは２．３μｍであり、Ｈｒは８００ｎｍに形成された。キャパシタ上部電極導電膜２６２上の絶縁膜の厚さｔは、キャパシタ上部電極キャップ膜２６６の１００ｎｍと、キャパシタ層間膜２８１のＨｒ＝８００ｎｍを合計してなり、ｔ＝９００ｎｍとなる。
【００７３】
（第１１工程）
図２４に示すように、レジストマスクを除去する。
キャパシタ層間膜突起部３２３の断面形状は、異方性ドライエッチングにより形成された略垂直状に切り立ったエッチング側面３４２を有し、そのエッチング側面３４２とキャパシタ層間膜突起部３２３とが作る角部に略直角のエッジ３４１を有する形状となる。一方、キャパシタ層間膜突起部３２３のキャパシタアレイ２６５外側部分の面は、キャパシタ層間膜２８１成膜時の形状を保ち、緩やかな傾斜変化を有するキャパシタ層間膜隆起円弧状部２８１ｃから成る。キャパシタ層間膜突起部３２３の大きさは、高さＨｄ（１．５μｍ）、幅Ｌｒ（６μｍ）を有するように形成されている。
【００７４】
段差低減エッチング開口部３２１とキャパシタ層間膜突起部３２３は、メモリキャパシタアレイ２６５ａ、第１周辺キャパシタアレイ２６５ｂに形成され（図２５（ａ）、（ｂ））、第２周辺キャパシタアレイ２６５ｃには形成されない（図２５（ｃ））。第２周辺キャパシタアレイ２６５ｃでは、第８工程のキャパシタ層間膜２８１を形成したキャパシタ層間膜隆起部２８１ａの形状が維持され、高さ方向に１．５μｍ隆起した隆起部として形成されている。その側部は緩やかな傾斜を持つキャパシタ層間膜隆起円弧状部２８１ｃと平坦部２８１ｂを有している。
【００７５】
２×Ｌｒ（本実施例では１２μｍ）より大きい幅Ｌ２を持つ大面積のキャパシタ層間膜隆起部２８１ａではその内部領域に深さが非キャパシタ領域１２９の高さ程度まで下げられた開口部３２１が形成され、開口部３２１の外側にキャパシタ層間膜突起部３２３が形成された（図２５（ａ）、（ｂ））。２×Ｌｒ以下の幅Ｌ２ｃ（９μｍ）を持つ小面積のキャパシタ層間膜隆起部２８１ａでは、開口部は形成されず、キャパシタ層間膜２８１が成膜された隆起状態が維持された形状となっている（図２５（ｃ））。開口部の形成されないキャパシタ領域を「非エッチングキャパシタ領域」と呼ぶ。
図２６に、領域１２６の平面図を示す。
【００７６】
（第１２工程）
上記第１１工程で形成された表面状態を持つ基板に対して、ＣＭＰ（化学的機械研磨）法を用いて、表面の平坦化を行う（キャパシタ層間膜ＣＭＰ工程）。
【００７７】
図２７はＣＭＰ法の概念図である。プラテン３６１の上に研磨パッド３６２が設けられている。研磨パッド上にスラリー３６５を供給するスラリー供給管３６４が設置されている。半導体ウェハ１０１は、表面が下を向くようにヘッド３６３の下面に設置される。
【００７８】
本実施例のメイン研磨における研磨条件を下記に示す。尚、本実施例の半導体ウェハ１０１は直径３００ｍｍのウェハを用いた。
【００７９】
研磨パッド ：発泡ポリウレタンパッド
スラリー ：シリカスラリー
研磨加重 ：４ｐｓｉ（尚、１ｐｓｉ＝６．８９４７６×１０３Ｐａ）
プラテン回転速度：６０ｒｐｍ
ヘッド回転速度 ：６１ｒｐｍ
研磨量 ：６００ｎｍ（非キャパシタ領域１２９上）
【００８０】
ＣＭＰ工程の概念図を図２８、タイムシーケンスを図２９に示す。図２９では、プラテン回転速度を左縦軸、研磨加重を右縦軸にとり、時間を横軸にとってある。本発明でのＣＭＰ工程は下記の様に行う。
【００８１】
（Ｓ１）半導体ウェハ１０１を装着したヘッド３６３及びプラテン３６１を回転させる（この段階では、研磨パッド３６２と半導体ウェハ１０１は接地していない）。本実施例では、ヘッド３６３の回転速度と、プラテン３６１の回転速度は、ステップＳ１から、メイン研磨のステップＳ４まで同じ回転速度に設定して行い、ヘッド３６３の回転速度と、プラテン３６１の回転速度は、メイン研磨のステップＳ４において研磨する条件に設定された。回転速度については、ヘッド３６３の回転速度と、プラテン３６１の回転速度は、互いに略同じ回転速度となるように設定された。これは、互いに略同じ回転速度にすることにより、半導体ウェハ１０１の面内の任意の点における、研磨パッドと半導体ウェハの相対速度の時間積分を均一とでき、半導体ウェハ面内での研磨量を均一とするためである。ここで、ヘッド３６３の回転速度と、プラテン３６１の回転速度とを全く同じにして行う場合、研磨パッドの面内に研磨速度が不均一な部分が存在すると、半導体ウェハの所定の領域が、研磨パッドの研磨速度が不均一な部分により高い頻度で削りこまれてしまい、半導体ウェハの面内均一性が悪くなるという問題がある。そこで、本実施例では、この問題が起きないようにするため、ヘッド３６３の回転速度と、プラテン３６１の回転速度は、多少の差を持たせて行い、半導体ウェハの各領域は、研磨パッド面内に対して均一に接触するようにした。具体的には、プラテン３６１の回転速度を６０ｒｐｍ、ヘッド３６３の回転速度を６１ｒｐｍとし、ヘッド３６３の回転速度とプラテン３６１の回転速度とは１ｒｐｍの差をつけて行った。また、プラテン３６１の回転速度に対するヘッド３６３の回転速度の差が大きくなり過ぎると、前述したように半導体ウェハ１０１の面内の任意の点における、研磨パッドと半導体ウェハとの相対速度の時間積分が不均一となるため、プラテン３６１の回転速度に対するヘッド３６３の回転速度の差は±２０％以内程度にすることが好ましい。
【００８２】
ここで、本実施例の場合、研磨パッド中心と半導体ウェハ中心距離は１７．８ｃｍであり、前述の回転速度の場合、研磨パッドと半導体ウェハの相対速度を求めると、１．１３ｍ／ｓｅｃとなる。
【００８３】
（Ｓ２）プラテン３６１及びヘッド３６３を前述の回転速度で回転させながら、研磨パッド３６２に、スラリー供給管３６４からスラリー３６５を供給開始する。
【００８４】
（Ｓ３）プラテン３６１及びヘッド３６３を前述の回転速度で回転させながら、ヘッド３６３を下降させて半導体ウェハ１０１を研磨パッド３６２に接地させる。半導体ウェハ１０１を研磨パッド３６２に第１の加重Ｐ１（本実施例では２ｐｓｉ）で押圧する。このステップＳ３を接地ステップと呼ぶ。
【００８５】
（Ｓ４）プラテン３６１及びヘッド３６３を前述の回転速度で回転させながら、研磨加重をＰ１から第２の加重Ｐ２（本実施例では４ｐｓｉ）に増加させて、メイン研磨を行う。このステップＳ４をメイン研磨ステップと呼ぶ。
【００８６】
（Ｓ５）ヘッド３６３を上方に上げて、半導体ウェハ１０１と研磨パッド３６２を離し、研磨を完了する。
【００８７】
ステップＳ４におけるメイン研磨の研磨加重Ｐ２は４ｐｓｉに限定されず３〜５ｐｓｉ程度を用いることができる。これは、加重が小さい領域では、研磨レートが遅くなり過ぎ、処理時間が長くなり生産性に問題が生じるなどの問題がある。そのため、凡そ３ｐｓｉ以上が好ましい。一方、加重が大きい領域では、研磨される層間膜表面にダメージが入り易くなる。そのため、凡そ５ｐｓｉ以下が好ましい。これらを踏まえて３〜５ｐｓｉ程度が用いられた。
【００８８】
また、ステップＳ１からステップＳ４にかけてのプラテン回転速度、ヘッド回転速度は、６０ｒｐｍ程度に限定されず４０〜１００ｒｐｍを用いることができる。これは、回転速度が小さい領域では、研磨レートが遅くなり過ぎ、処理時間が長くなり生産性に問題が生じる。また、スラリーの研磨パッド上への広がりが均一でなくなり研磨の均一性が悪くなる問題がある。そのため凡そ４０ｒｐｍ以上が好ましい。一方、回転速度が大きい方は、回転速度を１００ｒｐｍ程度以上で研磨レートが飽和してしまう傾向が得られた。そのため、回転速度は１００ｒｐｍ以下とすることが好ましい。これらを踏まえて、回転速度としては４０から１００ｒｐｍ程度が用いられた。ここで、この回転速度４０〜１００ｒｐｍは、研磨パッドと半導体ウェハの相対速度に換算して表すと０．７５〜１．８８ｍ／ｓｅｃとなる。
【００８９】
ＣＭＰでは、突起部は、平坦部に比べてより大きな圧力が加わるため、平坦部に比べて研磨速度を速くして行うことができる。その結果、突起部は、平坦部に比べて少ない研磨量で容易に除去される。本実施例においては、非キャパシタ領域１２９部分でのキャパシタ層間膜２８１の研磨量が６００ｎｍ削り込まれるように行った。この研磨により、メモリキャパシタアレイ２６５ａ及び第１周辺キャパシタアレイ２６５ｂでは、高さ約１．５μｍのキャパシタ層間膜突起部３２３は全て研磨除去され、さらに、キャパシタアレイ２６５の領域（キャパシタ領域）から非キャパシタ領域１２９にかけて６００ｎｍ削りこまれて、グローバルに平坦化された。
【００９０】
第２周辺キャパシタアレイ２６５ｃにおいては、段差低減エッチングを行っていないが、１．５μｍの段差を持つキャパシタ層間膜隆起部２８１ａは研磨除去されて、キャパシタ領域から非キャパシタ領域１２９にかけて６００ｎｍ削りこまれて、グローバルに平坦化された。本発明者らの検討により、キャパシタ層間膜２８１の隆起部及び突起部の幅が１０μｍ程度以下であれば、微細パターンと見なすことができ、６００ｎｍ程度の少ない研磨量で容易に除去でき、グローバルに平坦化がされることがわかった。
【００９１】
図３０〜３２にキャパシタ層間膜ＣＭＰ後の状態を示す。図３０は、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図、図３１は図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図、図３２（ａ）〜（ｃ）はそれぞれ、図１（ｃ）のＸ３−Ｘ３’線での断面図（ａ）、図１（ｅ）のＸＩ−ＸＩ’線での断面図（ｂ）、図１（ｆ）のＸＪ−ＸＪ’線での断面図（ｃ）を示す。
【００９２】
キャパシタ層間膜ＣＭＰ後の、キャパシタアレイ２６５上に残ったキャパシタ層間膜２８１の残膜の厚さをＨｒ’と表す。Ｈｒ’の厚さは、メモリキャパシタアレイ２６５ａ，第１周辺キャパシタアレイ２６５ｂ，第２周辺キャパシタアレイ２６５ｃにおいて、共に凡そ２００ｎｍに形成された。ここで、キャパシタ上部電極導電膜２６２上の絶縁膜の膜厚をｔ’と表すと、ｔ’は、厚さ１００ｎｍのキャパシタ上部電極キャップ膜２６６と、厚さＨｒ’＝２００ｎｍのキャパシタ層間膜２８１の合計膜厚であり、ｔ’＝３００ｎｍとなる。製造上、ｔ’は、２００〜４００ｎｍ以上となるように管理された。
【００９３】
また、非キャパシタ領域１２９でのキャパシタ層間膜２８１の膜厚をＨｉ’と表す。Ｈｉ’は、２．３μｍから０．６μｍ削られて１．７μｍに形成された。
【００９４】
ここで、キャパシタ層間膜ＣＭＰを行った後の半導体ウェハの表面状態を欠陥検査した所、大きな範囲でキャパシタ層間膜が陥没した欠陥（くぼみ欠陥）が発生することが発明者らの検討でわかってきた。そして、発明者らの検討の結果、キャパシタ層間膜突起部３２３の横幅Ｌｒと高さＨｄが作るアスペクト比Ｈｄ／Ｌｒを所定値以下とすることにより、このくぼみ欠陥の発生を抑制できることがわかってきた。これについては、後述の実験で詳細に説明する。
【００９５】
（第１３工程）
次に、図３３、３４に示すように、ＣＭＰ処理を行ったキャパシタ層間膜２８１’上に追加キャパシタ層間膜４０１を追加成長する。追加キャパシタ層間膜４０１は、キャパシタ上部電極２６３上に局所的に層間膜が薄くなるように形成された部分がある場合の保護のため、また、スクラッチ等の微小欠陥が形成された部分を埋め込んで欠陥を修復するなどのために形成された。膜厚は２００ｎｍで、プラズマＣＶＤ法によりシリコン酸化膜を形成した。尚、追加キャパシタ層間膜４０１は、必要なければ形成しなくて良い。
【００９６】
追加キャパシタ層間膜４０１上面から、キャパシタ上部電極導電膜２６２、第１配線６２に接続する上部コンタクトプラグ４０４を形成する。上部コンタクトプラグ４０４は、バリア層４０２とプラグ層４０３から成る。
【００９７】
上部コンタクトプラグ４０４上に、周辺回路配線として第２配線４０７を形成する。第２配線４０７は配線バリア層４０５と主配線層４０６から成る。
【００９８】
この後、必要に応じて層間絶縁膜、コンタクト、配線、パッシベーション膜が形成されてデバイスが完成する。
【００９９】
なお、図３３は、本第１３工程を説明するもので、図１（ｄ）におけるＸ１−Ｘ１’線に沿った断面図、図３４は、図１（ｄ）におけるＡ１−Ａ１’線に沿った断面図（ａ）とＡ２−Ａ２’線に沿った断面図（ｂ）を示す。
【０１００】
（くぼみ欠陥評価）
キャパシタ層間膜ＣＭＰにおいて、半導体ウェハの表面状態を欠陥検査した所、大きな範囲でキャパシタ層間膜が陥没した欠陥が発生することが本発明者らの検討でわかってきた。
【０１０１】
観察されたくぼみ欠陥４４１の一例を図３５に示す。図３５は、ＣＭＰ後に上面から見たＳＥＭ像である。矢印４４２が示すＹ方向は、キャパシタ層間膜突起部３２３のエッチング側面３４２の位置に相当する。矢印４４２線の右側の領域４４３が、キャパシタ層間膜突起部３２３が形成されていた部分に相当する。くぼみ欠陥４４１の平面形状は、矢印４２２に沿ったＹ方向には直線状に延在した形状を持ち、Ｘ方向には弓状に膨らむような形状を持つ。Ｘ方向幅は凡そ領域４４３の範囲内にあり、Ｙ方向幅は領域４４３の幅の凡そ２〜３倍の幅を有し、基板深さ方向にえぐられたような陥没した形状を有している。この形状から、キャパシタ層間膜突起部３２３が、突起部３２３底面のキャパシタ層間膜ごと右側方向に剥ぎ取られた様に見える。
【０１０２】
このような大きなくぼみ欠陥が形成された部分には、その後の工程で、周辺コンタクト、周辺回路配線が形成される。周辺コンタクトの形成では、リソグラフィー技術を用いたレジストマスク形成の際に開口不良が発生するという問題が生じた。さらに、周辺コンタクトプラグ形成では、コンタクトプラグ材を成長してＣＭＰによりコンタクトホールに埋め込む際に、くぼみ欠陥に埋め込まれて形成されたコンタクトプラグ材が除去できずに残存してしまい、その上に形成する周辺回路配線が、くぼみ欠陥に埋め込まれたコンタクトプラグ材を介して短絡すると言う問題が生じた。さらに、周辺回路配線の形成では、周辺回路配線の大きさは、くぼみ欠陥の大きさに比べると数分の１から数十分の１の設計寸法で形成されるため、くぼみ欠陥の部分では周辺回路配線形成のリソグラフィーパターンが形成できず、配線のオープン、隣接配線同士の短絡などのパターン不良が生じた。そして、これら、周辺コンタクト、周辺回路配線の形成不良は、救済が困難であり、これら不良の発生は製品不良に直結してしまうと言う重大欠陥となった。また、くぼみ欠陥は、層間膜を剥ぎ取るだけでなく、剥ぎ取られる際にキャパシタに応力を加えてしまい、キャパシタのリーク増大、信頼性不良などを引き起こし、数千ビット単位の大きな領域での不良を発生させた。このような大きな領域で発生した不良ビットの、冗長セルによる救済は難しく、製品不良に直結してしまうという重大欠陥となった。このように、くぼみ欠陥の発生は、製品不良に直結し易く、１ウェハの歩留まり低下を招く。このため、くぼみ欠陥の発生は１ウェハあたり１００個程度以下、好ましくは、極力０個になる様に抑制しなければならないことが判ってきた。
【０１０３】
尚、くぼみ欠陥が形成された場合、くぼみ欠陥の大きさよりも厚い絶縁膜を形成して埋め込んだ後、ＣＭＰ法により研磨して、埋めなおす方法が考えられる。この方法は、例えば、第１３工程で形成する追加キャパシタ層間膜４０１成長の際に行うことができる。しかし、この方法では、数μｍ以上と言う厚い膜を成長する工程、そのような厚い膜をＣＭＰ研磨する工程を行うので、大きなコスト増加を招く。また、この方法で修復しても、下のキャパシタに応力が加わり損傷を与えた欠陥を修復することはできない。そのため、くぼみ欠陥自体の発生を抑制することが必要であった。
【０１０４】
このようなくぼみ欠陥が発生する原因について、本発明者らは下記のように推察した。
キャパシタ層間膜突起部３２３は、段差低減エッチングにより開口された部分では、側面は略垂直状となるエッチング側面３４２を有し、その先端は断面が略直角を有するエッジ３４１を有している（図２４）。キャパシタ層間膜突起部３２３の幅Ｌｒは、キャパシタ層間膜隆起円弧状部２８１ｃの横幅Ｌｔ以上を有するため、キャパシタ層間膜２８１の膜厚Ｈｉ程度を有し、１μｍ程度以上の大きい幅を有する。エッチング量Ｈｄは、キャパシタ高さＨｅと同等であり、これについても１μｍ以上と大きい値を有している。
【０１０５】
図３６は、このようなキャパシタ層間膜突起部３２３が形成された半導体ウェハ１０１の研磨工程を示した図である（（Ｓ３）、（Ｓ４）工程）。半導体ウェハ１０１が左側に、研磨パッド３６２が右側に移動している状況を示している。半導体ウェハに形成された突起部の左端には研磨パッドから応力を受ける。キャパシタ層間膜突起部３２３は、構造が非対称であり、研磨パッド３６２とエッジ３４１に対応する部分を接地点Ａ、研磨パッド３６２とキャパシタ層間膜隆起円弧状部２８１ｃが接地する部分を接地点Ｂと呼ぶ。研磨パッド３６２は、半導体ウェハ１０１に押圧されて研磨が行われるため、接地点Ａでは、エッジ３４１が略直角状を有しているので研磨パッド３６２が強く引っかかり、且つ、エッチング側面３４２は高さが１μｍ以上と大きいため、研磨パッド３６２がキャパシタ層間膜突起部３２３に深く食い込んで研磨が行われる。そのため、接地点Ａのエッジ３４１及び側面３４２には、極めて大きい力が集中して加わる。なお、径が異なるプラテンとヘッドが同方向に回転しており、キャパシタ層間膜突起部３２３には常に一定の方向に力が加わるわけではないが、エッチング側面３４２に対して直交する方向に力が加わるときに最も大きな力が掛かる。従って、回転によって図２６に示すように開口部３２１の４辺のエッジ３４１のいずれにおいても応力負荷が掛かる。
【０１０６】
そしてこの力は、キャパシタ層間膜突起部３２３の幅が狭い場合、その根元から層間膜を剥ぎ取るようにして欠落させると推察される。このように欠落した部分に、キャパシタ層間膜２８１の表面が大きな範囲で陥没した、くぼみ欠陥が残される。このくぼみ欠陥の大きさは、横幅はキャパシタ層間膜突起部３２３の横幅程度を有し、キャパシタ層間膜突起部３２３の延在方向に数μｍの長さを有する大きさを持つ。また、深さは、キャパシタ層間膜突起部の横幅の半分程度を有し、数１００ｎｍから数μｍに及ぶものとなる。
【０１０７】
尚、接地点Ｂは、傾斜面が緩やかな円弧状であるので、研磨パッド３６２が引っかかり難い構造となっておりくぼみ欠陥は発生しにくいと考えられ、実際、欠陥検査で、接地点Ｂが起因すると見られるくぼみ欠陥は、外観検査上、見つかっていない。
【０１０８】
これらのことから、くぼみ欠陥は、キャパシタ突起部３２３のエッジ部３４１での研磨パッド３６２の引っかかりが原因と推察された。このような原因で発生するくぼみ欠陥が、キャパシタ層間膜突起部３２３の大きさを変えて発生頻度が変わるか調べた。
【０１０９】
（実験例１）
キャパシタ層間膜突起部３２３の大きさを変えるにあたり、幅Ｌｒを変えたウェハを作製した。幅Ｌｒは、第９工程において、キャパシタアレイ端２６４から段差低減レジストマスク開口部端３０３との距離Ｌｍを変えたレチクルを用意し、それを用いてＬｒを変化させた。具体的には、Ｌｍを、０．４μｍ、１．５μｍ、２．５μｍ、４．５μｍと変えた４種類のレチクルを用意し、これを用いて段差低減エッチングを行い、キャパシタ層間膜突起部３２３の幅Ｌｒを変化させた。本実験例１では実施例１と同様に、Ｌｔ＝１．５μｍであり、４種類のＬｍに対応して、Ｌｒは１．９μｍ、３μｍ、４μｍ、６μｍに形成された。形成したキャパシタ層間膜突起部３２３の高さＨｄは１．５μｍで形成した。
【０１１０】
これら４種類のウェハについて、実施例１の第１０工程、第１１工程と同様の工程を経た後、第１２工程と同様の方法で、ＣＭＰ法を用いて平坦化研磨を行った。４種類のウェハについて、欠陥検査装置を用いてウェハ表面の欠陥を調査した。結果を図３７に示す。図３７には、キャパシタ層間膜突起部の幅Ｌｒとくぼみ欠陥の関係及びアスペクト比の関係を示すグラフ（ａ）と、アスペクト比（Ｈｄ／Ｌｒ）を説明する概略図（ｂ）を示す。
【０１１１】
図３７（ａ）のグラフにおいて、実線（黒四角）は、Ｌｒに対するウェハあたりのくぼみ欠陥数を示している。Ｌｒ＝１．９μｍでは、１００００個レベルの欠陥が発生した。Ｌｒを長くするほど、欠陥数は減少し、アスペクト比が０．６において変曲点が見られる。なお、Ｌｒ＝３μｍでは、２０００個以下にまで低減され、Ｌｒ＝４μｍでも依然として１０００個レベルの欠陥が観察されており、いずれも実用できるレベルではない。しかしながら、後述する実験例３に示すように、研磨条件を変更することで実用レベルまで低減することが可能である。これに対し、幅Ｌｒを６μｍまで広くした場合には、本実験例の条件（実施例１の研磨条件）でも１００個レベルと極めて少なくなり、製品取得可能レベルまで低下した。
【０１１２】
Ｌｒを大きくするに従い、キャパシタ層間膜突起部３２３のアスペクト比Ｈｄ／Ｌｒは小さくなる。破線（白丸）は、各Ｌｒのアスペクト比を示したものである（右軸）。キャパシタ層間膜突起部３２３は、断面で見て柱状体であり、突起部に作用するモーメントはそのアスペクト比に依存すると考えられる。つまり、アスペクト比を小さくすることにより、突起部に加わるモーメントが小さくなり、耐力面であるキャパシタ層間膜突起部３２３底面に加わる力が低減され、くぼみ欠陥の発生が抑制されると考えることができる。Ｌｒ＝６μｍはアスペクト比０．２５に相当し、上記の研磨条件でくぼみ欠陥の発生を製品取得可能レベルまで抑制するには、アスペクト比０．２５以下にすることが好ましいことが分かった。ここで、Ｈｄは、隆起部高さＨｓとほぼ同等であり、隆起部高さＨｓは、キャパシタ高さＨｃとほぼ同等であることから、アスペクト比０．２５以下とするには、キャパシタ層間膜突起部３２３の幅Ｌｒは、キャパシタ高さＨｃの少なくとも４倍である。なお、前述の通りキャパシタ層間膜２８１の突起部２８３の幅Ｌｒは、ＣＭＰ法における微細パターンとして１０μｍ程度以下になるように形成する。
【０１１３】
アスペクト比を０．２５以下にするには、Ｈｄ＝１．５μｍの場合には、Ｌｒを６μｍ以上確保するように形成される。ここで、アスペクト比が０．２５以下を満足するような形状とするには、Ｌｒを長くするのではなく、Ｈｄを浅くして満足するように形成しても良い。但し、Ｈｄを浅くする場合には、段差低減エッチングの際のキャパシタ層間膜２８１の残膜Ｈｒが厚く形成されるため、キャパシタ層間膜ＣＭＰ工程での研磨量が増加する、また、キャパシタアレイ２６５から非キャパシタ領域１２９にかけてグローバルな段差が生じ易いという問題があるので、これらの問題が支障とならない場合に適用可能である。
【０１１４】
以上の説明において、キャパシタ層間膜隆起部の幅Ｌ２は、平面形状が、短辺と長辺を有する矩形の場合、短辺の幅を主に指す。ＣＭＰ法では、隆起部、突起部の端部に大きな応力分布を有するので、隆起部、突起部の平坦部（２８１ｂ）よりも端部（キャパシタ層間膜隆起円弧状部２８１ｃ及びエッジ３４１）では研磨が速く進む。つまり、短辺方向に研磨が進むように隆起部、突起部は除去されるので、研磨のし易さは短辺の長さに依存するからである。また、開口部３２１を形成する場合、隆起部長辺の中間部分の対向する幅、すなわち、隆起部短辺の幅を基準として、開口部３２１を形成すべきかを判断する。
【０１１５】
本発明では、キャパシタ層間膜２８１としてシリコン酸化膜をプラズマＣＶＤ法で形成したが、製法はこれに限定されず、キャパシタ特性に大きく影響しないその他の減圧ＣＶＤ法などで形成しても良い。これらの方法は、キャパシタアレイ２６５上に非キャパシタ領域１２９とほぼ同等の膜厚にキャパシタ層間膜２８１が形成され、本発明が有効に適用される。
【０１１６】
（実験例２）
実験例２では、キャパシタ層間膜ＣＭＰの研磨条件について、くぼみ欠陥を抑制させる方法を示す。
実施例１の第１１工程までは、実施例１と同様に実施する。
実施例１の第１２工程のキャパシタ層間膜ＣＭＰ工程において、ＣＭＰプロセスのシーケンスを変えて、３種類の条件で研磨を行った。
【０１１７】
（条件１）
条件１は実施例１の条件と同じであり、タイムシーケンスは図２９に示される。
【０１１８】
（条件２）
条件２は、Ｓ３の接地ステップにおいて、１０ｒｐｍという低い回転速度で接地させる。条件２のタイムシーケンスを図３８に示す。
【０１１９】
（Ｓ１）半導体ウェハ１０１を装着したヘッド３６３及びプラテン３６１を低速で回転させる（この状態では、半導体ウェハ１０１と研磨パッド３６２は接地されていない）。回転速度としては、プラテン回転速度１０ｒｐｍ、ヘッド回転速度１０ｒｐｍを用いた。この回転速度は、研磨パッドと半導体ウェハの相対速度に換算すると約０．１９ｍ／ｓｅｃとなる。
（Ｓ２）プラテン及びヘッドを上述の回転速度で回転させながら、研磨パッド３６２に、スラリー供給管３６４からスラリー３６５を供給開始する。
【０１２０】
（Ｓ３）プラテン及びヘッドを上述の回転速度で回転させながら、ヘッド３６３を下降させ、半導体ウェハ１０１を研磨パッド３６２に接地させ、半導体ウェハ１０１を研磨パッド３６２に加重２ｐｓｉで押圧する。この接地時の、半導体ウェハ１０１の回転速度、研磨パッド３６２の回転速度は、条件１の１／６の低速の回転速度が用いられる。
この回転速度１０ｒｐｍは、半導体ウェハの研磨平坦化を行うメイン研磨としては、研磨速度が小さ過ぎ、生産性上問題がある。ステップＳ４のメイン研磨では、実施例１で述べたように４０〜１００ｒｐｍ程度が好ましい。本実験例では、実施例１と同様に６０ｒｐｍを用いるため、１０ｒｐｍから６０ｒｐｍまで回転速度を上昇させる。回転速度の上昇は、半導体ウェハ１０１を研磨パッド３６２に加重２ｐｓｉで押圧しながら、プラテン及びヘッドを、回転速度１０ｒｐｍから回転速度６０ｒｐｍに、１秒間かけて上昇させる。この回転速度上昇の際の回転加速度は凡そ５０ｒｐｍ／ｓｅｃである。この加速度は、半導体ウェハと研磨パッドの相対加速度に換算すると、約０．９４ｍ／ｓｅｃ２となる。
（Ｓ４）次にメイン研磨を行う。実施例１のステップＳ４と同様に、プラテンを回転速度６０ｒｍｐ、ヘッドを回転速度６１ｒｐｍに設定し、研磨加重を、２ｐｓｉから４ｐｓｉに増加させて行った。このプラテンとヘッドの速度は、研磨パッドと半導体ウェハの相対速度に換算すると約１．１３ｍ／ｓｅｃとなる。
【０１２１】
（Ｓ５）ヘッド３６３を上方に上げて、半導体ウェハ１０１と研磨パッド３６２を離し、研磨を完了する。
【０１２２】
（条件３）
条件３は、条件２のステップＳ３で、接地後、プラテン回転速度、ヘッド回転速度を上昇させる際の回転加速度を低加速度とする。条件３のタイムシーケンスを図３９に示す。
（Ｓ１）、（Ｓ２）は条件２と同様に行う。
（Ｓ３）プラテンを回転速度１０ｒｍｐ、ヘッドを回転速度１０ｒｐｍで回転させながら、ヘッド３６３を下降させ、半導体ウェハ１０１を研磨パッド３６２に接地させ、半導体ウェハ１０１に研磨パッド３６２に加重２ｐｓｉで押圧する。ここまでは、条件２と同じである。
次に、加重２ｐｓｉで押圧しながら、プラテン及びヘッドを、回転速度１０ｒｐｍから回転速度６０ｒｐｍに、５秒間かけてゆっくりと上昇させる。この回転速度上昇の際の回転加速度は凡そ１０ｒｐｍ／ｓｅｃである。この値は、条件２の加速度の１／５の小さい値である。この加速度は、半導体ウェハと研磨パッドの相対加速度に換算すると、約０．１９ｍ／ｓｅｃ２となる。
（Ｓ４）、（Ｓ５）は条件２と同様に行う。
【０１２３】
キャパシタ層間膜ＣＭＰの条件を、これら３つの条件で変えて研磨を行い、３種類のウェハを作製した。３種類のウェハについてくぼみ欠陥の発生を検査した。
【０１２４】
図４０は、Ｌｒ＝６μｍ、Ｈｄ＝１．５μｍのキャパシタ突起部を形成したウェハで、条件１，２，３によりキャパシタ層間膜ＣＭＰを行った後の、くぼみ欠陥の欠陥検査の結果である。
【０１２５】
条件１、２，３に応じて、くぼみ欠陥数は、１２６個、３２個、０個と低下することが示された。
【０１２６】
条件１と条件２の結果を比較することにより、半導体ウェハと研磨パッドが接地する際の、ヘッド及びプラテンの回転速度を１０ｒｐｍと低速にして行うことにより、くぼみ欠陥が、６０ｒｐｍの際に発生した個数の約１／４に抑制されていることが判る。これは、接地時の回転速度を小さくすることにより、接地時の衝撃を小さくでき、突起部の剥がれの抑制に効果があるためと考えられる。この結果から、半導体ウェハと研磨パッドが接地する際の回転速度は低速にすることによりくぼみ欠陥が抑制されることが判った。そして、この研磨条件としては、１０ｒｐｍ以下（半導体ウェハと研磨パッドの相対速度で表して、０．１９ｍ／ｓｅｃ以下）、接地時の加重は２ｐｓｉ以下を用いることができることが判った。
【０１２７】
条件２と条件３は、共に、半導体ウェハと研磨パッドが接地する際の、回転速度を１０ｒｐｍと低速にした条件を用い、メイン研磨ステップでの回転速度を６０ｒｐｍに上昇する際の加速度が互いに異なる。条件２と条件３の結果を比較すると、半導体ウェハ及び研磨パッドの回転速度を上昇させる際の加速度を小さくすることにより、くぼみ欠陥数を低減することができ、条件３では、くぼみ欠陥が殆ど発生しない状態（本実験結果では欠陥数０個）まで抑制できることが判った。これは、回転速度上昇時の加速度が大きい場合には、突起部に急激な応力の変化が発生し、突起部の剥れを引き起こしていると考えられる。そして、半導体ウェハと研磨パッドが接地してから回転速度を上昇する際の加速度は、それぞれ回転加速度１０ｒｐｍ／ｓｅｃ以下（半導体ウェハと研磨パッドの相対加速度で表して０．１９ｍ／ｓｅｃ２以下）、接地時の加重は２ｐｓｉ以下を用いることができる。
【０１２８】
本発明では、半導体ウェハと研磨パッドが接地する際のそれぞれの回転速度は、低速の１０ｒｐｍ程度を用いることが好ましく、これによりくぼみ欠陥の発生がより抑制される。さらに、回転速度を接地時の回転速度よりも大きい回転速度に上昇させてメイン研磨を行うことで、生産性を低下させずに研磨することができる。さらに、接地時の回転速度から、メイン研磨の回転速度に上昇させる際の回転加速度を小さくすることが好ましく、これによりくぼみ欠陥の発生をさらに抑制することができる。
【０１２９】
（実験例３）
実験例３では、キャパシタ層間膜突起幅Ｌｒを３μｍ（Ｈｄ／Ｌｒアスペクト比が０．５）と変えて、実験例２の場合（Ｌｒ＝６μｍ、Ｈｄ／Ｌｒアスペクト比が０．２５）と比較して、条件１と条件３の条件の違いによるくぼみ欠陥の発生を調べた。
【０１３０】
欠陥検査の結果を図４１に示す。
Ｌｒ＝３μｍの時、条件１では１０００個以上の欠陥が発生しているが、条件３にすることにより数個レベルまで低減されることが示された。
すなわち、条件３とすることで、Ｌｒ＝６μｍで条件１を実施した場合よりも欠陥を低減できることが示された。
【０１３１】
以上のことから、半導体ウェハと研磨パッドが接地する際の、ヘッド及びプラテンの回転速度を小さくすること、半導体ウェハと研磨パッドが接地してから、プラテン回転速度、ヘッド回転速度を上昇する際の加速度を小さくすることの効果は、突起幅がＬｒ＝３μｍの、Ｈｄ／Ｌｒアスペクト比が０．５と大きい場合においても効果があることが示された。そして、突起幅Ｌｒが６μｍでＨｄ／Ｌｒアスペクト比が０．２５とすることにより、くぼみ欠陥の発生を、０個〜数個レベルの、製品の歩留まりに殆ど影響がないレベルまでに低下させることができることがわかった。以上の実験例１〜３の結果、アスペクト比は図３７（ａ）に示される変曲点の０．６以下とすることで、実用可能であることが理解される。より好ましくは０．２５以下とする。
【０１３２】
（変形例１）
実施例１では、キャパシタ支持体２２１を形成する場合を示したが、キャパシタ下部電極２０１の機械的強度に問題なければ、キャパシタ支持体２２１は形成しなくても良い。キャパシタ支持体２２１を形成しない場合の例を変形例１として示す。
【０１３３】
キャパシタ支持体２２１を形成しない場合には、実施例１の第２工程（図４）のキャパシタ支持体膜１６３形成は削除され、第５工程（図８）のキャパシタ支持体２２１のパターニングは必要なくなる。そのように形成された場合の、段差低減エッチング工程の実施例１の第１０工程に対応する図が図４２である。図４２は、図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示している。
【０１３４】
この変形例１におけるキャパシタアレイ端２６４は、アレイ状に並ぶキャパシタ下部電極２０１のうち最も最外周に位置するキャパシタ下部電極２０１の外縁に形成されるキャパシタ下部電極キャップ膜２６６の位置で決まるようになる。
変形例１のその他の製造工程は、実施例１と同様の工程を用いて行うことができる。
【０１３５】
（変形例２）
実施例１では、キャパシタ上部電極キャップ膜２６６を用いたが、キャパシタ上部電極導電膜２６２のエッチングでの肩やられ等の問題がなければ形成しなくても良い。キャパシタ上部電極キャップ膜２６６を形成しない場合の例を変形例２として示す。
【０１３６】
図４３は、実施例１の第１０工程の段差低減エッチングを行った段階の図１（ｃ）におけるＸ２−Ｘ２’線に沿った断面図（ａ）と部分拡大図（ｂ）を示している。この変形例２におけるキャパシタアレイ端２６４は、キャパシタ支持体２２１を覆うキャパシタ上部電極導電膜２６２の外縁の位置で決まる。
【０１３７】
変形例２の製造方法は、実施例１の第７工程で、キャパシタ上部電極キャップ膜２６６が省略される。また、キャパシタ上部電極パターニングでは、キャパシタ上部電極キャップ膜２６６のエッチングが省略され、レジストマスクを用いてキャパシタ上部電極導電膜２６２がエッチングされる。
【０１３８】
第１０工程におけるキャパシタ上部電極導電膜２６２上に形成される絶縁膜の厚さｔは、キャパシタ上部電極キャップ膜２６６が形成されてないので、キャパシタ層間膜２８１の残膜Ｈｒと等しくなる。同様に、第１２工程のキャパシタ層間膜ＣＭＰ後の、キャパシタ上部電極導電膜２６２上に形成される絶縁膜の厚さｔ’は、キャパシタ層間膜２８１の残膜Ｈｒ’と等しくなる。
【０１３９】
（実施例２）
キャパシタ層間膜２８１の形成方法の異なる例を示す。実施例２では、キャパシタ層間膜２８１を第１キャパシタ層間膜５４１と、第２キャパシタ層間膜５４２の積層構造で形成する。
【０１４０】
図４４〜４６は実施例２を説明するための図である。
（図４４）
実施例１の第８工程において、キャパシタ支持体２２１がキャパシタアレイ２６５の上部で横方向に突き出した、断面でコの字状を有している。このキャパシタ支持体２２１の突き出し量が大きい場合、成膜するキャパシタ層間膜２８１の段差被覆性がそれほど良くない場合、キャパシタ支持体２２１の下の部分でのキャパシタ層間膜２８１の被覆性が低下し、キャパシタ層間膜２８１の上部が横に張り出したオーバーハング形状に形成されることがある。オーバーハング形状が大きくなると、キャパシタ層間膜突起部３２３の底部の幅が狭くなり強度が弱まり剥がれ易くなることが懸念される。このように、キャパシタ支持体２２１の横方向への突き出し量が大きい場合、キャパシタ層間膜２８１のオーバーハング形状とならないように形成するため、キャパシタ層間膜には段差被覆性が良好な膜を用いることが好ましい。しかしながら、本発明者らの検討の結果、高い段差被覆性を有するプラズマＣＶＤ法で形成したシリコン酸化膜は、膜のストレスが大きく、そのようなストレスの大きい膜を形成するとウェハの反りが大きくなり、その後のリソグラフィー工程で露光ができない場合がある。
【０１４１】
この問題を対策するため、まず初めに段差被覆性が優れる特性を持つ第１キャパシタ層間膜５４１を、キャパシタ支持体２２１が横方向突き出して断面でコの字状に形成された部分が埋め込まれる程度の膜厚で形成し、次に、段差被覆性は第１キャパシタ層間膜５４１よりも劣るが膜ストレスが小さい膜である第２キャパシタ層間膜５４２を積層して形成することにより、オーバーハング形状を対策すると共に、ストレスを緩和したキャパシタ層間膜を形成することができる。
【０１４２】
（図４５）
実施例１の第１０工程と同様に、段差低減エッチングを行う。エッチングは、第１キャパシタ層間膜５４１に到達しない場合を示したが、第１キャパシタ層間膜５４１の一部をエッチングするように行ってもよい。
【０１４３】
（図４６）
実施例１の第１２工程と同様にキャパシタ層間膜ＣＭＰ工程を行う。第１キャパシタ層間膜５４１ａから第２キャパシタ層間膜５４１ｂにかけてグローバルに平坦化されるように行うキャパシタ層間膜ＣＭＰは、第１キャパシタ層間膜５４１に対する研磨速度と、第２キャパシタ層間膜５４２に対する研磨速度が略等しい条件で行う。２つの膜で研磨速度に差があると、ＣＭＰ後に、第１キャパシタ層間膜５４１と第２キャパシタ層間膜５４２の境界で段差が生じてしまうからである。尚、ＣＭＰは、第１キャパシタ層間膜５４１に到達しないように行ってもよい。
【符号の説明】
【０１４４】
１ 半導体基板
２ ＳＴＩ
３ ゲート導電膜
３’ ゲート高融点金属膜
３” ゲート絶縁膜
４， セル部ソース／ドレイン拡散層
４’ 周辺部ソース／ドレイン拡散層
５１ ゲート電極
５３ ゲートキャップ膜
５４ ゲートサイドウォール
５ ゲート層間膜
６ セルコンタクトプラグ
７ ビットコンタクトプラグ層間膜
８ 第１周辺コンタクトプラグ
９ ビット線コンタクトプラグ
１０ 第１配線膜
６１ 第１配線キャップ膜
６２ 第１配線
６３ 第１配線サイドウォール
１１ ビット線層間膜
１２ キャパシタコンタクトプラグ
１３ キャパシタパッド
１４ キャパシタストッパ膜
１０１ 半導体ウェハ
１０２ 半導体チップ
１２１ スクライブ線
１２２ メモリセル領域
１２３ 周辺回路領域
１２４ 第１周辺キャパシタ領域
１２５ 第２周辺キャパシタ領域
１２６ 領域Ｂ
１２７ 領域Ｃ
１２８ 領域Ｄ
１２９ 非キャパシタ領域
１３０ 領域Ｅ
１６１ 第１キャパシタコア膜
１６２ 第２キャパシタコア膜
１６３ キャパシタ支持体膜
１８１ キャパシタホール
２０１ キャパシタ下部電極
２２１ キャパシタ支持体
２２２ 開口部
２６１ キャパシタ容量膜
２６２ キャパシタ上部電極導電膜
２６３ キャパシタ上部電極
２６４ キャパシタアレイ端
２６５ キャパシタアレイ
２６６ キャパシタ上部電極キャップ膜
２８１ キャパシタ層間膜
２８１ａ キャパシタ層間膜隆起部
２８１ｂ キャパシタ層間膜平坦部
２８１ｃ キャパシタ層間膜隆起円弧状部
２８２ 立ち上がり点
３０１ 段差低減レジストマスク
３０２ 段差低減レジストマスク開口部
３０３ 段差低減レジストマスク開口部端
３２１ 段差低減エッチング開口部
３２３ キャパシタ層間膜突起部
３４１ エッジ
３４２ エッチング側面
３６１ プラテン
３６２ 研磨パッド
３６３ ヘッド
３６４ スラリー供給管
３６５ スラリー
４０１ 追加キャパシタ層間膜
４０２ バリア層
４０３ プラグ層
４０４ 上部コンタクトプラグ
４０５ 配線バリア層
４０６ 主配線層
４０７ 第２配線
【特許請求の範囲】
【請求項１】
一平面上に少なくともキャパシタの形成されたキャパシタ領域とキャパシタの形成されていない非キャパシタ領域とを備えた半導体装置の製造方法であって、
表面が略平坦な半導体基板の上に所定の高さを有するキャパシタを形成してキャパシタ領域と非キャパシタ領域とを規定する工程と、
前記キャパシタの高さよりも厚い膜厚の層間絶縁膜で前記キャパシタ領域および前記非キャパシタ領域を覆う工程と、
前記非キャパシタ領域の前記層間絶縁膜の隆起部立ち上がり点から前記キャパシタ領域の一部領域上であって、前記立ち上がり点からの水平方向の距離Ｌｒである第１の領域を残して、前記キャパシタ領域上の前記層間絶縁膜をエッチング量Ｈｄでエッチングするエッチング工程と、
少なくとも前記第１の領域の前記層間絶縁膜を前記非キャパシタ領域上の前記層間絶縁膜高さまで除去し、前記キャパシタ領域と前記非キャパシタ領域上の前記層間絶縁膜の表面を前記キャパシタが露出しない程度に平坦化する平坦化工程と、
を含み、
前記Ｌｒに対する前記Ｈｄのアスペクト比Ｈｄ／Ｌｒを０．６以下とすることを特徴とする半導体装置の製造方法。
【請求項２】
前記アスペクト比Ｈｄ／Ｌｒを０．２５以下とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング量Ｈｄは、前記非キャパシタ領域の前記層間絶縁膜表面からの前記隆起部高さと略同じである請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記Ｌｒは、前記キャパシタの高さの４倍以上である請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記Ｌｒは１０μｍ以下とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記平坦化工程は、化学機械研磨法によることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記化学機械研磨法は、
前記半導体基板の研磨面を研磨パッドに第１の圧力で押し当てる工程と、第１の圧力よりも大きい第２の圧力に上昇させる工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の圧力は２ｐｓｉ以下を用いることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記化学機械研磨法は、
半導体基板の研磨面と研磨パッドとを第１の相対速度で接触させる工程と、接触後に第１の相対速度より大きい第２の相対速度に上昇させる工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記第１の相対速度として、０．１９ｍ／ｓｅｃ以下を用いることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の相対速度から前記第２の相対速度に上昇する際の加速度は０．１９ｍ／ｓｅｃ２以下を用いることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板の研磨面と研磨パッドとを第１の相対速度で接触させる工程は、前記研磨パッドの回転速度を１０ｒｐｍ以下、前記半導体基板の回転速度を１０ｒｐｍ以下で行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
第２の相対速度に上昇させる工程は、回転加速度１０ｒｐｍ／ｓｅｃ以下で行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記層間絶縁膜が、２層の積層膜である請求項１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記積層膜において、上層膜より下層膜の方が段差被覆性に優れた膜である請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記キャパシタ領域は、個々のキャパシタに情報の書き込み及び消去を行うスイッチング素子が接続されたメモリセル領域を含む請求項１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記キャパシタ領域は、複数のキャパシタが直列又は並列に接続され、補償容量を構成した領域を含む請求項１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記キャパシタ領域の少なくとも一つは、前記層間絶縁膜の一方の隆起部立ち上がり点から対向する他方の立ち上がり点までの水平方向の最短距離が１０μｍ以下であり、前記エッチング工程において前記層間絶縁膜がエッチングされない非エッチングキャパシタ領域を構成する請求項１乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記キャパシタは、カップ状の下部電極の内壁及び外壁を覆う容量膜と、該容量膜を覆う上部電極とを有し、該上部電極の上面は水平方向に略平坦なプレート電極を構成する請求項１乃至１８の何れか１項に記載の半導体装置の製造方法。
【請求項２０】
前記キャパシタは、前記下部電極の上端近傍で下部電極を支持する支持体膜を備え、前記容量膜及び上部電極が該支持体膜を覆っている請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記キャパシタ領域の前記上部電極は、平面視に略矩形の外縁を有し、前記層間絶縁膜の前記立ち上がり点で規定される隆起部外縁は、前記キャパシタ領域の上部電極外縁に追従した略矩形の外周を備えることを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記エッチング工程において形成される第１の領域の内縁は、前記層間絶縁膜の隆起部の前記立ち上がり点で規定される外周の各辺において略平行である請求項２１に記載の半導体装置の製造方法。
【請求項１】
一平面上に少なくともキャパシタの形成されたキャパシタ領域とキャパシタの形成されていない非キャパシタ領域とを備えた半導体装置の製造方法であって、
表面が略平坦な半導体基板の上に所定の高さを有するキャパシタを形成してキャパシタ領域と非キャパシタ領域とを規定する工程と、
前記キャパシタの高さよりも厚い膜厚の層間絶縁膜で前記キャパシタ領域および前記非キャパシタ領域を覆う工程と、
前記非キャパシタ領域の前記層間絶縁膜の隆起部立ち上がり点から前記キャパシタ領域の一部領域上であって、前記立ち上がり点からの水平方向の距離Ｌｒである第１の領域を残して、前記キャパシタ領域上の前記層間絶縁膜をエッチング量Ｈｄでエッチングするエッチング工程と、
少なくとも前記第１の領域の前記層間絶縁膜を前記非キャパシタ領域上の前記層間絶縁膜高さまで除去し、前記キャパシタ領域と前記非キャパシタ領域上の前記層間絶縁膜の表面を前記キャパシタが露出しない程度に平坦化する平坦化工程と、
を含み、
前記Ｌｒに対する前記Ｈｄのアスペクト比Ｈｄ／Ｌｒを０．６以下とすることを特徴とする半導体装置の製造方法。
【請求項２】
前記アスペクト比Ｈｄ／Ｌｒを０．２５以下とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチング量Ｈｄは、前記非キャパシタ領域の前記層間絶縁膜表面からの前記隆起部高さと略同じである請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記Ｌｒは、前記キャパシタの高さの４倍以上である請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記Ｌｒは１０μｍ以下とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記平坦化工程は、化学機械研磨法によることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記化学機械研磨法は、
前記半導体基板の研磨面を研磨パッドに第１の圧力で押し当てる工程と、第１の圧力よりも大きい第２の圧力に上昇させる工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１の圧力は２ｐｓｉ以下を用いることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記化学機械研磨法は、
半導体基板の研磨面と研磨パッドとを第１の相対速度で接触させる工程と、接触後に第１の相対速度より大きい第２の相対速度に上昇させる工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記第１の相対速度として、０．１９ｍ／ｓｅｃ以下を用いることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第１の相対速度から前記第２の相対速度に上昇する際の加速度は０．１９ｍ／ｓｅｃ２以下を用いることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記半導体基板の研磨面と研磨パッドとを第１の相対速度で接触させる工程は、前記研磨パッドの回転速度を１０ｒｐｍ以下、前記半導体基板の回転速度を１０ｒｐｍ以下で行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
第２の相対速度に上昇させる工程は、回転加速度１０ｒｐｍ／ｓｅｃ以下で行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記層間絶縁膜が、２層の積層膜である請求項１乃至１３のいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記積層膜において、上層膜より下層膜の方が段差被覆性に優れた膜である請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記キャパシタ領域は、個々のキャパシタに情報の書き込み及び消去を行うスイッチング素子が接続されたメモリセル領域を含む請求項１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記キャパシタ領域は、複数のキャパシタが直列又は並列に接続され、補償容量を構成した領域を含む請求項１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１８】
前記キャパシタ領域の少なくとも一つは、前記層間絶縁膜の一方の隆起部立ち上がり点から対向する他方の立ち上がり点までの水平方向の最短距離が１０μｍ以下であり、前記エッチング工程において前記層間絶縁膜がエッチングされない非エッチングキャパシタ領域を構成する請求項１乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記キャパシタは、カップ状の下部電極の内壁及び外壁を覆う容量膜と、該容量膜を覆う上部電極とを有し、該上部電極の上面は水平方向に略平坦なプレート電極を構成する請求項１乃至１８の何れか１項に記載の半導体装置の製造方法。
【請求項２０】
前記キャパシタは、前記下部電極の上端近傍で下部電極を支持する支持体膜を備え、前記容量膜及び上部電極が該支持体膜を覆っている請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記キャパシタ領域の前記上部電極は、平面視に略矩形の外縁を有し、前記層間絶縁膜の前記立ち上がり点で規定される隆起部外縁は、前記キャパシタ領域の上部電極外縁に追従した略矩形の外周を備えることを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記エッチング工程において形成される第１の領域の内縁は、前記層間絶縁膜の隆起部の前記立ち上がり点で規定される外周の各辺において略平行である請求項２１に記載の半導体装置の製造方法。
【図１−１】
【図１−２】
【図１−３】
【図１−４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図２７】
【図３５】
【図１−２】
【図１−３】
【図１−４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図２７】
【図３５】
【公開番号】特開２０１３−４８１８８（Ｐ２０１３−４８１８８Ａ）
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願番号】特願２０１１−１８６３７３（Ｐ２０１１−１８６３７３）
【出願日】平成２３年８月２９日（２０１１．８．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年３月７日（２０１３．３．７）
【国際特許分類】
【出願日】平成２３年８月２９日（２０１１．８．２９）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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