半導体装置及びその製造方法
【課題】セルトランジスタが形成された第１領域と周辺回路トランジスタが形成された第２領域を有する半導体装置において、周辺回路トランジスタの上部拡散層のチャネル領域への導電型ドーパントの分布を抑制し、セルトランジスタと周辺回路トランジスタにおける駆動電流の閾値電圧依存性のばらつきを低減する半導体装置の製造方法を提供する。
【解決手段】基板を第1領域と第２領域に区分し、前記第２領域の前記基板上面を前記第1領域の前記基板上面より所定の掘り下げ量だけ掘り下げる工程と、前記第１領域に第１ピラーを、前記第２領域に前記第１ピラーよりも高さが前記掘り下げ量だけ低い第２ピラーを各々形成する工程と、前記第１及び第２ピラーの下部に第１拡散層を、上部に第２拡散層を各々形成する工程と、前記第１及び第２ピラーと前記第1拡散層の側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜側面にゲート電極を形成する工程とを有する。
【解決手段】基板を第1領域と第２領域に区分し、前記第２領域の前記基板上面を前記第1領域の前記基板上面より所定の掘り下げ量だけ掘り下げる工程と、前記第１領域に第１ピラーを、前記第２領域に前記第１ピラーよりも高さが前記掘り下げ量だけ低い第２ピラーを各々形成する工程と、前記第１及び第２ピラーの下部に第１拡散層を、上部に第２拡散層を各々形成する工程と、前記第１及び第２ピラーと前記第1拡散層の側面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜側面にゲート電極を形成する工程とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、特に縦型トランジスタを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、微細加工技術の進展により、半導体装置における半導体素子の基板上の表面積が縮小され続けている。半導体装置に用いられるトランジスタの活性領域として利用できる基板上の表面積も縮小される傾向にある。活性領域が縮小されると、平面型トランジスタではチャネル長やチャネル幅が減少し、短チャネル効果等が発生する。そこで、基板に対して鉛直方向にチャネル領域を形成する縦型トランジスタが提案されている。
【０００３】
縦型トランジスタは、基板主面上にフィンまたはピラーを形成し、このフィンまたはピラーの周囲または内部に、トランジスタの構成要素であるソースドレイン領域、ゲート電極、ソースドレイン領域を順次形成することにより製造される。なお、トランジスタの構成要素間には、必要に応じて絶縁膜が形成される。
【０００４】
このような縦型トランジスタとして、例えば、特許文献１には、柱状のシリコンの両側壁を２つのゲート電極で挟み込んだダブルゲート構造のピラー型ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタおよび、その製造方法が示されている。また、特許文献２には、柱状シリコンの周囲をゲート電極で囲んだ構造のＳＧＴ（ｓｕｒｒｏｕｄｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）および、その製造方法が示されている。
【０００５】
ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）においても、チップ面積を縮小するため、縦型トランジスタをセルトランジスタに用いた４Ｆ２セルが検討されている。
ＤＲＡＭは、メモリセル（以降、セル）領域と周辺回路領域から構成される。セル領域には、セルトランジスタが複数形成されており、セル領域内の一方の方向に延在するビット線と、ビット線の延在方向に交差する他方の方向に延在するワード線（ゲート電極）で区画されて形成される各領域に、１つのトランジスタ（セルトランジスタ）が配置される。各セルトランジスタのソースドレイン領域上にはキャパシタが形成され、１つのセルとして機能する。セルトランジスタに縦型トランジスタが用いられる場合は、各セルでビット線と縦型トランジスタのソースドレイン領域が接続され、縦型トランジスタのソースドレイン領域とキャパシタが接続される。必要に応じて、これらの接続箇所にコンタクトプラグが形成される。
また、周辺回路領域にはセル領域のビット線およびワード線に印加する電圧を制御するための制御回路やトランジスタが形成されている。
【０００６】
縦型トランジスタをセルトランジスタとして用いるＤＲＡＭにおいては、基本的にｐ型半導体の基板上にピラーを形成し、ピラーの下部にｎ型のドーパントを注入してｎ型拡散層（下部ｎ型拡散層）を形成する。下部ｎ型拡散層は縦型トランジスタのビット線、ソースドレイン領域として機能する。また、ピラーの上部にも、同様にｎ型のドーパントを注入してｎ型拡散層（上部ｎ型拡散層）を形成する。上部ｎ型拡散上に上部配線およびキャパシタが形成される。
このとき、セルトランジスタとしてのリフレッシュ特性を満足させるため、各セルのキャパシタと接続されている上部ｎ型拡散層の濃度を薄くし、上部ｎ型拡散層の空乏層端とゲート電極との距離を長くする。この距離が大きくなる程、トランジスタ内の電界は緩和され、リフレッシュ特性が向上する。一方、上部ｎ型拡散層の空乏層端とゲート電極との距離を過剰に大きくすると、トランジスタのオン電流が低下する虞がある。したがって、セルトランジスタの上部ｎ型拡散層は最適な不純物濃度で形成され、上部ｎ型拡散層の空乏層端とゲート電極との距離は適切に設定されることが重要である。
【０００７】
ところで、縦型トランジスタをセルトランジスタに用いるＤＲＡＭにおいては、更なるチップ面積の縮小と低消費電力化を目的として、周辺回路領域にも縦型トランジスタ（周辺回路トランジスタ）を用いることが検討されている。
【０００８】
縦型トランジスタを周辺回路トランジスタとして用いる場合、縦型トランジスタが周辺回路トランジスタとしての電流駆動能力を満たすことが重視される。そのため、周辺回路領トランジスタでは、上部ｎ型拡散層の接合を深くするとともに、不純物濃度を高くする。通常、セルトランジスタよりも、周辺回路トランジスタの上部ｎ型拡散層の接合深さは深く、不純物濃度は高く形成されている。
【０００９】
図３０は、ＤＲＡＭの従来のセルトランジスタ１０１および周辺回路トランジスタ１０２の基本構成を示す断面図である。上記のように、周辺回路トランジスタ１０２の上部ｎ型拡散層は、セルトランジスタ１０１の上部ｎ型拡散層よりも接合が深く、かつ不純物濃度が高い。なお、このＤＲＡＭでは下部ｎ型拡散層５２をビット線として用いてもよい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００６／００１７０８８号明細書
【特許文献２】米国特許出願公開第２００６／００８１８８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＤＲＡＭの周辺回路領域に縦型トランジスタを用いる場合、従来の製造方法では、周辺回路トランジスタの上部拡散層を形成する際に、セルトランジスタの上部拡散層よりも高濃度の導電型ドーパント（ｎ型半導体）のイオン注入を深く行うため、イオン注入時のチャネリングによりチャネル領域までｎ型不純物が分布してしまう。これにより、図３１に示すように、セル領域の駆動電流（ＩＤ）の閾値電圧（ＶＧ）依存性（図３１（ｉ））と周辺領域の駆動電流（ＩＤ）の閾値電圧（ＶＧ）依存性（図３１（ｉｉ））とのばらつきが増加する問題があった。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、セルトランジスタが形成された第１の領域と周辺回路トランジスタが形成された第２の領域を有する半導体装置の製造方法において、基板を第1の領域と第２の領域に区分し、第２の領域の基板の上面を第1の領域の基板の上面より所定の掘り下げ量だけ掘り下げる第２領域基板掘り下げ工程と、第1の領域に第１ピラーを形成すると共に、第２の領域に高さが第１ピラーよりも掘り下げ量だけ低い第２ピラーを形成するピラー形成工程と、第１及び第２ピラーの下部に第1の導電型ドーパントを含む第1の拡散層を形成する第1拡散層形成工程と、第１及び第２ピラーの上部に第２の導電型ドーパントを含む第２の拡散層を形成する第２拡散層形成工程と、第１及び第２ピラー及び第1の拡散層の側面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、第1の拡散層より上方かつ第２の拡散層より下方の第１及び第２ピラーのゲート絶縁膜のそれぞれの側面に第1の導電膜から成る同じゲート長のゲート電極を形成するゲート電極形成工程と、第２の拡散層上にコンタクトプラグを形成するコンタクトプラグ形成工程とを有することを特徴とする。
【００１３】
本発明の半導体装置は、基板の第1の領域に形成された第１ピラーと、第１の領域の基板の上面より所定の掘り下げ量だけ掘り下げられた基板の第２の領域に形成された第２ピラーと、第１及び第２ピラーの下部に形成された第1の導電型ドーパントを含む第1の拡散層と、第１及び第２ピラーの上部に形成された第２の導電型ドーパントを含む第２の拡散層と、第１及び第２ピラー及び前記第1の拡散層の側面に形成されたゲート絶縁膜と、第1の拡散層より上方かつ第２の拡散層より下方の第１及び第２ピラーのゲート絶縁膜のそれぞれの側面に形成された第1の導電膜から成る同じゲート長のゲート電極と、第２の拡散層上に形成されたコンタクトプラグとを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、周辺領域トランジスタにおける基板５１とゲート電極５３との距離が小さくなる。これにより、上部拡散層を形成する際に、導電型ドーパントのイオン注入を深く行う必要が無く、チャネリングによるチャネル領域へのイオンの分布を抑えることができる。
したがって、セルトランジスタのオン電流及び周辺回路トランジスタの電流駆動特性を低下させずに、周辺回路トランジスタの閾値電圧（ＶＧ）の制御性を高め、セルトランジスタと周辺回路トランジスタとの駆動電流（ＩＤ）の閾値電圧（ＶＧ）依存性のばらつきを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の要部の構成を示す断面図である。
【図２】本発明を適用した第１実施形態の半導体装置の構成を示す断面図である。
【図３】本発明を適用した第１実施形態の半導体装置の一製造工程を示す平面図である。
【図４】本発明を適用した第１実施形態の半導体装置の一製造工程を示す平面図である。
【図５】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図６】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図７】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図８】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図９】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１０】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１１】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１２】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１３】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１４】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１５】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１６】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１７】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１８】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１９】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図２０】本発明を適用した第２実施形態の半導体装置の構成を示す断面図である。
【図２１】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２２】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２３】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２４】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２５】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２６】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２７】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２８】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２９】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図３０】従来の半導体装置の要部の構成を示す断面図である。
【図３１】従来の半導体装置における駆動電流の閾値電圧依存性を説明するための模式図である。
【発明を実施するための形態】
【００１６】
図１は本発明の半導体装置のセルトランジスタ１０１及び周辺回路トランジスタ１０２の構成を示す断面図である。本発明がＤＲＡＭに適用される場合は、コンタクトプラグ５６上には上部配線やキャパシタが形成される。
【００１７】
本発明の半導体装置のセル領域（第１の領域）に形成されたトランジスタ（セルトランジスタ）１０１には、図１に示すように、基板５１上に形成されたピラー６１ａと、ピラー６１ａ下部に形成された第１の導電型ドーパントを含む下部拡散層（第１の拡散層）５２ａと、ピラー６１ａ上部に形成された第２の導電型ドーパントを含む上部拡散層（第２の拡散層）５４ａと、上部拡散層５４ａ上に形成されたコンタクトプラグ５６ａと、ピラー６１ａ側面に形成された絶縁膜５５ａと、下部拡散層５２ａの上方かつ上部拡散層５４ａの下方のピラー１１ａの側面に絶縁膜５５ａを介して形成されたゲート電極５３ａが備えられている。
【００１８】
本発明の半導体装置の周辺回路領域（第２の領域）に形成されたトランジスタ（周辺回路トランジスタ）１０２には、図１に示すように、セルトランジスタ１０１と同一の構成要素であるピラー６１ｂと、下部拡散層５２ｂと、上部拡散層５４ｂと、絶縁膜５５ｂと、ゲート電極５３ｂが備えられている。但し、周辺回路トランジスタ１０２における上部拡散層５４ｂの下端とゲート電極５３ｂの上端との距離は、セルトランジスタ１０１における上部拡散層５４ａの下端とゲート電極５３ａの上端との距離よりも小さい。
【００１９】
コンタクトプラグ５６ａ，５６ｂには不純物ドープ半導体膜を用いることができる。また、この不純物ドープ半導体膜の不純物と、上部拡散層５４ａ，５４ｂに注入される導電型ドーパントが同じ材料であれば、上部拡散層５４ａ，５４ｂの各々の上面と絶縁膜５５ａ，５５ｂの各々の上面とを同一平面になるように、上部拡散層５４ａ，５４ｂを形成すればよい。その場合は、コンタクトプラグ５６ａ，５６ｂの形成は行わず、上部拡散層５４ａ，５４ｂの各々の上面上に直接上部配線を形成することができる。
なお、絶縁膜５５ａ，５５ｂは、ピラー６１ａ，６１ｂとゲート電極５３ａ，５３ｂとの間のゲート絶縁膜と、このゲート絶縁膜とゲート電極５３ａとコンタクトプラグ５６ａの外壁を覆うように形成される層間絶縁膜とから構成される。半導体装置の製造を行う際には、ゲート絶縁膜と層間絶縁膜は個別に形成されることが殆どである。
【００２０】
セルトランジスタおよび周辺回路トランジスタの下部拡散層５２ａ，５２ｂと上部拡散層５４ａ，５４ｂは、それぞれ半導体装置の上部配線及び周辺回路の配置等に応じて、縦型トランジスタのソースドレイン領域として機能する。本発明のセルトランジスタ及び周辺回路トランジスタをＤＲＡＭに適用する場合は、下部拡散層５２ａ，５２ｂをセルトランジスタのビット線として用いてもよい。
図１に示す構成により、セルトランジスタ１０１においては、上部拡散層５４ａ側の空乏層端とゲート電極５４ａとの距離が、周辺回路トランジスタ１０２に対して長くなる。このことにより、上部拡散層５４ａ上に形成される図示略のキャパシタに電荷が蓄積され、かつゲート電極５４ａの電位が高い状態で発生するゲート電極５４ａと上部拡散層５４ａとの間の接合リーク電流を抑えることができる。
また、周辺回路トランジスタ１０２においては、ピラー６１ｂ上面とゲート電極５３ｂ上端との距離がセルトランジスタ１０１に対して短くなる。そのため、従来のように、上部拡散層５４ｂを形成する際に、ピラー６１ｂの上面上方からの導電型ドーパントのイオン注入を深く行う必要がなく、チャネリングによるチャネル領域へ分布する導電型ドーパントを低減することができる。その結果、周辺回路トランジスタの閾値電圧の制御性が向上し、セルトランジスタ１０１と周辺回路トランジスタ１０２との駆動電流の閾値電圧依存性のばらつきが低減される。
【００２１】
上述の本発明の半導体装置の具体例として、以下に本発明を適用した半導体装置の製造方法について図面を参照しながら説明する。なお、以下の説明に用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚み等の寸法は、実際の半導体装置の寸法とは異なる場合がある。
【００２２】
（第１の実施形態）
図２に示すように、本実施形態の半導体装置１００は、基板１０上にセルトランジスタが複数形成されているセル領域（第１の領域）１と、基板１０上に周辺回路トランジスタが複数形成されている周辺回路領域（第２の領域）２から構成される。セル領域１と周辺回路領域２にはそれぞれ、基板１０の主面上に立設して形成された第１ピラー１１ａ，第２ピラー１１ｂと、第１ピラー１１ａ，第２ピラー１１ｂの下部に形成された下部拡散層（第１の拡散層）１８ａ，１８ｂと、下部拡散層１８間の基板１０主面上に形成された基板絶縁膜２０と、ピラー１１ａ，１１ｂの側面を覆うように形成されたゲート絶縁膜２２ａ，２２ｂと、ゲート絶縁膜２２ａ，２２ｂの外壁上に形成されたゲート電極２５ａ，２５ｂと、第１ピラー１１ａ，第２ピラー１１ｂの上部に形成された上部拡散層３０ａ，３０ｂと、上部拡散層（第２の拡散層）３０ａ，３０ｂ上に形成されたコンタクトプラグ５６ａ，５６ｂが形成されている。
【００２３】
また、下部拡散層１８ａ，１８ｂ間の基板１０主面上には、基板絶縁膜２０が形成されている。さらに、セル領域１および周辺回路領域２の各領域内および領域間のゲート電極２５、ゲート絶縁膜２２上部、コンタクトプラグ５６の側壁および基板絶縁膜２０の上面を埋めるように層間絶縁膜２９が形成されている。
【００２４】
半導体装置１００がＤＲＡＭに適用される場合、半導体装置１００のコンタクトプラグ５６ａ，５６ｂの上部には、図示しないキャパシタと、必要に応じて上部電極が形成される。このキャパシタは、ゲート電極に電圧が印加され、第１ピラー１１ａ及び第２ピラー１１ｂ内にチャネル領域が形成された際に、ビット線をかねる下部拡散層１８ａ，１８ｂからの電圧を、チャネル領域と、上部拡散層３０ａ，３０ｂとを通じて受け取る、または貯蓄された電荷を放電するためのものである。従って、個々のセルにキャパシタが配置される。
【００２５】
基板１０には、ｐ型またはｎ型の半導体基板が用いられる。本実施形態の半導体装置１００の製造方法においては、ｐ型のシリコン基板を用いることとして説明する。
また、周辺回路領域２の基板１０上面が、セル領域１の基板１０上面より所定の掘り下げ量だけ掘り下げられており、セル領域１の基板１０の主面は周辺回路領域２の基板１０の主面と同一の高さであるため、第２ピラー１１ｂの高さは、第１ピラー１１ａの高さよりも所定の掘り下げ量だけ低くなっている。
【００２６】
下部拡散層１８ａ，１８ｂは、第１の導電型ドーパントのイオンが基板１０に注入されることにより形成される不純物ドープ半導体層である。また、上部拡散層３０ａ，３０ｂは、第２の導電型ドーパントのイオンが第１ピラー１１ａ，第２ピラー１１ｂの上部にそれぞれ注入されることにより形成される不純物ドープ半導体層である。本実施形態の半導体装置１００の製造方法においては、ｐ型シリコンから成る基板１０を用いるため、第１の導電型ドーパントおよび第２の導電型ドーパントはｎ型の不純物としてヒ素を用いることとして説明する。
なお、下部拡散層１８ａ，１８ｂ及び上部拡散層３０ａ，３０ｂとして、本実施形態では、導電型ドーパントのイオン注入により不純物ドープ半導体層を形成するが、この方法に限らず、他の方法により予め導電型ドーパント（ｎ型ドーパント）が添加された半導体膜等を用いてもよい。
また、半導体装置１００がＤＲＡＭに適用される場合、下部拡散層１８ａ，１８ｂをビット線として使用してもよい。
【００２７】
基板酸化膜２０には、シリコン酸化膜等の絶縁膜を用いることができる。本実施形態の半導体装置１００の製造方法においては、基板酸化膜２０としてシリコン酸化膜を用いることとして説明する。
【００２８】
半導体装置１００がＤＲＡＭに適用される場合、ゲート電極２５ａ，２５ｂはワード線として機能する。図１に示すように、ツインゲート電極型の半導体装置においては、ゲート電極２５ａ，２５ｂは第１ピラー１１ａ，第２ピラー１１ｂの側面両側にゲート絶縁膜２２ａ，２２ｂを介して第１ピラー１１ａ，第２ピラー１１ｂをそれぞれ挟むように形成されている。
また、第１ピラー周囲のゲート電極１１ａと第２ピラー周囲のゲート電極１１ｂは同じゲート長を有している。ゲート電極２５ａ，２５ｂの材料としては、導電膜または不純物ドープ膜が挙げられる。本実施形態の半導体装置１００の製造方法においては、ゲート電極２５ａ，２５ｂを成す導電膜として、タングステンやチタン等の金属膜を用いることができる。ゲート電極２５ａ，２５ｂを成す不純物ドープ膜としては、ヒ素ドープシリコン膜を用いることができる。
【００２９】
コンタクトプラグ５６ａ，５６ｂは、層間絶縁膜２９上に形成される上部配線と上部拡散層３０ａ，３０ｂとを接続するために形成される。半導体装置１００がＤＲＡＭに適用される場合、コンタクトプラグ５６ａ，５６ｂは層間絶縁膜２９上に形成されるキャパシタと上部拡散層３０ａ，３０ｂを接続する。コンタクトプラグ５６ａ，５６ｂの材料としては、導電膜または不純物ドープ膜が挙げられる。本実施形態の半導体装置１００の製造方法においては、ヒ素ドープシリコン膜を用いることとして説明する。
【００３０】
ゲート絶縁膜２２ａ，２２ｂ及び層間絶縁膜２８には、シリコン酸化膜等の絶縁膜を用いることができる。本実施形態の半導体装置１００の製造方法においては、ゲート絶縁膜２２ａ，２２ｂおよび層間絶縁膜２８として、シリコン酸化膜を用いることとして説明する。
【００３１】
次いで、半導体装置１００の製造工程について、図３〜図１９を参照して説明する。図３〜１９に示す各構成要素のうち、図２に示す構成要素と同一の構成要素については、同一の符号を付す。
【００３２】
先ず、図３に示すように、基板１０の主面内をセル領域１と周辺回路領域２とに区分する。続いて、セル領域１及び周辺回路領域２の基板上に、熱処理によりシリコン酸化膜を成長させ、酸化膜１２を形成する。酸化膜１２の膜厚は１０ｎｍとする。図４は酸化膜１２形成後の半導体装置の平面図、図５は図４に示すＡ−Ａ´線における半導体装置の断面図、即ちセル領域１及びで周辺回路領域２との境界部分の断面図である。
以下の説明では、図４に示すＡ−Ａ´線における半導体装置の断面図である図６〜図１９を用いて製造工程を説明する。
【００３３】
＜第２領域基板掘り下げ工程＞
次に、酸化膜１２上に図示しないレジスト膜を形成し、周辺回路領域２上のレジスト膜をリソグラフィ法とエッチング法により除去する。その後、基板１０上に残存したレジスト膜をマスクとして、図６に示すように周辺回路領域２の酸化膜１２を除去し、セル領域１の基板１０上に酸化膜１２´を形成する。
引き続き、酸化膜１２´をマスクとして、リソグラフィ法とエッチング法により、図７に示すように、周辺回路領域の基板１０上面を所定の掘り下げ量だけ掘り下げる。この掘り下げ量、即ち周辺回路領域の基板１０のエッチング深さは４０ｎｍとする。後に形成する上部拡散層の底面とゲート電極の上面との距離は、セル領域よりも周辺回路領域の方が この掘り下げ量だけ短くなり、周辺回路トランジスタの駆動電流特性が向上する。従って、半導体装置１００における周辺回路トランジスタの駆動電流特性を考慮して、前記の掘り下げ量を設定することが好ましい。
続いて酸化膜１２´を除去することにより、図８に示すように、セル領域１の基板上面よりも周辺回路領域２の基板上面が所定の掘り下げ量だけ掘り下げられた基板１０が形成される。
【００３４】
次に、図９に示すように、セル領域１および周辺回路領域２の基板１０の上面に、熱酸化法等により酸化膜１４を形成する。その後、図１０に示すように、酸化膜１４上にピラー形成時のハードマスクとなる窒化膜１６を形成する。窒化膜１６は、ＬＰ−ＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ−ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。また、窒化膜１６の膜厚は１５０ｎｍとする。
続いて、窒化膜１６の上面に図示しないレジスト膜を形成し、このレジスト膜のパターニングを行う。そして、窒化膜１６上に残存したレジスト膜をマスクとして、窒化膜１６のパターニングを行う。この工程により、ピラーが形成される部分以外の基板１０上方の窒化膜１６が除去される。
【００３５】
＜ピラー形成工程＞
次に、酸化膜１４上の窒化膜１６をマスクとして、酸化膜１４および基板１０のエッチバックを行う。エッチバック後のセル領域１と周辺回路領域２の基板主面は同一の高さにする。このような工程より、図１１に示すように、第１ピラー１１ａと、第１ピラー１１ａよりも高さが所定の掘り下げ量だけ低い第２ピラー１１ｂがセル領域１と周辺回路領域２にそれぞれ形成される。従って、ピラー１１ｂの上面は、ピラー１１ａの上面より第２領域掘り下げ工程で周辺回路領域２の基板１０の上面が掘り下げられた深さの分、低くなっている。このとき、第１ピラー１１ａ上には、酸化膜１４ａと窒化膜１６ａが残存し、第２ピラー１１ｂ上には、酸化膜１４ｂと窒化膜１６ｂが残存している。
【００３６】
＜第１拡散層形成工程＞
次に、図１２に示すように、セル領域１および周辺回路領域２におけるピラー１１間の基板１０の上方から第１の導電型ドーパントのヒ素イオンを注入する。アニーリング処理等を行うことにより、第１ピラー１１ａ及び第２ピラー１１ｂ下方の基板１０内にも第１の導電型ドーパントのヒ素イオンが拡散される。この工程により、基板１０の主面上部に第１の導電型ドーパントのヒ素イオンが拡散された下部拡散層１８が形成される。
続いて、第１ピラー１１ａおよび第２ピラー１１ｂ間に露出している基板１０上部の下部拡散層１８をエッチバックにより除去し、基板１０を露出させる。露出した基板１０上に、熱酸化法等によりシリコン酸化膜を形成する。この工程により、図１３に示すように基板絶縁膜２０と、ピラー１１ａおよびピラー１１ｂのそれぞれの下部に下部拡散層１８ａおよび下部拡散層１８ｂが形成される。
【００３７】
＜ゲート絶縁膜形成工程＞
次に、第１ピラー１１ａ，第２ピラー１１ｂと、酸化膜１４と窒化膜１６とを覆うように、シリコン酸化膜を形成する。その後、第１ピラー１１ａ，第２ピラー１１ｂと、酸化膜１４と窒化膜１６の側面、および窒化膜１６の上面に一定の膜厚のシリコン酸化膜が残るように、基板絶縁膜２０上のシリコン酸化膜の一部のエッチバックを行う。この工程により、図１４に示すように、第１ピラー１１ａ，第２ピラー１１ｂと、酸化膜１４と窒化膜１６の側面上、および窒化膜１６上にゲート絶縁膜２２が形成される。ゲート絶縁膜２２ａ，２２ｂは、ＩＳＳＧ（ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）等の方法により形成することができる。
【００３８】
＜ゲート電極形成工程＞
次に、第１ピラー１１ａと第２ピラー１１ｂの側面のゲート絶縁膜２２を覆うように、導電膜を形成する。このとき、導電膜の上面は第１ピラー１１ａ，第２ピラー１１ｂ上部に形成する後述の上部拡散層の底面より下方になるように、導電膜の高さを設定する。その後、ゲート絶縁膜２２の側面に一定の膜厚の導電膜が残るように、基板絶縁膜２０上の導電膜の一部のエッチバックを行う。この工程により、図１５に示すように、ゲート絶縁膜２２ａ，２２ｂの側面上にゲート電極２５ａ，２５ｂが形成される。ゲート電極２５ａ，２５ｂは同一の深さ形成される。
なお、ゲート電極２５を成す導電膜には、タングステン膜を用いることができる。また、ゲート電極２５はヒ素ドープシリコンなどの不純物ドープ半導体を用いて形成してもよい。
【００３９】
＜層間絶縁膜形成工程＞
次に、図１６に示すように、露出しているゲート絶縁膜２２と、ゲート電極２５と、基板絶縁膜２０を覆うようにしてシリコン酸化膜から成る層間絶縁膜２８を形成する。続いて、図１７に示すように、第１ピラー１１ａ，第２ピラー１１ｂ上の窒化膜１６ａ，１６ｂの上部が露出されるまで、層間絶縁膜２８のエッチバックを行う。そして、窒化膜１６と、その下方の酸化膜１４を除去する。
【００４０】
＜第２拡散層形成工程＞
次に、図１８に示すように、露出された第１ピラー１１ａと第２ピラー１１ｂの上面上方から第１の導電型ドーパントとしてのヒ素のイオンを第１ピラー１１ａ，第２ピラー１１ｂにそれぞれ注入する。本実施形態では、第１ピラー１１ａ，第２ピラー１１ｂに同じ濃度のヒ素イオンを同条件で注入すればよい。この工程により、図１９に示すように、第１ピラー１１ａ，第２ピラー１１ｂの上部にヒ素ドープシリコンから成る同じ厚みの上部拡散層３０ａ，３０ｂが形成される。予め、第１ピラー１１ａ上面とゲート電極１１ａ上面との距離よりも、第２ピラー１１ｂ上面とゲート電極１１ｂ上面との距離が短くなっているため、前述のようにセル領域１と周辺回路領域２におけるヒ素イオンの注入深さが同じ場合でも、上部拡散層３０ａ下面とゲート電極１１ａ上面との距離よりも、上部拡散層３０ｂ上面とゲート電極１１ｂ上面との距離は短くなる。
【００４１】
＜コンタクトプラグ形成工程＞
次に、エッチバック等により、上部拡散層３０上面より上方のゲート絶縁膜２２と、層間絶縁膜２８を順次除去する。その後、上部拡散層３０と、ゲート絶縁膜２２と、層間絶縁膜２８の上面に上部層間絶縁膜として、シリコン酸化膜を形成する。このシリコン酸化膜の膜厚は、次に形成するコンタクトプラグの厚みと同程度であることが好ましいが、コンタクトプラグの厚みより厚くし、ＣＭＰ法によりシリコン酸化膜の上面を研磨して高さを調整してもよい。層間絶縁膜２８と同一の材料を用いて上部層間絶縁膜を形成することにより、層間絶縁膜２８と上部層間絶縁膜とを合わせて、新たに層間絶縁膜２９とする。
【００４２】
次に、層間絶縁膜２９のパターニングを行い、上部拡散層３０上方の層間絶縁膜２９のみ除去する。これにより、コンタクトプラグを形成するためのコンタクトホールが形成される。
続いて、コンタクトホールに導電膜を埋め込み、コンタクトプラグ５６ａ，５６ｂを形成する。コンタクトプラグ５６を成す導電膜には、タングステンなどの金属膜を用いることができる。引き続き、ＣＭＰ法により、層間絶縁膜２９およびコンタクトプラグ５６上面の平坦化を行う。
【００４３】
以上の工程により、図２に示す半導体装置１００が完成する。半導体装置１００がＤＲＡＭに適用される場合は、この後、キャパシタ形成工程が行われることにより、コンタクトプラグ５６上に図示略のキャパシタが形成されるとともに、層間絶縁膜２９上に図示略のキャパシタ分離膜等が形成される。また、下部拡散層１８をビット線として用いてもよい。
【００４４】
このように製造される半導体装置１００においては、高いオン電流が求められる周辺回路トランジスタ（チャネル長の短い縦型トランジスタ）を配置する周辺回路領域の基板表面が予め掘り下げられる。また、周辺回路領域の基板表面が掘り下げられた状態で、ピラー（あるいはフィン）が形成され、その上部に上部拡散層が形成される。
これにより、周辺回路トランジスタでは、基板表面からチャネル領域までの距離がセルトランジスタより近くなるため、上部拡散層形成時に深いイオンインプラントを施すことなく、チャネル長の短い縦型トランジスタを形成できる。
【００４５】
（第２の実施形態）
本実施形態の半導体装置１０１のセル領域および周辺回路領域の断面図を図２０に示す。なお、図２０に示す半導体装置１０１の各構成要素のうち、図２に示す半導体装置１００の構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。
【００４６】
半導体装置１０１は、半導体装置１００の構成において、図２０に示すようにセル領域１の上部拡散層３０ａが、第１ピラー上に形成された第２の導電型ドーパントを含む高濃度上部拡散層（第１の不純物半導体膜）３２ａで構成されたものである。また、周辺回路領域２の上部拡散層３０ｂが、第２ピラー上に形成された第１の不純物半導体膜より低濃度の第２の導電型ドーパントを含む低濃度上部拡散層（第２の不純物半導体膜）３１と、第２の不純物半導体膜上に形成された高濃度上部拡散層３２ｂにより構成されている。
セルトランジスタの低濃度上部拡散層３２ａ上面と周辺回路トランジスタの低濃度上部拡散層３２ｂ上面は基板主面から同一の高さになるように形成され、周辺トランジスタの上部拡散層３０ｂは、セルトランジスタの上部拡散層３０ａよりも厚い。また、周辺トランジスタの上部拡散層３０ｂの底面は、セルトランジスタの上部拡散層３０ａの底面よりも基板に近づく。そのため、周辺回路トランジスタにおける上部拡散層３０ｂの底面とゲート電極２５ｂの上端、即ちチャネル領域との距離は、半導体装置１００よりも近づく。更に、上部拡散層３０ｂの下部には、第２の導電型ドーパントを高濃度に含む高濃度上部拡散層３１ｂが形成されているため、周辺回路トランジスタのオン電流は、半導体装置１００よりも高くなっている。
【００４７】
次いで、半導体装置１０１の製造工程について、図２０〜図２９を参照して説明する。図２０〜２９に示す各構成要素のうち、図２に示す構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。また、第１の実施形態の製造工程と同様の条件等については、その説明を省略する。
【００４８】
本実施形態の製造方法においては、第１実施形態の第２領域基板掘り下げ工程のうち、図７に示す工程まで同様の工程を行う。その後以下に説明する工程を進める。
【００４９】
＜第２拡散膜形成工程＞
次に、セル領域１の酸化膜１２´上および周辺回路領域２の基板１０上にヒ素ドープポリシリコン膜を形成する。このヒ素ドープポリシリコン膜の膜厚は５０ｎｍ、ヒ素濃度は２×１０２１／ｃｍ３とする。そして、図２１に示すように、ヒ素ドープシリコン膜の上部をＣＭＰ法により、セル領域１の酸化膜１２´が露出されるまで除去する。その後、ウェットエッチングにより酸化膜１２´を除去する。この工程により、周辺回路領域２の基板上にヒ素ドープシリコン膜から成る高濃度上部拡散層３１が形成される。
続いて、図２２に示すように、セル領域１の基板１０上および周辺回路領域２の高濃度上部拡散層３１上に、高濃度上部拡散層３１よりもヒ素の濃度が低いヒ素ドープポリシリコン膜３２を形成する。ヒ素ドープポリシリコン膜３２の膜厚は５０ｎｍ、ヒ素濃度は５×１０２０／ｃｍ３とする。この工程により、セル領域１の基板上及び高濃度上部拡散層３１上に低濃度上部拡散層３２が形成される。
【００５０】
＜ピラー形成工程＞
次に、図２３に示すように、低濃度上部拡散層３２の上面に熱酸化法により酸化膜１４を形成し、酸化膜１４上に窒化膜１６を形成する。
続いて、第１の実施形態の製造工程と同様にして基板１０のパターニングおよびエッチング等を行い、図２４に示すように、第１ピラー１１ａと第２ピラー１１ｂを形成する。このとき、第１ピラー１１ａ上には、第１ピラー１１ａ側から順に低濃度上部拡散層３２ａ、酸化膜１４ａ、窒化膜１６ａが残存し、ピラー１１ｂ上には、高濃度上部拡散層３１、低濃度上部拡散層３２ｂ、酸化膜１４ｂ、窒化膜１６ｂが残存する。
【００５１】
＜第１拡散層形成工程＞
次に、第１の実施形態の製造工程と同様にして、図２５に示すように、露出された基板１０の主面内に第１の導電型ドーパントのイオンが拡散された下部拡散層１８を形成する。
続いて、ピラー１１間の基板１０上部の下部拡散層１８を除去し、図２６に示すように再び露出された基板１０上に基板絶縁膜２０を形成する。
【００５２】
＜ゲート絶縁膜形成工程＞
次に、第１ピラー１１ａ，第２ピラー１１ｂと、酸化膜１４と窒化膜１６とを覆うように、シリコン酸化膜を形成し、基板絶縁膜２０上のシリコン酸化膜の一部のエッチバックを行う。この工程により、図２７に示すゲート絶縁膜２２ａ，２２ｂを形成する。
【００５３】
＜ゲート電極形成工程＞
次に、第１ピラー１１ａ，第２ピラー１１ｂ側面のゲート絶縁膜２２ａ，２２ｂを覆うように、導電膜を形成し、基板絶縁膜２０上の導電膜のエッチバックを行うことにより、図２８に示すように、ゲート電極２５ａ，２５ｂを形成する。その後、窒化膜１６を覆うゲート絶縁膜２２と、窒化膜１６と、その下方の酸化膜１４を除去する。
【００５４】
＜層間絶縁膜形成工程＞
次に、露出された低濃度上部拡散層３２と、ゲート絶縁膜２２と、ゲート電極２５と、基板絶縁膜２０を覆うように、シリコン酸化膜から成る層間絶縁膜２８を形成する。その後、層間絶縁膜２８のエッチバックを行う。但し、本実施形態では直後の工程で低濃度上部拡散層３２上にコンタクトプラグを形成するため、エッチバックにより低濃度上部拡散層３２の上面を露出させずに、図２９に示すように層間絶縁膜２８の上面の高さが低濃度上部拡散層３２よりコンタクトプラグの高さだけ高くなるようにする。
【００５５】
＜コンタクトプラグ形成工程＞
次に、層間絶縁膜２８のパターニングを行い、低濃度上部拡散層３２上方にコンタクトホールを形成する。このコンタクトホールにコンタクトプラグを成す導電膜を埋め込むことにより、コンタクトプラグ５６ａ，５６ｂが形成される。
【００５６】
以上の工程により、図２０に示す半導体装置１０１が完成する。半導体装置１００の製造工程と同様に、半導体装置１０１がＤＲＡＭに適用される場合は、コンタクトプラグ５６上に図示略のキャパシタが形成されるとともに、層間絶縁膜２９上に図示略のキャパシタ分離膜等が形成される。
【００５７】
このような工程により製造される半導体装置１０１においては、上部拡散層がポリシリコンからのヒ素の拡散により形成される。そのため、上部拡散層によるチャネル領への不純物イオンのチャネリングが防止される。その結果、セルトランジスタおよび周辺回路領域トランジスタの閾値電圧の制御性を高めることができる。したがって、駆動電流の閾値電圧依存性の縦型トランジスタ毎のばらつきが低減される。
また、本実施形態の半導体装置の製造方法によれば、周辺トランジスタの上部拡散層の下部のみに高濃度上部拡散層を形成するため、高濃度上部拡散層の濃度を調整することにより、半導体装置の縦型トランジスタにおける上部拡散層の導電型ドーパントの濃度を領域毎に最適化することができる。
【００５８】
以上まで、本発明の実施形態について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形および変更が可能である。
【符号の説明】
【００５９】
１…セル領域（第１の領域）、２…周辺回路領域（第２の領域）、１０，５１…基板、１１ａ，１１ｂ，６１ａ，６１ｂ…ピラー、１２，１２´，１４，１４ａ，１４ｂ…酸化膜、１６，１６ａ，１６ｂ…窒化膜、１８，１８ａ，１８ｂ，５２ａ，５２ｂ…下部拡散層（第１の拡散層）、２０…基板絶縁膜、２２ａ，２２ｂ…ゲート絶縁膜、２５ａ，２５ｂ，５３ａ，５３ｂ…ゲート電極、２８，２９…層間絶縁膜、３０ａ，３０ｂ，５４ａ，５４ｂ…上部拡散層（第２の拡散層）、３１…高濃度上部拡散層（第１の不純物半導体膜）、３２，３２ａ，３２ｂ…低濃度上部拡散層（第２の不純物半導体膜）、５５、５５ａ，５５ｂ…絶縁膜、５６，５６ａ，５６ｂ…コンタクトプラグ、１００，１０１…半導体装置
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、特に縦型トランジスタを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、微細加工技術の進展により、半導体装置における半導体素子の基板上の表面積が縮小され続けている。半導体装置に用いられるトランジスタの活性領域として利用できる基板上の表面積も縮小される傾向にある。活性領域が縮小されると、平面型トランジスタではチャネル長やチャネル幅が減少し、短チャネル効果等が発生する。そこで、基板に対して鉛直方向にチャネル領域を形成する縦型トランジスタが提案されている。
【０００３】
縦型トランジスタは、基板主面上にフィンまたはピラーを形成し、このフィンまたはピラーの周囲または内部に、トランジスタの構成要素であるソースドレイン領域、ゲート電極、ソースドレイン領域を順次形成することにより製造される。なお、トランジスタの構成要素間には、必要に応じて絶縁膜が形成される。
【０００４】
このような縦型トランジスタとして、例えば、特許文献１には、柱状のシリコンの両側壁を２つのゲート電極で挟み込んだダブルゲート構造のピラー型ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタおよび、その製造方法が示されている。また、特許文献２には、柱状シリコンの周囲をゲート電極で囲んだ構造のＳＧＴ（ｓｕｒｒｏｕｄｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）および、その製造方法が示されている。
【０００５】
ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）においても、チップ面積を縮小するため、縦型トランジスタをセルトランジスタに用いた４Ｆ２セルが検討されている。
ＤＲＡＭは、メモリセル（以降、セル）領域と周辺回路領域から構成される。セル領域には、セルトランジスタが複数形成されており、セル領域内の一方の方向に延在するビット線と、ビット線の延在方向に交差する他方の方向に延在するワード線（ゲート電極）で区画されて形成される各領域に、１つのトランジスタ（セルトランジスタ）が配置される。各セルトランジスタのソースドレイン領域上にはキャパシタが形成され、１つのセルとして機能する。セルトランジスタに縦型トランジスタが用いられる場合は、各セルでビット線と縦型トランジスタのソースドレイン領域が接続され、縦型トランジスタのソースドレイン領域とキャパシタが接続される。必要に応じて、これらの接続箇所にコンタクトプラグが形成される。
また、周辺回路領域にはセル領域のビット線およびワード線に印加する電圧を制御するための制御回路やトランジスタが形成されている。
【０００６】
縦型トランジスタをセルトランジスタとして用いるＤＲＡＭにおいては、基本的にｐ型半導体の基板上にピラーを形成し、ピラーの下部にｎ型のドーパントを注入してｎ型拡散層（下部ｎ型拡散層）を形成する。下部ｎ型拡散層は縦型トランジスタのビット線、ソースドレイン領域として機能する。また、ピラーの上部にも、同様にｎ型のドーパントを注入してｎ型拡散層（上部ｎ型拡散層）を形成する。上部ｎ型拡散上に上部配線およびキャパシタが形成される。
このとき、セルトランジスタとしてのリフレッシュ特性を満足させるため、各セルのキャパシタと接続されている上部ｎ型拡散層の濃度を薄くし、上部ｎ型拡散層の空乏層端とゲート電極との距離を長くする。この距離が大きくなる程、トランジスタ内の電界は緩和され、リフレッシュ特性が向上する。一方、上部ｎ型拡散層の空乏層端とゲート電極との距離を過剰に大きくすると、トランジスタのオン電流が低下する虞がある。したがって、セルトランジスタの上部ｎ型拡散層は最適な不純物濃度で形成され、上部ｎ型拡散層の空乏層端とゲート電極との距離は適切に設定されることが重要である。
【０００７】
ところで、縦型トランジスタをセルトランジスタに用いるＤＲＡＭにおいては、更なるチップ面積の縮小と低消費電力化を目的として、周辺回路領域にも縦型トランジスタ（周辺回路トランジスタ）を用いることが検討されている。
【０００８】
縦型トランジスタを周辺回路トランジスタとして用いる場合、縦型トランジスタが周辺回路トランジスタとしての電流駆動能力を満たすことが重視される。そのため、周辺回路領トランジスタでは、上部ｎ型拡散層の接合を深くするとともに、不純物濃度を高くする。通常、セルトランジスタよりも、周辺回路トランジスタの上部ｎ型拡散層の接合深さは深く、不純物濃度は高く形成されている。
【０００９】
図３０は、ＤＲＡＭの従来のセルトランジスタ１０１および周辺回路トランジスタ１０２の基本構成を示す断面図である。上記のように、周辺回路トランジスタ１０２の上部ｎ型拡散層は、セルトランジスタ１０１の上部ｎ型拡散層よりも接合が深く、かつ不純物濃度が高い。なお、このＤＲＡＭでは下部ｎ型拡散層５２をビット線として用いてもよい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許出願公開第２００６／００１７０８８号明細書
【特許文献２】米国特許出願公開第２００６／００８１８８４号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、ＤＲＡＭの周辺回路領域に縦型トランジスタを用いる場合、従来の製造方法では、周辺回路トランジスタの上部拡散層を形成する際に、セルトランジスタの上部拡散層よりも高濃度の導電型ドーパント（ｎ型半導体）のイオン注入を深く行うため、イオン注入時のチャネリングによりチャネル領域までｎ型不純物が分布してしまう。これにより、図３１に示すように、セル領域の駆動電流（ＩＤ）の閾値電圧（ＶＧ）依存性（図３１（ｉ））と周辺領域の駆動電流（ＩＤ）の閾値電圧（ＶＧ）依存性（図３１（ｉｉ））とのばらつきが増加する問題があった。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、セルトランジスタが形成された第１の領域と周辺回路トランジスタが形成された第２の領域を有する半導体装置の製造方法において、基板を第1の領域と第２の領域に区分し、第２の領域の基板の上面を第1の領域の基板の上面より所定の掘り下げ量だけ掘り下げる第２領域基板掘り下げ工程と、第1の領域に第１ピラーを形成すると共に、第２の領域に高さが第１ピラーよりも掘り下げ量だけ低い第２ピラーを形成するピラー形成工程と、第１及び第２ピラーの下部に第1の導電型ドーパントを含む第1の拡散層を形成する第1拡散層形成工程と、第１及び第２ピラーの上部に第２の導電型ドーパントを含む第２の拡散層を形成する第２拡散層形成工程と、第１及び第２ピラー及び第1の拡散層の側面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、第1の拡散層より上方かつ第２の拡散層より下方の第１及び第２ピラーのゲート絶縁膜のそれぞれの側面に第1の導電膜から成る同じゲート長のゲート電極を形成するゲート電極形成工程と、第２の拡散層上にコンタクトプラグを形成するコンタクトプラグ形成工程とを有することを特徴とする。
【００１３】
本発明の半導体装置は、基板の第1の領域に形成された第１ピラーと、第１の領域の基板の上面より所定の掘り下げ量だけ掘り下げられた基板の第２の領域に形成された第２ピラーと、第１及び第２ピラーの下部に形成された第1の導電型ドーパントを含む第1の拡散層と、第１及び第２ピラーの上部に形成された第２の導電型ドーパントを含む第２の拡散層と、第１及び第２ピラー及び前記第1の拡散層の側面に形成されたゲート絶縁膜と、第1の拡散層より上方かつ第２の拡散層より下方の第１及び第２ピラーのゲート絶縁膜のそれぞれの側面に形成された第1の導電膜から成る同じゲート長のゲート電極と、第２の拡散層上に形成されたコンタクトプラグとを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、周辺領域トランジスタにおける基板５１とゲート電極５３との距離が小さくなる。これにより、上部拡散層を形成する際に、導電型ドーパントのイオン注入を深く行う必要が無く、チャネリングによるチャネル領域へのイオンの分布を抑えることができる。
したがって、セルトランジスタのオン電流及び周辺回路トランジスタの電流駆動特性を低下させずに、周辺回路トランジスタの閾値電圧（ＶＧ）の制御性を高め、セルトランジスタと周辺回路トランジスタとの駆動電流（ＩＤ）の閾値電圧（ＶＧ）依存性のばらつきを低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置の要部の構成を示す断面図である。
【図２】本発明を適用した第１実施形態の半導体装置の構成を示す断面図である。
【図３】本発明を適用した第１実施形態の半導体装置の一製造工程を示す平面図である。
【図４】本発明を適用した第１実施形態の半導体装置の一製造工程を示す平面図である。
【図５】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図６】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図７】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図８】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図９】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１０】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１１】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１２】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１３】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１４】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１５】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１６】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１７】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１８】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図１９】本発明を適用した第１実施形態の半導体装置の一製造工程を示す断面図である。
【図２０】本発明を適用した第２実施形態の半導体装置の構成を示す断面図である。
【図２１】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２２】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２３】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２４】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２５】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２６】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２７】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２８】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図２９】本発明を適用した第２実施形態の半導体装置の一製造工程を示す断面図である。
【図３０】従来の半導体装置の要部の構成を示す断面図である。
【図３１】従来の半導体装置における駆動電流の閾値電圧依存性を説明するための模式図である。
【発明を実施するための形態】
【００１６】
図１は本発明の半導体装置のセルトランジスタ１０１及び周辺回路トランジスタ１０２の構成を示す断面図である。本発明がＤＲＡＭに適用される場合は、コンタクトプラグ５６上には上部配線やキャパシタが形成される。
【００１７】
本発明の半導体装置のセル領域（第１の領域）に形成されたトランジスタ（セルトランジスタ）１０１には、図１に示すように、基板５１上に形成されたピラー６１ａと、ピラー６１ａ下部に形成された第１の導電型ドーパントを含む下部拡散層（第１の拡散層）５２ａと、ピラー６１ａ上部に形成された第２の導電型ドーパントを含む上部拡散層（第２の拡散層）５４ａと、上部拡散層５４ａ上に形成されたコンタクトプラグ５６ａと、ピラー６１ａ側面に形成された絶縁膜５５ａと、下部拡散層５２ａの上方かつ上部拡散層５４ａの下方のピラー１１ａの側面に絶縁膜５５ａを介して形成されたゲート電極５３ａが備えられている。
【００１８】
本発明の半導体装置の周辺回路領域（第２の領域）に形成されたトランジスタ（周辺回路トランジスタ）１０２には、図１に示すように、セルトランジスタ１０１と同一の構成要素であるピラー６１ｂと、下部拡散層５２ｂと、上部拡散層５４ｂと、絶縁膜５５ｂと、ゲート電極５３ｂが備えられている。但し、周辺回路トランジスタ１０２における上部拡散層５４ｂの下端とゲート電極５３ｂの上端との距離は、セルトランジスタ１０１における上部拡散層５４ａの下端とゲート電極５３ａの上端との距離よりも小さい。
【００１９】
コンタクトプラグ５６ａ，５６ｂには不純物ドープ半導体膜を用いることができる。また、この不純物ドープ半導体膜の不純物と、上部拡散層５４ａ，５４ｂに注入される導電型ドーパントが同じ材料であれば、上部拡散層５４ａ，５４ｂの各々の上面と絶縁膜５５ａ，５５ｂの各々の上面とを同一平面になるように、上部拡散層５４ａ，５４ｂを形成すればよい。その場合は、コンタクトプラグ５６ａ，５６ｂの形成は行わず、上部拡散層５４ａ，５４ｂの各々の上面上に直接上部配線を形成することができる。
なお、絶縁膜５５ａ，５５ｂは、ピラー６１ａ，６１ｂとゲート電極５３ａ，５３ｂとの間のゲート絶縁膜と、このゲート絶縁膜とゲート電極５３ａとコンタクトプラグ５６ａの外壁を覆うように形成される層間絶縁膜とから構成される。半導体装置の製造を行う際には、ゲート絶縁膜と層間絶縁膜は個別に形成されることが殆どである。
【００２０】
セルトランジスタおよび周辺回路トランジスタの下部拡散層５２ａ，５２ｂと上部拡散層５４ａ，５４ｂは、それぞれ半導体装置の上部配線及び周辺回路の配置等に応じて、縦型トランジスタのソースドレイン領域として機能する。本発明のセルトランジスタ及び周辺回路トランジスタをＤＲＡＭに適用する場合は、下部拡散層５２ａ，５２ｂをセルトランジスタのビット線として用いてもよい。
図１に示す構成により、セルトランジスタ１０１においては、上部拡散層５４ａ側の空乏層端とゲート電極５４ａとの距離が、周辺回路トランジスタ１０２に対して長くなる。このことにより、上部拡散層５４ａ上に形成される図示略のキャパシタに電荷が蓄積され、かつゲート電極５４ａの電位が高い状態で発生するゲート電極５４ａと上部拡散層５４ａとの間の接合リーク電流を抑えることができる。
また、周辺回路トランジスタ１０２においては、ピラー６１ｂ上面とゲート電極５３ｂ上端との距離がセルトランジスタ１０１に対して短くなる。そのため、従来のように、上部拡散層５４ｂを形成する際に、ピラー６１ｂの上面上方からの導電型ドーパントのイオン注入を深く行う必要がなく、チャネリングによるチャネル領域へ分布する導電型ドーパントを低減することができる。その結果、周辺回路トランジスタの閾値電圧の制御性が向上し、セルトランジスタ１０１と周辺回路トランジスタ１０２との駆動電流の閾値電圧依存性のばらつきが低減される。
【００２１】
上述の本発明の半導体装置の具体例として、以下に本発明を適用した半導体装置の製造方法について図面を参照しながら説明する。なお、以下の説明に用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚み等の寸法は、実際の半導体装置の寸法とは異なる場合がある。
【００２２】
（第１の実施形態）
図２に示すように、本実施形態の半導体装置１００は、基板１０上にセルトランジスタが複数形成されているセル領域（第１の領域）１と、基板１０上に周辺回路トランジスタが複数形成されている周辺回路領域（第２の領域）２から構成される。セル領域１と周辺回路領域２にはそれぞれ、基板１０の主面上に立設して形成された第１ピラー１１ａ，第２ピラー１１ｂと、第１ピラー１１ａ，第２ピラー１１ｂの下部に形成された下部拡散層（第１の拡散層）１８ａ，１８ｂと、下部拡散層１８間の基板１０主面上に形成された基板絶縁膜２０と、ピラー１１ａ，１１ｂの側面を覆うように形成されたゲート絶縁膜２２ａ，２２ｂと、ゲート絶縁膜２２ａ，２２ｂの外壁上に形成されたゲート電極２５ａ，２５ｂと、第１ピラー１１ａ，第２ピラー１１ｂの上部に形成された上部拡散層３０ａ，３０ｂと、上部拡散層（第２の拡散層）３０ａ，３０ｂ上に形成されたコンタクトプラグ５６ａ，５６ｂが形成されている。
【００２３】
また、下部拡散層１８ａ，１８ｂ間の基板１０主面上には、基板絶縁膜２０が形成されている。さらに、セル領域１および周辺回路領域２の各領域内および領域間のゲート電極２５、ゲート絶縁膜２２上部、コンタクトプラグ５６の側壁および基板絶縁膜２０の上面を埋めるように層間絶縁膜２９が形成されている。
【００２４】
半導体装置１００がＤＲＡＭに適用される場合、半導体装置１００のコンタクトプラグ５６ａ，５６ｂの上部には、図示しないキャパシタと、必要に応じて上部電極が形成される。このキャパシタは、ゲート電極に電圧が印加され、第１ピラー１１ａ及び第２ピラー１１ｂ内にチャネル領域が形成された際に、ビット線をかねる下部拡散層１８ａ，１８ｂからの電圧を、チャネル領域と、上部拡散層３０ａ，３０ｂとを通じて受け取る、または貯蓄された電荷を放電するためのものである。従って、個々のセルにキャパシタが配置される。
【００２５】
基板１０には、ｐ型またはｎ型の半導体基板が用いられる。本実施形態の半導体装置１００の製造方法においては、ｐ型のシリコン基板を用いることとして説明する。
また、周辺回路領域２の基板１０上面が、セル領域１の基板１０上面より所定の掘り下げ量だけ掘り下げられており、セル領域１の基板１０の主面は周辺回路領域２の基板１０の主面と同一の高さであるため、第２ピラー１１ｂの高さは、第１ピラー１１ａの高さよりも所定の掘り下げ量だけ低くなっている。
【００２６】
下部拡散層１８ａ，１８ｂは、第１の導電型ドーパントのイオンが基板１０に注入されることにより形成される不純物ドープ半導体層である。また、上部拡散層３０ａ，３０ｂは、第２の導電型ドーパントのイオンが第１ピラー１１ａ，第２ピラー１１ｂの上部にそれぞれ注入されることにより形成される不純物ドープ半導体層である。本実施形態の半導体装置１００の製造方法においては、ｐ型シリコンから成る基板１０を用いるため、第１の導電型ドーパントおよび第２の導電型ドーパントはｎ型の不純物としてヒ素を用いることとして説明する。
なお、下部拡散層１８ａ，１８ｂ及び上部拡散層３０ａ，３０ｂとして、本実施形態では、導電型ドーパントのイオン注入により不純物ドープ半導体層を形成するが、この方法に限らず、他の方法により予め導電型ドーパント（ｎ型ドーパント）が添加された半導体膜等を用いてもよい。
また、半導体装置１００がＤＲＡＭに適用される場合、下部拡散層１８ａ，１８ｂをビット線として使用してもよい。
【００２７】
基板酸化膜２０には、シリコン酸化膜等の絶縁膜を用いることができる。本実施形態の半導体装置１００の製造方法においては、基板酸化膜２０としてシリコン酸化膜を用いることとして説明する。
【００２８】
半導体装置１００がＤＲＡＭに適用される場合、ゲート電極２５ａ，２５ｂはワード線として機能する。図１に示すように、ツインゲート電極型の半導体装置においては、ゲート電極２５ａ，２５ｂは第１ピラー１１ａ，第２ピラー１１ｂの側面両側にゲート絶縁膜２２ａ，２２ｂを介して第１ピラー１１ａ，第２ピラー１１ｂをそれぞれ挟むように形成されている。
また、第１ピラー周囲のゲート電極１１ａと第２ピラー周囲のゲート電極１１ｂは同じゲート長を有している。ゲート電極２５ａ，２５ｂの材料としては、導電膜または不純物ドープ膜が挙げられる。本実施形態の半導体装置１００の製造方法においては、ゲート電極２５ａ，２５ｂを成す導電膜として、タングステンやチタン等の金属膜を用いることができる。ゲート電極２５ａ，２５ｂを成す不純物ドープ膜としては、ヒ素ドープシリコン膜を用いることができる。
【００２９】
コンタクトプラグ５６ａ，５６ｂは、層間絶縁膜２９上に形成される上部配線と上部拡散層３０ａ，３０ｂとを接続するために形成される。半導体装置１００がＤＲＡＭに適用される場合、コンタクトプラグ５６ａ，５６ｂは層間絶縁膜２９上に形成されるキャパシタと上部拡散層３０ａ，３０ｂを接続する。コンタクトプラグ５６ａ，５６ｂの材料としては、導電膜または不純物ドープ膜が挙げられる。本実施形態の半導体装置１００の製造方法においては、ヒ素ドープシリコン膜を用いることとして説明する。
【００３０】
ゲート絶縁膜２２ａ，２２ｂ及び層間絶縁膜２８には、シリコン酸化膜等の絶縁膜を用いることができる。本実施形態の半導体装置１００の製造方法においては、ゲート絶縁膜２２ａ，２２ｂおよび層間絶縁膜２８として、シリコン酸化膜を用いることとして説明する。
【００３１】
次いで、半導体装置１００の製造工程について、図３〜図１９を参照して説明する。図３〜１９に示す各構成要素のうち、図２に示す構成要素と同一の構成要素については、同一の符号を付す。
【００３２】
先ず、図３に示すように、基板１０の主面内をセル領域１と周辺回路領域２とに区分する。続いて、セル領域１及び周辺回路領域２の基板上に、熱処理によりシリコン酸化膜を成長させ、酸化膜１２を形成する。酸化膜１２の膜厚は１０ｎｍとする。図４は酸化膜１２形成後の半導体装置の平面図、図５は図４に示すＡ−Ａ´線における半導体装置の断面図、即ちセル領域１及びで周辺回路領域２との境界部分の断面図である。
以下の説明では、図４に示すＡ−Ａ´線における半導体装置の断面図である図６〜図１９を用いて製造工程を説明する。
【００３３】
＜第２領域基板掘り下げ工程＞
次に、酸化膜１２上に図示しないレジスト膜を形成し、周辺回路領域２上のレジスト膜をリソグラフィ法とエッチング法により除去する。その後、基板１０上に残存したレジスト膜をマスクとして、図６に示すように周辺回路領域２の酸化膜１２を除去し、セル領域１の基板１０上に酸化膜１２´を形成する。
引き続き、酸化膜１２´をマスクとして、リソグラフィ法とエッチング法により、図７に示すように、周辺回路領域の基板１０上面を所定の掘り下げ量だけ掘り下げる。この掘り下げ量、即ち周辺回路領域の基板１０のエッチング深さは４０ｎｍとする。後に形成する上部拡散層の底面とゲート電極の上面との距離は、セル領域よりも周辺回路領域の方が この掘り下げ量だけ短くなり、周辺回路トランジスタの駆動電流特性が向上する。従って、半導体装置１００における周辺回路トランジスタの駆動電流特性を考慮して、前記の掘り下げ量を設定することが好ましい。
続いて酸化膜１２´を除去することにより、図８に示すように、セル領域１の基板上面よりも周辺回路領域２の基板上面が所定の掘り下げ量だけ掘り下げられた基板１０が形成される。
【００３４】
次に、図９に示すように、セル領域１および周辺回路領域２の基板１０の上面に、熱酸化法等により酸化膜１４を形成する。その後、図１０に示すように、酸化膜１４上にピラー形成時のハードマスクとなる窒化膜１６を形成する。窒化膜１６は、ＬＰ−ＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ−ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により形成することができる。また、窒化膜１６の膜厚は１５０ｎｍとする。
続いて、窒化膜１６の上面に図示しないレジスト膜を形成し、このレジスト膜のパターニングを行う。そして、窒化膜１６上に残存したレジスト膜をマスクとして、窒化膜１６のパターニングを行う。この工程により、ピラーが形成される部分以外の基板１０上方の窒化膜１６が除去される。
【００３５】
＜ピラー形成工程＞
次に、酸化膜１４上の窒化膜１６をマスクとして、酸化膜１４および基板１０のエッチバックを行う。エッチバック後のセル領域１と周辺回路領域２の基板主面は同一の高さにする。このような工程より、図１１に示すように、第１ピラー１１ａと、第１ピラー１１ａよりも高さが所定の掘り下げ量だけ低い第２ピラー１１ｂがセル領域１と周辺回路領域２にそれぞれ形成される。従って、ピラー１１ｂの上面は、ピラー１１ａの上面より第２領域掘り下げ工程で周辺回路領域２の基板１０の上面が掘り下げられた深さの分、低くなっている。このとき、第１ピラー１１ａ上には、酸化膜１４ａと窒化膜１６ａが残存し、第２ピラー１１ｂ上には、酸化膜１４ｂと窒化膜１６ｂが残存している。
【００３６】
＜第１拡散層形成工程＞
次に、図１２に示すように、セル領域１および周辺回路領域２におけるピラー１１間の基板１０の上方から第１の導電型ドーパントのヒ素イオンを注入する。アニーリング処理等を行うことにより、第１ピラー１１ａ及び第２ピラー１１ｂ下方の基板１０内にも第１の導電型ドーパントのヒ素イオンが拡散される。この工程により、基板１０の主面上部に第１の導電型ドーパントのヒ素イオンが拡散された下部拡散層１８が形成される。
続いて、第１ピラー１１ａおよび第２ピラー１１ｂ間に露出している基板１０上部の下部拡散層１８をエッチバックにより除去し、基板１０を露出させる。露出した基板１０上に、熱酸化法等によりシリコン酸化膜を形成する。この工程により、図１３に示すように基板絶縁膜２０と、ピラー１１ａおよびピラー１１ｂのそれぞれの下部に下部拡散層１８ａおよび下部拡散層１８ｂが形成される。
【００３７】
＜ゲート絶縁膜形成工程＞
次に、第１ピラー１１ａ，第２ピラー１１ｂと、酸化膜１４と窒化膜１６とを覆うように、シリコン酸化膜を形成する。その後、第１ピラー１１ａ，第２ピラー１１ｂと、酸化膜１４と窒化膜１６の側面、および窒化膜１６の上面に一定の膜厚のシリコン酸化膜が残るように、基板絶縁膜２０上のシリコン酸化膜の一部のエッチバックを行う。この工程により、図１４に示すように、第１ピラー１１ａ，第２ピラー１１ｂと、酸化膜１４と窒化膜１６の側面上、および窒化膜１６上にゲート絶縁膜２２が形成される。ゲート絶縁膜２２ａ，２２ｂは、ＩＳＳＧ（ｉｎ ｓｉｔｕ ｓｔｅａｍ ｇｅｎｅｒａｔｉｏｎ）等の方法により形成することができる。
【００３８】
＜ゲート電極形成工程＞
次に、第１ピラー１１ａと第２ピラー１１ｂの側面のゲート絶縁膜２２を覆うように、導電膜を形成する。このとき、導電膜の上面は第１ピラー１１ａ，第２ピラー１１ｂ上部に形成する後述の上部拡散層の底面より下方になるように、導電膜の高さを設定する。その後、ゲート絶縁膜２２の側面に一定の膜厚の導電膜が残るように、基板絶縁膜２０上の導電膜の一部のエッチバックを行う。この工程により、図１５に示すように、ゲート絶縁膜２２ａ，２２ｂの側面上にゲート電極２５ａ，２５ｂが形成される。ゲート電極２５ａ，２５ｂは同一の深さ形成される。
なお、ゲート電極２５を成す導電膜には、タングステン膜を用いることができる。また、ゲート電極２５はヒ素ドープシリコンなどの不純物ドープ半導体を用いて形成してもよい。
【００３９】
＜層間絶縁膜形成工程＞
次に、図１６に示すように、露出しているゲート絶縁膜２２と、ゲート電極２５と、基板絶縁膜２０を覆うようにしてシリコン酸化膜から成る層間絶縁膜２８を形成する。続いて、図１７に示すように、第１ピラー１１ａ，第２ピラー１１ｂ上の窒化膜１６ａ，１６ｂの上部が露出されるまで、層間絶縁膜２８のエッチバックを行う。そして、窒化膜１６と、その下方の酸化膜１４を除去する。
【００４０】
＜第２拡散層形成工程＞
次に、図１８に示すように、露出された第１ピラー１１ａと第２ピラー１１ｂの上面上方から第１の導電型ドーパントとしてのヒ素のイオンを第１ピラー１１ａ，第２ピラー１１ｂにそれぞれ注入する。本実施形態では、第１ピラー１１ａ，第２ピラー１１ｂに同じ濃度のヒ素イオンを同条件で注入すればよい。この工程により、図１９に示すように、第１ピラー１１ａ，第２ピラー１１ｂの上部にヒ素ドープシリコンから成る同じ厚みの上部拡散層３０ａ，３０ｂが形成される。予め、第１ピラー１１ａ上面とゲート電極１１ａ上面との距離よりも、第２ピラー１１ｂ上面とゲート電極１１ｂ上面との距離が短くなっているため、前述のようにセル領域１と周辺回路領域２におけるヒ素イオンの注入深さが同じ場合でも、上部拡散層３０ａ下面とゲート電極１１ａ上面との距離よりも、上部拡散層３０ｂ上面とゲート電極１１ｂ上面との距離は短くなる。
【００４１】
＜コンタクトプラグ形成工程＞
次に、エッチバック等により、上部拡散層３０上面より上方のゲート絶縁膜２２と、層間絶縁膜２８を順次除去する。その後、上部拡散層３０と、ゲート絶縁膜２２と、層間絶縁膜２８の上面に上部層間絶縁膜として、シリコン酸化膜を形成する。このシリコン酸化膜の膜厚は、次に形成するコンタクトプラグの厚みと同程度であることが好ましいが、コンタクトプラグの厚みより厚くし、ＣＭＰ法によりシリコン酸化膜の上面を研磨して高さを調整してもよい。層間絶縁膜２８と同一の材料を用いて上部層間絶縁膜を形成することにより、層間絶縁膜２８と上部層間絶縁膜とを合わせて、新たに層間絶縁膜２９とする。
【００４２】
次に、層間絶縁膜２９のパターニングを行い、上部拡散層３０上方の層間絶縁膜２９のみ除去する。これにより、コンタクトプラグを形成するためのコンタクトホールが形成される。
続いて、コンタクトホールに導電膜を埋め込み、コンタクトプラグ５６ａ，５６ｂを形成する。コンタクトプラグ５６を成す導電膜には、タングステンなどの金属膜を用いることができる。引き続き、ＣＭＰ法により、層間絶縁膜２９およびコンタクトプラグ５６上面の平坦化を行う。
【００４３】
以上の工程により、図２に示す半導体装置１００が完成する。半導体装置１００がＤＲＡＭに適用される場合は、この後、キャパシタ形成工程が行われることにより、コンタクトプラグ５６上に図示略のキャパシタが形成されるとともに、層間絶縁膜２９上に図示略のキャパシタ分離膜等が形成される。また、下部拡散層１８をビット線として用いてもよい。
【００４４】
このように製造される半導体装置１００においては、高いオン電流が求められる周辺回路トランジスタ（チャネル長の短い縦型トランジスタ）を配置する周辺回路領域の基板表面が予め掘り下げられる。また、周辺回路領域の基板表面が掘り下げられた状態で、ピラー（あるいはフィン）が形成され、その上部に上部拡散層が形成される。
これにより、周辺回路トランジスタでは、基板表面からチャネル領域までの距離がセルトランジスタより近くなるため、上部拡散層形成時に深いイオンインプラントを施すことなく、チャネル長の短い縦型トランジスタを形成できる。
【００４５】
（第２の実施形態）
本実施形態の半導体装置１０１のセル領域および周辺回路領域の断面図を図２０に示す。なお、図２０に示す半導体装置１０１の各構成要素のうち、図２に示す半導体装置１００の構成要素と同一の構成要素については同一の符号を付し、その説明は省略する。
【００４６】
半導体装置１０１は、半導体装置１００の構成において、図２０に示すようにセル領域１の上部拡散層３０ａが、第１ピラー上に形成された第２の導電型ドーパントを含む高濃度上部拡散層（第１の不純物半導体膜）３２ａで構成されたものである。また、周辺回路領域２の上部拡散層３０ｂが、第２ピラー上に形成された第１の不純物半導体膜より低濃度の第２の導電型ドーパントを含む低濃度上部拡散層（第２の不純物半導体膜）３１と、第２の不純物半導体膜上に形成された高濃度上部拡散層３２ｂにより構成されている。
セルトランジスタの低濃度上部拡散層３２ａ上面と周辺回路トランジスタの低濃度上部拡散層３２ｂ上面は基板主面から同一の高さになるように形成され、周辺トランジスタの上部拡散層３０ｂは、セルトランジスタの上部拡散層３０ａよりも厚い。また、周辺トランジスタの上部拡散層３０ｂの底面は、セルトランジスタの上部拡散層３０ａの底面よりも基板に近づく。そのため、周辺回路トランジスタにおける上部拡散層３０ｂの底面とゲート電極２５ｂの上端、即ちチャネル領域との距離は、半導体装置１００よりも近づく。更に、上部拡散層３０ｂの下部には、第２の導電型ドーパントを高濃度に含む高濃度上部拡散層３１ｂが形成されているため、周辺回路トランジスタのオン電流は、半導体装置１００よりも高くなっている。
【００４７】
次いで、半導体装置１０１の製造工程について、図２０〜図２９を参照して説明する。図２０〜２９に示す各構成要素のうち、図２に示す構成要素と同一の構成要素については、同一の符号を付し、その説明を省略する。また、第１の実施形態の製造工程と同様の条件等については、その説明を省略する。
【００４８】
本実施形態の製造方法においては、第１実施形態の第２領域基板掘り下げ工程のうち、図７に示す工程まで同様の工程を行う。その後以下に説明する工程を進める。
【００４９】
＜第２拡散膜形成工程＞
次に、セル領域１の酸化膜１２´上および周辺回路領域２の基板１０上にヒ素ドープポリシリコン膜を形成する。このヒ素ドープポリシリコン膜の膜厚は５０ｎｍ、ヒ素濃度は２×１０２１／ｃｍ３とする。そして、図２１に示すように、ヒ素ドープシリコン膜の上部をＣＭＰ法により、セル領域１の酸化膜１２´が露出されるまで除去する。その後、ウェットエッチングにより酸化膜１２´を除去する。この工程により、周辺回路領域２の基板上にヒ素ドープシリコン膜から成る高濃度上部拡散層３１が形成される。
続いて、図２２に示すように、セル領域１の基板１０上および周辺回路領域２の高濃度上部拡散層３１上に、高濃度上部拡散層３１よりもヒ素の濃度が低いヒ素ドープポリシリコン膜３２を形成する。ヒ素ドープポリシリコン膜３２の膜厚は５０ｎｍ、ヒ素濃度は５×１０２０／ｃｍ３とする。この工程により、セル領域１の基板上及び高濃度上部拡散層３１上に低濃度上部拡散層３２が形成される。
【００５０】
＜ピラー形成工程＞
次に、図２３に示すように、低濃度上部拡散層３２の上面に熱酸化法により酸化膜１４を形成し、酸化膜１４上に窒化膜１６を形成する。
続いて、第１の実施形態の製造工程と同様にして基板１０のパターニングおよびエッチング等を行い、図２４に示すように、第１ピラー１１ａと第２ピラー１１ｂを形成する。このとき、第１ピラー１１ａ上には、第１ピラー１１ａ側から順に低濃度上部拡散層３２ａ、酸化膜１４ａ、窒化膜１６ａが残存し、ピラー１１ｂ上には、高濃度上部拡散層３１、低濃度上部拡散層３２ｂ、酸化膜１４ｂ、窒化膜１６ｂが残存する。
【００５１】
＜第１拡散層形成工程＞
次に、第１の実施形態の製造工程と同様にして、図２５に示すように、露出された基板１０の主面内に第１の導電型ドーパントのイオンが拡散された下部拡散層１８を形成する。
続いて、ピラー１１間の基板１０上部の下部拡散層１８を除去し、図２６に示すように再び露出された基板１０上に基板絶縁膜２０を形成する。
【００５２】
＜ゲート絶縁膜形成工程＞
次に、第１ピラー１１ａ，第２ピラー１１ｂと、酸化膜１４と窒化膜１６とを覆うように、シリコン酸化膜を形成し、基板絶縁膜２０上のシリコン酸化膜の一部のエッチバックを行う。この工程により、図２７に示すゲート絶縁膜２２ａ，２２ｂを形成する。
【００５３】
＜ゲート電極形成工程＞
次に、第１ピラー１１ａ，第２ピラー１１ｂ側面のゲート絶縁膜２２ａ，２２ｂを覆うように、導電膜を形成し、基板絶縁膜２０上の導電膜のエッチバックを行うことにより、図２８に示すように、ゲート電極２５ａ，２５ｂを形成する。その後、窒化膜１６を覆うゲート絶縁膜２２と、窒化膜１６と、その下方の酸化膜１４を除去する。
【００５４】
＜層間絶縁膜形成工程＞
次に、露出された低濃度上部拡散層３２と、ゲート絶縁膜２２と、ゲート電極２５と、基板絶縁膜２０を覆うように、シリコン酸化膜から成る層間絶縁膜２８を形成する。その後、層間絶縁膜２８のエッチバックを行う。但し、本実施形態では直後の工程で低濃度上部拡散層３２上にコンタクトプラグを形成するため、エッチバックにより低濃度上部拡散層３２の上面を露出させずに、図２９に示すように層間絶縁膜２８の上面の高さが低濃度上部拡散層３２よりコンタクトプラグの高さだけ高くなるようにする。
【００５５】
＜コンタクトプラグ形成工程＞
次に、層間絶縁膜２８のパターニングを行い、低濃度上部拡散層３２上方にコンタクトホールを形成する。このコンタクトホールにコンタクトプラグを成す導電膜を埋め込むことにより、コンタクトプラグ５６ａ，５６ｂが形成される。
【００５６】
以上の工程により、図２０に示す半導体装置１０１が完成する。半導体装置１００の製造工程と同様に、半導体装置１０１がＤＲＡＭに適用される場合は、コンタクトプラグ５６上に図示略のキャパシタが形成されるとともに、層間絶縁膜２９上に図示略のキャパシタ分離膜等が形成される。
【００５７】
このような工程により製造される半導体装置１０１においては、上部拡散層がポリシリコンからのヒ素の拡散により形成される。そのため、上部拡散層によるチャネル領への不純物イオンのチャネリングが防止される。その結果、セルトランジスタおよび周辺回路領域トランジスタの閾値電圧の制御性を高めることができる。したがって、駆動電流の閾値電圧依存性の縦型トランジスタ毎のばらつきが低減される。
また、本実施形態の半導体装置の製造方法によれば、周辺トランジスタの上部拡散層の下部のみに高濃度上部拡散層を形成するため、高濃度上部拡散層の濃度を調整することにより、半導体装置の縦型トランジスタにおける上部拡散層の導電型ドーパントの濃度を領域毎に最適化することができる。
【００５８】
以上まで、本発明の実施形態について説明したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形および変更が可能である。
【符号の説明】
【００５９】
１…セル領域（第１の領域）、２…周辺回路領域（第２の領域）、１０，５１…基板、１１ａ，１１ｂ，６１ａ，６１ｂ…ピラー、１２，１２´，１４，１４ａ，１４ｂ…酸化膜、１６，１６ａ，１６ｂ…窒化膜、１８，１８ａ，１８ｂ，５２ａ，５２ｂ…下部拡散層（第１の拡散層）、２０…基板絶縁膜、２２ａ，２２ｂ…ゲート絶縁膜、２５ａ，２５ｂ，５３ａ，５３ｂ…ゲート電極、２８，２９…層間絶縁膜、３０ａ，３０ｂ，５４ａ，５４ｂ…上部拡散層（第２の拡散層）、３１…高濃度上部拡散層（第１の不純物半導体膜）、３２，３２ａ，３２ｂ…低濃度上部拡散層（第２の不純物半導体膜）、５５、５５ａ，５５ｂ…絶縁膜、５６，５６ａ，５６ｂ…コンタクトプラグ、１００，１０１…半導体装置
【特許請求の範囲】
【請求項１】
セルトランジスタが形成された第１の領域と周辺回路トランジスタが形成された第２の領域を有する半導体装置の製造方法において、
基板を第1の領域と第２の領域に区分し、前記第２の領域の前記基板の上面を前記第1の領域の前記基板の上面より所定の掘り下げ量だけ掘り下げる第２領域基板掘り下げ工程と、
前記第1の領域に第１ピラーを形成すると共に、前記第２の領域に高さが前記第１ピラーよりも前記掘り下げ量だけ低い第２ピラーを形成するピラー形成工程と、
前記第１及び第２ピラーの下部に第1の導電型ドーパントを含む第1の拡散層を形成する第1拡散層形成工程と、
前記第１及び第２ピラーの上部に第２の導電型ドーパントを含む第２の拡散層を形成する第２拡散層形成工程と、
前記第１及び第２ピラー及び前記第1の拡散層の側面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第1の拡散層より上方かつ前記第２の拡散層より下方の前記第１及び第２ピラーの前記ゲート絶縁膜のそれぞれの側面に第1の導電膜から成る同じゲート長のゲート電極を形成するゲート電極形成工程と、
前記第２の拡散層上にコンタクトプラグを形成するコンタクトプラグ形成工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２拡散層形成工程は、前記第２領域基板掘り下げ工程後かつ前記ピラー形成工程前に行われると共に、
前記第１の領域の前記基板上に絶縁膜を形成し、
前記第２の領域の前記基板上に、前記絶縁膜の上面と同じ高さまで、第２の導電型ドーパントを含む第1の不純物半導体膜を形成する第1不純物半導体膜形成工程と、
前記絶縁膜を除去し、前記第１の領域の前記基板上および前記第1の不純物半導体膜上に、前記第1の不純物半導体膜よりも低濃度の前記第２の導電型ドーパントを含む第２の不純物半導体膜を形成する第２不純物半導体膜形成工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
基板の第1の領域に形成された第１ピラーと、
前記第１の領域の前記基板の上面より所定の掘り下げ量だけ掘り下げられた前記基板の第２の領域に形成された第２ピラーと、
前記第１及び第２ピラーの下部に形成された第1の導電型ドーパントを含む第1の拡散層と、
前記第１及び第２ピラーの上部に形成された第２の導電型ドーパントを含む第２の拡散層と、
前記第１及び第２ピラー及び前記第1の拡散層の側面に形成されたゲート絶縁膜と、
前記第1の拡散層より上方かつ前記第２の拡散層より下方の前記第１及び第２ピラーの前記ゲート絶縁膜のそれぞれの側面に形成された第1の導電膜から成る同じゲート長のゲート電極と、
前記第２の拡散層上に形成されたコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項４】
前記第１ピラー上の前記第２の拡散層は、前記第１ピラー上に形成された前記第２の導電型ドーパントを含む第１の不純物半導体膜から成り、
前記第２ピラー上の前記第２の拡散層は、
前記第２ピラー上に形成された前記第１の不純物半導体膜より低濃度の前記第２の導電型ドーパントを含む第２の不純物半導体膜と前記第２の不純物半導体膜上に形成された前記第１の不純物半導体膜から成ることを特徴とする請求項３に記載の半導体装置。
【請求項１】
セルトランジスタが形成された第１の領域と周辺回路トランジスタが形成された第２の領域を有する半導体装置の製造方法において、
基板を第1の領域と第２の領域に区分し、前記第２の領域の前記基板の上面を前記第1の領域の前記基板の上面より所定の掘り下げ量だけ掘り下げる第２領域基板掘り下げ工程と、
前記第1の領域に第１ピラーを形成すると共に、前記第２の領域に高さが前記第１ピラーよりも前記掘り下げ量だけ低い第２ピラーを形成するピラー形成工程と、
前記第１及び第２ピラーの下部に第1の導電型ドーパントを含む第1の拡散層を形成する第1拡散層形成工程と、
前記第１及び第２ピラーの上部に第２の導電型ドーパントを含む第２の拡散層を形成する第２拡散層形成工程と、
前記第１及び第２ピラー及び前記第1の拡散層の側面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記第1の拡散層より上方かつ前記第２の拡散層より下方の前記第１及び第２ピラーの前記ゲート絶縁膜のそれぞれの側面に第1の導電膜から成る同じゲート長のゲート電極を形成するゲート電極形成工程と、
前記第２の拡散層上にコンタクトプラグを形成するコンタクトプラグ形成工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２拡散層形成工程は、前記第２領域基板掘り下げ工程後かつ前記ピラー形成工程前に行われると共に、
前記第１の領域の前記基板上に絶縁膜を形成し、
前記第２の領域の前記基板上に、前記絶縁膜の上面と同じ高さまで、第２の導電型ドーパントを含む第1の不純物半導体膜を形成する第1不純物半導体膜形成工程と、
前記絶縁膜を除去し、前記第１の領域の前記基板上および前記第1の不純物半導体膜上に、前記第1の不純物半導体膜よりも低濃度の前記第２の導電型ドーパントを含む第２の不純物半導体膜を形成する第２不純物半導体膜形成工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
基板の第1の領域に形成された第１ピラーと、
前記第１の領域の前記基板の上面より所定の掘り下げ量だけ掘り下げられた前記基板の第２の領域に形成された第２ピラーと、
前記第１及び第２ピラーの下部に形成された第1の導電型ドーパントを含む第1の拡散層と、
前記第１及び第２ピラーの上部に形成された第２の導電型ドーパントを含む第２の拡散層と、
前記第１及び第２ピラー及び前記第1の拡散層の側面に形成されたゲート絶縁膜と、
前記第1の拡散層より上方かつ前記第２の拡散層より下方の前記第１及び第２ピラーの前記ゲート絶縁膜のそれぞれの側面に形成された第1の導電膜から成る同じゲート長のゲート電極と、
前記第２の拡散層上に形成されたコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項４】
前記第１ピラー上の前記第２の拡散層は、前記第１ピラー上に形成された前記第２の導電型ドーパントを含む第１の不純物半導体膜から成り、
前記第２ピラー上の前記第２の拡散層は、
前記第２ピラー上に形成された前記第１の不純物半導体膜より低濃度の前記第２の導電型ドーパントを含む第２の不純物半導体膜と前記第２の不純物半導体膜上に形成された前記第１の不純物半導体膜から成ることを特徴とする請求項３に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【公開番号】特開２０１３−６２３５０（Ｐ２０１３−６２３５０Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−１９９３３７（Ｐ２０１１−１９９３３７）
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１３日（２０１１．９．１３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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